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技術 符号化装置、復号装置、及び誤り訂正装置

出願人 三菱電機株式会社
発明者 吉田英夫石井健二小西良明杉原隆嗣
出願日 2019年3月8日 (2年8ヶ月経過) 出願番号 2019-536239
公開日 2021年3月25日 (8ヶ月経過) 公開番号 WO2020-183525
状態 拒絶査定
技術分野 符号誤り検出・訂正
主要キーワード ビット入れ替え 入れ替え回路 誤りの検出および訂正 非ゼロ要素 バースト出力 入れ替え後 BCH符号 エラー訂正性能
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2021年3月25日)のものです。
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図面 (5)

課題・解決手段

符号化装置は、入力した第1の情報を用いて、誤り訂正用外符号を生成し、第1の情報に外符号を付加した第1の符号語を出力する複数の外符号化回路と、入力した第2の情報を用いて、誤り訂正用の内符号を生成し、第2の情報に内符号を付加した第2の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第1の符号語を含む第1の符号語群を分割し、情報系列、或いは第1の符号語群を分割して得られる情報を、第1の情報、或いは第2の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第1の符号語群、或いは複数の第2の符号語を含む第2の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。

概要

背景

光伝送システム等の高速伝送ステムにおいては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正技術が適用されている。誤り訂正技術は、有線無線伝送システム記憶装置等で使用される技術であり、対象とする情報に冗長を持たせる。それにより、伝送システムに誤り検出訂正技術を適用した場合、送信側で送り出すデジタル情報に冗長なビット誤り訂正符号として付加することで、受信したデジタル情報に誤りが生じたとしても、付加した誤り訂正符号により、誤りの検出および訂正を行うことができる。

誤り訂正技術で用いられる誤り訂正符号としては、ハミング符号、BCH(Bose-Chaudhuri-Hocquenghem)符号、RS(Reed-Solomon)符号、これらを組み合わせる積符号連接符号など、様々な符号が提案されている。

なお、誤り訂正符号を付加したとしても、誤りが訂正可能なビット数である誤りビット数には、限界がある。また、誤り訂正符号の種類によって、訂正可能な誤りビット数は異なる。

伝送システムにおいては、フレームを構成するオーバーヘッド等を含む送信情報は、情報ビットと呼ばれる。また、情報ビットに誤り訂正符号として付加される冗長ビットのことは、パリティビットとも呼ばれる。パリティビットは、誤り訂正符号の種類によって、それぞれ異なる算出方法を用いて、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列は、符号語とも呼ばれる。

ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。1つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それらは、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数は符号長と呼ばれる。

海底ケーブルおよび都市間通信に用いられるコアメトロ系光伝送システムにおいては、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、日々、数百Gbpsから1Tbps等の高速伝送に対して強力な誤り訂正符号の適用および提案が行われている。

近年、誤り訂正符号として、低密度パリティ検査(LDPC: Low-Density Parity-Check)符号が広く用いられてきている。LDPC符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。

LDPC符号は、LLR(Log-Likelihood−Ratio)等の軟判定情報を用いて、誤りの多い伝送路でも訂正することが可能であり、かつ数百Gbpsから1Tbps等の高速伝送システムに対して実装可能である。このことから、LDPC符号は、コア・メトロ系光伝送システムに広く用いられてきている。

一方でLDPC符号は、訂正前の誤りが比較的小さい伝送環境においては、訂正前の誤りが比較的大きい伝送環境での訂正結果ほど訂正の効果が得られない、エラーフロアと呼ばれる現象が発生しやすい。

このエラーフロアへの対策に対しては、LDPC符号を内符号とし、前述のハミング符号、BCH符号RS符号、これらを組み合わせる積符号、これらを組み合わせる連接符号等を外符号として組み合わせるフレーム構成が採用されている(例えば、非特許文献1、2参照)。

非特許文献1では、LDPC符号を含む3種類のブロック符号を連接符号として組み合わせた3重連接符号化方式が示されている。また、非特許文献2では、訂正能力が強力な符号長の長いLDPC符号にブロック符号を連接させた符号化方式が示されている。

これら連接させたLDPC符号とブロック符号との間には、インタリーブを入れて、LDPC符号で残留した誤りを、複数の外符号として複数のブロック符号に分散させることが、従来、行われている。LDPC符号で残留した誤りは、複数のブロック符号により訂正することができる。従来、外符号化処理並列して行わせた後、インタリーブ処理を行って順番を入れ換え内符号化処理を並列して行わせる符号化装置がある(例えば、特許文献1参照)。

概要

符号化装置は、入力した第1の情報を用いて、誤り訂正用の外符号を生成し、第1の情報に外符号を付加した第1の符号語を出力する複数の外符号化回路と、入力した第2の情報を用いて、誤り訂正用の内符号を生成し、第2の情報に内符号を付加した第2の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第1の符号語を含む第1の符号語群を分割し、情報系列、或いは第1の符号語群を分割して得られる情報を、第1の情報、或いは第2の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第1の符号語群、或いは複数の第2の符号語を含む第2の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。

目的

本発明は、かかる課題を解決するためになされたものであり、消費電力量をより抑制可能な符号化装置、復号装置、及び誤り訂正装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力した第1の情報を用いて、誤り訂正用外符号を生成し、前記第1の情報に前記外符号を付加した第1の符号語を出力する複数の外符号化回路と、入力した第2の情報を用いて、誤り訂正用の内符号を生成し、前記第2の情報に前記内符号を付加した第2の符号語を出力する複数の内符号化回路と、前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第1の符号語を含む第1の符号語群を分割し、前記情報系列、或いは前記第1の符号語群を分割して得られる情報を、前記第1の情報、或いは前記第2の情報として、前記一方に出力する入れ替え回路と、前記一方の後に配置され、前記第1の符号語群、或いは複数の前記第2の符号語を含む第2の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備える符号化装置

請求項2

前記内符号は、軟判定復号用の符号であり、前記外符号は、硬判定復号用のブロック符号である、請求項1に記載の符号化装置。

請求項3

前記複数の外符号化回路がそれぞれ出力する前記第1の符号語における全ての前記外符号のビット数は、内符号化回路の総数割りきれる値である、請求項1に記載の符号化装置。

請求項4

第2の情報に内符号が付加された第2の符号語を入力し、前記内符号を用いて、前記第2の情報の誤り訂正を行い、前記第2の情報を出力する複数の内符号復号回路と、第1の情報に外符号が付加された第1の符号語を入力し、前記外符号を用いて、前記第1の情報の誤り訂正を行い、前記第1の情報を出力する複数の外符号復号回路と、前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第2の符号語を含む第2の符号語群、或いは複数の前記第2の情報を含む第2の情報群を分割し、前記第2の符号語群、或いは前記第2の情報群を分割して得られる情報を、前記第2の符号語、或いは前記第1の符号語として、前記一方に出力する入れ替え回路と、前記一方の後に配置され、前記第2の情報群、或いは複数の前記第1の情報を含む第1の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備える復号装置

請求項5

請求項1〜3の何れか1項に記載の符号化装置、及び請求項4に記載の復号装置のうちの少なくとも一方を備える、誤り訂正装置

技術分野

0001

本発明は、情報の誤り訂正のための符号化装置復号装置、及び誤り訂正装置に関する。

背景技術

0002

光伝送システム等の高速伝送ステムにおいては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正技術が適用されている。誤り訂正技術は、有線無線伝送システム記憶装置等で使用される技術であり、対象とする情報に冗長を持たせる。それにより、伝送システムに誤り検出訂正技術を適用した場合、送信側で送り出すデジタル情報に冗長なビット誤り訂正符号として付加することで、受信したデジタル情報に誤りが生じたとしても、付加した誤り訂正符号により、誤りの検出および訂正を行うことができる。

0003

誤り訂正技術で用いられる誤り訂正符号としては、ハミング符号、BCH(Bose-Chaudhuri-Hocquenghem)符号、RS(Reed-Solomon)符号、これらを組み合わせる積符号連接符号など、様々な符号が提案されている。

0004

なお、誤り訂正符号を付加したとしても、誤りが訂正可能なビット数である誤りビット数には、限界がある。また、誤り訂正符号の種類によって、訂正可能な誤りビット数は異なる。

0005

伝送システムにおいては、フレームを構成するオーバーヘッド等を含む送信情報は、情報ビットと呼ばれる。また、情報ビットに誤り訂正符号として付加される冗長ビットのことは、パリティビットとも呼ばれる。パリティビットは、誤り訂正符号の種類によって、それぞれ異なる算出方法を用いて、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列は、符号語とも呼ばれる。

0006

ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。1つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それらは、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数は符号長と呼ばれる。

0007

海底ケーブルおよび都市間通信に用いられるコアメトロ系光伝送システムにおいては、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、日々、数百Gbpsから1Tbps等の高速伝送に対して強力な誤り訂正符号の適用および提案が行われている。

0008

近年、誤り訂正符号として、低密度パリティ検査(LDPC: Low-Density Parity-Check)符号が広く用いられてきている。LDPC符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。

0009

LDPC符号は、LLR(Log-Likelihood−Ratio)等の軟判定情報を用いて、誤りの多い伝送路でも訂正することが可能であり、かつ数百Gbpsから1Tbps等の高速伝送システムに対して実装可能である。このことから、LDPC符号は、コア・メトロ系光伝送システムに広く用いられてきている。

0010

一方でLDPC符号は、訂正前の誤りが比較的小さい伝送環境においては、訂正前の誤りが比較的大きい伝送環境での訂正結果ほど訂正の効果が得られない、エラーフロアと呼ばれる現象が発生しやすい。

0011

このエラーフロアへの対策に対しては、LDPC符号を内符号とし、前述のハミング符号、BCH符号RS符号、これらを組み合わせる積符号、これらを組み合わせる連接符号等を外符号として組み合わせるフレーム構成が採用されている(例えば、非特許文献1、2参照)。

0012

非特許文献1では、LDPC符号を含む3種類のブロック符号を連接符号として組み合わせた3重連接符号化方式が示されている。また、非特許文献2では、訂正能力が強力な符号長の長いLDPC符号にブロック符号を連接させた符号化方式が示されている。

0013

これら連接させたLDPC符号とブロック符号との間には、インタリーブを入れて、LDPC符号で残留した誤りを、複数の外符号として複数のブロック符号に分散させることが、従来、行われている。LDPC符号で残留した誤りは、複数のブロック符号により訂正することができる。従来、外符号化処理並列して行わせた後、インタリーブ処理を行って順番を入れ換え内符号化処理を並列して行わせる符号化装置がある(例えば、特許文献1参照)。

0014

特開2001−136079号公報

先行技術

0015

Y. Miyata, K. Sugihara, W. Matsumoto, K. Onohara, T. Sugihara, K. Kazuo, H. Yoshida, and T. Mizuochi,“A triple-concatenated FEC using soft-decision decoding for 100 Gb/s optical transmission,” in Proc. OFC/NFOEC 2010, OThL3 (2010).
K. Sugihara, Y. Miyata, T. Sugihara, K. Kubo, H. Yoshida, W. Matsumoto, and T. Mizuochi,“A spatially-coupled type LDPC code with anNCG of 12 dB for optical transmission beyond 100Gb/s," Proc. OFC/ NFOEC 2013, OM2B.4(2013).

発明が解決しようとする課題

0016

近年の光伝送システムでは、伝送容量の拡大に伴い、その処理能力の高速化を求められている。その一方では、低消費電力化も必要とされている。

0017

特許文献1に記載の従来技術では、連接符号の外符号、内符号それぞれを複数の符号化回路により付加し、それらの復号を、それぞれ複数の復号回路により行うようになっている。また、インタリーブ回路デインタリーブ回路を置き、メモリを要しないシンボル入れ替えを行っている。しかしながら、時刻ごとに入れ替えを行うため、カウンタセレクタを必要とする。

0018

本発明は、かかる課題を解決するためになされたものであり、消費電力量をより抑制可能な符号化装置、復号装置、及び誤り訂正装置を提供する

課題を解決するための手段

0019

本発明に係る符号化装置は、入力した第1の情報を用いて、誤り訂正用の外符号を生成し、第1の情報に外符号を付加した第1の符号語を出力する複数の外符号化回路と、入力した第2の情報を用いて、誤り訂正用の内符号を生成し、第2の情報に内符号を付加した第2の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第1の符号語を含む第1の符号語群を分割し、情報系列、或いは第1の符号語群を分割して得られる情報を、第1の情報、或いは第2の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第1の符号語群、或いは複数の第2の符号語を含む第2の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。

0020

本発明に係る復号装置は、第2の情報に内符号が付加された第2の符号語を入力し、内符号を用いて、第2の情報の誤り訂正を行い、第2の情報を出力する複数の内符号復号回路と、第1の情報に外符号が付加された第1の符号語を入力し、外符号を用いて、第1の情報の誤り訂正を行い、第1の情報を出力する複数の外符号復号回路と、複数の内符号復号回路、及び複数の外符号復号回路のうちの一方の前に配置され、複数の第2の符号語を含む第2の符号語群、或いは複数の第2の情報を含む第2の情報群を分割し、第2の符号語群、或いは第2の情報群を分割して得られる情報を、第2の符号語、或いは第1の符号語として、一方に出力する入れ替え回路と、一方の後に配置され、第2の情報群、或いは複数の第1の情報を含む第1の情報群を構成する、符号化の対象とする情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。

0021

本発明に係る誤り訂正装置は、上記符号化装置、及び上記復号装置のうちの少なくとも一方を備える。

発明の効果

0022

本発明によれば、消費電力量をより抑制することができる。

図面の簡単な説明

0023

本発明の実施の形態1に係る誤り訂正装置の構成例を示すブロック図である。
本発明の実施の形態1に係る符号化装置の構成例を示すブロック図である。
本発明の実施の形態1に係る符号化装置の動作例を説明する図である。
本発明の実施の形態1に係る復号装置の構成例を示すブロック図である。

実施例

0024

以下、本発明に係る誤り訂正装置、符号化装置および復号装置の好適な実施の形態につき図面を用いて説明する。以下の説明では、同一の、同一と見なせる、或いは対応する構成要素には同一の符号を表記する。

0025

実施の形態1.
図1は、本発明の実施の形態1に係る誤り訂正装置の構成例を示すブロック図である。
この誤り訂正装置10は、図1に示すように、入力部1、符号化装置2、送信部3、受信部5、復号装置6、及び出力部7を備えている。

0026

誤り訂正装置10は、例えば高速な伝送システムを構成する端末装置に適用される装置である。誤り訂正装置10は、伝送路を介して送信する情報、つまりデータへの誤り訂正符号の付加、受信したデータに発生した誤り訂正を行う。入力部1、符号化装置2、及び送信部3は、データの送信に特に係わる構成要素であり、受信部5、復号装置6、及び出力部7は、データの受信に特に係わる構成要素である。なお、誤り訂正装置10は、記憶装置でのデータの書き込み、及び読み出し等の他の用途に用いても良い。

0027

入力部1は、送信対象とするデータを符号化装置2に出力する。符号化装置2は、本実施の形態1における符号化装置であり、入力部1から入力したデータから誤り訂正用の符号として、複数の外符号、及び複数の内符号を生成し、生成した各符号をデータに付加する。送信部3は、各符号が付加されたデータをフレームとして送信する。フレームは、送信部3により、変調して送信される。外符号は、例えば硬判定復号用であり、内符号は、例えば軟判定復号用である。

0028

受信部5は、伝送路を介して受信したフレームを復調し、復号装置6に出力する。復号装置6は、本実施の形態1における復号装置であり、復調されたフレーム中の各符号を抽出し、抽出した各符号を用いて、フレーム中のデータに発生したエラーの検出、エラーを検出した場合の誤り訂正を行う。それにより、出力部7には、エラーの無いデータが復号装置6から出力される。出力部7は、復号装置6からのデータを外部に出力するインターフェースを提供する。

0029

上記のように、誤り訂正装置10は、符号化装置2、及び復号装置6を備えている。データの送受信は、一方向のみで行われる場合がある。このことから、誤り訂正装置10には、符号化装置2、及び復号装置6のうちの一方のみを搭載させても良い。

0030

図2は、本発明の実施の形態1に係る符号化装置の構成例を示すブロック図である。次に、図2を参照し、符号化装置2の構成、および動作について詳細に説明する。

0031

符号化装置2は、図2に示すように、レート変換メモリ21、ビット入れ替え回路22、M個の外符号化回路23、ビット逆入れ替え回路24、N個の内符号化回路25、及びマッピング回路26を含む。それらの間は、それぞれA×N×Mビットで並列に結線されている。A、N及びMは何れも1以上の整数である。内符号、外符号の各誤り訂正符号は、特に限定されない。しかし、ここでは、説明上、便宜的に、内符号は情報ビット系列後ろにパリティビットが続く組織符号型のLDPC符号、外符号は情報ビット系列の後ろにパリティビットが続く組織符号型のBCH符号と想定する。BCH符号はブロック符号である。

0032

レート変換メモリ21は、入力部1から符号化の対象として入力される情報ビット系列の伝送レートを、外符号であるパリティビット、及び内符号であるパリティビットの付加分を調整するために設けられたメモリである。情報ビット系列内には、レート変換メモリ21を用いて各パリティビットの挿入を想定したダミー区間が設けられる。そのダミー区間を設けた情報ビット系列を入力部1から入力するようにさせた場合、レート変換メモリ21は省くことができる。A×N×Mビットのデータは、全て有意なデータか、有意なデータとダミーデータとを含むデータである。

0033

なお、外符号系列ビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、A×Nで割り切れるビット長である。また、内符号系列のビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、A×Mで割り切れるビット長である。ただし、内符号のパリティビット長は、必ずしもA×Mで割り切れるようにする必要はない。しかし、A×Mで割り切れない場合、パリティビット長の後に、A×Mで割り切れるようにダミービットを追加する必要がある。そのようなダミービットを追加する場合、見かけ上の伝送レートを上昇させるデメリットがある。また、内符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、A×Mビット単位での加減とするのが好ましい。外符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、A×Nビット単位での加減とするのが好ましい。

0034

レート変換メモリ21から出力されるA×N×Mビットの情報は、ビット入れ替え回路22、M個の外符号化回路23、及びビット逆入れ替え回路24を経て、N個の内符号化回路25に入力される。このことから、ビット入れ替え回路22は、外符号化回路23に対して、各内符号化回路25に入力されるA×Mビットの内のAビットの情報が入力されるように固定接続されている。すなわち、ビット入れ替え回路22には、1個の外符号化回路23に対し、N個の内符号化回路25にそれぞれ入力されるA×Mビットの情報のうちのAビット分が割り当てられる。

0035

M個の外符号化回路23は、ビット入れ替え回路22からA×Nビット単位で情報を入力し、入力した情報を用いて符号化演算処理を行う。この符号化演算処理により外符号として生成されたパリティビットは、A×Nビット内の対応するダミー区間のダミービットと置き換えられる。このため、各外符号化回路23は、それぞれ、生成した外符号を含むA×Nビットの情報をビット逆入れ替え回路24に出力する。A×Nビットの情報は、本実施の形態1における第1の符号語に相当する。A×Nビットの情報からパリティビットを除いた部分は、第1の情報に相当する。

0036

なお、ここでは外符号系列の情報ビット長とパリティビット長とを合わせたビット長を全てA×Nで割り切れるビット長としたが、必ずしもそうしなくとも良い。つまりM個の外符号系列のビット長の合計をA×Nで割り切れるものとし、M個の外符号化回路23に割り当てるビット長を異ならせるようにしても良い。そのようにビット長を異ならせる場合、外符号化回路23毎のビット長に合わせて、レート変換メモリ21からの情報出力を調整する必要がある。

0037

ビット逆入れ替え回路24は、ビット入れ替え回路22と同様に、固定接続された回路である。ビット逆入れ替え回路24は、M個の外符号化回路23からそれぞれA×Nビットの情報を入力することで得られるA×N×Mビットの情報を、N個のA×Mビットの情報に分割し、N個の内符号化回路25にA×Mビットの情報を出力する。

0038

ビット逆入れ替え回路24は、例えばM個の外符号化回路23からそれぞれ入力するA×Nビットの情報中の情報ビットの位置関係を元に戻し、N個のA×Mビットの情報に分割する。各A×Mビットの情報には、M個の外符号化回路23から入力したAビットの情報が含まれる。そのため、1個の外符号化回路23が生成したパリティビットは、ビット逆入れ替え回路24により、対象となる情報ビット系列と同様、N個の内符号化回路25に分割されて出力される。

0039

N個の内符号化回路25は、A×Mビット中の情報ビットを用いた符号化処理を行い、内符号とするパリティビットを生成する。生成されたパリティビットは、A×Mビット中の対応するダミービットと置き換えられる。それにより、各内符号化回路25は、A×Mビット中の情報ビット、及び各外符号化回路23が生成したパリティビットをそのままにしつつ、自身が生成したパリティビットを追加する。そのようにして得られたA×Mビットの情報は、各内符号化回路25からマッピング回路26に出力される。A×Mビットの情報は、本実施の形態1における第2の符号語に相当する。A×Mビットの情報から、生成したパリティビットを除く部分は、第2の情報に相当する。

0040

マッピング回路26は、各内符号化回路25からそれぞれA×Mビットの情報を入力し、入力したA×Mビットの情報を用いて、フレームにペイロードとして格納する情報を生成する。送信部3は、マッピング回路26から入力した情報を格納したフレームを生成し、生成したフレームを変調して送信する。

0041

A×N×Mビットでは、M及びNは公約数である。そのため、Nが2以上の整数であった場合、内符号の生成時に、外符号であるパリティビットは空間的、及び時間的に分散される。そのような分散により、例え誤りが発生し易い伝送路を介した情報伝送であっても、発生した誤りをより高い確率で訂正することができる。ビット入れ替え回路22、及びビット逆入れ替え回路24は、固定接続させた回路である。そのため、時刻ごとに異なる入れ替えを行うために、符号化回路ごとのセレクタ、及び各セレクタの動作用のカウンタを必要とする従来技術(例えば、特許文献1参照)と比較して、符号化装置の規模を抑えることができる。符号化装置の規模を抑えることにより、消費電力量を抑えることができ、製造コストも抑えることができる。

0042

図3は、本発明の実施の形態1に係る符号化装置の動作例を説明する図である。次に、図3を参照し、符号化装置2の動作について、更に詳細に説明する。

0043

図3では、入力部1からのA×N×Mビット分の情報入力を想定し、入力された情報を用いて順次、符号として生成されて付加されるパリティビットを示している。201は、送信対象である情報ビット系列、202は、情報ビット系列201に外符号、或いは内符号として付加されるパリティビット用のダミーデータ、である。情報ビット系列201、及びダミーデータ202は、A×N×Mビット分の情報である。情報ビット系列201は、本実施の形態1における情報系列に相当する。

0044

情報ビット系列201は、例えばKクロック(Kclk)で入力部1からバースト入力される。ダミーデータ202を設けた場合、ダミーデータ202は、例えばPクロック(Pclk)で入力部1からバースト入力される。ダミーデータ202を入力しない場合、情報ビット系列201は、K+Pクロックで入力部1からバースト入力させても良い。つまり、情報ビット系列201のみの場合、伝送レートは、K/(K+P)倍に落としても良い。

0045

レート変換メモリ21では、A×N×Mビット分の情報が、符号化後伝送レートでLクロック出力可能となったところでバースト出力される。このA×N×Mビット×Lクロックの情報が、A×Mビットの情報のN個分となる。バースト出力は、図3に示すように、情報ビット系列201用のLクロック(Lclk)のバースト出力、及びダミーデータ202用のQクロック(Qclk)のバースト出力を組にして、計N回、行われる。符号211は、情報ビット系列201のうちのLクロックのバースト出力分である情報ビット、符号212は、ダミーデータ202のうちのQクロックのバースト出力分であるダミービットである。

0046

図3に示す例では、最後の組の情報ビット213は、L−Rクロックのバースト出力分となっている。それにより、Rクロックのバースト出力分のダミービット214が情報ビット213に続いている。このダミービット214は、外符号として生成されるパリティビット用である。本実施の形態1において、情報ビット211は第2の情報に相当する。情報ビット213、及びそれに続くダミービット214に置き換えられたパリティビット221も第2の情報に相当する。

0047

なお、ダミービット212、214は、レート変換メモリ21からのデータの読み出しを停止することにより、付加するようにしても良い。情報ビット211、213、ダミービット212、214は、何れも複数のビットから構成されるビット列である。

0048

上記のようにしてレート変換メモリ21から出力されたA×N×Mビットの情報は、ビット入れ替え回路22を通して、M個のA×Nビットの情報に分割され、各外符号化回路23に入力される。M個のA×Nビットの情報には、ダミービット214の分割分が含まれる。M個のA×Nビットの情報は、本実施の形態1における第1の符号語群に相当する。

0049

ビット逆入れ換え回路24は、図3に示すように、各外符号化回路23から入力したA×Nビットの情報を、ビット入れ替え回路22に入力時の配置に戻し、N個のA×Mビットの情報に分割して、各内符号化回路25に出力する。A×Mビットの情報には、最後に位置していないものを除けば、一つの情報ビット211及び一つのダミービット212が含まれる。最後に位置しているA×Mビットの情報には、情報ビット213、ダミービット212、及びダミービット214と置き換えられたパリティビット221が含まれる。それにより、各内符号化回路25に出力されるA×Mビットの情報には、内符号として生成されるパリティビットと置き換えられるダミービット212が含まれている。

0050

各内符号化回路25は、ダミービット212以外の情報を用いた符号化処理により、内符号であるパリティビットを生成し、そのパリティビットをパリティビット231としてダミービット212と置き換える。各内符号化回路25は、その置き換えを行った後のA×Mビットの情報をマッピング回路26に出力する。N個のA×Mビットの情報は、本実施の形態1における第2の符号語群に相当する。

0051

以上のように、本実施の形態1では、レート変換メモリ21、ビット入れ替え回路22、M個の外符号化回路23、ビット逆入れ替え回路24、及びN個の内符号化回路25の各間をA×N×Mビットで接続している。A×N×Mは、外符号化回路23の並列数M、及び内符号化回路25の並列数Nによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号を採用し、Nを2以上とする場合、1Tbpsクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい符号化装置2により付加させることができる。

0052

また、本実施の形態1では、M個の外符号化回路23の前に固定接続のビット逆入れ替え回路24を挿入し、M個の外符号化回路23とN個の内符号化回路25との間に固定接続のビット逆入れ替え回路24を挿入している。それにより、外符号の生成後と内符号の生成前との間でインタリーブを行い、内符号の一部に残留した誤りをM個の外符号に分散させて、比較的に訂正能力の小さい外符号でも強力に誤り訂正可能な符号化装置2を実現させることができる。また、情報ビット部分については、レート変換メモリ21の出力と、N個の内符号化回路25の情報ビット出力とが同じ並びとなる。そのため、レート変換メモリ21の出力は、マッピングを考慮した並びとすれば良く、設計が容易化できる。更に、内符号は、空間だけでなく、時間方向でも外符号に分散させるので、外符号へのパリティビット付加が容易に行えるようになる。その結果、外符号へのパリティビット付加のためのオーバーヘッドはより小さくさせることができる。

0053

なお、ビット入れ替え回路22、及びビット逆入れ換え回路24の各挿入位置は、N個の内符号化回路25の前後であっても良い。つまりM個の外符号化回路23、及びN個の内符号化回路25のうちの一方は、N個の内符号化回路25であっても良い。このような挿入位置を採用した場合、N個の内符号化回路25の前後で、同じN個のA×Mビットの情報間でインタリーブが行われることとなる。

0054

なお、図3に示す例では、L+Qが偶数であれば、内符号化回路25への入力ビット幅を2倍にして、動作周波数を1/2にしても良い。K+Rが偶数であれば、外符号化回路23も入力ビット幅を2倍にして動作周波数を1/2にしても良い。そのようにして、高速伝送においても動作周波数を下げることができる。

0055

また、本実施の形態1では、各外符号化回路23、及び各内符号化回路25にそれぞれ同じビット数の情報を出力するようにしている。しかし、ビット数の総数をA×N×Mビットとして、各外符号化回路23、或いは各内符号化回路25にそれぞれ出力する情報のビット数を異ならせても良い。このこともあり、情報ビット系列を構成する情報、及び各パリティビットのA×N×Mビット内における配置は、特に限定されない。例えばパリティビット221は、N個に分割し、分割した分を各情報ビット211と組み合わせるようにしても良い。

0056

本実施の形態1では、固定の伝送レートを想定している。しかし、伝送レートは変動しても良い。例えば伝送レートが通常の半分となった場合、並列接続するビット数をA×N×Mから1/2×A×N×Mに変更し、M個の外符号化回路23の内の半分、N個の内符号化回路25の内の半分だけをそれぞれ使用するようにしても良い。この場合、ビット入れ替え回路22、及びビット逆入れ替え回路24については、情報の出力先の数の変動に対応させる必要がある。この時の状態が通常の伝送レートであった場合、M個の外符号化回路23、及びN個の内符号化回路25を全て動作させることにより、通常の2倍の伝送レートに対応させることができる。

0057

図4は、本発明の実施の形態1に係る復号装置の構成例を示すブロック図である。次に、図4を参照し、復号装置6の構成、および動作について詳細に説明する。

0058

復号装置6は、図4に示すように、デマッパ61、N個の内符号復号回路62、ビット入れ替え回路63、M個の外符号復号回路64、及びビット逆入れ替え回路65を備えている。復号装置6は、受信部5から受信信号として入力したフレーム中の情報をデマッパ61により、N個の各内符号復号回路62に軟判定復号を行わせる。その結果は、ビット逆入れ替え回路24とは逆に固定接続されたビット入れ替え回路63により、M個の外符号復号回路64に入力させ、各外符号復号回路64に外復号を行わせる。その結果は、ビット入れ替え回路63とは逆に固定接続されたビット逆入れ替え回路65により、レート変換メモリ21が出力する配置に入れ替えられる。この入れ替え後の情報が復号結果である。

0059

受信部5は、受信したフレームを復調し、復調後のフレームを構成する1ビット毎に、そのビットの信頼度を示すSビットの軟判定ビットをデマッパ61に出力する。A×N×Mビットの情報は、例えばペイロードとしてフレームに格納されている。それにより、デマッパ61は、A×N×Mビットの情報をN個のA×Mビットの情報に分割した結果として、S×A×Mビットの情報を各内符号復号回路62に出力する。

0060

N個の各内符号復号回路62は、それぞれ、軟判定復号を行う。LDPC符号等で軟判定復号を行う場合、繰り返し復号を行うことが多い。そのため、内符号の符号長、つまり図3に示すダミービット212のビット数としては、次の情報の入力が完了するまでに適度な繰り返し演算が行える程度とすることが望ましい。なお、符号長が長いほど、回路規模、及び処理遅延が増加する。

0061

N個の各内符号復号回路62は、軟判定復号を行った結果として、A×Mビットの硬判定ビットをビット入れ替え回路63に出力する。各内符号復号回路62は、A×Mビット中の対応するビットの値を書き換えることにより、エラー訂正を行い、内符号に対応するパリティビットは、ダミーデータに書き換える。N個のA×Mビットの硬判定ビットは、本実施の形態1における第2の情報群に相当する。

0062

ビット入れ替え回路63は、上記のように、ビット逆入れ替え回路24とは逆に固定接続されている。それにより、ビット入れ替え回路63は、各内符号復号回路62が出力する情報中のAビットが、各外符号復号回路64に均等に出力されるように、A×N×Mビットの情報を分割し、各外符号復号回路64にA×Nビットの情報を出力する。各A×Nビットの情報には、何れかの外符号化回路23が生成したパリティビットの硬判定ビットが含まれている。

0063

M個の外符号復号回路64は、パリティビットの硬判定ビットを用いて、他の情報に発生した誤りの訂正を必要に応じて行う。誤りの訂正は、A×Nビット中の対応するビットの値を書き換えることにより行われる。それにより、各外符号復号回路64は、A×Nビットの情報をビット逆入れ替え回路65に出力する。各外符号復号回路64は、A×Nビットの情報中の外符号に対応するパリティビットも、ダミーデータに書き換える。M個のA×Nビットの情報は、本実施の形態1における第1の情報群に相当する。

0064

ビット逆入れ替え回路65は、上記のように、ビット入れ替え回路22とは逆に固定接続された回路である。それにより、ビット逆入れ替え回路65は、各外符号復号回路64から入力したA×Nビットの情報を、レート変換メモリ21が出力する配置に戻し、A×N×Mビットの情報を出力する。なお、ビット逆入れ替え回路65には、復号結果として、情報ビット系列201を出力させるようにしても良い。

0065

以上のように、本実施の形態1では、N個の内符号復号回路62とM個の外符号復号回路64をA×N×Mビットで接続している。A×N×Mは、内符号復号回路62の並列数N、及び外符号復号回路64の並列数Mによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号が採用され、Nは2以上である。このため、1Tbpsクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい復号装置6により復号させることができる。

0066

また、本実施の形態1では、N個の内符号復号回路62とM個の外符号復号回路64との間をA×N×Mビットで接続し、その間でビット入れ替えによるインタリーブ、その後のデインタリーブを行うようにしている。インタリーブ、デインタリーブにはメモリを用いない。そのような構成の採用により、高速に連接符号による復号を行う復号装置6をより安価に実現させることができる。符号化時の処理に合わせる必要から、インタリーブ、デインタリーブは、N個の内符号復号回路62の前後で行っても良い。

0067

なお、上記符号化装置2と同様に、復号装置6でも伝送レートは固定でなくとも良い。
例えば伝送レートに応じて、N個の内符号復号回路62、及びM個の外符号復号回路64のなかで動作させる数を増減させるようにしても良い。より具体的には、例えば伝送レートが通常の半分に対応させる場合、N個の内符号復号回路62、及びM個の外符号復号回路64の半分だけを使用し、デマッパ61からの情報を1/2×N個の内符号復号回路62に交互に入力するようにしても良い。この場合、例えばビット入れ替え回路63は、1/2×N個の内符号復号回路62が交互に出力する情報に対応させ、1/2×M個の外符号復号回路64だけに情報を出力させるビット入れ換えを行わせれば良い。この場合、内符号復号回路62に次の情報がデマッパ61から入力されるまでの間隔は2倍になる。そのため、内符号の符号長は、より多くの繰り返し演算が行えるものとすることができる。より多くの繰り返し演算を可能とすることにより、エラー訂正性能を向上させることができる。

0068

ここで、内符号を軟判定復号により強い誤り訂正能力を有するLDPC符号、外符号をブロック符号の一つであるBCH符号と想定し、パラメータ例について説明する。

0069

外符号としてBCH符号を生成する外符号化回路23の並列数Mを16とし、内符号としてLDPC符号を生成する内符号化回路25の並列数Nを4とする。このとき、Aを16とすると、一つの外符号化回路23には64ビットの情報、一つの内符号化回路25には256ビットの情報がそれぞれ割り当てられる。A×N×M=16×4×16=1024、である。ビット入れ替え回路22、及びビット逆入れ替え回路24としては、入力側、及び出力側に、それぞれこの数の端子を備え、入力側、及び出力側の端子間を固定接続したものを採用すれば良い。

0070

このような想定では、一つの内符号化回路25には、16個の外符号化回路23が生成したパリティビット中の1ビットが割り当てられる。復号装置6では、逆に、一つの外符号復号回路64に、4個の内符号復号回路62がそれぞれ出力する外符号分として、16ビットが割り当てられる。

0071

符号化において、内符号は、時間方向上、分散させた外符号を符号化する。そのため、訂正能力の強い外符号を採用したとしても、連接符号化におけるオーバーヘッドを小さくすることができる。例えば、図3において、16個分の外符号が格納されるダミービット214を48ビットとする。内符号化回路25の並列数Nが4であり、情報ビット211の伝送に要するクロック数Lを21とすれば、一つの外符号の符号長は1024×21×48/16=64512ビットとなる。これは、1ビット訂正あたり16ビットを有するBCH符号を採用できることを意味する。64512は、一つの外符号化回路23の入出力ビット幅である64で割り切れる。そのため、4の倍数であれば、外符号化回路23に入出力させる情報ビットと、パリティビットとを切り分けることができる。ダミービットを追加する必要はない。

0072

同様に、内符号化回路25の入出力ビット幅は256ビットであることから、4の倍数であれば、入出力させる情報ビットと、パリティビットとを切り分けることができる。つまり、そのパリティビットを全て空間、及び時間方向で分散させることができる。ダミービットを追加する必要はない。このようなことから、LDPC符号の一種で良く用いられるQC(Qusi−Cyclic)−LDPC符号では、QCサイズを256の公約数とするのが好ましい。

0073

また、LDPC符号のパリティビット231の伝送に要するクロック数Qを奇数にすれば、L(=21)+Qは偶数となる。そのため、同じフレーム構成であっても、入出力のビット幅を2倍に、クロック周波数を1/2にすることができる。このような変更は、
例えばビット逆入れ替え回路24と各内符号化回路25との間でバス幅変換を行う回路を挿入することにより対応可能である。この手法は、復号装置6にも適用することができる。

0074

また、外符号についても、図2の情報ビット系列入力クロックK、外符号パリティクロックRの合計が偶数であれば、上記と同様に外符号化回路23の入出力のビット幅を2倍にすることでクロック周波数を1/2にすることができる。この手法は、復号装置6でも適用することができる。

0075

なお、クロック数K+R、クロック数L+Qがともに2以上の整数Tの公倍数であれば、外符号化回路23、内符号化回路25の接続バス幅をT倍、クロック周波数を1/Tにさせることができる。この時、クロック数Lが奇数の場合は、ビット逆入れ替え回路24と各内符号化回路25との間で、内符号用のダミービット112の挿入について調整する回路を設けることで対応できる。これは、内符号復号回路62、外符号復号回路64でも同様である。

0076

1 入力部、2符号化装置、3 送信部、5 受信部、6復号装置、7 出力部、10誤り訂正装置、21レート変換メモリ、22ビット入れ替え回路、23外符号化回路、24ビット逆入れ替え回路、25内符号化回路、26マッピング回路、61デマッパ、62 内符号復号回路、63 ビット入れ替え回路、64 外符号復号回路、65 ビット逆入れ替え回路、201情報ビット系列、202ダミーデータ、211、213情報ビット、212、214ダミービット、221、231パリティビット。

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