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図面 (20)

課題・解決手段

新規記憶装置を提供する。行列状に配置された複数のメモリセルを有する記憶装置であって、メモリセルのそれぞれはトランジスタ容量素子を有する。トランジスタは半導体層を介して互いに重なる領域を有する第1のゲートおよび第2のゲートを有する。記憶装置は「書き込みモード」「読み出しモード」「リフレッシュモード」および「NVモード」で動作する機能を有する。「リフレッシュモード」ではメモリセルが保持しているデータを読み出した後、第1の時間をかけて該メモリセルに再び書き込む。「NVモード」ではメモリセルが記憶しているデータを読み出した後、第2の時間をかけて該メモリセルに再び書き込み、その後第2のゲートにトランジスタをオフ状態にする電位を供給する。「NVモード」で動作することでメモリセルへの電力供給を停止しても長期間データを記憶できる。メモリセルに多値データを記憶することができる。

概要

背景

トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体(OS:Oxide Semiconductor)が注目されている。酸化物半導体としては、例えば、酸化インジウム酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、In−Ga−Zn酸化物(以下、IGZOとも呼ぶ。)に関する研究が盛んに行われている。

IGZOに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、CAAC(c−axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出された(非特許文献1乃至非特許文献3参照。)。非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、CAAC構造およびnc構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献4および非特許文献5に示されている。

さらに、IGZOを活性層として用いたトランジスタは極めて低いオフ電流を持ち(非特許文献6参照。)、その特性を利用したLSIおよびディスプレイ報告されている(非特許文献7および非特許文献8参照。)。

また、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、「OSトランジスタ」とも呼ぶ。)を利用した様々な半導体装置が提案されている。

特許文献1には、OSトランジスタを、DRAM(Dynamic Random Access Memory)に用いた例が開示されている。OSトランジスタは、オフ状態でのリーク電流(オフ電流)が非常に小さいので、リフレッシュ期間が長く消費電力の少ないDRAMを作製することができる。

また、特許文献2には、OSトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。

これらOSトランジスタを用いたメモリは、OSトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献2には、OSトランジスタに第2ゲートを設けて、OSトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。

上記メモリが長期間のデータ保持を行うためには、OSトランジスタの第2ゲートに、ある一定の負電位を与え続ける必要がある。特許文献2および特許文献3には、OSトランジスタの第2ゲートを駆動するための回路の構成例が開示されている。

概要

新規記憶装置を提供する。行列状に配置された複数のメモリセルを有する記憶装置であって、メモリセルのそれぞれはトランジスタと容量素子を有する。トランジスタは半導体層を介して互いに重なる領域を有する第1のゲートおよび第2のゲートを有する。記憶装置は「書き込みモード」「読み出しモード」「リフレッシュモード」および「NVモード」で動作する機能を有する。「リフレッシュモード」ではメモリセルが保持しているデータを読み出した後、第1の時間をかけて該メモリセルに再び書き込む。「NVモード」ではメモリセルが記憶しているデータを読み出した後、第2の時間をかけて該メモリセルに再び書き込み、その後第2のゲートにトランジスタをオフ状態にする電位を供給する。「NVモード」で動作することでメモリセルへの電力供給を停止しても長期間データを記憶できる。メモリセルに多値データを記憶することができる。

目的

本発明の一形態は、オン電流が高い半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

行列状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、第1のゲートおよび第2のゲートを有するトランジスタと、容量素子と、を有し、前記第1のゲートおよび前記第2のゲートは、金属酸化物を含む半導体層を介して互いに重なる領域を有する記憶装置であって、前記記憶装置は、前記複数のメモリセルの少なくとも1つにデータを書き込む機能と、前記複数のメモリセルの少なくとも1つからデータを読み出す機能と、前記複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに前記第1のデータを第1の時間書き込む機能と、前記複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに前記第1のデータを第2の時間書き込み、該メモリセルの前記第2ゲートに第1の電位を供給し、その後、前記複数のメモリセルへの電力供給を停止する機能と、を有し、前記第1のデータは多値データであり、前記第2の時間は、前記第1の時間よりも長い記憶装置。

請求項2

請求項1において、前記半導体層は、少なくともInまたはZnの一方または双方を含む記憶装置。

請求項3

請求項1または請求項2において、前記第2の時間は、前記第1の時間の1.5倍以上である記憶装置。

請求項4

請求項1乃至請求項3のいずれか一項において、前記第1の電位は、前記トランジスタをオフ状態にする電位である記憶装置。

請求項5

請求項4において、前記トランジスタのしきい値電圧をVthMとした場合に、前記第1の電位は−VthM以下である記憶装置。

技術分野

0001

本発明の一形態は記憶装置に関する。

0002

また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。

0003

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置電気光学装置蓄電装置半導体回路および電子機器は、半導体装置を有する場合がある。また、記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器を、半導体装置ということもできる。

背景技術

0004

トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体(OS:Oxide Semiconductor)が注目されている。酸化物半導体としては、例えば、酸化インジウム酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、In−Ga−Zn酸化物(以下、IGZOとも呼ぶ。)に関する研究が盛んに行われている。

0005

IGZOに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、CAAC(c−axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出された(非特許文献1乃至非特許文献3参照。)。非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、CAAC構造およびnc構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献4および非特許文献5に示されている。

0006

さらに、IGZOを活性層として用いたトランジスタは極めて低いオフ電流を持ち(非特許文献6参照。)、その特性を利用したLSIおよびディスプレイ報告されている(非特許文献7および非特許文献8参照。)。

0007

また、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、「OSトランジスタ」とも呼ぶ。)を利用した様々な半導体装置が提案されている。

0008

特許文献1には、OSトランジスタを、DRAM(Dynamic Random Access Memory)に用いた例が開示されている。OSトランジスタは、オフ状態でのリーク電流(オフ電流)が非常に小さいので、リフレッシュ期間が長く消費電力の少ないDRAMを作製することができる。

0009

また、特許文献2には、OSトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。

0010

これらOSトランジスタを用いたメモリは、OSトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献2には、OSトランジスタに第2ゲートを設けて、OSトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。

0011

上記メモリが長期間のデータ保持を行うためには、OSトランジスタの第2ゲートに、ある一定の負電位を与え続ける必要がある。特許文献2および特許文献3には、OSトランジスタの第2ゲートを駆動するための回路の構成例が開示されている。

0012

特開2013−168631号公報特開2012−069932号公報特開2012−146965号公報

先行技術

0013

S.Yamazaki et al.,“SID Symposium Digest of Technical Papers”,2012,volume 43,issue 1,p.183−186S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18−1−04ED18−10S.Ito et al.,“The Proceedings of AM−FPD’13 Digest of Technical Papers”,2013,p.151−154S.Yamazaki et al.,“ECS Journal of Solid State Science and Technology”,2014,volume 3,issue 9,p.Q3012−Q3022S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,p.155−164K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201−1−021201−7S.Matsuda et al.,“2015 Symposium onVLSITechnology Digest of Technical Papers”,2015,p.T216−T217S.Amano et al.,“SID Symposium Digest of Technical Papers”,2010,volume 41,issue 1,p.626−629

発明が解決しようとする課題

0014

本発明の一形態は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、動作速度が速い半導体装置を提供することを課題の一とする。また、本発明の一形態は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。

0015

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

課題を解決するための手段

0016

本発明の一態様は、行列状に配置された複数のメモリセルを有し、複数のメモリセルのそれぞれは、第1のゲートおよび第2のゲートを有するトランジスタと、容量素子と、を有し、第1のゲートおよび第2のゲートは、金属酸化物を含む半導体層を介して互いに重なる領域を有する記憶装置であって、記憶装置は、複数のメモリセルの少なくとも1つにデータを書き込む機能と、複数のメモリセルの少なくとも1つからデータを読み出す機能と、複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに第1のデータを第1の時間書き込む機能と、複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに第1のデータを第2の時間書き込み、該メモリセルの第2ゲートに第1の電位を供給し、その後、複数のメモリセルへの電力供給を停止する機能と、を有し、第1のデータは多値データであり、第2の時間は、第1の時間よりも長い記憶装置である。

0017

トランジスタの半導体層は、少なくともInまたはZnの一方または双方を含むことが好ましい。第2の時間は、第1の時間の1.5倍以上であることが好ましい。第1の電位は、トランジスタをオフ状態にする電位である。また、トランジスタのしきい値電圧をVthとした場合に、第1の電位は−VthM以下であることが好ましい。

発明の効果

0018

本発明の一形態により、オン電流が高い半導体装置を提供することができる。また、本発明の一形態により、動作速度が速い半導体装置を提供することができる。また、本発明の一形態により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。

0019

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0020

半導体装置の構成例を説明する図。トランジスタの電気特性を説明する図。電圧生成回路の構成例を説明する図。電圧保持回路の構成例を説明する図。温度検知回路の構成例を説明する図。温度変化に対する電圧VBiasの変化例を説明する図。半導体装置の動作例を説明するタイミングチャート。記憶装置の構成例を説明する図。メモリセルアレイの構成例を説明する図。メモリセルの構成例を説明する回路図。メモリセルアレイとビット線ドライバ回路の構成例を説明する図。回路構成例を説明する図。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の構成例を説明する図。メモリセルアレイとビット線ドライバ回路の構成例を説明する図。メモリセルアレイとビット線ドライバ回路の構成例を説明する図。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の構成例を説明する図。メモリセルアレイとビット線ドライバ回路の構成例を説明する図。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の動作例を説明するタイミングチャート。記憶装置の構成例を説明する図。記憶装置の構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。電子部品の一例を説明する図。電子機器の一例を説明する図。記憶装置の応用例を説明する図。

実施例

0021

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

0022

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

0023

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

0024

なお、本明細書中において、高電源電圧をHレベル(「VDD」または「H電位」ともいう。)、低電源電圧をLレベル(「GND」または「L電位」ともいう。)と呼ぶ場合がある。

0025

なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー電気的な位置エネルギー)のことをいう。ただし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。

0026

また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、1つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

0027

本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体酸化物導電体(透明酸化物導電体を含む)、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、OSトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。

0028

また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型ノーマリーオフ型)のnチャネル型電界効果トランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、0Vより大きいものとする。

0029

(実施の形態1)
<半導体装置100>
図1は、本発明の一態様の半導体装置100の構成例を示す回路図である。半導体装置100は、電圧生成回路110、電圧保持回路120、温度検知回路130、および電圧制御回路140を有する。電圧保持回路120と電圧制御回路140の節点ノードNDと呼ぶ。電圧保持回路120と電圧制御回路140は、ノードNDを介して半導体装置100の出力端子UTと電気的に接続される。

0030

また、半導体装置100は出力端子OUTを介して複数のトランジスタM11の第2ゲートに電気的に接続されている。トランジスタM11は、第1ゲート(「フロントゲート」または単に「ゲート」ともいう。)と第2ゲート(「バックゲート」ともいう。)を有するトランジスタである。第1ゲートと第2ゲートは、半導体層を介して互いに重なる領域を有する。第2ゲートは、例えばトランジスタM11のしきい値電圧を制御する機能を有する。

0031

トランジスタM11は、記憶装置、表示装置、演算装置などに含まれる様々な回路に用いられるトランジスタを表している。例えば、NOR型またはNAND型などの記憶装置に含まれるトランジスタを表している。また、例えば、液晶表示装置またはEL表示装置などの表示装置に含まれるトランジスタを表している。また、例えば、CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、またはFPGA(Field Programmable Gate Array)などに含まれるトランジスタを表している。

0032

図1では、3つのトランジスタM11を示しているが、本発明の一態様はこれに限定されず、半導体装置100はさらに多くのトランジスタM11と接続されていてもよい。

0033

ここで、トランジスタの電気特性の1つであるId−Vg特性の温度依存性について説明しておく。図2(A)および図2(B)に、トランジスタの電気特性の1つであるId−Vg特性の一例を示す。Id−Vg特性は、ゲート電圧(Vg)の変化に対するドレイン電流(Id)の変化を示す。図2(A)および図2(B)の横軸は、Vgをリニアスケールで示している。また、図2(A)および図2(B)の縦軸は、Idをログスケールで示している。

0034

図2(A)は、OSトランジスタのId−Vg特性を示している。図2(B)は、チャネルが形成される半導体層にシリコンを用いたトランジスタ(「Siトランジスタ」ともいう。)のId−Vg特性を示している。なお、図2(A)および図2(B)は、どちらもnチャネル型トランジスタのId−Vg特性である。

0035

図2(A)に示すように、OSトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、OSトランジスタは、動作温度の上昇と共にVthがマイナス方向にシフトし、オン電流が増加する。一方で、図2(B)に示すように、Siトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Siトランジスタは、温度の上昇と共にVthがプラス方向にシフトし、オン電流が低下する。

0036

よって、トランジスタM11としてOSトランジスタを用いることで、高温下の動作においてもトランジスタM11を含む半導体装置全体の消費電力を下げることができる。

0037

また、半導体装置100は、出力端子OUTを介してトランジスタM11の第2ゲートに電圧VBGを書き込み、さらにそれを保持する機能を有する。例えば、電圧VBGとして負電位が与えられた場合、トランジスタM11は第2ゲートの負電位が保持されている間、Vthをプラス方向にシフトさせることができる。高温下の動作においてもVthを高く保つことができる。例えば、トランジスタM11をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。

0038

〔電圧生成回路110〕
電圧生成回路110の回路構成例を図3(A)、(B)に示す。これらの回路図は降圧型チャージポンプであり、入力端子INにGNDが入力され、電圧生成回路110の出力端子OUTから電圧VBG0が出力される。ここでは、一例として、チャージポンプ回路基本回路段数は4段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。

0039

図3(A)に示す電圧生成回路110aは、トランジスタM21乃至トランジスタM24、および容量素子C21乃至容量素子C24を有する。

0040

トランジスタM21乃至トランジスタM24は、入力端子INと出力端子OUT間に直列に接続されており、それぞれのゲートと第1電極ダイオードとして機能するように接続されている。トランジスタM21乃至トランジスタM24のゲートは、それぞれ、容量素子C21乃至容量素子C24が接続されている。

0041

奇数段の容量素子C21、容量素子C23の第1電極には、CLKが入力され、偶数段の容量素子C22、C24の第1電極には、CLKBが入力される。CLKBは、CLKの位相反転した反転クロック信号である。

0042

電圧生成回路110aは、入力端子INに入力されたGNDを降圧し、電圧VBG0を生成する機能を有する。電圧生成回路110aは、CLK、CLKBの供給のみで、負電位を生成することができる。

0043

上述したトランジスタM21乃至トランジスタM24は、OSトランジスタで形成してもよい。OSトランジスタを用いることで、ダイオード接続されたトランジスタM21乃至トランジスタM24の逆方向電流が低減できて好ましい。

0044

図3(B)に示す電圧生成回路110bは、pチャネル型トランジスタであるトランジスタM31乃至トランジスタM34で構成されている。その他の構成要素については、電圧生成回路110aの説明を援用する。

0045

電圧生成回路110は降圧型のチャージポンプだけでなく、昇圧型のチャージポンプであってもよい。また、電圧生成回路110は、降圧型と昇圧型の双方のチャージポンプを有していてもよい。

0046

〔電圧保持回路120〕
電圧保持回路120は、トランジスタM12を有する(図1(A)参照)。トランジスタM12の第1端子ソースまたはドレインの一方)は電圧生成回路110に電気的に接続され、トランジスタM12の第2端子(ソースまたはドレインの他方)はノードNDに電気的に接続されている。

0047

電圧保持回路120は、トランジスタM12をオン状態にして、電圧生成回路110が生成した電圧VBG0をノードNDに供給する機能を有する。トランジスタM12のしきい値電圧をVth1とすると、トランジスタM12をオン状態にする場合は、トランジスタM12のゲートに、VBG0+Vth1以上の電圧を印加することが好ましい。また、電圧保持回路120は、トランジスタM12をオフ状態にして、ノードNDの電圧を保持する機能を有する。

0048

電圧VBG0として負電位を供給する場合、トランジスタM12に第1ゲートおよび第2ゲートを有するトランジスタを用いて、第1ゲートおよび第2ゲートを第2端子と電気的に接続してもよい(図4(A)参照)。この場合、トランジスタM12はダイオードとして機能できる。また、トランジスタM12から出力される電圧を電圧VBG1とすると、VBG1=VBG0+Vth1の関係が成り立つ。トランジスタM12の第1端子をGNDにすることで、ノードNDに書き込まれた負電位を保持することができる。

0049

図4(A)に示すトランジスタM12では、ノードNDに負電位を供給した後第1端子をGNDにするとVgが0Vとなる。よって、Vgが0Vの時のId(「カットオフ電流」ともいう。)が小さいことが好ましい。カットオフ電流を十分小さくすることで、ノードNDに書き込まれた負電位を長期間保持することができる。

0050

トランジスタM12のチャネル長は、トランジスタM11のチャネル長よりも長いことが好ましい。例えば、トランジスタM11のチャネル長を1μm未満とした場合、トランジスタM12のチャネル長は1μm以上、さらに好ましくは3μm以上、さらに好ましくは5μm以上、さらに好ましくは10μm以上である。トランジスタM12のチャネル長を長くすることで、トランジスタM12は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタM12はソースとドレイン間の耐圧を高くすることができる。トランジスタM12のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路110と、トランジスタM11との接続を容易にすることができて好ましい。

0051

トランジスタM12には、OSトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。OSトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが2.2eV以上の半導体である。例えば、炭化ケイ素窒化ガリウムダイヤモンドなどが挙げられる。

0052

トランジスタM12はトランジスタM11よりも小さいカットオフ電流が要求される。一方で、トランジスタM11はトランジスタM12よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタM12はトランジスタM11よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタM11はトランジスタM12よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。

0053

また、電圧保持回路120は、直列に接続された複数のトランジスタM12で構成されていてもよい(図4(B)、(C)参照。)。

0054

〔温度検知回路130〕
温度検知回路130は、温度センサ131と、アナログ−デジタル変換回路(「ADC」ともいう。)132を有する(図5参照。)。

0055

温度センサ131は、半導体装置100の温度をセンシングし、温度に応じたアナログ信号VAを出力する機能を有する。温度センサ131としては、例えば、白金ニッケルまたは銅などの測温抵抗体サーミスタ熱電対IC温度センサなどを用いることができる。

0056

アナログ−デジタル変換回路132は、アナログ信号VAをnビット(nは1以上の整数)のデジタル信号VDに変換する機能を有する。デジタル信号VDは温度検知回路130から出力され、電圧制御回路140に供給される。

0057

温度検知回路130で検出したアナログ信号の温度情報をデジタル信号に変換して出力することで、配線抵抗および寄生容量による信号の減衰や、ノイズの影響を低減することができる。よって、温度検知回路130が電圧制御回路140から離れた位置に設けられている場合であっても、温度情報を電圧制御回路140に正確に伝えることができる。

0058

〔電圧制御回路140〕
図2(A)を用いて説明したように、OSトランジスタは、低温になるほどVthがプラス側にシフトしてオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどVthがマイナス側にシフトし、カットオフ電流が増大する。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。電圧制御回路140を用いてノードNDに動作温度に応じた補正電圧を印加することで、半導体装置100の出力端子OUTから出力される電圧を補正し、該出力端子OUTと電気的に接続された回路の動作可能な温度範囲を広げることが出来る。

0059

電圧制御回路140は、ロジック回路145、および電圧生成回路146を有する(図1(B)参照。)。ロジック回路145は、温度検知回路130から供給されたデジタル信号(温度情報)を電圧生成回路146に供給する機能を有する。例えば、温度検知回路130から供給されたシリアル信号パラレル信号に変換して電圧生成回路146に供給する。また、温度検知回路130から供給されたnビットのデジタル信号を、mビット(mは1以上の整数)のデジタル信号に変換して電圧生成回路146に供給する機能を有する。

0060

電圧生成回路146は、ロジック回路145から供給されたmビットのデジタル信号を2m段階の電圧に変換して出力する機能を有する。図1(B)では、mが4の場合を例示している。図1(B)において、電圧生成回路146は、バッファBF1、バッファBF2、バッファBF3、バッファBF4、容量素子C1、容量素子C2、容量素子C4、および容量素子C8を有する。

0061

ロジック回路145が出力する4ビットのデジタル信号は、バッファBF1乃至バッファBF4の入力端子に供給される。具体的には、4ビットのデジタル信号の1桁目の情報がバッファBF1に入力され、2桁目の情報がバッファBF2に入力され、3桁目の情報がバッファBF3に入力され、4桁目の情報がバッファBF4に入力される。

0062

容量素子C1の一方の電極はバッファBF1の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C2の一方の電極はバッファBF2の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C4の一方の電極はバッファBF3の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C8の一方の電極はバッファBF4の出力と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。

0063

電圧制御回路140の出力端子OUTから出力される電圧を「電圧VBias」と呼ぶ。電圧制御回路140の出力端子OUTは、半導体装置100のノードNDと電気的に接続される。

0064

電圧制御回路140からノードNDに印加する電圧は、容量素子C1、容量素子C2、容量素子C4、および容量素子C8の合成容量と、ノードNDに生じる寄生容量の比で決定される。容量素子C1の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子C1の容量値は、該寄生容量の容量値の5倍以上が好ましく、10倍以上がより好ましい。

0065

また、容量素子C1、容量素子C2、容量素子C4、および容量素子C8の容量値は、全て同じ容量値としてもよいが、少なくとも一部もしくは全部を異なる容量値とすることが好ましい。本実施の形態では、容量素子C2の容量値を容量素子C1の容量値の2倍とし、容量素子C4の容量値を容量素子C1の容量値の4倍とし、容量素子C8の容量値を容量素子C1の容量値の8倍とする。このようにすることで、電圧制御回路140からノードNDに16段階の電圧を供給することができる。

0066

図6(A)乃至(C)に、温度変化に対する電圧VBiasの電圧変化の一例を示す。図6(A)乃至(C)の横軸は、温度をリニアスケールで示している。また、図6(A)乃至(C)の縦軸は、電圧VBiasをリニアスケールで示している。トランジスタM11がOSトランジスタである場合、電圧VBiasの大きさは、トランジスタM11の動作温度が高くなるほど、小さくなるように変化することが好ましい(図6(A)参照。)。また、目的や用途に応じて、動作温度が高くなるほど、大きくなるように変化してもかまわない(図6(B)参照。)。また、電圧VBiasの大きさは、温度変化に対して非線形に変化してもよい(図6(C)参照。)。温度変化に対する電圧VBiasの電圧変化は、ロジック回路145で設定することができる。

0067

<半導体装置100の動作例>
図7は半導体装置100の動作例を説明するタイミングチャートである。本実施の形態では、トランジスタM11がOSトランジスタであり、動作温度が100℃〜−50℃の範囲で変化する場合に、電圧VBiasが0V〜7.5Vの範囲で直線的に変化する動作例について説明する。また、動作温度が20℃の時に電圧VBGが−3Vになるものとする。

0068

また、温度検知回路130からは、4ビットのデジタル信号VDが出力されるものとする。本実施の形態では、動作温度が100℃の時にデジタル信号VDとして”0000”が出力され、動作温度が−50℃の時に”1111”が出力されるものとする。

0069

また、容量素子C1の一方の電極に接続するバッファBF1の出力がL電位からH電位に変化すると、容量素子C1の他方の電極の電位が0.5V上昇するものとする。また、容量素子C2の一方の電極に接続するバッファBF2の出力がL電位からH電位に変化すると、容量素子C2の他方の電極の電位が1.0V上昇するものとする。また、容量素子C4の一方の電極に接続するバッファBF3の出力がL電位からH電位に変化すると、容量素子C4の他方の電極の電位が2.0V上昇するものとする。また、容量素子C8の一方の電極に接続するバッファBF4の出力がL電位からH電位に変化すると、容量素子C8の他方の電極の電位が4.0V上昇するものとする。

0070

〔期間T0〕
期間T0はリセット期間である。期間T0において、バッファBF1乃至バッファBF4の各出力端子からL電位(0V)を出力する。また、電圧VBG0を−7Vとし、トランジスタM12をオン状態にする。よって、電圧VBGが−7Vになる。期間T0において、温度検知回路130は、デジタル信号VDの出力を停止してもよい。また、温度検知回路130の動作を停止してもよい。

0071

〔期間T1〕
期間T1において、トランジスタM12をオフ状態にする。ノードNDの電圧が−7Vに保持される。よって、電圧VBGも−7Vのままである。

0072

〔期間T2〕
期間T2において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、20℃を示すデジタル信号VDとして”1000”を電圧制御回路140に供給する。

0073

ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。具体的には、デジタル信号VDが”1000”である場合、バッファBF1乃至バッファBF3の出力がL電位、バッファBF4の出力がH電位になるように、バッファBF1乃至バッファBF4を制御する。

0074

すると、電圧制御回路140の出力端子OUTの電位が4V上昇する。すると、ノードNDの電圧が−7Vから−3Vに変化し、電圧VBGが−3Vになる。

0075

〔期間T3〕
期間T3において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、50℃を示すデジタル信号VDとして”0101”を電圧制御回路140に供給する。

0076

期間T2と同様に、ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。デジタル信号VDが”0101”のとき、バッファBF1の出力がH電位、バッファBF2の出力がL電位、バッファBF3の出力がH電位、バッファBF4の出力がL電位になる。すると、電圧VBGが−4.5Vになる。

0077

〔期間T4〕
期間T4において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、−20℃を示すデジタル信号VDとして”1100”を電圧制御回路140に供給する。

0078

期間T2および期間T3と同様に、ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。デジタル信号VDが”1100”のとき、バッファBF1の出力がL電位、バッファBF2の出力がL電位、バッファBF3の出力がH電位、バッファBF4の出力がH電位になる。すると、電圧VBGが−1.0Vになる。

0079

このようにして、温度変化に応じて電圧VBGを変化させることが出来る。また、トランジスタM11の電気特性の温度変化を考慮しない場合、必要以上に大きな電圧をトランジスタM11の第2ゲートに印加することになる。必要以上に大きな電圧が、トランジスタM11の第2ゲートに長時間印加されると、トランジスタM11の電気特性が劣化し、信頼性を損ねる恐れがある。本発明の一態様によれば、温度変化に応じてトランジスタM11の第2ゲートに印加する電圧を変化させることができる。よって、必要最低限の電圧をトランジスタM11の第2ゲートに印加することができる。本発明の一態様によれば、トランジスタM11を含む半導体装置の信頼性を高めることができる。

0080

また、一定時間毎にリセット期間(期間T0)を設けて、ノードNDの電圧をリフレッシュしてもよい。

0081

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

0082

(実施の形態2)
本実施の形態では、実施の形態1に記載の半導体装置100を用いた記憶装置について説明する。

0083

<記憶装置>
図8は、記憶装置の構成例を示すブロック図である。記憶装置300は、周辺回路311、セルアレイ(Cell Array)401、および半導体装置100を有する。周辺回路311は、ローデコーダ321、ワード線ドライバ回路322、カラムデコーダ331、ビット線ドライバ回路330、出力回路340、コントロールロジック回路360を有する。

0084

ワード線ドライバ回路322は、配線WLに電位を供給する機能を有する。ビット線ドライバ回路330は、プリチャージ回路332、増幅回路333、および入出力回路334を有する。プリチャージ回路332は、配線SL(図示せず)、配線BILまたは配線RBLなどをプリチャージする機能を有する。増幅回路333は、配線BILまたは配線RBLから読み出されたデータ信号増幅する機能を有する。なお、配線WL、配線SL、配線BIL、および配線RBLは、セルアレイ401が有するメモリセル(Memory Cell)411に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路340を介して、デジタルのデータ信号RDATAとして記憶装置300の外部に出力される。

0085

記憶装置300には、外部から電源電圧として低電源電圧(VSS)、周辺回路311用の高電源電圧(VDD)、セルアレイ401用の高電源電圧(VIL)が供給される。

0086

また、記憶装置300には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ローデコーダ321およびカラムデコーダ331に入力され、データ信号WDATAは入出力回路334に入力される。

0087

コントロールロジック回路360は、外部からの入力信号(CE、WE、RE)を処理して、ローデコーダ321、カラムデコーダ331の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路360が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

0088

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

0089

セルアレイ401を構成するトランジスタにOSトランジスタを適用することができる。また、周辺回路311を構成するトランジスタにOSトランジスタを適用することができる。セルアレイ401と周辺回路311を、OSトランジスタを用いて形成することで、セルアレイ401と周辺回路311を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。

0090

〔セルアレイの構成例〕
図9にセルアレイ401の詳細を記載する。セルアレイ401は、一列にm(mは1以上の整数である。)個、一行にn(nは1以上の整数である。)個、計m×n個のメモリセル411を有し、メモリセル411は行列状に配置されている。図9では、メモリセル411のアドレスも併せて表記している。例えば、[1,1]は1行1列目のアドレスに位置しているメモリセル411を示し、[i,j](iは、1以上m以下の整数であり、jは、1以上n以下の整数である。)はi行j列目のアドレスに位置しているメモリセル411を示している。なお、セルアレイ401とワード線ドライバ回路322を接続している配線の数は、メモリセル411の構成、一列中に含まれるメモリセル411の数などによって決まる。また、セルアレイ401とビット線ドライバ回路330を接続している配線の数は、メモリセル411の構成、一行中に含まれるメモリセル411の数などによって決まる。

0091

〔メモリセルの構成例〕
図10に、上述のメモリセル411に適用できるメモリセル411A乃至メモリセル411Eの構成例を示す。

0092

DOSRAM]
図10(A)に、DRAM型のメモリセル411Aの回路構成例を示す。本明細書等において、OSトランジスタを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ。メモリセル411Aは、トランジスタM11と、容量素子Csと、を有する。

0093

トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線BILと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと接続されている。容量素子Csの第2端子は、配線GNDLと接続されている。配線GNDLは、低レベル電位基準電位という場合がある。)を与える配線である。

0094

配線BILは、ビット線として機能し、配線WLは、ワード線として機能する。配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。

0095

データの書き込みおよび読み出しは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線BILと容量素子Csの第1端子を電気的に接続することによって行われる。

0096

また、上述した記憶装置300が有するメモリセルは、メモリセル411Aに限定されず、回路構成の変更を行うことができる。

0097

トランジスタM11をメモリセルに用いる場合は、トランジスタM11にOSトランジスタを用いることが好ましい。また、OSトランジスタの半導体層に、インジウム元素M(元素Mはアルミニウムガリウムイットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛を含む酸化物半導体を用いることが好ましい。

0098

インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタM11としてOSトランジスタを用いることによって、トランジスタM11のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM11によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル411Aに対して多値データ、またはアナログデータを保持することができる。

0099

トランジスタM11としてOSトランジスタを適用することにより、DOSRAMを構成することができる。

0100

[NOSRAM]
図10(B)に、2つのトランジスタと1つの容量素子を有するゲインセル型(「2Tr1C型」ともいう。)のメモリセル411Bの回路構成例を示す。メモリセル411Bは、トランジスタM11と、トランジスタM3と、容量素子Csと、を有する。

0101

トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線WBLと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと接続されている。容量素子Csの第2端子は、配線RLと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子Csの第1端子と接続されている。

0102

配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WLは、ワード線として機能する。配線RLは、容量素子Csの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線RLには、基準電位を印加するのが好ましい。

0103

配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。

0104

データの書き込みは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線WBLと容量素子Csの第1端子を電気的に接続することによって行われる。具体的には、トランジスタM11が導通状態のときに、配線WBLに記録する情報に対応する電位を印加し、容量素子Csの第1端子、およびトランジスタM3のゲートに該電位を書き込む。その後、配線WLに低レベル電位を印加し、トランジスタM11を非導通状態にすることによって、容量素子Csの第1端子の電位、およびトランジスタM3のゲートの電位を保持する。

0105

データの読み出しは、配線RLと配線SLに所定の電位を印加することによって行われる。トランジスタM3のソース−ドレイン間に流れる電流、およびトランジスタM3の第1端子の電位は、トランジスタM3のゲートの電位、およびトランジスタM3の第2端子の電位によって決まるので、トランジスタM3の第1端子に接続されている配線RBLの電位を読み出すことによって、容量素子Csの第1端子(またはトランジスタM3のゲート)に保持されている電位を読み出すことができる。つまり、容量素子Csの第1端子(またはトランジスタM3のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。

0106

また、上述した記憶装置300が有するメモリセルは、メモリセル411Bに限定されず、回路の構成を適宜変更することができる。

0107

例えば、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図10(C)に示す。メモリセル411Cは、メモリセル411Bの配線WBLと配線RBLを一本の配線BILとして、トランジスタM11の第2端子、およびトランジスタM3の第1端子が、配線BILと接続されている構成となっている。つまり、メモリセル411Cは、1本の配線BILが、書き込みビット線および読み出しビット線として機能する構成となっている。

0108

なお、メモリセル411Bおよびメモリセル411Cにおいても、トランジスタM11にOSトランジスタを用いることが好ましい。トランジスタM11にOSトランジスタを用いて、メモリセル411Bおよびメモリセル411Cのような2Tr1C型のメモリセルを用いた記憶装置をNOSRAM(Non−volatile Oxide Semiconductor Random Access Memory)という。

0109

なお、トランジスタM3のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン多結晶シリコン低温ポリシリコンLTPS:Low Temperature Poly−Silicon)とすることができる(以後、該シリコンを有するトランジスタをSiトランジスタと呼称する。)。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。

0110

また、トランジスタM3としてOSトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。

0111

また、図10(D)に、3トランジスタ1容量素子のゲインセル型(「3Tr1C型」ともいう。)のメモリセル411Dの回路構成例を示す。メモリセル411Dは、トランジスタM11、トランジスタM5、およびトランジスタM6と、容量素子Csと、を有する。

0112

トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線BILと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと電気的に接続されている。容量素子Csの第2端子は、トランジスタM5の第1端子と、配線GNDLと、に電気的に接続されている。トランジスタM5の第2端子は、トランジスタM6の第1端子と接続され、トランジスタM5のゲートは、容量素子Csの第1端子と接続されている。トランジスタM6の第2端子は、配線BILと接続され、トランジスタM6のゲートは配線RLと接続されている。

0113

配線BILは、ビット線として機能し、配線WLは、書き込みワード線として機能し、配線RLは、読み出しワード線として機能する。

0114

配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。

0115

データの書き込みは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線BILと容量素子Csの第1端子を接続することによって行われる。具体的には、トランジスタM11が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、容量素子Csの第1端子、およびトランジスタM5のゲートに該電位を書き込む。その後、配線WLに低レベル電位を印加し、トランジスタM11を非導通状態にすることによって、容量素子Csの第1端子の電位、およびトランジスタM5のゲートの電位を保持する。

0116

データの読み出しは、配線BILに所定の電位をプリチャージして、その後配線BILを電気的に浮遊状態にし、かつ配線RLに高レベル電位を印加することによって行われる。配線RLが高レベル電位となるので、トランジスタM6は導通状態となり、配線BILとトランジスタM5の第2端子が電気的に接続状態となる。このとき、トランジスタM5の第2端子には、配線BILの電位が印加されることになるが、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位に応じて、トランジスタM5の第2端子の電位、および配線BILの電位が変化する。ここで、配線BILの電位を読み出すことによって、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位を読み出すことができる。つまり、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。

0117

また、上述した記憶装置300が有するメモリセルは、回路の構成を適宜変更することができる。

0118

なお、メモリセル411Dにおいても、トランジスタM11にOSトランジスタを用いることが好ましい。トランジスタM11としてOSトランジスタを適用した3Tr1C型のメモリセル411Dは、前述したNOSRAMの一態様である。

0119

なお、本実施の形態で説明したトランジスタM5およびM6のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。

0120

また、トランジスタM5およびM6としてOSトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。

0121

[oxSRAM]
図10(E)に、OSトランジスタを用いたSRAM(Static Random Access Memory)型のメモリセル411Eの回路構成例を示す。本明細書等において、OSトランジスタを用いたSRAMを、oxSRAMと呼ぶ。なお、図10(E)に示すメモリセル411Eは、バックアップ可能なSRAM型のメモリセルである。

0122

メモリセル411Eは、トランジスタM7乃至トランジスタM10と、トランジスタMS1乃至トランジスタMS4と、容量素子Cs1と、容量素子Cs2と、を有する。また、トランジスタM7およびトランジスタM8は、トランジスタM11に相当する。なお、トランジスタM7乃至トランジスタM10は、バックゲートを有するトランジスタである。なお、トランジスタMS1、およびトランジスタMS2は、pチャネル型トランジスタであり、トランジスタMS3、およびトランジスタMS4は、nチャネル型トランジスタである。

0123

トランジスタM7の第1端子は、配線BILと接続され、トランジスタM7の第2端子は、トランジスタMS1の第1端子と、トランジスタMS3の第1端子と、トランジスタMS2のゲートと、トランジスタMS4のゲートと、トランジスタM10の第1端子と、に接続されている。トランジスタM7のゲートは、配線WLと接続され、トランジスタM7のバックゲートは、配線BGL1と接続されている。

0124

トランジスタM8の第1端子は、配線BILBと接続され、トランジスタM8の第2端子は、トランジスタMS2の第1端子と、トランジスタMS4の第1端子と、トランジスタMS1のゲートと、トランジスタMS3のゲートと、トランジスタM9の第1端子と、に接続されている。トランジスタM8のゲートは、配線WLと接続され、トランジスタM8のバックゲートは、配線BGL2と接続されている。

0125

トランジスタMS1の第2端子は、配線VDLと電気的に接続されている。トランジスタMS2の第2端子は、配線VDLと電気的に接続されている。トランジスタMS3の第2端子は、配線GNDLと電気的に接続されている。トランジスタMS4の第2端子は、配線GNDLと接続されている。

0126

トランジスタM9の第2端子は、容量素子Cs1の第1端子と接続され、トランジスタM9のゲートは、配線BRLと接続され、トランジスタM9のバックゲートは、配線BGL3と接続されている。トランジスタM10の第2端子は、容量素子Cs2の第1端子と接続され、トランジスタM10のゲートは、配線BRLと接続され、トランジスタM10のバックゲートは、配線BGL4と接続されている。

0127

容量素子Cs1の第2端子は、配線GNDLと接続され、容量素子Cs2の第2端子は、配線GNDLと接続されている。

0128

配線BILおよび配線BILBは、ビット線として機能し、配線WLは、ワード線として機能し、配線BRLは、トランジスタM9、およびトランジスタM10の導通状態、非導通状態を制御する配線である。

0129

配線BGL1乃至配線BGL4は、それぞれトランジスタM7乃至トランジスタM10のバックゲートに電位を印加するための配線として機能する。

0130

配線BGL1乃至配線BGL4は、半導体装置100の出力端子OUTと電気的に接続される。なお、記憶装置300に複数の半導体装置100を設け、配線BGL1乃至配線BGL4をそれぞれ異なる半導体装置100と電気的に接続してもよい。配線BGL1乃至配線BGL4に任意の電位を印加することによって、それぞれトランジスタM7乃至トランジスタM10のしきい値電圧を増減することができる。

0131

配線VDLは、高レベル電位を与える配線であり、配線GNDLは、低レベル電位を与える配線である。

0132

データの書き込みは、配線WLに高レベル電位を印加し、かつ配線BRLに高レベル電位を印加することによって行われる。具体的には、トランジスタM10が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、トランジスタM10の第2端子側に該電位を書き込む。

0133

ところで、メモリセル411Eは、トランジスタMS1およびトランジスタMS2によってインバータループを構成しているので、トランジスタM8の第2端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタM8が導通状態であるため、配線BILBには、配線BILに印加されている電位、すなわち配線BILに入力されている信号の反転信号が出力される。また、トランジスタM9、およびトランジスタM10が導通状態であるため、トランジスタM7の第2端子の電位、およびトランジスタM8の第2端子の電位は、それぞれ容量素子Cs2の第1端子、および容量素子Cs1の第1端子に保持される。その後、配線WLに低レベル電位を印加し、かつ配線BRLに低レベル電位を印加し、トランジスタM7乃至トランジスタM10を非導通状態にすることによって、容量素子Cs1の第1端子、および容量素子Cs2の第1端子の電位を保持する。

0134

データの読み出しは、あらかじめ配線BILおよび配線BILBを所定の電位にプリチャージした後に、配線WLに高レベル電位を印加し、配線BRLに高レベル電位を印加することによって、容量素子Cs1の第1端子の電位が、メモリセル411Eのインバータループによってリフレッシュされ、配線BILBに出力される。また、容量素子Cs2の第1端子の電位が、メモリセル411Eのインバータループによってリフレッシュされ、配線BILに出力される。配線BILおよび配線BILBでは、それぞれプリチャージされた電位から容量素子Cs2の第1端子の電位、および容量素子Cs1の第1端子の電位に変動するため、配線BILまたは配線BILBの電位から、メモリセルに保持された電位を読み出すことができる。

0135

なお、トランジスタM7乃至トランジスタM10としてOSトランジスタを用いることが好ましい。トランジスタM7乃至トランジスタM10にOSトランジスタを用いることによって、メモリセル411Eに書き込んだデータを長時間保持することができるため、メモリセル411Eのリフレッシュの頻度を少なくすることができる。また、メモリセル411Eのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル411Eに対して多値データ、またはアナログデータを保持することができる。

0136

なお、トランジスタMS1乃至トランジスタMS4のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Siトランジスタを適用するのは好適といえる。

0137

また、メモリセルにOSトランジスタを用いることで、メモリセルへの電力供給を停止してもメモリセルに書き込まれた情報を長期間保持することができる。よって、情報の読み書きが必要の無い期間に、周辺回路311の一部または全部への電力供給を停止させることができる。

0138

1つの半導体装置100を全てのメモリセルと電気的に接続してもよい。また、記憶装置300に複数の半導体装置100を設けて、1列毎または複数列毎に複数のメモリセルと1つの半導体装置100を電気的に接続してもよい。また、1行毎または複数行毎に複数のメモリセルと1つの半導体装置100を電気的に接続してもよい。また、セルアレイに含まれる複数のメモリセルを複数のブロックに分けて、1ブロック毎または複数のブロック毎に1つの半導体装置100を設けてもよい。

0139

本実施の形態で説明したメモリセルは、CPUやGPUなどに含まれる、レジスタおよびキャッシュなどの記憶素子に用いることができる。

0140

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

0141

(実施の形態3)
本実施の形態では、記憶装置300に含まれるセルアレイ401の構成例と、その動作例について説明する。本実施の形態では、メモリセル411としてDRAM型のメモリセル411Aを用いる。

0142

図11に、図9と異なるセルアレイ401の一例を示す。図11は、折り返しビット線方式(フォールデッドビット線方式)のメモリセルアレイである。なお、メモリセル411Aは、開放型ビット線方式(オープンビット線方式)のメモリセルアレイに用いることもできる。

0143

図11に示すセルアレイ401は、一列にm(mは1以上の整数である。)個、一行にn(nは1以上の整数である。)個、計m×n個のメモリセル411Aを有し、メモリセル411Aは行列状に配置されている。図11では、メモリセル411Aのアドレスも併せて示している。例えば、[i,j]はi行j列目のメモリセル411Aを示している。

0144

また、図11に示すセルアレイ401は、ワード線ドライバ回路322と電気的に接続するm本の配線WLを有する。配線WL[1]は1行目のメモリセル411Aと電気的に接続される。同様に、配線WL[i]はi行目のメモリセル411Aと電気的に接続される。

0145

また、図11に示すセルアレイ401は、1列に2つの配線BIL(配線BILaおよび配線BILb)を有する。図11では1列目の配線BILaを配線BILa[1]と示し、j列目の配線BILbを配線BILb[j]と示している。

0146

奇数行に配置されたメモリセル411Aは、配線BILaまたは配線BILbの一方と電気的に接続され、偶数行に配置されたメモリセル411Aは、配線BILaまたは配線BILbの他方と電気的に接続される。

0147

また、配線BILaおよび配線BILbは、列毎に設けられた、プリチャージ回路332、増幅回路333、および入出力回路334と電気的に接続される。また、入出力回路334は、列毎に配線SALaおよび配線SALbと電気的に接続される。図11では1列目のプリチャージ回路332をプリチャージ回路332[1]と示し、j列目のプリチャージ回路332をプリチャージ回路332[j]と示している。増幅回路333および入出力回路334も同様に表記している。なお、ビット線ドライバ回路330は、カラムデコーダ331(図8参照。)を有する。

0148

<回路構成例>
図12に、J列目のメモリセル411A、プリチャージ回路332、増幅回路333、および入出力回路334の回路構成例を示す。

0149

〔プリチャージ回路332〕
プリチャージ回路332[j]は、nチャネル型のトランジスタTr21乃至トランジスタTr23を有する。なお、トランジスタTr21乃至トランジスタTr23は、pチャネル型であってもよい。トランジスタTr21のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr22のソース又はドレインの一方は配線BILb[j]と接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr23のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線BILb[j]と接続されている。トランジスタTr21のゲート、トランジスタTr22のゲート、及びトランジスタTr23のゲートは、配線PLと接続されている。プリチャージ回路332[j]は、配線BILa[j]及び配線BILb[j]の電位を初期化する機能を有する。

0150

〔増幅回路333〕
増幅回路333[j]は、pチャネル型のトランジスタTr31及びトランジスタTr32と、nチャネル型のトランジスタTr33及びトランジスタTr34を有する。トランジスタTr31のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr32のゲート、トランジスタTr34のゲート、及び配線BILa[j]と接続されている。トランジスタTr33のソース又はドレインの一方はトランジスタTr32のゲート、トランジスタTr34のゲート、及び配線BILa[j]と接続され、ソース又はドレインの他方は配線SNと接続されている。トランジスタTr32のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr31のゲート、トランジスタTr33のゲート、及び配線BILb[j]と接続されている。トランジスタTr34のソース又はドレインの一方はトランジスタTr31のゲート、トランジスタTr33のゲート、及び配線BILb[j]と接続され、ソース又はドレインの他方は配線SNと接続されている。増幅回路333[j]は、配線BILa[j]、BILb[j]の電位を増幅する機能を有する。なお、増幅回路333[j]は、ラッチ型のセンスアンプとして機能する。

0151

〔入出力回路334〕
入出力回路334[j]は、nチャネル型のトランジスタTr41及びトランジスタTr42を有する。なお、トランジスタTr41及びトランジスタTr42は、pチャネル型であってもよい。トランジスタTr41のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線SALa[j]と接続されている。トランジスタTr42のソース又はドレインの一方は配線BILb[j]と接続され、ソース又はドレインの他方は配線SALb[j]と接続されている。トランジスタTr41のゲート及びトランジスタTr42のゲートは、配線CSELと接続されている。

0152

入出力回路334[j]は、配線CSELに供給される電位に基づいて、配線BILa[j]と配線SALa[j]の導通状態、及び配線BILb[j]と配線SALb[j]の導通状態を制御する機能を有する。すなわち、入出力回路334[j]によって、配線SALa[j]、配線SALb[j]に電位を出力するか否かを選択することができる。

0153

配線SP、配線SN、配線CSEL、配線PRE、配線PLは、プリチャージ回路332、増幅回路333、および入出力回路334の動作を制御するための信号を伝える機能を有する。配線SP、配線SN、配線CSEL、配線PRE、配線PLは、図8に示すコントロールロジック回路360と接続されている。コントロールロジック回路360は、配線SP、配線SN、配線CSEL、配線PRE、配線PLに制御信号を供給する機能を有する。

0154

<動作例>
図12に示すメモリセル411A[i,j]、プリチャージ回路332[j]、増幅回路333[j]、および入出力回路334[j]を用いて、記憶装置300の動作モードについて説明する。記憶装置300は20℃で動作しているものとする。よって、半導体装置100から配線BGLに−3Vが供給されているものとする。

0155

読み出しモード
まず、メモリセル411A[i,j]からデータを読み出す際の増幅回路333[j]の動作例について、図13に示したタイミングチャートを用いて説明する。

0156

[期間T11]
期間T11において、プリチャージ回路332[j]を動作させ、配線BILa[j]及び配線BILb[j]電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、電位Vpreは、例えば(VH_SP+VL_SN)/2とすることができる。

0157

なお、期間T11において、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線WL[i]の電位はローレベル(VL_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオフ状態である。同様に、図13には図示していないが、配線WL[i+1]の電位はローレベル(VL_WL)であり、メモリセル411A[i+1,j]が有するトランジスタM11はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、増幅回路333[j]は停止状態となっている。

0158

[期間T12]
期間T12において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BILa[j]の電位が変動する。

0159

図13では、メモリセル411A[i,j]にデータ“1”が格納され、容量素子Csに蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子Csに蓄積されている電荷の量が多い場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。一方、メモリセル411A[i,j]にデータ“0”が格納され、容量素子Csに蓄積されている電荷の量が少ない場合は、配線BILa[j]から容量素子Csへ電荷が流入することにより、配線BILa[j]の電位はΔV2だけ下降する(図示せず。)。

0160

なお、期間T12において、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、増幅回路333[j]は停止状態を維持する。

0161

[期間T13]
期間T13において、配線SPの電位をハイレベル(VH_SP)まで変化させ、配線SNの電位をローレベル(VL_SN)まで変化させる。すると、増幅回路333[j]が動作状態になる。増幅回路333[j]は、配線BILa[j]と配線BILb[j]の電位差(図13においてはΔV1)を増幅させる機能を有する。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。

0162

なお、期間T13の初期において、配線BILa[j]の電位がVpre−ΔV2である場合は、増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre−ΔV2から配線SNの電位(VL_SN)に近づく。また、配線BILb[j]の電位は、電位Vpreから配線SPの電位(VH_SP)に近づく。

0163

また、期間T13において配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路332[j]においてトランジスタTr21乃至トランジスタTr23はオフ状態である。また、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線WL[i]の電位はハイレベル(VH_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオン状態である。よって、メモリセル411A[i,j]では、配線BILa[j]の電位(VH_SP)に応じた電荷量が、容量素子Csに蓄積される。

0164

[期間T14]
期間T14において、配線CSELの電位を制御することにより、入出力回路334[j]をオン状態にする。具体的には、配線CSELの電位をハイレベル(VH_CSEL)とすることにより、トランジスタTr41とトランジスタTr42をオン状態にする。これにより、配線BILa[j]の電位が配線SALa[j]に供給され、配線BILb[j]の電位が配線SALb[j]に供給される。

0165

なお、期間T14において、配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路332[j]においてトランジスタTr21乃至トランジスタTr23はオフ状態である。また、配線WL[i]の電位はハイレベル(VH_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオン状態である。また、配線SPの電位はハイレベル(VH_SP)であり、配線SNの電位はローレベル(VL_SN)であり、増幅回路333[j]は動作状態である。よって、メモリセル411A[i,j]では、配線BILa[j]の電位(VH_SP)に応じた電荷が、容量素子Csに蓄積されている。

0166

[期間T15]
期間T15において、配線CSELの電位を制御することにより、入出力回路334[j]をオフ状態にする。具体的には、配線CSELの電位をローレベル(VL_CSEL)とすることにより、トランジスタTr41、トランジスタTr42をオフ状態にする。

0167

また、期間T15において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。すると、メモリセル411A[i,j]が有するトランジスタがオフ状態になる。これにより、配線BILaの電位(VH_SP)に応じた電荷量が、メモリセル411A[i,j]が有する容量素子Csに保持される。よって、データの読み出しが行われた後も、データがメモリセル411A[i,j]に保持される。

0168

なお、期間T15において入出力回路334[j]をオフ状態にしても、増幅回路333[j]が動作状態であれば、配線BILa[j]と配線BILb[j]の電位は増幅回路333[j]により保持される。そのため、増幅回路333[j]はメモリセル411A[i,j]から読み出したデータを一時的に保持する機能を有する。

0169

上記の動作により、メモリセル411A[i,j]からデータを読み出すことができる。読み出されたデータは、配線SALa[j]および/または配線SALb[j]を介して出力回路340(図8参照。)に供給される。なお、メモリセル411A[i+1,j]からのデータの読み出しも、メモリセル411A[i,j]と同様に行うことができる。

0170

書き込みモード
次に、メモリセル411A[i,j]にデータを書き込む際の増幅回路333[j]の動作例について、図14に示したタイミングチャートを用いて説明する。メモリセル411A[i+1,j]へのデータの書き込みは、上記と同様の原理で行うことができる。

0171

[期間T21]
期間T21において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、電位Vpreは、例えば(VH_SP+VL_SN)/2とすることができる。

0172

[期間T22]
期間T22において、その後、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。

0173

この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。

0174

[期間T23]
期間T23において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。

0175

[期間T24]
期間T24において、配線CSELの電位を制御することにより、入出力回路334[j]をオン状態にする。これにより、配線BILa[j]と配線SALa[j]とが導通状態となり、配線BILb[j]と配線SALb[j]とが導通状態となる。

0176

データ信号WDATAは、配線SALa[j]および配線SALb[j]を介して入出力回路334[j]に供給される。配線SALa[j]および配線SALb[j]に、データ信号WDATAに相当する書き込み電位を供給することにより、入出力回路334[j]を介して配線BILa[j]および配線BILb[j]に書き込み電位が与えられる。例えば、メモリセル411A[i,j]にデータ“0”を格納する場合、配線SALa[j]にローレベル(VL_SN)を供給し、配線SALb[j]にハイレベル(VH_SP)を供給する。

0177

すると、増幅回路333[j]が有するトランジスタTr31乃至トランジスタTr34のオンオフ状態が反転し、配線BILa[j]に配線SNの電位(VL_SN)が供給され、配線BILb[j]に配線SPの電位(VH_SP)が供給される。よって、データ“0”を示す電位(VL_SN)に応じた電荷量が容量素子Csに蓄積される。このような動作により、メモリセル411A[i,j]にデータを書き込むことができる。

0178

[期間T25]
期間T25において、配線WL[i]を非選択の状態とする。これにより、メモリセル411A[i,j]に書き込まれた電荷が保持される。また、配線CSELの電位をローレベル(VL_CSEL)とすることにより、トランジスタTr41、トランジスタTr42をオフ状態にする。

0179

なお、配線BILa[j]に配線SALa[j]の電位が供給された後は、入出力回路334[j]においてトランジスタTr41、トランジスタTr42をオフ状態にしても、増幅回路333[j]が動作状態であれば、配線BILa[j]と配線BILb[j]の電位は増幅回路333[j]により保持される。よって、トランジスタTr41、トランジスタTr42をオン状態からオフ状態に変更するタイミングは、配線WL[i]を選択する前であっても後であってもよい。

0180

上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。なお、メモリセル411A[i+1,j]へのデータの書き込みも、メモリセル411A[i,j]と同様に行うことができる。

0181

リフレッシュモード
メモリセル411A[i,j]に書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作(再書き込み動作)を行なう。リフレッシュ動作時の増幅回路333[j]の動作例について、図15に示したタイミングチャートを用いて説明する。なお、リフレッシュ動作も上記と同様の原理で行うことができる。

0182

[期間T31]
期間T31において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。

0183

[期間T32]
期間T32において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。

0184

この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。

0185

[期間T33]
期間T33において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。なお、本明細書などにおいて、期間T33に要する時間を「書き込み時間」という。

0186

[期間T34]
期間T34において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。これにより、配線BILaの電位(VH_SP)に応じた電荷量がメモリセル411A[i,j]が有する容量素子Csに保持される。

0187

リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路334[j]はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、メモリセル411A[i+1,j]のリフレッシュモードも、メモリセル411A[i,j]と同様に行うことができる。

0188

〔NVモード〕
トランジスタM11にOSトランジスタを用いることで、情報の読み書きが必要の無い期間に、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止させることができる。この時、記憶装置300をNVモード(Non−volatile mode(不揮発性モード))で動作させることが好ましい。NVモードの動作例について、図16に示したタイミングチャートを用いて説明する。

0189

[期間T41]
期間T41において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、期間T41は、リフレッシュモードにおける期間T31に相当する。

0190

[期間T42]
期間T42において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。

0191

この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。なお、期間T42は、リフレッシュモードにおける期間T32に相当する。

0192

[期間T43]
期間T43において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。なお、期間T43は、リフレッシュモードにおける期間T33に相当する。よって、NVモードでは、期間T43に要する時間が「書き込み時間」である。

0193

ここで、NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。

0194

[期間T44]
期間T44において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに−2V以下、好ましくは−4V以下、より好ましくは−6V以下の電位を供給する。本実施の形態では、期間T44において配線BGLに−7Vを供給する。

0195

期間T44の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。

0196

書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。

0197

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

0198

(実施の形態4)
本実施の形態では、1つのメモリセルに複数ビットのデータ(多値データ)を保持可能な記憶装置300Aおよび記憶装置300Bの構成例および動作例を説明する。記憶装置300Aは、前述した記憶装置300の変形例である。説明の繰り返しを減らすため、主に記憶装置300Aの記憶装置300と異なる点について説明する。本実施の形態に説明の無い部分については、他の実施の形態や、当業者が有する技術常識を参酌すればよい。本実施の形態では、メモリセル411としてDRAM型のメモリセル411Aを用いる。

0199

<<記憶装置300A>>
<構成例>
図17に記憶装置300Aの構成例を説明するブロック図を示す。記憶装置300Aは、図8に示した記憶装置300に、グローバルロジック回路350を追加した構成を有する。また、記憶装置300Aは、ビット線ドライバ回路330Aを有する。ビット線ドライバ回路330Aは、記憶装置300が有するビット線ドライバ回路330と異なる構成を有する。

0200

グローバルロジック回路350は、外部から入力されたデータ信号WDATAを保持する機能を有する。また、グローバルロジック回路350は、データ信号WDATAを配線SALを介してビット線ドライバ回路330Aに供給する機能を有する。

0201

メモリセル411Aに記憶されている情報は、ビット線ドライバ回路330Aで読み出され、グローバルロジック回路350に供給される。グローバルロジック回路350は、該情報を保持する機能を有する。また、グローバルロジック回路350は、該情報を出力回路340に供給する機能を有する。出力回路340は、該情報をデジタルのデータ信号RDATAとして外部に出力する機能を有する。

0202

記憶装置300Aが有するビット線ドライバ回路330Aは、プリチャージ回路332と、入出力回路334と、信号変換回路335と、を有する。信号変換回路335は、DAC(Digital to Analog Converter)337と、ADC(Analog to Digital Converter)338と、を有する。

0203

図18に、記憶装置300Aのセルアレイ401とビット線ドライバ回路330Aの構成例を示す。図18に示すセルアレイ401は、一列にm個、一行にn個、計m×n個のメモリセル411Aを有し、メモリセル411Aは行列状に配置されている。

0204

また、図18に示すセルアレイ401は、ワード線ドライバ回路322と電気的に接続するm本の配線WLを有する。配線WL[1]は1行目のメモリセル411Aと電気的に接続される。同様に、配線WL[i]はi行目のメモリセル411Aと電気的に接続される。

0205

また、図18に示すセルアレイ401は、ビット線ドライバ回路330Aと電気的に接続するn本の配線BILを有する。配線BIL[1]は1列目のメモリセル411Aと電気的に接続される。同様に、配線BIL[j]はj列目のメモリセル411Aと電気的に接続される。

0206

配線BILは、列毎に設けられた、プリチャージ回路332、信号変換回路335(DAC337、ADC338)、および入出力回路334と電気的に接続される。図11などと同様に、図18でも1列目のプリチャージ回路332をプリチャージ回路332[1]と示し、j列目のプリチャージ回路332をプリチャージ回路332[j]と示している。信号変換回路335、および入出力回路334なども同様に表記している。

0207

記憶装置300Aが有する入出力回路334は、信号変換回路335の動作を決定する機能を有する。入出力回路334は、動作モードに応じて、メモリセル411Aに記憶されているデータの読み出しと、メモリセル411Aに記憶するデータの書き込みを切り換える機能を有する。入出力回路334は配線SALを介してグローバルロジック回路350と電気的に接続される。

0208

なお、プリチャージ回路332、信号変換回路335、および入出力回路334などの動作をコントロールロジック回路360(図17参照。)で制御することもできる。

0209

図19に、より詳細なセルアレイ401とビット線ドライバ回路330Aの構成例を示す。図19は、i行j列からi+2行j+2列までの9個のメモリセル411Aと、j列からj+2列のそれぞれに対応するビット線ドライバ回路330Aの一部を示している。

0210

プリチャージ回路332[j]は配線BIL[j]と電気的に接続される。プリチャージ回路332[j]は、配線BIL[j]をプリチャージする機能を有する。入出力回路334[j]は、動作モードに応じて、DAC337[j]およびADC338[j]の動作を決定する機能を有する。具体的には、書き込みモードで動作する場合はDAC337[j]を動作させ、ADC338[j]を停止させる。

0211

DAC337[j]の入力端子は入出力回路334[j]と電気的に接続され、出力端子は配線BIL[j]と電気的に接続される。ADC338[j]の入力端子は配線BIL[j]と電気的に接続され、出力端子は入出力回路334[j]と電気的に接続される。

0212

なお、配線BIL[j]とADC338[j]の間に増幅回路を設けてもよい。

0213

DAC337[j]は入出力回路334から供給されたkビット(kは2以上の整数)のデジタルデータを多値データ(アナログデータ)に変換する機能を有する。ADC338[j]は、メモリセル411A[i,j]に記憶されている多値データ(アナログデータ)をkビットのデジタルデータに変換する機能を有する。

0214

<動作例>
続いて、記憶装置300Aの動作モードについて説明する。記憶装置300Aは20℃で動作しているものとする。よって、半導体装置100から配線BGLに−3Vが供給されているものとする。

0215

〔読み出しモード〕
次に、メモリセル411A[i,j]からデータを読み出す際のビット線ドライバ回路330Aの動作例について、図20に示したタイミングチャートを用いて説明する。また、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量が保持されているものとする。

0216

[期間T51]
期間T51において、プリチャージ回路332[j]を動作させ、配線BIL[j]の電位を初期化する。具体的には、配線BIL[j]に、電位Vpreを供給する。なお、本実施の形態において、電位Vpreは、DAC337[j]から出力される最高電位(VH_DA)と最低電位(VL_DA)の平均電位とする。すなわち、電位Vpre=(VH_DA+VL_DA)/2とする。

0217

期間T51において、配線WL[i]の電位はローレベル(VL_WL)であり、トランジスタM11はオフ状態になっている。また、DAC337[j]、ADC338[j]、および入出力回路334[j]は停止状態となっている。なお、図20には図示していないが、配線WL[i]以外の配線WLの電位もVL_WLになっている。

0218

[期間T52]
期間T52において、プリチャージ回路332[j]を停止して、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BIL[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BIL[j]の電位が変動する。

0219

図20では、メモリセル411A[i,j]の容量素子Csにデータ”1010”に相当する電荷量が保持されている。容量素子Csから配線BIL[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BIL[j]の電位が上昇する。なお、容量素子Csに保持されている電荷量によっては、配線BIL[j]の電位が下降する場合もある。トランジスタM11がオン状態になることにより、メモリセル411A[i,j]の容量素子Csの電位と配線BIL[j]の電位が等しくなる。また、入出力回路334[j]の動作を開始する。

0220

[期間T53]
期間T53において、ADC338[j]の動作を開始する。また、期間T53で配線WL[i]の電位をVL_WLにしてもよい。

0221

[期間T54]
期間T54において、ADC338[j]は配線BIL[j]の電位をデジタルデータに変換して、配線SAL[j]に出力する。

0222

[期間T55]
期間T55において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。また、ADC338[j]および入出力回路334[j]の動作を停止する。

0223

上記の動作により、メモリセル411A[i,j]からデータを読み出すことができる。読み出されたデータは、配線SAL[j]を介してグローバルロジック回路350に供給される。前述した様に、グローバルロジック回路350は、該データを保持する機能と、該データを出力回路340に供給する機能を有する。該データは、出力回路340を介してデータ信号RDATAとして外部に出力される。

0224

読み出しモードで動作することにより、メモリセル411A[i,j]に保持されていた電荷量が変化してしまう。すなわち、メモリセル411A[i,j]が記憶している情報が破壊されてしまう。

0225

破壊された情報を復元するため、読み出しモードで動作した後に、記憶装置300Aを後述する書き込みモードで動作させる。具体的には、読み出しモードで動作した時に、グローバルロジック回路350で保持しているメモリセル411A[i,j]のデータを、再度メモリセル411A[i,j]に書き込む。

0226

〔書き込みモード〕
次に、メモリセル411A[i,j]にデータを書き込む際のビット線ドライバ回路330Aの動作例について、図21に示したタイミングチャートを用いて説明する。本実施の形態では、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量を書き込むものとする。

0227

[期間T61]
期間T61において、プリチャージ回路332[j]を動作させ、配線BIL[j]の電位を初期化する。具体的には、配線BIL[j]に、電位Vpreを供給する。また、配線WL[i]を選択して、トランジスタM11をオン状態にする。すると、メモリセル411A[i,j]の容量素子Csの電位も電位Vpreとなる。

0228

期間T61において、DAC337[j]、ADC338[j]、および入出力回路334[j]は停止状態となっている。

0229

[期間T62]
期間T62において、入出力回路334[j]の動作を開始する。

0230

[期間T63]
期間T63において、DAC337[j]の動作を開始する。

0231

[期間T64]
期間T64において、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[j]に供給される。本実施の形態では、データ信号WDATAとして、データ”1010”が配線SAL[j]に供給されるものとする。

0232

配線SAL[j]に供給されたデータ”1010”は、DAC337[j]によりデータ”1010”に応じた電位に変換され、配線BIL[j]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j]の容量素子Csに配線BIL[j]と同じ電位になる電荷量が供給される。

0233

[期間T65]
期間T65において、配線WL[i]を非選択状態にして、トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]にデータ”1010”に応じた電荷量が保持される。また、ADC338[j]および入出力回路334[j]の動作を停止する。

0234

上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。本実施の形態では、期間T64に要する時間が「書き込み時間」である。

0235

〔リフレッシュモード〕
メモリセル411A[i,j]に書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作(再書き込み動作)を行なう。具体的には、まず、記憶装置300Aを読み出しモードで動作させて、メモリセル411A[i,j]に保持されているデータをグローバルロジック回路350に保持する。その後、書き込みモードで動作させて、グローバルロジック回路350に保持されたデータを再びメモリセル411A[i,j]に書き込めばよい。リフレッシュモードにおいても、期間T64に要する時間が「書き込み時間」である。

0236

リフレッシュモードでは、データ信号WDATAのグローバルロジック回路350への入力、およびグローバルロジック回路350から出力回路340への出力は行なわれない。

0237

〔NVモード〕
NVモードは、読み出しモードの実行後に行なう。NVモードの実行に先立ち事前処理として記憶装置300Aを読み出しモードで動作させて、メモリセル411A[i,j]に保持されているデータをグローバルロジック回路350に記憶する。NVモードの事前処理として行なう読み出しモードでは、リフレッシュモード実行時と同様に、データ信号WDATAのグローバルロジック回路350への入力、およびグローバルロジック回路350から出力回路340への出力を行なわなくてもよい。

0238

記憶装置300AにおけるNVモードの動作例について、図22に示したタイミングチャートを用いて説明する。NVモードは書き込みモードとほぼ同様の動作モードである。図22では、NVモードを期間T71乃至期間T75で示している。また、期間T71乃至期間T74は、書き込みモードの期間T61乃至期間T64に対応する。よって、期間T71乃至期間T74の説明は省略する。

0239

NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。期間T74に要する時間がNVモードにおける「書き込み時間」である。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。

0240

[期間T75]
期間T75において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]にデータ”1010”に応じた電荷量が保持される。

0241

また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに−2V以下、好ましくは−4V以下、より好ましくは−6V以下の電位を供給する。本実施の形態では、期間T75において配線BGLに−7Vを供給する。また、ADC338[j]および入出力回路334[j]の動作を停止する。

0242

期間T75の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。

0243

NVモード時の書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。

0244

セルアレイ401に含まれる複数のメモリセル411Aの一列毎に、プリチャージ回路332、信号変換回路335(DAC337、ADC338)、および入出力回路334を設けることで、データの読み出しおよび書き込みを高速で行なうことができる。

0245

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

0246

(実施の形態5)
データ信号WDATAのビット数が増えると、ビット線ドライバ回路330の占有面積指数関数的に大きくなる。特に、信号変換回路335の占有面積が大きくなる。このため、メモリセル1列毎に、プリチャージ回路332、信号変換回路335、および入出力回路334を設けると、記憶装置300自体が大きくなる。

0247

本実施の形態では、データ信号WDATAのビット数が増えてもビット線ドライバ回路330の占有面積が大きくなりにくい構成を有する記憶装置300Bについて説明する。なお、記憶装置300Bは記憶装置300Aの変形例である。記憶装置300Bに示す構成例は、データ信号WDATAが3ビット以上のデジタルデータである時に特に有効である。

0248

<<記憶装置300B>>
<構成例>
図23に記憶装置300Bの構成例を説明するブロック図を示す。記憶装置300Bは、ビット線ドライバ回路330Aに換えてビット線ドライバ回路330Bを有する。ビット線ドライバ回路330Bは、セルアレイ401とプリチャージ回路332の間に列切り換え回路339を有する。

0249

図24に、セルアレイ401の一部とビット線ドライバ回路330Bの構成例を示す。図24では、i行j列からi+2行j+2列までの3列のメモリセル411Aを示している。また、図24では、3列毎に、列切り換え回路339、プリチャージ回路332、信号変換回路335、および入出力回路334を設ける構成を示している。

0250

また、図24では、g番目の列切り換え回路339を列切り換え回路339[g]と示している(gは1以上の整数)。プリチャージ回路332、信号変換回路335、および入出力回路334なども同様に表記している。f列(fは2以上の整数)毎に、列切り換え回路339、プリチャージ回路332、信号変換回路335、および入出力回路334を設ける場合、gは、n/fで表すことができる。よって、nはfの倍数であることが好ましい。

0251

列切り換え回路339は、f個のスイッチSWを有する。また、列切り換え回路339は、f個の配線SCLと電気的に接続する。図24では、fが3の場合を示している。よって、図24に示す列切り換え回路339は、スイッチSW[1]乃至スイッチSW[3]を有し、配線SCL[1]乃至配線SCL[3]と電気的に接続される。

0252

配線SCL[1]はスイッチSW[1]と電気的に接続され、スイッチSW[1]のオン状態とオフ状態を制御する機能を有する。配線SCL[2]はスイッチSW[2]と電気的に接続され、スイッチSW[2]のオン状態とオフ状態を制御する機能を有する。配線SCL[3]はスイッチSW[3]と電気的に接続され、スイッチSW[3]のオン状態とオフ状態を制御する機能を有する。

0253

また、回路339[g]とADC338[g]の間に増幅回路を設けてもよい。また、配線BIL[j]とスイッチSW[1]の間に増幅回路を設けてもよい。また、配線BIL[j+1]とスイッチSW[2]の間に増幅回路を設けてもよい。また、配線BIL[j+2]とスイッチSW[3]の間に増幅回路を設けてもよい。

0254

<動作例>
続いて、記憶装置300Bの動作モードについて説明する。記憶装置300Bは20℃で動作しているものとする。よって、半導体装置100から配線BGLに−3Vが供給されているものとする。

0255

〔読み出しモード〕
メモリセル411A[i,j]乃至メモリセル411A[i,j+2]からデータを読み出す際のビット線ドライバ回路330Bの動作例について、図25に示したタイミングチャートを用いて説明する。また、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量が保持されているものとする。また、メモリセル411A[i+1,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0010”に相当する電荷量が保持されているものとする。また、メモリセル411A[i+2,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0111”に相当する電荷量が保持されているものとする。

0256

[期間T81]
期間T81において、プリチャージ回路332[g]を動作させる。また、配線SCL[1]乃至配線SCL[3]にハイレベル(VH_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオン状態にする。すると、配線BIL[j]乃至配線BIL[j+2](図25に図示せず。)の電位が初期化される。具体的には、配線BIL[j]乃至配線BIL[j+2]に、電位Vpreが供給される。

0257

期間T81において、配線WL[i]の電位はローレベル(VL_WL)であり、トランジスタM11はオフ状態になっている。また、DAC337[g]、ADC338[g]、および入出力回路334[g]は停止状態となっている。

0258

[期間T82]
期間T82において、プリチャージ回路332[g]を停止する。また、配線SCL[1]乃至配線SCL[3]にローレベル(VL_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオフ状態にする。また、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。

0259

これにより、メモリセル411A[i,j]において、配線BIL[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BIL[j]の電位が変動する。メモリセル411A[i+1,j]およびメモリセル411A[i+2,j]も同様に動作し、配線BIL[j+1]および配線BIL[j+2]の電位が変動する。

0260

また、入出力回路334[g]の動作を開始する。

0261

[期間T83]
期間T83において、ADC338[g]の動作を開始する。また、期間T83で配線WL[i]の電位をVL_WLにしてもよい。

0262

[期間T84]
期間T84において、配線SCL[1]の電位をハイレベル(VH_SCL[1])として、配線BIL[j]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j]の電位をデジタルデータに変換して、配線SAL[g]に出力する。

0263

[期間T85]
期間T85において、配線SCL[1]の電位をローレベル(VL_SCL[1])とする。また、配線SCL[2]の電位をハイレベル(VH_SCL[2])として、配線BIL[j+1]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j+1]の電位をデジタルデータに変換して、配線SAL[g]に出力する。

0264

[期間T86]
期間T86において、配線SCL[2]の電位をローレベル(VL_SCL[2])とする。また、配線SCL[3]の電位をハイレベル(VH_SCL[3])として、配線BIL[j+2]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j+2]の電位をデジタルデータに変換して、配線SAL[g]に出力する。

0265

[期間T87]
期間T87において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。また、配線SCL[3]の電位をローレベル(VL_SCL[3])とする。また、ADC338[g]および入出力回路334[g]の動作を停止する。

0266

上記の動作により、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されているデータを順番に読み出すことができる。読み出されたデータは、配線SAL[g]を介してグローバルロジック回路350に供給される。該データは、出力回路340を介してデータ信号RDATAとして外部に出力される。

0267

列切り換え回路339が有するスイッチSWには、トランジスタなどのスイッチング素子を用いればよい。また、記憶装置300Bでは、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されているデータを順番に読み出す。このため、列切り換え回路339が有するスイッチSW(スイッチSW[1]乃至スイッチSW[3])は、OSトランジスタなどのオフ電流の極めて少ないトランジスタを用いることが好ましい。

0268

読み出しモードで動作することにより、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されていた電荷量が変化してしまう。すなわち、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]が記憶している情報が破壊されてしまう。

0269

破壊された情報を復元するため、読み出しモードで動作した後に、記憶装置300Bを後述する書き込みモードで動作させる。具体的には、読み出しモードで動作した時に、グローバルロジック回路350で保持しているメモリセル411B[i,j]乃至メモリセル411A[i+2,j]のデータを、再度メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に書き込む。

0270

〔書き込みモード〕
次に、メモリセル411A[i,j]にデータを書き込む際のビット線ドライバ回路330Bの動作例について、図26に示したタイミングチャートを用いて説明する。本実施の形態では、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量を書き込むものとする。また、メモリセル411A[i,j+1]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0010”に相当する電荷量を書き込むものとする。また、メモリセル411A[i,j+2]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0111”に相当する電荷量を書き込むものとする。

0271

[期間T91]
期間T91において、プリチャージ回路332[g]を動作させる。また、配線SCL[1]乃至配線SCL[3]にハイレベル(VH_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオン状態にする。すると、配線BIL[j]乃至配線BIL[j+2](図26に図示せず。)の電位が初期化される。また、配線WL[i]を選択して、トランジスタM11をオン状態にする。すると、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]の容量素子Csの電位も初期化される。

0272

期間T91において、DAC337[g]、ADC338[g]、および入出力回路334[g]は停止状態となっている。

0273

[期間T92]
期間T92において、入出力回路334[g]の動作を開始する。

0274

[期間T93]
期間T93において、DAC337[g]の動作を開始する。

0275

[期間T94]
期間T94において、配線SCL[1]の電位をハイレベル(VH_SCL[1])として、配線BIL[j]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”1010”が配線SAL[j]に供給されるものとする。

0276

配線SAL[j]に供給されたデータ”1010”は、DAC337[g]によりデータ”1010”に応じた電位に変換され、配線BIL[j]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j]の容量素子Csに配線BIL[j]と同じ電位になる電荷量が供給される。

0277

[期間T95]
期間T95において、配線SCL[1]の電位をローレベル(VL_SCL[1])とする。また、配線SCL[2]の電位をハイレベル(VH_SCL[2])として、配線BIL[j+1]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”0010”が配線SAL[g]に供給されるものとする。

0278

配線SAL[g]に供給されたデータ”0010”は、DAC337[g]によりデータ”0010”に応じた電位に変換され、配線BIL[j+1]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j+1]の容量素子Csに配線BIL[j+1]と同じ電位になる電荷量が供給される。

0279

[期間T96]
期間T96において、配線SCL[2]の電位をローレベル(VL_SCL[2])とする。また、配線SCL[3]の電位をハイレベル(VH_SCL[3])として、配線BIL[j+2]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”0010”が配線SAL[g]に供給されるものとする。

0280

配線SAL[g]に供給されたデータ”0010”は、DAC337[g]によりデータ”0010”に応じた電位に変換され、配線BIL[j+2]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j+2]の容量素子Csに配線BIL[j+2]と同じ電位になる電荷量が供給される。

0281

[期間T97]
期間T97において、配線WL[i]を非選択状態にして、トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]にそれぞれのデータに応じた電荷量が保持される。また、配線SCL[3]の電位をローレベル(VL_SCL[3])とする。また、ADC338[g]および入出力回路334[g]の動作を停止する。

0282

上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。本実施の形態では、期間T94乃至期間T96に要する時間が「書き込み時間」である。

0283

〔リフレッシュモード〕
記憶装置300Bのリフレッシュモードも、記憶装置300Aと同様に動作すればよい。よって、ここでの詳細な説明は省略する。

0284

〔NVモード〕
記憶装置300BのNVモードも、記憶装置300Aと同様に、読み出しモードの実行後に行なう。図27は記憶装置300BにおけるNVモードの動作例を示すタイミングチャートである。NVモードは書き込みモードとほぼ同様の動作モードである。図27では、NVモードを期間T101乃至期間T107で示している。また、期間T101乃至期間T106は、書き込みモードの期間T91乃至期間T96に対応する。よって、期間T101乃至期間T106の説明は省略する。

0285

NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。期間T104乃至期間T106に要する時間がNVモードにおける「書き込み時間」である。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。

0286

[期間T107]
期間T107において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]が有するトランジスタをオフ状態にする。トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]にそれぞれのデータに応じた電荷量が保持される。

0287

また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに−2V以下、好ましくは−4V以下、より好ましくは−6V以下の電位を供給する。本実施の形態では、期間T75において配線BGLに−7Vを供給する。また、ADC338[g]および入出力回路334[g]の動作を停止する。

0288

期間T75の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。

0289

NVモード時の書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに−VthM以下、好ましくは−2×VthM以下、より好ましくは−3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。

0290

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

0291

(実施の形態6)
本実施の形態では、記憶装置300の断面構成例について図面を用いて説明する。

0292

<記憶装置の構造例>
図28に、記憶装置300の一部の断面を示す。図28に示す記憶装置300は、基板231上に、層310および層320を積層している。図28では、基板231として単結晶半導体基板(例えば、単結晶シリコン基板)を用いる場合を示している。

0293

〔層310〕
図28において、層310は、基板231上にトランジスタ233a、トランジスタ233b、およびトランジスタ233cを有する。図28では、トランジスタ233a、トランジスタ233b、およびトランジスタ233cのチャネル長方向の断面を示している。

0294

トランジスタ233a、トランジスタ233b、およびトランジスタ233cのチャネルは、基板231の一部に形成される。集積回路高速動作が求められる場合は、基板231として単結晶半導体基板を用いることが好ましい。

0295

トランジスタ233a、トランジスタ233b、およびトランジスタ233cは、素子分離層232によってそれぞれ電気的に分離される。素子分離層の形成は、LOCOS(Local Oxidation of Silicon)法や、STI(Shallow Trench Isolation)法などを用いることができる。

0296

また、基板231上に絶縁層234が設けられ、トランジスタ233a、トランジスタ233b、およびトランジスタ233c上に絶縁層235、絶縁層237が設けられ、絶縁層237中に電極238が埋設されている。電極238はコンタクトプラグ236を介してトランジスタ233aのソースまたはドレインの一方と電気的に接続されている。

0297

また、電極238および絶縁層237の上に、絶縁層239、絶縁層240、および絶縁層241が設けられ、絶縁層239、絶縁層240、および絶縁層241の中に電極242が埋設されている。電極242は、電極238と電気的に接続される。

0298

また、電極242および絶縁層241の上に、絶縁層243、および絶縁層244が設けられ、絶縁層243、および絶縁層244の中に電極245が埋設されている。電極245は、電極242と電気的に接続される。

0299

また、電極245および絶縁層244の上に、絶縁層246および絶縁層247が設けられ、絶縁層246および絶縁層247の中に電極249が埋設されている。電極249は、電極245と電気的に接続される。

0300

また、電極249および絶縁層247の上に、絶縁層248および絶縁層250が設けられ、絶縁層248および絶縁層250の中に電極251が埋設されている。電極251は、電極249と電気的に接続される。

0301

〔層320〕
層320は、層310上に設けられる。層320は、トランジスタ368a、トランジスタ368b、容量素子369a、および容量素子369bを有する。図28では、トランジスタ368aおよびトランジスタ368bのチャネル長方向の断面を示している。なお、トランジスタ368a、およびトランジスタ368bは、バックゲートを有するトランジスタである。

0302

トランジスタ368a、およびトランジスタ368bは、上記実施の形態に示したトランジスタM11に相当する。よって、トランジスタ368a、およびトランジスタ368bの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ368a、およびトランジスタ368bにOSトランジスタを用いることが好ましい。

0303

トランジスタ368a、およびトランジスタ368bは、絶縁層361および絶縁層362上に設けられている。また、絶縁層362上に絶縁層363および絶縁層364が設けられている。トランジスタ368a、およびトランジスタ368bのバックゲートは、絶縁層363および絶縁層364中に埋設されている。絶縁層364上に、絶縁層365および絶縁層366が設けられている。また、電極367が、絶縁層361乃至絶縁層366中に埋設されている。電極367は、電極251と電気的に接続されている。

0304

また、トランジスタ368a、トランジスタ368b、容量素子369a、および容量素子369b上に、絶縁層371、絶縁層372、および絶縁層373が形成され、絶縁層373上に電極375が形成されている。電極375はコンタクトプラグ374を介して電極367と電気的に接続される。

0305

また、電極375上に、絶縁層376、絶縁層377、絶縁層378、および絶縁層379が設けられている。また、電極380が、絶縁層376乃至絶縁層379中に埋設されている。電極380は、電極375と電気的に接続されている。

0306

また、電極380および絶縁層379の上に、絶縁層381および絶縁層382が設けられている。

0307

<変形例>
図29に記憶装置300Aの一部の断面を示す。記憶装置300Aは記憶装置300の変形例である。記憶装置300Aは、層310Aおよび層320を有する。記憶装置300Aでは、基板231として絶縁性基板(例えば、ガラス基板)を用いる。

0308

層310Aは、トランジスタ268a、トランジスタ268b、および容量素子269aを有する。層310Aに含まれるトランジスタに薄膜トランジスタ(例えば、OSトランジスタ)を用いる。層310Aに含まれるトランジスタを全てOSトランジスタとすることで、層310Aを単極性の集積回路にすることができる。記憶装置300Aに含まれるトランジスタを全てOSトランジスタとすることで、記憶装置300Aを単極性の記憶装置にすることができる。

0309

構成材料について>
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、SOI基板や、半導体基板上に歪トランジスタやFIN型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタHEMT:High Electron Mobility Transistor)に適用可能なヒ化ガリウムヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。

0310

また、基板として、バリウムホウケイ酸ガラスアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板石英基板サファイア基板などを用いることもできる。なお、基板として、可撓性基板フレキシブル基板)を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。

0311

可撓性基板としては、例えば、金属、合金樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステルポリオレフィンポリアミドナイロンアラミドなど)、ポリイミドポリカーボネートアクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。

0312

〔絶縁層〕
絶縁層は、窒化アルミニウム酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム窒化シリコン酸化シリコン窒化酸化シリコン酸化窒化シリコン酸化ガリウム酸化ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム酸化ハフニウム酸化タンタルアルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料窒化物材料酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。

0313

なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。

0314

また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法SIMS:Secondary Ion Mass Spectrometry)において2×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。

0315

また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、SIMSにおいて5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。

0316

また、絶縁層の少なくとも半導体層と接する領域と、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法ESR:Electron Spin Resonance)で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、g値が2.001に観察されるE’センターが挙げられる。なお、E’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、E’センター起因のスピン密度が、3×1017spins/cm3以下、好ましくは5×1016spins/cm3以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。

0317

また、上述のシグナル以外に二酸化窒素(NO2)に起因するシグナルが観察される場合がある。当該シグナルは、Nの核スピンにより3つのシグナルに分裂しており、それぞれのg値が2.037以上2.039以下(第1のシグナルとする)、g値が2.001以上2.003以下(第2のシグナルとする)、およびg値が1.964以上1.966以下(第3のシグナルとする)に観察される。

0318

例えば、絶縁層として、二酸化窒素(NO2)に起因するシグナルのスピン密度が、1×1017spins/cm3以上1×1018spins/cm3未満である絶縁層を用いると好適である。

0319

なお、二酸化窒素(NO2)を含む窒素酸化物(NOx)は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層エネルギーギャップ内に位置する。そのため、窒素酸化物(NOx)が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子トラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。

0320

窒素酸化物(NOx)の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法(TDS:Thermal Desorption Spectroscopy)において、窒素酸化物(NOx)の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×1018個/cm3以上5×1019個/cm3以下である。なお、上記のアンモニアの放出量は、TDSにおける加熱処理の温度が50℃以上650℃以下、または50℃以上550℃以下の範囲での総量である。

0321

窒素酸化物(NOx)は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物(NOx)が低減される。

0322

また、酸化物半導体層に接する絶縁層のうち少なくとも1つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処理で行われるTDSにて、酸素原子換算した酸素の脱離量が1.0×1018atoms/cm3以上、1.0×1019atoms/cm3以上、または1.0×1020atoms/cm3以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。

0323

また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理プラズマ処理などで行なうことができる。または、イオン注入法イオンドーピング法プラズママージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、16O2もしくは18O2などの酸素ガス亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。

0324

また、絶縁層として、ポリイミド、アクリル系樹脂ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。

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