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技術 集積回路およびその製造方法ならびにそれを用いた無線通信装置

出願人 東レ株式会社
発明者 清水浩二村瀬清一郎
出願日 2018年10月25日 (2年2ヶ月経過) 出願番号 2018-557069
公開日 2020年9月24日 (3ヶ月経過) 公開番号 WO2019-087937
状態 未査定
技術分野 薄膜トランジスタ 有機半導体材料 半導体集積回路 半導体メモリ MOSIC,バイポーラ・MOSIC
主要キーワード 材料種類 CNT溶液 順方向抵抗 有機低分子材料 カーボンナノチューブ複合体 ハロゲン化チオフェン 無機材料粉末 CNT複合体
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年9月24日)のものです。
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図面 (15)

課題・解決手段

本発明は、簡便なプロセスで優れた集積回路を提供することを目的とする。本発明は、少なくとも、データを記憶するメモリアレイと、交流電流整流して直流電圧を生成する整流回路と、前記メモリに記憶されているデータを読み出すロジック回路と、を有する集積回路であって、前記メモリアレイは、第1の半導体層を有する第1の半導体素子を有し、前記整流回路は、第2の半導体層を有する第2の半導体素子を有し、前記ロジック回路は、第3の半導体層を有する第3の半導体素子を有し、前記第1の半導体素子はメモリ素子、前記第2の半導体素子は整流素子、前記第3の半導体素子はロジック素子であって、前記第2の半導体層は、整流作用のある機能層、前記第3の半導体層は、ロジック素子のチャネル層であって、前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、のすべてが、整流作用のある機能層と、前記チャネル層と、のすべてが、有機半導体カーボンナノチューブグラフェンフラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路である。

概要

背景

近年、非接触型のタグとしてRFID(Radio Frequency IDentification)技術を用いた無線通信システムの開発が進められている。RFIDシステムでは、リーダライタと呼ばれる無線送受信機RFIDタグとの間で、無線通信が行われる。

RFIDタグは、物流管理商品管理万引き防止などの様々な用途での利用が期待されており、交通カードなどのICカード商品タグなど一部で導入が始まっている。RFIDタグはICチップと、リーダ/ライタとの無線通信するためのアンテナを有している。タグ内に設置されたアンテナが、リーダ/ライタから送信される搬送波を受信し、ICチップ内集積回路が動作する。

RFIDタグは、あらゆる商品で使用することが期待されている。そのためには製造コストの低減が必要であり、真空高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いたフレキシブルで安価なものが検討されている。

例えば、ICチップ内の集積回路には、成形性に優れた有機半導体半導体層として用いた電界効果型トランジスタ(以下、FETという)が提案されている。有機半導体をインクとして利用することで、インクジェット技術スクリーニング技術等により、フレキシブル基板上に直接回路パターンを形成することが可能になる。そこで、従来の無機半導体に換わり、カーボンナノチューブ(CNT)や有機半導体を用いたFETが盛んに検討されている(例えば、特許文献1参照)。

RFIDタグは、データを記憶するメモリ回路と、リーダ/ライタから送信される交流信号から電源電圧を生成する整流回路と、前記交流信号を復調しメモリ回路に記憶されているデータを読み出すロジック回路とから少なくとも構成されている。それぞれの回路を構成する素子は、回路によって求められる機能は異なる。具体的には、整流回路を構成する整流素子は、高い電力変換効率、すなわち低電力損失が求められる。また、ロジック回路は、高速動作可能なロジック素子で構成されることが求められる。そのため、要求機能に応じて異なる素子を用いることが一般的である。このため、同一材料では集積回路を構成できず、それぞれの回路の素子で材料を別々に選択しなければならず、製造プロセスが煩雑になり、生産の効率低下と製造コストの増加という問題が生ずる。

そこで特性が異なる第1の素子と第2の素子を作製する工程を利用して、第3の素子を作製することで、作製工程数を減少させること(例えば、特許文献2参照)や、連続発振レーザーを用いて結晶性の異なる素子を作り分けること(例えば、特許文献3参照)で、要求機能に応じた異なる素子を形成することが検討されている。

概要

本発明は、簡便なプロセスで優れた集積回路を提供することを目的とする。本発明は、少なくとも、データを記憶するメモリアレイと、交流電流整流して直流電圧を生成する整流回路と、前記メモリに記憶されているデータを読み出すロジック回路と、を有する集積回路であって、前記メモリアレイは、第1の半導体層を有する第1の半導体素子を有し、前記整流回路は、第2の半導体層を有する第2の半導体素子を有し、前記ロジック回路は、第3の半導体層を有する第3の半導体素子を有し、前記第1の半導体素子はメモリ素子、前記第2の半導体素子は整流素子、前記第3の半導体素子はロジック素子であって、前記第2の半導体層は、整流作用のある機能層、前記第3の半導体層は、ロジック素子のチャネル層であって、前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、のすべてが、整流作用のある機能層と、前記チャネル層と、のすべてが、有機半導体、カーボンナノチューブ、グラフェンフラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路である。

目的

本発明は上記課題に着目し、簡便なプロセスで優れた集積回路を提供する

効果

実績

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請求項1

少なくとも、データを記憶するメモリアレイと、交流電流整流して直流電圧を生成する整流回路と、前記メモリアレイに記憶されているデータを読み出すロジック回路と、を有する集積回路であって、前記メモリアレイは、第1の半導体層を有する第1の半導体素子を有し、前記整流回路は、第2の半導体層を有する第2の半導体素子を有し、前記ロジック回路は、第3の半導体層を有する第3の半導体素子を有し、前記第1の半導体素子はメモリ素子、前記第2の半導体素子は整流素子、前記第3の半導体素子はロジック素子であって、前記第2の半導体層は、整流作用のある機能層、前記第3の半導体層は、ロジック素子のチャネル層であって、前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、のすべてが有機半導体カーボンナノチューブグラフェンフラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路。

請求項2

前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、のすべてがカーボンナノチューブを含有する請求項1記載の集積回路。

請求項3

前記第1の半導体素子と、前記第2の半導体素子と、前記第3の半導体素子と、がゲート電極と、前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、それぞれ接するソース電極または/およびドレイン電極と、前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、それぞれを前記ゲート電極と絶縁するゲート絶縁層と、を備えた素子であって、前記第1の半導体素子のゲート電極、および前記第2の半導体素子のゲート電極、ならびに前記第3の半導体素子のゲート電極がすべて同一材料から構成され、前記第1の半導体素子のソース電極または/およびドレイン電極、および前記第2の半導体素子のソース電極または/およびドレイン電極、ならびに前記第3の半導体素子のソース電極または/およびドレイン電極がすべて同一材料から構成され、前記第1の半導体素子のゲート絶縁層、および前記第2の半導体素子のゲート絶縁層、ならびに前記第3の半導体素子のゲート絶縁層がすべて同一材料からなる請求項1または2記載の集積回路。

請求項4

前記第3の半導体層1μm2当たりに存在する前記カーボンナノチューブの総長さが、前記第2の半導体層1μm2当たりに存在する前記カーボンナノチューブの総長さの0.7倍以下である請求項1〜3いずれか記載の集積回路。

請求項5

前記第1の半導体層、前記第2の半導体層および前記第3の半導体層の少なくとも一つが、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する請求項1〜4いずれか記載の集積回路。

請求項6

前記ロジック回路が、さらに第4の半導体層を有する第4の半導体素子を有し、前記第3の半導体素子はpチャネル型トランジスタからなるロジック素子であり、前記第4の半導体素子はnチャネル型のトランジスタからなるロジック素子である請求項1〜5いずれか記載の集積回路。

請求項7

前記ゲート絶縁層が、少なくとも、一般式(1)で表されるシラン化合物重合成分とするポリシロキサンを含む請求項1〜6いずれか記載の集積回路。R1mSi(OR2)4−m(1)(ここで、R1は水素原子アルキル基シクロアルキル基複素環基アリール基ヘテロアリール基またはアルケニル基を示し、R1が複数存在する場合、それぞれのR1は同じでも異なっていてもよい。R2はアルキル基またはシクロアルキル基を示し、R2が複数存在する場合、それぞれのR2は同じでも異なっていてもよい。mは1〜3の整数を示す。)

請求項8

請求項1〜7いずれかに記載の集積回路の製造方法であって、前記第1の半導体層、前記第2の半導体層および前記第3の半導体層のすべてを塗布および乾燥して形成する工程を含む集積回路の製造方法。

請求項9

前記塗布の方法は、インクジェット法ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つである請求項8記載の集積回路の製造方法。

請求項10

前記第1の半導体層、前記第2の半導体層、および前記第3の半導体層のすべてを同一工程で塗布および乾燥して形成する請求項8または9記載の集積回路の製造方法。

請求項11

前記第1の半導体層、前記第2の半導体層、および前記第3の半導体層の形成のために塗布する組成物が、すべて同一の組成物である請求項8または9記載の集積回路の製造方法。

請求項12

前記第2の半導体層の形成のために塗布する組成物の濃度と、前記第3の半導体層の形成のために塗布する組成物の濃度とが異なる請求項8〜10いずれか記載の集積回路の製造方法。

請求項13

前記第2の半導体層の形成のために塗布する組成物の塗布量と、前記第3の半導体層の形成のために塗布する組成物の塗布量とが異なる請求項8〜11いずれか記載の集積回路の集積回路の製造方法。

請求項14

以下の(1)〜(4)の工程を含む、請求項8〜13いずれか記載の集積回路の製造方法;(1)前記第1の半導体素子のゲート電極と、前記第2の半導体素子のゲート電極と、前記第3の半導体素子のゲート電極とを同一工程で形成する工程; (2)前記第1の半導体素子のゲート絶縁層と、前記第2の半導体素子のゲート絶縁層と、前記第3の半導体素子のゲート絶縁層とを同一工程で形成する工程;(3)前記第1の半導体素子のソース電極または/およびドレイン電極と、前記第2の半導体素子のソース電極または/およびドレイン電極と、前記第3の半導体素子のソース電極または/およびドレイン電極とを同一工程で形成する工程;(4)前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、を同一工程で形成する工程。

請求項15

請求項1〜7いずれか記載の集積回路と、前記集積回路に電気的に接続されたアンテナと、を有する無線通信装置

技術分野

0001

本発明は、集積回路およびその製造方法ならびにそれを用いた無線通信装置に関する。

背景技術

0002

近年、非接触型のタグとしてRFID(Radio Frequency IDentification)技術を用いた無線通信システムの開発が進められている。RFIDシステムでは、リーダライタと呼ばれる無線送受信機RFIDタグとの間で、無線通信が行われる。

0003

RFIDタグは、物流管理商品管理万引き防止などの様々な用途での利用が期待されており、交通カードなどのICカード商品タグなど一部で導入が始まっている。RFIDタグはICチップと、リーダ/ライタとの無線通信するためのアンテナを有している。タグ内に設置されたアンテナが、リーダ/ライタから送信される搬送波を受信し、ICチップ内の集積回路が動作する。

0004

RFIDタグは、あらゆる商品で使用することが期待されている。そのためには製造コストの低減が必要であり、真空高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いたフレキシブルで安価なものが検討されている。

0005

例えば、ICチップ内の集積回路には、成形性に優れた有機半導体半導体層として用いた電界効果型トランジスタ(以下、FETという)が提案されている。有機半導体をインクとして利用することで、インクジェット技術スクリーニング技術等により、フレキシブル基板上に直接回路パターンを形成することが可能になる。そこで、従来の無機半導体に換わり、カーボンナノチューブ(CNT)や有機半導体を用いたFETが盛んに検討されている(例えば、特許文献1参照)。

0006

RFIDタグは、データを記憶するメモリ回路と、リーダ/ライタから送信される交流信号から電源電圧を生成する整流回路と、前記交流信号を復調しメモリ回路に記憶されているデータを読み出すロジック回路とから少なくとも構成されている。それぞれの回路を構成する素子は、回路によって求められる機能は異なる。具体的には、整流回路を構成する整流素子は、高い電力変換効率、すなわち低電力損失が求められる。また、ロジック回路は、高速動作可能なロジック素子で構成されることが求められる。そのため、要求機能に応じて異なる素子を用いることが一般的である。このため、同一材料では集積回路を構成できず、それぞれの回路の素子で材料を別々に選択しなければならず、製造プロセスが煩雑になり、生産の効率低下と製造コストの増加という問題が生ずる。

0007

そこで特性が異なる第1の素子と第2の素子を作製する工程を利用して、第3の素子を作製することで、作製工程数を減少させること(例えば、特許文献2参照)や、連続発振レーザーを用いて結晶性の異なる素子を作り分けること(例えば、特許文献3参照)で、要求機能に応じた異なる素子を形成することが検討されている。

先行技術

0008

国際公開第2009/139339号
特開2011−243959号公報
特開2005−277406号公報

発明が解決しようとする課題

0009

特許文献2では、単結晶半導体層を有する半導体素子、及び酸化物半導体膜を有する半導体素子を作製する工程と同時に、それらの異なる半導体層を積層し、整流回路を構成する整流素子を作製する方法が検討されている。しかしながら、単結晶半導体層と酸化物半導体層は異なるもので有り、半導体層の形成工程数が複数存在している。

0010

特許文献3では、連続発振レーザーを用いて結晶性の異なる素子を作り分けることでメモリ回路を構成する素子と、ロジック回路を構成する素子を作製することが検討されている。しかしながら、結晶化のためのレーザー照射工程が追加されることや、結晶性の劣る素子の特性にばらつきがでるという問題があった。

0011

本発明は上記課題に着目し、簡便なプロセスで優れた集積回路を提供することを目的とする。

課題を解決するための手段

0012

上記課題を解決するため、本発明は以下の構成を有する。
すなわち本発明は、
少なくとも、データを記憶するメモリアレイと、
交流電流整流して直流電圧を生成する整流回路と、
前記メモリアレイに記憶されているデータを読み出すロジック回路と、
を有する集積回路であって、
前記メモリアレイは、第1の半導体層を有する第1の半導体素子を有し、
前記整流回路は、第2の半導体層を有する第2の半導体素子を有し、
前記ロジック回路は、第3の半導体層を有する第3の半導体素子を有し、
前記第1の半導体素子はメモリ素子、前記第2の半導体素子は整流素子、前記第3の半導体素子はロジック素子であって、
前記第2の半導体層は、整流作用のある機能層、前記第3の半導体層は、ロジック素子のチャネル層であって、
前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層との、すべてが有機半導体、カーボンナノチューブ、グラフェンフラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路である。

発明の効果

0013

本発明によれば、高機能な集積回路、およびそれを用いた無線通信装置を簡便なプロセスで作製することができる。

図面の簡単な説明

0014

本発明のメモリアレイの一構成例を示す模式図
図1に示すメモリアレイのI−I’線における模式断面図
本発明の整流回路の整流素子の一実施形態を示した模式断面図
本発明の整流回路の整流素子の一実施形態を示した模式断面図
本発明の整流回路の一例を示すブロック回路
本発明のロジック回路のロジック素子の一実施形態を示した模式断面図
本発明のロジック回路のロジック素子の一実施形態を示した模式断面図
本発明の集積回路の一例を示すブロック回路図
本発明のメモリアレイの製造工程の一実施形態を示した断面図
本発明のメモリアレイの製造工程の一実施形態を示した断面図
本発明のメモリアレイの製造工程の一実施形態を示した断面図
本発明の整流回路の整流素子の製造工程の一実施形態を示した断面図
本発明のロジック回路のロジック素子の製造工程の一実施形態を示した断面図
本発明の集積回路を用いた無線通信装置の一例を示すブロック図

0015

本発明の集積回路は、少なくとも、データを記憶するメモリアレイと、交流電流を整流して直流電圧を生成する整流回路と、前記メモリアレイに記憶されているデータを読み出すロジック回路と、を有する集積回路である。

0016

<メモリアレイ>
本発明に係るメモリアレイは、第1の半導体層を有する第1の半導体素子を有し、前記第1の半導体素子はメモリ素子である。本発明に係るメモリアレイは、絶縁性基板上に、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子とから構成される。これら複数のメモリ素子は、互いに離間して配置されるソース電極およびドレイン電極と、上述した少なくとも一本の第二の配線のうち一本に接続されるゲート電極と、ソース電極およびドレイン電極と、ゲート電極とを電気的に絶縁するゲート絶縁層と、を備えたメモリ素子であって、複数のメモリ素子の各々において、ソース電極およびドレイン電極のいずれか一方は、上述した複数の第一の配線のうち一本に接続されている。さらに、前記複数のメモリ素子のうち少なくとも一つは、前記ソース電極およびドレイン電極と接する半導体層を有し、前記半導体層が有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。

0017

これら複数のメモリ素子は、半導体層によってソース電極とドレイン電極との間の電気特性が互いに異なる二種類の素子からなる。このような二種類のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報(例えばID番号などの固有情報)が決定する。

0018

本発明において、「ソース電極とドレイン電極との間の領域」は、メモリ素子の厚さ方向(例えばゲート絶縁層の膜厚方向)からソース電極およびドレイン電極を平面視した場合に、これらのソース電極およびドレイン電極の間に位置する領域である。このような領域には、ソース電極とドレイン電極との間に挟まれた領域は勿論、この挟まれた領域にメモリ素子の厚さ方向(例えば上方)から面する領域(ソース電極とドレイン電極との間に挟まれていない領域)なども含まれる。

0019

ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法は、例えば、半導体層の有無によって、ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子とする方法が挙げられる。図1にその一構成例を示す。図1に示すように、メモリアレイ100は二本の第一の配線101、102と、二本の第二の配線103,104と、四つのメモリ素子110,111,112,113と、を基板(図示せず)上に有する。図1に示すように、第一の配線101と102とは、所定の方向を長手として互いに離間して並ぶように配置される。第二の配線103と104とは、これらの第一の配線101および102と交差する方向を長手として互いに離間して並ぶように配置される。また、第一の配線101、102と第二の配線103、104とは、互いに絶縁された状態で交差するように配置される。一方、これらの第一の配線101、102と第二の配線103、104との各交差によって規定される四つの領域(図1において破線にて囲んだ領域)には、メモリ素子110,111,112,113が、それぞれ配置されている。

0020

なお、図1には、説明の簡略化のために、4ビット分のメモリアレイ100が例示されているが、勿論、4ビット分のものに限定されず、2ビット分以上のものであってもよい。

0021

図2は、図1に示すメモリアレイのI−I’線における模式断面図である。図2には、メモリアレイのメモリ素子の一構成例が示されている。図2に示すように、上記二種類のメモリ素子の一例であるメモリ素子110および111は、基板1の上に形成されている。メモリ素子110および111の双方とも、基板1の上に、ソース電極5、ドレイン電極6、ゲート絶縁層3およびゲート電極2を有する。ゲート電極2は、ゲート絶縁層3により、ソース電極5およびドレイン電極6と電気的に絶縁されている。ソース電極5およびドレイン電極6は、ゲート絶縁層3の上において、互いに離間した状態で並んでいる。例えば、これら二種類のメモリ素子のうち、一方のメモリ素子110は、さらに、ソース電極5とドレイン電極6との間の領域に半導体層4を有する。他方のメモリ素子111は、この領域に半導体層4を有していない。このことにより、メモリ素子110およびメモリ素子111にそれぞれ記録される情報、例えば「0」または「1」が決定される。すなわち、メモリ素子110およびメモリ素子111は、半導体層4の有無によって、互いに異なる各情報をそれぞれ記録する。このように二種類の素子同士で記録される情報が相異するのは、各メモリ素子110、111の選択時、すなわち、各メモリ素子110、111のゲート電極2に一定の電圧が与えられた際に、半導体層4を有するメモリ素子110には電流が流れるが、半導体層4を有しないメモリ素子111には電流が流れないからである。

0022

上述したメモリアレイ100に適用されたメモリ素子の構造は、図2に例示したように、ゲート電極2が半導体層4の下側(基板1側)に配置され、半導体層4の下面にソース電極5およびドレイン電極6が配置される、いわゆるボトムゲートボトムコンタクト構造である。しかし、メモリ素子の構造はこれに限られるものではなく、例えば、ゲート電極2が半導体層4の上側(基板1と反対側)に配置される、いわゆるトップゲート構造や、半導体層4の上面にソース電極5およびドレイン電極6が配置される、いわゆるトップコンタクト構造であってもよい。

0023

また別のソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法としては、例えば、半導体層の膜厚の違いや、CNTの濃度の違いなどが挙げられる。CNTの濃度の違いとは、半導体層中における任意の1μm2の領域内に存在するCNTの総長さの違いをいう。CNTの総長さの測定方法としては、原子間力顕微鏡で得た半導体層の画像の中から任意の1μm2の領域を選択し、その領域に含まれる全てのCNTの長さを測定して合計する方法が挙げられる。その他、各電気特性を十分に相異させるものであれば、第一の半導体層と第二の半導体層との構成の相異は、これらに限定されない。

0024

さらに別の方法としては、例えば、複数のメモリ素子は、ソース電極とドレイン電極との間の領域に、ゲート絶縁層と接する半導体層をそれぞれ有する。さらに、前記複数のメモリ素子の少なくとも一つは、ソース電極とドレイン電極との間の領域に、ゲート絶縁層とは反対側から半導体層と接するように塗布された絶縁性材料からなる塗布層を有することで、ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法が挙げられる。

0025

(絶縁性基板)
メモリアレイの絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、シリコンウエハガラスサファイアアルミナ焼結体等の無機材料ポリイミドポリビニルアルコールポリビニルクロライドポリエチレンテレフタレートポリフッ化ビニリデンポリシロキサンポリビニルフェノールPVP)、ポリエステルポリカーボネートポリスルホンポリエーテルスルホンポリエチレンポリフェニレンスルフィドポリパラキシレン等の有機材料などが好適に用いられる。また、例えばシリコンウエハ上にPVP膜を形成したものやポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど複数の材料が積層されたものであってもよい。

0026

電極および配線)
メモリアレイのメモリ素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。そのような導電性材料としては、例えば、酸化錫酸化インジウム、酸化錫インジウム(ITO)などの導電性金属酸化物が挙げられる。また、白金、金、銀、銅、鉄、錫、亜鉛アルミニウム、インジウム、クロムリチウムナトリウムカリウムセシウムカルシウムマグネシウムパラジウムモリブデンアモルファスシリコンポリシリコンなどの金属、これらの中から選択される複数の金属の合金ヨウ化銅硫化銅などの無機導電性物質が挙げられる。また、ポリチオフェンポリピロールポリアニリンポリエチレンジオキシチオフェンポリスチレンスルホン酸との錯体ヨウ素などのドーピングによって導電率を向上させた導電性ポリマーが挙げられる。さらには、炭素材料有機成分と導電体とを含有する材料などが挙げられる。

0027

有機成分と導電体とを含有する材料は、電極の柔軟性が増し屈曲時にも密着性が良く電気的接続が良好となる。有機成分としては、特に制限はないが、モノマーオリゴマーもしくはポリマー光重合開始剤可塑剤レベリング剤界面活性剤シランカップリング剤消泡剤顔料などが挙げられる。電極の折り曲げ耐性向上の観点からは、オリゴマーもしくはポリマーが好ましい。しかし、電極および配線の導電性材料は、これらに限定されるものではない。これらの導電性材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。

0028

また、電極の幅、厚み、および各電極間の間隔(例えば第一の電極と第二の電極との間隔)は任意である。具体的には、電極の幅は5μm以上、1mm以下であることが好ましい。電極の厚みは0.01μm以上、100μm以下であることが好ましい。第一の電極と第二の電極との間隔は1μm以上、500μm以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。

0029

さらに、配線の幅および厚みも任意である。具体的には、配線の厚みは0.01μm以上、100μm以下であることが好ましい。配線の幅は5μm以上、500μm以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。

0030

電極および配線の形成方法としては、例えば、抵抗加熱蒸着電子線ビームスパッタリングメッキCVD、イオンプレーティングコーティングインクジェット、印刷などの公知技術を用いた方法が挙げられる。また、上述した有機成分と導電体とを含む材料のペーストを、スピンコート法ブレードコート法スリットダイコート法スクリーン印刷法バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法などの公知の技術で絶縁基板上に塗布し、オーブンホットプレート赤外線などを用いて乾燥を行い形成する方法などが挙げられる。ただし、電極および配線の形成方法は、導通を取ることができる方法であれば、特に制限されない。

0031

電極および配線をパターン状に形成する方法としては、特に制限されないが、例えば、上記方法で作製した電極薄膜を、公知のフォトリソグラフィー法などで所望の形状にパターン形成する方法が挙げられる。あるいは、電極および配線の導電性材料の蒸着やスパッタリング時に、所望の形状のマスクを介してパターン形成する方法が挙げられる。また、インクジェットや印刷法を用いて直接パターンを形成する方法も挙げられる。

0032

電極パターンおよび配線パターンは、それぞれ別々に加工して形成してもよいし、複数の電極パターンおよび配線パターンのうちの少なくとも二つを一括して加工して形成してもよい。加工工程の低減、パターンの接続し易さおよび精度の観点からは、電極パターンおよび配線パターンを一括して加工することが好ましい。

0033

(ゲート絶縁層)
メモリアレイのメモリ素子のゲート絶縁層に用いられる材料は、特に限定されないが、酸化シリコンアルミナ等の無機材料;ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール(PVP)等の有機高分子材料;あるいは無機材料粉末と有機材料の混合物を挙げることができる。有機材料の中でもケイ素炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましい。

0034

ケイ素と炭素の結合を含む有機化合物としては、一般式(1)で表されるシラン化合物が好ましく挙げられる。また一般式(2)で表されるエポキシ基含有シラン化合物、またはこれらの縮合物またはこれらを共重合成分とするポリシロキサン等が挙げられる。これらの中でもポリシロキサンは絶縁性が高く、低温硬化が可能であるためより好ましい。

0035

R1mSi(OR2)4−m (1)
ここで、R1は水素アルキル基複素環基アリール基またはアルケニル基を示し、R1が複数存在する場合、それぞれのR1は同じでも異なっていてもよい。R2は水素、アルキル基、アシル基またはアリール基を示し、R2が複数存在する場合、それぞれのR2は同じでも異なっていてもよい。mは1〜3の整数を示す。

0036

R3nR4lSi(OR5)4−n−l (2)
ここで、R3は1つ以上のエポキシ基を鎖の一部に有するアルキル基を示し、R3が複数存在する場合、それぞれのR3は同じでも異なっていてもよい。R4は水素、アルキル基、複素環基、アリール基またはアルケニル基を示し、R4が複数存在する場合、それぞれのR4は同じでも異なっていてもよい。R5は水素、アルキル基、アシル基またはアリール基を示し、R5が複数存在する場合、それぞれのR5は同じでも異なっていてもよい。lは0〜2の整数、nは1または2を示す。ただし、l+n≦3である。

0037

R1〜R5におけるアルキル基、アシル基およびアリール基の説明は、後述のR6〜R11での説明と同様である。

0038

R1およびR4における複素環基とは、例えば、ピラン環、ピペリジン環アミド環などの炭素以外の原子を環内に有する脂肪族環から導かれる基を示し、これは置換基を有していても有していなくてもよい。複素環基の炭素数は、特に限定されないが、2以上20以下の範囲が好ましい。

0039

R1およびR4におけるアルケニル基とは、例えば、ビニル基アリル基ブタジエニル基などの二重結合を含む不飽和脂肪族炭化水素基を示し、これは置換基を有していても有していなくてもよい。アルケニル基の炭素数は、特に限定されないが、2以上20以下の範囲が好ましい。

0040

R3のエポキシ基を鎖の一部に有するアルキル基とは、隣り合う2つの炭素原子が1つの酸素原子と結合して形成される3員環エーテル構造を鎖の一部に有するアルキル基を示す。これは、アルキル基において炭素が最も長く連続する部分である主鎖に含まれる隣り合う2つの炭素原子が利用される場合と、主鎖以外の部分、いわゆる側鎖に含まれる隣り合う2つの炭素原子が利用される場合のいずれも含む。

0041

ポリシロキサンの共重合成分として一般式(1)で表されるシラン化合物を導入することにより、可視光領域において高い透明性を保ちつつ、膜の絶縁性、耐薬品性を高め、かつ絶縁膜内トラップが少ない絶縁膜を形成できる。

0042

また、一般式(1)におけるm個のR1の少なくとも1つがアリール基であると、絶縁膜の柔軟性が向上し、クラック発生が防止できるため好ましい。

0043

一般式(1)で表されるシラン化合物としては、具体的に、ビニルトリメトキシシランビニルトリエトキシシラン、3−メタクリロキシプロピルトリメトキシシラン、3−メタクリロキシプロピルトリエトキシシランメチルトリメトキシシランメチルトリエトキシシランエチルトリメトキシシランエチルトリエトキシシランプロピルトリメトキシシランプロピルトリエトキシシランヘキシルトリメトキシシランオクタデシルトリメトキシシランオクタデシルトリエトキシシラン、フェニルトリメトキシシランフェニルトリエトキシシラン、p−トリルトリメトキシシランベンジルトリメトキシシラン、α−ナフチルトリメトキシシラン、β−ナフチルトリメトキシシラン、3−アミノプロピルトリエトキシシラン、N−(2−アミノエチル)−3−アミノプロピルトリメトキシシラン、3−クロロプロピルトリメトキシシラン、ジメチルジメトキシシランジメチルジエトキシシランジフェニルジメトキシシランジフェニルジエトキシシランメチルフェニルジメトキシシラン、メチルビニルジメトキシシラン、メチルビニルジエトキシシラン、3−アミノプロピルメチルジメトキシシラン、N−(2−アミノエチル)−3−アミノプロピルメチルジメトキシシラン、3−クロロプロピルメチルジメトキシシラン、3−クロロプロピルメチルジエトキシシランシクロヘキシルメチルジメトキシシラン、3−メタクリロキシプロピルジメトキシシラン、オクタデシルメチルジメトキシシラン、トリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリフルオロエチルトリエトキシシラン、トリフルオロエチルトリイソプロポキシシラントリフルオロプロピルトリメトキシシラントリフルオロプロピルトリエトキシシラン、トリフルオロプロピルトリイソプロポキシシラン、ヘプタデカフルオロデシルトリメトキシシランヘプタデカフルオロデシルトリエトキシシラン、ヘプタデカフルオロデシルトリイソプロポキシシラン、トリデカフルオロオクチルトリエトキシシラントリデカフルオロオクチルトリメトキシシラン、トリデカフルオロオクチルトリイソプロポキシシラン、トリフルオロエチルメチルジメトキシシラン、トリフルオロエチルメチルジエトキシシラン、トリフルオロエチルメチルジイソプロポキシシラントリフルオロプロピルメチルジメトキシシラン、トリフルオロプロピルメチルジエトキシシラン、トリフルオロプロピルメチルジイソプロポキシシラン、ヘプタデカフルオロデシルメチルジメトキシシラン、ヘプタデカフルオロデシルメチルジエトキシシラン、ヘプタデカフルオロデシルメチルジイソプロポキシシラン、トリデカフルオロオクチルメチルジメトキシシラン、トリデカフルオロオクチルメチルジエトキシシラン、トリデカフルオロオクチルメチルジイソプロポキシシラン、トリフルオロエチルエチルジメトキシシラン、トリフルオロエチルエチルジエトキシシラン、トリフルオロエチルエチルジイソプロポキシシラン、トリフルオロプロピルエチルジメトキシシラン、トリフルオロプロピルエチルジエトキシシラン、トリフルオロプロピルエチルジイソプロポキシシラン、ヘプタデカフルオロデシルエチルジメトキシシラン、ヘプタデカフルオロデシルエチルジエトキシシラン、ヘプタデカフルオロデシルエチルジイソプロポキシシラン、トリデカフルオロオクチルエチルジエトキシシラン、トリデカフルオロオクチルエチルジメトキシシラン、トリデカフルオロオクチルエチルジイソプロポキシシラン、p−トリフルオロフェニルトリエトキシシランなどが挙げられる。

0044

上記シラン化合物のうち、架橋密度を上げ、耐薬品性と絶縁特性を向上させるために、m=1であるビニルトリメトキシシラン、ビニルトリエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、プロピルトリメトキシシラン、プロピルトリエトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、フェニルトリメトキシシラン、p−トリルトリメトキシシラン、ベンジルトリメトキシシラン、α−ナフチルトリメトキシシラン、β−ナフチルトリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリメトキシシラン、p−トリフルオロフェニルトリエトキシシランを用いることが好ましい。また、量産性の観点から、R2がメチル基であるビニルトリメトキシシラン、メチルトリメトキシシラン、エチルトリメトキシシラン、プロピルトリメトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、フェニルトリメトキシシラン、p−トリルトリメトキシシラン、ベンジルトリメトキシシラン、α−ナフチルトリメトキシシラン、β−ナフチルトリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリメトキシシランを用いることが特に好ましい。

0045

また、一般式(1)で表されるシラン化合物を2種以上組み合わせることがより好ましい。中でも、アルキル基を有するシラン化合物とアリール基を有するシラン化合物を組み合わせることにより、高い絶縁性とクラック防止のための柔軟性を両立できるため、特に好ましい。

0046

また、一般式(2)で表されるエポキシ基含有シラン化合物としては、具体的に、γ−グリシドキシプロピルトリメトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、γ−グリシドキシプロピルトリエトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリエトキシシラン、γ−グリシドキシプロピルトリイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリイソプロポキシシラン、γ−グリシドキシプロピルメチルジメトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルメチルジメトキシシラン、γ−グリシドキシプロピルメチルジエトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルメチルジエトキシシラン、γ−グリシドキシプロピルメチルジイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)エチルメチルジイソプロポキシシラン、γ−グリシドキシプロピルエチルジメトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルエチルジメトキシシラン、γ−グリシドキシプロピルエチルジエトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルエチルジエトキシシラン、γ−グリシドキシプロピルエチルジイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)エチルエチルジイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)プロピルトリメトキシシラン、γ−グリドキシエチルトリメトキシシランなどが挙げられる。

0047

これらのうち、架橋密度を上げ、耐薬品性と絶縁特性を向上させるために、n=1、l=0であるγ−グリシドキシプロピルトリメトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、γ−グリシドキシプロピルトリエトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリエトキシシラン、γ−グリシドキシプロピルトリイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリイソプロポキシシラン、β−(3,4−エポキシシクロヘキシル)プロピルトリメトキシシラン、γ−グリシドキシエチルトリメトキシシランを用いることが好ましい。また、量産性の観点から、R5がメチル基であるγ−グリシドキシプロピルトリメトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、β−(3,4−エポキシシクロヘキシル)プロピルトリメトキシシラン、γ−グリシドキシエチルトリメトキシシランを用いることが特に好ましい。

0048

メモリアレイのメモリ素子のゲート絶縁層の膜厚は0.05〜5μmが好ましく、0.1〜1μmがより好ましい。この範囲の膜厚にすることにより、均一な薄膜形成が容易になる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。

0049

メモリアレイのメモリ素子のゲート絶縁層の作製方法は特に制限はないが、例えば、ゲート絶縁層を形成する材料を含む組成物を基板に塗布し、乾燥することで得られたコーティング膜を必要に応じ熱処理する方法が挙げられる。塗布方法としては、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などの公知の塗布方法が挙げられる。コーティング膜の熱処理の温度としては、100〜300℃の範囲にあることが好ましい。

0050

ゲート絶縁層は単層でも複数層でもよい。また、1つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して複数のゲート絶縁層を形成しても構わない。

0051

(半導体層)
メモリアレイのメモリ素子の第1の半導体層は、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。

0052

有機半導体としては、例えば、ポリチオフェン類ポリピロール類ポリ(p−フェニレンビニレン)などのポリ(p−フェニレンビニレン)類、ポリアニリン類ポリアセチレン類、ポリジアセチレン類ポリカルバゾール類、ポリフラン類、ポリヘテロアリール類、縮合多環系低分子化合物半導体複素芳香環を有する低分子化合物半導体が挙げられる。ポリチオフェン類としては、ポリ−3−ヘキシルチオフェン、ポリベンゾチオフェンなどが挙げられる。ポリフラン類としては、ポリフラン、ポリベンゾフランなどが挙げられる。ポリヘテロアリール類としては、ピリジンキノリンフェナントロリンオキサゾールオキサジアゾールなどの含窒素芳香環構成単位とするものが挙げられる。縮合多環系の低分子化合物半導体としては、アントラセンピレンナフタセンペンタセンヘキサセンルブレンなどが挙げられる。複素芳香環を有する低分子化合物半導体としては、フランチオフェン、ベンゾチオフェン、ジベンゾフラン、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどが挙げられる。

0053

これらの中でも、200℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、第1の半導体層はCNTを含有することがより好ましい。

0054

CNTとしては、1枚の炭素膜(グラフェン・シート)が円筒状に巻かれた単層CNT、2枚のグラフェン・シートが同心円状に巻かれた2層CNT、複数のグラフェン・シートが同心円状に巻かれた多層CNTのいずれを用いてもよいが、高い半導体特性を得るためには単層CNTを用いるのが好ましい。CNTは、アーク放電法化学気相成長法CVD法)、レーザーアブレーション法等により得ることができる。

0055

また、CNTは半導体型CNTを80重量%以上含むことがより好ましい。さらに好ましくは半導体型CNTを95重量%以上含むことである。半導体型80重量%以上のCNTを得る方法としては、既知の方法を用いることができる。例えば、密度勾配剤共存下で超遠心する方法、特定の化合物を選択的に半導体型もしくは金属型CNTの表面に付着させ、溶解性の差を利用して分離する方法、電気的性質の差を利用し電気泳動等により分離する方法などが挙げられる。半導体型CNTの含有率を測定する方法としては、可視近赤外吸収スペクトル吸収面積比から算出する方法や、ラマンスペクトル強度比から算出する方法等が挙げられる。

0056

本発明において、CNTを半導体素子の半導体層に用いる場合、CNTの長さは、ソース電極とドレイン電極間の距離よりも短いことが好ましい。CNTの平均長さは、ソース電極とドレイン電極間距離にもよるが、好ましくは2μm以下である。

0057

CNTの平均長さとは、ランダムピックアップした20本のCNTの長さの平均値を言う。CNT平均長さの測定方法としては、原子間力顕微鏡で得た画像の中から、20本のCNTをランダムにピックアップし、それらの長さの平均値を得る方法が挙げられる。

0058

一般に市販されているCNTは長さに分布があり、電極間距離よりも長いCNTが含まれることがあるため、CNTをソース電極とドレイン電極間距離よりも短くする工程を加えることが好ましい。例えば、硝酸硫酸などによる酸処理超音波処理、または凍結粉砕法などにより、CNTを短繊維状カットする方法が有効である。またフィルターによる分離を併用することは、CNTの純度を向上させる点でさらに好ましい。

0059

また、CNTの直径は特に限定されないが、1nm以上100nm以下が好ましく、より好ましくは50nm以下である。さらに好ましくは5nm以下である。

0060

本発明では、CNTを溶媒中に均一分散させ、分散液をフィルターによってろ過する工程を設けることが好ましい。フィルター孔径よりも小さいCNTを濾液から得ることで、一対の電極間距離よりも短いCNTを効率よく得られる。この場合、フィルターとしてはメンブレンフィルターが好ましく用いられる。ろ過に用いるフィルターの孔径は、一対の電極間距離よりも小さければよく、0.5〜10μmが好ましい。他にCNTを短小化する方法として、酸処理、凍結粉砕処理などが挙げられる
また、CNTはCNTの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を用いることが好ましい。第1の半導体層だけでなく、後述の通り、第2の半導体層である整流作用のある機能層、および第3の半導体層であるチャネル層でも同様であり、メモリ素子の半導体層、整流作用のある機能層およびチャネル層の少なくとも一つが、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することが好ましい。

0061

CNTの表面の少なくとも一部に共役系重合体が付着した状態とは、CNTの表面の一部、あるいは全部を共役系重合体が被覆した状態を意味する。共役系重合体がCNTを被覆できるのは、両者の共役系構造由来するπ電子が重なることによって相互作用が生じるためと推測される。CNTが共役系重合体で被覆されているか否かは、被覆されたCNTの反射色が被覆されていないCNTの色から共役系重合体の色に近づくことで判断できる。定量的にはX線光電子分光(XPS)などの元素分析によって、付着物の存在とCNTに対する付着物の重量比を同定することができる。

0062

また、CNTへの付着のしやすさから、共役系重合体の重量平均分子量が1000以上であることが好ましい。ここで、共役系重合体とは、繰り返し単位共役構造をとり、重合度が2以上の化合物を指す。

0063

CNTの表面の少なくとも一部に共役系重合体を付着させることにより、CNTの保有する高い電気的特性を損なうことなくCNTを溶液中に均一に分散することが可能になる。また、CNTが均一に分散した溶液から塗布法により、均一に分散したCNT膜を形成することが可能になる。これにより、高い半導体特性を実現できる。

0064

CNTに共役系重合体を付着させる方法は、(I)溶融した共役系重合体中にCNTを添加して混合する方法、(II)共役系重合体を溶媒中に溶解させ、この中にCNTを添加して混合する方法、(III)CNTを溶媒中に超音波等で予備分散させておき、そこへ共役系重合体を添加し混合する方法、(IV)溶媒中に共役系重合体とCNTを入れ、この混合系へ超音波を照射して混合する方法などが挙げられる。本発明では、いずれの方法を用いてもよく、複数の方法を組み合わせてもよい。

0065

共役系重合体としては、ポリチオフェン系重合体ポリピロール系重合体ポリアニリン系重合体、ポリアセチレン系重合体、ポリ−p−フェニレン系重合体、ポリ−p−フェニレンビニレン系重合体などが挙げられるが、特に限定されない。上記重合体は単一のモノマーユニットが並んだものが好ましく用いられるが、異なるモノマーユニットをブロック共重合したもの、ランダム共重合したものも用いられる。また、グラフト重合したものも用いることができる。

0066

上記重合体の中でも本発明においては、CNTへの付着が容易であり、CNT複合体を形成しやすいポリチオフェン系重合体が好ましく使用される。環中含窒素二重結合を有する縮合テロアリールユニットチオフェンユニットを繰り返し単位中に含むものがより好ましい。

0067

環中に含窒素二重結合を有する縮合へテロアリールユニットとしては、チエノピロールピロロチアゾール、ピロロピリダジンベンズイミダゾールベンゾトリアゾールベンゾオキサゾールベンゾチアゾールベンゾチアジアゾール、キノリン、キノキサリンベンゾトリアジン、チエノオキサゾール、チエノピリジン、チエノチアジン、チエノピラジンなどのユニットが挙げられる。これらの中でも特にベンゾチアジアゾールユニットまたはキノキサリンユニットが好ましい。これらのユニットを有することで、CNTと共役系重合体の密着性が増し、CNTを半導体層中により良好に分散することができる。

0068

さらに、上記共役系重合体として、以下の一般式(3)で表される構造を有するものが特に好ましい。

0069

0070

ここで、R6〜R11は同じでも異なっていてもよく、それぞれ、水素、アルキル基、シクロアルキル基、複素環基、アルケニル基、シクロアルケニル基アルキニル基アルコキシ基アルキルチオ基アリールエーテル基アリールチオエーテル基、アリール基、ヘテロアリール基ハロゲン原子シアノ基ホルミル基カルバモイル基アミノ基、アルキルカルボニル基アリールカルボニル基カルボキシル基アルコキシカルボニル基アリールオキシカルボニル基アルキルカルボニルオキシ基アリールカルボニルオキシ基またはシリル基を示す。また、R6〜R11は隣接する基同士で環構造を形成してもかまわない。Aは単結合アリーレン基チエニレン基を除くヘテロアリーレン基エテニレン基エチニレン基の中から選ばれる。lおよびmは、それぞれ0〜10の整数を示し、l+m≧1である。nは2〜1000の範囲を示す。l、mおよびnが2以上の場合、それぞれの繰り返し単位において、R6〜R11およびAは同じでも異なっていてもよい。

0071

アルキル基とは、例えば、メチル基、エチル基、n−プロピル基イソプロピル基n−ブチル基、sec−ブチル基、tert−ブチル基などの飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。置換基を有する場合、置換基には特に制限はなく、例えば、アルコキシ基、アリール基、ヘテロアリール基等を挙げることができ、これら置換基はさらに置換基を有していてもよい。また、アルキル基の炭素数は特に限定されないが、入手容易性コストの点から、1以上20以下が好ましく、より好ましくは1以上8以下である。

0072

シクロアルキル基とは、例えば、シクロプロピル基シクロヘキシル基ノルボルニル基アダマンチル基などの飽和脂環式炭化水素基を示し、置換基を有していても有していなくてもよい。置換基を有する場合、置換基には特に制限はなく、例えば、アルキル基、アルコキシ基、アリール基、ヘテロアリール基等を挙げることができ、これら置換基はさらに置換基を有していてもよい。これら置換基に関する説明は、特にことわらない限り、以下の記載にも共通する。シクロアルキル基の炭素数は特に限定されないが、3以上20以下の範囲が好ましい。

0073

複素環基とは、例えば、ピラン環、ピペリジン環、アミド環などの炭素以外の原子を環内に有する脂肪族環から導かれる基を示し、置換基を有していても有していなくてもよい。複素環基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0074

アルケニル基とは、例えば、ビニル基、アリール基、ブタジエニル基などの二重結合を含む不飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。アルケニル基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0075

シクロアルケニル基とは、例えば、シクロペンテニル基、シクロペンタジエニル基シクロヘキセニル基などの二重結合を含む不飽和脂環式炭化水素基を示し、置換基を有していても有していなくてもよい。シクロアルケニル基の炭素数は特に限定されないが、3以上20以下の範囲が好ましい。

0076

アルキニル基とは、例えば、エチニル基などの三重結合を含む不飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。アルキニル基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0077

アルコキシ基とは、例えば、メトキシ基エトキシ基プロポキシ基など、エーテル結合の一方を脂肪族炭化水素基置換した官能基を示し、置換基を有していても有していなくてもよい。アルコキシ基の炭素数は特に限定されないが、1以上20以下の範囲が好ましい。

0078

アルキルチオ基とは、アルコキシ基のエーテル結合の酸素原子が硫黄原子に置換されたものであり、置換基を有していても有していなくてもよい。アルキルチオ基の炭素数は特に限定されないが、1以上20以下の範囲が好ましい。

0079

アリールエーテル基とは、例えば、フェノキシ基ナフトキシ基など、エーテル結合の一方を芳香族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールエーテル基の炭素数は特に限定されないが、6以上40以下の範囲が好ましい。

0080

アリールチオエーテル基とは、アリールエーテル基のエーテル結合の酸素原子が硫黄原子に置換されたものであり、置換基を有していても有していなくてもよい。アリールチオエーテル基の炭素数は特に限定されないが、6以上40以下の範囲が好ましい。

0081

アリール基とは、例えば、フェニル基ナフチル基ビフェニル基アントラセニル基フェナントリル基ターフェニル基ピレニル基などの芳香族炭化水素基を示し、置換基を有していても有していなくてもよい。アリール基の炭素数は特に限定されないが、6以上40以下の範囲が好ましい。

0082

ヘテロアリール基とは、例えば、フラニル基チオフェニル基ベンゾフラニル基、ジベンゾフラニル基、ピリジル基キノリニル基など、炭素以外の原子を一個または複数個環内に有する芳香族基を示し、置換基を有していても有していなくてもよい。ヘテロアリール基の炭素数は特に限定されないが、2以上30以下の範囲が好ましい。
ハロゲン原子とは、フッ素塩素臭素またはヨウ素を示す。

0083

アルキルカルボニル基とは、例えば、アセチル基ヘキサノイル基など、カルボニル結合の一方を脂肪族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルキルカルボニル基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0084

アリールカルボニル基とは、例えば、ベンゾイル基など、カルボニル結合の一方を芳香族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールカルボニル基の炭素数は特に限定されないが、7以上40以下の範囲が好ましい。

0085

アルコキシカルボニル基とは、例えば、メトキシカルボニル基など、カルボニル結合の一方をアルコキシ基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルコキシカルボニル基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0086

アリールオキシカルボニル基とは、例えば、フェノキシカルボニル基など、カルボニル結合の一方をアリールオキシ基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールオキシカルボニル基の炭素数は特に限定されないが、7以上40以下の範囲が好ましい。

0087

アルキルカルボニルオキシ基とは、例えば、アセトキシ基など、エーテル結合の一方をアルキルカルボニル基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルキルカルボニルオキシ基の炭素数は特に限定されないが、2以上20以下の範囲が好ましい。

0088

アリールカルボニルオキシ基とは、例えば、ベンゾイルオキシ基など、エーテル結合の一方をアリールカルボニル基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールカルボニルオキシ基の炭素数は特に限定されないが、7以上40以下の範囲が好ましい。

0089

カルバモイル基、アミノ基およびシリル基は、置換基を有していても有していなくてもよい。置換基を有する場合、例えば、アルキル基、シクロアルキル基、アリール基、ヘテロアリール基などを挙げることができ、これら置換基はさらに置換基を有していてもよい。

0090

隣接する基同士で互いに結合して環構造を形成する場合、前記一般式(3)で説明すると、例えば、R6とR7が互いに結合して共役または非共役縮合環を形成する。縮合環の構成元素として、炭素以外にも窒素酸素硫黄リンケイ素原子を含んでいてもよいし、さらに別の環と縮合してもよい。

0091

次に、一般式(3)のAについて説明する。アリーレン基とは2価(結合部位が2箇所)の芳香族炭化水素基を示し、無置換でも置換されていてもかまわない。置換される場合の置換基の例としては、上記アルキル基や、ヘテロアリール基、ハロゲンが挙げられる。アリーレン基の好ましい具体例としては、フェニレン基ナフチレン基ビフェニレン基、フェナントリレン基、アントリレン基ターフェニレン基、ピレニレン基、フルオレニレン基ペリレニレン基などが挙げられる。

0092

ヘテロアリーレン基とは2価の複素芳香環基を示し、無置換でも置換されていてもかまわない。ヘテロアリーレン基の好ましい具体例しては、ピリジレン基、ピラジレン基、キノリニレン基、イソキノリレン基、キノキサリレン基、アクリジニレン基、インドリレン基、カルバゾリレン基などに加え、ベンゾフラン、ジベンゾフラン、ベンゾチオフェン、ジベンゾチオフェンベンゾジチオフェン、ベンゾシロールおよびジベンゾシロールなどの複素芳香環から導かれる2価の基などが挙げられる。

0093

一般式(3)のlおよびmは0〜10の整数を示し、l+m≧1である。構造中にチオフェンユニットを含有することでCNTとの密着性が向上し、CNTの分散性が向上することから、好ましくはlおよびmはそれぞれ1以上、さらに好ましくはl+m≧4である。また、モノマーの合成、およびその後の重合の容易さからl+m≦12が好ましい。

0094

nは、共役系重合体の重合度を表しており、2〜1000の範囲である。CNTへの付着のしやすさを考慮して、nは3〜500の範囲が好ましい。本発明において、重合度nは、重量平均分子量から求めた値である。重量平均分子量は、GPC(ゲルパーミエーションクロマトグラフィー)を用いて測定し、ポリスチレン標準試料を用いて換算して求める。

0095

また、CNT複合体の形成のしやすさから、共役系重合体は溶媒に可溶であることが好ましく、R6〜R11の少なくとも一つがアルキル基であることが好ましい。

0096

共役系重合体としては、下記のような構造を有するものが挙げられる。

0097

0098

0099

0100

0101

0102

0103

0104

0105

0106

0107

0108

また、共役系重合体は、公知の方法により合成することができる。例えば、チオフェン同士を連結する方法としては、ハロゲン化チオフェンとチオフェンボロン酸またはチオフェンボロン酸エステルパラジウム触媒下でカップリングする方法、ハロゲン化チオフェンとチオフェングリニヤール試薬ニッケルまたはパラジウム触媒下でカップリングする方法が挙げられる。また、他のユニットとチオフェンユニットを連結する場合も、ハロゲン化した他のユニットとチオフェンユニットとを、同様の方法でカップリングすることができる。また、そのようにして得られたモノマーの末端重合性官能基を導入し、パラジウム触媒やニッケル触媒下で重合を進行させることで共役系重合体を得ることができる。

0109

共役系重合体は、合成過程で使用した原料副生成物などの不純物を除去することが好ましい。不純物を除去する方法としては、例えば、シリカゲルカラムグラフィー法、ソクスレー抽出法ろ過法イオン交換法キレート法などを用いることができる。これらの方法を2種以上組み合わせてもよい。

0110

半導体層は電気特性を阻害しない範囲であれば、さらに有機半導体や絶縁材料を含んでもよい。半導体層の膜厚は1nm以上100nm以下が好ましい。この範囲内にあることで、均一な薄膜形成が容易になる。より好ましくは1nm以上50nm以下、さらに好ましくは1nm以上20nm以下である。膜厚は、原子間力顕微鏡により測定できる。

0111

半導体層の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、CVDなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などを好ましく用いることができ、塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。また、形成した塗膜に対して、大気下、減圧下または窒素やアルゴン等の不活性ガス雰囲気下でアニーリング処理を行ってもよい。

0112

(塗布層)
前記メモリ素子のソース電極とドレイン電極との間の電気特性を異なるようにするために、ソース電極とドレイン電極との間の領域に、ゲート絶縁層とは反対側から半導体層と接するように塗布される絶縁性材料からなる塗布層としては、半導体層の電気特性を変化させることができるものであれば、特に制限はない。例えば、アクリル樹脂エポキシ樹脂ノボラック樹脂フェノール樹脂ポリイミド前駆体樹脂ポリイミド樹脂ポリシロキサン樹脂フッ素系樹脂ポリビニルアセタール樹脂などを用いることができる。その他の樹脂としては、スチレン、p−メチルスチレン、o−メチルスチレン、m−メチルスチレン、p−ヒドロキシスチレン、o−ヒドロキシスチレン、m−ヒドロキシスチレン、α−メチルスチレンクロロメチルスチレンヒドロキシメチルスチレンなどのスチレン誘導体、1−ビニル2−ピロリドンなどのビニル系モノマーに由来する構造を含む樹脂、シクロオレフィンなどの環状炭化水素構造を含む樹脂などが挙げられる。なお、ビニル系モノマーは、これらのモノマーに限定されるものではなく、また、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。さらに、上述した絶縁性材料に加えて、酸化シリコン、アルミナ、ジルコニアなどの無機材料や、アミド系化合物イミド系化合物ウレア系化合物アミン系化合物イミン系化合物アニリン系化合物ニトリル系化合物などの、窒素原子を含む化合物を含有してもよい。塗布層に、上記の化合物を含有することで、半導体層の電気特性をさらに変化させることができる。また、塗布層によって、半導体層を酸素や水分などの外部環境から保護することもできる。

0113

塗布層の膜厚は、一般的には50nm以上、10μm以下であり、好ましくは100nm以上、3μm以下である。塗布層は、それぞれ、単層からなるものでもよいし、複数層からなるものでもよい。

0114

塗布層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、CVDなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。

0115

塗布法を用いて塗布層を形成するに際して、第2の絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテルエチレングリコールモノエチルエーテルプロピレングリコールモノメチルエーテルプロピレングリコールモノエチルエーテルプロピレングリコールモノn−ブチルエーテル、プロピレングリコールモノt−ブチルエーテルエチレングリコールジメチルエーテルエチレングリコールジエチルエーテルエチレングリコールジブチルエーテルジエチレングリコールエチルメチルエーテル等のエーテル類エチレングリコールモノエチルエーテルアセテートプロピレングリコールモノメチルエーテルアセテートプロピルアセテートブチルアセテートイソブチルアセテート、3−メトキシブチルアセテート、3−メチル−3−メトキシブチルアセテート、乳酸メチル乳酸エチル乳酸ブチル等のエステル類アセトンメチルエチルケトンメチルプロピルケトンメチルブチルケトンメチルイソブチルケトンシクロペンタノン2−ヘプタノン等のケトン類ブチルアルコールイソブチルアルコールペンタノール、4−メチル−2−ペンタノール、3−メチル−2−ブタノール、3−メチル−3−メトキシブタノールジアセトンアルコール等のアルコール類トルエン、キシレン等の芳香族炭化水素類が挙げられる。これらを2種以上用いてもよい。中でも、1気圧における沸点が110〜200℃の溶剤を含有することが好ましい。沸点が110℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が200℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または不活性ガス雰囲気下(窒素やアルゴン雰囲気下)でアニーリング処理を行ってもよい。

0116

<整流回路>
本発明に係わる整流回路は、第2の半導体層を有する第2の半導体素子を有し、第2の半導体層は、整流作用のある機能層であって、第2の半導体素子は,整流素子である。本発明に係わる整流回路は、絶縁性基材と、前記絶縁性基材の表面に、(a)第一の電極と第二の電極からなる一対の電極と、前記(a)一対の電極間に設けられた(b)整流作用のある機能層とを備えた整流素子、およびコンデンサから少なくとも構成され、前記(b)整流作用のある機能層が、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。前記整流素子は、さらに(c)絶縁層と、(d)第三の電極とを備え、前記(a)一対の電極のいずれか一方と前記(d)第三の電極が電気的に接続され、前記(d)第三の電極は前記(c)絶縁層により前記(b)整流作用のある機能層と電気的に絶縁されて配置されたものが好ましい。この場合、(a)一対の電極はソース/ドレイン電極、(c)絶縁層はゲート絶縁層、(d)第三の電極はゲート電極となる。

0117

一例として、図3に整流回路の整流素子の模式断面図を示す。基板1の表面上に、一対の電極であるソース電極5およびドレイン電極6が設けられ、それらの間に整流作用のある機能層7が形成されている。整流作用のある機能層7の上にゲート絶縁層3が設けられ、さらにゲート絶縁層3の上にゲート電極2が形成されている。ドレイン電極6およびゲート電極2は配線20で電気的に接続されている。また、ゲート電極2は、ゲート絶縁層3によって、整流作用のある機能層7と電気的に絶縁されている。

0118

また、図4に、別の例の整流回路の整流素子の模式断面図を示す。基板1の表面上に、ゲート電極2が設けられ、その上がゲート絶縁層3で覆われている。ゲート絶縁層3の上に一対の電極であるソース電極5およびドレイン電極6が設けられ、それらの間に整流作用のある機能層7が形成されている。ドレイン電極6およびゲート電極2は、図示しない配線により電気的に接続されている。また、ゲート電極2は、ゲート絶縁層3によって、整流作用のある機能層7と電気的に絶縁されている。

0119

上述した整流素子の構造は、図4は、ゲート電極2が整流作用のある機能層7の下側(基板1側)に配置され、整流作用のある機能層7の下面にソース電極5およびドレイン電極6が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。図3は、いわゆるトップゲート・ボトムコンタクト構造である。しかし、整流素子の構造はこれに限られるものではなく、例えば、整流作用のある機能層7の上面にソース電極5およびドレイン電極6が配置される、いわゆるトップコンタクト構造であってもよい。

0120

整流回路を構成するコンデンサは、一般的に使用されるものであればよく、用いられる材料、形状は特に限定されない。さらに必要に応じてトランジスタ抵抗素子等を含んでいても良い。またそれぞれを電気的に接続する材料も電気的に導通を取ることが出来れば、いかなる方法でも良く、接続部の幅および厚みは任意である。

0121

図5に、上述の整流素子を用いた整流回路の一例として、ブロック回路図を示す。図5の整流回路は、整流回路の整流素子200と、交流電流が入力される入力端子201と、コンデンサ202と、出力端子203を有した半波整流回路であり、交流半サイクルのみを整流する回路である。入力端子201と整流回路の整流素子200の一方の電極が電気的に接続され、出力端子203と、整流回路の整流素子200の他方の電極と、コンデンサ202の一方の電極が電気的に接続されている。コンデンサ202の他方の電極は、接地電位に電気的に接続されている。

0122

整流回路に含まれる整流素子の特性は、例えば上記整流回路に交流電流を入力し、出力される電力を測定することから求めることができる。入力する交流電圧に対してできるだけ大きい直流出力電圧を得られる整流素子が、電力損失の少ない特性の良い整流回路に含まれる整流素子となる。

0123

(絶縁性基板)
整流回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。

0124

なお、製造コスト、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子を別々の絶縁性基板上に形成するのではなく、同一の絶縁性基板上に形成することが好ましい。

0125

(電極および配線)
整流回路の整流素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。

0126

なお、整流回路の整流素子の電極および配線は、製造コストの観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子の電極および配線と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の電極および配線は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子の各電極および配線は、同一工程で形成することが好ましい。

0127

(絶縁層)
整流回路の整流素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料;ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール(PVP)等の有機高分子材料;あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。

0128

なお、整流回路の整流素子の絶縁層は、製造コストの観点から、上述のメモリアレイのメモリ素子のゲート絶縁層と、整流回路の整流素子の絶縁層を別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の絶縁層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子のゲート絶縁層と整流回路の整流素子の絶縁層は、同一工程で形成することが好ましい。

0129

(整流作用のある機能層)
整流回路の整流素子の整流作用のある機能層は、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、200℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、整流作用のある機能層はCNTを含有することがより好ましい。CNTとしては、上述のメモリアレイのメモリ素子のものと同様である。

0130

なお、整流回路の整流素子の整流作用のある機能層は、製造コストの観点から、上述のメモリアレイのメモリ素子の半導体層と、整流回路の整流素子の整流作用のある機能層を別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の整流作用のある機能層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子の半導体層と整流回路の整流素子の整流作用のある機能層は、同一工程で形成することが好ましい。

0131

また整流回路の整流素子の整流作用のある機能層7の1μm2当たりに存在する上記CNTの総長さは、10μm〜50μmであることが好ましい。総長さがこの範囲内であると、整流回路の整流素子の整流特性が高くなり、かつ、順方向抵抗が低くなる、すなわち低電力損失となるので好ましい。整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在する上記CNTの総長さとは、整流回路の整流素子の整流作用のある機能層中の任意の1μm2内に存在するCNTの長さの総和を言う。CNTの総長さの測定方法としては、原子間力顕微鏡で得た整流回路の整流素子の整流作用のある機能層の画像の中から任意の1μm2を選択し、その領域に含まれる全てのCNTの長さを測定して合計する方法が挙げられる。

0132

さらに、整流作用のある機能層に対して前記絶縁層と反対側に第2の絶縁層を形成してもよい。第2の絶縁層を形成することによって、整流作用のある機能層を酸素や水分などの外部環境から保護することができる。

0133

第2の絶縁層に用いられる材料としては、特に限定されないが、具体的には酸化シリコン、アルミナ等の無機材料;ポリイミドやその誘導体、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサンやその誘導体、ポリビニルフェノールやその誘導体等などの有機高分子材料;あるいは無機材料粉末と有機高分子材料の混合物や有機低分子材料と有機高分子材料の混合物を挙げることができる。これらの中でも、塗布法で作製できる有機高分子材料を用いることが好ましい。特に、ポリフルオロエチレンポリノルボルネン、ポリシロキサン、ポリイミド、ポリスチレン、ポリカーボネートおよびこれらの誘導体、ポリアクリル酸誘導体ポリメタクリル酸誘導体、およびこれらを含む共重合体からなる群より選ばれる有機高分子材料を用いることが、絶縁層の均一性の観点から好ましい。ポリシロキサン、ポリスチレン、ポリビニルフェノールおよびポリメチルメタクリレートからなる群より選ばれた有機高分子材料を用いることで、整流作用のある機能層の電気抵抗、すなわち整流素子の順方向抵抗を上昇させること無く、整流作用のある機能層の保護が可能となることから、特に好ましい。

0134

第2の絶縁層の膜厚は、50nm〜10μmが好ましく、より好ましくは100nm〜3μmである。第2の絶縁層は単層でも複数層でもよい。また、1つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。

0135

上記第2の絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、CVDなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。

0136

塗布法を用いて第2の絶縁層を形成するに際して、第2の絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノn−ブチルエーテル、プロピレングリコールモノt−ブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールエチルメチルエーテル等のエーテル類;エチレングリコールモノエチルエーテルアセテート、プロピレングリコールモノメチルエーテルアセテート、プロピルアセテート、ブチルアセテート、イソブチルアセテート、3−メトキシブチルアセテート、3−メチル−3−メトキシブチルアセテート、乳酸メチル、乳酸エチル、乳酸ブチル等のエステル類;アセトン、メチルエチルケトン、メチルプロピルケトン、メチルブチルケトン、メチルイソブチルケトン、シクロペンタノン、2−ヘプタノン等のケトン類;ブチルアルコール、イソブチルアルコール、ペンタノール、4−メチル−2−ペンタノール、3−メチル−2−ブタノール、3−メチル−3−メトキシブタノール、ジアセトンアルコール等のアルコール類;トルエン、キシレン等の芳香族炭化水素類が挙げられる。これらを2種以上用いてもよい。中でも、1気圧における沸点が110〜200℃の溶剤を含有することが好ましい。沸点が110℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が200℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または不活性ガス雰囲気下(窒素やアルゴン雰囲気下)でアニーリング処理を行ってもよい。

0137

<ロジック回路>
本発明に係わるロジック回路は、第3の半導体層を有する第3の半導体素子を有し、第3の半導体層はロジック素子のチャネル層であって、第3の半導体素子はロジック素子である。本発明に係わるロジック回路は、絶縁性基材と、ソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極と接するチャネル層と、前記チャネル層を前記ゲート電極と絶縁するゲート絶縁層と、を備え、前記チャネル層が、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する複数のロジック素子から少なくとも構成される。

0138

また、前記ロジック回路は、前記第3の半導体素子に加えて、複数の第4の半導体素子を含むことが好ましい。第4の半導体素子は、絶縁性基材と、ソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極と接する第4の半導体層と、前記第4の半導体層を前記ゲート電極と絶縁するゲート絶縁層と、を備え、前記第4の半導体層が、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有し、第4の半導体層は、チャネル層であって、第4の半導体素子はロジック素子である。この場合、第3の半導体素子は、pチャネル型のトランジスタからなるロジック素子、第4の半導体素子はnチャネル型のトランジスタからなるロジック素子である。さらに前記第4の半導体素子は、第4の半導体層に対してゲート絶縁層とは反対側で前記第4の半導体層と接する第2絶縁層を有することが好ましい。

0139

図6にロジック回路のロジック素子の一例を示す模式断面図を示す。基板1の上に形成されるゲート電極2と、それを覆うゲート絶縁層3と、その上に設けられるソース電極5およびドレイン電極6と、それらの電極の間に設けられるチャネル層8とを有する。チャネル層8は、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。ロジック素子の構造は、ゲート電極2がチャネル層8の下側(基板1側)に配置され、チャネル層8の下面にソース電極5およびドレイン電極6が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。しかし、ロジック素子の構造はこれに限られるものではなく、例えば、ゲート電極2がチャネル層8の上側(基板1と反対側)に配置される、いわゆるトップゲート構造や、チャネル層8の上面にソース電極5およびドレイン電極6が配置される、いわゆるトップコンタクト構造であってもよい。

0140

図7にロジック回路のロジック素子の別の一例を示す模式断面図を示す。基板1の表面に、pチャネル型トランジスタ300と、nチャネル型トランジスタ301が形成されている。pチャネル型トランジスタ300は、基板1の上に形成されるゲート電極2と、それを覆うゲート絶縁層3と、その上に設けられるソース電極5およびドレイン電極6と、それらの電極の間に設けられるチャネル層8とを有する。nチャネル型トランジスタ301は、基板1の上に形成されるゲート電極2と、それを覆うゲート絶縁層3と、その上に設けられるソース電極5およびドレイン電極6と、それらの電極の間に設けられるチャネル層8と、チャネル層8の上側に半導体層を覆うnチャネル型トランジスタの第2絶縁層10を有する。各チャネル層8は、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。pチャネル型トランジスタ300と、nチャネル型トランジスタ301の各構造は、ゲート電極がチャネル層の下側(基板1側)に配置され、チャネル層の下面にソース電極およびドレイン電極が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。しかし、ロジック素子の構造はこれに限られるものではなく、例えば、ゲート電極2がチャネル層8の上側(基板1と反対側)に配置される、いわゆるトップゲート構造や、チャネル層8の上面にソース電極5およびドレイン電極6が配置される、いわゆるトップコンタクト構造であってもよい。

0141

(絶縁性基板)
ロジック回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。

0142

なお、製造コスト、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子とロジック回路のロジック素子を別々の絶縁性基板上に形成するのではなく、同一の絶縁性基板上に形成することが好ましい。

0143

(電極および配線)
ロジック回路のロジック素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。

0144

なお、ロジック回路のロジック素子の電極および配線は、製造コストの観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子の電極および配線と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子の電極および配線は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子の各電極および配線と、同一工程で形成することが好ましい。

0145

(絶縁層)
ロジック回路のロジック素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料;ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール(PVP)等の有機高分子材料;あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。

0146

なお、ロジック回路のロジック素子の絶縁層は、製造コストの観点から、上述のメモリアレイのメモリ素子のゲート絶縁層や整流回路の整流素子の絶縁層と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子の絶縁層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子のゲート絶縁層や整流回路の整流素子の絶縁層と、同一工程で形成することが好ましい。

0147

(チャネル層)
ロジック回路のロジック素子のチャネル層は、有機半導体、CNT、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、200℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、ロジック素子のチャネル層はCNTを含有することがより好ましい。CNTとしては、上述のメモリアレイのメモリ素子のものと同様である。

0148

なお、ロジック回路のロジック素子のチャネル層は、製造コストの観点から、上述のメモリアレイのメモリ素子の半導体層や整流回路の整流素子の整流作用のある機能層と、別の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子のチャネル層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子の半導体層や整流回路の整流素子の整流作用のある機能層と、同一工程で形成することが好ましい。

0149

また、前記第3の半導体層1μm2当たりに存在する前記カーボンナノチューブの総長さが、前記第2の半導体層1μm2当たりに存在する前記カーボンナノチューブの総長さの0.7倍以下であることが好ましい。すなわち、ロジック回路のロジック素子のチャネル層1μm2当たりに存在する上記CNTの総長さは、整流回路の整流素子の整流作用のある機能層1μm2当たりに存在するCNT総長さの0.7倍以下であることが好ましい。総長さがこの範囲内であると、ロジック回路のロジック素子のしきい値電圧が小さくなり、応答性が高くなる、すなわち高速動作可能なロジック素子となるので好ましい。さらに好ましくは、0.2倍以上0.7倍以下である。総長さがこの範囲内であると、ロジック回路のロジック素子のしきい値電圧が小さく且つ移動度が高くなり、応答性が高くなる、すなわち高速動作可能なロジック素子となるので好ましい。なお、上記数値範囲は、限界値有効数字の下一桁を四捨五入して得られる範囲である。すなわち、0.7倍以下とは、0.74倍以下であり、0.2倍以上とは、0.15倍以上である。

0150

ロジック回路のロジック素子のチャネル層1μm2当たりに存在する上記CNTの総長さとは、ロジック回路のロジック素子のチャネル層中の任意の1μm2内に存在するCNTの長さの総和を言う。CNTの総長さの測定方法としては、原子間力顕微鏡で得たロジック回路のロジック素子のチャネル層の画像の中から任意の1μm2を選択し、その領域に含まれる全てのCNTの長さを測定して合計する方法が挙げられる。

0151

さらに、チャネル層に対して前記絶縁層と反対側に絶縁層をさらに形成してもよい。絶縁層をさらに形成することによって、チャネル層を酸素や水分などの外部環境から保護することができる。前記絶縁層の材料、膜厚、形成方法などは、前述の整流回路の整流素子における第2の絶縁層と同様である。

0152

(第2絶縁層)
第2絶縁層は、チャネル層に対してゲート絶縁層と反対側に形成される。チャネル層に対してゲート絶縁層と反対側とは、例えば、チャネル層の上側にゲート絶縁層を有する場合はチャネル層の下側を指す。第2絶縁層を形成することによりチャネル層を保護することもできる。

0153

前記第2絶縁層は、炭素原子と窒素原子の結合を含む有機化合物を含有する。そのような有機化合物としてはいかなる有機化合物でもよいが、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などを挙げることができる。

0154

アミド系化合物としては、ポリアミドホルムアミドアセトアミド、ポリ−N−ビニルアセトアミド、N,N−ジメチルホルムアミドアセトアニリドベンズアニリド、N−メチルベンズアニリド、スルホンアミドナイロンポリビニルピロリドン、N−メチルピロリドンポリビニルポリピロリドン、β−ラクタム、γ−ラクタム、δ−ラクタム、ε−カプロラクタムなどが挙げられる。

0155

イミド系化合物としては、ポリイミド、フタルイミドマレイミドアロキサンスクシンイミドなどが挙げられる。

0156

ウレア系化合物としては、ウラシルチミン尿素アセトヘキサミドなどが挙げられる。

0157

アミン系化合物としては、メチルアミンジメチルアミントリメチルアミンエチルアミンジエチルアミントリエチルアミンジイソプロピルエチルアミンシクロヘキシルアミンメチルシクロヘキシルアミンジメチルシクロヘキシルアミンジシクロヘキシルアミンジシクロヘキシルメチルアミン、トリシクロヘキシルアミン、シクロオクチルアミン、シクロデシルアミン、シクロドデシルアミン、1−アザビシクロ[2.2.2]オクタンキヌクリジン)、1,8−ジアザビシクロ[5.4.0]ウンデカ−7−エン(DBU)、1,5−ジアザビシクロ[4.3.0]ノナ−5−エン(DBN)、1,5,7−トリアザビシクロ[4.4.0]デカ−5−エン(TBD)、7−メチル−1,5,7−トリアザビシクロ[4.4.0]デカ−5−エン(MTBD)、ポリ(メラミン−co−ホルムアルデヒド)、テトラメチルエチレンジアミンジフェニルアミントリフェニルアミンフェニルアラニンなどが挙げられる。

0158

イミン系化合物としては、エチレンイミン、N−メチルヘキサン−1−イミン、N−メチル−1−ブチル−1−ヘキサンイミン、プロパン−2−イミン、メタンジイミン、N−メチルエタンイミン、エタン−1,2−ジイミンなどが挙げられる。

0159

アニリン系化合物としては、アニリンメチルアミノ安息香酸などが挙げられる。

0160

ニトリル系化合物としては、アセトニトリルアクリロニトリルなどが挙げられる。その他の化合物としてはポリウレタンアラントイン、2−イミダゾリジノン、1,3−ジメチル−2−イミダゾリジノン、ジシアンジアミジンシトルリンピペリジンイミダゾールピリミジン、ジュロリジン、ポリ(メラミン−co−ホルムアルデヒド)などを挙げることができるが、これらに限定されるものではない。

0161

これらの中でも、nチャネル型トランジスタの特性向上の観点からは、第2絶縁層は、以下の一般式(4)または(5)から選ばれる一種類以上を含む化合物を含有することが好ましい。

0162

0163

(R12〜R15は、それぞれ独立して、水素原子、炭素原子、窒素原子、酸素原子、ケイ素原子、リン原子および硫黄原子から選ばれる一種類以上の原子により構成される基を示す。X1およびX2は、それぞれ独立して、下記一般式(6)〜(11)で表されるいずれかの基を示す。)

0164

0165

(R16〜R24は、それぞれ独立して、水素原子、炭素原子、窒素原子、酸素原子、ケイ素原子、リン原子および硫黄原子から選ばれる一種類以上の原子により構成される基を示す。)
さらに、一般式(4)〜(11)のR12〜R24は、材料の入手性の観点から、炭化水素基であることが好ましい。

0166

中でも、第2絶縁層は、nチャネル型トランジスタの保存安定性の観点から、環構造を含有する化合物を含むことが好ましい。特に環構造を有するアミン系化合物、または、一般式(4)および(5)が、式中に記載の窒素原子をヘテロ原子として含む環構造を含有する化合物であることが、より好ましい。環構造を有するアミン系化合物としては、シクロヘキシルアミン、メチルシクロヘキシルアミン、ジメチルシクロヘキシルアミン、ジシクロヘキシルアミン、ジシクロヘキシルメチルアミン、トリシクロヘキシルアミン、シクロオクチルアミン、シクロデシルアミン、シクロドデシルアミン、アニリン、ジフェニルアミン、トリフェニルアミンなどが挙げられる。窒素原子をヘテロ原子として含む環構造を含有する化合物としては、ポリビニルピロリドン、N−メチルピロリドン、ポリビニルポリピロリドン、β−ラクタム、γ−ラクタム、δ−ラクタム、ε−カプロラクタム、ポリイミド、フタルイミド、マレイミド、アロキサン、スクシンイミド、ウラシル、チミン、2−イミダゾリジノン、1,3−ジメチル−2−イミダゾリジノン、キヌクリジン、DBU、DBN、TBD、MTBD、ピペリジン、イミダゾール、ピリミジン、ジュロリジンなどが挙げられる。

0167

また、第2絶縁層は、アミジン化合物およびグアニジン化合物を含有することが、さらに好ましい。アミジン化合物としては、DBU、DBN、グアニジン化合物としては、TBD、MTBDなどが挙げられる。これらの化合物は、電子供与性が高く、nチャネル型トランジスタとしての性能がさらに向上するため好ましい。

0168

第2絶縁層の膜厚は、50nm以上であることが好ましく、100nm以上であることがより好ましい。また、10μm以下であることが好ましく、3μm以下であることがより好ましい。この範囲の膜厚にすることにより、均一な薄膜形成が容易になる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。

0169

第2絶縁層は単層でも複数層でもよい。また、1つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。

0170

第2絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、CVDなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。

0171

塗布法を用いて第2絶縁層を形成するに際して、第2絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノn−ブチルエーテル、プロピレングリコールモノt−ブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールエチルメチルエーテル等のエーテル類;エチレングリコールモノエチルエーテルアセテート、プロピレングリコールモノメチルエーテルアセテート、プロピルアセテート、ブチルアセテート、イソブチルアセテート、3−メトキシブチルアセテート、3−メチル−3−メトキシブチルアセテート、乳酸メチル、乳酸エチル、乳酸ブチル等のエステル類;アセトン、メチルエチルケトン、メチルプロピルケトン、メチルブチルケトン、メチルイソブチルケトン、シクロペンタノン、2−ヘプタノン等のケトン類;ブチルアルコール、イソブチルアルコール、ペンタノール、4−メチル−2−ペンタノール、3−メチル−2−ブタノール、3−メチル−3−メトキシブタノール、ジアセトンアルコール等のアルコール類;トルエン、キシレン等の芳香族炭化水素類が挙げられる。

0172

これらを2種以上用いてもよい。中でも、1気圧における沸点が110〜200℃の溶剤を含有することが好ましい。沸点が110℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が200℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または窒素やアルゴン等の不活性ガス雰囲気下でアニーリング処理を行ってもよい。

0173

このようにして形成されたpチャネル型トランジスタ、及びnチャネル型トランジスタは、ソース電極とドレイン電極との間に流れる電流(ソース・ドレイン間電流)を、ゲート電圧を変化させることによって制御することができ、その移動度は、下記の(a)式を用いて算出することができる。

0174

μ=(δId/δVg)L・D/(W・εr・ε・Vsd) (a)
ただしIdはソース・ドレイン間電流(A)、Vsdはソース・ドレイン間電圧(V)、Vgはゲート電圧(V)、Dはゲート絶縁層の厚み(m)、Lはチャネル長(m)、Wはチャネル幅(m)、εrはゲート絶縁層の比誘電率、εは真空の誘電率(8.85×10−12F/m)である。

0175

また、しきい値電圧は、Id−Vgグラフにおける線形部分延長線とVg軸との交点から求めることができる。

0176

ロジック回路のロジック素子の特性は、ゲート電極にしきい値電圧以上の正の電圧が印加されることでソース−ドレイン間が導通することで動作するものであり、例えばしきい値電圧の絶対値が小さく、移動度が高いものが、高機能な特性の良いロジック素子となる。

0177

<集積回路>
本発明の集積回路の一例としてブロック回路図を図8に示す。前記メモリアレイ503、整流回路501、およびロジック回路502を少なくとも備える。例えば、集積回路では、整流回路501で生成した電源により、ロジック回路502を起電させ、メモリアレイ503に記憶されたデータを読み出す。整流回路501、ロジック回路502、メモリアレイ503は、それぞれ電気的に各回路が接続されていれば、接続する材料、方法はいかなるものでも良く、接続部の幅および厚みは任意である。

0178

なお本実施の形態では、メモリ素子、整流素子、ロジック素子のみを例示するが、集積回路に用いられるものはこれに限定されず、あらゆる回路素子を用いることができる。例えば、ダイオード光電変換素子、抵抗素子、コイル容量素子インダクタなどが代表的に挙げられる。

0179

メモリアレイのメモリ素子のゲート電極、および整流回路の整流素子のゲート電極、ならびにロジック回路のロジック素子のゲート電極はすべて同一材料から構成されることが好ましい。材料種類が少なくなり、これらのゲート電極を同一工程で作製することも可能となるからである。各ゲート電極が同一材料から構成されるとは、各ゲート電極に含まれる元素の中でも最も含有モル比率が高い元素が同一であることをいう。ゲート電極中の元素の種類と含有比率はX線光電子分光(XPS)や二次イオン質量分析法SIMS)などの元素分析によって、同定することができる。

0180

また、メモリアレイのメモリ素子のゲート絶縁層、および整流回路の整流素子のゲート絶縁層、ならびにロジック回路のロジック素子のゲート絶縁層はすべて同一材料からなることが、材料種類が少なくなり同一工程での作製も可能なるため、好ましい。これらのゲート絶縁層が同一材料からなるとは、各ゲート絶縁層を構成する組成物中に1モル%以上含まれる元素の種類および組成比が同じであることをいう。元素の種類および組成比が同じであるか否かは、X線光電子分光(XPS)や二次イオン質量分析法(SIMS)などの元素分析によって、同定することができる。

0181

また、メモリアレイのメモリ素子のソース電極または/およびドレイン電極、および整流回路の整流素子のソース電極または/およびドレイン電極、ならびにロジック回路のロジック素子のソース電極または/およびドレイン電極はすべて同一材料から構成されることが好ましい。材料種類が少なくなり、これらの電極を同一工程で作製することも可能となるからである。各電極が同一材料から構成されるとは、各電極に含まれる元素の中で最も含有モル比率が高い元素が同一であることをいう。電極中の元素の種類と含有比率は、X線光電子分光(XPS)や二次イオン質量分析法(SIMS)などの元素分析によって、同定することができる。

0182

メモリアレイのメモリ素子、および整流回路の整流素子、ならびにロジック回路のロジック素子は材料種類が少なくなり同一工程での作製も可能なるため、同一構造であることが好ましい。同一構造とは、本発明では基板上に形成される層および電極の形成順番層数が同じであることをいう。各素子が同一構造であることで、すべてを同時に製造することが可能となり、プロセスが簡便で、生産効率も良くなる。

0183

<製造方法>
(メモリアレイの製造方法)
本発明に係るメモリアレイの製造方法について説明する。本発明に係るメモリアレイの製造方法は、複数のメモリ素子のうち少なくとも一つのメモリ素子におけるソース電極とドレイン電極との間の領域に、半導体層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のメモリアレイに含まれる各メモリ素子を構成する電極やゲート絶縁層、半導体層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るメモリアレイを製造することができる。

0184

具体的には、図9(a)に示すように、まず、第一の配線、およびゲート電極の形成が行われる。この工程では、基板1の上に、少なくとも一本の第一の配線(例えば線101)と、複数のゲート電極2とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図9に示す線101の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極2は、図9中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板1の上に形成される。これら複数のゲート電極2は、図9に示す配線101など、少なくとも一本の配線と電気的に接続されている。

0185

つぎに、図9(b)に示すように、ゲート絶縁層3を形成する。この工程では、基板1の上に、複数のゲート絶縁層3が、複数のゲート電極2に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層3の各々は、ゲート電極2に上側から接するとともに、基板1との間にゲート電極2を挟んで覆う。

0186

つぎに、図9(c)に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線と、複数対のソース電極5およびドレイン電極6とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線103、104は、少なくとも一本の第一の配線と交差する方向を長手として互いに離間して並ぶように、基板1の上に形成される。図9(c)に示す配線103、104の他に必要な配線がある場合は、必要数の配線が、これらの配線103、104と同様に形成される。ソース電極5およびドレイン電極6は、図9(c)中に二対(二つずつ)示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層3の上に各々形成される。複数のソース電極5の各々は、図9(c)に示す配線103または104など、少なくとも一本の配線と電気的に接続されている。

0187

つぎに、図9(d)に示すように、塗布工程が行われる。この工程において対象とする塗布層は、半導体層4である。この工程では、記録される情報に対応して、基板1上の複数のメモリ素子の中から塗布対象のメモリ素子が選択される。ついで、選択された塗布対象のメモリ素子(図9(d)ではメモリ素子110)におけるソース電極5とドレイン電極6との間の領域に、半導体層4が、塗布法によって形成される。例えば、メモリ素子110のソース電極5とドレイン電極6との間の領域に、CNTを含む溶液を塗布および乾燥し、半導体層4が形成される。一方、これら複数のメモリ素子のうち、塗布対象に選択されていないメモリ素子(図9(d)ではメモリ素子111)には、半導体層4が形成されない。このようにして、基板1上の複数のメモリ素子は、半導体層4の有無によって電気特性が互いに異なる(すなわち、記録される情報が互いに異なる)二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイを作製することができる。

0188

半導体層の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。

0189

つぎに、本発明のメモリアレイの製造方法の別の一例を具体的に説明する。図10は、メモリアレイの製造方法の別の一例を示す図である。具体的には、図10(a)に示すように、まず、第一の配線形成工程が行われる。この工程では、基板1の上に、少なくとも一本の第一の配線(例えば線101)と、複数のゲート電極2とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図10(a)に示す線101の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極2は、図10(a)中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板1の上に形成される。これら複数のゲート電極2は、図10(a)に示す101など、少なくとも一本の配線と電気的に接続されている。

0190

つぎに、図10(b)に示すように、ゲート絶縁層を形成する。この工程では、基板1の上に、複数のゲート絶縁層3が、複数のゲート電極2に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層3の各々は、ゲート電極2に上側から接するとともに、基板1との間にゲート電極2を挟んで覆う。

0191

つぎに、図10(c)に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線と、複数対のソース電極5およびドレイン電極6とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線103、104は、少なくとも一本の第一の配線(例えば線101)と交差する方向を長手として互いに離間して並ぶように、基板1の上に形成される。図10(c)に示す配線103、104の他に必要な配線がある場合は、必要数の配線が、これらの配線103、104と同様に形成される。ソース電極5およびドレイン電極6は、図10(c)中に二対(二つずつ)示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層3の上に各々形成される。複数のソース電極5の各々は、図10(c)に示す配線103または配線104など、少なくとも一本の配線と電気的に接続されている。

0192

つぎに、図10(d)に示すように、塗布工程が行われる。この工程において対象とする塗布層は、互いに電気特性が異なる半導体層4、9である。この工程では、記録される情報に対応して、基板1上の複数のメモリ素子のそれぞれにおけるソース電極5およびドレイン電極6との間の領域に、半導体層4、9が、塗布法によって形成される。例えば、半導体層4を形成する時のCNT溶液の塗布量を、半導体層9を形成する時のCNT溶液の塗布量より増加させ、これにより、半導体層4の膜厚を半導体層9の膜厚より厚くすることで形成される。また別の例としては、半導体層4および半導体層9を各々形成するときの各半導体材料の塗布量は一定とするが、半導体層4を形成する時のCNT溶液の濃度を、半導体層9を形成する時のCNT溶液の濃度よりも濃くすることでも形成できる。これらの方法により、「0」および「1」のうちの一方の情報をメモリ素子120に記録させ、他方の情報をメモリ素子121に記録させるなどして、互いに異なる情報を記録した二種類のメモリ素子を任意に組み合わせた複数のメモリ素子の配列、すなわちメモリアレイを、同一の工程で作製することができる。ただし、半導体層同士の電気特性を十分に相異させ得る方法であれば、これら以外の方法であってもよい。またこの工程における塗布法は、上述した塗布工程の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。

0193

つぎに、本発明のメモリアレイの製造方法の別の一例を具体的に説明する。図11は、メモリアレイの製造方法の別の一例を示す図である。具体的には、図11(a)に示すように、まず、第一の配線形成工程が行われる。この工程では、基板1の上に、少なくとも一本の第一の配線(例えば線101)と、複数のゲート電極2とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図11(a)に示す線101の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極2は、図11(a)中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板1の上に形成される。これら複数のゲート電極2は、図11(a)に示す101など、少なくとも一本の配線と電気的に接続されている。

0194

つぎに、図11(b)に示すように、ゲート絶縁層を形成する。この工程では、基板1の上に、複数のゲート絶縁層3が、複数のゲート電極2に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層3の各々は、ゲート電極2に上側から接するとともに、基板1との間にゲート電極2を挟んで覆う。

0195

つぎに、図11(c)に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線(例えば線103、104)と、複数対のソース電極5およびドレイン電極6とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線103、104は、少なくとも一本の第一の配線(例えば線101)と交差する方向を長手として互いに離間して並ぶように、基板1の上に形成される。図11(c)に示す配線103、104の他に必要な配線がある場合は、必要数の配線が、これらの配線103、104と同様に形成される。ソース電極5およびドレイン電極6は、図11(c)中に二対(二つずつ)示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層3の上に各々形成される。複数のソース電極5の各々は、図11(c)に示す配線103または配線104など、少なくとも一本の配線と電気的に接続されている。

0196

つぎに、図11(d)に示すように、半導体層形成工程が行われる。この工程では、作製予定の複数のメモリ素子のそれぞれにおけるソース電極5とドレイン電極6との間の領域に、ゲート絶縁層3と接するように半導体層4が形成される。例えば、メモリ素子130の構成要素であるソース電極5とドレイン電極6との間の領域に、CNTを含む溶液を塗布し、乾燥させて、ゲート絶縁層3の上面に接する半導体層4が形成される。これと同様に、メモリ素子131の構成要素であるソース電極5とドレイン電極6との間の領域に、半導体層4が形成される。

0197

つぎに、図11(e)に示すように、塗布工程が行われる。この工程において対象とする塗布層は、互いに電気特性が異なる塗布層11aまたは塗布層11bである。この工程では、記録される情報に対応して、基板1上の複数のメモリ素子のそれぞれにおけるソース電極5とドレイン電極6との間の領域に、ゲート絶縁層3とは反対側から半導体層4と接するように塗布層11aまたは塗布層11bが形成される。例えば、メモリ素子130に対しては、ソース電極5とドレイン電極6との間の領域に、半導体層4を覆うように、塗布層11aの形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、塗布層11aが形成される。メモリ素子131に対しては、ソース電極5とドレイン電極6との間の領域に、半導体層4を覆うように、塗布層11bの形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、塗布層11bが形成される。このようにして、基板1上の複数のメモリ素子は、塗布層11aおよび塗布層11bのいずれを有するかによって電気特性が互いに異なる(すなわち、記録される情報が互いに異なる)二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイを作製することができる。また、メモリ素子130および131に対して互いに異なる電気特性を与えるための方法としては、上述した以外にも、塗布層11aまたは11bのいずれか一方のみを形成する方法でもよい。

0198

またこの工程における塗布法は、上述した塗布工程の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。

0199

上述したように、本発明のメモリアレイを製造する際は、半導体層を形成する前の各工程において、同一基板上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、半導体層を塗布法により特定のメモリ素子だけに選択的に形成したり、互いに電気特性が異なる二種類の半導体層を、塗布法によりメモリ素子ごとに作り分けたりすることができる。

0200

上述したメモリアレイの製造方法のいずれにおいても、塗布法という簡便な方法を用いることで、同一工程で、「0」または「1」のいずれかの情報を記録することが可能なメモリ素子を作り分けることができる。

0201

このようないずれの製造方法も、それぞれ記録情報の異なる多数のメモリアレイを製造する際に、プロセス面およびコスト面において有利である。それぞれ記録情報の異なる各メモリアレイは、「0」の情報を記録するメモリ素子と「1」の情報を記録するメモリ素子とを任意に組み合わせた配列が相異するものである。メモリアレイごとに、これら二種類のメモリ素子の配列を、相異させるように形成しようとすると、例えば、メモリアレイごとに対応するフォトマスクが必要となるなどの理由により、通常、プロセスやコストが増加する。本発明のメモリアレイの製造方法によれば、半導体層などの塗布層の形成対象とするメモリ素子の位置を、マスクを用いず簡易にメモリアレイごとに変化させることができ、これにより、上記二種類のメモリ素子の配列が相異する多種類のメモリアレイを製造することができる。そのため、それぞれ記録情報の異なる多数のメモリアレイを、簡便なプロセス、かつ低コストで製造することが可能となる。

0202

(整流回路の製造方法)
本発明に係る整流回路の製造方法について説明する。本発明に係る整流回路の製造方法は、整流回路の整流素子におけるソース電極とドレイン電極との間の領域に、整流作用のある機能層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象の整流素子を構成する電極やゲート絶縁層、整流作用のある機能層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係る整流回路の整流素子を製造することができる。さらに、整流回路を構成するコンデンサを電気的に整流素子と接続することにより整流回路を製造することができる。コンデンサは一般的に使用されるものであればよく、製造方法は特に限定されない。さらに必要に応じてトランジスタ、抵抗素子等を電気的に接続しても良い。またそれぞれを電気的に接続する方法も電気的に導通を取ることが出来れば、いかなる方法でも良く、接続部の幅および厚みは任意である。

0203

整流回路の整流素子の製造方法は特に制限はないが、一例を図12を用いて説明する。まず、図12(a)に示すように、基板1上にゲート電極2を前述の方法で形成する。次に図12(b)に示すようにゲート絶縁層3を形成する。次に図12(c)に示すように、ゲート絶縁層3の上部にソース電極5およびドレイン電極6を、同一の材料を用いて前述の方法で同時に形成する。次に図12(d)に示すように、ソース電極5とドレイン電極6間に整流作用のある機能層7を前述の方法で形成する。整流作用のある機能層の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。次に、図示しないが、ドレイン電極6とゲート電極2を導電体の配線により電気的に接続することにより整流回路の整流素子を作製できる。

0204

(ロジック回路の製造方法)
本発明に係るロジック回路の製造方法について説明する。本発明に係るロジック回路の製造方法は、ロジック回路のロジック素子におけるソース電極とドレイン電極との間の領域に、チャネル層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のロジック素子を構成する電極やゲート絶縁層、チャネル層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るロジック回路のロジック素子を製造することができる。

0205

ロジック回路のロジック素子の製造方法は特に制限はないが、pチャネル型トランジスタおよびnチャネル型トランジスタを含む場合、製造コスト、プロセス簡便性の観点から、pチャネル型トランジスタとnチャネル型トランジスタを別々に形成するのではなく、同時に形成することが好ましい。そのため、同一構造であることが好ましい。

0206

ここで、同時に形成するとは、その電極や層の形成に必要なプロセスを1回行うことで、2つの電極や層をともに形成することをいう。
これらの工程はいずれも、pチャネル型トランジスタとnチャネル型トランジスタの構造が異なる場合であっても適用可能であるが、それらが同一構造である場合の方が適用が容易である。

0207

以下、ロジック回路のロジック素子の製造方法の一例を具体的に説明する。まず、図13(a)に示すように、基板1上のpチャネル型トランジスタ領域310にゲート電極2を、nチャネル型トランジスタ311にゲート電極2を、前述の方法で形成する。次に図13(b)に示すようにpチャネル型トランジスタ310およびnチャネル型トランジスタ311のゲート絶縁層3を形成する。次に図13(c)に示すようにpチャネル型トランジスタ310およびnチャネル型トランジスタ311のゲート絶縁層3の上部にソース電極5およびドレイン電極6を、同一の材料を用いて前述の方法で同時に形成する。次に図13(d)に示すようにpチャネル型トランジスタ310およびnチャネル型トランジスタ311のソース電極5とドレイン電極6間それぞれにチャネル層8を前述の方法で形成する。次に図13(e)に示すように、nチャネル型トランジスタのチャネル層8を覆うように第2絶縁層10を前述の方法で形成することによりロジック回路のロジック素子を作製できる。

0208

なお、材料の使用効率向上、材料種類が少なくなることから、pチャネル型トランジスタ310およびnチャネル型トランジスタ311のゲート電極2は同一材料であることが好ましい。同様の理由でpチャネル型トランジスタ310およびnチャネル型トランジスタ311のチャネル層8は同一材料であることが好ましい。また、チャネル層8の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。

0209

(集積回路の製造方法)
本発明に係る集積回路の製造方法について説明する。本発明に係る集積回路の製造方法は、製造対象となるメモリアレイ、整流回路、およびロジック回路の形成方法は前述の通りである。これらの回路を形成することで、本発明に係る集積回路を製造することができる。

0210

本発明の集積回路の製造方法は、前記第1の半導体層、前記第2の半導体層、および前記第3の半導体層のすべてを塗布および乾燥して形成することが好ましい。すなわち、前記半導体層、前記整流作用のある機能層および前記チャネル層のすべてを塗布および乾燥して形成する工程を含むことが好ましい。さらに、本発明の集積回路の製造方法は、前記第1の半導体層、前記第2の半導体層、および前記第3の半導体層のすべてを同一工程で塗布および乾燥して形成することが好ましい。すなわち、前記半導体層、前記整流作用のある機能層および前記チャネル層のすべてを同一工程で塗布および乾燥して形成することが好ましい。

0211

なお、材料の使用効率、材料種類が少なくなることや、プロセス簡便性の観点から、以下の(1)〜(4)の工程を含むことが好ましい。
(1)前記第1の半導体素子のゲート電極と、前記第2の半導体素子のゲート電極と、前記第3の半導体素子のゲート電極とを同一工程で形成する工程;
(2)前記第1の半導体素子のゲート絶縁層と、前記第2の半導体素子のゲート絶縁層と、前記第3の半導体素子のゲート絶縁層とを同一工程で形成する工程;
(3)前記第1の半導体素子のソース電極または/およびドレイン電極と、前記第2の半導体素子のソース電極または/およびドレイン電極と、前記第3の半導体素子のソース電極または/およびドレイン電極とを同一工程で形成する工程;
(4)前記第1の半導体層と、前記第2の半導体層と、前記第3の半導体層と、を同一工程で形成する工程。

0212

すなわち、以下の(1)〜(4)の工程を含むことが好ましい。
(1)メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート電極を、同一工程で形成する工程;
(2)メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート絶縁層、を同一工程で形成する工程;
(3)メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のソース電極または/およびドレイン電極を、同一工程で形成する工程;
(4)メモリアレイのメモリ素子の半導体層と、整流回路の整流素子の整流作用のある機能層と、ロジック回路のロジック素子のチャネルと、を同一工程で形成する工程。

0213

なお、材料の使用効率、材料種類が少なくなる観点から、前記第1の半導体層、前記第2の半導体層、および前記第3の半導体層の形成のために塗布する組成物が、すべて同一の組成物であることが好ましい。すなわち、前記半導体層、前記整流作用のある機能層、および前記チャネル層の形成のために塗布する組成物が、すべて同一の組成物であることが好ましい。

0214

また、前記第2の半導体層の形成のために塗布する組成物の濃度と、前記第3の半導体層の形成のために塗布する組成物の濃度とが異なることが好ましい。すなわち、整流回路の整流素子の整流作用のある機能層の形成のために塗布する組成物の濃度と、ロジック回路のロジック素子のチャネル層の形成のために塗布する組成物の濃度とが異なることが好ましい。または、前記第2の半導体層の形成のために塗布する組成物の塗布量と、前記第3の半導体層の形成のために塗布する組成物の塗布量とが異なることが好ましい。すなわち、整流回路の整流素子の整流作用のある機能層の形成のために塗布する組成物の塗布量と、ロジック回路のロジック素子のチャネル層の形成のために塗布する組成物の塗布量とが異なることが好ましい。これにより、整流回路の整流素子は低電力損失が、ロジック回路のロジック素子は高速動作が可能となる。

0215

<無線通信装置>
次に、本発明の集積回路を含有する無線通信装置について説明する。この無線通信装置は、例えばRFIDのような、リーダ/ライタに搭載されたアンテナから送信される搬送波をRFIDタグが受信することで電気通信を行う装置である。具体的な動作は、例えばリーダ/ライタに搭載されたアンテナから送信された無線信号を、RFIDタグのアンテナが受信し、整流回路により直流電流に変換されRFIDタグが起電する。次に、起電されたRFIDタグは、無線信号からコマンドを受信し、コマンドに応じた動作を行う。その後、コマンドに応じた結果の回答をRFIDタグのアンテナからリーダ/ライタのアンテナへ無線信号を送信する。なお、コマンドに応じた動作は少なくとも公知の復調回路動作制御ロジック回路、変調回路などを含むロジック回路で行われる。

0216

本発明の無線通信装置は、上述の集積回路と、上述の集積回路に電気的に接続されたアンテナと、を少なくとも有するものである。より具体的な構成としては、例えば図14に示すように、アンテナ1000で受信した外部からの変調波信号の整流を行い各部に電源を供給する整流回路501、上記変調波信号を復調して制御回路502aへ送る復調回路502b、制御回路502aから送られたデータを変調してアンテナ1000に送り出す変調回路502c、復調回路502bで復調されたデータのメモリアレイ503への書込みおよびメモリアレイ503からデータを読み出して変調回路502cへの送信を行う制御回路502aからなるロジック回路で構成され、各回路部が電気的に接続された無線通信装置が挙げられる。前記ロジック回路には、さらに必要に応じて、適宜、コンデンサ、抵抗素子、ダイオードなどを含んでいても良い。

0217

アンテナ、コンデンサ、抵抗素子、ダイオード、などは一般的に使用されるものであればよく、用いられる材料、形状は特に限定はされない。またそれぞれを電気的に接続する材料も、一般的に使用されうる導電材料であればいかなるものでもよい。接続方法も電気的に導通を取ることができれば、いかなる方法でもよく、接続部の幅、厚みは任意である。

0218

以下、本発明を実施例に基づいてさらに具体的に説明する。なお、本発明は下記実施例に限定されるものではない。

0219

半導体溶液の作製例1;半導体溶液A
CNT1を1.0mgと、クロロホルム50mL加え、超音波洗浄機を用いて1時間分散した。さらにこの分散液5mLを分取し100mLに希釈してさらに超音波洗浄機を用いて2時間分散しCNT分散液Aを得た。得られたCNT分散液Aをメンブレンフィルター(孔径10μm、直径25mm、ミリポア社製オムニポアメンブレン)を用いて濾過を行い、長さ10μm以上のCNTを除去し、半導体溶液Aを得た。

0220

半導体溶液の作製例2;半導体溶液B1、半導体溶液B2
まず、ポリ(3−ヘキシルチオフェン)(P3HT)(アルドリッチ(株)製)2.0mgのクロロホルム10ml溶液にCNT1(CNI社製、単層CNT、純度95%)を1.0mg加え、氷冷しながら超音波ホモジナイザー(東京理化器械(株)製VCX−500)を用いて出力20%で4時間超音波撹拌し、CNT分散液B(溶媒に対するCNT複合体濃度0.96g/l)を得た。

0221

次に、半導体層を形成するための半導体溶液の作製を行った。上記CNT分散液Bをメンブレンフィルター(孔径10μm、直径25mm、ミリポア社製オムニポアメンブレン)を用いてろ過を行い、長さ10μm以上のCNT複合体を除去した。得られた濾液にo−DCB(和光純薬工業(株)製)5mlを加えた後、ロータリーエバポレーターを用いて、低沸点溶媒であるクロロホルムを留去し、溶媒をo−DCBで置換し、CNT分散液B’を得た。CNT分散液B’1mlにo−DCB3mLを加え、半導体溶液B1(溶媒に対するCNT複合体濃度0.03g/l)、CNT分散液B’1mlにo−DCB1.5mLを加え、半導体溶液B2(溶媒に対するCNT複合体濃度0.06g/l)とした。

0222

組成物の作製例1;ゲート絶縁層溶液A
メチルトリメトキシシラン61.29g(0.45モル)、2−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン12.31g(0.05モル)、およびフェニルトリメトキシシラン99.15g(0.5モル)をプロピレングリコールモノブチルエーテル(沸点170℃)203.36gに溶解し、これに、水54.90g、リン酸0.864gを撹拌しながら加えた。得られた溶液をバス温105℃で2時間加熱し、内温を90℃まで上げて、主として副生するメタノールからなる成分を留出せしめた。次いでバス温130℃で2.0時間加熱し、内温を118℃まで上げて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめた後、室温まで冷却し、固形分濃度26.0重量%のポリシロキサン溶液Aを得た。得られたポリシロキサンの重量平均分子量は6000であった。

0223

得られたポリシロキサン溶液Aを10gはかり取り、プロピレングリコールモノエチルエーテルアセテート(以下、PGMEAという)54.4gを混合して、室温にて2時間撹拌し、ゲート絶縁層溶液Aを得た。

0224

実施例1
図2に示すメモリアレイのメモリ素子、図2に示す整流回路の整流素子、図6に示すロジック回路のロジック素子を作製した。まず、ガラス製の基板1(膜厚0.7mm)上に、抵抗加熱法により、マスクを通してクロムを5nmおよび金を50nm真空蒸着し、これにより、図2に示すメモリアレイのメモリ素子110、111、112、113のゲート電極2、第一の配線101、102、図2に示す整流回路の整流素子のゲート電極2、図6に示すロジック回路のロジック素子のゲート電極2を形成した。つぎに、エチルシリケート28(商品名、コルコート(株)製)を上記基板上にスピンコート塗布(2000rpm×30秒)し、窒素気流下200℃、1時間熱処理することによって、膜厚600nmの各素子のゲート絶縁層3を形成した。つぎに、抵抗加熱法により、金を膜厚50nmになるように真空蒸着し、その上にフォトレジスト(商品名“LC100−10cP”、ロームアンドハース株式会社製)をスピンコート法で塗布(1000rpm×20秒)し、100℃で10分間加熱乾燥した。

0225

ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナーキヤノン株式会社製、PLA−501F)を用いて、マスクを介してパターン露光した後、自動現像装置産業株式会社製、AD−2000)を用いて、2.38重量%の水酸化テトラメチルアンモニウム水溶液(商品名“ELM−D”、三菱ガス化学株式会社製)で70秒間シャワー現像し、続いて水で30秒間洗浄した。その後、エッチング処理液(商品名“AURUM−302”、関東化学株式会社製)で5分間エッチング処理した後、水で30秒間洗浄した。ついで、剥離液(商品名“AZリムーバ100”、AZエレクトロニックマテリアルズ株式会社製)に5分間浸漬してレジスト剥離し、水で30秒間洗浄後、120℃で20分間加熱乾燥することで、メモリ素子、整流素子、ロジック素子のソース電極5、ドレイン電極6、メモリアレイの第2の配線103、104を形成した。

0226

メモリアレイのメモリ素子およびロジック回路のロジック素子のソース電極5およびドレイン電極6の幅は200μmとし、これらの電極間の距離は20μm、整流回路の整流素子のソース電極5およびドレイン電極6の幅は500μmとし、これらの電極間の距離は20μmとした。上記のように各電極が形成された基板1上において、メモリアレイのメモリ素子110、113、整流回路の整流素子、およびロジック回路のロジック素子に、100plの半導体溶液Aをインクジェット法で塗布し、ホットプレート上で窒素気流下、150℃で30分間の熱処理を行うことによってメモリアレイのメモリ素子の半導体層、整流回路の整流素子の整流作用のある機能層、およびロジック回路中のロジック素子のチャネル層を形成した。このようにして、実施例1の集積回路を得た。次にロジック回路のロジック素子のチャネル層の画像を原子間力顕微鏡Dimension Icon(ブルカー・エイエックスエス株式会社製)を用いて取得し、任意の1μm2当たりに存在するCNT複合体の総長さを測定したところ、8μmであった。また同様に整流回路の整流素子の半導体層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、8μmであった。

0227

(評価)
つぎに、実施例1のメモリアレイを構成するメモリ素子におけるソース電極とドレイン電極との間の電気特性、つまりメモリ素子におけるゲート電極の電圧(Vg)を変えたときの、ソース・ドレイン間電流(Id)を測定した。この測定には半導体特性評価システム4200−SCS型(ケースレーインスツルメンツ株式会社製)を用い、大気中で測定した。これにより、具体的には、Vg=−3V、Vsd=−5VにおけるIdの値を測定した。結果を表1に示す。表1を参照して分かるように、実施例1における、半導体層4を有するメモリ素子110およびメモリ素子113と、半導体層4を有していないメモリ素子111およびメモリ素子112とにおいて、ソース電極とドレイン電極との間を流れるIdに十分な差があった。この結果から、実施例1について、メモリ素子110およびメモリ素子113と、メモリ素子111およびメモリ素子112との間で、互いに異なる情報が記録されていることを確認することができた。

0228

次に、実施例1の整流回路の整流素子の電流−電圧特性を測定した。ゲート電極およびドレイン電極を金線で電気的に接続し、ソース電極を入力、ゲート電極およびドレイン電極を出力とする2端子法で測定した。測定は、大気中(気温20℃、湿度35%)で実施し、整流作用が得られることを確認した。次に、上記整流回路の整流素子を用いて図5に示す整流回路を構成した。キャパシタ202の容量値は、100[pF]である。上記整流回路の整流素子のソース電極を入力端子201に接続し、前記整流回路の整流素子のゲート電極およびドレイン電極をキャパシタ202および出力端子203に接続した。キャパシタ202の反対側の電極は、接地電位と電気的に接続した。入力端子201に1GHzの交流電圧(電圧振幅±5[V])を入力した際、出力端子203に出力された直流電圧は、平均値1.0[V]、ばらつき0.8[V]であった。

0229

次に、実施例1のロジック回路のロジック素子のゲート電圧(Vg)を変えたときのソース・ドレイン間電流(Id)−ソース・ドレイン間電圧(Vsd)特性を測定した。測定には半導体特性評価システム4200−SCS型(ケースレーインスツルメンツ株式会社製)を用い、大気中で測定した。Vg=+30〜−30Vに変化させたときのVsd=−5VにおけるIdの値の変化から線形領域の移動度、またId−Vgグラフにおける線形部分の延長線とVg軸との交点からしきい値電圧を求めた。

0230

実施例2
整流回路の整流素子の整流作用のある機能層を、半導体溶液B1の代わりに半導体溶液B2を用いたこと以外は、実施例1と同様にして集積回路を作製した。次にロジック回路のロジック素子のチャネル層の画像を原子間力顕微鏡Dimension Icon(ブルカー・エイエックスエス株式会社製)を用いて取得し、任意の1μm2当たりに存在するCNT複合体の総長さを測定したところ、10μmであった。また同様に整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、25μmであった。

0231

実施例3
整流回路の整流素子の整流作用のある機能層を、半導体溶液B1を1000pl滴下して形成したこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、11μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは53μmであった。

0232

実施例4
整流回路の整流素子の整流作用のある機能層を、半導体溶液B1を300pl滴下して形成し、ロジック回路のロジック素子のチャネル層を、半導体溶液B1を70pl滴下して形成したこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、8μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは15μmであった。

0233

実施例5
整流回路の整流素子の整流作用のある機能層を、半導体溶液B1を5000pl滴下し、ロジック回路のロジック素子のチャネル層を、半導体溶液B1を3000pl滴下して形成して形成したこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、82μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは102μmであった。

0234

実施例6
ロジック回路のロジック素子のチャネル層を、半導体溶液B1を250pl滴下して形成して形成したこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、18μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは27μmであった。

0235

実施例7
ロジック回路のロジック素子のチャネル層を、半導体溶液B1を10pl滴下して形成して形成したこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、2μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは23μmであった。

0236

実施例8
図2に示すメモリアレイのメモリ素子、図4に示す整流回路の整流素子、図7に示すロジック回路のロジック素子(pチャネル型トランジスタ、およびnチャネル型トランジスタ)を作製した。まず、ガラス製の基板1(膜厚0.7mm)上に、抵抗加熱法により、マスクを通してクロムを5nmおよび金を50nm真空蒸着し、これにより、メモリアレイのメモリ素子110、111、112、113のゲート電極2、第一の配線101、102、整流回路の整流素子のゲート電極、ロジック回路のロジック素子(pチャネル型トランジスタ、およびnチャネル型トランジスタ)のゲート電極を形成した。つぎに、エチルシリケート28(商品名、コルコート(株)製)を上記基板上にスピンコート塗布(2000rpm×30秒)し、窒素気流下200℃、1時間熱処理することによって、膜厚600nmの各素子のゲート絶縁層3を形成した。つぎに、抵抗加熱法により、金を膜厚50nmになるように真空蒸着し、その上にフォトレジスト(商品名“LC100−10cP”、ローム・アンド・ハース株式会社製)をスピンコート法で塗布(1000rpm×20秒)し、100℃で10分間加熱乾燥した。

0237

ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー(キヤノン株式会社製、PLA−501F)を用いて、マスクを介してパターン露光した後、自動現像装置(滝沢産業株式会社製、AD−2000)を用いて、2.38重量%の水酸化テトラメチルアンモニウム水溶液(商品名“ELM−D”、三菱ガス化学株式会社製)で70秒間シャワー現像し、続いて水で30秒間洗浄した。その後、エッチング処理液(商品名“AURUM−302”、関東化学株式会社製)で5分間エッチング処理した後、水で30秒間洗浄した。ついで、剥離液(商品名“AZリムーバ100”、AZエレクトロニックマテリアルズ株式会社製)に5分間浸漬してレジストを剥離し、水で30秒間洗浄後、120℃で20分間加熱乾燥することで、メモリ素子、整流素子、ロジック素子のソース電極5、ドレイン電極6、メモリアレイの第2の配線103、104を形成した。

0238

メモリアレイのメモリ素子、およびロジック回路のロジック素子のソース電極5およびドレイン電極6の幅は200μmとし、これらの電極間の距離は20μm、整流回路の整流素子のソース電極5およびドレイン電極6の幅は500μmとし、これらの電極間の距離は20μmとした。上記のように電極が形成された基板1上において、メモリアレイのメモリ素子110、113に、100plの半導体溶液B1を、整流回路の整流素子に、100plの半導体溶液B2を、ロジック回路のロジック素子(pチャネル型トランジスタ、およびnチャネル型トランジスタ)に200plの半導体溶液B1をインクジェット法で塗布し、ホットプレート上で窒素気流下、150℃で30分間の熱処理を行うことによってメモリ素子の半導体層、ロジック素子のチャネル層、整流素子の整流作用のある機能層を形成した。次にDBU(東京化成工業製、一級)をロジック回路のnチャネル型トランジスタのチャネル層上にチャネル層を覆うように50μL滴下し、窒素気流下150℃、1時間熱処理することによって第2絶縁層を形成し、nチャネル型トランジスタを得た。このようにして、実施例8の集積回路を得た。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、16μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは24μmであった。

0239

実施例9
エチルシリケート28の代わりに、ゲート絶縁層溶液Aを用いたこと以外は、実施例2と同様にして集積回路を作製した。実施例1同様に、ロジック回路のロジック素子のチャネル層中の1μm2当たりに存在するCNT複合体の総長さを測定したところ、11μmであった。また整流回路の整流素子の整流作用のある機能層中の1μm2当たりに存在するCNT複合体の総長さは28μmであった。

0240

実施例

0241

0242

1基板
2ゲート電極
3ゲート絶縁層
4半導体層
5ソース電極
6ドレイン電極
7整流作用のある機能層
8チャネル層
9 半導体層
10 nチャネル型トランジスタの第2絶縁層
11a,11b塗布層
20配線
100メモリアレイ
101,102 第一の配線
103,104 第二の配線
110,111,112,113 メモリアレイのメモリ素子
120,121,130,131 メモリアレイのメモリ素子
200整流回路の整流素子
201入力端子
202コンデンサ
203出力端子
300,310 pチャネル型トランジスタ
301,311 nチャネル型トランジスタ
501 整流回路
502ロジック回路
502a制御回路
502b復調回路
502c変調回路
503 メモリアレイ
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