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図面 (20)

課題・解決手段

一対の信号線配線される半導体集積回路において、それらの信号線の配線形状を簡素化する。出力回路は、所定の差動信号正側出力端子および負側出力端子から出力する。論理回路には、それぞれのゲート所定方向に配列された複数の正側トランジスタとそれぞれのゲートが所定方向に配列された複数の負側トランジスタとが配置される。正側信号線は、正側出力端子から前記所定方向に沿って配線されて複数の正側トランジスタのそれぞれの前記ゲートと正側出力端子とを接続する。負側信号線は、負側出力端子から前記所定方向に沿って配線されて複数の負側トランジスタのそれぞれのゲートと負側出力端子とを接続する。

概要

背景

従来より、半導体集積回路においては、クロック信号および反転クロック信号からなる差動信号に同期して動作する同期回路が用いられている。例えば、差動信号に同期して動作するマスタラッチおよびスレーブラッチ所定方向に配列する半導体集積回路が提案されている(例えば、特許文献1参照。)。この半導体集積回路では、マスタラッチおよびスレーブラッチの内部において、複数のトランジスタのそれぞれのゲートを、ラッチ配列方向と異なる方向に一列に配列している。

概要

一対の信号線配線される半導体集積回路において、それらの信号線の配線形状を簡素化する。出力回路は、所定の差動信号を正側出力端子および負側出力端子から出力する。論理回路には、それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが所定方向に配列された複数の負側トランジスタとが配置される。正側信号線は、正側出力端子から前記所定方向に沿って配線されて複数の正側トランジスタのそれぞれの前記ゲートと正側出力端子とを接続する。負側信号線は、負側出力端子から前記所定方向に沿って配線されて複数の負側トランジスタのそれぞれのゲートと負側出力端子とを接続する。

目的

本技術はこのような状況に鑑みて生み出されたものであり、一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

所定の差動信号正側出力端子および負側出力端子から出力する出力回路と、それぞれのゲート所定方向に配列された複数の正側トランジスタとそれぞれのゲートが前記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、前記正側出力端子から前記所定方向に沿って配線されて前記複数の正側トランジスタのそれぞれの前記ゲートと前記正側出力端子とを接続する正側信号線と、前記負側出力端子から前記所定方向に沿って配線されて前記複数の負側トランジスタのそれぞれの前記ゲートと前記負側出力端子とを接続する負側信号線とを具備する半導体集積回路

請求項2

前記差動信号は、クロック信号と前記クロック信号を反転した信号とを含み、前記出力回路は、前記クロック信号を反転するインバータを含み、前記論理回路は、前記差動信号に同期してデータを保持して出力するマスタラッチと、前記差動信号に同期して前記出力されたデータを保持するスレーブラッチとを含む請求項1記載の半導体集積回路。

請求項3

前記マスタラッチおよび前記スレーブラッチは、前記所定方向に配列される請求項2記載の半導体集積回路。

請求項4

前記マスタラッチおよび前記スレーブラッチは、前記所定方向に垂直な方向に配列される請求項2記載の半導体集積回路。

請求項5

前記所定方向に垂直な方向に沿って電源線接地線とが配線され、前記電源線と接地線とは前記所定方向において交互に配線される請求項2記載の半導体集積回路。

請求項6

前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、前記出力回路は、前記選択信号を反転するインバータを含み、前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含む請求項1記載の半導体集積回路。

請求項7

前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、前記出力回路は、前記差動信号に従って複数のデータのいずれかを選択する第1マルチプレクサを含み、前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択する第2マルチプレクサを含む請求項1記載の半導体集積回路。

請求項8

前記差動信号は、第1差動信号および第2差動信号を含み、前記論理回路は、前記所定方向に配列された第1回路および第2回路を含み、前記出力回路は、前記第1差動信号を生成して前記第1回路に出力する第1インバータと、前記第2差動信号を生成して前記第2回路に出力する第2インバータとを備える請求項1記載の半導体集積回路。

請求項9

前記所定方向における前記出力回路および前記論理回路のそれぞれのサイズが異なる請求項1記載の半導体集積回路。

請求項10

前記論理回路は、二次元格子状に配列された複数の回路を含む請求項1記載の半導体集積回路。

請求項11

前記正側信号線および前記負側信号線は、前記出力回路内において前記所定方向に垂直な方向に折り曲げられる請求項1記載の半導体集積回路。

技術分野

0001

本技術は、半導体集積回路に関する。詳しくは、差動信号により動作する半導体集積回路に関する。

背景技術

0002

従来より、半導体集積回路においては、クロック信号および反転クロック信号からなる差動信号に同期して動作する同期回路が用いられている。例えば、差動信号に同期して動作するマスタラッチおよびスレーブラッチ所定方向に配列する半導体集積回路が提案されている(例えば、特許文献1参照。)。この半導体集積回路では、マスタラッチおよびスレーブラッチの内部において、複数のトランジスタのそれぞれのゲートを、ラッチ配列方向と異なる方向に一列に配列している。

先行技術

0003

特開2013−175633号公報

発明が解決しようとする課題

0004

上述の従来技術では、複数のトランジスタのそれぞれのゲートを一列に配列したため、それらのゲートへ差動信号を供給する一対のクロック信号線を、その列に沿って直線状に配線することができる。しかしながら、ゲートの配列方向と異なる所定方向に配列したマスタラッチおよびスレーブラッチの両方に差動信号を分配する必要がある。このため、ゲートの配列方向に配線したクロック信号線を、その方向と異なる所定方向に折り曲げるか分岐しなければならず、クロック信号線の配線形状が複雑になるという問題がある。配線形状が複雑化すると、寄生容量や製造ばらつきが増大するなどの弊害が生じるため、信号線の配線形状は簡素なものであることが望ましい。

0005

本技術はこのような状況に鑑みて生み出されたものであり、一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化することを目的とする。

課題を解決するための手段

0006

本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、所定の差動信号を正側出力端子および負側出力端子から出力する出力回路と、それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが上記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、上記正側出力端子から上記所定方向に沿って配線されて上記複数の正側トランジスタのそれぞれの上記ゲートと上記正側出力端子とを接続する正側信号線と、上記負側出力端子から上記所定方向に沿って配線されて上記複数の負側トランジスタのそれぞれの上記ゲートと上記負側出力端子とを接続する負側信号線とを具備する半導体集積回路である。これにより、正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。

0007

また、この第1の側面において、上記差動信号は、クロック信号と上記クロック信号を反転した信号とを含み、上記出力回路は、上記クロック信号を反転するインバータを含み、上記論理回路は、上記差動信号に同期してデータを保持して出力するマスタラッチと、上記差動信号に同期して上記出力されたデータを保持するスレーブラッチとを含むものであってもよい。これにより、差動信号に同期してマスタラッチおよびスレーブラッチにデータが保持されるという作用をもたらす。

0008

また、この第1の側面において、上記マスタラッチおよび上記スレーブラッチは、上記所定方向に配列されてもよい。これにより、所定方向に配列されたマスタラッチおよびスレーブラッチにおいて正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。

0009

また、この第1の側面において、上記マスタラッチおよび上記スレーブラッチは、上記所定方向に垂直な方向に配列されてもよい。これにより、所定方向に垂直な方向に配列されたマスタラッチおよびスレーブラッチにおいて正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。

0010

また、この第1の側面において、上記所定方向に垂直な方向に沿って電源線接地線とが配線され、上記電源線と接地線とは上記所定方向において交互に配線されてもよい。これにより、所定方向に垂直な方向に配線された電源線および接地線を介して電源が供給されるという作用をもたらす。

0011

また、この第1の側面において、上記差動信号は、選択信号と上記選択信号を反転した信号とを含み、上記出力回路は、上記選択信号を反転するインバータを含み、上記論理回路は、上記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含むものであってもよい。これにより、上記差動信号に従って複数のデータのいずれかが選択されるという作用をもたらす。

0012

また、この第1の側面において、上記差動信号は、選択信号と上記選択信号を反転した信号とを含み、上記出力回路は、上記差動信号に従って複数のデータのいずれかを選択する第1マルチプレクサを含み、上記論理回路は、上記差動信号に従って複数のデータのいずれかを選択する第2マルチプレクサを含むものであってもよい。これにより、インバータが削減されるという作用をもたらす。

0013

また、この第1の側面において、上記差動信号は、第1差動信号および第2差動信号を含み、上記論理回路は、上記所定方向に配列された第1回路および第2回路を含み、上記出力回路は、上記第1差動信号を生成して上記第1回路に出力する第1インバータと、上記第2差動信号を生成して上記第2回路に出力する第2インバータとを備えてもよい。これにより、複数のインバータにより複数の差動信号が出力されるという作用をもたらす。

0014

また、この第1の側面において、上記所定方向における上記出力回路および上記論理回路のそれぞれのサイズが異なってもよい。これにより、サイズの異なる出力回路および論理回路において正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。

0015

また、この第1の側面において、上記論理回路は、二次元格子状に配列された複数の回路を含むものであってもよい。これにより、二次元格子状に配列された複数の回路において正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。

0016

また、この第1の側面において、上記正側信号線および上記負側信号線は、上記出力回路内において上記所定方向に垂直な方向に折り曲げられてもよい。これにより、所定方向に折り曲げられた正側信号線および負側信号線が配線されるという作用をもたらす。

発明の効果

0017

本技術によれば、一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

図面の簡単な説明

0018

本技術の第1の実施の形態における電子装置の一構成例を示すブロック図である。
本技術の第1の実施の形態における分配部の一構成例を示す回路図である。
本技術の第1の実施の形態における選択部の一構成例を示すブロック図である。
本技術の第1の実施の形態におけるマルチプレクサの一構成例を示す回路図である。
本技術の第1の実施の形態における保持部の一構成例を示すブロック図である。
本技術の第1の実施の形態における前段フリップフロップの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるマスタラッチの一構成例を示す回路図である。
本技術の第1の実施の形態におけるスレーブラッチの一構成例を示す回路図である。
本技術の第1の実施の形態における半導体基板積層構造を説明するための図である。
本技術の第1の実施の形態におけるトランジスタ層配線レイアウトの一例を示す平面図である。
本技術の第1の実施の形態におけるメタル層の配線レイアウトの一例を示す平面図である。
本技術の第1の実施の形態におけるトランジスタ層およびメタル層の配線レイアウトの一例を示す平面図である。
本技術の第1の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。
本技術の第1の実施の形態における電源線と接地線との上下関係を逆にしたインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。
本技術の第1の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第2の実施の形態における電子装置の一構成例を示すブロック図である。
本技術の第2の実施の形態におけるマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第3の実施の形態における電子装置の一構成例を示すブロック図である。
本技術の第3の実施の形態における分配部の一構成例を示す回路図である。
本技術の第3の実施の形態における選択部の一構成例を示すブロック図である。
本技術の第3の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第3の実施の形態におけるインバータの位置を変更した配線レイアウトの一例を示す平面図である。
本技術の第4の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第4の実施の形態におけるマルチプレクサの高さを変更した配線レイアウトの一例を示す平面図である。
本技術の第5の実施の形態における配線レイアウトの一例を示す平面図である。
本技術の第5の実施の形態におけるスタンダードセルを追加した配線レイアウトの一例を示す平面図である。
本技術の第6の実施の形態における分配部の一構成例を示す回路図である。
本技術の第6の実施の形態における選択部の一構成例を示すブロック図である。
本技術の第6の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第7の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。
本技術の第8の実施の形態における分配部の一構成例を示す回路図である。
本技術の第8の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。
本開示に係る技術が適用され得るIoTステム9000の概略的な構成の一例を示す図である。

実施例

0019

以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.第1の実施の形態(回路を配列した方向に信号線を配線した例)
2.第2の実施の形態(ラッチを配列した方向に信号線を配線した例)
3.第3の実施の形態(マルチプレクサを配列した方向に信号線を配線した例)
4.第4の実施の形態(高さの異なる複数の回路を配列した方向に信号線を配線した例)
5.第5の実施の形態(二次元格子状に配列された回路の列方向に信号線を配線した例)
6.第6の実施の形態(複数のインバータとマルチプレクサとを配列した方向に信号線を配線した例)
7.第7の実施の形態(回路を配列した方向に配線した信号線を、その方向と異なる方向に折り曲げた例)
8.第8の実施の形態(インバータおよびラッチを配列した方向に信号線を配線し、その方向と異なる方向に複数のラッチを配列した例)
9.応用例

0020

<1.第1の実施の形態>
[電子装置の構成例]
図1は、本技術の実施の形態における電子装置100の一構成例を示すブロック図である。この電子装置100は、半導体集積回路200が設けられた半導体基板101を備える。電子装置100としては、デジタルカメラスマートフォンなどの様々な機器や装置が想定される。半導体集積回路200は、分配部201、選択部202および保持部204を備える。

0021

分配部201は、差動信号を選択部202および保持部204内の回路のそれぞれに分配するものである。この分配部201には、クロック信号CKおよび選択信号SELが入力される。分配部201は、クロック信号CKを反転してクロック信号CKBを生成し、そのクロック信号CKBをさらに反転してクロック信号CKBBを生成する。また、分配部201は、選択信号SELを反転して選択信号SELBを生成する。そして、分配部201は、選択信号SELおよびSELBからなる差動信号を選択部202に供給し、クロック信号CKBおよびCKBBからなる差動信号を保持部204に供給する。

0022

選択部202は、選択信号SELおよびSELBに従って複数のデータのいずれかを選択するものである。この選択部202には、4ビットの入力データが入力され、それらのうち1ビットは保持部204から入力される。4ビットを構成する1ビットの入力データのそれぞれをIN1、IN2、IN3およびIN4とし、それらのうち入力データIN4が保持部204から入力されるものとする。

0023

選択部202は、選択信号SELおよびSELBに従って入力データIN1およびIN2のいずれかを選択して出力データY1として保持部204に出力する。また、選択部202は、選択信号SELおよびSELBに従って入力データIN3およびIN4のいずれかを選択して出力データY2として保持部204に出力する。

0024

保持部204は、クロック信号CKBおよびCKBBに同期して2ビットのデータを保持するものである。この保持部204は、クロック信号CKBおよびCKBBに同期して、選択部202からの出力データY1を保持する。そして、保持部204は、その保持したデータを入力データIN4として選択部202に帰還させるとともに出力データOUT1として出力する。また、保持部204は、クロック信号CKBおよびCKBBに同期して、選択部202からの出力データY2を保持し、その保持したデータを出力データOUT2として出力する。

0025

[分配部の構成例]
図2は、本技術の第1の実施の形態における分配部201の一構成例を示す回路図である。この分配部201は、P型トランジスタ211および213と、N型トランジスタ212および214と、インバータ215とを備える。P型トランジスタ211および213と、N型トランジスタ212および214とのそれぞれは、例えば、MOS(Metal-Oxide-Semiconductor)トランジスタである。

0026

P型トランジスタ211およびN型トランジスタ212は、電源端子接地端子との間において直列に接続される。これらのP型トランジスタ211およびN型トランジスタ212のゲートには、クロック信号CKが入力される。また、P型トランジスタ211およびN型トランジスタ212の接続点は、保持部204とP型トランジスタ213およびN型トランジスタ214のゲートとに接続される。この接続点からの信号は、クロック信号CKBに該当する。

0027

P型トランジスタ213およびN型トランジスタ214は、電源端子と接地端子との間において直列に接続される。これらのP型トランジスタ213およびN型トランジスタ214の接続点は、保持部204に接続される。この接続点からの信号は、クロック信号CKBBに該当する。

0028

インバータ215は、選択信号SELを反転して選択信号SELBとして選択部202に出力するものである。

0029

[選択部の構成例]
図3は、本技術の第1の実施の形態における選択部202の一構成例を示すブロック図である。この選択部202は、それぞれ2入力1出力のマルチプレクサ203および220を備える。

0030

マルチプレクサ203は、選択信号SELおよびSELBに従って入力データIN3およびIN4のいずれかを選択して出力データY2として保持部204に出力するものである。マルチプレクサ220は、選択信号SELおよびSELBに従って入力データIN1およびIN2のいずれかを選択して出力データY1として保持部204に出力するものである。

0031

[マルチプレクサの構成例]
図4は、本技術の第1の実施の形態におけるマルチプレクサ220の一構成例を示す回路図である。このマルチプレクサ220は、P型トランジスタ221、223、225および227と、N型トランジスタ222、224、226および228と、インバータ229とを備える。P型トランジスタ221、223、225および227と、N型トランジスタ222、224、226および228とのそれぞれは、例えば、MOSトランジスタである。

0032

P型トランジスタ221および225と、N型トランジスタ226および222とは、電源端子と接地端子との間において直列に接続される。P型トランジスタ221およびN型トランジスタ222のゲートには、入力データIN1が入力される。P型トランジスタ225のゲートには、分配部201からの選択信号SELが入力され、N型トランジスタ226のゲートには、分配部201からの選択信号SELBが入力される。また、P型トランジスタ225およびN型トランジスタ226の接続点は、インバータ229の入力端子に接続される。

0033

P型トランジスタ223および227と、N型トランジスタ228および224とは、電源端子と接地端子との間において直列に接続される。P型トランジスタ223およびN型トランジスタ224のゲートには、入力データIN2が入力される。P型トランジスタ227のゲートには、分配部201からの選択信号SELBが入力され、N型トランジスタ228のゲートには、分配部201からの選択信号SELが入力される。また、P型トランジスタ227およびN型トランジスタ228の接続点は、インバータ229の入力端子に接続される。

0034

インバータ229は、入力端子に入力されたデータを反転するものである。このインバータ229は、反転したデータを出力データY1として保持部204へ出力する。

0035

上述の接続構成により、マルチプレクサ220は、入力データIN1およびIN2のいずれかを選択信号SELおよびSELBに従って選択し、出力データY1として出力する。

0036

なお、マルチプレクサ203の構成は、マルチプレクサ220と同様である。

0037

[保持部の構成例]
図5は、本技術の第1の実施の形態における保持部204の一構成例を示すブロック図である。この保持部204は、前段フリップフロップ205と後段フリップフロップ206とを備える。

0038

前段フリップフロップ205は、クロック信号CKBおよびCKBBに同期して、選択部202からの出力データY1を保持するものである。この前段フリップフロップ205は、保持したデータを出力データOUT1として出力し、また、入力データIN4として選択部202に帰還させる。

0039

後段フリップフロップ206は、クロック信号CKBおよびCKBBに同期して、選択部202からの出力データY2を保持するものである。この後段フリップフロップ206は、保持したデータを出力データOUT2として出力する。

0040

[フリップフロップの構成例]
図6は、本技術の第1の実施の形態における前段フリップフロップ205の一構成例を示すブロック図である。この前段フリップフロップ205は、マスタラッチ250およびスレーブラッチ260を備える。

0041

マスタラッチ250は、クロック信号CKBおよびCKBBに同期して、選択部202からの出力データY1を反転して保持するものである。このマスタラッチ250は、保持したデータをスレーブラッチ260に出力する。

0042

スレーブラッチ260は、クロック信号CKBおよびCKBBに同期して、マスタラッチ250からのデータを保持するものである。このスレーブラッチ260は、保持したデータを出力データOUT1として出力し、また、入力データIN4として選択部202に帰還させる。

0043

なお、後段フリップフロップ206の構成は、スレーブラッチが選択部202へデータを出力しない点以外は、前段フリップフロップ205と同様である。

0044

[ラッチの構成例]
図7は、本技術の第1の実施の形態におけるマスタラッチ250の一構成例を示す回路図である。このマスタラッチ250は、P型トランジスタ251、N型トランジスタ252、クロックトインバータ253およびインバータ254を備える。P型トランジスタ251およびN型トランジスタ252は、例えば、MOSトランジスタである。

0045

P型トランジスタ251およびN型トランジスタは、選択部202とインバータ254の入力端子との間において並列に接続される。また、P型トランジスタ251のゲートにはクロック信号CKBBが入力され、N型トランジスタ252のゲートにはクロック信号CKBが入力される。また、P型トランジスタ251およびN型トランジスタ252は、データ線401を介して選択部202と接続される。

0046

インバータ254は、P型トランジスタ251およびN型トランジスタ252からの入力データY1、または、クロックトインバータ253から帰還したデータを反転するものである。このインバータ254は、反転したデータを入力データSINとしてスレーブラッチ260と、クロックトインバータ253の入力端子とに出力する。

0047

クロックトインバータ253は、クロック信号CKBおよびCKBBに従って、インバータ254からのデータを反転し、インバータ254の入力端子に帰還させるものである。また、インバータ254は、データ線402を介してクロックトインバータ253と接続される。

0048

上述の接続構成により、マスタラッチ250は、クロック信号CKBおよびCKBBに同期して、出力データY1を反転して保持し、出力する。

0049

図8は、本技術の第1の実施の形態におけるスレーブラッチ260の一構成例を示す回路図である。このスレーブラッチ260は、P型トランジスタ261および263と、N型トランジスタ262および264と、インバータ265、266および267とを備える。P型トランジスタ261および263とN型トランジスタ262および264とのそれぞれは、例えば、MOSトランジスタである。

0050

P型トランジスタ261およびN型トランジスタ262は、マスタラッチ250と、インバータ265の入力端子との間において並列に接続される。また、P型トランジスタ261のゲートには、クロック信号CKBが入力され、N型トランジスタ262のゲートにはクロック信号CKBBが入力される。

0051

インバータ265は、P型トランジスタ261およびN型トランジスタ262からの入力データSIN、または、P型トランジスタ263およびN型トランジスタ264から帰還したデータを反転するものである。このインバータ265は、反転したデータをインバータ266および267に出力する。

0052

インバータ266は、インバータ265からのデータを反転し、P型トランジスタ263およびN型トランジスタ264に帰還させるものである。また、インバータ266は、反転したデータを入力データIN4として、選択部202にも帰還させる。

0053

P型トランジスタ263およびN型トランジスタ264は、インバータ266と、インバータ265との間において並列に接続される。また、P型トランジスタ263のゲートには、クロック信号CKBBが入力され、N型トランジスタ264のゲートにはクロック信号CKBが入力される。

0054

インバータ267は、インバータ265からのデータを反転し、出力データOUT1として出力するものである。

0055

上述の接続構成により、スレーブラッチ260は、クロック信号CKBおよびCKBBに同期して、入力データSINを保持し、出力データOUT1として出力する。

0056

図9は、本技術の第1の実施の形態における半導体基板101の積層構造を説明するための図である。この半導体基板101は、積層されたトランジスタ層102およびメタル層103からなる。以下、半導体基板101の基板平面に平行な所定方向をX方向とし、X方向に垂直な方向をY方向とする。

0057

[配線レイアウトの例]
図10は、本技術の第1の実施の形態におけるトランジスタ層102の配線レイアウトの一例を示す平面図である。このトランジスタ層102には、X方向に沿ってP層311などの複数のP層と、N層312などの複数のN層とが設けられる。また、Y方向にクロック信号線301などの複数のクロック信号線が配線される。

0058

図11は、本技術の第1の実施の形態におけるメタル層103の配線レイアウトの一例を示す平面図である。このメタル層103には、電源線341および343と、接地線342および344とがX方向に配線される。また、電源線と接地線とはY方向において交互に配線される。

0059

図12は、本技術の第1の実施の形態におけるトランジスタ層102およびメタル層103の配線レイアウトの一例を示す平面図である。同図は、トランジスタ層102およびメタル層103を重ね、図10および図11に記載されていない個所を拡大したものである。

0060

クロック信号CKBを伝送するクロック信号線302と、クロック信号CKBBを伝送するクロック信号線303とは、Y方向に直線状に配線される。一方、出力データY1を伝送するデータ線401と入力データSINを伝送するデータ線402とは、直線状に配線されない。例えば、データ線401は、クロック信号線302にゲートが接続されたトランジスタと、クロック信号線303にゲートが接続されたトランジスタとの両方に接続される。したがって、データ線401は2つに分岐し、その一方はY方向に延びてクロック信号線302に対応するトランジスタに接続される。また、分岐した他方は、クロック信号線302および303の下部を回り込んで、クロック信号線303に対応するトランジスタに接続される。

0061

また、データ線402も、クロック信号線302にゲートが接続されたトランジスタと、クロック信号線303にゲートが接続されたトランジスタとの両方に接続される。このため、データ線402は2つに分岐し、その一方はデータ線401の外側を回り込んでクロック信号線303に対応するトランジスタに接続される。また、分岐した他方は、クロック信号線302および303の下部を回り込んで、クロック信号線302に対応するトランジスタに接続される。

0062

このように、データ線401および402の配線形状が複雑であるのに対し、クロック信号線302および303の配線形状は、簡素である。一般に配線形状が複雑になると、コンタクト個数が多くなって寄生容量が増大し、その影響により信号の波形なまり、動作速度の低下や消費電力の増大が生じるおそれがある。

0063

また、配線形状が複雑になると、配線形状の辺や頂点の個数が増大し、配線層乗り換える際にビア数が増大する。この結果、製造ばらつきが増大するおそれがある。これにより、回路の特性のばらつきの増大や、歩留まりの低下が生じてしまう。さらに微細化が進むほど、ゲート電極を含む信号線を折り曲げる構成がデザインルール禁止されることが多くなり、複雑な配線形状では、対応が困難となる。特に、複数の論理回路を一つの大きなセル実装するマルチビットセルと呼ばれる設計手法では、実装する回路数が増大するため、上述の問題がより深刻となる。

0064

しかしながら、電子装置100では、クロック信号線302や303の配線形状を簡素化したため、クロック信号線の寄生容量や製造ばらつきの増大を抑制することができ、動作速度や消費電力の面で優れた特性を実現できる。一方、データ線401および402の配線形状は複雑になるものの、通常、クロック信号に対して、データの入出力頻度は少ないため、配線形状の複雑化による消費電力への影響は少ない。このため、電子装置100全体としては、寄生容量や製造ばらつきの影響を抑制することができる。

0065

図13は、本技術の第1の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。半導体基板101の基板平面上において、スタンダードセル310、320および330がY方向に配列される。ここで、「スタンダードセル」は、X方向のサイズ(幅)と、Y方向のサイズ(高さ)とが標準化されたセルを意味する。すなわち、スタンダードセル310、320および330のそれぞれの幅および高さは略同一である。

0066

スタンダードセル310および320の間には、接地線342が配線される。また、スタンダードセル330からスタンダードセル310への方向を上方向として、スタンダードセル310の上側には、電源線341が配線される。また、スタンダードセル320および330の間には電源線343が配線され、スタンダードセル330の下側には接地線344が配線される。

0067

スタンダードセル310には、X方向に伸びるP層311およびN層312が形成され、クロック信号CKを伝送するクロック信号線301がY方向に配線される。P層311は、N層312より上側に配置される。また、クロック信号CKBを伝送するクロック信号線302と、クロック信号CKBBを伝送するクロック信号線303とがY方向に沿って配線される。

0068

また、スタンダードセル310には、図2に例示した、P型トランジスタ211およびN型トランジスタ212からなるインバータと、P型トランジスタ213およびN型トランジスタ214からなるインバータとが配置される。これらのトランジスタは、P層311やN層312上に形成される。また、クロック信号線302上には、P型トランジスタ211およびN型トランジスタ212からなるインバータの出力端子であるコンタクト501が設けられる。一方、クロック信号線303上には、P型トランジスタ213およびN型トランジスタ214からなるインバータの出力端子であるコンタクト502が設けられる。

0069

なお、コンタクト501は、特許請求の範囲に記載の正側出力端子の一例であり、コンタクト502は、特許請求の範囲に記載の負側出力端子の一例である。また、クロック信号線302は、特許請求の範囲に記載の正側信号線の一例であり、クロック信号線303は、特許請求の範囲に記載の負側信号線の一例である。

0070

スタンダードセル320には、X方向に伸びるN層321およびP層322が形成され、クロック信号線302および303がY方向に通過する。N層321は、P層322より上側に配置される。また、スタンダードセル320には、図7に例示したマスタラッチ250が配置される。

0071

また、P層322に形成されるN型トランジスタのゲート電極514と、N層321に形成されるP型トランジスタのゲート電極512とはY方向に配列されている。ゲート電極512は、出力線511を介してコンタクト501と接続され、ゲート電極のそれぞれの間にはゲート間配線513や515が配線される。これらの出力線511、ゲート電極512、ゲート間配線513、ゲート電極514およびゲート間配線515などにより、クロック信号線302が形成される。同様に、クロック信号線303も、出力線521、ゲート電極522、ゲート間配線523、ゲート電極524およびゲート間配線525などにより形成される。図13におけるゲート電極512は、図7におけるクロックトインバータ253内のP型トランジスタのゲート電極に該当し、図13におけるゲート電極514は、図7におけるN型トランジスタ252のゲート電極に該当する。図13におけるゲート電極522は、図7におけるP型トランジスタ251のゲート電極に該当し、図13におけるゲート電極514は、図7におけるクロックトインバータ253内のN型トランジスタのゲート電極に該当する。

0072

スタンダードセル330には、X方向に伸びるP層331およびN層332が形成され、クロック信号線302および303がY方向に配線される。P層331は、N層332より上側に配置される。また、スタンダードセル330には、図8に例示したスレーブラッチ260が配置される。

0073

なお、スタンダードセル310は、特許請求の範囲に記載の出力回路の一例であり、スタンダードセル320および330は、特許請求の範囲に記載の論理回路の一例である。また、クロックトインバータ253内のP型トランジスタ、および、N型トランジスタ252は、特許請求の範囲に記載の複数の正側トランジスタの一例である。また、P型トランジスタ251、および、クロックトインバータ253内のN型トランジスタは、特許請求の範囲に記載の複数の負側トランジスタの一例である。

0074

ここで、インバータ、マスタラッチおよびスレーブラッチをX方向に配列し、それらのラッチ内でクロック信号線をY方向に配線する構成を想定する。この構成では、クロック信号線を途中で折り曲げるか、分岐させる必要が生じ、配線形状が複雑化してしまう。

0075

これに対して、電子装置100では、インバータ、マスタラッチおよびスレーブラッチをY方向に配列し、クロック信号線302および303もY方向に配線している。これにより、クロック信号線の形状を簡素化し、寄生容量や製造ばらつきの増大を抑制することができる。

0076

インバータやラッチをY方向に配列せずとも、配線層を積層構造にすれば、配線形状を簡素化することができるが、複数層にすると寄生容量が増大して、動作速度の低下や消費電力の増大などの弊害が生じてしまう。また、スタンダードセルの高さや幅を大きくして配線リソースを確保しても、配線形状を若干簡素化することができるが、実装面積が増大してしまう。

0077

インバータやラッチをY方向に配列することにより、配線層の積層構造にしたり、セルサイズを増大したりせずに、クロック信号線の配線形状を簡素化することができる。

0078

なお、マスタラッチおよびスレーブラッチを1つずつ、すなわちフリップフロップを1個配置しているが、フリップフロップを2個以上配置することもできる。これにより、シフトレジスタなどを実現することができる。また、マスタラッチをスレーブラッチの上方に配置しているが、逆にスレーブラッチをマスタラッチの上方に配置することもできる。

0079

なお、電源線341を接地線342の上側に配線しているが、この上下関係を図14に例示するように逆にしてもよい。この場合には、接地線344および電源線343の上下も逆にし、スタンダードセル310、320および330のそれぞれのP層およびN層の上下も逆にすればよい。

0080

図15は、本技術の第1の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。半導体基板101の基板平面上において、スタンダードセル350、360および370がY方向に配列される。

0081

スタンダードセル350には、X方向に伸びるP層351およびN層352が形成され、選択信号SELを伝送する選択信号線304と、選択信号SELBを伝送する選択信号線305がY方向に配線される。また、スタンダードセル350には、図2に例示したインバータ215が配置される。

0082

なお、選択信号線304は、特許請求の範囲に記載の正側信号線の一例であり、選択信号線305は、特許請求の範囲に記載の負側信号線の一例である。

0083

スタンダードセル360には、X方向に伸びるN層361およびP層362が形成され、選択信号線304および305がY方向に通過する。N層361は、P層362より上側に配置される。また、スタンダードセル360には、図3に例示したマルチプレクサ203が配置される。

0084

スタンダードセル370には、X方向に伸びるP層371およびN層372が形成され、選択信号線304および305がY方向に配線される。P層371は、N層372より上側に配置される。また、スタンダードセル370には、図3に例示したマルチプレクサ220が配置される。

0085

なお、スタンダードセル350は、特許請求の範囲に記載の出力回路の一例であり、スタンダードセル360および370は、特許請求の範囲に記載の論理回路の一例である。

0086

上述したように、インバータおよびマルチプレクサをY方向に配列し、選択信号線304および305もY方向に配線したため、選択信号線の形状を簡素化し、寄生容量や製造ばらつきの増大を抑制することができる。

0087

このように、本技術の第1の実施の形態では、インバータ、ラッチおよびマルチプレクサをY方向に配列したため、差動信号を伝送する一対のクロック信号線302および303をY方向に直線状に配線して、その形状を簡素化することができる。これにより、寄生容量や製造ばらつきの増大を抑制することができる。

0088

<2.第2の実施の形態>
上述の第1の実施の形態では、半導体集積回路200内で、選択信号SELの反転を行っていたが、反転を行うインバータの分、半導体集積回路200内の回路規模が増大してしまう。この第2の実施の形態の電子装置100は、インバータを削減した点において第1の実施の形態と異なる。

0089

図16は、本技術の第2の実施の形態における電子装置100の一構成例を示すブロック図である。この第2の実施の形態の電子装置100は、半導体集積回路200内に、分配部201および保持部204を配置していない点において第1の実施の形態と異なる。

0090

図17は、本技術の第2の実施の形態におけるマルチプレクサの配線レイアウトの一例を示す平面図である。この第2の実施の形態の半導体基板101は、インバータを配置したスタンダードセル350が設けられない点において第1の実施の形態と異なる。また、マルチプレクサを配置したスタンダードセル360内において、選択信号線304および305のそれぞれの一端にコンタクトが設けられる。

0091

なお、スタンダードセル360は、特許請求の範囲における出力回路の一例であり、スタンダードセル370は、特許請求の範囲における論理回路の一例である。また、スタンダードセル360に配置されるマルチプレクサは、特許請求の範囲に記載の第1マルチプレクサの一例であり、スタンダードセル370に配置されるマルチプレクサは、特許請求の範囲に記載の第2マルチプレクサの一例である。

0092

なお、第2の実施の形態の半導体集積回路200には保持部204が配置されていないが、さらに保持部204を配置することもできる。この場合には、図13に例示した配線レイアウトにおいて、インバータを配置したスタンダードセル310を削減すればよい。

0093

このように、本技術の第2の実施の形態では、インバータを削減したため、その分、半導体集積回路200の回路規模を削減することができる。

0094

<3.第3の実施の形態>
上述の第1の実施の形態では、マルチプレクサ203および220により、4入力2出力の回路を実現していたが、2つのマルチプレクサでは、入出力データ数が増大した際に、対応することができないおそれがある。この第3の実施の形態の半導体集積回路200は、マルチプレクサの個数を増大した点において第1の実施の形態と異なる。

0095

図18は、本技術の第3の実施の形態における電子装置100の一構成例を示すブロック図である。この第3の電子装置100は、半導体集積回路200内に保持部204を設けない点において第1の実施の形態と異なる。

0096

図19は、本技術の第3の実施の形態における分配部201の一構成例を示すブロック図である。この第3の実施の形態の分配部201は、P型トランジスタ211および213と、N型トランジスタ212および214とを備えない点において第1の実施の形態と異なる。

0097

図20は、本技術の第3の実施の形態における選択部202の一構成例を示すブロック図である。この第3の実施の形態の選択部202は、マルチプレクサ207および208をさらに備える点において第1の実施の形態と異なる。

0098

マルチプレクサ207および208の回路構成は、マルチプレクサ220と同様である。マルチプレクサ207は、選択信号SELおよびSELBに従って入力データIN5およびIN6のいずれかを選択して出力データY3として出力する。また、マルチプレクサ208は、選択信号SELおよびSELBに従って入力データIN7およびIN8のいずれかを選択して出力データY4として出力する。

0099

図21は、本技術の第3の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。第3の実施の形態の半導体基板101には、スタンダードセル380および390がさらに配置される。なお、同図において、P層、N層、電源線および接地線は省略されている。

0100

上側から順に、スタンダードセル350、360、370、380および390がY方向に配列される。また、スタンダードセル380には、マルチプレクサ207が配置され、スタンダードセル390には、マルチプレクサ208が配置される。

0101

ここで、図21では、インバータを設けたスタンダードセル350を最も上側に配置しているが、インバータの位置は最上位に限定されない。例えば、図22のように、上から2番目にインバータを配置することもできる。

0102

なお、電子装置100内に4個のマルチプレクサを配置しているが、マルチプレクサの個数は4個に限定されない。

0103

このように、本技術の第3の実施の形態では、マルチプレクサの個数を2個から4個に増大したため、入出力データ数を4入力2出力から8入力4出力に増大することができる。

0104

<4.第4の実施の形態>
上述の第3の実施の形態では、スタンダードセルのサイズを一定に揃えていたが、一部のスタンダードセル内の回路が複雑化すると、その規定のサイズ内に回路を配置することができないおそれがある。この第4の実施の形態の電子装置100は、一部のスタンダードセルのサイズを拡大した点において第3の実施の形態と異なる。

0105

図23は、本技術の第4の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第4の実施の形態の配線レイアウトは、インバータに対応するスタンダードセル350の高さが、他のスタンダードセルの2倍である点において第3の実施の形態と異なる。なお、スタンダードセル350の高さは、他のスタンダードセルの3倍以上であってもよい。このように、規定値よりも高いスタンダードセルは、マルチハイトのスタンダードセルと呼ばれる。

0106

なお、インバータを配置したスタンダードセル350をマルチハイトとしているが、この構成に限定されない。図24に例示するように、スタンダードセル350の高さを規定値にし、マルチプレクサを配置したスタンダードセル360や370をマルチハイトとすることもできる。また、ラッチを配置したスタンダードセルをマルチハイトとすることもできる。

0107

このように、本技術の第4の実施の形態では、スタンダードセル350の高さを、他のスタンダードセルよりも高くしたため、他のスタンダードセルよりも複雑な回路をスタンダードセル350内に配置することができる。

0108

<5.第5の実施の形態>
上述の第3の実施の形態では、マルチプレクサをY方向にのみ配列していたが、マルチプレクサの個数を多くするほど、半導体集積回路200のY方向のサイズが増大して半導体基板101内に収まらなくなるおそれがある。この第5の実施の形態の電子装置100は、Y方向に加えてX方向にもマルチプレクサを配列した点において第3の実施の形態と異なる。

0109

図25は、本技術の第5の実施の形態における配線レイアウトの一例を示す平面図である。この第5の実施の形態の半導体基板101には、スタンダードセル400、410、420、430、440、450、460および470がさらに配置される。これらの追加されたスタンダードセルには、例えば、マルチプレクサが配置される。

0110

インバータが設けられたスタンダードセル350は、例えば、上から3番目に配置される。また、スタンダードセル350以外のセルは、X方向およびY方向に配列される。言い換えれば、2次元格子状に配列される。例えば、スタンダードセル350の上側と下側とのそれぞれにおいて、2行×3列に他のスタンダードセルが配列される。

0111

選択信号線304および305は、スタンダードセル350を含む列においてY方向に配線される。また、これらの選択信号線は、スタンダードセル350内においてX方向に分岐され、スタンダードセル350を含まない他の2列において、さらにY方向に分岐される。

0112

なお、インバータを設けたスタンダードセル350の行は、他のスタンダードセルを配列していないが、図26に例示するように、スタンダードセル350の両側にさらにスタンダードセルを配列することもできる。

0113

また、マルチプレクサの他、ラッチを設けたスタンダードセルをX方向およびY方向に配列することもできる。ラッチを設けたスタンダードセルを二次元格子状に配列することにより、例えば、複数ビットを保持するマルチビットフリップフロップを実現することができる。

0114

このように、本技術の第5の実施の形態では、スタンダードセルを二次元格子状に配列するため、スタンダードセル数が増大しても、Y方向における半導体集積回路200のサイズの増大を抑制することができる。

0115

<6.第6の実施の形態>
上述の第3の実施の形態では、1個のインバータにより1個の差動信号を生成して4個のマルチプレクサを制御していたが、インバータが1個では、それらのマルチプレクサを複数の差動信号により制御することができない。この第6の実施の形態の電子装置100は、インバータの個数を増大した点において第3の実施の形態と異なる。

0116

図27は、本技術の第6の実施の形態における分配部201の一構成例を示す回路図である。この第6の実施の形態の分配部201は、インバータ216をさらに備える点において第3の実施の形態と異なる。

0117

インバータ215には選択信号SEL1が入力され、インバータ216には選択信号SEL2が入力される。インバータ215は、選択信号SEL1を反転して選択信号SEL1Bを生成して選択部202に供給する。インバータ216は、選択信号SEL2を反転して選択信号SEL2Bを生成して選択部202に供給する。

0118

なお、選択信号SEL1およびSEL1Bからなる差動信号は、特許請求の範囲に記載の第1差動信号の一例であり、選択信号SEL2およびSEL2Bからなる差動信号は、特許請求の範囲に記載の第2差動信号の一例である。また、インバータ215は、特許請求の範囲に記載の第1インバータの一例であり、インバータ216は、特許請求の範囲に記載の第2インバータの一例である。

0119

図28は、本技術の第6の実施の形態における選択部202の一構成例を示す回路図である。第6の実施の形態においてマルチプレクサ203および220は、選択信号SEL1およびSEL1Bに従って2つの入力データのいずれかを選択する。また、マルチプレクサ207および208は、選択信号SEL2およびSEL2Bに従って2つの入力データのいずれかを選択する。

0120

図29は、本技術の第6の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第6の実施の形態において、スタンダードセル350は、上から3番目に配置され、このスタンダードセル350には、図27に例示したインバータ215および216が配置される。

0121

また、スタンダードセル350から上方にY方向に沿って選択信号線304および305が配線され、スタンダードセル350から下方にY方向に沿って選択信号線306および307が配線される。スタンダードセル350は、選択信号線304および305を介して選択信号SEL1およびSEL1Bをスタンダードセル360および370に供給する。また、スタンダードセル350は、選択信号線306および307を介して選択信号SEL2およびSEL2Bをスタンダードセル380および390に供給する。

0122

なお、スタンダードセル360および370は、特許請求の範囲に記載の第1回路の一例であり、スタンダードセル380および390は、特許請求の範囲に記載の第2回路の一例である。

0123

なお、スタンダードセル350は、2個のインバータにより2個の差動信号を供給しているが、インバータおよび差動信号の個数は2個に限定されず、3個以上のインバータにより3個以上の差動信号を供給することもできる。

0124

このように、本技術の第6の実施の形態では、インバータの個数を1個から2個に増大したため、2個の差動信号を複数のマルチプレクサに供給することができる。

0125

<7.第7の実施の形態>
上述の第3の実施の形態では、Y方向に沿って直線状に配線した選択信号線304および305を介して、インバータは、同じ列に配列されたマルチプレクサに差動信号を供給していた。しかし、マルチプレクサ以外の回路や素子をインバータと同じ列に配列する際に、それらの回路等の配置により、一部のマルチプレクサを同じ列に配列することができないことがある。この第7の実施の形態の電子装置100は、選択信号線をX方向に折り曲げる点において第3の実施の形態と異なる。

0126

図30は、本技術の第7の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第7の実施の形態において、スタンダードセル350は、上から3番目に配置され、スタンダードセル360および370は、スタンダードセル350と別の列に配置される。一方、スタンダードセル380および390は、スタンダードセル350と同じ列に配列される。

0127

選択信号線304および305は、同じ列のスタンダードセル350、380および390内において、Y方向に配線される。しかし、スタンダードセル360および370は、別の列に配列されるため、選択信号線304および305は、インバータを設けたスタンダードセル350内のコンタクトの部分などでX方向に折り曲げられて、スタンダードセル360および370の列まで配線される。そして、選択信号線304および305は、Y方向に折り曲げられてスタンダードセル360および370に配線される。

0128

なお、マスタラッチやスレーブラッチがインバータと同じ列でない場合においても、同様にインバータ内でクロック信号線をX方向に折り曲げて配線することができる。

0129

このように、本技術の第7の実施の形態では、Y方向に直線状に配線した選択信号線を、スタンダードセル350内でX方向に折り曲げて配線するため、一部のマルチプレクサをインバータと異なる列に配置することができる。これにより、回路のレイアウトの自由度を高くすることができる。

0130

<8.第8の実施の形態>
上述の第1の実施の形態では、マスタラッチおよびスレーブラッチをY方向に配列していたが、このレイアウトでは、半導体集積回路200のY方向のサイズが大きくなってしまう。この第8の実施の形態の電子装置100は、マスタラッチおよびスレーブラッチをX方向に配列した点において第1の実施の形態と異なる。

0131

図31は、本技術の第8の実施の形態における分配部201の一構成例を示す回路図である。第8の実施の形態の分配部201は、P型トランジスタ211−1および213−1と、N型トランジスタ212−1および214−1とをさらに備える。P型トランジスタ211−1および213−1と、N型トランジスタ212−1および214−1の接続構成は、P型トランジスタ211および213と、N型トランジスタ212および214と同様である。P型トランジスタ211−1および213−1と、N型トランジスタ212−1および214−1とのそれぞれは、例えば、MOSトランジスタである。

0132

P型トランジスタ211およびN型トランジスタ212からなるインバータは、クロック信号CKを反転してクロック信号CKBMを生成する。P型トランジスタ213およびN型トランジスタ214からなるインバータは、クロック信号CKBMを反転してクロック信号CKBBMを生成する。

0133

また、P型トランジスタ211−1およびN型トランジスタ212−1からなるインバータは、クロック信号CKを反転してクロック信号CKBSを生成する。P型トランジスタ213−1およびN型トランジスタ214−1からなるインバータは、クロック信号CKBSを反転してクロック信号CKBBSを生成する。

0134

図32は、本技術の第8の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。マスタラッチを配置したスタンダードセル320と、スレーブラッチを配置したスタンダードセル330とはX方向に配列される。また、スタンダードセル310と、スタンダードセル320または330とはY方向に配列される。また、クロック信号線308および309がさらに配線される。

0135

クロック信号線302および303は、スタンダードセル310および320内において、Y方向に配線される。クロック信号線308および309は、スタンダードセル310および330内において、Y方向に配線される。スタンダードセル310は、クロック信号CKからクロック信号CKBMおよびCKBBMを生成してクロック信号302および303を介してマスタラッチ(スタンダードセル320)へ出力する。また、スタンダードセル310は、クロック信号CKからクロック信号CKBSおよびCKBBSを生成してクロック信号308および309を介してスレーブラッチ(スタンダードセル330)へ出力する。

0136

なお、スタンダードセル310は、クロック信号CKBMおよびCKBSを生成せずにクロック信号CKBのみを生成し、クロック信号線302を分岐してマスタラッチのみならずスレーブラッチにも供給してもよい。この場合には、例えば、図31におけるP型トランジスタ211およびN型トランジスタ212からなるインバータの出力を、P型トランジスタ213、N型トランジスタ214、P型トランジスタ213−1およびN型トランジスタ214−1に入力すればよい。

0137

スタンダードセル310と、スタンダードセル320または330とをY方向に配列したため、クロック信号線302、303、308および309をY方向に直線状に配線することができる。

0138

なお、クロック信号CKBMやCKBBMを生成するインバータ内のトランジスタの閾値電圧ゲート長およびゲート幅を、クロック信号CKBSやCKBBSを生成するインバータ内のトランジスタと異なる値にしてもよい。これにより、例えば、マスタラッチの動作速度をスレーブラッチよりも遅くしてセットアップタイムを確保しつつ、スレーブ側へのデータ伝搬イミングを高速化することができる。

0139

また、マスタラッチおよびスレーブラッチからなるフリップフロップを1個配置しているが、フリップフロップを2個以上配置することもできる。この場合には、例えば、スタンダードセル320の下方に、2個目以降のマスタラッチを設けたスタンダードセルをY方向に配列し、スタンダードセル330の下方に2個目以降のスレーブラッチを設けたスタンダードセルをY方向に配列すればよい。このように、Y方向にクロック信号線を伸ばし、スタンダードセルを追加することにより、保持するビット数を容易に増加することができる。

0140

このように、本技術の第8の実施の形態では、マスタラッチを配置したスタンダードセル320と、スレーブラッチを配置したスタンダードセル330とをX方向に配列したため、半導体集積回路200のY方向のサイズを小さくすることができる。

0141

<9.応用例>
本開示に係る技術は、いわゆる「物のインターネット」であるIoT(Internet of things)と呼ばれる技術へ応用可能である。IoTとは、「物」であるIoTデバイス9100が他のIoTデバイス9003、インターネット、クラウド9005などに接続され、情報交換することにより相互に制御する仕組みである。IoTは、農業、家、自動車、製造、流通エネルギー、など様々な産業に利用できる。

0142

図33は、本開示に係る技術が適用され得るIoTシステム9000の概略的な構成の一例を示す図である。
IoTデバイス9001には、温度センサー湿度センサー照度センサー加速度センサー距離センサー画像センサーガスセンサー人感センサーなどの各種センサーなどが含まれる。また、IoTデバイス9001には、スマートフォン、携帯電話ウェアラブル端末ゲーム機器などの端末を含めてもよい。IoTデバイス9001は、AC電源DC電源電池非接触給電、いわゆるエナジーハーベストなどにより給電される。IoTデバイス9001は、有線無線近接無線通信などにより通信することができる。通信方式は3G/LTE、WiFi、IEEE802.15.4、Bluetooth、Zigbee(登録商標)、Z−Waveなどが好適に用いられる。IoTデバイス9001は、これらの通信手段の複数を切り替えて通信してもよい。

0143

IoTデバイス9001は、1対1、星状ツリー状メッシュ状のネットワークを形成してもよい。IoTデバイス9001は、直接に、またはゲートウエイ9002を通して、外部のクラウド9005に接続してもよい。IoTデバイス9001には、IPv4、IPv6、6LoWPANなどによって、アドレスが付与される。IoTデバイス9001から収集されたデータは、他のIoTデバイス9003、サーバ9004、クラウド9005などに送信される。IoTデバイス9001からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析機械学習データマイニングクラスタ分析判別分析、組み合わせ分析時系列分析など様々な手段でデータをコンピュータ9008で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視可視化、自動化、最適化、など様々なサービスを提供することができる。

0144

本開示に係る技術は、家に関するデバイス、サービスにも応用可能である。家におけるIoTデバイス9001には、洗濯機乾燥機ドライヤ電子レンジ食洗機冷蔵庫オーブン炊飯器調理器具ガス器具火災報知器サーモスタットエアコンテレビレコーダオーディオ照明機器温水器給湯器掃除機扇風機空気清浄器セキュリティカメラ、錠、扉・シャッター開閉装置スプリンクラートイレ温度計体重計血圧計などが含まれる。さらにIoTデバイス9001には、太陽電池燃料電池蓄電池ガスメータ電力メータ分電盤を含んでもよい。
家におけるIoTデバイス9001の通信方式は、低消費電力タイプの通信方式が望ましい。また、IoTデバイス9001は屋内ではWiFi、屋外では3G/LTEにより通信するようにしてもよい。クラウド9005上にIoTデバイス制御用の外部サーバ9006を設置し、IoTデバイス9001を制御してもよい。IoTデバイス9001は、家庭機器の状況、温度、湿度電力使用量家屋内外の人・動物存否などのデータを送信する。家庭機器から送信されたデータは、クラウド9005を通じて、外部サーバ9006に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなIoTデバイス9001は、音声認識技術を利用することにより、音声によりコントロールすることができる。

0145

また各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機照明などに送付することで、それらの電源をオンオフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。

0146

以上、本開示に係る技術が適用され得るIoTシステム9000の一例について説明した。本開示に係る技術は、以上説明した構成のうち、IoTデバイス9001に好適に適用され得る。具体的には、図1に例示した電子装置100をIoTデバイス9001として用いることにより、信号線の配線形状を簡素化して、寄生容量や製造ばらつきの増大を抑制することができる。

0147

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

0148

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

0149

なお、本技術は以下のような構成もとることができる。
(1)所定の差動信号を正側出力端子および負側出力端子から出力する出力回路と、
それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが前記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、
前記正側出力端子から前記所定方向に沿って配線されて前記複数の正側トランジスタのそれぞれの前記ゲートと前記正側出力端子とを接続する正側信号線と、
前記負側出力端子から前記所定方向に沿って配線されて前記複数の負側トランジスタのそれぞれの前記ゲートと前記負側出力端子とを接続する負側信号線と
を具備する半導体集積回路。
(2)前記差動信号は、クロック信号と前記クロック信号を反転した信号とを含み、
前記出力回路は、前記クロック信号を反転するインバータを含み、
前記論理回路は、
前記差動信号に同期してデータを保持して出力するマスタラッチと、
前記差動信号に同期して前記出力されたデータを保持するスレーブラッチと
を含む
前記(1)記載の半導体集積回路。
(3)前記マスタラッチおよび前記スレーブラッチは、前記所定方向に配列される
前記(2)記載の半導体集積回路。
(4)前記マスタラッチおよび前記スレーブラッチは、前記所定方向に垂直な方向に配列される
前記(2)記載の半導体集積回路。
(5)前記所定方向に垂直な方向に沿って電源線と接地線とが配線され、
前記電源線と接地線とは前記所定方向において交互に配線される
前記(2)または(3)に記載の半導体集積回路。
(6)前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
前記出力回路は、前記選択信号を反転するインバータを含み、
前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含む
前記(1)から(5)のいずれかに記載の半導体集積回路。
(7)前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
前記出力回路は、前記差動信号に従って複数のデータのいずれかを選択する第1マルチプレクサを含み、
前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択する第2マルチプレクサを含む
前記(1)から(5)のいずれかに記載の半導体集積回路。
(8)前記差動信号は、第1差動信号および第2差動信号を含み、
前記論理回路は、前記所定方向に配列された第1回路および第2回路を含み、
前記出力回路は、
前記第1差動信号を生成して前記第1回路に出力する第1インバータと、
前記第2差動信号を生成して前記第2回路に出力する第2インバータと
を備える前記(1)から(7)のいずれかに記載の半導体集積回路。
(9)前記所定方向における前記出力回路および前記論理回路のそれぞれのサイズが異なる
前記(1)から(8)のいずれかに記載の半導体集積回路。
(10)前記論理回路は、二次元格子状に配列された複数の回路を含む
前記(1)から(9)記載の半導体集積回路。
(11)前記正側信号線および前記負側信号線は、前記出力回路内において前記所定方向に垂直な方向に折り曲げられる
前記(1)から(10)のいずれかに記載の半導体集積回路。

0150

100電子装置
101半導体基板
102トランジスタ層
103メタル層
200半導体集積回路
201分配部
202 選択部
203、207、208、220マルチプレクサ
204 保持部
205前段フリップフロップ
206後段フリップフロップ
211、211−1、213、213−1、221、223、225、227、251、261、263P型トランジスタ
212、212−2、214、214−1、222、224、226、228、252、262、264N型トランジスタ
215、216、229、254、265、266、267インバータ
250マスタラッチ
253クロックトインバータ
260スレーブラッチ
301、302、303、308、309クロック信号線
304、305、306、307選択信号線
310、320、330、350、360、370、380、390、400、410、420、430、440、450、460、470、480、490スタンダードセル
311、322、331、351、362、371P層
312、321、332、352、361、372N層
341、343電源線
342、344接地線
401、402データ線
501、502出力端子
511、521出力線
512、514、522、524ゲート電極
513、515、523、525ゲート間配線
9001IoTデバイス

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