技術 半導体装置

0001

本発明の一態様は、半導体装置、コンピュータ及び電子機器に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

0003

また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。

0004

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、各種電子機器に内蔵されるメモリとして広く用いられている。ＤＲＡＭは、他の半導体集積回路と同様、スケーリング則に従って微細化が進められている。特許文献１には、ＤＲＡＭの微細化に適したトランジスタの作製方法が開示されている。

0005

また、特許文献２には、酸化物半導体を用いたトランジスタをＤＲＡＭに応用した例が開示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製することができる。

0006

特開２０１６−１２７１９３号公報特開２０１７−２８２３７号公報

0007

本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、回路面積の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体装置の提供を課題とする。

0008

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

0009

本発明の一態様に係る半導体装置は、複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路と、を有し、第１の駆動回路及び第２の駆動回路は、セルアレイに選択信号を供給する機能を有し、第１の増幅回路及び第２の増幅回路は、セルアレイから入力された電位を増幅する機能を有し、第３の増幅回路及び第４の増幅回路は、第１の増幅回路又は第２の増幅回路から入力された電位を増幅する機能を有し、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路は、セルアレイと重なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置である。

0010

また、本発明の一態様に係る半導体装置において、第１の駆動回路は、第２の駆動回路、第２の増幅回路、及び第３の増幅回路と隣接し、第２の駆動回路は、第１の駆動回路、第１の増幅回路、及び第４の増幅回路と隣接し、第１の増幅回路は、第２の駆動回路、第２の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接し、第２の増幅回路は、第１の駆動回路、第１の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接していてもよい。

0011

また、本発明の一態様に係る半導体装置において、第１の駆動回路及び第２の駆動回路は、複数の第１の配線を介して、セルアレイと電気的に接続され、第１の増幅回路及び第２の増幅回路は、複数の第２の配線を介して、セルアレイと電気的に接続され、第３の増幅回路及び第４の増幅回路は、第３の配線と電気的に接続され、第３の配線は、複数の周辺回路を横断するように設けられ、第３の配線は、複数の第１の配線及び複数の第２の配線と接触しなくてもよい。

0012

また、本発明の一態様に係る半導体装置において、セルアレイは、第１乃至第４のサブアレイを有し、第１の駆動回路は、第１のサブアレイ及び第２のサブアレイに選択信号を供給する機能を有し、第２の駆動回路は、第３のサブアレイ及び第４のサブアレイに選択信号を供給する機能を有し、第１の増幅回路及び第２の増幅回路は、第１のサブアレイ及び第３のサブアレイから入力された電位、又は、第２のサブアレイ及び第４のサブアレイから入力された電位を増幅する機能を有していてもよい。

0013

また、本発明の一態様に係るコンピュータは、上記の半導体装置を有し、キャッシュメモリ、又は主記憶装置に上記の半導体装置を用いたコンピュータである。

0014

また、本発明の一態様に係る電子機器は、上記の半導体装置又はコンピュータが内蔵された電子機器である。

0015

本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、回路面積の小さい半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様により、高速動作が可能な半導体装置を提供することができる。

0016

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

0017

半導体装置の構成例を示す図。半導体装置及びメモリセルの構成例を示す図。半導体装置の積層構造の例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。センスアンプの構成例を示す図。タイミングチャート。コンピュータの構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。電子機器の図。

0018

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0019

また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。

0020

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。

0021

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

0022

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

0023

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

0024

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

0025

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

0026

また、本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース−ドレイン間に電流を流すことができる。

0027

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

0028

また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。

0029

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

0030

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

0031

また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

0032

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0033

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。

0034

＜半導体装置＞
図１に、本発明の一態様に係る半導体装置１０の構成例を示す。半導体装置１０は、記憶装置としての機能を有する。そのため、半導体装置１０は記憶装置と呼ぶこともできる。

0035

半導体装置１０は、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、グローバルセンスアンプＧＳＡ、制御回路ＣＴＲＬ、及び入出力回路Ｉ／Ｏを有する。図１において、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及び２つのグローバルセンスアンプＧＳＡによって構成される領域を、ブロック１１とする。半導体装置１０は、複数のブロック１１を有する。

0036

セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されている。メモリセルＭＣは、データを記憶する機能を有する記憶回路である。メモリセルＭＣに記憶されるデータは、１ビットのデータ（２値データ）であってもよいし、２ビット以上のデータ（多値データ）であってもよい。また、アナログデータであってもよい。

0037

駆動回路ＲＤは、所定の行のメモリセルＭＣを選択する機能を有するローデコーダである。具体的には、駆動回路ＲＤは、データの書き込み又は読み出しを行うメモリセルＭＣを選択するための信号（以下、選択信号ともいう）を供給する機能を有する。

0038

センスアンプアレイＳＡＡは、入力された信号を増幅して、セルアレイＣＡ又はグローバルセンスアンプＧＳＡに出力する機能を有する増幅回路である。具体的には、センスアンプアレイＳＡＡは、セルアレイＣＡに書き込まれるデータに対応する電位（以下、書き込み電位ともいう）を増幅してセルアレイＣＡに出力する機能と、セルアレイＣＡから読み出されたデータに対応する電位（以下、読み出し電位ともいう）を増幅してグローバルセンスアンプＧＳＡに出力する機能と、を有する。また、センスアンプアレイＳＡＡは、グローバルセンスアンプＧＳＡに出力されるデータを選択する機能を有する。

0039

センスアンプアレイＳＡＡは、複数のセンスアンプＳＡによって構成することができる。センスアンプＳＡの具体的な構成例については後述する。

0040

グローバルセンスアンプＧＳＡは、入力された信号を増幅して、センスアンプアレイＳＡＡ又は制御回路ＣＴＲＬに出力する機能を有する増幅回路である。具体的には、グローバルセンスアンプＧＳＡは、制御回路ＣＴＲＬから配線ＧＢＬを介して入力された書き込み電位を増幅して、センスアンプアレイＳＡＡに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、センスアンプアレイＳＡＡから入力された読み出し電位を増幅し、配線ＧＢＬを介して制御回路ＣＴＲＬに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、配線ＧＢＬに出力されるデータを選択する機能を有する。

0041

グローバルセンスアンプＧＳＡは、例えばセンスアンプアレイＳＡＡと同様、複数のＳＡによって構成することができる。

0042

図２（Ａ）に、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡの接続関係の具体例を示す。メモリセルＭＣはそれぞれ、配線ＷＬ及び配線ＢＬと接続されている。駆動回路ＲＤから配線ＷＬを介してメモリセルＭＣに、選択信号が供給される。また、センスアンプアレイＳＡＡから配線ＢＬを介してメモリセルＭＣに、書き込み電位が供給される。また、メモリセルＭＣから配線ＢＬを介してセンスアンプアレイＳＡＡに、読み出し電位が供給される。

0043

センスアンプアレイＳＡＡに含まれる複数のセンスアンプＳＡはそれぞれ、一対の配線ＢＬと接続されている。図２（Ａ）には、一のセルアレイＣＡが有する奇数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬａ）と、他のセルアレイＣＡが有する偶数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬｂ）が、同一のセンスアンプＳＡに接続された構成例を示している。センスアンプＳＡによって、配線ＢＬａと配線ＢＬｂの電位差が増幅される。そして、増幅された読み出し電位は配線ＳＡＬａ、配線ＳＡＬｂを介してグローバルセンスアンプＧＳＡに出力される。また、データの書き込み時は、センスアンプＳＡによって配線ＳＡＬａと配線ＳＡＬｂの電位差が増幅され、増幅された電位が書き込み電位として配線ＢＬａ、配線ＢＬｂに出力される。

0044

なお、図２（Ａ）においては、センスアンプアレイＳＡＡが２つのグローバルセンスアンプＧＳＡと接続されている例を示している。この場合、センスアンプアレイＳＳＡが有するセンスアンプＳＡの半数は一方のグローバルセンスアンプＧＳＡと接続され、残りのセンスアンプＳＡは他方のグローバルセンスアンプＧＳＡと接続される。

0045

また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否かを選択する機能を有する。これにより、センスアンプアレイＳＡＡからグローバルセンスアンプＧＳＡに出力される電位を選択することができる。

0046

図２（Ｂ−１）乃至図２（Ｂ−３）に、メモリセルＭＣの具体的な構成例を示す。図２（Ｂ−１）に示すメモリセルＭＣは、トランジスタＴｒ１、容量素子Ｃ１を有する。トランジスタＴｒ１のゲートは配線ＷＬと接続され、ソース又はドレインの一方は容量素子Ｃ１の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。容量素子Ｃ１の他方の電極は、端子Ｐ１と接続されている。ここで、トランジスタＴｒ１のソース又はドレインの一方及び容量素子Ｃ１の一方の電極と接続されたノードを、ノードＮとする。

0047

ノードＮには、トランジスタＴｒ１を介して配線ＢＬから所定の電位が供給される。そして、トランジスタＴｒ１がオフ状態となると、ノードＮが浮遊状態となり、ノードＮの電位が保持される。これにより、メモリセルＭＣにデータを記憶することができる。なお、トランジスタＴｒ１の導通状態は、配線ＷＬに供給する電位（選択信号）によって制御することができる。

0048

また、トランジスタＴｒ１は、端子Ｐ２と接続されたバックゲートを有する。端子Ｐ２の電位を制御することにより、トランジスタＴｒ１の閾値電圧を制御することができる。端子Ｐ２に供給される電位としては例えば、固定電位（例えば、負の定電位）を用いてもよいし、メモリセルＭＣの動作に応じて変化する電位を用いてもよい。

0049

ここで、トランジスタＴｒ１にはＯＳトランジスタを用いることが好ましい。金属酸化物は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、ＯＳトランジスタのオフ電流は極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、トランジスタＴｒ１にＯＳトランジスタを用いることにより、ノードＮに保持された電位を長期間にわたって保持することができ、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。よって、半導体装置１０の消費電力を低減することができる。

0050

また、ＯＳトランジスタは、チャネル形成領域にシリコン（単結晶シリコンなど）を有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、トランジスタＴｒ１をＯＳトランジスタとすることにより、ノードＮに保持される電位の範囲を広げることができる。

0051

金属酸化物としては、例えばＺｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などを用いることができる。また、インジウム及び亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。ここでは特に、トランジスタＴｒ１としてｎチャネル型のＯＳトランジスタを用いた場合について説明する。

0052

なお、図２（Ｂ−２）に示すように、トランジスタＴｒ１のバックゲートは、フロントゲートと接続されていてもよい。これにより、トランジスタＴｒ１のオン電流を増加させることができる。また、図２（Ｂ−３）に示すように、トランジスタＴｒ１はバックゲートを有していなくてもよい。

0053

図１に示す制御回路ＣＴＲＬは半導体装置１０の全体の動作を統括し、データの読み出し及び書き込みを制御する機能を有する。具体的には、制御回路ＣＴＲＬは、外部から入力される信号を処理することにより、データの読み出し及び書き込みを制御するための各種制御信号を生成する機能を有する。例えば、制御回路ＣＴＲＬによって、駆動回路ＲＤの動作を制御する信号が生成され、当該信号は配線ＣＬを介して駆動回路ＲＤに供給される。

0054

入出力回路Ｉ／Ｏは、外部からのデータの受信、及び外部へのデータの送信を行う機能を有する。入出力回路Ｉ／Ｏは制御回路ＣＴＲＬと接続されている。

0055

半導体装置１０の動作速度を向上させるため、配線ＢＬに付加される寄生容量を低減することが好ましい。そして、寄生容量を低減するためには、１本の配線ＢＬに接続されたメモリセルＭＣの数を少なくすること、及び、配線ＢＬと配線ＷＬの交差部の数を少なくすることが好ましい。よって、図１に示すように、セルアレイＣＡを複数設けることにより、一のセルアレイＣＡに含まれるメモリセルＭＣの数を減らすことが好ましい。しかしながら、セルアレイＣＡの増加に伴い、センスアンプアレイＳＡＡの数も増加する。そのため、セルアレイＣＡの分割によって動作の高速化を図ると、センスアンプアレイＳＡＡの数の増加による回路面積の増加を招く場合がある。

0056

ここで、ＯＳトランジスタは、他の素子（トランジスタなど）の上方に積層することが可能である。そのため、メモリセルＭＣにＯＳトランジスタを用いることにより、図３（Ａ）に示すように、センスアンプアレイＳＡＡの上方に、セルアレイＣＡを積層することができる。これにより、センスアンプアレイＳＡＡの数が増加しても、回路面積の増加を低減、又はなくすことができる。したがって、面積の増加を抑えつつ配線ＢＬの寄生容量を低減することができ、半導体装置１０の動作速度を向上させることができる。

0057

さらに、センスアンプアレイＳＡＡ以外の回路をセルアレイＣＡと重なる位置に設けることもできる。例えば、図３（Ｂ）に示すように、センスアンプアレイＳＡＡに加え、駆動回路ＲＤ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なるように配置してもよい。これにより、半導体装置１０の回路面積をさらに削減することができる。

0058

セルアレイＣＡと重なる位置にセンスアンプアレイＳＡＡ以外の回路を配置する場合は、センスアンプアレイＳＡＡの回路面積を可能な限り小さくすることが好ましい。例えば、一のセンスアンプＳＡと接続されたメモリセルＭＣの数を２倍にし、センスアンプＳＡの数を１／２とすることにより、センスアンプアレイＳＡＡの面積を１／２にすることができる。

0059

図３（Ｂ）に示す積層構造の具体例を、図４に示す。図４において、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡが、セルアレイＣＡと重なる位置に配置されている。なお、周辺回路ＰＣは、セルアレイＣＡ以外の回路、具体的には、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡによって構成される回路に相当する。図４には代表例として、４つのセルアレイＣＡ（ＣＡ＿１乃至ＣＡ＿４）と、セルアレイＣＡ＿１乃至ＣＡ＿４と重なる領域に配置された４つの周辺回路ＰＣ（ＰＣ＿１乃至ＰＣ＿４）を示している。

0060

周辺回路ＰＣにおいて、駆動回路ＲＤは駆動回路ＲＤａ、ＲＤｂに分割され、センスアンプアレイＳＡＡはセンスアンプアレイＳＡＡａ、ＳＡＡｂに分割されている。すなわち、駆動回路ＲＤａ、ＲＤｂによって構成される回路が、図１における駆動回路ＲＤに相当する。また、センスアンプアレイＳＡＡａ、ＳＡＡｂによって構成される回路が、図１におけるセンスアンプアレイＳＡＡに相当する。

0061

駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、及びグローバルセンスアンプＧＳＡは、図４に示すように配置される。具体的には、駆動回路ＲＤａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、及びグローバルセンスアンプＧＳＡと隣接する。駆動回路ＲＤｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及びグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、及び２つのグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及び２つのグローバルセンスアンプＧＳＡと隣接する。グローバルセンスアンプＧＳＡは、駆動回路ＲＤａ又は駆動回路ＲＤｂ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂ、及び他のグローバルセンスアンプＧＳＡと隣接する。

0062

また、図４に示すように、駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、２つのグローバルセンスアンプＧＳＡはそれぞれ、セルアレイＣＡと重なる領域を有するように配置される。具体的には、セルアレイＣＡを４つのサブアレイＣＡａ乃至ＣＡｄに分割したとき、駆動回路ＲＤａとグローバルセンスアンプＧＳＡ、駆動回路ＲＤｂとグローバルセンスアンプＧＳＡ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂは、それぞれ、サブアレイＣＡａ乃至ＣＡｄのいずれかと重なる領域を有する。例えば、セルアレイＣＡ＿１及び周辺回路ＰＣ＿１に着目すると、サブアレイＣＡａは駆動回路ＲＤａ及びグローバルセンスアンプＧＳＡと重なる領域を有し、サブアレイＣＡｂはセンスアンプアレイＳＡＡａと重なる領域を有し、サブアレイＣＡｃはセンスアンプアレイＳＡＡｂと重なる領域を有し、サブアレイＣＡｄは駆動回路ＲＤｂ及びグローバルセンスアンプＧＳＡと重なる領域を有する。

0063

周辺回路ＰＣを上記のように配置することにより、センスアンプアレイＳＡＡに加えて駆動回路ＲＤ及びグローバルセンスアンプＧＳＡもセルアレイＣＡと重なる位置に設けることが可能となる。これにより、半導体装置１０の回路面積を縮小することができる。

0064

図５に、セルアレイＣＡと周辺回路ＰＣの接続構成の例を示す。ここでは代表例として、図４におけるセルアレイＣＡ＿２、ＣＡ＿３と、周辺回路ＰＣ＿２、ＰＣ＿３を示している。駆動回路ＲＤａ、ＲＤｂは、配線ＷＬを介してセルアレイＣＡと接続されている。センスアンプアレイＳＡＡａ、ＳＡＡｂは、配線ＢＬを介してセルアレイＣＡと接続されている。また、グローバルセンスアンプＧＳＡは、周辺回路ＰＣとセルアレイＣＡの間の層に設けられた配線ＧＢＬと接続されている。なお、図５では図示していないが、セルアレイＣＡにおける配線ＷＬと配線ＢＬの交差部には、メモリセルＭＣが設けられている（図２参照）。

0065

駆動回路ＲＤａは、配線ＷＬを介して、サブアレイＣＡａ、ＣＡｂが有するメモリセルＭＣと接続されている。また、駆動回路ＲＤｂは、配線ＷＬを介して、サブアレイＣＡｃ、ＣＡｄが有するメモリセルＭＣと接続されている。駆動回路ＲＤａは、サブアレイＣＡａ、ＣＡｂに選択信号を供給する機能を有し、駆動回路ＲＤｂは、サブアレイＣＡｃ、ＣＡｄに選択信号を供給する機能を有する。このように、一のセルアレイＣＡにおけるメモリセルＭＣの選択には、駆動回路ＲＤａ及び駆動回路ＲＤｂが用いられる。

0066

また、センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、配線ＢＬを介して、隣接する２つのセルアレイＣＡと接続されている。例えば、図５において隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂ（周辺回路ＰＣ＿２のセンスアンプアレイＳＡＡｂと、周辺回路ＰＣ＿３のセンスアンプアレイＳＡＡａ）はそれぞれ、２つのセルアレイＣＡ（ＣＡ＿２、ＣＡ＿３）と接続されている。そして、このセンスアンプアレイＳＡＡａ及びセンスアンプアレイＳＡＡｂは、セルアレイＣＡ＿２と接続された配線ＢＬと、セルアレイＣＡ＿３と接続された配線ＢＬの電位差を増幅する機能を有する。

0067

隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂと、セルアレイＣＡ＿２、ＣＡ＿３との接続関係の例を、図６に示す。図６において、セルアレイＣＡ＿２と接続された配線ＢＬを配線ＢＬａとし、セルアレイＣＡ＿３と接続された配線ＢＬを配線ＢＬｂとする。

0068

センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、複数のセンスアンプＳＡを有する。また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、ＳＡＬｂを介して、グローバルセンスアンプＧＳＡと接続されている。

0069

センスアンプアレイＳＡＡｂが有するセンスアンプＳＡは、奇数列の配線ＢＬａ、及び奇数列の配線ＢＬｂと接続されている。また、センスアンプアレイＳＡＡａが有するセンスアンプＳＡは、偶数列の配線ＢＬａ、及び偶数列の配線ＢＬｂと接続されている。そして、センスアンプＳＡはそれぞれ、配線ＢＬａと配線ＢＬｂの電位差を増幅して、配線ＳＡＬａと配線ＳＡＬｂに出力する機能を有する。このようにして、センスアンプアレイＳＡＡａ、ＳＡＡｂは、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することができる。

0070

なお、センスアンプＳＡと配線ＢＬの接続関係は上記に限られない。すなわち、センスアンプアレイＳＡＡａ、ＳＡＡｂによって、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することが可能であれば、どのような接続関係を用いてもよい。例えば、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡｂによって行い、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡａによって行ってもよい。

0071

センスアンプアレイＳＡＡａ、ＳＡＡｂによって増幅されたデータは、隣接するグローバルセンスアンプＧＳＡに選択的に入力される。なお、図４、図５において、センスアンプアレイＳＡＡａ、ＳＡＡｂに隣接するグローバルセンスアンプＧＳＡはそれぞれ２つ存在するが、センスアンプアレイＳＡＡａ、ＳＡＡｂの出力はどちらのグローバルセンスアンプＧＳＡに入力されてもよい。そして、グローバルセンスアンプＧＳＡによって増幅されたデータは、配線ＧＢＬに出力される。

0072

配線ＧＢＬをセルアレイＣＡ及び周辺回路ＰＣと重なる位置に設けることにより、回路面積を縮小することができる。しかしながら、図５に示すように、セルアレイＣＡと周辺回路ＰＣの間には多数の配線（配線ＷＬ、配線ＢＬなど）が存在する。そのため、配線ＧＢＬはこれらの配線との接触を避けて配置する必要がある。ここで、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＷＬの配線群及び配線ＢＬの配線群との接触を避けつつ、複数の周辺回路ＰＣを横断することが可能な、配線ＧＢＬのパスを形成することができる。

0073

図７に、周辺回路ＰＣ＿１乃至ＰＣ＿４の上面図を示す。周辺回路ＰＣ＿１乃至ＰＣ＿４に含まれる回路を上記のように配置すると、図７に示すように、複数のグローバルセンスアンプＧＳＡと接続された配線ＧＢＬを、配線ＷＬ及び配線ＢＬとの接触を避けつつ、複数の周辺回路ＰＣを横断するように形成することができる。

0074

また、配線ＧＢＬ以外の配線、例えば、制御回路ＣＴＲＬと駆動回路ＲＤを接続するための配線ＣＬ（図１参照）も、配線ＧＢＬと同じパスに配置することができる。図７には、配線ＣＬも周辺回路ＰＣを横断するように設けられた構成を示している。これにより、配線ＣＬを周辺回路ＰＣ及びセルアレイＣＡと重なる領域に配置することができ、回路面積をさらに縮小することができる。

0075

以上のように、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、セルアレイＣＡを、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡと重なる位置に配置することができる。また、配線ＧＢＬ及び配線ＣＬを、セルアレイＣＡ及び周辺回路ＰＣと重なる位置に配置することができる。これにより、半導体装置１０の回路面積を縮小することができる。

0076

＜センスアンプ＞
次に、センスアンプＳＡの構成例及び動作例について説明する。ここでは一例として、メモリセルＭＣと接続されたセンスアンプＳＡ、すなわち、センスアンプアレイＳＡＡに用いられるセンスアンプＳＡについて説明する。ただし、以下に説明するセンスアンプＳＡは、グローバルセンスアンプＧＳＡに用いることもできる。

0077

［構成例］
図８に、センスアンプＳＡの回路構成の一例を示す。ここでは、配線ＷＬａ及び配線ＢＬａと接続されたメモリセルＭＣａ、配線ＷＬｂ及び配線ＢＬｂと接続されたメモリセルＭＣｂ、メモリセルＭＣａ、ＭＣｂと接続されたセンスアンプＳＡを例示している。メモリセルＭＣａ、ＭＣｂには、図２（Ｂ−１）に示す構成を用いている。センスアンプＳＡは、増幅回路ＡＣ、スイッチ回路ＳＣ、プリチャージ回路ＰＲＣを有する。

0078

増幅回路ＡＣは、ｐチャネル型のトランジスタＴｒ１１及びトランジスタＴｒ１２と、ｎチャネル型のトランジスタＴｒ１３及びトランジスタＴｒ１４を有する。トランジスタＴｒ１１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続されている。トランジスタＴｒ１３のソース又はドレインの一方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、及び配線ＢＬｂと接続されている。トランジスタＴｒ１４のソース又はドレインの一方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、及び配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＮと接続されている。増幅回路ＡＣは、配線ＢＬａ、配線ＢＬｂの電位を増幅する機能を有する。なお、増幅回路ＡＣを有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。

0079

スイッチ回路ＳＣは、ｎチャネル型のトランジスタＴｒ２１及びトランジスタＴｒ２２を有する。なお、トランジスタＴｒ２１及びトランジスタＴｒ２２は、ｐチャネル型であってもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＳＡＬａと接続されている。トランジスタＴｒ２２のソース又はドレインの一方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＡＬｂと接続されている。トランジスタＴｒ２１のゲート及びトランジスタＴｒ２２のゲートは、配線ＣＳＥＬと接続されている。

0080

スイッチ回路ＳＣは、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＳＡＬａの導通状態、及び配線ＢＬｂと配線ＳＡＬｂの導通状態を制御する機能を有する。すなわち、スイッチ回路ＳＣによって、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否かを選択することができる。

0081

プリチャージ回路ＰＲＣは、ｎチャネル型のトランジスタＴｒ３１乃至Ｔｒ３３を有する。なお、トランジスタＴｒ３１乃至Ｔｒ３３は、ｐチャネル型であってもよい。トランジスタＴｒ３１のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３３のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＢＬｂと接続されている。トランジスタＴｒ３１のゲート、トランジスタＴｒ３２のゲート、及びトランジスタＴｒ３３のゲートは、配線ＰＬと接続されている。プリチャージ回路ＰＲＣは、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能を有する。

0082

配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、センスアンプＳＡの動作を制御するための信号を伝える機能を有する。これらの配線は、図１に示す駆動回路ＲＤと接続されており、センスアンプＳＡは駆動回路ＲＤから入力される制御信号に応じて動作する。

0083

［動作例］
次に、メモリセルＭＣａからデータを読み出す際のセンスアンプＳＡの動作の一例について、図９に示したタイミングチャートを用いて説明する。

0084

まず、期間Ｔ１において、プリチャージ回路ＰＲＣを動作させ、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオン状態にする。これにより、配線ＢＬａ及び配線ＢＬｂに、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオフ状態にする。

0085

なお、期間Ｔ１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオフ状態である。同様に、図９には図示していないが、配線ＷＬｂの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣｂが有するトランジスタＴｒ１はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態となっている。

0086

次に、期間Ｔ２において、配線ＷＬａを選択する。具体的には、配線ＷＬａの電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態となり、容量素子Ｃ１に保持されている電荷の量に応じて配線ＢＬａの電位が変動する。

0087

図９では、メモリセルＭＣａにデータ“１”が格納され、容量素子Ｃ１に蓄積されている電荷の量が多い場合を例示している。具体的には、容量素子Ｃ１に蓄積されている電荷の量が多い場合、容量素子Ｃ１から配線ＢＬａへ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの電位が上昇する。一方、メモリセルＭＣａにデータ“０”が格納され、容量素子Ｃ１に蓄積されている電荷の量が少ない場合は、配線ＢＬａから容量素子Ｃ１へ電荷が流入することにより、配線ＢＬａの電位はΔＶ２だけ下降する。

0088

なお、期間Ｔ２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態を維持する。

0089

次に、期間Ｔ３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。増幅回路ＡＣは、配線ＢＬａと配線ＢＬｂの電位差（図９においてはΔＶ１）を増幅させる機能を有する。よって、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＬｂの電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。

0090

なお、期間Ｔ３の初期において、配線ＢＬａの電位がＶｐｒｅ−ΔＶ２である場合は、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ−ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。

0091

また、期間Ｔ３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積される。

0092

次に、期間Ｔ４において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオン状態にする。これにより、配線ＢＬａの電位が配線ＳＡＬａに供給され、配線ＢＬｂの電位が配線ＳＡＬｂに供給される。

0093

なお、期間Ｔ４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、増幅回路ＡＣは動作状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積されている。

0094

次に、期間Ｔ５において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオフ状態にする。

0095

また、期間Ｔ５において、配線ＷＬａを非選択の状態とする。具体的には、配線ＷＬａの電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、メモリセルＭＣａが有する容量素子Ｃ１に保持される。よって、データの読み出しが行われた後も、データがメモリセルＭＣａに保持される。

0096

なお、期間Ｔ５においてスイッチ回路ＳＣをオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。そのため、センスアンプＳＡはメモリセルＭＣａから読み出したデータを一時的に保持する機能を有する。

0097

上記の動作により、メモリセルＭＣａからのデータの読み出しが行われる。なお、メモリセルＭＣｂからのデータの読み出しも、同様に行うことができる。

0098

メモリセルＭＣａへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路ＰＲＣが有するトランジスタＴｒ３１乃至Ｔｒ３３を一時的にオン状態にして、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。

0099

次に、データの書き込みを行うメモリセルＭＣａと接続された配線ＷＬａを選択し、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態になる。

0100

次に、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。

0101

次に、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。これにより、配線ＢＬａと配線ＳＡＬａとが導通状態となり、配線ＢＬｂと配線ＳＡＬｂとが導通状態となる。そして、配線ＳＡＬａに書き込み電位を供給することにより、スイッチ回路ＳＣを介して配線ＢＬａに書き込み電位が与えられる。このような動作により、配線ＢＬａの電位に応じてメモリセルＭＣａが有する容量素子Ｃ１に電荷が蓄積され、メモリセルＭＣａにデータが書き込まれる。

0102

なお、配線ＢＬａに配線ＳＡＬａの電位が供給された後は、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２をオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。よって、トランジスタＴｒ２１、Ｔｒ２２をオン状態からオフ状態に変更するタイミングは、配線ＷＬａを選択する前であっても後であってもよい。

0103

上記で説明したセンスアンプＳＡを複数用いることにより、センスアンプアレイＳＡＡ又はグローバルセンスアンプＧＳＡを構成することができる。

0104

本実施の形態で説明した通り、本発明の一態様においては、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なる位置に設けることができ、半導体装置１０の回路面積を縮小することができる。また、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＧＢＬ、配線ＣＬなど、複数の周辺回路ＰＣを横断する配線を、セルアレイＣＡと周辺回路ＰＣの間の層に重ねて設けることができ、半導体装置１０の回路面積をさらに縮小することができる。

0105

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

0106

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いたコンピュータの構成例について説明する。

0107

上記の半導体装置１０は、コンピュータに用いることができる。図１０に、コンピュータ５０の構成例を示す。コンピュータ５０は、処理部５１、記憶部５３、入力部５４、及び出力部５５を有する。処理部５１、記憶部５３、入力部５４、及び出力部５５は、伝送路５６と接続されており、これらの間の情報の送受信は、伝送路５６を介して行うことができる。

0108

処理部５１は、記憶部５３、又は入力部５４などから供給された情報を用いて演算を行う機能を有する。処理部５１による演算の結果は、記憶部５３、又は出力部５５などに供給される。処理部５１は、記憶部５３に格納されたプログラムを実行することで、各種のデータ処理及びプログラム制御を行うことができる。

0109

処理部５１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって構成することができる。また、処理部５１は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のマイクロプロセッサを用いて構成することもできる。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって構成されていてもよい。

0110

また、処理部５１には、記憶部５２が内蔵されていてもよい。記憶部５２は、キャッシュメモリとしての機能を有する。記憶部５２には、記憶部５３に記憶されているデータの一部が記憶される。

0111

記憶部５３は、処理部５１による演算に用いられるデータや、処理部５１によって実行されるプログラムなどを記憶する機能を有する。すなわち、記憶部５３は、コンピュータ５０の主記憶装置としての機能を有する。

0112

入力部５４は、コンピュータ５０の外部から入力された情報を、処理部５１、記憶部５３などに供給する機能を有する。出力部５５は、処理部５１による処理の結果、記憶部５３に格納された情報などを、コンピュータ５０の外部に出力する機能を有する。

0113

上記実施の形態で説明した半導体装置１０は、記憶部５２、又は記憶部５３に用いることができる。すなわち、半導体装置１０は、コンピュータ５０のキャッシュメモリ、又は主記憶装置に用いることができる。これにより、低消費電力で回路面積が小さいコンピュータ５０を構成することができる。

0114

なお、ここでは半導体装置１０をコンピュータに内蔵する例について説明したが、半導体装置１０の応用例はこれに限られない。例えば、半導体装置１０を表示装置の画像処理回路に用いることにより、フレームメモリなどを構成することができる。

0115

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

0116

（実施の形態３）
次いで、本発明の一態様に係る半導体装置の、メモリセルが有するトランジスタ及び容量素子の構成について説明する。

0117

図１１（Ａ）に、２つのメモリセルが一のビット線（配線ＢＬ）を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの上面図を示す。トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。

0118

また、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ１−Ａ２における断面図に相当し、図１１（Ｃ）は、図１１（Ａ）の一点鎖線Ａ３−Ａ４における断面図に相当する。なお、図１１（Ａ）に示す上面図では、図を明瞭化するために一部の要素を省いて図示している。

0119

図１１に示すように、トランジスタ４００ａは、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及び導電体４０５＿１ｂ）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃの上に配置された絶縁体４５０ａと、絶縁体４５０ａの上に配置された導電体４６０ａと、導電体４６０ａの上に配置された絶縁体４７０ａと、絶縁体４７０ａの上に配置された絶縁体４７１ａと、少なくとも導電体４６０ａの側面に接して配置された絶縁体４７５ａと、を有する。

0120

また、図１１に示すように、トランジスタ４００ｂは、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａ及び導電体４０５＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃの上に配置された絶縁体４５０ｂと、絶縁体４５０ｂの上に配置された導電体４６０ｂと、導電体４６０ｂの上に配置された絶縁体４７０ｂと、絶縁体４７０ｂの上に配置された絶縁体４７１ｂと、少なくとも導電体４６０ｂの側面に接して配置された絶縁体４７５ｂと、を有する。

0121

なお、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。

0122

また、図１１では、導電体４６０ａが単層であり、導電体４６０ｂが単層である構成を示しているが、例えば、導電体４６０ａは２層以上の導電体が積層された構成を有していても良いし、導電体４６０ｂは２層以上の導電体が積層された構成を有していてもよい。

0123

なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。

0124

また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。

0125

例として、トランジスタ４００ａの導電体４０５＿１、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ、絶縁体４７５ａは、それぞれトランジスタ４００ｂの導電体４０５＿２、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂに対応する。

0126

図１１で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０ａと、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０ｂとの間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。

0127

また、導電体４４０はプラグとしての機能を有し、また、トランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。

0128

また、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂを覆う様に絶縁体４８０を設けることが好ましい。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

0129

絶縁体４８０の開口部は、トランジスタ４００ａの絶縁体４７５ａの一部と、トランジスタ４００ｂの絶縁体４７５ｂの一部とが、絶縁体４８０の開口部の一部と重なるように形成される。よって、絶縁体４８０の開口部を形成した時点において、絶縁体４８０の開口部となる領域では、トランジスタ４００ａの絶縁体４７５ａの側面と、トランジスタ４００ｂの絶縁体４７５ｂの側面とが、一部露出した状態となる。上記構成により、開口部の位置及び形状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計することができ、半導体装置の高集積化が可能となる。

0130

また、絶縁体４８０の開口部のうち、絶縁体４７５ａと重なる領域を有し、絶縁体４７５ｂと重なる領域を有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には酸化物４３０が位置しており、導電体４４０は当該開口部において酸化物４３０と電気的に接続される。

0131

なお、導電体４４０は、絶縁体４８０の開口部における内壁に重なるように酸化アルミニウムを形成した後に、当該酸化アルミニウムと重なるように形成されていてもよい。酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体４４０の酸化を防止することができる。また、導電体４４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、絶縁体４８０の開口部における内壁に重なるようにＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。

0132

また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう）であることが好ましい。従って、容量素子５００ａ及び容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。

0133

また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と接して、容量素子５００ａの一方の電極を設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と接して、容量素子５００ｂの一方の電極を設ける。当該構成により、容量素子５００ａとトランジスタ４００ａとの間のコンタクト、及び容量素子５００ｂとトランジスタ４００ｂとの間のコンタクト形成工程を削減することができる。従って、工程数の低減、及び生産コストを削減することができる。

0134

また、絶縁体４７５ａ及び絶縁体４７５ｂは、異方性エッチング処理により、自己整合的に形成される。トランジスタ４００ａに絶縁体４７５ａを設けることで、導電体４６０ａと、容量素子５００ａまたは導電体４４０との間に形成される寄生容量を低減することができる。同様に、トランジスタ４００ｂに絶縁体４７５ｂを設けることで、導電体４６０ｂと、容量素子５００ｂまたは導電体４４０との間に形成される寄生容量を低減することができる。絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン及び窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ４００ａ及びトランジスタ４００ｂを高速に動作することができる。

0135

例えば、酸化物４３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物４３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。

0136

チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いることができる。

0137

なお、酸化物４３０のうち、導電体４６０ａとは重ならず、かつ、導電体４６０ｂとも重ならない領域は、重なる領域に比べて抵抗率が低くても良い。上記構成により、抵抗率が低い領域と導電体４４０との間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。また、抵抗率が低い領域と容量素子５００ａの一方の電極または容量素子５００ｂの一方の電極との間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。

0138

また、酸化物４３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、及び窒素などの不純物元素の濃度が減少していればよい。

0139

また、トランジスタ４００ａ及びトランジスタ４００ｂのチャネル長は、導電体４６０ａ及び絶縁体４７５ａ、並びに導電体４６０ｂ及び絶縁体４７５ｂの幅により決定される。つまり、導電体４６０ａまたは導電体４６０ｂの幅を最小加工寸法とすることで、トランジスタ４００ａ及びトランジスタ４００ｂの微細化が可能となる。

0140

なお、第２のゲート電極としての機能を有する導電体４０５＿１に印加する電位は、第１のゲート電極としての機能を有する導電体４６０ａに印加する電位と同電位としてもよい。導電体４０５＿１に印加する電位は、導電体４６０ａに印加する電位と同電位とする場合、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物４３０のチャネル幅方向における側面の外側において、導電体４０５＿１と、導電体４６０ａとは、絶縁体を介して重なっていることが好ましい。

0141

上記構成を有することで、導電体４６０ａ及び導電体４０５＿１に電位を印加した場合、導電体４６０ａから生じる電界と、導電体４０５＿１から生じる電界とによって、酸化物４３０のうち導電体４６０ａと重なる領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

0142

導電体４０５＿１は、絶縁体４１４及び絶縁体４１６の開口部の内壁に接して導電体４０５＿１ａが形成され、さらに内側に導電体４０５＿１ｂが形成されている。ここで、導電体４０５＿１ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。また、導電体４０５＿２ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。なお、トランジスタ４００ａでは、導電体４０５＿１ａ及び導電体４０５＿１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０５＿１ａまたは導電体４０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。

0143

ここで、導電体４０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１４より下層から水素、水などの不純物が導電体４０５＿１及び導電体４０５＿２を通じて上層に拡散するのを抑制することができる。なお、導電体４０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の透過を抑制する機能を有することが好ましい。また、以下において、不純物または酸素の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体４０５＿１ａが酸素の透過を抑制する機能を持つことにより、導電体４０５＿１ｂが酸化して導電率が低下することを防ぐことができる。

0144

また、導電体４０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４０５＿１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

0145

絶縁体４１４及び絶縁体４２２は、下層から水または水素などの不純物がトランジスタ４００ａ、トランジスタ４００ｂに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４１４及び絶縁体４２２は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４１４として窒化シリコンなどを用い、絶縁体４２２として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４１４及び絶縁体４２２より上層に拡散するのを抑制することができる。なお、絶縁体４１４及び絶縁体４２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

0146

また、絶縁体４１４及び絶縁体４２２は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４２４などに含まれる酸素が下方拡散するのを抑制することができる。

0147

また、絶縁体４２２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体４２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、絶縁体４２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４２２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

0148

絶縁体４５０ａは、トランジスタ４００ａの第１のゲート絶縁膜として機能でき、絶縁体４２０、絶縁体４２２、及び絶縁体４２４は、トランジスタ４００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ４００ａでは、絶縁体４２０、絶縁体４２２、及び絶縁体４２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体４２０、絶縁体４２２、及び絶縁体４２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。

0149

酸化物４３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

0150

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0151

ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

0152

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。

0153

上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、及び希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れが生じた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、及び希ガスの周辺が低抵抗化する場合がある。

0154

また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れが生じた領域では、結晶性が崩れ、非晶質のように観察される場合がある。

0155

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。

0156

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。

0157

また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。

0158

従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、及び窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、及び低抵抗領域を設けることができる。つまり、酸化物４３０を選択的に低抵抗化することで、島状に加工した酸化物４３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

0159

なお、酸化物４３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物４３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

0160

以上のような金属酸化物を酸化物４３０ａとして用いて、酸化物４３０ａの伝導帯下端のエネルギーが、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４３０ａの電子親和力が、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

0161

ここで、酸化物４３０ａ及び酸化物４３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４３０ａと酸化物４３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

0162

具体的には、酸化物４３０ａと酸化物４３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

0163

このとき、キャリアの主たる経路は酸化物４３０ｂに形成されるナローギャップ部分となる。酸化物４３０ａと酸化物４３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

0164

また、図１１（Ｂ）に示すように、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａからなる構造体は、その側面が絶縁体４２２に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａからなる構造体の側面と上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。

0165

絶縁体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７０ａの側面に接して設けられる。絶縁体４７５ａは、絶縁体４７５ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体４７５ａは、導電体４６０ａ及び絶縁体４７０ａの側面に接して形成する。

0166

また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。導電体５２０ａ及び導電体５２０ｂ上には絶縁体４８４が形成されており、導電体４４０は、絶縁体４８０、絶縁体５３０、及び絶縁体４８４の開口部に形成されている。

0167

容量素子５００ａは、絶縁体４８０が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。

0168

特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。

0169

また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。

0170

また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとすることができる。

0171

なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。

0172

＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

0173

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

0174

可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

0175

＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

0176

トランジスタを、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとして、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。

0177

水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

0178

また、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂは、酸化アルミニウム及び酸化ハフニウムなどを有することが好ましい。

0179

絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

0180

絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物またはシリコン及びハフニウムを有する窒化物などを有することが好ましい。

0181

または、絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４３０に混入することを抑制することができる。また、例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物４３０と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

0182

絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

0183

＜導電体＞
導電体４０５＿１、導電体４０５＿２、導電体４６０ａ、導電体４６０ｂ、導電体４４０、導電体５１０ａ、導電体５１０ｂ、導電体５２０ａ及び導電体５２０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

0184

また、特に、導電体４６０ａ及び導電体４６０ｂとして、酸化物４３０に適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４３０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

0185

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

0186

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。

0187

［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

0188

なお、本明細書等において、ＣＡＡＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。

0189

ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

0190

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

0191

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

0192

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

0193

すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

0194

［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。

0195

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

0196

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

0197

また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

0198

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

0199

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

0200

ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。

0201

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

0202

［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

0203

なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

0204

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。

0205

また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

0206

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

0207

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

0208

［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。

0209

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。

0210

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。

0211

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。

0212

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。

0213

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

0214

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0215

（実施の形態４）
２つのメモリセルが一のビット線を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの別の構成例を、図１３に示す。図１３に示す断面図では、トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。

0216

図１３に示すように、トランジスタ４００ａは、絶縁表面上において、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及び導電体４０５＿１ｂ）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ａ及び導電体４４２ｂと、導電体４４２ａと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃ上に配置された絶縁体４５０＿１と、絶縁体４５０＿１の上に配置された導電体４６０＿１（導電体４６０＿１ａ及び導電体４６０＿１ｂ）と、を有する。

0217

また、図１３に示すように、トランジスタ４００ｂは、絶縁表面上において、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａ及び導電体４０５＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ｃ及び導電体４４２ｂと、導電体４４２ｃと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃ上に配置された絶縁体４５０＿２と、絶縁体４５０＿２の上に配置された導電体４６０＿２（導電体４６０＿２ａ及び導電体４６０＿２ｂ）と、を有する。

0218

なお、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。

0219

また、図１３では、導電体４６０＿１ａと導電体４６０＿１ｂとが単層であり、導電体４６０＿２ａと導電体４６０＿２ｂとが単層である構成を示しているが、例えば、これらの導電体は、それぞれが２層以上の導電体が積層された構成を有していても良い。

0220

なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。

0221

また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。

0222

図１３で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０＿１と、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０＿２との間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。

0223

また、導電体４４２ｂはトランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。そして、導電体４４０はプラグとしての機能を有し、導電体４４２ｂに電気的に接続されている。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。

0224

また、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂの酸化物４３０、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けているが、本発明の一態様では、絶縁体４４４を設けない構成を有していても良い。ただし、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けることにより、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃの表面が酸化されるのを防ぐことができる。

0225

また、絶縁体４４４上には絶縁体４８０が配置されている。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。そして、絶縁体４８０と、導電体４４２ａと、導電体４４２ｂと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿１ｃが配置され、酸化物４３０＿１ｃ上に重なるように絶縁体４５０＿１が配置され、絶縁体４５０＿１上に重なるように導電体４６０＿１ｂが配置され、導電体４６０＿１ｂ上に重なるように導電体４６０＿１ａが配置されている。同様に、絶縁体４８０と、導電体４４２ｂと、導電体４４２ｃと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿２ｃが配置され、酸化物４３０＿２ｃ上に重なるように絶縁体４５０＿２が配置され、絶縁体４５０＿２上に重なるように導電体４６０＿２ｂが配置され、導電体４６０＿２ｂ上に重なるように導電体４６０＿２ａが配置されている。

0226

また、本発明の一態様では、絶縁体４８０上、酸化物４３０＿１ｃ上、酸化物４３０＿２ｃ上、絶縁体４５０＿１上、絶縁体４５０＿２上、導電体４６０＿１上、導電体４６０＿２上に、絶縁体４７４が配置され、絶縁体４７４上に絶縁体４８１が配置されている。

0227

絶縁体４７４及び絶縁体４８１は、上層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４７４及び絶縁体４８１は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４７４として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用い、絶縁体４８１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４７４及び絶縁体４８１より下層に拡散するのを抑制することができる。なお、絶縁体４７４及び絶縁体４８１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

0228

また、絶縁体４７４及び絶縁体４８１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４８１などに含まれる酸素が上方拡散するのを抑制することができる。

0229

また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう。）であることが好ましい。従って、容量素子５００ａまたは容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。

0230

チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いることができる。

0231

なお、酸化物４３０のうち、導電体４４２ａと重なる領域、より具体的には導電体４４２ａと接する酸化物４３０の表面近傍の領域４４３ａには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。同様に、酸化物４３０のうち、導電体４４２ｂと重なる領域、より具体的には導電体４４２ｂと接する酸化物４３０の表面近傍の領域４４３ｂには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。
同様に、酸化物４３０のうち、導電体４４２ｃと重なる領域、より具体的には導電体４４２ｃと接する酸化物４３０の表面近傍の領域４４３ｃには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。上記領域を有することにより、酸化物４３０と導電体４４２ａ、導電体４４２ｂ、または導電体４４２ｃとの間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。

0232

また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。容量素子５００ａは、絶縁体４４４、絶縁体４８０、絶縁体４７４、及び絶縁体４８１が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。

0233

特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。

0234

また、図１３では、導電体５２０ａ及び導電体５２０ｂが凹部を有し、容量素子５００ａ及び容量素子５００ｂ上の絶縁体５４０が当該凹部の上方及び内側に配置されている場合を例示している。

0235

また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。

0236

また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとすることができる。

0237

なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。

0238

そして、絶縁体４４４、絶縁体４８０、絶縁体４７４、絶縁体４８１、及び絶縁体５４０が有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には導電体４４２＿ｂが位置しており、導電体４４０は当該開口部において導電体４４２＿ｂと電気的に接続される。

0239

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0240

（実施の形態５）
次に、図１１に示したトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の作製方法について、図１４乃至図２７を用いて説明する。図１４乃至図２７において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。また、各図の（Ｃ）は、各図の（Ａ）の一点鎖線Ａ３−Ａ４における断面図である。

0241

まず、基板上またはその他の絶縁表面上に絶縁体４９０を成膜する。絶縁体４９０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。

0242

例えば、絶縁体４９０として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体４９０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。

0243

次に絶縁体４９０上に、導電体４９２ａ及び導電体４９２ｂとなる導電膜を成膜する。導電体４９２ａ及び導電体４９２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４９２ａ及び導電体４９２ｂとなる導電膜は、多層膜とすることができる。例えば、導電体４９２ａ及び導電体４９２ｂとなる導電膜としてタングステンを成膜するとよい。

0244

次に、リソグラフィー法を用いて、導電体４９２ａ及び導電体４９２ｂとなる導電膜を加工し、導電体４９２ａ及び導電体４９２ｂを形成する。

0245

次に、絶縁体４９０上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４９１となる絶縁膜を成膜する。絶縁体４９１となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４９１となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。

0246

ここで、絶縁体４９１となる絶縁膜の膜厚は、導電体４９２ａの膜厚及び導電体４９２ｂの膜厚以上とすることが好ましい。例えば、導電体４９２ａの膜厚及び導電体４９２ｂの膜厚を１とすると、絶縁体４９１となる絶縁膜の膜厚は、１以上３以下とする。

0247

次に、絶縁体４９１となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体４９１となる絶縁膜の一部を除去し、導電体４９２ａの表面及び導電体４９２ｂの表面を露出させる。これにより、上面が平坦な、導電体４９２ａ及び導電体４９２ｂと、絶縁体４９１を形成することができる。

0248

次に、絶縁体４９１上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４１４を成膜する。絶縁体４１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体４１４として、窒化シリコンなどのように銅が透過しにくい絶縁体を用いることにより、導電体４９２ａ及び導電体４９２ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体４１４より上の層に拡散するのを防ぐことができる。

0249

次に絶縁体４１４上に絶縁体４１６を成膜する。絶縁体４１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４１６として、ＣＶＤ法によって酸化シリコンを成膜する。

0250

次に、絶縁体４１４及び絶縁体４１６に凹部を形成する。なお、ここで、凹部とは、例えば、穴、溝（スリット）、または開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。

0251

凹部の形成後に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜を成膜する。導電体４０５＿１ａ及び導電体４０５＿２ａは、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0252

次に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜上に、導電体４０５＿１ｂ及び導電体４０５＿２ｂとなる導電膜を成膜する。導電体４０５＿１ｂ及び導電体４０５＿２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0253

次に、ＣＭＰ処理を行うことで、絶縁体４１６上の導電体４０５＿１ａ及び導電体４０５＿１ｂとなる導電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電膜と、を除去する。その結果、凹部のみに、導電体４０５＿１ａ及び導電体４０５＿１ｂとなる導電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電体となる導電膜と、が残存することで上面が平坦な導電体４０５＿１及び導電体４０５＿２を形成することができる（図１４参照）。

0254

次に、絶縁体４１６上、導電体４０５＿１上及び導電体４０５＿２上に絶縁体４２０を成膜する。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0255

次に、絶縁体４２０上に絶縁体４２２を成膜する。絶縁体４２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0256

次に、絶縁体４２２上に絶縁体４２４を成膜する。絶縁体４２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0257

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４２４に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。

0258

また、該加熱処理は、絶縁体４２０成膜後、絶縁体４２２の成膜後及び絶縁体４２４の成膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体４２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。

0259

例えば、第１の加熱処理として、絶縁体４２４成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。

0260

次に、絶縁体４２４上に酸化膜４３０Ａと酸化膜４３０Ｂを順に成膜する（図１４参照）。なお、酸化膜４３０Ａと酸化膜４３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気環境に暴露せずに成膜することで、酸化膜４３０Ａ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜４３０Ａと、酸化膜４３０Ｂ、との界面近傍を清浄に保つことができる。

0261

酸化膜４３０Ａと酸化膜４３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0262

例えば、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。

0263

特に、酸化膜４３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４２４に供給される場合がある。

0264

なお、酸化膜４３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。

0265

酸化膜４３０Ａをスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。

0266

酸化膜４３０Ａに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜４３０Ａに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜４３０Ａの成膜後に酸素ドープ処理を行ってもよい。

0267

例えば、酸化膜４３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化膜４３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。

0268

次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化膜４３０Ａ及び酸化膜４３０Ｂ中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。

0269

次に、酸化膜４３０Ａ及び酸化膜４３０Ｂを島状に加工して、酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）を形成する。この時、酸化物４３０ａ及び酸化物４３０ｂと重ならない領域の絶縁体４２４がエッチングされて、絶縁体４２２の表面が露出する場合がある（図１５参照）。

0270

ここで、酸化物４３０は、少なくとも一部が導電体４０５＿１、導電体４０５＿２と重なるように形成する。また、酸化物４３０の側面は、絶縁体４２２に対し、略垂直であることが好ましい。酸化物４３０の側面が、絶縁体４２２に対し、略垂直であることで、トランジスタ４００ａ、４００ｂを複数設ける際に、小面積化、高密度化が可能となる。なお、酸化物４３０の側面と絶縁体４２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物４３０の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。

0271

また、酸化物４３０の側面と、酸化物４３０の上面との間に、湾曲面を有してもよい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物４３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。

0272

なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

0273

これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物４３０ａ及び酸化物４３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。

0274

次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。

0275

次に、絶縁体４２２、及び酸化物４３０の上に、酸化膜４３０ｃとなる酸化膜を成膜する。酸化膜４３０ｃとなる酸化膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0276

なお、酸化膜４３０ｃとなる酸化膜は、図１６に示すように、島状に加工して、酸化膜４３０ｃとする。絶縁体４５０ａ、絶縁体４５０ｂ、導電体４６０ａ及び導電体４６０ｂ形成前に、酸化膜４３０ｃを形成することで、後工程で形成される絶縁体４５０ａ、絶縁体４５０ｂ、導電体４６０ａ及び導電体４６０ｂの下側に位置する酸化膜４３０ｃとなる酸化膜の一部を除去することができる。これにより、隣り合うメモリセルの酸化膜４３０ｃとなる酸化膜が分離され、メモリセル間において酸化膜４３０ｃとなる酸化膜を介したリークを防ぐことができ、好ましい。酸化膜４３０ｃの形成は、ドライエッチングやウェットエッチングを用いることができる。

0277

次に、絶縁体４２２及び酸化膜４３０ｃの上に、絶縁膜４５０、導電膜４６０、絶縁膜４７０及び絶縁膜４７１を、順に成膜する（図１６参照）。

0278

絶縁膜４５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁膜４５０を積層構造としてもよい。例えば、絶縁膜４５０を、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁膜４５０の２層目の成膜することで、絶縁膜４５０の１層目に酸素を添加することができる。

0279

絶縁膜４５０を形成した後、導電膜４６０を形成する前に、第４の加熱処理を行なってもよい。第４の加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜４５０中の水分濃度及び水素濃度を低減させることができる。

0280

導電膜４６０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

0281

絶縁膜４７０及び絶縁膜４７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜４７０は、ＡＬＤ法を用いて成膜することが好ましい。絶縁膜４７０を、ＡＬＤ法を用いて成膜することで、膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にすることができる。なお、絶縁膜４７０の成膜は省略することができる。

0282

また、絶縁膜４７１は、導電膜４６０を加工する際のハードマスクとして用いることができる。また、絶縁膜４７１は、積層構造とすることができる。例えば、酸化窒化シリコンと、該酸化窒化シリコン上に窒化シリコンを配置してもよい。

0283

絶縁膜４７１を形成した後、絶縁膜４７１をエッチングする前に、第５の加熱処理を行なってもよい。加熱処理は、第１の加熱処理条件を用いることができる。

0284

次に、リソグラフィー法を用いて、絶縁膜４７１をエッチングして、絶縁体４７１ａ及び絶縁体４７１ｂを形成する。次に、絶縁体４７１ａ及び絶縁体４７１ｂをハードマスクとして、導電膜４６０、及び絶縁膜４７０を、エッチングして、導電体４６０ａ及び絶縁体４７０ａと、導電体４６０ｂ、及び絶縁体４７０ｂと、を形成する。（図１７参照）。

0285

なお、導電体４６０ａ及び絶縁体４７０ａの断面形状は、可能な限りテーパー形状を有しないことが好ましい。同様に、導電体４６０ｂ及び絶縁体４７０ｂは、可能な限りテーパー形状を有しないことが好ましい。導電体４６０ａ及び絶縁体４７０ａの側面と、酸化物４３０の底面とのなす角度は、８０度以上１００度以下が好ましい。同様に、導電体４６０ｂ及び絶縁体４７０ｂの側面と、酸化物４３０の底面とのなす角度は、８０度以上１００度以下が好ましい。これにより、後の工程で、絶縁体４７５ａ、絶縁体４７５ｂを形成する際、絶縁体４７５ａ、絶縁体４７５ｂを残存させやすくなる。

0286

また、該エッチングにより、絶縁膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び導電体４６０ｂと重ならない領域の上部がエッチングされる場合がある。この場合、絶縁膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び導電体４６０ｂと重なる領域の膜厚が、導電体４６０ａ及び導電体４６０ｂと重ならない領域の膜厚より厚くなる。

0287

次に、絶縁膜４５０と、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａと、導電体４６０ｂ、絶縁体４７０ｂ及び絶縁体４７１ｂと、を覆って、絶縁膜４７５を成膜する。絶縁膜４７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁膜４７５としては、ＣＶＤ法によって、酸化シリコンを成膜するとよい（図１８参照）。

0288

次に、絶縁膜４７５に異方性のエッチング処理を行うことで、酸化膜４３０ｃ、絶縁膜４５０、及び絶縁膜４７５を加工し、酸化物４３０＿１ｃ、絶縁体４５０ａ及び絶縁体４７５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ及び絶縁体４７５ｂと、を形成する。絶縁体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７１ａに接して形成され、絶縁体４７５ｂは、少なくとも、導電体４６０ｂ、及び絶縁体４７１ｂに接して形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された、酸化膜４３０ｃ、絶縁膜４５０及び絶縁膜４７５を除去して、酸化物４３０＿１ｃ、酸化物４３０＿２ｃ、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体４７５ａ及び絶縁体４７５ｂを自己整合的に形成することができる（図１９参照）。

0289

続いて、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ及び絶縁体４７５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂと、を介して、絶縁体４２４、及び酸化物４３０上に膜４４２Ａを成膜する（図２０参照）。

0290

膜４４２Ａは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いる。膜４４２Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜４４２Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。

0291

続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜４４２Ａから、膜４４２Ａの成分である金属元素が酸化物４３０へ、または酸化物４３０の成分である金属元素が膜４４２Ａへと、拡散し、酸化物４３０の表層に低抵抗化された領域４４２を形成することができる。その後、膜４４２Ａを、除去してもよい（図２１参照）。

0292

加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。

0293

また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。