図面 (/)

この項目の情報は公開日時点(2020年10月29日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題・解決手段

新規半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路と、を有し、第1の駆動回路及び第2の駆動回路は、セルアレイに選択信号を供給する機能を有し、第1の増幅回路及び第2の増幅回路は、セルアレイから入力された電位増幅する機能を有し、第3の増幅回路及び第4の増幅回路は、第1の増幅回路又は第2の増幅回路から入力された電位を増幅する機能を有し、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路は、セルアレイと重なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置。

概要

背景

DRAM(Dynamic Random Access Memory)は、各種電子機器に内蔵されるメモリとして広く用いられている。DRAMは、他の半導体集積回路と同様、スケーリング則に従って微細化が進められている。特許文献1には、DRAMの微細化に適したトランジスタ作製方法が開示されている。

また、特許文献2には、酸化物半導体を用いたトランジスタをDRAMに応用した例が開示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流オフ電流)が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製することができる。

概要

新規半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路と、を有し、第1の駆動回路及び第2の駆動回路は、セルアレイに選択信号を供給する機能を有し、第1の増幅回路及び第2の増幅回路は、セルアレイから入力された電位増幅する機能を有し、第3の増幅回路及び第4の増幅回路は、第1の増幅回路又は第2の増幅回路から入力された電位を増幅する機能を有し、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路は、セルアレイと重なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置。

目的

本発明の一態様は、新規な半導体装置の提供を課題とする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数のセルアレイと、複数の周辺回路と、を有し、前記セルアレイは、複数のメモリセルを有し、前記周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路と、を有し、前記第1の駆動回路及び前記第2の駆動回路は、前記セルアレイに選択信号を供給する機能を有し、前記第1の増幅回路及び前記第2の増幅回路は、前記セルアレイから入力された電位増幅する機能を有し、前記第3の増幅回路及び前記第4の増幅回路は、前記第1の増幅回路又は前記第2の増幅回路から入力された電位を増幅する機能を有し、前記第1の駆動回路と、前記第2の駆動回路と、前記第1の増幅回路と、前記第2の増幅回路と、前記第3の増幅回路と、前記第4の増幅回路とは、前記セルアレイと重なる領域を有し、前記複数のメモリセルは、トランジスタと、容量素子と、プラグと、を有し、前記トランジスタは、酸化物半導体と、前記酸化物半導体上の第1の絶縁体と、前記第1の絶縁体上の第1の導電体と、前記第1の導電体の側面と接する第2の絶縁体と、を有し、前記第1の容量素子は、前記酸化物半導体上、及び前記第2の絶縁体上の第3の導電体と、前記第3の導電体上の第3の絶縁体と、前記第3の絶縁体上の第4の導電体と、を有し、前記プラグは、前記酸化物半導体、前記第2の絶縁体に接して設けられることを特徴とする半導体装置

請求項2

請求項1において、前記トランジスタ上に第4の絶縁体を有し、前記第4の絶縁体は、開口部を有し、前記開口部は、前記第2の絶縁体と重なる領域を有し、前記開口部は、前記酸化物半導体と重なる領域を有し、前記開口部において、前記第3の導電体は前記酸化物半導体と電気的に接続されていることを特徴とする半導体装置。

技術分野

0001

本発明の一態様は、半導体装置コンピュータ及び電子機器に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置表示装置発光装置蓄電装置記憶装置、表示システム、電子機器、照明装置入力装置入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

0003

また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ半導体回路演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置発電装置薄膜太陽電池有機薄膜太陽電池等を含む)、及び電子機器は半導体装置を有している場合がある。

背景技術

0004

DRAM(Dynamic Random Access Memory)は、各種電子機器に内蔵されるメモリとして広く用いられている。DRAMは、他の半導体集積回路と同様、スケーリング則に従って微細化が進められている。特許文献1には、DRAMの微細化に適したトランジスタの作製方法が開示されている。

0005

また、特許文献2には、酸化物半導体を用いたトランジスタをDRAMに応用した例が開示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流オフ電流)が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製することができる。

先行技術

0006

特開2016−127193号公報特開2017−28237号公報

発明が解決しようとする課題

0007

本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、回路面積の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体装置の提供を課題とする。

0008

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0009

本発明の一態様に係る半導体装置は、複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路と、を有し、第1の駆動回路及び第2の駆動回路は、セルアレイに選択信号を供給する機能を有し、第1の増幅回路及び第2の増幅回路は、セルアレイから入力された電位増幅する機能を有し、第3の増幅回路及び第4の増幅回路は、第1の増幅回路又は第2の増幅回路から入力された電位を増幅する機能を有し、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増幅回路と、第3の増幅回路と、第4の増幅回路は、セルアレイと重なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置である。

0010

また、本発明の一態様に係る半導体装置において、第1の駆動回路は、第2の駆動回路、第2の増幅回路、及び第3の増幅回路と隣接し、第2の駆動回路は、第1の駆動回路、第1の増幅回路、及び第4の増幅回路と隣接し、第1の増幅回路は、第2の駆動回路、第2の増幅回路、第3の増幅回路、及び第4の増幅回路と隣接し、第2の増幅回路は、第1の駆動回路、第1の増幅回路、第3の増幅回路、及び第4の増幅回路と隣接していてもよい。

0011

また、本発明の一態様に係る半導体装置において、第1の駆動回路及び第2の駆動回路は、複数の第1の配線を介して、セルアレイと電気的に接続され、第1の増幅回路及び第2の増幅回路は、複数の第2の配線を介して、セルアレイと電気的に接続され、第3の増幅回路及び第4の増幅回路は、第3の配線と電気的に接続され、第3の配線は、複数の周辺回路を横断するように設けられ、第3の配線は、複数の第1の配線及び複数の第2の配線と接触しなくてもよい。

0012

また、本発明の一態様に係る半導体装置において、セルアレイは、第1乃至第4のサブアレイを有し、第1の駆動回路は、第1のサブアレイ及び第2のサブアレイに選択信号を供給する機能を有し、第2の駆動回路は、第3のサブアレイ及び第4のサブアレイに選択信号を供給する機能を有し、第1の増幅回路及び第2の増幅回路は、第1のサブアレイ及び第3のサブアレイから入力された電位、又は、第2のサブアレイ及び第4のサブアレイから入力された電位を増幅する機能を有していてもよい。

0013

また、本発明の一態様に係るコンピュータは、上記の半導体装置を有し、キャッシュメモリ、又は主記憶装置に上記の半導体装置を用いたコンピュータである。

0014

また、本発明の一態様に係る電子機器は、上記の半導体装置又はコンピュータが内蔵された電子機器である。

発明の効果

0015

本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、回路面積の小さい半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様により、高速動作が可能な半導体装置を提供することができる。

0016

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0017

半導体装置の構成例を示す図。半導体装置及びメモリセルの構成例を示す図。半導体装置の積層構造の例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。センスアンプの構成例を示す図。タイミングチャート。コンピュータの構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の構成例を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。半導体装置の作製方法を示す図。電子機器の図。

0018

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0019

また、本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(oxide semiconductorともいう)などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用整流作用、及びスイッチング作用の少なくとも1つを有する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、OSトランジスタとも表記する。

0020

また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。金属酸化物の詳細については後述する。

0021

また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、X、Yは、対象物(例えば、装置、素子回路、配線、電極端子導電膜、層、など)であるとする。

0022

XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子インダクタ抵抗素子ダイオード表示素子発光素子負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。

0023

XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。

0024

XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路インバータNAND回路NOR回路など)、信号変換回路DA変換回路AD変換回路ガンマ補正回路など)、電位レベル変換回路電源回路昇圧回路降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源電流源切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ差動増幅回路ソースフォロワ回路バッファ回路など)、信号生成回路記憶回路制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。

0025

なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

0026

また、本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」(又は第1電極、又は第1端子)、「ソース又はドレインの他方」(又は第2電極、又は第2端子)という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース−ドレイン間に電流を流すことができる。

0027

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

0028

また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲートバックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。

0029

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

0030

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

0031

また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

0032

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0033

(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。

0034

<半導体装置>
図1に、本発明の一態様に係る半導体装置10の構成例を示す。半導体装置10は、記憶装置としての機能を有する。そのため、半導体装置10は記憶装置と呼ぶこともできる。

0035

半導体装置10は、セルアレイCA、駆動回路RD、センスアンプアレイSAA、グローバルセンスアンプGSA、制御回路CTRL、及び入出力回路I/Oを有する。図1において、セルアレイCA、駆動回路RD、センスアンプアレイSAA、及び2つのグローバルセンスアンプGSAによって構成される領域を、ブロック11とする。半導体装置10は、複数のブロック11を有する。

0036

セルアレイCAは、マトリクス状に配置された複数のメモリセルMCによって構成されている。メモリセルMCは、データを記憶する機能を有する記憶回路である。メモリセルMCに記憶されるデータは、1ビットのデータ(2値データ)であってもよいし、2ビット以上のデータ(多値データ)であってもよい。また、アナログデータであってもよい。

0037

駆動回路RDは、所定の行のメモリセルMCを選択する機能を有するローデコーダである。具体的には、駆動回路RDは、データの書き込み又は読み出しを行うメモリセルMCを選択するための信号(以下、選択信号ともいう)を供給する機能を有する。

0038

センスアンプアレイSAAは、入力された信号を増幅して、セルアレイCA又はグローバルセンスアンプGSAに出力する機能を有する増幅回路である。具体的には、センスアンプアレイSAAは、セルアレイCAに書き込まれるデータに対応する電位(以下、書き込み電位ともいう)を増幅してセルアレイCAに出力する機能と、セルアレイCAから読み出されたデータに対応する電位(以下、読み出し電位ともいう)を増幅してグローバルセンスアンプGSAに出力する機能と、を有する。また、センスアンプアレイSAAは、グローバルセンスアンプGSAに出力されるデータを選択する機能を有する。

0039

センスアンプアレイSAAは、複数のセンスアンプSAによって構成することができる。センスアンプSAの具体的な構成例については後述する。

0040

グローバルセンスアンプGSAは、入力された信号を増幅して、センスアンプアレイSAA又は制御回路CTRLに出力する機能を有する増幅回路である。具体的には、グローバルセンスアンプGSAは、制御回路CTRLから配線GBLを介して入力された書き込み電位を増幅して、センスアンプアレイSAAに出力する機能を有する。また、グローバルセンスアンプGSAは、センスアンプアレイSAAから入力された読み出し電位を増幅し、配線GBLを介して制御回路CTRLに出力する機能を有する。また、グローバルセンスアンプGSAは、配線GBLに出力されるデータを選択する機能を有する。

0041

グローバルセンスアンプGSAは、例えばセンスアンプアレイSAAと同様、複数のSAによって構成することができる。

0042

図2(A)に、セルアレイCA、駆動回路RD、センスアンプアレイSAA、及びグローバルセンスアンプGSAの接続関係の具体例を示す。メモリセルMCはそれぞれ、配線WL及び配線BLと接続されている。駆動回路RDから配線WLを介してメモリセルMCに、選択信号が供給される。また、センスアンプアレイSAAから配線BLを介してメモリセルMCに、書き込み電位が供給される。また、メモリセルMCから配線BLを介してセンスアンプアレイSAAに、読み出し電位が供給される。

0043

センスアンプアレイSAAに含まれる複数のセンスアンプSAはそれぞれ、一対の配線BLと接続されている。図2(A)には、一のセルアレイCAが有する奇数列のメモリセルMCと接続された配線BL(配線BLa)と、他のセルアレイCAが有する偶数列のメモリセルMCと接続された配線BL(配線BLb)が、同一のセンスアンプSAに接続された構成例を示している。センスアンプSAによって、配線BLaと配線BLbの電位差が増幅される。そして、増幅された読み出し電位は配線SALa、配線SALbを介してグローバルセンスアンプGSAに出力される。また、データの書き込み時は、センスアンプSAによって配線SALaと配線SALbの電位差が増幅され、増幅された電位が書き込み電位として配線BLa、配線BLbに出力される。

0044

なお、図2(A)においては、センスアンプアレイSAAが2つのグローバルセンスアンプGSAと接続されている例を示している。この場合、センスアンプアレイSSAが有するセンスアンプSAの半数は一方のグローバルセンスアンプGSAと接続され、残りのセンスアンプSAは他方のグローバルセンスアンプGSAと接続される。

0045

また、センスアンプSAはそれぞれ、配線SALa、配線SALbに電位を出力するか否かを選択する機能を有する。これにより、センスアンプアレイSAAからグローバルセンスアンプGSAに出力される電位を選択することができる。

0046

図2(B−1)乃至図2(B−3)に、メモリセルMCの具体的な構成例を示す。図2(B−1)に示すメモリセルMCは、トランジスタTr1、容量素子C1を有する。トランジスタTr1のゲートは配線WLと接続され、ソース又はドレインの一方は容量素子C1の一方の電極と接続され、ソース又はドレインの他方は配線BLと接続されている。容量素子C1の他方の電極は、端子P1と接続されている。ここで、トランジスタTr1のソース又はドレインの一方及び容量素子C1の一方の電極と接続されたノードを、ノードNとする。

0047

ノードNには、トランジスタTr1を介して配線BLから所定の電位が供給される。そして、トランジスタTr1がオフ状態となると、ノードNが浮遊状態となり、ノードNの電位が保持される。これにより、メモリセルMCにデータを記憶することができる。なお、トランジスタTr1の導通状態は、配線WLに供給する電位(選択信号)によって制御することができる。

0048

また、トランジスタTr1は、端子P2と接続されたバックゲートを有する。端子P2の電位を制御することにより、トランジスタTr1の閾値電圧を制御することができる。端子P2に供給される電位としては例えば、固定電位(例えば、負の定電位)を用いてもよいし、メモリセルMCの動作に応じて変化する電位を用いてもよい。

0049

ここで、トランジスタTr1にはOSトランジスタを用いることが好ましい。金属酸化物は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、OSトランジスタのオフ電流は極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、トランジスタTr1にOSトランジスタを用いることにより、ノードNに保持された電位を長期間にわたって保持することができ、所定の周期で再度書き込みを行う動作(リフレッシュ動作)が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。よって、半導体装置10の消費電力を低減することができる。

0050

また、OSトランジスタは、チャネル形成領域にシリコン(単結晶シリコンなど)を有するトランジスタ(以下、Siトランジスタともいう)と比べて耐圧性が高い。そのため、トランジスタTr1をOSトランジスタとすることにより、ノードNに保持される電位の範囲を広げることができる。

0051

金属酸化物としては、例えばZn酸化物、Zn−Sn酸化物、Ga−Sn酸化物、In−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)などを用いることができる。また、インジウム及び亜鉛を含む酸化物に、アルミニウムガリウムイットリウム、銅、バナジウムベリリウムホウ素、シリコン、チタン、鉄、ニッケルゲルマニウムジルコニウムモリブデンランタンセリウムネオジムハフニウムタンタルタングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。ここでは特に、トランジスタTr1としてnチャネル型のOSトランジスタを用いた場合について説明する。

0052

なお、図2(B−2)に示すように、トランジスタTr1のバックゲートは、フロントゲートと接続されていてもよい。これにより、トランジスタTr1のオン電流を増加させることができる。また、図2(B−3)に示すように、トランジスタTr1はバックゲートを有していなくてもよい。

0053

図1に示す制御回路CTRLは半導体装置10の全体の動作を統括し、データの読み出し及び書き込みを制御する機能を有する。具体的には、制御回路CTRLは、外部から入力される信号を処理することにより、データの読み出し及び書き込みを制御するための各種制御信号を生成する機能を有する。例えば、制御回路CTRLによって、駆動回路RDの動作を制御する信号が生成され、当該信号は配線CLを介して駆動回路RDに供給される。

0054

入出力回路I/Oは、外部からのデータの受信、及び外部へのデータの送信を行う機能を有する。入出力回路I/Oは制御回路CTRLと接続されている。

0055

半導体装置10の動作速度を向上させるため、配線BLに付加される寄生容量を低減することが好ましい。そして、寄生容量を低減するためには、1本の配線BLに接続されたメモリセルMCの数を少なくすること、及び、配線BLと配線WLの交差部の数を少なくすることが好ましい。よって、図1に示すように、セルアレイCAを複数設けることにより、一のセルアレイCAに含まれるメモリセルMCの数を減らすことが好ましい。しかしながら、セルアレイCAの増加に伴い、センスアンプアレイSAAの数も増加する。そのため、セルアレイCAの分割によって動作の高速化を図ると、センスアンプアレイSAAの数の増加による回路面積の増加を招く場合がある。

0056

ここで、OSトランジスタは、他の素子(トランジスタなど)の上方に積層することが可能である。そのため、メモリセルMCにOSトランジスタを用いることにより、図3(A)に示すように、センスアンプアレイSAAの上方に、セルアレイCAを積層することができる。これにより、センスアンプアレイSAAの数が増加しても、回路面積の増加を低減、又はなくすことができる。したがって、面積の増加を抑えつつ配線BLの寄生容量を低減することができ、半導体装置10の動作速度を向上させることができる。

0057

さらに、センスアンプアレイSAA以外の回路をセルアレイCAと重なる位置に設けることもできる。例えば、図3(B)に示すように、センスアンプアレイSAAに加え、駆動回路RD、及びグローバルセンスアンプGSAを、セルアレイCAと重なるように配置してもよい。これにより、半導体装置10の回路面積をさらに削減することができる。

0058

セルアレイCAと重なる位置にセンスアンプアレイSAA以外の回路を配置する場合は、センスアンプアレイSAAの回路面積を可能な限り小さくすることが好ましい。例えば、一のセンスアンプSAと接続されたメモリセルMCの数を2倍にし、センスアンプSAの数を1/2とすることにより、センスアンプアレイSAAの面積を1/2にすることができる。

0059

図3(B)に示す積層構造の具体例を、図4に示す。図4において、駆動回路RD、センスアンプアレイSAA、及びグローバルセンスアンプGSAが、セルアレイCAと重なる位置に配置されている。なお、周辺回路PCは、セルアレイCA以外の回路、具体的には、駆動回路RD、センスアンプアレイSAA、及びグローバルセンスアンプGSAによって構成される回路に相当する。図4には代表例として、4つのセルアレイCA(CA_1乃至CA_4)と、セルアレイCA_1乃至CA_4と重なる領域に配置された4つの周辺回路PC(PC_1乃至PC_4)を示している。

0060

周辺回路PCにおいて、駆動回路RDは駆動回路RDa、RDbに分割され、センスアンプアレイSAAはセンスアンプアレイSAAa、SAAbに分割されている。すなわち、駆動回路RDa、RDbによって構成される回路が、図1における駆動回路RDに相当する。また、センスアンプアレイSAAa、SAAbによって構成される回路が、図1におけるセンスアンプアレイSAAに相当する。

0061

駆動回路RDa、RDb、センスアンプアレイSAAa、SAAb、及びグローバルセンスアンプGSAは、図4に示すように配置される。具体的には、駆動回路RDaは、駆動回路RDb、センスアンプアレイSAAb、及びグローバルセンスアンプGSAと隣接する。駆動回路RDbは、駆動回路RDa、センスアンプアレイSAAa、及びグローバルセンスアンプGSAと隣接する。センスアンプアレイSAAaは、駆動回路RDb、センスアンプアレイSAAb、及び2つのグローバルセンスアンプGSAと隣接する。センスアンプアレイSAAbは、駆動回路RDa、センスアンプアレイSAAa、及び2つのグローバルセンスアンプGSAと隣接する。グローバルセンスアンプGSAは、駆動回路RDa又は駆動回路RDb、センスアンプアレイSAAa、センスアンプアレイSAAb、及び他のグローバルセンスアンプGSAと隣接する。

0062

また、図4に示すように、駆動回路RDa、RDb、センスアンプアレイSAAa、SAAb、2つのグローバルセンスアンプGSAはそれぞれ、セルアレイCAと重なる領域を有するように配置される。具体的には、セルアレイCAを4つのサブアレイCAa乃至CAdに分割したとき、駆動回路RDaとグローバルセンスアンプGSA、駆動回路RDbとグローバルセンスアンプGSA、センスアンプアレイSAAa、センスアンプアレイSAAbは、それぞれ、サブアレイCAa乃至CAdのいずれかと重なる領域を有する。例えば、セルアレイCA_1及び周辺回路PC_1に着目すると、サブアレイCAaは駆動回路RDa及びグローバルセンスアンプGSAと重なる領域を有し、サブアレイCAbはセンスアンプアレイSAAaと重なる領域を有し、サブアレイCAcはセンスアンプアレイSAAbと重なる領域を有し、サブアレイCAdは駆動回路RDb及びグローバルセンスアンプGSAと重なる領域を有する。

0063

周辺回路PCを上記のように配置することにより、センスアンプアレイSAAに加えて駆動回路RD及びグローバルセンスアンプGSAもセルアレイCAと重なる位置に設けることが可能となる。これにより、半導体装置10の回路面積を縮小することができる。

0064

図5に、セルアレイCAと周辺回路PCの接続構成の例を示す。ここでは代表例として、図4におけるセルアレイCA_2、CA_3と、周辺回路PC_2、PC_3を示している。駆動回路RDa、RDbは、配線WLを介してセルアレイCAと接続されている。センスアンプアレイSAAa、SAAbは、配線BLを介してセルアレイCAと接続されている。また、グローバルセンスアンプGSAは、周辺回路PCとセルアレイCAの間の層に設けられた配線GBLと接続されている。なお、図5では図示していないが、セルアレイCAにおける配線WLと配線BLの交差部には、メモリセルMCが設けられている(図2参照)。

0065

駆動回路RDaは、配線WLを介して、サブアレイCAa、CAbが有するメモリセルMCと接続されている。また、駆動回路RDbは、配線WLを介して、サブアレイCAc、CAdが有するメモリセルMCと接続されている。駆動回路RDaは、サブアレイCAa、CAbに選択信号を供給する機能を有し、駆動回路RDbは、サブアレイCAc、CAdに選択信号を供給する機能を有する。このように、一のセルアレイCAにおけるメモリセルMCの選択には、駆動回路RDa及び駆動回路RDbが用いられる。

0066

また、センスアンプアレイSAAa、SAAbはそれぞれ、配線BLを介して、隣接する2つのセルアレイCAと接続されている。例えば、図5において隣接して設けられたセンスアンプアレイSAAa、SAAb(周辺回路PC_2のセンスアンプアレイSAAbと、周辺回路PC_3のセンスアンプアレイSAAa)はそれぞれ、2つのセルアレイCA(CA_2、CA_3)と接続されている。そして、このセンスアンプアレイSAAa及びセンスアンプアレイSAAbは、セルアレイCA_2と接続された配線BLと、セルアレイCA_3と接続された配線BLの電位差を増幅する機能を有する。

0067

隣接して設けられたセンスアンプアレイSAAa、SAAbと、セルアレイCA_2、CA_3との接続関係の例を、図6に示す。図6において、セルアレイCA_2と接続された配線BLを配線BLaとし、セルアレイCA_3と接続された配線BLを配線BLbとする。

0068

センスアンプアレイSAAa、SAAbはそれぞれ、複数のセンスアンプSAを有する。また、センスアンプSAはそれぞれ、配線SALa、SALbを介して、グローバルセンスアンプGSAと接続されている。

0069

センスアンプアレイSAAbが有するセンスアンプSAは、奇数列の配線BLa、及び奇数列の配線BLbと接続されている。また、センスアンプアレイSAAaが有するセンスアンプSAは、偶数列の配線BLa、及び偶数列の配線BLbと接続されている。そして、センスアンプSAはそれぞれ、配線BLaと配線BLbの電位差を増幅して、配線SALaと配線SALbに出力する機能を有する。このようにして、センスアンプアレイSAAa、SAAbは、セルアレイCA_2のサブアレイCAb、CAdから読み出されたデータと、セルアレイCA_3のサブアレイCAb、CAdから読み出されたデータと、を増幅することができる。

0070

なお、センスアンプSAと配線BLの接続関係は上記に限られない。すなわち、センスアンプアレイSAAa、SAAbによって、セルアレイCA_2のサブアレイCAb、CAdから読み出されたデータと、セルアレイCA_3のサブアレイCAb、CAdから読み出されたデータと、を増幅することが可能であれば、どのような接続関係を用いてもよい。例えば、セルアレイCA_2のサブアレイCAb、CAdから読み出されたデータの増幅をセンスアンプアレイSAAbによって行い、セルアレイCA_3のサブアレイCAb、CAdから読み出されたデータの増幅をセンスアンプアレイSAAaによって行ってもよい。

0071

センスアンプアレイSAAa、SAAbによって増幅されたデータは、隣接するグローバルセンスアンプGSAに選択的に入力される。なお、図4図5において、センスアンプアレイSAAa、SAAbに隣接するグローバルセンスアンプGSAはそれぞれ2つ存在するが、センスアンプアレイSAAa、SAAbの出力はどちらのグローバルセンスアンプGSAに入力されてもよい。そして、グローバルセンスアンプGSAによって増幅されたデータは、配線GBLに出力される。

0072

配線GBLをセルアレイCA及び周辺回路PCと重なる位置に設けることにより、回路面積を縮小することができる。しかしながら、図5に示すように、セルアレイCAと周辺回路PCの間には多数の配線(配線WL、配線BLなど)が存在する。そのため、配線GBLはこれらの配線との接触を避けて配置する必要がある。ここで、本発明の一態様に係る周辺回路PCの配置を用いることにより、配線WLの配線群及び配線BLの配線群との接触を避けつつ、複数の周辺回路PCを横断することが可能な、配線GBLのパスを形成することができる。

0073

図7に、周辺回路PC_1乃至PC_4の上面図を示す。周辺回路PC_1乃至PC_4に含まれる回路を上記のように配置すると、図7に示すように、複数のグローバルセンスアンプGSAと接続された配線GBLを、配線WL及び配線BLとの接触を避けつつ、複数の周辺回路PCを横断するように形成することができる。

0074

また、配線GBL以外の配線、例えば、制御回路CTRLと駆動回路RDを接続するための配線CL(図1参照)も、配線GBLと同じパスに配置することができる。図7には、配線CLも周辺回路PCを横断するように設けられた構成を示している。これにより、配線CLを周辺回路PC及びセルアレイCAと重なる領域に配置することができ、回路面積をさらに縮小することができる。

0075

以上のように、本発明の一態様に係る周辺回路PCの配置を用いることにより、セルアレイCAを、駆動回路RD、センスアンプアレイSAA、及びグローバルセンスアンプGSAと重なる位置に配置することができる。また、配線GBL及び配線CLを、セルアレイCA及び周辺回路PCと重なる位置に配置することができる。これにより、半導体装置10の回路面積を縮小することができる。

0076

<センスアンプ>
次に、センスアンプSAの構成例及び動作例について説明する。ここでは一例として、メモリセルMCと接続されたセンスアンプSA、すなわち、センスアンプアレイSAAに用いられるセンスアンプSAについて説明する。ただし、以下に説明するセンスアンプSAは、グローバルセンスアンプGSAに用いることもできる。

0077

[構成例]
図8に、センスアンプSAの回路構成の一例を示す。ここでは、配線WLa及び配線BLaと接続されたメモリセルMCa、配線WLb及び配線BLbと接続されたメモリセルMCb、メモリセルMCa、MCbと接続されたセンスアンプSAを例示している。メモリセルMCa、MCbには、図2(B−1)に示す構成を用いている。センスアンプSAは、増幅回路AC、スイッチ回路SC、プリチャージ回路PRCを有する。

0078

増幅回路ACは、pチャネル型のトランジスタTr11及びトランジスタTr12と、nチャネル型のトランジスタTr13及びトランジスタTr14を有する。トランジスタTr11のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr12のゲート、トランジスタTr14のゲート、及び配線BLaと接続されている。トランジスタTr13のソース又はドレインの一方はトランジスタTr12のゲート、トランジスタTr14のゲート、及び配線BLaと接続され、ソース又はドレインの他方は配線SNと接続されている。トランジスタTr12のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr11のゲート、トランジスタTr13のゲート、及び配線BLbと接続されている。トランジスタTr14のソース又はドレインの一方はトランジスタTr11のゲート、トランジスタTr13のゲート、及び配線BLbと接続され、ソース又はドレインの他方は配線SNと接続されている。増幅回路ACは、配線BLa、配線BLbの電位を増幅する機能を有する。なお、増幅回路ACを有するセンスアンプSAは、ラッチ型のセンスアンプとして機能する。

0079

スイッチ回路SCは、nチャネル型のトランジスタTr21及びトランジスタTr22を有する。なお、トランジスタTr21及びトランジスタTr22は、pチャネル型であってもよい。トランジスタTr21のソース又はドレインの一方は配線BLaと接続され、ソース又はドレインの他方は配線SALaと接続されている。トランジスタTr22のソース又はドレインの一方は配線BLbと接続され、ソース又はドレインの他方は配線SALbと接続されている。トランジスタTr21のゲート及びトランジスタTr22のゲートは、配線CSELと接続されている。

0080

スイッチ回路SCは、配線CSELに供給される電位に基づいて、配線BLaと配線SALaの導通状態、及び配線BLbと配線SALbの導通状態を制御する機能を有する。すなわち、スイッチ回路SCによって、配線SALa、配線SALbに電位を出力するか否かを選択することができる。

0081

プリチャージ回路PRCは、nチャネル型のトランジスタTr31乃至Tr33を有する。なお、トランジスタTr31乃至Tr33は、pチャネル型であってもよい。トランジスタTr31のソース又はドレインの一方は配線BLaと接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr32のソース又はドレインの一方は配線BLbと接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr33のソース又はドレインの一方は配線BLaと接続され、ソース又はドレインの他方は配線BLbと接続されている。トランジスタTr31のゲート、トランジスタTr32のゲート、及びトランジスタTr33のゲートは、配線PLと接続されている。プリチャージ回路PRCは、配線BLa及び配線BLbの電位を初期化する機能を有する。

0082

配線SP、配線SN、配線CSEL、配線PRE、配線PLは、センスアンプSAの動作を制御するための信号を伝える機能を有する。これらの配線は、図1に示す駆動回路RDと接続されており、センスアンプSAは駆動回路RDから入力される制御信号に応じて動作する。

0083

[動作例]
次に、メモリセルMCaからデータを読み出す際のセンスアンプSAの動作の一例について、図9に示したタイミングチャートを用いて説明する。

0084

まず、期間T1において、プリチャージ回路PRCを動作させ、配線BLa及び配線BLbの電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr31乃至Tr33をオン状態にする。これにより、配線BLa及び配線BLbに、配線PREの電位Vpreが供給される。なお、電位Vpreは、例えば(VH_SP+VL_SN)/2とすることができる。その後、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr31乃至Tr33をオフ状態にする。

0085

なお、期間T1において、配線CSELの電位はローレベル(VL_CSEL)であり、スイッチ回路SCにおいてトランジスタTr21、Tr22はオフ状態である。また、配線WLaの電位はローレベル(VL_WL)であり、メモリセルMCaが有するトランジスタTr1はオフ状態である。同様に、図9には図示していないが、配線WLbの電位はローレベル(VL_WL)であり、メモリセルMCbが有するトランジスタTr1はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、センスアンプSAは停止状態となっている。

0086

次に、期間T2において、配線WLaを選択する。具体的には、配線WLaの電位をハイレベル(VH_WL)とすることにより、メモリセルMCaが有するトランジスタTr1をオン状態にする。これにより、メモリセルMCaにおいて配線BLaと容量素子C1とがトランジスタTr1を介して導通状態となり、容量素子C1に保持されている電荷の量に応じて配線BLaの電位が変動する。

0087

図9では、メモリセルMCaにデータ“1”が格納され、容量素子C1に蓄積されている電荷の量が多い場合を例示している。具体的には、容量素子C1に蓄積されている電荷の量が多い場合、容量素子C1から配線BLaへ電荷が放出されることにより、電位VpreからΔV1だけ配線BLaの電位が上昇する。一方、メモリセルMCaにデータ“0”が格納され、容量素子C1に蓄積されている電荷の量が少ない場合は、配線BLaから容量素子C1へ電荷が流入することにより、配線BLaの電位はΔV2だけ下降する。

0088

なお、期間T2において、配線CSELの電位はローレベル(VL_CSEL)であり、スイッチ回路SCにおいてトランジスタTr21、Tr22はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、センスアンプSAは停止状態を維持する。

0089

次に、期間T3において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路ACを動作状態にする。増幅回路ACは、配線BLaと配線BLbの電位差(図9においてはΔV1)を増幅させる機能を有する。よって、増幅回路ACが動作状態になることにより、配線BLaの電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BLbの電位は、Vpreから配線SNの電位(VL_SN)に近づく。

0090

なお、期間T3の初期において、配線BLaの電位がVpre−ΔV2である場合は、増幅回路ACが動作状態になることにより、配線BLaの電位は、Vpre−ΔV2から配線SNの電位(VL_SN)に近づく。また、配線BLbの電位は、電位Vpreから配線SPの電位(VH_SP)に近づく。

0091

また、期間T3において配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路PRCにおいてトランジスタTr31乃至Tr33はオフ状態である。また、配線CSELの電位はローレベル(VL_CSEL)であり、スイッチ回路SCにおいてトランジスタTr21、Tr22はオフ状態である。また、配線WLaの電位はハイレベル(VH_WL)であり、メモリセルMCaが有するトランジスタTr1はオン状態である。よって、メモリセルMCaでは、配線BLaの電位(VH_SP)に応じた電荷が、容量素子C1に蓄積される。

0092

次に、期間T4において、配線CSELの電位を制御することにより、スイッチ回路SCをオン状態にする。具体的には、配線CSELの電位をハイレベル(VH_CSEL)とすることにより、トランジスタTr21、Tr22をオン状態にする。これにより、配線BLaの電位が配線SALaに供給され、配線BLbの電位が配線SALbに供給される。

0093

なお、期間T4において、配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路PRCにおいてトランジスタTr31乃至Tr33はオフ状態である。また、配線WLaの電位はハイレベル(VH_WL)であり、メモリセルMCaが有するトランジスタTr1はオン状態である。また、配線SPの電位はハイレベル(VH_SP)であり、配線SNの電位はローレベル(VL_SN)であり、増幅回路ACは動作状態である。よって、メモリセルMCaでは、配線BLaの電位(VH_SP)に応じた電荷が、容量素子C1に蓄積されている。

0094

次に、期間T5において、配線CSELの電位を制御することにより、スイッチ回路SCをオフ状態にする。具体的には、配線CSELの電位をローレベル(VL_CSEL)とすることにより、トランジスタTr21、Tr22をオフ状態にする。

0095

また、期間T5において、配線WLaを非選択の状態とする。具体的には、配線WLaの電位をローレベル(VL_WL)とすることにより、メモリセルMCaが有するトランジスタTr1をオフ状態にする。これにより、配線BLaの電位(VH_SP)に応じた電荷が、メモリセルMCaが有する容量素子C1に保持される。よって、データの読み出しが行われた後も、データがメモリセルMCaに保持される。

0096

なお、期間T5においてスイッチ回路SCをオフ状態にしても、センスアンプSAが動作状態であれば、配線BLaと配線BLbの電位差は増幅回路ACにより保持される。そのため、センスアンプSAはメモリセルMCaから読み出したデータを一時的に保持する機能を有する。

0097

上記の動作により、メモリセルMCaからのデータの読み出しが行われる。なお、メモリセルMCbからのデータの読み出しも、同様に行うことができる。

0098

メモリセルMCaへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路PRCが有するトランジスタTr31乃至Tr33を一時的にオン状態にして、配線BLa及び配線BLbの電位を初期化する。

0099

次に、データの書き込みを行うメモリセルMCaと接続された配線WLaを選択し、メモリセルMCaが有するトランジスタTr1をオン状態にする。これにより、メモリセルMCaにおいて配線BLaと容量素子C1とがトランジスタTr1を介して導通状態になる。

0100

次に、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路ACを動作状態にする。

0101

次に、配線CSELの電位を制御することにより、スイッチ回路SCをオン状態にする。これにより、配線BLaと配線SALaとが導通状態となり、配線BLbと配線SALbとが導通状態となる。そして、配線SALaに書き込み電位を供給することにより、スイッチ回路SCを介して配線BLaに書き込み電位が与えられる。このような動作により、配線BLaの電位に応じてメモリセルMCaが有する容量素子C1に電荷が蓄積され、メモリセルMCaにデータが書き込まれる。

0102

なお、配線BLaに配線SALaの電位が供給された後は、スイッチ回路SCにおいてトランジスタTr21、Tr22をオフ状態にしても、センスアンプSAが動作状態であれば、配線BLaと配線BLbの電位差は増幅回路ACにより保持される。よって、トランジスタTr21、Tr22をオン状態からオフ状態に変更するタイミングは、配線WLaを選択する前であっても後であってもよい。

0103

上記で説明したセンスアンプSAを複数用いることにより、センスアンプアレイSAA又はグローバルセンスアンプGSAを構成することができる。

0104

本実施の形態で説明した通り、本発明の一態様においては、駆動回路RD、センスアンプアレイSAA、及びグローバルセンスアンプGSAを、セルアレイCAと重なる位置に設けることができ、半導体装置10の回路面積を縮小することができる。また、本発明の一態様に係る周辺回路PCの配置を用いることにより、配線GBL、配線CLなど、複数の周辺回路PCを横断する配線を、セルアレイCAと周辺回路PCの間の層に重ねて設けることができ、半導体装置10の回路面積をさらに縮小することができる。

0105

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

0106

(実施の形態2)
本実施の形態では、上記実施の形態で説明した半導体装置を用いたコンピュータの構成例について説明する。

0107

上記の半導体装置10は、コンピュータに用いることができる。図10に、コンピュータ50の構成例を示す。コンピュータ50は、処理部51、記憶部53、入力部54、及び出力部55を有する。処理部51、記憶部53、入力部54、及び出力部55は、伝送路56と接続されており、これらの間の情報の送受信は、伝送路56を介して行うことができる。

0108

処理部51は、記憶部53、又は入力部54などから供給された情報を用いて演算を行う機能を有する。処理部51による演算の結果は、記憶部53、又は出力部55などに供給される。処理部51は、記憶部53に格納されたプログラムを実行することで、各種のデータ処理及びプログラム制御を行うことができる。

0109

処理部51は、例えば、中央演算装置(CPU:Central Processing Unit)によって構成することができる。また、処理部51は、DSP(Digital Signal Processor)、GPU(Graphics Processing Unit)等のマイクロプロセッサを用いて構成することもできる。マイクロプロセッサは、FPGA(Field Programmable Gate Array)、FPAA(Field Programmable Analog Array)等のPLD(Programmable Logic Device)によって構成されていてもよい。

0110

また、処理部51には、記憶部52が内蔵されていてもよい。記憶部52は、キャッシュメモリとしての機能を有する。記憶部52には、記憶部53に記憶されているデータの一部が記憶される。

0111

記憶部53は、処理部51による演算に用いられるデータや、処理部51によって実行されるプログラムなどを記憶する機能を有する。すなわち、記憶部53は、コンピュータ50の主記憶装置としての機能を有する。

0112

入力部54は、コンピュータ50の外部から入力された情報を、処理部51、記憶部53などに供給する機能を有する。出力部55は、処理部51による処理の結果、記憶部53に格納された情報などを、コンピュータ50の外部に出力する機能を有する。

0113

上記実施の形態で説明した半導体装置10は、記憶部52、又は記憶部53に用いることができる。すなわち、半導体装置10は、コンピュータ50のキャッシュメモリ、又は主記憶装置に用いることができる。これにより、低消費電力で回路面積が小さいコンピュータ50を構成することができる。

0114

なお、ここでは半導体装置10をコンピュータに内蔵する例について説明したが、半導体装置10の応用例はこれに限られない。例えば、半導体装置10を表示装置の画像処理回路に用いることにより、フレームメモリなどを構成することができる。

0115

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

0116

(実施の形態3)
次いで、本発明の一態様に係る半導体装置の、メモリセルが有するトランジスタ及び容量素子の構成について説明する。

0117

図11(A)に、2つのメモリセルが一のビット線(配線BL)を共有する場合における、トランジスタ400a、トランジスタ400b、容量素子500a及び容量素子500bの上面図を示す。トランジスタ400aと容量素子500aとは第1のメモリセルに含まれており、トランジスタ400bと容量素子500bとは第2のメモリセルに含まれている。

0118

また、図11(B)は、図11(A)の一点鎖線A1−A2における断面図に相当し、図11(C)は、図11(A)の一点鎖線A3−A4における断面図に相当する。なお、図11(A)に示す上面図では、図を明瞭化するために一部の要素を省いて図示している。

0119

図11に示すように、トランジスタ400aは、絶縁体414及び絶縁体416に埋め込まれるように配置された導電体405_1(導電体405_1a及び導電体405_1b)と、導電体405_1の上及び絶縁体416の上に配置された絶縁体420と、絶縁体420の上に配置された絶縁体422と、絶縁体422の上に配置された絶縁体424と、絶縁体424の上に配置された酸化物430(酸化物430a及び酸化物430b)と、酸化物430の上に配置された酸化物430_1cと、酸化物430_1cの上に配置された絶縁体450aと、絶縁体450aの上に配置された導電体460aと、導電体460aの上に配置された絶縁体470aと、絶縁体470aの上に配置された絶縁体471aと、少なくとも導電体460aの側面に接して配置された絶縁体475aと、を有する。

0120

また、図11に示すように、トランジスタ400bは、絶縁体414及び絶縁体416に埋め込まれるように配置された導電体405_2(導電体405_2a及び導電体405_2b)と、導電体405_2の上及び絶縁体416の上に配置された絶縁体420と、絶縁体420の上に配置された絶縁体422と、絶縁体422の上に配置された絶縁体424と、絶縁体424の上に配置された酸化物430(酸化物430a及び酸化物430b)と、酸化物430の上に配置された酸化物430_2cと、酸化物430_2cの上に配置された絶縁体450bと、絶縁体450bの上に配置された導電体460bと、導電体460bの上に配置された絶縁体470bと、絶縁体470bの上に配置された絶縁体471bと、少なくとも導電体460bの側面に接して配置された絶縁体475bと、を有する。

0121

なお、図11では、トランジスタ400a及びトランジスタ400bが、積層された酸化物430a及び酸化物430bを有する構成について示しているが、例えば、トランジスタ400a及びトランジスタ400bは、酸化物430bのみを単層で有する構成であってもよい。或いは、トランジスタ400a及びトランジスタ400bは、積層された3層以上の酸化物を有する構成であっても良い。

0122

また、図11では、導電体460aが単層であり、導電体460bが単層である構成を示しているが、例えば、導電体460aは2層以上の導電体が積層された構成を有していても良いし、導電体460bは2層以上の導電体が積層された構成を有していてもよい。

0123

なお、トランジスタ400bは、トランジスタ400aが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ400a及びトランジスタ400bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ400bについては、トランジスタ400aの説明を参酌することができる。

0124

また、トランジスタ400a、400bの説明と同様に、容量素子500bは、容量素子500aが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子500a及び容量素子500bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子500bについては、容量素子500aの説明を参酌することができる。

0125

例として、トランジスタ400aの導電体405_1、酸化物430_1c、絶縁体450a、導電体460a、絶縁体470a、絶縁体471a、絶縁体475aは、それぞれトランジスタ400bの導電体405_2、酸化物430_2c、絶縁体450b、導電体460b、絶縁体470b、絶縁体471b、及び絶縁体475bに対応する。

0126

図11で示すように、トランジスタ400aとトランジスタ400bとが、酸化物430を共有することで、トランジスタ400aの第1のゲート電極として機能する導電体460aと、トランジスタ400bの第1のゲート電極として機能する導電体460bとの間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。

0127

また、導電体440はプラグとしての機能を有し、また、トランジスタ400aのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ400bのソース電極またはドレイン電極の一方としての機能も有する。上記構成により、本発明の一態様では、隣接するトランジスタ400aと、トランジスタ400bとの間隔を小さくすることができる。よって、トランジスタ400a、トランジスタ400b、容量素子500a及び容量素子500bを有する半導体装置の高集積化が可能となる。導電体446は、導電体440と電気的に接続し、配線としての機能を有する。

0128

また、図11では、トランジスタ400a及びトランジスタ400bを覆う様に絶縁体480を設けることが好ましい。絶縁体480は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

0129

絶縁体480の開口部は、トランジスタ400aの絶縁体475aの一部と、トランジスタ400bの絶縁体475bの一部とが、絶縁体480の開口部の一部と重なるように形成される。よって、絶縁体480の開口部を形成した時点において、絶縁体480の開口部となる領域では、トランジスタ400aの絶縁体475aの側面と、トランジスタ400bの絶縁体475bの側面とが、一部露出した状態となる。上記構成により、開口部の位置及び形状が、絶縁体480の形状と、絶縁体475aの形状または絶縁体475bの形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計することができ、半導体装置の高集積化が可能となる。

0130

また、絶縁体480の開口部のうち、絶縁体475aと重なる領域を有し、絶縁体475bと重なる領域を有する開口部には、導電体440が形成される。当該開口部の底部の少なくとも一部には酸化物430が位置しており、導電体440は当該開口部において酸化物430と電気的に接続される。

0131

なお、導電体440は、絶縁体480の開口部における内壁に重なるように酸化アルミニウムを形成した後に、当該酸化アルミニウムと重なるように形成されていてもよい。酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体440の酸化を防止することができる。また、導電体440から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、絶縁体480の開口部における内壁に重なるようにALD法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。

0132

また、本発明の一態様では、トランジスタ400aのソース領域またはドレイン領域の他方と、容量素子500aとを、重なるように設ける。同様に、トランジスタ400bのソース領域またはドレイン領域の他方と、容量素子500bとを、重なるように設ける。特に、容量素子500a及び容量素子500bは、底面積よりも、側面積が大きい構造(なお、以下では、シリンダ型容量素子ともいう)であることが好ましい。従って、容量素子500a及び容量素子500bは、投影面積当たりの容量値を大きくすることができる。

0133

また、本発明の一態様では、トランジスタ400aのソース領域またはドレイン領域の他方と接して、容量素子500aの一方の電極を設ける。同様に、トランジスタ400bのソース領域またはドレイン領域の他方と接して、容量素子500bの一方の電極を設ける。当該構成により、容量素子500aとトランジスタ400aとの間のコンタクト、及び容量素子500bとトランジスタ400bとの間のコンタクト形成工程を削減することができる。従って、工程数の低減、及び生産コストを削減することができる。

0134

また、絶縁体475a及び絶縁体475bは、異方性エッチング処理により、自己整合的に形成される。トランジスタ400aに絶縁体475aを設けることで、導電体460aと、容量素子500aまたは導電体440との間に形成される寄生容量を低減することができる。同様に、トランジスタ400bに絶縁体475bを設けることで、導電体460bと、容量素子500bまたは導電体440との間に形成される寄生容量を低減することができる。絶縁体475a及び絶縁体475bとしては、例えば、酸化シリコン酸化窒化シリコン窒化酸化シリコン及び窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ400a及びトランジスタ400bを高速に動作することができる。

0135

例えば、酸化物430として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物430として、In−Ga酸化物、In−Zn酸化物を用いてもよい。

0136

チャネル形成領域に酸化物半導体を用いたトランジスタ400a及びトランジスタ400bは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ400a及びトランジスタ400bに用いることができる。

0137

なお、酸化物430のうち、導電体460aとは重ならず、かつ、導電体460bとも重ならない領域は、重なる領域に比べて抵抗率が低くても良い。上記構成により、抵抗率が低い領域と導電体440との間の接触抵抗を低減させることができ、トランジスタ400a及びトランジスタ400bのオン電流を高めることができる。また、抵抗率が低い領域と容量素子500aの一方の電極または容量素子500bの一方の電極との間の接触抵抗を低減させることができ、トランジスタ400a及びトランジスタ400bのオン電流を高めることができる。

0138

また、酸化物430において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化(グラデーションともいう。)していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、及び窒素などの不純物元素の濃度が減少していればよい。

0139

また、トランジスタ400a及びトランジスタ400bのチャネル長は、導電体460a及び絶縁体475a、並びに導電体460b及び絶縁体475bの幅により決定される。つまり、導電体460aまたは導電体460bの幅を最小加工寸法とすることで、トランジスタ400a及びトランジスタ400bの微細化が可能となる。

0140

なお、第2のゲート電極としての機能を有する導電体405_1に印加する電位は、第1のゲート電極としての機能を有する導電体460aに印加する電位と同電位としてもよい。導電体405_1に印加する電位は、導電体460aに印加する電位と同電位とする場合、導電体405_1は、酸化物430のうち導電体460aと重なる領域よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体405_1は、酸化物430のうち導電体460aと重なる領域がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物430のチャネル幅方向における側面の外側において、導電体405_1と、導電体460aとは、絶縁体を介して重なっていることが好ましい。

0141

上記構成を有することで、導電体460a及び導電体405_1に電位を印加した場合、導電体460aから生じる電界と、導電体405_1から生じる電界とによって、酸化物430のうち導電体460aと重なる領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、及び第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。

0142

導電体405_1は、絶縁体414及び絶縁体416の開口部の内壁に接して導電体405_1aが形成され、さらに内側に導電体405_1bが形成されている。ここで、導電体405_1aの上面の高さと、絶縁体416の上面の高さは同程度にできる。また、導電体405_2aの上面の高さと、絶縁体416の上面の高さは同程度にできる。なお、トランジスタ400aでは、導電体405_1a及び導電体405_1bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体405_1aまたは導電体405_1bのどちらか一方のみを設ける構成にしてもよい。

0143

ここで、導電体405_1aは、水または水素などの不純物の透過を抑制する機能を有する(透過しにくい)導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタルルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体414より下層から水素、水などの不純物が導電体405_1及び導電体405_2を通じて上層に拡散するのを抑制することができる。なお、導電体405_1aは、水素原子水素分子水分子窒素原子窒素分子酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物または、酸素(例えば、酸素原子酸素分子などの少なくとも一)の透過を抑制する機能を有することが好ましい。また、以下において、不純物または酸素の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体405_1aが酸素の透過を抑制する機能を持つことにより、導電体405_1bが酸化して導電率が低下することを防ぐことができる。

0144

また、導電体405_1bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体405_1bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

0145

絶縁体414及び絶縁体422は、下層から水または水素などの不純物がトランジスタ400a、トランジスタ400bに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体414及び絶縁体422は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体414として窒化シリコンなどを用い、絶縁体422として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物(ハフニウムシリケート)、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体414及び絶縁体422より上層に拡散するのを抑制することができる。なお、絶縁体414及び絶縁体422は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

0146

また、絶縁体414及び絶縁体422は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体424などに含まれる酸素が下方拡散するのを抑制することができる。

0147

また、絶縁体422中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体422の水素の脱離量は、昇温脱離ガス分析法(TDS:Thermal Desorption Spectroscopy)において、絶縁体422の表面温度が50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体422の面積当たりに換算して、2×1015molecules/cm2以下、好ましくは1×1015molecules/cm2以下、より好ましくは5×1014molecules/cm2以下であればよい。また、絶縁体422は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

0148

絶縁体450aは、トランジスタ400aの第1のゲート絶縁膜として機能でき、絶縁体420、絶縁体422、及び絶縁体424は、トランジスタ400aの第2のゲート絶縁膜として機能できる。なお、トランジスタ400aでは、絶縁体420、絶縁体422、及び絶縁体424を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体420、絶縁体422、及び絶縁体424のうちいずれか2層を積層した構造にしてもよいし、いずれか1層を用いる構造にしてもよい。

0149

酸化物430は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

0150

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0151

ここでは、酸化物半導体が、インジウム、元素M及び亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。

0152

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。

0153

上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガス希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、及び希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、He、Arなどが挙げられる。なお、HeよりもArの方が、原子半径が大きいため好ましい。当該Arが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れが生じた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、及び希ガスの周辺が低抵抗化する場合がある。

0154

また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れが生じた領域では、結晶性が崩れ、非晶質のように観察される場合がある。

0155

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。

0156

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、250℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化(水、水素などの不純物の低減)し、より高抵抗化する傾向がある。

0157

また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。

0158

従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、及び窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、及び低抵抗領域を設けることができる。つまり、酸化物430を選択的に低抵抗化することで、島状に加工した酸化物430に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

0159

なお、酸化物430aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物430bに用いる金属酸化物における、構成元素中の元素Mの原子数比より大きいことが好ましい。また、酸化物430aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物430bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物430bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物430aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。

0160

以上のような金属酸化物を酸化物430aとして用いて、酸化物430aの伝導帯下端エネルギーが、酸化物430bの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物430aの電子親和力が、酸化物430bの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

0161

ここで、酸化物430a及び酸化物430bにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物430aと酸化物430bとの界面において形成される混合層欠陥準位密度を低くするとよい。

0162

具体的には、酸化物430aと酸化物430bが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物430bがIn−Ga−Zn酸化物の場合、酸化物430aとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。

0163

このとき、キャリアの主たる経路は酸化物430bに形成されるナローギャップ部分となる。酸化物430aと酸化物430bとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

0164

また、図11(B)に示すように、導電体460a、絶縁体470a及び絶縁体471aからなる構造体は、その側面が絶縁体422に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体460a、絶縁体470a及び絶縁体471aからなる構造体の側面と上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体422の上面のなす角は大きいほど好ましい。

0165

絶縁体475aは、少なくとも、導電体460a及び絶縁体470aの側面に接して設けられる。絶縁体475aは、絶縁体475aとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体475aは、導電体460a及び絶縁体470aの側面に接して形成する。

0166

また、容量素子500aは、導電体510a、絶縁体530、絶縁体530上の導電体520aを有する。また、容量素子500bは、導電体510b、絶縁体530、絶縁体530上の導電体520bを有する。導電体520a及び導電体520b上には絶縁体484が形成されており、導電体440は、絶縁体480、絶縁体530、及び絶縁体484の開口部に形成されている。

0167

容量素子500aは、絶縁体480が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体510aと、上部電極として機能する導電体520aとが、誘電体として機能する絶縁体530を挟んで対向する構成である。上記構成により、単位面積当たり静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体480の膜厚により、容量素子500aの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。

0168

特に、絶縁体480が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子500aの静電容量を大きくすることができる。従って、容量素子500aは、シリンダ型(底面積よりも、側面積の方が大きい)とすることが好ましい。

0169

また、絶縁体530は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。

0170

また、絶縁体530は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などから、2層以上を選び積層構造としても良い。例えば、ALD法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、0.5nm以上5nm以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子500aとすることができる。

0171

なお、導電体510aまたは導電体520aは、積層構造であってもよい。例えば、導電体510aまたは導電体520aは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体510aまたは導電体520aは、単層構造としてもよいし、3層以上の積層構造としてもよい。

0172

基板
トランジスタを形成する基板としては、例えば、絶縁体基板半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板石英基板サファイア基板、安定化ジルコニア基板イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコンシリコンゲルマニウムヒ化ガリウムリン化インジウム酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板金属基板合金基板導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

0173

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシートフィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、夫な半導体装置を提供することができる。

0174

可とう性基板である基板としては、例えば、金属、合金樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステルポリオレフィンポリアミドナイロンアラミドなど)、ポリイミドポリカーボネートアクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

0175

<絶縁体>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

0176

トランジスタを、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体414、絶縁体422、絶縁体470a、絶縁体470bとして、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。

0177

水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン塩素アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

0178

また、例えば、絶縁体414、絶縁体422、絶縁体470a、絶縁体470bとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体414、絶縁体422、絶縁体470a、絶縁体470bは、酸化アルミニウム及び酸化ハフニウムなどを有することが好ましい。

0179

絶縁体471a、絶縁体471b、絶縁体475a及び絶縁体475bとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体471a、絶縁体471b、絶縁体475a及び絶縁体475bとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

0180

絶縁体422、絶縁体424、絶縁体450a、絶縁体450b、絶縁体530は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体422、絶縁体424、絶縁体450a、絶縁体450b、絶縁体530は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物またはシリコン及びハフニウムを有する窒化物などを有することが好ましい。

0181

または、絶縁体422、絶縁体424、絶縁体450a、絶縁体450b、絶縁体530は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体450a及び絶縁体450bにおいて、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物430と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物430に混入することを抑制することができる。また、例えば、絶縁体450a及び絶縁体450bにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物430と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

0182

絶縁体416、絶縁体480、絶縁体484、絶縁体475a及び絶縁体475bは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体416、絶縁体480、絶縁体484、絶縁体475a及び絶縁体475bは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体416、絶縁体480、絶縁体484、絶縁体475a及び絶縁体475bは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。

0183

<導電体>
導電体405_1、導電体405_2、導電体460a、導電体460b、導電体440、導電体510a、導電体510b、導電体520a及び導電体520bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブマンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

0184

また、特に、導電体460a及び導電体460bとして、酸化物430に適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物430に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

0185

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

0186

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。

0187

[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。

0188

なお、本明細書等において、CAAC(C−Axis Aligned Crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。

0189

CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

0190

また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけクラウド状に連結して観察される場合がある。

0191

また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。

0192

また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

0193

すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。

0194

[金属酸化物の構造]
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline Oxide Semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)及び非晶質酸化物半導体などがある。

0195

CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

0196

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

0197

また、CAAC−OSは、インジウム、及び酸素を有する層(以下、In層)と、元素M、亜鉛、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。

0198

CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。

0199

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。

0200

a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。

0201

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。

0202

[酸化物半導体を有するトランジスタ]
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

0203

なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

0204

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。

0205

また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

0206

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

0207

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属アルカリ土類金属、鉄、ニッケル、シリコン等がある。

0208

[不純物]
ここで、酸化物半導体中における各不純物の影響について説明する。

0209

酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。

0210

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。

0211

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。

0212

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。

0213

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

0214

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0215

(実施の形態4)
2つのメモリセルが一のビット線を共有する場合における、トランジスタ400a、トランジスタ400b、容量素子500a及び容量素子500bの別の構成例を、図13に示す。図13に示す断面図では、トランジスタ400aと容量素子500aとは第1のメモリセルに含まれており、トランジスタ400bと容量素子500bとは第2のメモリセルに含まれている。

0216

図13に示すように、トランジスタ400aは、絶縁表面上において、絶縁体414及び絶縁体416に埋め込まれるように配置された導電体405_1(導電体405_1a及び導電体405_1b)と、導電体405_1の上及び絶縁体416の上に配置された絶縁体420と、絶縁体420の上に配置された絶縁体422と、絶縁体422の上に配置された絶縁体424と、絶縁体424の上に配置された酸化物430(酸化物430a及び酸化物430b)と、酸化物430の上に配置された導電体442a及び導電体442bと、導電体442aと導電体442bの間において酸化物430の上に配置された酸化物430_1cと、酸化物430_1c上に配置された絶縁体450_1と、絶縁体450_1の上に配置された導電体460_1(導電体460_1a及び導電体460_1b)と、を有する。

0217

また、図13に示すように、トランジスタ400bは、絶縁表面上において、絶縁体414及び絶縁体416に埋め込まれるように配置された導電体405_2(導電体405_2a及び導電体405_2b)と、導電体405_2の上及び絶縁体416の上に配置された絶縁体420と、絶縁体420の上に配置された絶縁体422と、絶縁体422の上に配置された絶縁体424と、絶縁体424の上に配置された酸化物430(酸化物430a及び酸化物430b)と、酸化物430の上に配置された導電体442c及び導電体442bと、導電体442cと導電体442bの間において酸化物430の上に配置された酸化物430_2cと、酸化物430_2c上に配置された絶縁体450_2と、絶縁体450_2の上に配置された導電体460_2(導電体460_2a及び導電体460_2b)と、を有する。

0218

なお、図13では、トランジスタ400a及びトランジスタ400bが、積層された酸化物430a及び酸化物430bを有する構成について示しているが、例えば、トランジスタ400a及びトランジスタ400bは、酸化物430bのみを単層で有する構成であってもよい。或いは、トランジスタ400a及びトランジスタ400bは、積層された3層以上の酸化物を有する構成であっても良い。

0219

また、図13では、導電体460_1aと導電体460_1bとが単層であり、導電体460_2aと導電体460_2bとが単層である構成を示しているが、例えば、これらの導電体は、それぞれが2層以上の導電体が積層された構成を有していても良い。

0220

なお、トランジスタ400bは、トランジスタ400aが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ400a及びトランジスタ400bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ400bについては、トランジスタ400aの説明を参酌することができる。

0221

また、トランジスタ400a、400bの説明と同様に、容量素子500bは、容量素子500aが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子500a及び容量素子500bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子500bについては、容量素子500aの説明を参酌することができる。

0222

図13で示すように、トランジスタ400aとトランジスタ400bとが、酸化物430を共有することで、トランジスタ400aの第1のゲート電極として機能する導電体460_1と、トランジスタ400bの第1のゲート電極として機能する導電体460_2との間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。

0223

また、導電体442bはトランジスタ400aのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ400bのソース電極またはドレイン電極の一方としての機能も有する。そして、導電体440はプラグとしての機能を有し、導電体442bに電気的に接続されている。上記構成により、本発明の一態様では、隣接するトランジスタ400aと、トランジスタ400bとの間隔を小さくすることができる。よって、トランジスタ400a、トランジスタ400b、容量素子500a及び容量素子500bを有する半導体装置の高集積化が可能となる。導電体446は、導電体440と電気的に接続し、配線としての機能を有する。

0224

また、図13では、トランジスタ400a及びトランジスタ400bの酸化物430、導電体442a、導電体442b、導電体442cを覆う様に絶縁体444を設けているが、本発明の一態様では、絶縁体444を設けない構成を有していても良い。ただし、導電体442a、導電体442b、導電体442cを覆う様に絶縁体444を設けることにより、導電体442a、導電体442b、導電体442cの表面が酸化されるのを防ぐことができる。

0225

また、絶縁体444上には絶縁体480が配置されている。絶縁体480は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。そして、絶縁体480と、導電体442aと、導電体442bと、酸化物430とで形成される凹部には、その凹部の内壁に沿うように酸化物430_1cが配置され、酸化物430_1c上に重なるように絶縁体450_1が配置され、絶縁体450_1上に重なるように導電体460_1bが配置され、導電体460_1b上に重なるように導電体460_1aが配置されている。同様に、絶縁体480と、導電体442bと、導電体442cと、酸化物430とで形成される凹部には、その凹部の内壁に沿うように酸化物430_2cが配置され、酸化物430_2c上に重なるように絶縁体450_2が配置され、絶縁体450_2上に重なるように導電体460_2bが配置され、導電体460_2b上に重なるように導電体460_2aが配置されている。

0226

また、本発明の一態様では、絶縁体480上、酸化物430_1c上、酸化物430_2c上、絶縁体450_1上、絶縁体450_2上、導電体460_1上、導電体460_2上に、絶縁体474が配置され、絶縁体474上に絶縁体481が配置されている。

0227

絶縁体474及び絶縁体481は、上層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体474及び絶縁体481は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体474として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物(ハフニウムシリケート)、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用い、絶縁体481として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体474及び絶縁体481より下層に拡散するのを抑制することができる。なお、絶縁体474及び絶縁体481は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

0228

また、絶縁体474及び絶縁体481は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体481などに含まれる酸素が上方拡散するのを抑制することができる。

0229

また、本発明の一態様では、トランジスタ400aのソース領域またはドレイン領域の他方と、容量素子500aとを、重なるように設ける。同様に、トランジスタ400bのソース領域またはドレイン領域の他方と、容量素子500bとを、重なるように設ける。特に、容量素子500a及び容量素子500bは、底面積よりも、側面積が大きい構造(なお、以下では、シリンダ型容量素子ともいう。)であることが好ましい。従って、容量素子500aまたは容量素子500bは、投影面積当たりの容量値を大きくすることができる。

0230

チャネル形成領域に酸化物半導体を用いたトランジスタ400a及びトランジスタ400bは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ400a及びトランジスタ400bに用いることができる。

0231

なお、酸化物430のうち、導電体442aと重なる領域、より具体的には導電体442aと接する酸化物430の表面近傍の領域443aには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。同様に、酸化物430のうち、導電体442bと重なる領域、より具体的には導電体442bと接する酸化物430の表面近傍の領域443bには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。
同様に、酸化物430のうち、導電体442cと重なる領域、より具体的には導電体442cと接する酸化物430の表面近傍の領域443cには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。上記領域を有することにより、酸化物430と導電体442a、導電体442b、または導電体442cとの間の接触抵抗を低減させることができ、トランジスタ400a及びトランジスタ400bのオン電流を高めることができる。

0232

また、容量素子500aは、導電体510a、絶縁体530、絶縁体530上の導電体520aを有する。また、容量素子500bは、導電体510b、絶縁体530、絶縁体530上の導電体520bを有する。容量素子500aは、絶縁体444、絶縁体480、絶縁体474、及び絶縁体481が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体510aと、上部電極として機能する導電体520aとが、誘電体として機能する絶縁体530を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体480の膜厚により、容量素子500aの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。

0233

特に、絶縁体480が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子500aの静電容量を大きくすることができる。従って、容量素子500aは、シリンダ型(底面積よりも、側面積の方が大きい)とすることが好ましい。

0234

また、図13では、導電体520a及び導電体520bが凹部を有し、容量素子500a及び容量素子500b上の絶縁体540が当該凹部の上方及び内側に配置されている場合を例示している。

0235

また、絶縁体530は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。

0236

また、絶縁体530は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などから、2層以上を選び積層構造としても良い。例えば、ALD法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、0.5nm以上5nm以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子500aとすることができる。

0237

なお、導電体510aまたは導電体520aは、積層構造であってもよい。例えば、導電体510aまたは導電体520aは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体510aまたは導電体520aは、単層構造としてもよいし、3層以上の積層構造としてもよい。

0238

そして、絶縁体444、絶縁体480、絶縁体474、絶縁体481、及び絶縁体540が有する開口部には、導電体440が形成される。当該開口部の底部の少なくとも一部には導電体442_bが位置しており、導電体440は当該開口部において導電体442_bと電気的に接続される。

0239

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0240

(実施の形態5)
次に、図11に示したトランジスタ400a、トランジスタ400b、容量素子500a及び容量素子500bを有する半導体装置の作製方法について、図14乃至図27を用いて説明する。図14乃至図27において、各図の(A)は、上面図である。各図の(B)は各図の(A)の一点鎖線A1−A2における断面図である。また、各図の(C)は、各図の(A)の一点鎖線A3−A4における断面図である。

0241

まず、基板上またはその他の絶縁表面上に絶縁体490を成膜する。絶縁体490の成膜は、スパッタリング法、化学気相成長CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法またはALD法などを用いて行うことができる。

0242

例えば、絶縁体490として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体490は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にALD法によって酸化アルミニウムを成膜する構造としてもよい。または、ALD法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。

0243

次に絶縁体490上に、導電体492a及び導電体492bとなる導電膜を成膜する。導電体492a及び導電体492bとなる導電膜の成膜は、スパッタリング法、CVD法MBE法PLD法またはALD法などを用いて行うことができる。また、導電体492a及び導電体492bとなる導電膜は、多層膜とすることができる。例えば、導電体492a及び導電体492bとなる導電膜としてタングステンを成膜するとよい。

0244

次に、リソグラフィー法を用いて、導電体492a及び導電体492bとなる導電膜を加工し、導電体492a及び導電体492bを形成する。

0245

次に、絶縁体490上、導電体492a上及び導電体492b上に絶縁体491となる絶縁膜を成膜する。絶縁体491となる絶縁体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体491となる絶縁膜として、CVD法によって酸化シリコンを成膜するとよい。

0246

ここで、絶縁体491となる絶縁膜の膜厚は、導電体492aの膜厚及び導電体492bの膜厚以上とすることが好ましい。例えば、導電体492aの膜厚及び導電体492bの膜厚を1とすると、絶縁体491となる絶縁膜の膜厚は、1以上3以下とする。

0247

次に、絶縁体491となる絶縁膜にCMP(chemical Mechanical Polishing)処理を行うことで、絶縁体491となる絶縁膜の一部を除去し、導電体492aの表面及び導電体492bの表面を露出させる。これにより、上面が平坦な、導電体492a及び導電体492bと、絶縁体491を形成することができる。

0248

次に、絶縁体491上、導電体492a上及び導電体492b上に絶縁体414を成膜する。絶縁体414の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体414として、CVD法によって窒化シリコンを成膜する。このように、絶縁体414として、窒化シリコンなどのように銅が透過しにくい絶縁体を用いることにより、導電体492a及び導電体492bに銅など拡散しやすい金属を用いても、当該金属が絶縁体414より上の層に拡散するのを防ぐことができる。

0249

次に絶縁体414上に絶縁体416を成膜する。絶縁体416の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体416として、CVD法によって酸化シリコンを成膜する。

0250

次に、絶縁体414及び絶縁体416に凹部を形成する。なお、ここで、凹部とは、例えば、穴、溝(スリット)、または開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。

0251

凹部の形成後に、導電体405_1a及び導電体405_2aとなる導電膜を成膜する。導電体405_1a及び導電体405_2aは、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体405_1a及び導電体405_2aとなる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0252

次に、導電体405_1a及び導電体405_2aとなる導電膜上に、導電体405_1b及び導電体405_2bとなる導電膜を成膜する。導電体405_1b及び導電体405_2bとなる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0253

次に、CMP処理を行うことで、絶縁体416上の導電体405_1a及び導電体405_1bとなる導電膜と、導電体405_2a及び導電体405_2bとなる導電膜と、を除去する。その結果、凹部のみに、導電体405_1a及び導電体405_1bとなる導電膜と、導電体405_2a及び導電体405_2bとなる導電体となる導電膜と、が残存することで上面が平坦な導電体405_1及び導電体405_2を形成することができる(図14参照)。

0254

次に、絶縁体416上、導電体405_1上及び導電体405_2上に絶縁体420を成膜する。絶縁体420の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0255

次に、絶縁体420上に絶縁体422を成膜する。絶縁体422の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0256

次に、絶縁体422上に絶縁体424を成膜する。絶縁体424の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0257

次に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。第1の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行ってもよい。または、第1の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。第1の加熱処理によって、絶縁体424に含まれる水素や水などの不純物を除去することなどができる。または、第1の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより高密度酸素ラジカルを生成することができ、基板側にRFを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体424内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第1の加熱処理は行わなくても良い場合がある。

0258

また、該加熱処理は、絶縁体420成膜後、絶縁体422の成膜後及び絶縁体424の成膜後それぞれに行うこともできる。該加熱処理は、第1の加熱処理条件を用いることができるが、絶縁体420成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。

0259

例えば、第1の加熱処理として、絶縁体424成膜後に窒素雰囲気にて400℃の温度で1時間の処理を行う。

0260

次に、絶縁体424上に酸化膜430Aと酸化膜430Bを順に成膜する(図14参照)。なお、酸化膜430Aと酸化膜430Bは、大気環境にさらさずに連続して成膜することが好ましい。大気環境に暴露せずに成膜することで、酸化膜430A上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜430Aと、酸化膜430B、との界面近傍を清浄に保つことができる。

0261

酸化膜430Aと酸化膜430Bの成膜はスパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0262

例えば、酸化膜430Aと酸化膜430Bをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化膜430Aと酸化膜430Bをスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットを用いることができる。

0263

特に、酸化膜430Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体424に供給される場合がある。

0264

なお、酸化膜430Aのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。

0265

酸化膜430Aをスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。

0266

酸化膜430Aに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜430Aに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜430Aの成膜後に酸素ドープ処理を行ってもよい。

0267

例えば、酸化膜430Aとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜し、酸化膜430Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]のターゲットを用いて成膜する。

0268

次に、第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理条件を用いることができる。第2の加熱処理によって、酸化膜430A及び酸化膜430B中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて400℃の温度で1時間の処理を行なった後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。

0269

次に、酸化膜430A及び酸化膜430Bを島状に加工して、酸化物430(酸化物430a及び酸化物430b)を形成する。この時、酸化物430a及び酸化物430bと重ならない領域の絶縁体424がエッチングされて、絶縁体422の表面が露出する場合がある(図15参照)。

0270

ここで、酸化物430は、少なくとも一部が導電体405_1、導電体405_2と重なるように形成する。また、酸化物430の側面は、絶縁体422に対し、略垂直であることが好ましい。酸化物430の側面が、絶縁体422に対し、略垂直であることで、トランジスタ400a、400bを複数設ける際に、小面積化高密度化が可能となる。なお、酸化物430の側面と絶縁体422の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物430の側面と絶縁体422の上面のなす角は大きいほど好ましい。

0271

また、酸化物430の側面と、酸化物430の上面との間に、湾曲面を有してもよい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物430bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とすることが好ましい。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。

0272

なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法ウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

0273

これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物430a及び酸化物430bなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。ウェット洗浄としては、シュウ酸リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。

0274

次に、第3の加熱処理を行っても良い。加熱処理の条件は、上述の第1の加熱処理の条件を用いることができる。

0275

次に、絶縁体422、及び酸化物430の上に、酸化膜430cとなる酸化膜を成膜する。酸化膜430cとなる酸化膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0276

なお、酸化膜430cとなる酸化膜は、図16に示すように、島状に加工して、酸化膜430cとする。絶縁体450a、絶縁体450b、導電体460a及び導電体460b形成前に、酸化膜430cを形成することで、後工程で形成される絶縁体450a、絶縁体450b、導電体460a及び導電体460bの下側に位置する酸化膜430cとなる酸化膜の一部を除去することができる。これにより、隣り合うメモリセルの酸化膜430cとなる酸化膜が分離され、メモリセル間において酸化膜430cとなる酸化膜を介したリークを防ぐことができ、好ましい。酸化膜430cの形成は、ドライエッチングやウェットエッチングを用いることができる。

0277

次に、絶縁体422及び酸化膜430cの上に、絶縁膜450、導電膜460、絶縁膜470及び絶縁膜471を、順に成膜する(図16参照)。

0278

絶縁膜450の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。ここで、絶縁膜450を積層構造としてもよい。例えば、絶縁膜450を、2層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁膜450の2層目の成膜することで、絶縁膜450の1層目に酸素を添加することができる。

0279

絶縁膜450を形成した後、導電膜460を形成する前に、第4の加熱処理を行なってもよい。第4の加熱処理は、第1の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜450中の水分濃度及び水素濃度を低減させることができる。

0280

導電膜460の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0281

絶縁膜470及び絶縁膜471の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができ、特に、絶縁膜470は、ALD法を用いて成膜することが好ましい。絶縁膜470を、ALD法を用いて成膜することで、膜厚を0.5nm以上10nm以下程度、好ましくは0.5nm以上3nm以下程度にすることができる。なお、絶縁膜470の成膜は省略することができる。

0282

また、絶縁膜471は、導電膜460を加工する際のハードマスクとして用いることができる。また、絶縁膜471は、積層構造とすることができる。例えば、酸化窒化シリコンと、該酸化窒化シリコン上に窒化シリコンを配置してもよい。

0283

絶縁膜471を形成した後、絶縁膜471をエッチングする前に、第5の加熱処理を行なってもよい。加熱処理は、第1の加熱処理条件を用いることができる。

0284

次に、リソグラフィー法を用いて、絶縁膜471をエッチングして、絶縁体471a及び絶縁体471bを形成する。次に、絶縁体471a及び絶縁体471bをハードマスクとして、導電膜460、及び絶縁膜470を、エッチングして、導電体460a及び絶縁体470aと、導電体460b、及び絶縁体470bと、を形成する。(図17参照)。

0285

なお、導電体460a及び絶縁体470aの断面形状は、可能な限りテーパー形状を有しないことが好ましい。同様に、導電体460b及び絶縁体470bは、可能な限りテーパー形状を有しないことが好ましい。導電体460a及び絶縁体470aの側面と、酸化物430の底面とのなす角度は、80度以上100度以下が好ましい。同様に、導電体460b及び絶縁体470bの側面と、酸化物430の底面とのなす角度は、80度以上100度以下が好ましい。これにより、後の工程で、絶縁体475a、絶縁体475bを形成する際、絶縁体475a、絶縁体475bを残存させやすくなる。

0286

また、該エッチングにより、絶縁膜450、または酸化膜430cの導電体460a及び導電体460bと重ならない領域の上部がエッチングされる場合がある。この場合、絶縁膜450、または酸化膜430cの導電体460a及び導電体460bと重なる領域の膜厚が、導電体460a及び導電体460bと重ならない領域の膜厚より厚くなる。

0287

次に、絶縁膜450と、導電体460a、絶縁体470a及び絶縁体471aと、導電体460b、絶縁体470b及び絶縁体471bと、を覆って、絶縁膜475を成膜する。絶縁膜475の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁膜475としては、CVD法によって、酸化シリコンを成膜するとよい(図18参照)。

0288

次に、絶縁膜475に異方性エッチング処理を行うことで、酸化膜430c、絶縁膜450、及び絶縁膜475を加工し、酸化物430_1c、絶縁体450a及び絶縁体475aと、酸化物430_2c、絶縁体450b及び絶縁体475bと、を形成する。絶縁体475aは、少なくとも、導電体460a及び絶縁体471aに接して形成され、絶縁体475bは、少なくとも、導電体460b、及び絶縁体471bに接して形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された、酸化膜430c、絶縁膜450及び絶縁膜475を除去して、酸化物430_1c、酸化物430_2c、絶縁体450a、絶縁体450b、絶縁体475a及び絶縁体475bを自己整合的に形成することができる(図19参照)。

0289

続いて、酸化物430_1c、絶縁体450a、導電体460a、絶縁体470a、絶縁体471a及び絶縁体475aと、酸化物430_2c、絶縁体450b、導電体460b、絶縁体470b、絶縁体471b、及び絶縁体475bと、を介して、絶縁体424、及び酸化物430上に膜442Aを成膜する(図20参照)。

0290

膜442Aは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いる。膜442Aは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜442Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。

0291

続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜442Aから、膜442Aの成分である金属元素が酸化物430へ、または酸化物430の成分である金属元素が膜442Aへと、拡散し、酸化物430の表層に低抵抗化された領域442を形成することができる。その後、膜442Aを、除去してもよい(図21参照)。

0292

加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。

0293

また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ