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課題・解決手段

解像度の高い表示システムを提供する。表示品位の高い表示システムを提供する。処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、補正信号を生成する機能を有する。表示部は、画素を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。

概要

背景

近年、解像度の高い表示装置が求められている。例えば、フルハイビジョン画素数1920×1080)、4K(画素数3840×2160もしくは4096×2160等)、さらには8K(画素数7680×4320もしくは8192×4320等)といった画素数の多い表示装置が盛んに開発されている。

また、表示装置の大型化が求められている。例えば、家庭用テレビジョン装置では、画面サイズが対角50インチを超えるものが主流となっている。画面のサイズが大きいほど、一度に表示可能な情報量を多くできるため、デジタルサイネージ等では更なる大画面化が求められている。

表示装置としては、液晶表示装置発光表示装置に代表されるフラットパネルディスプレイが広く用いられている。これらの表示装置を構成するトランジスタ半導体材料には主にシリコンが用いられているが、近年、金属酸化物を用いたトランジスタを表示装置の画素に用いる技術も開発されている。

特許文献1には、トランジスタの半導体材料に非晶質シリコンを用いる技術が開示されている。特許文献2及び特許文献3には、トランジスタの半導体材料に金属酸化物を用いる技術が開示されている。

概要

解像度の高い表示システムを提供する。表示品位の高い表示システムを提供する。処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、補正信号を生成する機能を有する。表示部は、画素を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。

目的

本発明の一態様は、解像度の高い表示システムを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

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請求項1

処理部及び表示部を有し、前記処理部には、第1の画像信号が供給され、前記処理部は、前記第1の画像信号を用いて、第2の画像信号を生成する機能を有し、前記処理部は、補正信号を生成する機能を有し、前記表示部は、画素を有し、前記画素は、表示素子及び記憶回路を有し、前記画素には、前記第2の画像信号及び前記補正信号が供給され、前記記憶回路は、前記補正信号を保持する機能を有する、表示システム

請求項2

処理部、表示部、及び記憶部を有し、前記記憶部は、補正データを有し、前記処理部には、第1の画像信号及び前記補正データが供給され、前記処理部は、前記第1の画像信号を用いて、第2の画像信号を生成する機能を有し、前記処理部は、前記補正データに基づいた補正信号を生成する機能を有し、前記表示部は、画素を有し、前記画素は、表示素子及び記憶回路を有し、前記画素には、前記第2の画像信号及び前記補正信号が供給され、前記記憶回路は、前記補正信号を保持する機能を有する、表示システム。

請求項3

処理部及び表示部を有し、前記処理部には、第1の画像信号が供給され、前記処理部は、前記第1の画像信号を用いて、第2の画像信号を生成する機能を有し、前記処理部は、前記第1の画像信号を用いて、補正信号を生成する機能を有し、前記表示部は、画素を有し、前記画素は、表示素子及び記憶回路を有し、前記画素には、前記第2の画像信号及び前記補正信号が供給され、前記記憶回路は、前記補正信号を保持する機能を有する、表示システム。

請求項4

請求項3において、さらに、記憶部を有し、前記記憶部は、補正データを有し、前記処理部には、前記補正データが供給され、前記処理部は、前記第1の画像信号及び前記補正データを用いて、前記補正信号を生成する機能を有する、表示システム。

請求項5

処理部及び表示部を有し、前記表示部は、第1の回路及び画素を有し、前記第1の回路は、第1の信号を生成する機能を有し、前記処理部には、第1の画像信号及び前記第1の信号が供給され、前記処理部は、前記第1の画像信号を用いて、第2の画像信号を生成する機能を有し、前記処理部は、前記第1の信号を用いて、補正信号を生成する機能を有し、前記画素は、表示素子及び記憶回路を有し、前記画素には、前記第2の画像信号及び前記補正信号が供給され、前記記憶回路は、前記補正信号を保持する機能を有する、表示システム。

請求項6

請求項5において、さらに、記憶部を有し、前記記憶部は、補正データを有し、前記処理部には、前記補正データが供給され、前記処理部は、前記第1の信号及び前記補正データを用いて、前記補正信号を生成する機能を有する、表示システム。

請求項7

請求項1乃至6のいずれか一において、前記処理部は、ニューラルネットワークを用いて、前記第2の画像信号及び前記補正信号のうち一方または双方を生成する、表示システム。

請求項8

請求項1乃至7のいずれか一において、前記処理部は、ニューラルネットワーク回路を有する、表示システム。

請求項9

請求項1乃至8のいずれか一において、前記画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1のトランジスタのソースまたはドレインの一方は、前記第1の容量素子の一方の電極電気的に接続され、前記第1の容量素子の他方の電極は、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第2のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記第2の容量素子の一方の電極と電気的に接続され、前記第2の容量素子の他方の電極は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第3のトランジスタのソースまたはドレインの一方は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第4のトランジスタのソースまたはドレインの他方は、前記表示素子の一方の電極と電気的に接続されている、表示システム。

請求項10

請求項9において、前記第2のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Inと、Znと、M(Mはアルミニウムチタンガリウムゲルマニウムイットリウムジルコニウムランタンセリウム、スズ、ネオジム、またはハフニウム)と、を有する表示システム。

請求項11

請求項9または10において、前記第1のトランジスタのソースまたはドレインの他方には、前記第2の画像信号が供給され、前記第2のトランジスタのソースまたはドレインの他方には、前記補正信号が供給される、表示システム。

請求項12

請求項1乃至8のいずれか一において、前記画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1のトランジスタのソースまたはドレインの一方は、前記第1の容量素子の一方の電極と電気的に接続され、前記第1の容量素子の一方の電極は、前記表示素子と電気的に接続され、前記第2のトランジスタのソースまたはドレインの一方は、前記第1の容量素子の他方の電極と電気的に接続され、前記第1の容量素子の他方の電極は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第3のトランジスタのゲートは、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第4のトランジスタのソースまたはドレインの一方は、前記第2の容量素子の一方の電極と電気的に接続されている表示システム。

請求項13

請求項12において、前記第4のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Inと、Znと、M(Mはアルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム、またはハフニウム)と、を有する表示システム。

請求項14

請求項12または13において、前記第2のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続され、前記第3のトランジスタのソースまたはドレインの他方は、高電位電源線と電気的に接続されている、表示システム。

請求項15

請求項12乃至14のいずれか一において、前記画素は、さらに、第5のトランジスタと、第6のトランジスタと、を有し、前記第5のトランジスタのソースまたはドレインの一方は、前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第5のトランジスタのソースまたはドレインの他方は、前記表示素子と電気的に接続され、前記第6のトランジスタのソースまたはドレインの一方は、前記第5のトランジスタのソースまたはドレインの他方と電気的に接続され、前記第6のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続されている、表示システム。

請求項16

請求項12乃至15のいずれか一において、前記第1のトランジスタのソースまたはドレインの他方には、前記第2の画像信号が供給され、前記第4のトランジスタのソースまたはドレインの他方には、前記補正信号が供給される、表示システム。

請求項17

請求項1乃至16のいずれか一において、前記記憶回路は、前記補正信号を前記第2の画像信号に付加することで第3の画像信号を生成する機能を有し、前記表示素子は、前記第3の画像信号に基づいて表示する機能を有する、表示システム。

技術分野

0001

本発明の一態様は、表示システムに関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置表示装置発光装置蓄電装置記憶装置電子機器照明装置入力装置(例えば、タッチセンサなど)、入出力装置(例えば、タッチパネルなど)、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。

0003

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置(液晶表示装置発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路撮像装置、及び電子機器などは、半導体装置といえる場合がある。もしくは、これらは半導体装置を有するといえる場合がある。

背景技術

0004

近年、解像度の高い表示装置が求められている。例えば、フルハイビジョン画素数1920×1080)、4K(画素数3840×2160もしくは4096×2160等)、さらには8K(画素数7680×4320もしくは8192×4320等)といった画素数の多い表示装置が盛んに開発されている。

0005

また、表示装置の大型化が求められている。例えば、家庭用テレビジョン装置では、画面サイズが対角50インチを超えるものが主流となっている。画面のサイズが大きいほど、一度に表示可能な情報量を多くできるため、デジタルサイネージ等では更なる大画面化が求められている。

0006

表示装置としては、液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイが広く用いられている。これらの表示装置を構成するトランジスタ半導体材料には主にシリコンが用いられているが、近年、金属酸化物を用いたトランジスタを表示装置の画素に用いる技術も開発されている。

0007

特許文献1には、トランジスタの半導体材料に非晶質シリコンを用いる技術が開示されている。特許文献2及び特許文献3には、トランジスタの半導体材料に金属酸化物を用いる技術が開示されている。

先行技術

0008

特開2001−53283号公報特開2007−123861号公報特開2007−96055号公報

発明が解決しようとする課題

0009

8Kなど高解像度映像はデータ量が多いため、放送局から受信機へデータの送信を行う際の通信負荷が大きい。また、高解像度の映像を一般に普及させるためには、撮像装置、記憶装置、通信装置などの周辺技術を整える必要もある。そのため、放送局が低解像度の映像を放送し、当該放送を受信した受信機側で解像度を高める技術が必要とされている。

0010

例えば、アップコンバートを行うことで、低解像度の映像を疑似的に高解像度の映像に変換することができる。しかし、アップコンバートを行う際に、膨大な量の画像データを解析して新たな画像データを生成するため、回路規模消費電力が大きくなる問題がある。また、リアルタイムでの処理が追いつかず、表示の遅延が生じることもある。

0011

また、表示装置の画素数が多いほど、表示装置が有するトランジスタ及び表示素子の数が増えるため、トランジスタの特性のばらつき及び表示素子の特性のばらつきに起因する表示ムラが顕著になってしまう。

0012

本発明の一態様は、解像度の高い表示システムを提供することを課題の一つとする。本発明の一態様は、表示品位の高い表示システムを提供することを課題の一つとする。本発明の一態様は、消費電力が低い表示システムを提供することを課題の一つとする。本発明の一態様は、表示ムラが低減された表示システムを提供することを課題の一つとする。本発明の一態様は、大型の表示領域を有する表示システムを提供することを課題の一つとする。本発明の一態様は、高いフレーム周波数で動作可能な表示システムを提供することを課題の一つとする。

0013

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0014

本発明の一態様は、処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、補正信号を生成する機能を有する。表示部は、画素を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。

0015

本発明の一態様は、処理部、表示部、及び記憶部を有する表示システムである。記憶部は、補正データを有する。処理部には、第1の画像信号及び補正データが供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、補正データに基づいた補正信号を生成する機能を有する。表示部は、画素を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。

0016

本発明の一態様は、処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、第1の画像信号を用いて、補正信号を生成する機能を有する。表示部は、画素を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。表示システムは、さらに、記憶部を有していてもよい。記憶部は、補正データを有する。処理部には、補正データが供給される。処理部は、第1の画像信号及び補正データを用いて、補正信号を生成する機能を有する。

0017

本発明の一態様は、処理部及び表示部を有する表示システムである。表示部は、第1の回路及び画素を有する。第1の回路は、第1の信号を生成する機能を有する。処理部には、第1の画像信号及び第1の信号が供給される。処理部は、第1の画像信号を用いて、第2の画像信号を生成する機能を有する。処理部は、第1の信号を用いて、補正信号を生成する機能を有する。画素は、表示素子及び記憶回路を有する。画素には、第2の画像信号及び補正信号が供給される。記憶回路は、補正信号を保持する機能を有する。表示システムは、さらに、記憶部を有していてもよい。記憶部は、補正データを有する。処理部には、補正データが供給される。処理部は、第1の信号及び補正データを用いて、補正信号を生成する機能を有する。

0018

処理部は、ニューラルネットワークを用いて、第2の画像信号及び補正信号のうち一方または双方を生成してもよい。

0019

処理部は、ニューラルネットワーク回路を有していてもよい。

0020

画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有していてもよい。第1のトランジスタのソースまたはドレインの一方は、第1の容量素子の一方の電極電気的に接続される。第1の容量素子の他方の電極は、第2のトランジスタのソースまたはドレインの一方と電気的に接続される。第2のトランジスタのソースまたはドレインの一方は、第3のトランジスタのゲートと電気的に接続される。第3のトランジスタのゲートは、第2の容量素子の一方の電極と電気的に接続される。第2の容量素子の他方の電極は、第3のトランジスタのソースまたはドレインの一方と電気的に接続される。第3のトランジスタのソースまたはドレインの一方は、第4のトランジスタのソースまたはドレインの一方と電気的に接続される。第4のトランジスタのソースまたはドレインの他方は、表示素子の一方の電極と電気的に接続される。第2のトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。金属酸化物は、Inと、Znと、M(Mはアルミニウム(Al)、チタン(Ti)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ランタン(La)、セリウム(Ce)、スズ(Sn)、ネオジム(Nd)、またはハフニウム(Hf))と、を有することが好ましい。第1のトランジスタのソースまたはドレインの他方には、第2の画像信号が供給される。第2のトランジスタのソースまたはドレインの他方には、補正信号が供給される。

0021

画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有していてもよい。第1のトランジスタのソースまたはドレインの一方は、第1の容量素子の一方の電極と電気的に接続される。第1の容量素子の一方の電極は、表示素子と電気的に接続される。第2のトランジスタのソースまたはドレインの一方は、第1の容量素子の他方の電極と電気的に接続される。第1の容量素子の他方の電極は、第3のトランジスタのソースまたはドレインの一方と電気的に接続される。第3のトランジスタのゲートは、第4のトランジスタのソースまたはドレインの一方と電気的に接続される。第4のトランジスタのソースまたはドレインの一方は、第2の容量素子の一方の電極と電気的に接続される。第4のトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Ge、Y、Zr、La、Ce、Sn、Nd、またはHf)と、を有することが好ましい。第2のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続される。第3のトランジスタのソースまたはドレインの他方は、高電位電源線と電気的に接続される。画素は、さらに、第5のトランジスタと、第6のトランジスタと、を有していてもよい。第5のトランジスタのソースまたはドレインの一方は、第1のトランジスタのソースまたはドレインの一方と電気的に接続される。第5のトランジスタのソースまたはドレインの他方は、表示素子と電気的に接続される。第6のトランジスタのソースまたはドレインの一方は、第5のトランジスタのソースまたはドレインの他方と電気的に接続される。第6のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続される。第1のトランジスタのソースまたはドレインの他方には、第2の画像信号が供給される。第4のトランジスタのソースまたはドレインの他方には、補正信号が供給される。

0022

本発明の一態様の表示システムにおいて、記憶回路は、補正信号を第2の画像信号に付加することで第3の画像信号を生成する機能を有する。本発明の一態様の表示システムにおいて、表示素子は、第3の画像信号に基づいて表示する機能を有する。

発明の効果

0023

本発明の一態様により、解像度の高い表示システムを提供できる。本発明の一態様により、表示品位の高い表示システムを提供できる。本発明の一態様により、消費電力が低い表示システムを提供できる。本発明の一態様により、表示ムラが低減された表示システムを提供できる。本発明の一態様により、大型の表示領域を有する表示システムを提供できる。本発明の一態様により、高いフレーム周波数で動作可能な表示システムを提供できる。

0024

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0025

表示システムの一例を示す図。アップコンバートを説明する図。アップコンバートの比較例を説明する図。表示システムの一例を示す図。表示システムの一例を示す図。表示部の一例を示すブロック図。画素の一例を示す図。画素の動作例を示すタイミングチャート。表示部の一例を示す図。画素の一例を示す図。表示システムの一例を示す図。表示部の一例を示すブロック図。画素の一例を示す図。画素の一例を示す図。画素の動作例を示すタイミングチャート。画素の一例を示す図。画素の動作例を示すタイミングチャート。ニューラルネットワークの構成例を説明する図。半導体装置の構成例を説明する図。メモリセルの構成例を説明する図。オフセット回路の構成例を説明する図。半導体装置の動作例を説明するタイミングチャート。画素の一例を示す図。表示装置の一例を示す図。表示装置の一例を示す図。DOSRAMの一例を示す図。電子機器の一例を示す図。

実施例

0026

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0027

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

0028

また、図面において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。

0029

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。

0030

(実施の形態1)
本実施の形態では、本発明の一態様の表示システムについて図1図17を用いて説明する。

0031

本実施の形態の表示システムは、補正信号を生成する機能と、外部から受信したデータを用いて画像信号を生成する機能と、当該補正信号及び当該画像信号を用いて、映像を表示する機能と、を有する。

0032

本実施の形態の表示システムは、処理部及び表示部を有する。処理部は、補正信号を生成する機能と、外部から受信したデータを用いて画像信号を生成する機能と、を有する。表示部は、表示素子及び記憶回路を有する。記憶回路は、補正信号を保持する機能を有する。記憶回路は、画像信号に補正信号を付加する機能を有する。補正信号は容量結合によって画像信号に付加され、表示素子に供給される。したがって、表示部では、補正信号及び画像信号を用いて、映像を表示することができる。

0033

表示システムでは、外部から受信したデータに対して様々な画像処理を行う。加えて、解像度のアップコンバートを行う場合、処理部で行う演算量は膨大となる。そこで、本発明の一態様の表示システムは、処理部において、補正信号と、画像信号と、を生成する。外部から受信したデータに画像処理を施して生成する画像信号は、外部から受信したデータと同等の解像度のデータを含む信号とする。そして、別途生成した補正信号を、当該画像信号に付加することで、画像のアップコンバートを行う。これにより、処理部における演算量の低減、消費電力の低減、回路規模の縮小、または表示の遅延の抑制などを実現することができる。

0034

処理部は、外部から受信したデータなどを用いて、リアルタイムで補正信号を生成してもよく、記録媒体に保存されている補正データを読み出し、当該補正データに基づいた補正信号を生成してもよい。外部から受信したデータによらず、補正データに基づいた補正信号を表示部に供給することで、処理部における演算量の低減を図ることができる。

0035

なお、補正信号は、アップコンバート以外の目的でも使用することができる。例えば、補正信号を用いて、画素が有するトランジスタの特性のばらつきに起因する表示ムラを補正することができる。このように、補正信号を用いることで、画像信号の生成に係る処理部の負荷を低減することができる。

0036

<表示システムの構成例1>
図1(A)に、表示システム100Aのブロック図を示す。

0037

表示システム100Aは、制御部151、記憶部152、処理部153、入出力部154、通信部155、及び表示部156を有する。他に、タッチセンサ、タッチセンサ制御部、バッテリバッテリコントローラ受電部、アンテナ撮像部、振動部などを有してもよい。制御部151、記憶部152、処理部153、入出力部154、通信部155、及び表示部156は、バスライン157を介して互いに電気的に接続される。

0038

図1(B)を用いて、表示システム100Aにおける画像信号S2と補正信号W2の生成について説明する。

0039

通信部155は、外部から受信したデータに基づいた画像信号S1を処理部153に供給する。処理部153は、画像信号S1に含まれるデータに対して画像処理を行い、画像信号S2を生成する。画像信号S2は、処理部153から表示部156に供給される。

0040

処理部153は、人工知能AI:Artificial Intelligence)を利用して画像信号S2を生成する機能を有することが好ましい。これにより、表示部156における表示品位を高めることができる。

0041

なお、人工知能とは、人間の知能を模した計算機である。処理部153には、例えば、人工ニューラルネットワーク(ANN:Artificial Neural Network)を用いることができる。人工ニューラルネットワークとは、ニューロンシナプスで構成される神経網を模した回路であり、人工ニューラルネットワークは人工知能の一種である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。

0042

図1(A)、図1(B)では、処理部153は、ニューラルネットワーク159を有する例を示す。

0043

画像信号S1に含まれるデータに対して行う画像処理の例としては、ノイズ除去処理階調変換処理色調補正処理輝度補正処理などが挙げられる。色調補正処理や輝度補正処理は、ガンマ補正などを用いて行うことができる。また、処理部153は、フレーム周波数のアップコンバートに伴うフレーム補間処理などを実行する機能を有していてもよい。

0044

ノイズ除去処理としては、文字などの輪郭の周辺に生じるモスキートノイズ高速動画で生じるブロックノイズ、ちらつきを生じさせるランダムノイズ、解像度のアップコンバートにより生じるドットノイズなどのさまざまなノイズの除去が挙げられる。

0045

階調変換処理は、画像信号S1が有する画像データが示す階調を表示部156の出力特性に対応した階調へ変換する処理である。例えば階調数を大きくする場合、小さい階調数で入力された画像に対して、各画素に対応する階調値を補間して割り当てることで、ヒストグラム平滑化する処理を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジHDR)処理も、階調変換処理に含まれる。

0046

色調補正処理は、映像の色調を補正する処理である。また輝度補正処理は、映像の明るさ(輝度コントラスト)を補正する処理である。例えば、表示部156が設けられる空間の照明の種類や輝度、または色純度などに応じて、表示部156に表示される映像の輝度や色調が最適となるように補正される。

0047

フレーム間補間処理は、表示する映像のフレーム周波数を増大させる場合に、本来存在しないフレーム(補間フレーム)の画像を生成する処理である。例えば、ある2枚の画像の差分から2枚の画像の間に挿入する補間フレームの画像を生成する。または2枚の画像の間に複数枚の補間フレームの画像を生成することもできる。例えば画像データのフレーム周波数が60Hzであったとき、複数枚の補間フレームを生成することで、表示部156に出力される画像信号のフレーム周波数を、2倍の120Hz、4倍の240Hz、または8倍の480Hzなどに増大させることができる。

0048

また、処理部153には、記憶部152から補正データW1が供給される。処理部153は、補正データW1に基づいた補正信号W2を生成する。補正信号W2は、処理部153から表示部156に供給される。

0049

補正データW1は、事前に、人工知能を利用して生成されたデータであることが好ましい。

0050

当該補正データW1を用いて生成した補正信号W2を、画像信号S2に付加することで、例えば、画像のアップコンバートを行うことができる。または、画素が有するトランジスタの特性のばらつきに起因する表示ムラを補正することができる。

0051

図2及び図3を用いて、本発明の一態様の表示システムにおけるアップコンバートと、比較例のアップコンバートと、について説明する。

0052

画像信号S1をアップコンバートせずに画像信号S2を生成し、かつ、補正信号W2も用いない場合、低解像度の画像データを高解像度の表示部156で表示しようとすると、複数の画素に同じ画像信号が供給されることになる。例えば、8K4Kの表示装置の画素数は、4K2Kの表示装置の画素数(3840×2160)の4倍である。つまり、4K2Kの表示装置の画像データを単純に8K4Kの表示装置で表示しようとすると、4K2Kの表示装置の1画素に供給される画像信号が、8K4Kの表示装置の4画素に供給されることになる。

0053

図3は、比較例における、上記を想定した水平垂直方向の4画素に表示される画像を説明する図である。図3に示すように、アップコンバート前では4画素全てが画像信号S1を用いて画像を表示することになるが、アップコンバート後ではそれぞれの画素に画像信号S1a乃至S1cが供給され、解像度を向上することができる。さらに、アップコンバート後に画像処理を行うことで、より高品質な画像を表示することができる。画像処理後ではそれぞれの画素に画像信号S2a乃至S2cが供給される。

0054

しかし、アップコンバート後に画像処理を行うことで、演算量が増加し、処理部の消費電力の増加や、表示の遅延が発生してしまう。

0055

一方、本発明の一態様の表示システムでは、画像信号に、補正信号を付加することができる。そのため、図2(A)に示すように、画像信号S1をアップコンバートせずに、画像信号S1に画像処理を行い、画像信号S2を生成する。これにより、画像処理の演算量を低減し、消費電力を低減させることができる。そして、4画素に同じ画像信号S2を供給する。

0056

また、各画素には、補正信号W2a乃至W2cを供給する。ここで、補正信号W2a乃至W2cを生成する方法は限定されない。図1(B)に示すように、記憶部152に保存されている補正データW1を読み出して、当該補正データW1に基づいた補正信号W2を生成してもよい。補正信号W2の生成をリアルタイムで行わない場合、演算量の低減に伴い、消費電力が低減され、また表示の遅延を抑制でき、好ましい。または、後述するように、画像信号S1を用いてリアルタイムで補正信号W2を生成してもよい(図4(B)などを参照)。補正信号W2の生成をリアルタイムで行う場合、アップコンバートの質を高めることができ、好ましい。この場合においても、画像信号S2の生成における演算量を低減できる。特に、画像信号S2の生成と、補正信号W2の生成と、を同時に行うことで、表示の遅延を抑制でき、好ましい。

0057

そして、図2(B)に示すように、画像信号S2に各補正信号が付加され、新しい画像信号S2a乃至S2cが生成される。画像処理により生成された画像信号S2に、各補正信号が付加されることで、画素では、元の画像信号S1をアップコンバートした表示を行うことができる。

0058

図4(A)に、表示システム100Bのブロック図を示す。

0059

処理部153は、複数のニューラルネットワークを有していてもよい。表示システム100Bでは、処理部153が、ニューラルネットワーク159a及びニューラルネットワーク159bを有する。

0060

図4(B)、図4(C)を用いて、表示システム100Bにおける画像信号S2と補正信号W2の生成について説明する。

0061

通信部155は、外部から受信したデータに基づいた画像信号S1を処理部153に供給する。処理部153は、ニューラルネットワーク159aを用いて、画像信号S1に含まれるデータに対して画像処理を行い、画像信号S2を生成する。また、処理部153は、ニューラルネットワーク159b及び画像信号S1に含まれるデータを用いて、補正信号W2を生成する。画像信号S2及び補正信号W2は、処理部153から表示部156に供給される。

0062

表示システム100Bでは、画像信号S1を用いて補正信号W2を生成するため、表示システム100Aに比べて、高品質なアップコンバートを実現できる。例えば、膨大な数の画像を教師データとして学習したディープニューラルネットワークを用いることで、精度の高い補正信号W2を生成することができる。

0063

補正信号W2により、解像度のアップコンバートに伴う画素間補間処理を行うことができる。画素間補間処理は、解像度をアップコンバートした際に、本来存在しないデータを補間する処理である。例えば、目的の画素の周囲の画素を参照し、それらの中間色を表示するようにデータを補間する。

0064

処理部153は、画像信号S1をアップコンバートせずに、画像信号S1に画像処理を行い、画像信号S2を生成する。これにより、リアルタイムで補正信号W2を生成する場合においても、画像処理の演算量を低減することができる。また、画像信号S2の生成と補正信号W2の生成を並行して行うことで、表示の遅延を抑制することができる。

0065

図4(B)には、ニューラルネットワーク159bに、画像信号S1のみが供給される例を示す。図4(C)には、ニューラルネットワーク159bに、画像信号S1に加えて、補正データW1が供給される例を示す。画像信号S1及び補正データW1を用いて生成された補正信号W2を、画像信号S2に付加することで、例えば、画像のアップコンバートに加えて、画素が有するトランジスタの特性のばらつきに起因する表示ムラを補正することができる。

0066

図5(A)〜図5(F)を用いて、本実施の形態の表示システムにおける画像信号S2と補正信号W2の生成の変形例について説明する。

0067

画像信号S1を用いて、画像信号S2及び補正信号W2を生成する場合、図5(A)に示すように、画像信号S2の生成にのみ、ニューラルネットワーク159を用いてもよいし、図5(B)に示すように、補正信号W2の生成にのみ、ニューラルネットワーク159を用いてもよい。ニューラルネットワーク159を用いない信号の生成は、人工知能を利用した他の方法で行ってもよいし、人工知能を利用しない方法で行ってもよい。図5(C)、図5(D)に示すように、補正信号W2を、画像信号S1及び補正データW1を用いて生成する場合においても同様である。

0068

図5(E)、図5(F)に示すように、1つのニューラルネットワーク159を用いて、同時に画像信号S2及び補正信号W2を生成してもよい。このとき、ニューラルネットワークの出力層からは、画像信号S2のデータと補正信号W2のデータの双方が出力される。図5(E)におけるニューラルネットワークの入力層には、画像信号S1のデータが入力される。図5(F)におけるニューラルネットワークの入力層には、画像信号S1のデータと補正データW1の双方が入力される。

0069

本発明の一態様では、画像処理によって画像信号が有するデータの解像度は変化させず、画像信号に加えて補正信号を供給した画素で新たな画像信号を生成することで、映像の解像度を高めるため、演算量の低減、消費電力の低減、回路規模の縮小、または表示の遅延の抑制などを実現することができる。そのため、高解像度または表示品位の高い表示システムを実現することができる。また、表示システムの大型化、低消費電力化を実現することができる。また、後述するように、新たな画像信号を画素で生成するための動作は少ないステップで行うことができ、画素数が多く水平期間の短い表示装置でも実現することができる。そのため、高いフレーム周波数で動作可能な表示システムを実現できる。

0070

次に、表示システムの構成要素について説明する。なお、以下では、表示システム100Aを例に挙げて説明するが、表示システム100Bにも同様の構成を適用できる。

0071

[制御部151]
制御部151(Controller)は、表示システム100A全体の動作を制御する機能を有する。制御部151は、記憶部152、処理部153、入出力部154、通信部155、及び表示部156などの動作を制御する。

0072

[記憶部152]
記憶部152としては、例えば、フラッシュメモリMRAM(Magnetoresistive Random Access Memory)、PRAM(Phase change RAM)、ReRAM(Resistive RAM)、FeRAM(Ferroelectric RAM)などの不揮発性記憶素子が適用された記憶装置、またはDRAM(Dynamic RAM)やSRAM(Static RAM)などの揮発性の記憶素子が適用された記憶装置等を用いてもよい。また例えばハードディスクドライブ(HDD:Hard Disk Drive)やソリッドステートドライブSSD:Solid State Drive)などの記録メディアドライブを用いてもよい。

0073

入出力部154を介してコネクタにより脱着可能なHDDまたはSSDなどの記憶装置や、フラッシュメモリ、ブルーレイディスク、DVDなどの記録媒体のメディアドライブを記憶部152として用いることもできる。なお、記憶部152を表示システム100Aに内蔵せず、表示システム100Aの外部に置かれる記憶装置を記憶部152として用いてもよい。その場合、記憶部152は、入出力部154を介して表示システム100Aと接続される。または通信部155を介して、無線通信でデータのやりとりをする構成であってもよい。

0074

記憶部152には、処理部153で用いるプログラムアルゴリズム重み係数などが記憶されている。また、記憶部152には、表示部156に表示する映像情報などが記憶されている。また、記憶部152には、補正データW1が記憶されていてもよい。

0075

[処理部153]
処理部153は、表示システム100A全体の動作に関わる演算を行う機能を有し、例えば中央演算処理装置(CPU:Central Processing Unit)などを用いることができる。

0076

処理部153としては、CPUのほか、DSP(Digital Signal Processor)、GPU(Graphics Processing Unit)などの他のマイクロプロセッサを単独で、または組み合わせて用いることができる。またこれらマイクロプロセッサをFPGA(Field Programmable Gate Array)やFPAA(Field Programmable Analog Array)といったPLD(Programmable Logic Device)によって実現してもよい。

0077

処理部153は、ニューラルネットワーク159(図中ではNN159とも記す)を有する。ニューラルネットワーク159はソフトウェアで構成してもよい。

0078

処理部153は、プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理プログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、記憶部152に格納されていてもよい。

0079

処理部153はメインメモリを有していてもよい。メインメモリは、RAM(Random Access Memory)、などの揮発性メモリや、ROM(Read Only Memory)などの不揮発性メモリを備える構成とすることができる。

0080

メインメモリに設けられるRAMとしては、例えばDRAMが用いられ、処理部153の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部152に格納されたオペレーティングシステムアプリケーションプログラムプログラムモジュール、プログラムデータ等は、実行のためにRAMにロードされる。RAMにロードされたこれらのデータやプログラム、プログラムモジュールは、処理部153に直接アクセスされ、操作される。

0081

一方、ROMには書き換えを必要としないBIOS(Basic Input/Output System)やファームウェア等を格納することができる。ROMとしては、マスクROMや、OTPROM(One Time Programmable Read Only Memory)、EPROM(Erasable Programmable Read Only Memory)等を用いることができる。EPROMとしては、紫外線照射により記憶データの消去を可能とするUV−EPROM(Ultra−Violet Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、フラッシュメモリなどが挙げられる。

0082

処理部153の演算をハードウェアによって行う場合、チャネル形成領域にシリコンまたは酸化物半導体を含むトランジスタによって構成された演算回路が好適である。例えば、チャネル形成領域にシリコン(アモルファスシリコン低温ポリシリコン、または単結晶シリコン)または酸化物半導体を含むトランジスタによって構成された演算回路が好適である。また、実施の形態2で詳述するが、処理部153で積和演算を行う場合、積和演算回路を構成するトランジスタとして、酸化物半導体を含むトランジスタが好適である。

0083

[入出力部154]
入出力部154としては、例えば、入力コンポーネント接続可能な外部ポートなどが挙げられる。入出力部154は、バスライン157を介して処理部153と電気的に接続される。

0084

外部ポートとしては、例えば、コンピュータプリンタなどの外部装置ケーブルを介して接続できる構成とすることができる。代表的には、USB端子などがある。また、外部ポートとして、LAN(Local Area Network)接続用端子デジタル放送受信用端子ACアダプタを接続する端子等を有していてもよい。また、有線だけでなく、赤外線可視光紫外線などを用いた光通信用送受信機を設けてもよい。

0085

[通信部155]
通信部155は、例えば制御部151からの命令に応じて表示システム100Aをコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。表示システム100Aにアンテナを設けて、当該アンテナを介して通信を行ってもよい。

0086

通信部155によって、World Wide Web(WWW)の基盤であるインターネットイントラネットエクストラネット、PAN(Personal Area Network)、LAN、CAN(Campus Area Network)、MAN(Metropolitan Area Network)、WAN(Wide Area Network)、GAN(Global Area Network)等のコンピュータネットワークに表示システム100Aを接続させ、通信を行うことができる。また複数の異なる通信方法を用いる場合には、通信方法に応じて複数のアンテナを設けてもよい。

0087

通信部155には、例えば高周波回路RF回路)を設け、RF信号送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域電磁信号電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数10kHz〜数10GHzが一般に用いられている。高周波回路は、複数の周波数帯域に対応した回路部を有し、当該回路部は、増幅器アンプ)、ミキサフィルタ、DSP、RFトランシーバ等を有する構成とすることができる。無線通信を行う場合、通信プロトコルまたは通信技術として、LTE(Long Term Evolution)、GSM(Global System for Mobile Communication:登録商標)、EDGE(Enhanced Data Rates for GSM Evolution)、CDMA2000(Code Division Multiple Access 2000)、WCDMA(Wideband Code Division Multiple Access:登録商標)などの通信規格、またはWi−Fi(登録商標)、Bluetooth(登録商標)、ZigBee(登録商標)等のIEEEにより通信規格化された仕様を用いることができる。また、国際電気通信連合ITU)が定める第3世代移動通信システム(3G)、第4世代移動通信システム(4G)、または第5世代移動通信システム(5G)などを用いることもできる。

0088

また、通信部155は、表示システム100Aを電話回線と接続する機能を有していてもよい。電話回線を通じた通話を行う場合には、通信部155は、制御部151からの命令に応じて、表示システム100Aを電話回線に接続するための接続信号を制御し、当該信号を電話回線に発信する。

0089

通信部155は、受信した放送電波から、表示部156に出力する画像信号を生成するチューナーを有していてもよい。例えばチューナーは、復調回路と、A−D変換回路アナログ−デジタル変換回路)と、デコーダ回路等を有する構成とすることができる。復調回路は入力された信号を復調する機能を有する。A−D変換回路は、復調されたアナログ信号デジタル信号に変換する機能を有する。デコーダ回路は、デジタル信号に含まれる映像データをデコードし、画像信号を生成する機能を有する。

0090

また、デコーダ分割回路と、複数のプロセッサを有する構成としてもよい。分割回路は、入力された映像のデータを空間的、時間的に分割し、各プロセッサに出力する機能を有する。複数のプロセッサは、入力された映像データをデコードし、画像信号を生成する。このように、デコーダとして、複数のプロセッサによりデータを並列処理する構成を適用することで、極めて情報量の多い映像データをデコードすることができる。特にフルハイビジョンを超える解像度を有する映像を表示する場合には、圧縮されたデータをデコードするデコーダ回路が極めて高速な処理能力を有するプロセッサを有していることが好ましい。また、例えばデコーダ回路は、4以上、好ましくは8以上、より好ましくは16以上の並列処理が可能な複数のプロセッサを含む構成とすることが好ましい。またデコーダは、入力された信号に含まれる映像用の信号と、それ以外の信号(文字情報番組情報認証情報等)を分離する回路を有していてもよい。

0091

通信部155により受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また通信部155により受信できる放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばUHF帯(約300MHz〜3GHz)またはVHF帯(30MHz〜300MHz)のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部156に表示させることができる。例えば、4K、8K、16K、またはそれ以上の解像度を有する映像を表示させることができる。

0092

また、チューナーはコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、画像信号を生成する構成としてもよい。このとき、受信する信号がデジタル信号の場合には、チューナーは復調回路及びA−D変換回路を有していなくてもよい。

0093

通信部155で取得した画像信号は、記憶部152に記憶することができる。

0094

また、入出力部154または通信部155は、補正データを取得する機能を有していてもよい。外部機器によって生成された補正データを取得し、記憶部152に記憶することができる。これにより、表示システムが有する補正データを随時更新し、表示品位を向上させることができる。

0095

[表示部156]
表示部156には、様々な表示装置及び表示素子を適用することができる。例えば、発光表示装置、液晶表示装置などを用いることができる。発光表示装置は、表示素子として、EL(Electro Luminescence)素子有機EL素子無機EL素子、または、有機物及び無機物を含むEL素子)、LED(Light Emitting Diode)などを用いることができる。液晶表示装置は、表示素子として、液晶素子を用いることができる。

0096

図6に、表示部156のブロック図の一例を示す。

0097

表示部156は、複数の画素10、走査線駆動回路12、及び信号線駆動回路13を有する。複数の画素10は、マトリクス状に設けられている。

0098

走査線駆動回路12及び信号線駆動回路13には、例えばシフトレジスタ回路を用いることができる。

0099

信号線駆動回路13には、処理部153から画像信号S2及び補正信号W2が供給される。処理部153は、供給された画像信号S1(及び補正データW1)を用いて、画像信号S2及び補正信号W2を生成する。

0100

<画素の構成例1>
次に、発光素子を有する画素の構成例及び動作例について、図7図10を用いて説明する。

0101

図7に画素10aの回路図を示す。

0102

画素10aは、トランジスタ101、トランジスタ102、トランジスタ111、トランジスタ112、容量素子103、容量素子113、及び発光素子104を有する。

0103

トランジスタ101のソースまたはドレインの一方は、容量素子113の一方の電極と電気的に接続される。容量素子113の他方の電極は、トランジスタ111のソースまたはドレインの一方と電気的に接続される。トランジスタ111のソースまたはドレインの一方は、トランジスタ112のゲートと電気的に接続される。トランジスタ112のゲートは、容量素子103の一方の電極と電気的に接続される。容量素子103の他方の電極は、トランジスタ112のソースまたはドレインの一方と電気的に接続される。トランジスタ112のソースまたはドレインの一方は、トランジスタ102のソースまたはドレインの一方と電気的に接続される。トランジスタ102のソースまたはドレインの他方は、発光素子104の一方の電極と電気的に接続される。

0104

ここで、容量素子113の他方の電極、トランジスタ111のソースまたはドレインの一方、トランジスタ112のゲート、及び容量素子103の一方の電極が接続されるノードをノードNMとする。また、トランジスタ102のソースまたはドレインの他方及び発光素子104の一方の電極が接続されるノードをノードNAとする。

0105

トランジスタ101のゲートは、配線122と電気的に接続される。トランジスタ102のゲートは、配線126と電気的に接続される。トランジスタ111のゲートは、配線121に電気的に接続される。トランジスタ101のソースまたはドレインの他方は、配線125と電気的に接続される。トランジスタ111のソースまたはドレインの他方は、配線124と電気的に接続される。

0106

トランジスタ112のソースまたはドレインの他方は、電源線128(高電位)と電気的に接続される。発光素子104の他方の電極は、共通配線129と電気的に接続される。なお、共通配線129には、任意の電位を供給することができる。

0107

配線121、122、126は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線125は、画素10aに画像信号を供給する信号線としての機能を有することができる。また、配線124は、記憶回路MEMにデータを書き込むための信号線としての機能を有することができる。配線124は、画素10aに補正信号を供給する信号線としての機能を有することができる。

0108

トランジスタ111、トランジスタ112、及び容量素子113は、記憶回路MEMを構成する。ノードNMは記憶ノードであり、トランジスタ111を導通させることで、配線124に供給された信号をノードNMに書き込むことができる。トランジスタ111に極めてオフ電流が小さいトランジスタを用いることで、ノードNMの電位を長時間保持することができる。

0109

トランジスタ111には、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ(以下、OSトランジスタ)を用いることができる。これにより、トランジスタ111のオフ電流を極めて小さくすることができ、ノードNMの電位を長時間保持することができる。このとき、画素を構成するその他のトランジスタにも、OSトランジスタを用いることが好ましい。

0110

また、トランジスタ111に、Siをチャネル形成領域に有するトランジスタ(以下、Siトランジスタ)を適用してもよい。このとき、画素を構成するその他のトランジスタにも、Siトランジスタを用いることが好ましい。

0111

Siトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン(代表的には、低温ポリシリコン)を有するトランジスタ、単結晶シリコンを有するトランジスタなどが挙げられる。

0112

また、1つの画素は、OSトランジスタとSiトランジスタとの両方を有していてもよい。

0113

表示素子にEL素子または反射型の液晶素子を用いる場合はシリコン基板を用いることができ、SiトランジスタとOSトランジスタとが重なる領域を有するように形成することができる。したがって、トランジスタ数が比較的多くても画素密度を向上させることができる。

0114

OSトランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するCAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor、または、C−Axis Aligned and A−B−plane Anchored Crystalline Oxide Semiconductor)またはCAC(Cloud−Aligned Composite)−OSなどを用いることができる。CAAC−OSは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、CAC−OSは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

0115

OSトランジスタはエネルギーギャップが大きいため、極めて小さいオフ電流を示す。また、OSトランジスタは、インパクトイオン化アバランシェ降伏、及び短チャネル効果などが生じないなどSiトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。

0116

OSトランジスタが有する半導体層は、例えばインジウム、亜鉛及びM(Al、Ti、Ga、Ge、Y、Zr、La、Ce、Sn、Nd、またはHf等の金属)を含むIn−M−Zn系酸化物表記される膜とすることができる。

0117

半導体層を構成する酸化物半導体がIn−M−Zn系酸化物の場合、In−M−Zn酸化物成膜するために用いるスパッタリングターゲット金属元素原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8等が好ましい。なお、成膜される半導体層の金属元素の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。

0118

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が1×1017/cm3以下、好ましくは1×1015/cm3以下、さらに好ましくは1×1013/cm3以下、より好ましくは1×1011/cm3以下、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

0119

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性電界効果移動度閾値電圧等)に応じて適切な組成の材料を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度欠陥密度、金属元素と酸素の原子数比、原子間距離密度等を適切な値とすることが好ましい。

0120

半導体層を構成する酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、n型化してしまう。このため、半導体層におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。

0121

また、アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度(二次イオン質量分析法により得られる濃度)を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。

0122

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度(二次イオン質量分析法により得られる濃度)は、5×1018atoms/cm3以下にすることが好ましい。

0123

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、c軸配向した結晶を有するCAAC−OS、多結晶構造微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC−OSは最も欠陥準位密度が低い。

0124

非晶質構造の酸化物半導体膜は、例えば、原子配列無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

0125

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

0126

CAC−OSの構成については、実施の形態5で詳述する。

0127

画素10aにおいて、ノードNMに書き込まれた信号は、配線125から供給される画像信号と容量結合され、ノードNAに出力することができる。なお、トランジスタ101は、画素を選択する機能を有することができる。トランジスタ102は、発光素子104の発光を制御するスイッチとしての機能を有することができる。

0128

例えば、配線124からノードNMに書き込まれた信号がトランジスタ112の閾値電圧(Vth)より大きい場合、画像信号が書き込まれる前にトランジスタ112が導通し、発光素子104が発光してしまう。したがって、トランジスタ102を設け、ノードNMの電位が確定したのちにトランジスタ102を導通させ、発光素子104を発光させることが好ましい。

0129

すなわち、ノードNMに所望の補正信号を格納しておけば、供給した画像信号に当該補正信号を付加することができる。なお、補正信号は伝送経路上の要素によって減衰することがあるため、当該減衰を考慮して生成することが好ましい。

0130

図8(A)、図8(B)に示すタイミングチャートを用いて、画素10aの動作の詳細を説明する。なお、配線124に供給される補正信号(Vp)は正負の任意の信号を用いることができるが、ここでは正の信号が供給される場合を説明する。また、以下の説明においては、高電位を“H”、低電位を“L”で表す。

0131

まず、図8(A)を用いて補正信号(Vp)をノードNMに書き込む動作を説明する。なお、アップコンバートを目的とする場合、通常は当該動作をフレーム毎に行うことが好ましい。例えば、図4(B)、図4(C)のように、画像信号S1を用いて補正信号W2を生成する機能を有する表示システムの場合、当該動作をフレーム毎に行う。

0132

図1(B)のように、画像信号S1を用いずに補正信号W2を生成する機能を有する表示システムの場合、当該動作をフレーム毎に行う必要はなく、少なくとも、画像信号S2を供給する前に1度書き込めばよい。また、適宜、リフレッシュ動作を行い、同じ補正信号W2をノードNMに書き直してもよい。

0133

時刻T1に配線121の電位を“L”、配線122の電位を“H”、配線125の電位を“L”、配線126の電位を“L”とすると、トランジスタ101が導通し、容量素子113の他方の電極の電位は“L”となる。

0134

当該動作は、後の容量結合動作を行うためのリセット動作である。また、時刻T1以前は、前フレームにおける発光素子104の発光動作が行われているが、上記リセット動作によってノードNMの電位が変化し発光素子104に流れる電流が変化するため、トランジスタ102を非導通とし、発光素子104の発光を停止することが好ましい。

0135

時刻T2に配線121の電位を“H”、配線122の電位を“H”、配線125の電位を“L”、配線126の電位を“L”とすると、トランジスタ111が導通し、配線124の電位(補正信号(Vp))がノードNMに書き込まれる。

0136

時刻T3に配線121の電位を“L”、配線122の電位を“H”、配線125の電位を“L”、配線126の電位を“L”とすると、トランジスタ111が非導通となり、ノードNMに補正信号(Vp)が保持される。

0137

時刻T4に配線121の電位を“L”、配線122の電位を“L”、配線125の電位を“L”、配線126の電位を“L”とすると、トランジスタ101が非導通となり、補正信号(Vp)の書き込み動作が終了する。

0138

次に、図8(B)を用いて画像信号(Vs)の補正動作と、発光素子104を発光させる動作を説明する。

0139

時刻T11に配線121の電位を“L”、配線122の電位を“H”、配線124の電位を“L”、配線126の電位を“L”とすると、トランジスタ101が導通し、容量素子113の容量結合によりノードNMの電位に配線125の電位が付加される。すなわち、ノードNMは、画像信号(Vs)に補正信号(Vp)が付加された電位(Vs+Vp)となる。

0140

時刻T12に配線121の電位を“L”、配線122の電位を“L”、配線124の電位を“L”、配線126の電位を“L”とすると、トランジスタ101が非導通となり、ノードNMの電位がVs+Vpに確定される。

0141

時刻T13に配線121の電位を“L”、配線122の電位を“L”、配線124の電位を“L”、配線126の電位を“H”とすると、トランジスタ102が導通し、ノードNAの電位はVs+Vpとなり、発光素子104が発光する。なお、厳密にはノードNAの電位は、Vs+Vpからトランジスタ112の閾値電圧(Vth)分だけ低い値となるが、ここではVthは十分に小さく無視できる値とする。

0142

以上が画像信号(Vs)の補正動作と、発光素子104を発光させる動作である。なお、先に説明した補正信号(Vp)の書き込み動作と、画像信号(Vs)の入力動作は連続して行ってもよいが、全ての画素に補正信号(Vp)を書き込んだのちに画像信号(Vs)の入力動作を行うことが好ましい。本発明の一態様では複数の画素に同じ画像信号を同時に供給することができるため、先に全ての画素に補正信号(Vp)を書き込むことで動作速度を向上させることができる。

0143

本発明の一態様の表示システムは、画素においてアップコンバートした画像を生成する構成である。当該表示システムにおいて、画素に供給する画像信号は解像度の低い画像信号であり、複数の画素に同じ画像信号を供給することがある。図2(A)、図2(B)に示す例では、水平垂直方向の4画素に同じ画像信号を供給する。この場合、各画素に接続される信号線のそれぞれに同じ画像信号を供給してもよいが、同じ画像信号を供給する信号線同士を電気的に接続することで、画像信号の書き込み動作を高速化することができる。

0144

図9は、カラー表示が行える表示部156の一部を示す図であり、同じ画像信号を供給する信号線同士がスイッチを介して電気的に接続することができる構成を表している。一般的にカラー表示が行える表示装置の画素は、R(赤)、G(緑)B(青)のそれぞれの色を発する副画素の組み合わせを有する。図9では、水平方向に並ぶR、G、Bの3つの副画素が一つの画素を構成することになり、水平垂直方向の4画素を表している。

0145

ここで、図2(A)、図2(B)で説明したように、水平垂直方向の4画素には同じ画像信号が入力される。図9においては、画素R1乃至R4に同じ画像信号が入力されることになる。例えば、画素R1乃至R4のそれぞれに接続され、信号線として機能する配線125[1]、125[4]に同じ画像信号を供給し、走査線として機能する配線122[1]、122[2]に順次信号を入力することで全ての画素に同じ画像信号を入力することができる。ただし、当該方法では、同じ画像信号を複数の画素に供給するにあたって、無駄が多い。

0146

本発明の一態様では、信号線間に設けられたスイッチによって二つの信号線を導通させること、及び走査線間に設けられたスイッチによって二つの走査線を導通させることにより4画素の同時書き込みを可能にする。

0147

図9に示すように、配線125[1]と配線125[4]との間に設けられたスイッチ141を導通させることで、配線125[1]または配線125[4]の一方に供給された画像信号を画素R1及び画素R2に同時に書き込むことができる。このとき、配線122[1]と配線122[2]との間に設けられたスイッチ144を導通させておくことで、画像信号を画素R3及び画素R4にも同時に書き込むことができる。すなわち、4画素の同時書き込みが可能となる。

0148

同様に配線125[2]と配線125[5]との間に設けられたスイッチ142、及び配線125[3]と配線125[6]との間に設けられたスイッチ143を必要に応じて導通させることで、他の4画素においても同時書き込みが可能となる。スイッチ141乃至144としては、例えば、トランジスタを用いることができる。

0149

4画素の同時書き込みが行えることで、書き込み時間を短縮することができ、フレーム周波数を高めることもできる。

0150

図10(A)に示す画素10bは、図7に示す画素10aからトランジスタ102を省いて得た構成である。

0151

前述したように、トランジスタ102はノードNMに書き込む信号がトランジスタ112の閾値電圧(Vth)以上である場合に起こる不具合を解消するために設けられる。ただし、ノードNMに書き込まれる信号がVthより低い値に限定されていればトランジスタ102を省くことができる。

0152

図10(B)に示す画素10cは、図7に示す画素10aが有する各トランジスタにバックゲートを設けた構成である。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタの閾値電圧を制御することができる。なお、図10(B)においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素にも有効である。

0153

<表示システムの構成例2>
図11(A)、図11(B)を用いて、本実施の形態の表示システムにおける画像信号S2と補正信号W2の生成について説明する。

0154

処理部153は、表示部156から供給された信号W3を用いて、補正信号W2を生成してもよい。例えば、画素が有するトランジスタの電気特性を取得し、それに基づいた信号W3を処理部153に供給する。当該信号W3を用いて補正信号W2を生成することで、表示部156の表示ムラの抑制を実現できる。

0155

図11(A)には、信号W3のみを用いて補正信号W2を生成する例を示す。図11(B)には、信号W3に加えて、記憶部152から供給された補正データW1を用いて、補正信号W2を生成する例を示す。補正データW1を用いることで、例えば、表示ムラの補正に加えて、画像のアップコンバートなども可能となる。

0156

図12に、表示部156のブロック図の一例を示す。

0157

表示部156は、複数の画素10d、走査線駆動回路12、信号線駆動回路13、及び回路15を有する。複数の画素10dは、マトリクス状に設けられている。

0158

回路15には、例えばシフトレジスタ回路を用いることができる。回路15によって配線130を順次選択し、その出力値(信号W3)を処理部153に入力することができる。

0159

処理部153には、画像信号S1が供給される。さらに、処理部153には、補正データW1が供給されてもよい。また、上述の通り、処理部153には、回路15から信号W3が供給される。

0160

処理部153は、画像信号S2及び補正信号W2を生成する機能を有する。

0161

<画素の構成例2>
画素の構成例1では、記憶回路MEMを有する画素におけるアップコンバート動作を主として説明したが、当該画素では、トランジスタの特性ばらつきを補正する動作を行うこともできる。EL素子を用いた画素では、EL素子に電流を供給する駆動トランジスタの閾値電圧のばらつきが表示品位に与える影響が大きい。記憶回路MEMに駆動トランジスタの閾値電圧を補正する信号を保持させ、画像信号に付加することで表示品位を向上させることができる。

0162

図13は、図12に示す画素10dの具体例を示す回路図である。画素10dは、トランジスタ112の閾値電圧(Vth)を補正する動作を行うことができる。

0163

画素10dは、図7に示す画素10aにトランジスタ105及び配線130を付加して得た構成である。当該構成の画素を用いることで、トランジスタ112の閾値電圧を補正することができる。なお、当該構成の画素を用いて前述したアップコンバートの動作を行ってもよい。また、閾値電圧補正とアップコンバートの両方の動作を行ってもよい。

0164

トランジスタ105のソースまたはドレインの一方は、トランジスタ112のソースまたはドレインの一方と電気的に接続される。トランジスタ105のソースまたはドレインの他方は、配線130と電気的に接続される。トランジスタ105のゲートは、配線122と電気的に接続される。

0165

配線130は、トランジスタ111の電気特性を取得するためのモニタ線としての機能を有する。また、配線130からトランジスタ111を介して容量素子109の一方の電極に特定の電位を供給することにより、画像信号の書き込みを安定化させることもできる。

0166

画素10dでは、初期動作として外部補正の動作を行うが、生成された補正信号は記憶回路MEMに格納される。したがって、記憶回路MEMに補正信号が保持された後は、内部補正のように動作する。

0167

補正信号の生成及び記憶回路MEMへの格納を図12及び図13を用いて説明する。

0168

まず、トランジスタ111を導通し、ノードNMにトランジスタ112が導通する標準電位を書き込む。トランジスタ112が出力する電流は、トランジスタ105を介して処理部153に取り込まれる。当該動作を全ての画素に対して行い、ゲートに標準電位を印加したときのトランジスタ112が出力する電流値を取得する。

0169

処理部153では電流値を読み取って解析し、電流値が平均値または中央値であるトランジスタを基準として各画素に格納する補正信号W2を生成する。当該補正信号W2は、信号線駆動回路13に入力され、各画素の記憶回路MEMに格納される。なお、電流値を読み取る機能を有する回路と、補正信号W2を生成する機能を有する回路は、それぞれ別であってもよい。

0170

以降は、アップコンバート動作と同じように画像信号に補正信号を付加した表示動作を行う。なお、トランジスタの閾値電圧は、長期に亘って大きく変動することはあるが、短期間における変動は極めて少ない。したがって、補正信号の生成及び記憶回路MEMへの格納動作は、フレームごとなどに行う必要はなく、電源投入時や動作終了時などに行えばよい。または、表示部156の動作時間を記録し、日、週、月、年などを単位とした一定期間ごとに動作を行ってもよい。

0171

また、処理部153に供給される画像信号S1及び補正データW1のうち一方または双方と、信号W3と、を用いて補正信号W2を生成することで、閾値電圧補正とアップコンバートの両方の動作を行うことができる。

0172

なお、上記ではトランジスタ112が出力する電流値を実測して補正信号W2を生成する方法を説明したが、その他の方法で補正信号W2を生成してもよい。例えば、グレースケールの表示を行い、当該表示の輝度を輝度計で読み取ったデータや当該表示の写真を読み取ったデータを元に補正信号W2を生成してもよい。当該補正信号W2の生成には、ニューラルネットワークを用いた推論を用いることが好ましい。

0173

<画素の構成例3>
次に、液晶素子を有する画素の構成例及び動作例について、図14図17を用いて説明する。

0174

図14に、画素10eの回路図を示す。

0175

画素10eは、トランジスタ131、トランジスタ132、トランジスタ145、トランジスタ146、容量素子133、容量素子134、容量素子147、及び液晶素子135を有する。

0176

トランジスタ131のソースまたはドレインの一方は、容量素子133の一方の電極と電気的に接続される。容量素子133の一方の電極は、容量素子134の一方の電極と電気的に接続される。容量素子134の一方の電極は、液晶素子135の一方の電極と電気的に接続される。トランジスタ132のソースまたはドレインの一方は、容量素子133の他方の電極と電気的に接続される。容量素子133の他方の電極は、トランジスタ146のソースまたはドレインの一方と電気的に接続される。トランジスタ146のゲートは、トランジスタ145のソースまたはドレインの一方と電気的に接続される。トランジスタ145のソースまたはドレインの一方は、容量素子147の一方の電極と電気的に接続される。

0177

ここで、トランジスタ131のソースまたはドレインの一方、容量素子133の一方の電極、容量素子134の一方の電極、及び液晶素子135の一方の電極が接続されるノードをノードNAとする。また、容量素子133の他方の電極、トランジスタ132のソースまたはドレインの一方及びトランジスタ146のソースまたはドレインの一方が接続されるノードをノードNRとする。また、トランジスタ146のゲート、トランジスタ145のソースまたはドレインの一方及び容量素子147の一方の電極が接続されるノードをノードNMとする。

0178

トランジスタ131のゲートは、配線123と電気的に接続される。トランジスタ132のゲートは配線123と電気的に接続される。容量素子147の他方の電極は、配線121に電気的に接続される。トランジスタ145のゲートは配線122に電気的に接続される。トランジスタ145のソースまたはドレインの他方は配線124と電気的に接続される。

0179

トランジスタ146のソースまたはドレインの他方は、電源線128(高電位)と電気的に接続される。トランジスタ132のソースまたはドレインの他方は、電源線(低電位)と電気的に接続される。容量素子134の他方の電極は、共通配線127と電気的に接続される。液晶素子135の他方の電極は、共通配線129と電気的に接続される。なお、共通配線127、129には、任意の電位を供給することができ、両者は電気的に接続されていてもよい。

0180

配線122、123は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線125は、画素10eに画像信号を供給する信号線としての機能を有することができる。また、配線121及び配線124は、記憶回路MEMを動作させるための信号線としての機能を有することができる。配線124は、画素10eに補正信号を供給する信号線としての機能を有することができる。

0181

トランジスタ145、トランジスタ146、及び容量素子147は、記憶回路MEMを構成する。ノードNMは記憶ノードであり、トランジスタ145を導通させることで、配線124に供給された信号をノードNMに書き込むことができる。トランジスタ145に極めてオフ電流の小さいトランジスタを用いることで、ノードNMの電位を長時間保持することができる。

0182

トランジスタ145には、例えば、OSトランジスタを用いることができる。これにより、トランジスタ145のオフ電流を極めて小さくすることができ、ノードNMの電位を長時間保持することができる。このとき、画素を構成するその他のトランジスタにも、OSトランジスタを用いることが好ましい。

0183

また、トランジスタ145に、Siトランジスタを適用してもよい。このとき、画素を構成するその他のトランジスタにも、Siトランジスタを用いることが好ましい。

0184

また、1つの画素は、OSトランジスタとSiトランジスタとの両方を有していてもよい。

0185

画素10eにおいて、ノードNMに書き込まれた信号は、配線121に適切な電位を供給することで、ノードNRに読み出すことができる。当該電位は、例えば、トランジスタ146の閾値電圧相当の電位とすることができる。この動作以前にノードNAに画像信号が書き込まれていれば、容量素子133の容量結合により、画像信号にノードNRの電位を付加して得た信号電位が液晶素子135に印加される。

0186

すなわち、ノードNMに所望の補正信号を格納しておけば、供給した画像信号に当該補正信号を付加することができる。なお、補正信号は伝送経路上の要素によって減衰することがあるため、当該減衰を考慮して生成することが好ましい。

0187

図15に示すタイミングチャートを用いて、画素10eの動作の詳細を説明する。なお、所望のタイミングにおいて、配線124には補正信号(Vp)が供給され、配線125には画像信号(Vs)が供給される。また、以下の説明においては、高電位を“H”、低電位を“L”で表す。

0188

期間T1に配線121の電位を“L”、配線122の電位を“H”、配線123の電位を“L”とすると、トランジスタ145が導通し、ノードNMに補正信号(Vp)が書き込まれる。

0189

期間T2に配線121の電位を“L”、配線122の電位を“L”、配線123の電位を“H”とすると、トランジスタ132が導通し、ノードNRが“L”にリセットされる。また、トランジスタ131が導通し、ノードNAに画像信号(Vs)が書き込まれる。

0190

期間T3に配線121の電位を“H”、配線122の電位を“L”、配線123の電位を“L”とすると、容量素子147の容量結合によりノードNMの電位に配線121の電位が付加される。このとき、配線121の電位をトランジスタ146の閾値電圧(Vth)とすると、ノードNMの電位はVp+Vthとなる。そして、トランジスタ146は導通し、ノードNRは、トランジスタ146のゲート電位より閾値電圧(Vth)分だけ低い電位、すなわち補正信号(Vp)に相当する電位となる。

0191

そして、容量素子133の容量結合により、ノードNRとノードNAの容量比に応じた電位(Vp’)が画像信号(Vs)に付加される。すなわち、ノードNAの電位は、Vs+Vp’となる。

0192

以上により、補正信号に由来する電位を画像信号に付加することができ、表示の補正を行うことができる。

0193

図16に示す画素10fは、図14に示す画素10eに、トランジスタ136、トランジスタ137、及び配線126を付加して得た構成である。

0194

トランジスタ136のソースまたはドレインの一方は、トランジスタ131のソースまたはドレインの一方と電気的に接続される。トランジスタ136のソースまたはドレインの他方は、液晶素子135の一方の電極と電気的に接続される。トランジスタ137のソースまたはドレインの一方は、トランジスタ136のソースまたはドレインの他方と電気的に接続され、トランジスタ137のソースまたはドレインの他方は、電源線(低電位)と電気的に接続される。

0195

上記構成において、トランジスタ131のソースまたはドレインの一方、容量素子133の一方の電極及びトランジスタ136のソースまたはドレインの一方が接続されるノードをノードNAとする。また、トランジスタ136のソースまたはドレインの他方、容量素子134の一方の電極及び液晶素子135の一方の電極が接続されるノードをノードNBとする。

0196

また、トランジスタ136のゲートは、配線126と電気的に接続される。トランジスタ137のゲートは、配線121と電気的に接続される。配線126は、トランジスタの動作を制御するための信号線としての機能を有することができる。

0197

画素10eでは、画像信号を入力した後に補正信号を付加する動作を行うため、液晶素子135の動作が段階的となることがある。そのため、液晶素子135の応答特性によってはその動作が視認され、表示品位を低下させる場合がある。

0198

画素10fでは、トランジスタ136を非導通とした状態において、ノードNAに画像信号を供給し、補正信号を付加させる。その後、トランジスタ136を導通してノードNBに補正した画像信号を供給する。したがって、液晶素子135の動作は段階的にならず、表示品位の低下を防ぐことができる。

0199

図17に示すタイミングチャートを用いて、画素10fの動作の詳細を説明する。なお、適切なタイミングにおいて、配線124には補正信号(Vp)が供給され、配線125には画像信号(Vs)が供給される。また、以下の説明においては、高電位を“H”、低電位を“L”で表す。

0200

期間T11に配線121の電位を“L”、配線122の電位を“H”、配線123の電位を“L”とすると、トランジスタ145が導通し、ノードNMに補正信号(Vp)が書き込まれる。なお、配線126の電位は、前フレームの動作から引き続き期間T11では“H”となっている。

0201

期間T12に配線121の電位を“L”、配線122の電位を“L”、配線123の電位を“H”、配線126の電位を“L”とすると、トランジスタ132が導通し、ノードNRが“L”にリセットされる。また、トランジスタ131が導通し、ノードNAに画像信号(Vs)が書き込まれる。また、トランジスタ136が非導通になることからノードNBの電位は引き続き保持され、表示は継続される。

0202

期間T13に配線121の電位を“H”、配線122の電位を“L”、配線123の電位を“L”、配線126の電位を“L”とすると、容量素子147の容量結合によりノードNMの電位に配線121の電位が付加される。このとき、配線121の電位をトランジスタ146の閾値電圧(Vth)とすると、ノードNMの電位はVp+Vthとなる。そして、トランジスタ146は導通し、ノードNRは、トランジスタ146のゲート電位より閾値電圧(Vth)分だけ低い電位、すなわち補正信号(Vp)に相当する電位となる。

0203

そして、容量素子133の容量結合により、ノードNRとノードNAの容量比に応じた電位(Vp’)が画像信号(Vs)に付加される。すなわち、ノードNAの電位は、Vs+Vp’となる。また、トランジスタ137が導通することにより、ノードNBの電位は“L”にリセットされる。

0204

期間T14に配線121の電位を“L”、配線122の電位を“L”、配線123の電位を“L”、配線126の電位を“H”とすると、ノードNAの電位がノードNBに分配され、ノードNBの電位は、(Vs+Vp’)’となる。

0205

以上により、補正信号に由来する電位を画像信号に付加することができ、表示の補正を行うことができる。

0206

以上のように、本実施の形態の表示システムは、処理部及び表示部を有し、処理部は、画像信号及び補正信号を生成することができ、表示部は、画素に設けられた記憶回路で、当該補正信号を保持することができる。そして、表示部は、当該補正信号及び当該画像信号を用いて、映像を表示することができる。例えば、補正信号を画像信号に付加することで画像の解像度を変換することができる。画像処理で生成する画像信号に含まれるデータの解像度は、外部から入力されたデータの解像度から変更しなくてよいため、当該画像処理の演算量を低減し、消費電力を低減させることができる。

0207

本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、1つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

0208

(実施の形態2)
本実施の形態では、実施の形態1で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。

0209

図18(A)に示すように、ニューラルネットワークNNは入力層IL、出力層OL、中間層(隠れ層)HLによって構成することができる。入力層IL、出力層OL、中間層HLはそれぞれ、1または複数のニューロン(ユニット)を有する。なお、中間層HLは1層であってもよいし2層以上であってもよい。2層以上の中間層HLを有するニューラルネットワークはDNN(ディープニューラルネットワーク)と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

0210

入力層ILの各ニューロンには入力データが入力され、中間層HLの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層OLの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし(全結合)、一部のニューロンと結合されていてもよい。

0211

図18(B)に、ニューロンによる演算の例を示す。ここでは、ニューロンNと、ニューロンNに信号を出力する前層の2つのニューロンを示している。ニューロンNには、前層のニューロンの出力x1と、前層のニューロンの出力x2が入力される。そして、ニューロンNにおいて、出力x1と重みw1の乗算結果(x1w1)と出力x2と重みw2の乗算結果(x2w2)の総和x1w1+x2w2が計算された後、必要に応じてバイアスbが加算され、値a=x1w1+x2w2+bが得られる。そして、値aは活性化関数hによって変換され、ニューロンNから出力信号y=h(a)が出力される。

0212

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる(上記のx1w1+x2w2)。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。

0213

積和演算回路は、チャネル形成領域にシリコン(単結晶シリコンなど)を含むトランジスタ(「Siトランジスタ」ともいう)によって構成してもよいし、チャネル形成領域に金属酸化物の一種である酸化物半導体を含むトランジスタ(「OSトランジスタ」ともいう)によって構成してもよい。特に、OSトランジスタはオフ電流が極めて小さいため、積和演算回路のメモリを構成するトランジスタとして好適である。なお、SiトランジスタとOSトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。

0214

<半導体装置の構成例>
図19に、ニューラルネットワークの演算を行う機能を有する半導体装置MACの構成例を示す。半導体装置MACは、ニューロン間結合強度(重み)に対応する第1のデータと、入力データに対応する第2のデータの積和演算を行う機能を有する。なお、第1のデータ及び第2のデータはそれぞれ、アナログデータまたは多値デジタルデータ(離散的なデータ)とすることができる。また、半導体装置MACは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。

0215

半導体装置MACは、セルアレイCA、電流源回路CS、カレントミラー回路CM、回路WDD、回路WLD、回路CLD、オフセット回路OFST、及び活性化関数回路ACTVを有する。

0216

セルアレイCAは、複数のメモリセルMC及び複数のメモリセルMCrefを有する。図19には、セルアレイCAがm行n列(m,nは1以上の整数)のメモリセルMC(MC[1,1]乃至MC[m,n])と、m個のメモリセルMCref(MCref[1]乃至MCref[m])を有する構成例を示している。メモリセルMCは、第1のデータを格納する機能を有する。また、メモリセルMCrefは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデジタルデータとすることができる。

0217

メモリセルMC[i,j](iは1以上m以下の整数、jは1以上n以下の整数)は、配線WL[i]、配線RW[i]、配線WD[j]、及び配線BL[j]と接続されている。また、メモリセルMCref[i]は、配線WL[i]、配線RW[i]、配線WDref、配線BLrefと接続されている。ここで、メモリセルMC[i,j]と配線BL[j]間を流れる電流をIMC[i,j]と表記し、メモリセルMCref[i]と配線BLref間を流れる電流をIMCref[i]と表記する。

0218

メモリセルMC及びメモリセルMCrefの具体的な構成例を、図20に示す。図20には代表例としてメモリセルMC[1,1]、MC[2,1]及びメモリセルMCref[1]、MCref[2]を示しているが、他のメモリセルMC及びメモリセルMCrefにも同様の構成を用いることができる。メモリセルMC及びメモリセルMCrefはそれぞれ、トランジスタTr11、トランジスタTr12、容量素子C11を有する。ここでは、トランジスタTr11及びトランジスタTr12がnチャネル型のトランジスタである場合について説明する。

0219

メモリセルMCにおいて、トランジスタTr11のゲートは配線WLと接続され、ソースまたはドレインの一方はトランジスタTr12のゲート、及び容量素子C11の第1の電極と接続され、ソースまたはドレインの他方は配線WDと接続されている。トランジスタTr12のソースまたはドレインの一方は配線BLと接続され、ソースまたはドレインの他方は配線VRと接続されている。容量素子C11の第2の電極は、配線RWと接続されている。配線VRは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線VRから低電源電位接地電位など)が供給される場合について説明する。

0220

トランジスタTr11のソースまたはドレインの一方、トランジスタTr12のゲート、及び容量素子C11の第1の電極と接続されたノードを、ノードNMとする。また、メモリセルMC[1,1]、MC[2,1]のノードNMを、それぞれノードNM[1,1]、NM[2,1]と表記する。

0221

メモリセルMCrefも、メモリセルMCと同様の構成を有する。ただし、メモリセルMCrefは配線WDの代わりに配線WDrefと接続され、配線BLの代わりに配線BLrefと接続されている。また、メモリセルMCref[1]、MCref[2]において、トランジスタTr11のソースまたはドレインの一方、トランジスタTr12のゲート、及び容量素子C11の第1の電極と接続されたノードを、それぞれノードNMref[1]、NMref[2]と表記する。

0222

ノードNMとノードNMrefはそれぞれ、メモリセルMCとメモリセルMCrefの保持ノードとして機能する。ノードNMには第1のデータが保持され、ノードNMrefには参照データが保持される。また、配線BL[1]からメモリセルMC[1,1]、MC[2,1]のトランジスタTr12には、それぞれ電流IMC[1,1]、IMC[2,1]が流れる。また、配線BLrefからメモリセルMCref[1]、MCref[2]のトランジスタTr12には、それぞれ電流IMCref[1]、IMCref[2]が流れる。

0223

トランジスタTr11は、ノードNMまたはノードNMrefの電位を保持する機能を有するため、トランジスタTr11のオフ電流は小さいことが好ましい。そのため、トランジスタTr11としてオフ電流が極めて小さいOSトランジスタを用いることが好ましい。これにより、ノードNMまたはノードNMrefの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードNMまたはノードNMrefの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。

0224

トランジスタTr12は特に限定されず、例えばSiトランジスタまたはOSトランジスタなどを用いることができる。トランジスタTr12にOSトランジスタを用いる場合、トランジスタTr11と同じ製造装置を用いて、トランジスタTr12を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタTr12はnチャネル型であってもpチャネル型であってもよい。

0225

電流源回路CSは、配線BL[1]乃至BL[n]及び配線BLrefと接続されている。電流源回路CSは、配線BL[1]乃至BL[n]及び配線BLrefに電流を供給する機能を有する。なお、配線BL[1]乃至BL[n]に供給される電流値と配線BLrefに供給される電流値は異なっていてもよい。ここでは、電流源回路CSから配線BL[1]乃至BL[n]に供給される電流をIC、電流源回路CSから配線BLrefに供給される電流をICrefと表記する。

0226

カレントミラー回路CMは、配線IL[1]乃至IL[n]及び配線ILrefを有する。配線IL[1]乃至IL[n]はそれぞれ配線BL[1]乃至BL[n]と接続され、配線ILrefは、配線BLrefと接続されている。ここでは、配線IL[1]乃至IL[n]と配線BL[1]乃至BL[n]の接続箇所をノードNP[1]乃至NP[n]と表記する。また、配線ILrefと配線BLrefの接続箇所をノードNPrefと表記する。

0227

カレントミラー回路CMは、ノードNPrefの電位に応じた電流ICMを配線ILrefに流す機能と、この電流ICMを配線IL[1]乃至IL[n]にも流す機能を有する。図19には、配線BLrefから配線ILrefに電流ICMが排出され、配線BL[1]乃至BL[n]から配線IL[1]乃至IL[n]に電流ICMが排出される例を示している。また、カレントミラー回路CMから配線BL[1]乃至BL[n]を介してセルアレイCAに流れる電流を、IB[1]乃至IB[n]と表記する。また、カレントミラー回路CMから配線BLrefを介してセルアレイCAに流れる電流を、IBrefと表記する。

0228

回路WDDは、配線WD[1]乃至WD[n]及び配線WDrefと接続されている。回路WDDは、メモリセルMCに格納される第1のデータに対応する電位を、配線WD[1]乃至WD[n]に供給する機能を有する。また、回路WDDは、メモリセルMCrefに格納される参照データに対応する電位を、配線WDrefに供給する機能を有する。回路WLDは、配線WL[1]乃至WL[m]と接続されている。回路WLDは、データの書き込みを行うメモリセルMCまたはメモリセルMCrefを選択するための信号を、配線WL[1]乃至WL[m]に供給する機能を有する。回路CLDは、配線RW[1]乃至RW[m]と接続されている。回路CLDは、第2のデータに対応する電位を、配線RW[1]乃至RW[m]に供給する機能を有する。

0229

オフセット回路OFSTは、配線BL[1]乃至BL[n]及び配線OL[1]乃至OL[n]と接続されている。オフセット回路OFSTは、配線BL[1]乃至BL[n]からオフセット回路OFSTに流れる電流量、及び/または、配線BL[1]乃至BL[n]からオフセット回路OFSTに流れる電流の変化量を検出する機能を有する。また、オフセット回路OFSTは、検出結果を配線OL[1]乃至OL[n]に出力する機能を有する。なお、オフセット回路OFSTは、検出結果に対応する電流を配線OLに出力してもよいし、検出結果に対応する電流を電圧に変換して配線OLに出力してもよい。セルアレイCAとオフセット回路OFSTの間を流れる電流を、Iα[1]乃至Iα[n]と表記する。

0230

オフセット回路OFSTの構成例を図21に示す。図21に示すオフセット回路OFSTは、回路OC[1]乃至OC[n]を有する。また、回路OC[1]乃至OC[n]はそれぞれ、トランジスタTr21、トランジスタTr22、トランジスタTr23、容量素子C21、及び抵抗素子R1を有する。各素子の接続関係図21に示す通りである。なお、容量素子C21の第1の電極及び抵抗素子R1の第1の端子と接続されたノードを、ノードNaとする。また、容量素子C21の第2の電極、トランジスタTr21のソースまたはドレインの一方、及びトランジスタTr22のゲートと接続されたノードを、ノードNbとする。

0231

配線VrefLは電位Vrefを供給する機能を有し、配線VaLは電位Vaを供給する機能を有し、配線VbLは電位Vbを供給する機能を有する。また、配線VDDLは電位VDDを供給する機能を有し、配線VSSLは電位VSSを供給する機能を有する。ここでは、電位VDDが高電源電位であり、電位VSSが低電源電位である場合について説明する。また、配線RSTは、トランジスタTr21の導通状態を制御するための電位を供給する機能を有する。トランジスタTr22、トランジスタTr23、配線VDDL、配線VSSL、及び配線VbLによって、ソースフォロワ回路が構成される。

0232

次に、回路OC[1]乃至OC[n]の動作例を説明する。なお、ここでは代表例として回路OC[1]の動作例を説明するが、回路OC[2]乃至OC[n]も同様に動作させることができる。まず、配線BL[1]に第1の電流が流れると、ノードNaの電位は、第1の電流と抵抗素子R1の抵抗値に応じた電位となる。また、このときトランジスタTr21はオン状態であり、ノードNbに電位Vaが供給される。その後、トランジスタTr21はオフ状態となる。

0233

次に、配線BL[1]に第2の電流が流れると、ノードNaの電位は、第2の電流と抵抗素子R1の抵抗値に応じた電位に変化する。このときトランジスタTr21はオフ状態であり、ノードNbはフローティング状態となっているため、ノードNaの電位の変化に伴い、ノードNbの電位は容量結合により変化する。ここで、ノードNaの電位の変化をΔVNaとし、容量結合係数を1とすると、ノードNbの電位はVa+ΔVNaとなる。そして、トランジスタTr22の閾値電圧をVthとすると、配線OL[1]から電位Va+ΔVNa−Vthが出力される。ここで、Va=Vthとすることにより、配線OL[1]から電位ΔVNaを出力することができる。

0234

電位ΔVNaは、第1の電流から第2の電流への変化量、抵抗素子R1の抵抗値、及び電位Vrefに応じて定まる。ここで、抵抗素子R1の抵抗値と電位Vrefは既知であるため、電位ΔVNaから配線BLに流れる電流の変化量を求めることができる。

0235

上記のようにオフセット回路OFSTによって検出された電流量、及び/または電流の変化量に対応する信号は、配線OL[1]乃至OL[n]を介して活性化関数回路ACTVに入力される。

0236

活性化関数回路ACTVは、配線OL[1]乃至OL[n]、及び、配線NIL[1]乃至NIL[n]と接続されている。活性化関数回路ACTVは、オフセット回路OFSTから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、tanh関数、softmax関数、ReLU関数、閾値関数などを用いることができる。活性化関数回路ACTVによって変換された信号は、出力データとして配線NIL[1]乃至NIL[n]に出力される。

0237

<半導体装置の動作例>
上記の半導体装置MACを用いて、第1のデータと第2のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置MACの動作例を説明する。

0238

図22に半導体装置MACの動作例のタイミングチャートを示す。図22には、図20における配線WL[1]、配線WL[2]、配線WD[1]、配線WDref、ノードNM[1,1]、ノードNM[2,1]、ノードNMref[1]、ノードNMref[2]、配線RW[1]、及び配線RW[2]の電位の推移と、電流IB[1]−Iα[1]、及び電流IBrefの値の推移を示している。電流IB[1]−Iα[1]は、配線BL[1]からメモリセルMC[1,1]、MC[2,1]に流れる電流の総和に相当する。

0239

なお、ここでは代表例として図20に示すメモリセルMC[1,1]、MC[2,1]及びメモリセルMCref[1]、MCref[2]に着目して動作を説明するが、他のメモリセルMC及びメモリセルMCrefも同様に動作させることができる。

0240

[第1のデータの格納]
まず、時刻T01−時刻T02の期間において、配線WL[1]の電位がハイレベルとなり、配線WD[1]の電位が接地電位(GND)よりもVPR−VW[1,1]大きい電位となり、配線WDrefの電位が接地電位よりもVPR大きい電位となる。また、配線RW[1]、及び配線RW[2]の電位が基準電位(REFP)となる。なお、電位VW[1,1]はメモリセルMC[1,1]に格納される第1のデータに対応する電位である。また、電位VPRは参照データに対応する電位である。これにより、メモリセルMC[1,1]及びメモリセルMCref[1]が有するトランジスタTr11がオン状態となり、ノードNM[1,1]の電位がVPR−VW[1,1]、ノードNMref[1]の電位がVPRとなる。

0241

このとき、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流IMC[1,1],0は、次の式で表すことができる。ここで、kはトランジスタTr12のチャネル長チャネル幅移動度、及びゲート絶縁膜の容量などで決まる定数である。また、VthはトランジスタTr12の閾値電圧である。

0242

0243

また、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流IMCref[1],0は、次の式で表すことができる。

0244

0245

次に、時刻T02−時刻T03の期間において、配線WL[1]の電位がローレベルとなる。これにより、メモリセルMC[1,1]及びメモリセルMCref[1]が有するトランジスタTr11がオフ状態となり、ノードNM[1,1]及びノードNMref[1]の電位が保持される。

0246

なお、前述の通り、トランジスタTr11としてOSトランジスタを用いることが好ましい。これにより、トランジスタTr11のリーク電流を抑えることができ、ノードNM[1,1]及びノードNMref[1]の電位を正確に保持することができる。

0247

次に、時刻T03−時刻T04の期間において、配線WL[2]の電位がハイレベルとなり、配線WD[1]の電位が接地電位よりもVPR−VW[2,1]大きい電位となり、配線WDrefの電位が接地電位よりもVPR大きい電位となる。なお、電位VW[2,1]はメモリセルMC[2,1]に格納される第1のデータに対応する電位である。これにより、メモリセルMC[2,1]及びメモリセルMCref[2]が有するトランジスタTr11がオン状態となり、ノードNM[2,1]の電位がVPR−VW[2,1]、ノードNMref[2]の電位がVPRとなる。

0248

このとき、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流IMC[2,1],0は、次の式で表すことができる。

0249

0250

また、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流IMCref[2],0は、次の式で表すことができる。

0251

0252

次に、時刻T04−時刻T05の期間において、配線WL[2]の電位がローレベルとなる。これにより、メモリセルMC[2,1]及びメモリセルMCref[2]が有するトランジスタTr11がオフ状態となり、ノードNM[2,1]及びノードNMref[2]の電位が保持される。

0253

以上の動作により、メモリセルMC[1,1]、MC[2,1]に第1のデータが格納され、メモリセルMCref[1]、MCref[2]に参照データが格納される。

0254

ここで、時刻T04−時刻T05の期間において、配線BL[1]及び配線BLrefに流れる電流を考える。配線BLrefには、電流源回路CSから電流が供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、MCref[2]へ排出される。電流源回路CSから配線BLrefに供給される電流をICref、配線BLrefからカレントミラー回路CMへ排出される電流をICM,0とすると、次の式が成り立つ。

0255

0256

配線BL[1]には、電流源回路CSからの電流が供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、MC[2,1]へ排出される。また、配線BL[1]からオフセット回路OFSTに電流が流れる。電流源回路CSから配線BL[1]に供給される電流をIC,0、配線BL[1]からオフセット回路OFSTに流れる電流をIα,0とすると、次の式が成り立つ。

0257

0258

[第1のデータと第2のデータの積和演算]
次に、時刻T05−時刻T06の期間において、配線RW[1]の電位が基準電位よりもVX[1]大きい電位となる。このとき、メモリセルMC[1,1]、及びメモリセルMCref[1]のそれぞれの容量素子C11には電位VX[1]が供給され、容量結合によりトランジスタTr12のゲートの電位が上昇する。なお、電位VX[1]はメモリセルMC[1,1]及びメモリセルMCref[1]に供給される第2のデータに対応する電位である。

0259

トランジスタTr12のゲートの電位の変化量は、配線RWの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じて得た値となる。容量結合係数は、容量素子C11の容量、トランジスタTr12のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線RWの電位の変化量とトランジスタTr12のゲートの電位の変化量が同じ、すなわち容量結合係数が1であるとして説明する。実際には、容量結合係数を考慮して電位VXを決定すればよい。

0260

メモリセルMC[1,1]及びメモリセルMCref[1]の容量素子C11に電位VX[1]が供給されると、ノードNM[1,1]及びノードNMref[1]の電位がそれぞれVX[1]上昇する。

0261

ここで、時刻T05−時刻T06の期間において、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流IMC[1,1],1は、次の式で表すことができる。

0262

0263

すなわち、配線RW[1]に電位VX[1]を供給することにより、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流は、ΔIMC[1,1]=IMC[1,1],1−IMC[1,1],0増加する。

0264

また、時刻T05−時刻T06の期間において、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流IMCref[1],1は、次の式で表すことができる。

0265

0266

すなわち、配線RW[1]に電位VX[1]を供給することにより、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流は、ΔIMCref[1]=IMCref[1],1−IMCref[1],0増加する。

0267

また、配線BL[1]及び配線BLrefに流れる電流について考える。配線BLrefには、電流源回路CSから電流ICrefが供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、MCref[2]へ排出される。配線BLrefからカレントミラー回路CMへ排出される電流をICM,1とすると、次の式が成り立つ。

0268

0269

配線BL[1]には、電流源回路CSから電流ICが供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、MC[2,1]へ排出される。さらに、配線BL[1]からオフセット回路OFSTにも電流が流れる。配線BL[1]からオフセット回路OFSTに流れる電流をIα,1とすると、次の式が成り立つ。

0270

0271

そして、式(E1)乃至(E10)から、電流Iα,0と電流Iα,1の差(差分電流ΔIα)は次の式で表すことができる。

0272

0273

このように、差分電流ΔIαは、電位VW[1,1]とVX[1]の積に応じた値となる。

0274

その後、時刻T06−時刻T07の期間において、配線RW[1]の電位は基準電位となり、ノードNM[1,1]及びノードNMref[1]の電位は時刻T04−時刻T05の期間と同様になる。

0275

次に、時刻T07−時刻T08の期間において、配線RW[1]の電位が基準電位よりもVX[1]大きい電位となり、配線RW[2]の電位が基準電位よりもVX[2]大きい電位となる。これにより、メモリセルMC[1,1]、及びメモリセルMCref[1]のそれぞれの容量素子C11に電位VX[1]が供給され、容量結合によりノードNM[1,1]及びノードNMref[1]の電位がそれぞれVX[1]上昇する。また、メモリセルMC[2,1]、及びメモリセルMCref[2]のそれぞれの容量素子C11に電位VX[2]が供給され、容量結合によりノードNM[2,1]及びノードNMref[2]の電位がそれぞれVX[2]上昇する。

0276

ここで、時刻T07−時刻T08の期間において、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流IMC[2,1],1は、次の式で表すことができる。

0277

0278

すなわち、配線RW[2]に電位VX[2]を供給することにより、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流は、ΔIMC[2,1]=IMC[2,1],1−IMC[2,1],0増加する。

0279

また、時刻T07−時刻T08の期間において、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流IMCref[2],1は、次の式で表すことができる。

0280

0281

すなわち、配線RW[2]に電位VX[2]を供給することにより、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流は、ΔIMCref[2]=IMCref[2],1−IMCref[2],0増加する。

0282

また、配線BL[1]及び配線BLrefに流れる電流について考える。配線BLrefには、電流源回路CSから電流ICrefが供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、MCref[2]へ排出される。配線BLrefからカレントミラー回路CMへ排出される電流をICM,2とすると、次の式が成り立つ。

0283

0284

配線BL[1]には、電流源回路CSから電流ICが供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、MC[2,1]へ排出される。さらに、配線BL[1]からオフセット回路OFSTにも電流が流れる。配線BL[1]からオフセット回路OFSTに流れる電流をIα,2とすると、次の式が成り立つ。

0285

0286

そして、式(E1)乃至(E8)、及び、式(E12)乃至(E15)から、電流Iα,0と電流Iα,2の差(差分電流ΔIα)は次の式で表すことができる。

0287

0288

このように、差分電流ΔIαは、電位VW[1,1]と電位VX[1]の積と、電位VW[2,1]と電位VX[2]の積と、を足し合わせた結果に応じた値となる。

0289

その後、時刻T08−時刻T09の期間において、配線RW[1]、RW[2]の電位は基準電位となり、ノードNM[1,1]、NM[2,1]及びノードNMref[1]、NMref[2]の電位は時刻T04−時刻T05の期間と同様になる。

0290

式(E11)及び式(E16)に示されるように、オフセット回路OFSTに入力される差分電流ΔIαは、第1のデータ(重み)に対応する電位VWと、第2のデータ(入力データ)に対応する電位VXの積の項を有する式から算出することができる。すなわち、差分電流ΔIαをオフセット回路OFSTで計測することにより、第1のデータと第2のデータの積和演算の結果を得ることができる。

0291

なお、上記では特にメモリセルMC[1,1]、MC[2,1]及びメモリセルMCref[1]、MCref[2]に着目したが、メモリセルMC及びメモリセルMCrefの数は任意に設定することができる。メモリセルMC及びメモリセルMCrefの行数mを任意の数iとした場合の差分電流ΔIαは、次の式で表すことができる。

0292

0293

また、メモリセルMC及びメモリセルMCrefの列数nを増やすことにより、並列して実行される積和演算の数を増やすことができる。

0294

以上のように、半導体装置MACを用いることにより、第1のデータと第2のデータの積和演算を行うことができる。なお、メモリセルMC及びメモリセルMCrefとして図20に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置MACの回路規模の縮小を図ることができる。

0295

半導体装置MACをニューラルネットワークにおける演算に用いる場合、メモリセルMCの行数mは一のニューロンに供給される入力データの数に対応させ、メモリセルMCの列数nはニューロンの数に対応させることができる。例えば、図18(A)に示す中間層HLにおいて半導体装置MACを用いた積和演算を行う場合を考える。このとき、メモリセルMCの行数mは、入力層ILから供給される入力データの数(入力層ILのニューロンの数)に設定し、メモリセルMCの列数nは、中間層HLのニューロンの数に設定することができる。

0296

なお、半導体装置MACを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置MACは、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、オートエンコーダボルツマンマシン(制限ボルツマンマシンを含む)などに用いることもできる。

0297

以上のように、半導体装置MACを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイCAに図20に示すメモリセルMC及びメモリセルMCrefを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路を提供することができる。

0298

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

0299

(実施の形態3)
本実施の形態では、本発明の一態様の表示システムに用いることができる表示装置について図23図25を用いて説明する。

0300

<画素の構成例>
図23(A)〜図23(E)を用いて、画素200の構成例を説明する。

0301

画素200は、複数の画素210を有する。複数の画素210は、それぞれ、副画素として機能する。それぞれ異なる色を呈する複数の画素210によって1つの画素200が構成されることで、表示部では、フルカラーの表示を行うことができる。

0302

図23(A)、図23(B)に示す画素200は、それぞれ、3つの副画素を有する。図23(A)に示す画素200が有する画素210が呈する色の組み合わせは、赤(R)、緑(G)、及び青(B)である。図23(B)に示す画素200が有する画素210が呈する色の組み合わせは、シアン(C)、マゼンタ(M)、黄色(Y)である。

0303

図23(C)〜図23(E)に示す画素200は、それぞれ、4つの副画素を有する。図23(C)に示す画素200が有する画素210が呈する色の組み合わせは、赤(R)、緑(G)、青(B)、白(W)である。白色を呈する副画素を用いることで、表示部の輝度を高めることができる。図23(D)に示す画素200が有する画素210が呈する色の組み合わせは、赤(R)、緑(G)、青(B)、黄(Y)である。図23(E)に示す画素200が有する画素210が呈する色の組み合わせは、シアン(C)、マゼンタ(M)、黄色(Y)、白(W)である。

0304

1つの画素として機能させる副画素の数を増やし、赤、緑、青、シアン、マゼンタ、及び黄などの色を呈する副画素を適宜組み合わせることにより、中間調再現性を高めることができる。よって、表示品位を高めることができる。

0305

また、本発明の一態様の表示装置は、さまざまな規格色域を再現することができる。例えば、テレビ放送で使われるPAL(Phase Alternating Line)規格及びNTSC(National Television System Committee)規格、パーソナルコンピュータデジタルカメラ、プリンタなどの電子機器に用いる表示装置で広く使われているsRGB(standard RGB)規格及びAdobe RGB規格、HDTV(High Definition Television、ハイビジョンともいう)で使われるITU−RBT.709(International Telecommunication Union Radiocommunication Sector Broadcasting Service(Television) 709)規格、デジタルシネマ映写で使われるDCI−P3(DigitalCinema Initiatives P3)規格、UHDTV(Ultra High Definition Television、スーパーハイビジョンともいう)で使われるITU−R BT.2020(REC.2020(Recommendation 2020))規格などの色域を再現することができる。

0306

また、画素200を1920×1080のマトリクス状に配置すると、いわゆるフルハイビジョン(「2K解像度」、「2K1K」、または「2K」などともいう)の解像度でフルカラー表示可能な表示装置を実現することができる。また、例えば、画素200を3840×2160のマトリクス状に配置すると、いわゆるウルトラハイビジョン(「4K解像度」、「4K2K」、または「4K」などともいう)の解像度でフルカラー表示可能な表示装置を実現することができる。また、例えば、画素200を7680×4320のマトリクス状に配置すると、いわゆるスーパーハイビジョン(「8K解像度」、「8K4K」、または「8K」などともいう)の解像度でフルカラー表示可能な表示装置を実現することができる。画素200を増やすことで、16Kや32Kの解像度でフルカラー表示可能な表示装置を実現することも可能である。

0307

本発明の一態様の表示装置が有する表示素子としては、無機EL素子、有機EL素子、LED等の発光素子、液晶素子、電気泳動素子、MEMS(マイクロエレクトロメカニカル・システム)を用いた表示素子等が挙げられる。

0308

<表示装置の構成例>
次に、図24及び図25を用いて、表示装置の構成例について説明する。

0309

図24に、カラーフィルタ方式が適用されたトップエミッション構造の発光表示装置の断面図を示す。

0310

図24に示す表示装置は、画素部562及び走査線駆動回路564を有する。

0311

画素部562において、基板202上には、トランジスタ251a、トランジスタ446a、及び発光素子170等が設けられている。走査線駆動回路564において、基板202上には、トランジスタ201a等が設けられている。

0312

トランジスタ251aは、第1のゲート電極として機能する導電層221と、第1のゲート絶縁層として機能する絶縁層211と、半導体層231と、ソース電極及びドレイン電極として機能する導電層222a及び導電層222bと、第2のゲート電極として機能する導電層223と、第2のゲート絶縁層として機能する絶縁層225と、を有する。半導体層231は、チャネル形成領域と低抵抗領域とを有する。チャネル形成領域は、絶縁層225を介して導電層223と重なる。低抵抗領域は、導電層222aと接続される部分、及び、導電層222bと接続される部分を有する。

0313

トランジスタ251aは、チャネルの上下にゲート電極を有する。2つのゲート電極は、電気的に接続されていることが好ましい。2つのゲート電極が電気的に接続されている構成のトランジスタは、他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速動作が可能な回路を作製することができる。さらには回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示装置を大型化、または高精細化して配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することが可能である。また、回路部の占有面積を縮小できるため、表示装置の狭額縁化が可能である。また、このような構成を適用することで、信頼性の高いトランジスタを実現することができる。

0314

導電層223上には絶縁層212及び絶縁層213が設けられており、その上に、導電層222a及び導電層222bが設けられている。トランジスタ251aの構造は、導電層221と導電層222aまたは導電層222bとの物理的な距離を離すことが容易なため、これらの間の寄生容量を低減することが可能である。

0315

表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート構造またはボトムゲート構造のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。

0316

トランジスタ251aは、半導体層231に、金属酸化物を有する。金属酸化物は、酸化物半導体として機能することができる。

0317

トランジスタ446a及びトランジスタ201aは、トランジスタ251aと同様の構成を有する。本発明の一態様において、これらのトランジスタの構成が異なっていてもよい。駆動回路部が有するトランジスタと画素部562が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。駆動回路部が有するトランジスタは、全て同じ構造であってもよく、2種類以上の構造が組み合わせて用いられていてもよい。同様に、画素部562が有するトランジスタは、全て同じ構造であってもよく、2種類以上の構造が組み合わせて用いられていてもよい。

0318

トランジスタ446aは、絶縁層215を介して、発光素子170と重なる。トランジスタ、容量素子、及び配線等を、発光素子170の発光領域と重ねて配置することで、画素部562の開口率を高めることができる。

0319

発光素子170は、画素電極171、EL層172、及び共通電極173を有する。発光素子170は、着色層205側に光を射出する。

0320

画素電極171及び共通電極173のうち、一方は、陽極として機能し、他方は、陰極として機能する。画素電極171及び共通電極173の間に、発光素子170の閾値電圧より高い電圧を印加すると、EL層172に陽極側から正孔注入され、陰極側から電子が注入される。注入された電子と正孔はEL層172において再結合し、EL層172に含まれる発光物質が発光する。

0321

画素電極171は、トランジスタ251aが有する導電層222bと電気的に接続される。これらは、直接接続されてもよいし、他の導電層を介して接続されてもよい。画素電極171は、画素電極として機能し、発光素子170ごとに設けられている。隣り合う2つの画素電極171は、絶縁層216によって電気的に絶縁されている。

0322

EL層172は、発光性物質を含む層である。

0323

共通電極173は、共通電極として機能し、複数の発光素子170にわたって設けられている。共通電極173には、定電位が供給される。

0324

発光素子170は、接着層174を介して着色層205と重なる。絶縁層216は、接着層174を介して遮光層206と重なる。

0325

発光素子170には、マイクロキャビティ構造を採用してもよい。カラーフィルタ(着色層205)とマイクロキャビティ構造との組み合わせにより、表示装置からは、色純度の高い光を取り出すことができる。

0326

着色層205は特定の波長域の光を透過する有色層である。例えば、赤色、緑色、青色、または黄色の波長域の光を透過するカラーフィルタなどを用いることができる。着色層205に用いることのできる材料としては、金属材料樹脂材料顔料または染料が含まれた樹脂材料などが挙げられる。

0327

なお、本発明の一態様の表示装置は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、または量子ドット方式等を適用してもよい。また、本発明の一態様の表示装置は、トップエミッション構造に限られず、ボトムエミッション構造等を適用してもよい。

0328

遮光層206は、隣接する着色層205の間に設けられている。遮光層206は隣接する発光素子170からの光を遮光し、隣接する発光素子170間における混色を抑制する。ここで、着色層205の端部を、遮光層206と重なるように設けることにより、光漏れを抑制することができる。遮光層206としては、発光素子170からの発光を遮る材料を用いることができ、例えば、金属材料、または、顔料もしくは染料を含む樹脂材料等を用いてブラックマトリクスを形成することができる。なお、遮光層206は、走査線駆動回路564などの画素部562以外の領域に設けると、導波光などによる意図しない光漏れを抑制できるため好ましい。

0329

基板202と基板203は、接着層174によって貼り合わされている。

0330

導電層565は、導電層255及び接続体242を介して、FPC162と電気的に接続される。導電層565は、トランジスタが有する導電層と同一の材料及び同一の工程で形成されることが好ましい。本実施の形態では、導電層565が、ソース電極及びドレイン電極として機能する導電層と同一の材料及び同一の工程で形成される例を示す。

0331

接続体242としては、様々な異方性導電フィルム(ACF:Anisotropic Conductive Film)及び異方性導電ペースト(ACP:Anisotropic Conductive Paste)などを用いることができる。

0332

図25に、縦電界方式が適用された透過型液晶表示装置の断面図を示す。

0333

図25に示す表示装置は、画素部562及び走査線駆動回路564を有する。

0334

画素部562において、基板202上には、トランジスタ446d、及び液晶素子180等が設けられている。走査線駆動回路564において、基板202上には、トランジスタ201d等が設けられている。図25に示す表示装置では、着色層205が基板203側に設けられている。なお、着色層205を基板202側に設けてもよい。着色層205を基板202側に設けることで、基板203側の構成を簡素化することができる。

0335

トランジスタ446dは、ゲート電極として機能する導電層221と、ゲート絶縁層として機能する絶縁層211と、半導体層231と、ソース電極及びドレイン電極として機能する導電層222a及び導電層222bと、を有する。トランジスタ446dは、絶縁層217及び絶縁層218に覆われている。

0336

トランジスタ446dは、半導体層231に、金属酸化物を有する。

0337

液晶素子180は、画素電極181、共通電極182、及び液晶層183を有する。液晶層183は、画素電極181と共通電極182との間に位置する。配向膜208aは画素電極181に接して設けられている。配向膜208bは共通電極182に接して設けられている。画素電極181は、絶縁層215、絶縁層218、及び絶縁層217に設けられた開口を介して、トランジスタ446dが有する導電層222bと電気的に接続される。

0338

液晶層183と接する配向膜を設けることが好ましい。配向膜は、液晶層183の配向を制御することができる。

0339

バックライトユニット552からの光は、基板202、画素電極181、液晶層183、共通電極182、着色層205、及び基板203を介して、表示装置の外部に射出される。バックライトユニット552の光が透過するこれらの層の材料には、可視光を透過する材料を用いる。

0340

遮光層206と、共通電極182と、の間、及び着色層205と、共通電極182と、の間には、オーバーコート207が設けられている。オーバーコート207は、着色層205、遮光層206等に含まれる不純物が液晶層183に拡散することを抑制できる。

0341

基板202と基板203は、接着層209によって貼り合わされている。基板202、基板203、接着層209に囲まれた領域に、液晶層183が封止されている。

0342

表示装置の画素部562を挟むように、偏光板204a及び偏光板204bが配置されている。偏光板204aよりも外側に配置されたバックライトユニット552からの光は偏光板204aを介して表示装置に入射する。このとき、画素電極181と共通電極182の間に与える電圧によって液晶層183の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板204bを介して射出される光の強度を制御することができる。また、入射光は着色層205によって特定の波長領域以外の光が吸収されるため、射出される光は例えば赤色、青色、または緑色を呈する光となる。

0343

導電層565は、導電層255及び接続体242を介して、FPC162と電気的に接続される。

0344

本発明の一態様の液晶表示装置は、縦電界方式に限られず、横電界方式であってもよい。横電界方式の液晶表示装置には、例えば、FFS(Fringe Field Switching)モードが適用された液晶素子を用いてもよい。

0345

<半導体層について>
本発明の一態様で開示されるトランジスタに用いる半導体材料の結晶性は特に限定されず、非晶質半導体、結晶性を有する半導体微結晶半導体多結晶半導体単結晶半導体、または一部に結晶領域を有する半導体)のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性劣化を抑制できるため好ましい。

0346

トランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するCAC−OSなどを用いることができる。

0347

シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その小さいオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。

0348

半導体層に好適な金属酸化物の詳細については、実施の形態5を参照できる。

0349

また、トランジスタに用いる半導体材料としては、例えばシリコンを用いることができる。シリコンとして、特にアモルファスシリコンを用いることが好ましい。アモルファスシリコンを用いることで、大型の基板上に歩留り良くトランジスタを形成でき、量産性を高めることができる。

0350

また、微結晶シリコン多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

0351

また、1つの表示装置が、それぞれ半導体層の材料が異なる2種類以上のトランジスタを有していてもよい。

0352

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

0353

(実施の形態4)
本実施の形態では、上記実施の形態で例示した表示システムに適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。当該半導体装置は、例えば、表示システムが有する記憶部に用いることができる。

0354

本実施の形態では、酸化物半導体を用いた記憶装置の一例として、DOSRAM(登録商標)について説明する。なお、「DOSRAM」の名称は、Dynamic Oxide Semiconductor Random Access Memoryに由来する。DOSRAMとは、メモリセルが、1T1C(1トランジスタ1容量)型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。

0355

図26を用いて、DOSRAM1000の積層構造例について説明する。DOSRAM1000は、データの読み出しを行うセンスアンプ部1002と、データを格納するセルアレイ部1003とが積層されている。

0356

図26に示すように、センスアンプ部1002には、ビット線BL、SiトランジスタTa10、Ta11が設けられている。SiトランジスタTa10、Ta11は、単結晶シリコンウエハに半導体層をもつ。SiトランジスタTa10、Ta11は、センスアンプを構成し、ビット線BLに電気的に接続されている。

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