図面 (/)

技術 超音波探触子および超音波診断装置

出願人 株式会社日立製作所
発明者 梶山新也中川樹生
出願日 2016年8月22日 (5年4ヶ月経過) 出願番号 2017-539794
公開日 2018年3月8日 (3年9ヶ月経過) 公開番号 WO2017-047329
状態 特許登録済
技術分野 超音波診断装置
主要キーワード スプリアスノイズ 描き直し 高圧信号 アナログ遅延回路 デジタル遅延回路 文脈毎 アナログ変換機 ビームフォーミング回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年3月8日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (14)

課題・解決手段

面積遅延整相回路を提供する。 複数の回路単位と、複数の回路単位からの出力を加算する加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する超音波探触子である。この超音波探触子では、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第1の遅延回路が遅延させ、第1の遅延回路が遅延させた信号を加算回路で加算し、加算回路で加算された信号を第2の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第2の遅延回路で遅延させ、第2の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、第2の遅延回路で遅延させた信号を、複数の回路単位の其々において第1の遅延回路で遅延させ、第1の遅延回路で遅延させた信号を送信回路に入力する。

概要

背景

超音波診断装置人体非侵襲で安全性の高い医療診断機器であり、X線診断装置MRI(Magnetic Resonance Imaging)装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波探触子体表から当てるだけの簡便な操作により、例えば、心臓脈動胎児動きといった検査対象の動きの様子をリアルタイム表示可能な装置であることから、今日の医療において重要な役割を果たしている。

超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧駆動信号を供給することで、超音波を被検体内に送信する。被検体内において生体組織音響インピーダンス差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。

超音波探触子に内蔵されているそれぞれの振動子に高電圧の駆動信号を供給する送信回路は、数十〜百数十Vpeak to peakの高圧信号を生成できるように高耐圧のデバイスで構成される。通常、高耐圧MOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)にはLDMOS(Laterally Diffused MOS)といったドレインゲート間の電界強度緩和する構造のデバイスが使用され、ドレイン−ゲート間のドリフト領域の確保のために非常に大きな面積を要する。このため、送信回路をシリコン上に集積回路(IC:IntegratedCircuit)として実現する場合、大きな面積を要する。

さらに、送信信号受信信号各振動子毎遅延させ、送信時、受信時ともにフォーカス動作を行う必要がある。このためには各振動子毎に接続される送受信回路内に遅延回路が必要である。通常アナログ遅延回路キャパシタを用いて実現されるために、回路面積が大きくなるという問題がある。とくに、フォーカスビーム走査角で決まる最大遅延量を大きくするには、キャパシタ数を増加させる必要があり、システム要求から決まる最大遅延量で、アナログ遅延回路の回路面積が決まる。デジタル信号を遅延させる場合にも、シフトレジスタやFIFO(First−In First−Out)メモリが必要となり、多数のフリップフロップが必要となるために大きな面積を要する。

近年、3次元立体画像を得られる超音波診断装置が開発されてきており、3次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることが出来る。3次元撮像のためには、超音波探触子内の振動子を、従来の1次元配列から2次元配列、すなわち2Dアレイとする必要があり、振動子数が従来の超音波探触子に対して2乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を2乗で増やすことは不可能であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。このような超音波探触子内での整相加算を実現するには、送受信と整相加算の機能をビームフォーマーICとして実現し、IC内には振動子毎に送受信回路を配置して振動子と電気的に1対1で接続する必要がある。

この場合、振動子と、振動子に接続される送受信回路はアレイ状に同じピッチで並べる必要があり、振動子とICは積層して超音波探触子の先端部に実装される。アレイに並べられた振動子のピッチは通常、送信ビームの走査角内にグレーティングローブの影響が出ないための制約から決まる。すなわち、超音波の回折により、所望のビームであるメインローブと異なる方向に不要なビームが出てしまうが、この角度は超音波の周波数と振動子ピッチで決まるため、所望の超音波周波数と走査角を決めると、走査角内にグレーティングローブが出ないための振動子ピッチ上限が決まる。よって、目標の振動子ピッチと同じピッチに、1振動子あたりの送受信回路面積を収める必要が生じる。

前記の高耐圧デバイスを用いた送信回路、多数のキャパシタを用いたアナログ遅延回路または多数のフリップフロップを用いたデジタル遅延回路を目標の回路面積に収めることは回路設計上の重要な課題である。

この解決策としては、遅延回路を2段以上に分けて、IC内で階層的な整相を行う方法が考えられる。すなわち、遅延回路を2段以上に分けて、受信時は複数振動子のグループでアレイ内の遅延加算を行い、この出力を他の複数振動子からなるグループの出力とともにアレイ外に引き出し、アレイ外で遅延加算するという整相方法である。これにより、所望の最大遅延をTとした場合、たとえば1段目のアレイ内遅延回路の最大遅延をT/2、アレイ外の遅延回路の最大遅延をT/2とする2段階の整相により、アレイ内遅延回路の面積は1/2となる。この方法により、アレイ外の遅延回路は必要になるものの、アレイ内送受信回路の面積を縮小できる。

このような階層的整相の例として、図13に示す2DアレイICが非特許文献1により提案されている。なお、図13は、非特許文献1のFig.5を発明者の視点描き直した比較例である。

概要

小面積な遅延整相回路を提供する。 複数の回路単位と、複数の回路単位からの出力を加算する加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する超音波探触子である。この超音波探触子では、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第1の遅延回路が遅延させ、第1の遅延回路が遅延させた信号を加算回路で加算し、加算回路で加算された信号を第2の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第2の遅延回路で遅延させ、第2の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、第2の遅延回路で遅延させた信号を、複数の回路単位の其々において第1の遅延回路で遅延させ、第1の遅延回路で遅延させた信号を送信回路に入力する。

目的

前記の高耐圧デバイスを用いた送信回路、多数のキャパシタを用いたアナログ遅延回路または多数のフリップフロップを用いたデジタル遅延回路を目標の回路面積に収めることは回路設計上の重要な課題である

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数の回路単位と、前記複数の回路単位からの出力を加算する加算回路と、前記複数の回路単位へ共通の信号を入力する入力端子と、を有し、前記回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備え、前記超音波振動子での信号の受信時には、前記超音波振動子からの信号を前記受信回路が受信し、前記受信回路からの信号を前記第1の遅延回路が遅延させ、前記第1の遅延回路が遅延させた信号を前記加算回路で加算し、前記加算回路で加算された信号を第2の遅延回路で遅延させ、前記超音波振動子での信号の送信時には、前記入端子からの信号を前記第2の遅延回路で遅延させ、前記第2の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、前記第2の遅延回路で遅延させた信号を、前記複数の回路単位の其々において前記第1の遅延回路で遅延させ、前記第1の遅延回路で遅延させた信号を前記送信回路に入力する、超音波探触子

請求項2

前記複数の回路単位は格子状に配置されてアレイ領域を形成し、前記第2の遅延回路は前記アレイ領域の外部に配置されている、請求項1記載の超音波探触子。

請求項3

前記複数の回路単位をn×m個(ただし、n、mは自然数)備え、前記加算回路と前記第2の遅延回路を各m個備え、n個の前記回路単位で1つの前記加算回路と前記第2の遅延回路を共有し、m個の前記第2の遅延回路が格子状に配置されている、請求項2記載の超音波探触子。

請求項4

前記第1の遅延回路および前記第2の遅延回路はアナログ遅延回路であり、該アナログ遅延回路は、入力信号を保持する複数のキャパシタを備え、前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである、請求項3記載の超音波探触子。

請求項5

前記回路単位内の前記第1の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置され、前記第2の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置されており、前記第1の遅延回路に対する前記書き込み信号の供給線と、前記第2の遅延回路に対する前記書き込み信号の供給線は、独立に構成されており、前記第1の遅延回路に対する前記読み出し信号の供給線と、前記第2の遅延回路に対する前記読み出し信号の供給線は、独立に構成されている、請求項4記載の超音波探触子。

請求項6

複数の超音波振動子に1対1で接続される複数の第1の遅延回路と、前記複数の第1の遅延回路の出力を加算する加算回路と、前記加算回路に接続される第2の遅延回路と、を有し、前記超音波振動子からの受信信号を前記第1の遅延回路と前記第2の遅延回路で遅延させるとともに、前記超音波振動子への送信信号を前記第1の遅延回路と前記第2の遅延回路で遅延させる超音波探触子。

請求項7

前記第1及び第2の遅延回路はアナログ遅延回路であり、単一の前記超音波振動子に接続される送信リニアアンプ回路に、遅延させたアナログ送信信号を出力する請求項6記載の超音波探触子。

請求項8

前記第1及び第2の遅延回路はアナログ遅延回路であり、単一の前記超音波振動子に接続される送信パルサ回路に、遅延させたデジタル信号を出力する請求項6記載の超音波探触子。

請求項9

前記第1の遅延回路は、前記複数の前記超音波振動子に1対1で接続される送受信回路内に配置され、複数の前記送受信回路は、繰り返し配置された1次元あるいは2次元アレイを構成し、前記第2の遅延回路は、前記1次元あるいは2次元アレイの外側に配置された、請求項6記載の超音波探触子。

請求項10

送信時は前記第2の遅延回路で送信信号を遅延した後、それぞれの前記送受信回路内の前記第1の遅延回路でさらに送信信号を遅延させる請求項9記載の超音波探触子。

請求項11

受信時はそれぞれの前記送受信回路内の前記第1の遅延回路で受信信号を遅延し、前記加算回路で加算した後、前記第2の遅延回路で信号をさらに遅延する請求項9記載の超音波探触子。

請求項12

前記第1の遅延回路の制御信号は、アレイ外から供給され、前記第2の遅延回路の制御信号は前記第1の遅延回路の制御信号とは独立にアレイ外から供給され、これらの制御信号の位相関係が調整可能である請求項9記載の超音波探触子。

請求項13

超音波探触子と装置本体からなる超音波診断装置であって、前記超音波探触子は、複数の回路単位と、前記複数の回路単位からの出力を加算する第1の加算回路と、前記複数の回路単位へ共通の信号を入力する入力端子と、を有し、前記回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備え、前記超音波振動子での信号の受信時には、前記超音波振動子からの信号を前記受信回路が受信し、前記受信回路からの信号を前記第1の遅延回路が遅延させ、前記第1の遅延回路が遅延させた信号を前記第1の加算回路で加算し、前記第1の加算回路で加算された信号を第2の遅延回路で遅延させ、前記超音波振動子での信号の送信時には、前記入力端子からの信号を前記第2の遅延回路で遅延させ、前記第2の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、前記複数の回路単位の其々において前記第2の遅延回路で遅延させた信号を前記第1の遅延回路で遅延させ、前記第1の遅延回路で遅延させた信号を前記送信回路に入力する、構成であり、前記装置本体は、前記超音波振動子での信号の受信時には、前記第2の遅延回路で遅延させた信号を検出信号とし、該検出信号に基づいて撮像信号を形成し、前記超音波振動子での信号の送信時には、前記入力端子に対して送信信号を供給する、超音波診断装置。

請求項14

前記複数の回路単位は格子状に配置されてアレイ領域を形成し、前記第2の遅延回路は前記アレイ領域の外部に配置されており、前記第1の遅延回路および前記第2の遅延回路はアナログ遅延回路であり、前記アナログ遅延回路のそれぞれは、入力信号を保持する複数のキャパシタを備え、前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものであり、前記回路単位内の前記第1の遅延回路に対する、前記書き込み信号及び前記読み出しの供給線が格子状に配置され、前記第1の遅延回路のタイミングを制御する書き込み信号および読み出し信号は、前記第2の遅延回路のタイミングを制御する書き込み信号および読み出し信号と別個独立に制御される、請求項13記載の超音波診断装置。

請求項15

前記第2の遅延回路が複数あり、前記装置本体は、前記超音波振動子での信号の受信時には、複数の前記第2の遅延回路で遅延させた信号を加算して検出信号とし、該検出信号に基づいて撮像信号を形成し、前記超音波振動子での信号の送信時には、前記入力端子に対して供給された送信信号を、複数の前記第2の遅延回路に対して並列に供給する、請求項14記載の超音波診断装置。

技術分野

0001

本発明は、超音波診断装置の構成要素である超音波探触子に搭載されて、1次元あるいは2次元に繰り返し配置されたアレイ状各振動子への送信信号及び、各振動子からの受信信号遅延させる技術に関するものである。

背景技術

0002

超音波診断装置は人体非侵襲で安全性の高い医療診断機器であり、X線診断装置MRI(Magnetic Resonance Imaging)装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波探触子を体表から当てるだけの簡便な操作により、例えば、心臓脈動胎児動きといった検査対象の動きの様子をリアルタイム表示可能な装置であることから、今日の医療において重要な役割を果たしている。

0003

超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧駆動信号を供給することで、超音波を被検体内に送信する。被検体内において生体組織音響インピーダンス差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。

0004

超音波探触子に内蔵されているそれぞれの振動子に高電圧の駆動信号を供給する送信回路は、数十〜百数十Vpeak to peakの高圧信号を生成できるように高耐圧のデバイスで構成される。通常、高耐圧MOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)にはLDMOS(Laterally Diffused MOS)といったドレインゲート間の電界強度緩和する構造のデバイスが使用され、ドレイン−ゲート間のドリフト領域の確保のために非常に大きな面積を要する。このため、送信回路をシリコン上に集積回路(IC:IntegratedCircuit)として実現する場合、大きな面積を要する。

0005

さらに、送信信号、受信信号を各振動子毎に遅延させ、送信時、受信時ともにフォーカス動作を行う必要がある。このためには各振動子毎に接続される送受信回路内に遅延回路が必要である。通常アナログ遅延回路キャパシタを用いて実現されるために、回路面積が大きくなるという問題がある。とくに、フォーカスビーム走査角で決まる最大遅延量を大きくするには、キャパシタ数を増加させる必要があり、システム要求から決まる最大遅延量で、アナログ遅延回路の回路面積が決まる。デジタル信号を遅延させる場合にも、シフトレジスタやFIFO(First−In First−Out)メモリが必要となり、多数のフリップフロップが必要となるために大きな面積を要する。

0006

近年、3次元立体画像を得られる超音波診断装置が開発されてきており、3次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることが出来る。3次元の撮像のためには、超音波探触子内の振動子を、従来の1次元配列から2次元配列、すなわち2Dアレイとする必要があり、振動子数が従来の超音波探触子に対して2乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を2乗で増やすことは不可能であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。このような超音波探触子内での整相加算を実現するには、送受信と整相加算の機能をビームフォーマーICとして実現し、IC内には振動子毎に送受信回路を配置して振動子と電気的に1対1で接続する必要がある。

0007

この場合、振動子と、振動子に接続される送受信回路はアレイ状に同じピッチで並べる必要があり、振動子とICは積層して超音波探触子の先端部に実装される。アレイに並べられた振動子のピッチは通常、送信ビームの走査角内にグレーティングローブの影響が出ないための制約から決まる。すなわち、超音波の回折により、所望のビームであるメインローブと異なる方向に不要なビームが出てしまうが、この角度は超音波の周波数と振動子ピッチで決まるため、所望の超音波周波数と走査角を決めると、走査角内にグレーティングローブが出ないための振動子ピッチ上限が決まる。よって、目標の振動子ピッチと同じピッチに、1振動子あたりの送受信回路面積を収める必要が生じる。

0008

前記の高耐圧デバイスを用いた送信回路、多数のキャパシタを用いたアナログ遅延回路または多数のフリップフロップを用いたデジタル遅延回路を目標の回路面積に収めることは回路設計上の重要な課題である。

0009

この解決策としては、遅延回路を2段以上に分けて、IC内で階層的な整相を行う方法が考えられる。すなわち、遅延回路を2段以上に分けて、受信時は複数振動子のグループでアレイ内の遅延加算を行い、この出力を他の複数振動子からなるグループの出力とともにアレイ外に引き出し、アレイ外で遅延加算するという整相方法である。これにより、所望の最大遅延をTとした場合、たとえば1段目のアレイ内遅延回路の最大遅延をT/2、アレイ外の遅延回路の最大遅延をT/2とする2段階の整相により、アレイ内遅延回路の面積は1/2となる。この方法により、アレイ外の遅延回路は必要になるものの、アレイ内送受信回路の面積を縮小できる。

0010

このような階層的整相の例として、図13に示す2DアレイICが非特許文献1により提案されている。なお、図13は、非特許文献1のFig.5を発明者の視点描き直した比較例である。

先行技術

0011

“An Analog−Digital Hybrid RX Beamformer Chip With Non−Uniform Sampling for Ultrasound Medical Imaging With 2D CMUTArray,“IEEE TRANSACTIONS ON BIOMEDICACIRCUITS AND SYSTEMS,VOL.8,NO.6,pp799−809,2014

発明が解決しようとする課題

0012

図13に示す比較例は、アナログ整相とデジタル整相を組み合わせたハイブリッド整相を用いたCMUT(Capacitive Micro−machined Ultrasonic Transducers)2Dアレイ用受信ICに関する。

0013

図13の例においては、Focal pointからの振動をCMUT振動子130で受信し、処理する構成が示されている。1段目の整相として、CMUT振動子130からの受信アナログ信号をアナログ遅延回路131で遅延させ、アナログ加算器132で加算する。その後1段目整相出力をアナログ/デジタル変換器ADC(Analog to Digital Converter)133によりデジタル信号に変換し、FIFO134メモリで遅延させた後デジタル加算器135により加算する。

0014

本構成により、遅延はアナログ遅延回路、およびデジタル遅延回路であるFIFOの2段で行い、所望の最大遅延量を維持しながら遅延の一部をFIFOにもたせることで、アナログ遅延回路の最大遅延量を緩和できる。すなわちアナログ遅延回路の面積を低減することが可能となる。

0015

しかしながら、超音波を送受信するという目的においては、受信だけでなく送信においても遅延動作を必要とする。図13の構成は受信回路だけなので送信動作は実現出来ない。

0016

仮に図13の構成に送信回路を加える場合、受信とは別に送信用ビームフォーミング回路が必要となる。遅延回路を送信と受信で極力共用することを考えた場合でも、送信の場合は信号の流れが図13右から左へ向かう方向となることを考えると、ADCに加えて、図示されていないDAC(Digital to Analog Converter)が必要となる。すなわち送信動作だけのためにDACを追加する必要が生じ、全体の回路面積が増加する問題がある。

0017

このような点から、送信、受信動作の両方に対応しながら、遅延回路を送信と受信で共用しつつ回路面積の増加を低減するような階層整相を行う必要がある。このような課題は特に、目標の振動子ピッチと同じピッチに、1振動子あたりの送受信回路を収める必要が生じる超音波探触子では重要である。

0018

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0019

上記課題を解決するための本願発明の一側面は、複数の回路単位と、複数の回路単位からの出力を加算する加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する超音波探触子である。この超音波探触子では、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第1の遅延回路が遅延させ、第1の遅延回路が遅延させた信号を加算回路で加算し、加算回路で加算された信号を第2の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第2の遅延回路で遅延させ、第2の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、第2の遅延回路で遅延させた信号を、複数の回路単位の其々において第1の遅延回路で遅延させ、第1の遅延回路で遅延させた信号を送信回路に入力する。

0020

上記本発明に適用して好適な具体的な回路配置としては、複数の回路単位は格子状に配置されてアレイ領域を形成し、第2の遅延回路はアレイ領域の外部に配置されている。第2の遅延回路もアレイ状に構成することができる。

0021

本発明の他の一側面は、複数の超音波振動子に1対1で接続される複数の第1の遅延回路と、複数の第1の遅延回路の出力を加算する加算回路と、加算回路に接続される第2の遅延回路と、を有し、超音波振動子からの受信信号を第1の遅延回路と第2の遅延回路で遅延させるとともに、超音波振動子への送信信号を第1の遅延回路と第2の遅延回路で遅延させる超音波探触子である。

0022

本発明の他の一側面は、超音波探触子と装置本体からなる超音波診断装置である。ここで、超音波探触子は、複数の回路単位と、複数の回路単位からの出力を加算する第1の加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する。また、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第1の遅延回路が遅延させ、第1の遅延回路が遅延させた信号を第1の加算回路で加算し、第1の加算回路で加算された信号を第2の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第2の遅延回路で遅延させ、第2の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、複数の回路単位の其々において第2の遅延回路で遅延させた信号を第1の遅延回路で遅延させ、第1の遅延回路で遅延させた信号を送信回路に入力する。また、装置本体は、超音波振動子での信号の受信時には、第2の遅延回路で遅延させた信号を検出信号とし、検出信号に基づいて撮像信号を形成し、超音波振動子での信号の送信時には、入力端子に対して送信信号を供給する。

0023

本発明のより具体的な構成を例示すると、複数の回路単位は格子状に配置されてアレイ領域を形成し、第2の遅延回路はアレイ領域の外部に配置されている。また、第1の遅延回路および第2の遅延回路はアナログ遅延回路であり、アナログ遅延回路のそれぞれは、入力信号を保持する複数のキャパシタを備え、複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである。さらに具体的には、回路単位内の第1の遅延回路に対する、書き込み信号及び読み出し供給線が格子状に配置され、第1の遅延回路のタイミングを制御する書き込み信号および読み出し信号は、第2の遅延回路のタイミングを制御する書き込み信号および読み出し信号と別個独立に制御される。

0024

本願の他の側面の概要を簡単に説明すれば、下記の通りである。

0025

超音波振動子に1対1で接続される送受信回路をアレイ状に配置したICにおいて、アナログ遅延回路を複数段従属接続し、初段の遅延回路はアレイ内の送受信回路内に配置し、それ以外の遅延回路はアレイ外に配置することで1振動子あたりの送受信回路の面積を低減する。さらに遅延回路を送信動作と受信動作で共用し、アナログ/デジタル変換器およびデジタル/アナログ変換機が不要な最小限の回路構成、回路面積でビームフォーミング整相動作を実現する。

0026

さらに、アナログ遅延回路にアナログ信号またはデジタル信号のいずれかを通すことにより、送信回路がリニアアンプであってもパルサであっても、送信遅延動作を実現できる。

発明の効果

0027

送信、受信動作の両方に対応しながら、遅延回路を送信と受信で共用しつつ回路面積の増加を低減するような階層整相が可能となる。上記した以外の課題、構成、及び効果は、以下の実施形態の説明により明らかにされる。

図面の簡単な説明

0028

本発明における受信動作の原理を示したブロック図である。
本発明における送信動作の原理を示したブロック図である。
本発明を実施するための実施例の構成を示したブロック図である。
図3の実施例の受信動作説明のため、図3の構成の受信動作時のみ動作する回路を抜き出して示したブロック図である。
図3の実施例の送信動作説明のため、図3の構成の送信動作時のみ動作する回路を抜き出して示したブロック図である。
アナログリングメモリ構成によるアナログ遅延回路の実現例を示した回路図である。
図6のアナログ遅延回路の動作を説明するタイミングチャート図である。
図3に示す本発明を実施するための実施例回路物理的に配置したレイアウトの例を示した平面図である。
図8のレイアウトにアナログ遅延回路の書き込み、読み出し制御回路および制御信号配線を加えた平面図である。
ステムの実施例1として、この発明が適用される、3次元撮像のための2次元アレイ振動子を持つ超音波探触子とシステム構成を示した図である。送信回路にリニアアンプを採用した場合のブロック図である。
システムの実施例2として、この発明が適用される、3次元撮像のための2次元アレイ振動子を持つ超音波探触子とシステム構成を示した図である。送信回路にパルサを採用した場合のブロック図である。
1振動子に接続される送受信回路の構成を示した図である。
非特許文献1のFig.5を発明者の視点で描き直した比較例のブロック図である。

0029

実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

0030

以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。

0031

本明細書等における「第1」、「第2」、「第3」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。

0032

図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。

0033

本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。

0034

以下では、遅延回路を多段に従属接続し、かつ遅延回路を送信と受信動作で共用する。受信時はアレイ内で整相してからアレイ外で整相し、2段階以上の階層整相を行う。送信時はアレイ外で複数振動子への送信信号をまとめて遅延させてから、アレイ内で振動子毎にさらに遅延させ、ビームフォーミングを行う実施例を説明する。

0035

図1に本発明における受信動作の原理を示す。図中10は特に制限されないが、PZTチタン酸ジルコン酸鉛)やシリコン材料によるCMUTなどにより実現される超音波振動子であり、送信時においては電気信号を音に変換し、受信動作においては、例えばFocal pointからの音を電気信号に変換するトランスデューサである。

0036

振動子10において電気信号に変換された受信信号をアナログ遅延回路(DLY0)11を通して遅延させ、複数の振動子からの受信信号の位相をそろえて加算回路12により加算する。これをさらに2段目のアナログ遅延回路(DLY1)13で遅延させて位相をそろえ、加算回路14で加算する。

0037

このような2段階の整相において、最大遅延はDLY0の最大遅延量とDLY1の最大遅延量の和になる。このため、DLY0のみをアレイ内に配置し、DLY1をアレイ外に配置すれば、システムとして必要な最大遅延量を維持しながらアレイ内のアナログ遅延回路の面積を低減できる。また、振動子10毎の遅延量は、DLY0の遅延量を変えることにより設定が可能である。

0038

図2に本発明における送信動作の原理を示す。図1の受信動作とは反対に、信号の流れは図の右から左方向となる。ICに入力された送信信号をアナログ遅延回路(DLY1)13で遅延させる。さらに2段目の遅延として、アナログ遅延回路(DLY0)11で振動子10毎に独立な遅延を与える。振動子10間の最大遅延差はDLY0の最大遅延量とDLY1の最大遅延量の和になる。各振動子10からの音は、遅延量を制御することにより、例えばFocal pointに集中することができる。

0039

図3に本発明を実施するための実施例の構成を示す。図1の受信動作におけるアナログ遅延回路DLY0およびDLY1を図2の送信動作にも共用するための構成が図3となる。ここでは、超音波診断装置に用いる超音波探触子を例に説明する。

0040

31は送信回路であり、具体的には入力送信波形線形増幅するリニアアンプ、またはデジタル信号入力から正電圧、負電圧、GND電圧の3値を出力するパルサを想定する。32は受信回路であり、具体的には低雑音増幅器LNA(Low Noise Amplifier)である。送信回路31は、送信時には振動子10を駆動し、被検体に超音波を照射する。また、受信回路32は、受信時に振動子10からの信号を受信する。

0041

アナログ遅延回路(DLY0)11を送信、受信で共用するために、33で示すマルチプレクサを配置し、送信時と受信時で信号パス切り替え可能とする。12は受信時に動作する加算回路である。36は2段目のアナログ遅延回路(DLY1)13を送信、受信で共用するための信号パス切り替え用マルチプレクサである。14が受信時に動作する2段目整相用の加算回路である。なお、実施例として2段階の遅延加算整相としているが、これに限定されるものではない。3段階以上の整相も可能であるが、制御が複雑になるため現実的にはIC内の整相は2段階が実用的である。

0042

受信出力RxOUTは、超音波探触子から図示しない超音波診断装置本体へ受信信号を送信する。送信入力TxINは、超音波診断装置本体から超音波探触子へ送信信号を送信する。

0043

図4は、図3の実施例の動作説明のため、図3の構成の受信動作時のみ動作する回路を抜き出して示した構成を示す図である。振動子10からの電気信号を受信回路32で増幅する。マルチプレクサ33は受信パスを選択しており、受信信号がアナログ遅延回路(DLY0)11で遅延される。遅延されて位相がそろった受信信号は加算回路12で加算された後、受信パスを選択したマルチプレクサ36を通って2段目のアナログ遅延回路(DLY1)13で遅延されて位相がそろえられる。加算回路14で加算され、受信出力としてRxOUTから超音波診断装置の本体側に出力される。

0044

図5図4同様に、図3の構成の送信動作時のみ動作する回路を抜き出して示した構成である。送信入力TxINから入力されたアナログ送信信号は、送信パスが選択されたマルチプレクサ36を通り、アナログ遅延回路(DLY0)11により遅延される。遅延された送信信号は、送信パスが選択されたマルチプレクサ33を通過して、2段目のアナログ遅延回路(DLY0)11により振動子毎に独立に遅延をかけられ、送信回路31により振動子10が駆動される。

0045

図6は、図1,2,3,4,5に示したアナログ遅延回路DLY0またはDLY1の実現例である。このようなアナログリングメモリの構成により、クロックに同期してサンプル/ホールドを行ってアナログ信号をクロックサイクル分解能で遅延させることが可能である。

0046

入力アナログ電圧Vinはφ*wで制御されるWrite側スイッチオンさせてキャパシタCsに書き込まれ、保持される。その後一定時間経過後にφ*rで制御されるRead側スイッチをオンさせて出力させる。書き込みWriteから読み出しReadまでの時間が遅延時間となる。ここで*は0および自然数で、図6の場合は、0からNまでの番号を持つ複数のキャパシタCsとスイッチの組が、順番にサンプル・ホールドを行う。

0047

最大遅延量は、クロック周期×キャパシタCs並列数Nで決まる。特に制限はないが、出力につながる配線負荷や、送信時に次段となる送信回路、受信時に次段となる加算回路の入力容量を駆動するために、出力用バッファBUFを設けることが望ましい。

0048

図7に、図6の動作を説明するタイミングチャートを示す。基準クロックから図示されるようなクロック周期×Nの周期をもつN相の信号を、Write用、Read用それぞれで生成する。書き込み制御信号φ*wをハイレベルにして書き込み側スイッチをオンさせ、キャパシタに入力アナログ電圧を書き込んで保持する。所定クロックサイクル後に、読み出し制御信号φ*rをハイレベルにして読み出し側スイッチをオンさせ、出力を得る。書き込んでから読み出すまでのクロックサイクル数が遅延時間となる。図7の例では遅延はクロック3サイクルである。

0049

Write、Readともにサフィックス0〜Nの制御信号循環し、φNwがハイレベルになった後はφ0wがハイレベルに上がる。このためNサイクルより長いクロックサイクルでアナログ電圧を保持しておけないので、最大遅延量は図6のスイッチおよびキャパシタの並列数Nで決まる。すなわち、最大遅延量を長く取ろうとすれば、回路内スイッチおよびキャパシタの数が増加し、1振動子の送受信回路内遅延回路の面積増大を招く。このために、図1から図5に示した2段以上の階層化ビームフォーミング、整相によって遅延を2段以上に分割して、所望の最大遅延量を実現しながら、アレイの外に遅延回路の一部をくくりだすことが振動子ピッチの縮小に有効となる。

0050

図8に、図3に示す超音波探触子を構成するための実施例回路を物理的に配置したレイアウトの例を示す。図8サブアレイと呼ばれる整相の単位の回路配置を示している。図8の回路は例えば、一つのICまたはその一部分を構成する。ここでは受信時に64振動子が、アレイ内で16振動子分遅延加算され、さらにアレイ外で4グループ分遅延加算されてRxOUTに出力される構成を例として示している。

0051

図8の例では、サブアレイ100内に64個の送受信回路80が8×8のアレイ状に配置されている。点線で示す円800内に、送受信回路80の一つを抜き出して示した。

0052

1振動子(図示しない)に接続される送受信回路80内にアナログ遅延回路(DLY0)11が配置される。16振動子の出力は加算されて1本の配線89でアレイ外まで布線される。16振動子分整相された4本の配線89の出力が、アレイ外のアナログ遅延回路(DLY1)13a、3b、13c、13dにより其々遅延されて加算される。このようにして2段階で遅延加算された整相出力が86で示されるケーブル用バッファBUFによりICから受信出力RxOUTとして出力され、ケーブルを介して超音波診断装置の本体側に伝送される。

0053

なお、図8には、13nに代表される、13a.a3b.13c.13d以外のアレイ外アナログ遅延回路(DLY1)を図示してあるが、これについて説明する。ICには複数の、例えば128個のサブアレイが配置されるため、図8に示された64個の振動子からなるサブアレイがアレイの端に配置されているとした場合、実際はこのサブアレイの上や左右にも図示されていないがサブアレイが配置されることになる。

0054

図示されていない上側のサブアレイ内16振動子からの整相出力配線はアレイ上を、図の上から下に布線され、アレイ外で4本を束ねる遅延加算がなされる。このため、アレイ全体の上下で端から端まで8個のサブアレイが配置されるとすれば、アレイ外には4×8で32個のアナログ遅延回路が配置されなければならない。この32個のアレイ外アナログ遅延回路を図8のようにサブアレイの横幅に収めるようなレイアウトが必要となる。ただし、アレイ外には、1振動子と接続される送信回路、受信回路は必要でなく、アナログ遅延回路(DLY1)と加算回路、その他マルチプレクサ等の小規模な回路があればよいので、このようなレイアウトは容易に実現可能である。

0055

図9には図8のレイアウトにアナログ遅延回路の書き込み、読み出し制御回路および制御信号配線を加えた図を示す。92に示すWrite Control回路でアレイ内アナログ遅延回路(DLY0)11内のキャパシタへの書き込みを、93に示すRead Control回路でアレイ内アナログ遅延回路(DLY0)11内のキャパシタからの読み出しを行う。同様にWrite Control回路94でアレイ外アナログ遅延回路(DLY1)13内のキャパシタへの書き込みを、Read Control回路95でアレイ外アナログ遅延回路(DLY1)13内のキャパシタからの読み出しを行う。

0056

図9に示されているサブアレイは、アレイの最右下に配置されていると仮定する。複数の書き込み制御線96は、行毎に独立に制御され、複数の読み出し制御線97は列毎に独立に制御される。書き込んでから読み出すまでの時間が遅延時間となるため、このような行、列毎に独立な書き込み、読み出し制御を行うことで、80で示される単位の各振動子毎に独立な遅延をかけることができる。また、サブアレイ内だけでなくサブアレイをまたがって制御線を布線しても遅延制御独立性担保できる。すなわち図9に図示されている矢印付きの書き込み、読み出し制御線96,97は、アレイの端から端まで、サブアレイをまたがって布線しても、すべての振動子の遅延を独立に制御することができる。

0057

以上のような回路配置により、小面積な遅延整相回路を提供することができる。とくに、2Dアレイ振動子における振動子あたりの送受信回路面積を低減可能な遅延整相回路を提供することができる。これにより、アレイ状に繰り返し並べられる振動子のピッチを縮小し、グレーティングローブの影響を抑えた良好な超音波ビーム特性を得ることができる。

0058

図9のWrite Control回路92,Read Control回路93は、1段目の遅延制御として、アレイ内アナログ遅延回路(DLY0)11の遅延量を制御する。Write Control回路94,Read Control回路95は、複数の書き込み制御線98と複数の読み出し制御線99によって、2段目の遅延制御として、アレイ外アナログ遅延回路(DLY1)13の遅延量を制御する。

0059

サブアレイの遅延プロファイルから、1段目に与える遅延、2段目に与える遅延を計算してそれぞれの書き込み制御線96,98、読み出し制御線97,99で制御する。図6図7のようなアナログリングメモリを遅延回路に用いる場合は、基準クロック周波数は当然1段目と2段目で同一でなければならない。ただし、例えば図7のタイミングチャートに示すφ0wが1段目アナログ遅延回路と2段目アナログ遅延回路で同じタイミングでハイレベルになる必要はない。1段目も2段目も、制御信号はN相の信号として循環していればよく、循環の始まり、終わりがずれていても問題はない。書き込みと読み出しの間のクロックサイクル数、すなわち遅延量だけが問題となる。

0060

このような制御の自由度から考えると、たとえばシリコン上のレイアウト要因により、すべてのキャパシタの上空に同様に配線を布線することができないような場合、N個のキャパシタの1つに容量カップリングノイズが乗ってクロック周波数/Nの周波数で周期的なスプリアスノイズが発生することが考えられる。1段目のアナログ遅延回路で発生するスプリアスノイズと2段目のアナログ遅延回路で発生するスプリアスノイズのタイミングが重なってノイズ電圧が2倍にならないよう、1段目と2段目の制御信号のタイミングを相対的にクロック単位でずらして調整することが可能であり、スプリアス低減に有効な手段となる。このように、配線カップリングによる周期的な雑音がアレイ内遅延回路とアレイ外遅延回路で、同位相で重ならないように、これらの制御信号の位相関係を調整可能とすることが望ましい。

0061

図10にはこの発明が適用される、3次元撮像のための2次元アレイ振動子を持つ超音波探触子1000とシステム構成の一実施例を示している。超音波探触子1000内には各振動子10に対して送受信回路80が配置され、受信出力は送受信回路80内のアレイ内アナログ遅延回路(DLY0)、加算回路12、アレイ外アナログ遅延回路(DLY1)13、加算回路14により2段階に整相されて本体装置のAFE(アナログフロントエンド)107に送られる。加算される振動子チャネルグルーピング単位がサブアレイ100である。

0062

図10では送受信回路80中の送信回路はリニアアンプを想定している。すなわちアナログ送信波形を本体装置から106で示すデジタル−アナログ変換器DACで本体に伝送し、これに2段階に遅延をかけてリニアアンプで増幅し、振動子10を電圧駆動する。送信も受信も信号パスはすべてアナログである。

0063

送信振幅受信利得の設定などは本体装置1001のプロセッサ108から超音波探触子内のIC制御論理回路109にデジタルデータとして伝送され、IC制御論理回路109が超音波探触子内ICに内蔵された各回路のパラメータ設定を行う。

0064

図11には、図10のシステム構成において、超音波探触子内の各振動子10を駆動する送受信回路80内の送信回路をパルサにした場合の実施例を示している。この場合、図10と異なり、送信データはデジタルデータとして本体装置1001から超音波探触子1000に伝送されるため、図10のDAC106が不要となる。送信波形データは本体装置1001のプロセッサ117から超音波探触子1000内のIC制御論理回路118に伝送され、波形メモリ119に記憶される。その後デジタルデータとしてアレイ外アナログ遅延回路(DLY1)13、送受信回路80内のアレイ内アナログ遅延回路(DLY0)で2段階に遅延され、送受信回路80内の送信パルサがデジタルデータに応じて、たとえば正電圧、負電圧、GND電圧の3値電圧を出力する。

0065

ここで、アナログ遅延回路を用いた場合、アナログ送信波形だけでなく、デジタル送信データを遅延できる点に利点があることを説明する。シフトレジスタやFIFOはデジタルデータを遅延させることができるが、アナログ波形を遅延させることはできない。アナログ波形をデジタルで遅延させようとすれば、ADCでデジタルに変換してからシフトレジスタやFIFOを用いて遅延させ、DACでアナログ波形に戻すことになる。

0066

アナログ遅延回路はアナログ波形を遅延させることができるので、1,0のデジタルデータの波形をそのままアナログ遅延回路に通してやることでデジタルデータの遅延が可能となる。正電圧、負電圧、GND電圧の3値を出力するパルサの場合だと、3値を2bitに割り当てて2つのアナログ遅延回路にそれぞれ1bitずつ割り当ててそれぞれ並列に遅延させることが可能である。このように、アナログ遅延回路を用いることで、任意の送信波形を実現出来るリニアアンプ、低消費電力の点で優れるパルサのいずれの送信回路方式にも対応可能なビームフォーミングを実現できる。

0067

図12には1振動子10に接続される送受信回路80内の構成例が示されている。1振動子あたりの送受信回路80には、高耐圧MOSで構成され、高圧信号を生成し振動子を駆動するリニアアンプまたはパルサ方式の送信回路31、低圧系信号を扱う受信系回路を送信時に高圧信号から分離するための送受分離スイッチ123、低圧系の受信低雑音増幅器LNA32、送信信号を遅延させビームフォーミングを行い、さらには受信信号を遅延させる1段目のアレイ内アナログ遅延回路(DLY0)11が含まれる。アナログ遅延回路125で遅延された受信信号は加算回路12で加算されてIC内アレイ外の2段目のアレイ外アナログ遅延回路(DLY1)に伝送される。

0068

以上説明した本発明の実施例では、特に、送信信号を超音波振動子毎に独立に遅延させることによるビームフォーミング、ビーム走査、および各振動子からの受信信号を振動子毎に独立に遅延させフォーカスを行う遅延加算整相を、小面積の回路で実現し、振動子アレイのピッチ縮小を可能にする技術を説明した。本実施例によれば、送信ビームフォーミング、受信の整相の両方で必要となるアナログ遅延回路を複数段に縦続接続し、初段遅延回路のみを1振動子あたりの送受信回路内に配置して送信と受信で共用することで小面積化し、最大遅延量を犠牲にすることなく、振動子アレイのピッチを縮小できる。

0069

これにより、回折によるグレーティングローブの影響を低減し、走査角内で良好な超音波ビーム特性を得ることが出来る。

0070

さらに、アナログ遅延回路に送信アナログ信号または送信デジタル信号を通すことにより、送信回路がリニアアンプであってもパルサであっても送信信号の遅延を実現でき、回路設計の自由度を確保することが可能となる。

0071

また以上の実施例は、所望の超音波ビーム特性を限られた回路面積で実現するための技術として効果を発揮する。

実施例

0072

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。

0073

超音波診断装置に接続される超音波探触子内のICに搭載することができる。

0074

DLY0、DLY1アナログ遅延回路
Tx送信回路
Rx受信回路
TxIN送信入力
RxOUT受信出力
VIN電圧入力
VOUT電圧出力
Csアナログリングメモリ内電圧保持用キャパシタ
BUFバッファ
φ*w アナログリングメモリ書き込み制御信号
φ*r アナログリングメモリ読み出し制御信号
CLK基準クロック
EL振動子
DAC Digital to Analog Converter
デジタル/アナログ変換器
AFEアナログフロントエンド
IC IntegratedCircuit集積回路
T/R−SW送受分離スイッチ
LNA Low Noise Amplifier低雑音増幅器
ADCAnalog to Digital Converter
アナログ/デジタル変換器
FIFO First−In First−Out 先入れ先出しメモリ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ