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技術 抵抗変化型素子を備えた記憶回路

出願人 国立大学法人東北大学
発明者 小池洋紀遠藤哲郎
出願日 2016年5月16日 (5年7ヶ月経過) 出願番号 2017-519363
公開日 2018年4月5日 (3年8ヶ月経過) 公開番号 WO2016-186086
状態 特許登録済
技術分野 MRAM・スピンメモリ技術 ホール/MR素子 静的磁気メモリ 静的メモリのアクセス制御
主要キーワード 磁気発生装置 同一向き リファレンス抵抗 分布抵抗 温度性能 累積度数分布 抵抗値ばらつき 基準抵抗値
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図面 (15)

課題・解決手段

記憶回路(11)は、実質的に二段階抵抗値が変化する抵抗変化型素子から構成されたメモリセル(MCij)と、読み出し対象のメモリセル(MCij)の抵抗値をデータ電圧に変換する抵抗電圧変換回路と、メモリセルMCijを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路(RCi)と、リファレンス回路(RCi)の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、データ電圧とリファレンス電圧を比較することにより、メモリセル(MCij)に記憶されているデータを判別するセンスアンプ(SA)と、から構成される。

概要

背景

磁気抵抗効果素子メモリセルとする記憶回路が開発されている。この記憶回路は、メモリセルに記憶されているデータに応じて変化するビット線電位リファレンス電圧とを比較して、記憶データを判別し、出力する。

特許文献1に開示された記憶回路は、リファレンス電圧を生成するために、リファレンス抵抗Rrefを使用する。リファレンス抵抗Rrefは、平行状態の磁気抵抗効果素子を2つ並列接続した回路と、反平行状態の磁気抵抗効果素子を2つ並列接続した回路とを、直列接続した構成を有する。ここで、平行状態は、磁気抵抗効果素子のピン層フリー層磁化の向きが一致する状態を意味し、反平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが反対の状態を意味する。

リファレンス抵抗Rrefは、(Rp+Rap)/2となる。なお、Rpは磁気抵抗効果素子が平行状態のときの抵抗値、Rapは磁気抵抗効果素子が反平行状態のときの抵抗値である。

また、特許文献1に開示された記憶回路は、調整用抵抗を備える。調整用抵抗は、リファレンス抵抗Rrefに接続され、抵抗値がビット線の抵抗値の半分である。

特許文献2に開示された記憶回路は、メモリセルアレーの行毎にリファレンスセルが配置された構成を有する。この記憶回路は、アクセス対象のメモリセルと同一行のリファレンスセルを選択する。リファレンスセルの抵抗値は、各メモリセルの抵抗値RmaxとRminの中間レベルに設定される。特許文献2は、また、リファレンスセルの抵抗値をこのような値に設定する手法として、リファレンスセルに抵抗値Rminに対応する記憶データを書き込み、選択用トランジスタのサイズやゲート電圧を調整する手法を開示する。

概要

記憶回路(11)は、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセル(MCij)と、読み出し対象のメモリセル(MCij)の抵抗値をデータ電圧に変換する抵抗電圧変換回路と、メモリセルMCijを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路(RCi)と、リファレンス回路(RCi)の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、データ電圧とリファレンス電圧を比較することにより、メモリセル(MCij)に記憶されているデータを判別するセンスアンプ(SA)と、から構成される。

目的

本発明は、こうした実情に鑑みてなされたものであり、簡単な構成で、書き込み動作が容易で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供する

効果

実績

技術文献被引用数
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請求項1

実質的に二段階抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、から構成される記憶回路

請求項2

前記抵抗変化型素子は、高抵抗RHと低抵抗RLの何れかに設定可能であり、前記リファレンス回路を構成する線形抵抗は、その抵抗値が0より大きく、前記高抵抗RHと前記低抵抗RLとの差(RH−RL)よりも小さい、請求項1に記載の記憶回路。

請求項3

前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、(α/100)×RLに実質的に等しい、請求項2に記載の記憶回路。

請求項4

前記メモリセルはマトリクス状に配置され、前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、前記リファレンス電圧変換回路は、前記リファレンスセルに接続されたリファレンスビット線と、前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する、請求項1、2又は3に記載の記憶回路。

請求項5

前記メモリセルはマトリクス状に配置され、前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、前記リファレンス電圧変換回路は、前記リファレンスセルに接続されたリファレンスビット線と、前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較し、前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点接地端との間に介挿されている、請求項1、2又は3に記載の記憶回路。

請求項6

前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている、請求項4又は5に記載の記憶回路。

請求項7

前記リファレンス回路を構成する複数の前記抵抗変化型素子は同一の方向に向いて配置された磁気トンネル接合素子から構成されている、請求項4乃至6の何れか1項に記載の記憶回路。

請求項8

前記リファレンス回路を構成する磁気トンネル接合素子は、磁界印加されたことにより、低抵抗に設定されている、請求項7に記載の記憶回路。

技術分野

0001

この発明は、抵抗変化型素子記憶セルとして備える記憶回路に関する。

背景技術

0002

磁気抵抗効果素子メモリセルとする記憶回路が開発されている。この記憶回路は、メモリセルに記憶されているデータに応じて変化するビット線電位リファレンス電圧とを比較して、記憶データを判別し、出力する。

0003

特許文献1に開示された記憶回路は、リファレンス電圧を生成するために、リファレンス抵抗Rrefを使用する。リファレンス抵抗Rrefは、平行状態の磁気抵抗効果素子を2つ並列接続した回路と、反平行状態の磁気抵抗効果素子を2つ並列接続した回路とを、直列接続した構成を有する。ここで、平行状態は、磁気抵抗効果素子のピン層フリー層磁化の向きが一致する状態を意味し、反平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが反対の状態を意味する。

0004

リファレンス抵抗Rrefは、(Rp+Rap)/2となる。なお、Rpは磁気抵抗効果素子が平行状態のときの抵抗値、Rapは磁気抵抗効果素子が反平行状態のときの抵抗値である。

0005

また、特許文献1に開示された記憶回路は、調整用抵抗を備える。調整用抵抗は、リファレンス抵抗Rrefに接続され、抵抗値がビット線の抵抗値の半分である。

0006

特許文献2に開示された記憶回路は、メモリセルアレーの行毎にリファレンスセルが配置された構成を有する。この記憶回路は、アクセス対象のメモリセルと同一行のリファレンスセルを選択する。リファレンスセルの抵抗値は、各メモリセルの抵抗値RmaxとRminの中間レベルに設定される。特許文献2は、また、リファレンスセルの抵抗値をこのような値に設定する手法として、リファレンスセルに抵抗値Rminに対応する記憶データを書き込み、選択用トランジスタのサイズやゲート電圧を調整する手法を開示する。

先行技術

0007

特開2002−197853号公報
特開2004−46962号公報(図10、段落0058等)

発明が解決しようとする課題

0008

特許文献1に開示されたリファレンスセルは、4つの磁気抵抗効果素子から構成される。このため、構造が複雑で、素子サイズが大きい。また、初期状態で、リファレンスセルを構成する4つの磁気抵抗効果素子に2つのデータを書き込む必要がある。このため、書き込み回路の構成と制御が複雑であると共に書き込みに時間がかかる。また、アクセス対象のメモリセルに応じて電流路の長さが変化するため、配線抵抗が変化する。従って、調整抵抗だけでは、配線抵抗の変動による影響を解消できない。このため、読み出しデータを正確に再生できない虞がある。

0009

特許文献2に開示された記憶回路では、選択用トランジスタの抵抗値を正確に調整することが必要となる。しかし、選択トランジスタの特性は製造プロセスの変動により大きく変化し、ゲート電圧等でその抵抗値を正確に設定することは困難である。このため、リファレンスセルの抵抗値が変動し、基準セルとしての機能が安定しない。このため、読み出しデータを正確に再生できない虞がある。

0010

また、特許文献2に開示された記憶回路は、読み出し対象の記憶セルからビット線に読み出されたデータ(電圧)と、読み出し対象の記憶セルと同一行のリファレンスセルからビット線に読み出されたデータとを比較する。これにより、ビット線とソース線の配線抵抗の影響を相殺している。ただし、列方向への信号の伝達に関しては、列毎に伝送経路の長さが異なってしまう。このため、配線抵抗の影響をうけてしまい、読み出しデータを正確に再生できない虞がある。

0011

また、特許文献1及び2に開示された記憶回路において、リファレンスセルへのアクセス頻度は、記憶セルへのアクセスに比べて極端に多い。例えば、記憶セル1000個にリファレンスセル1個が配置されている場合、リファレンスセルは、平均で、記憶セルの1000倍だけ、アクセスされる。このため、読み出し動作によるデータの書き換えリードスターブ)が起こることがある。リードデスターブが発生すると、読み出しデータを正確に再生できなくなる。

0012

本発明は、こうした実情に鑑みてなされたものであり、簡単な構成で、書き込み動作が容易で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供することを目的とする。

課題を解決するための手段

0013

上記目的を達成するために、本発明の記憶回路は、
実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、
前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される。

0014

前記抵抗変化型素子は、例えば、高抵抗RHと低抵抗RLの何れかに設定可能であり、
前記リファレンス回路を構成する線形抵抗は、その抵抗値が0より大きく、前記高抵抗RHと前記低抵抗RLとの差(RH−RL)よりも小さい、
ことが望ましい。
さらに、前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、(α/100)×RLに実質的に等しいことが望ましい。

0015

例えば、
前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する。

0016

また、例えば、前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線の電圧と前記リファレンスビット線のリファレンス電圧とを比較し、
前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点接地端との間に介挿されている。

0017

例えば、前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている。

0018

例えば、前記リファレンス回路を構成する複数の前記抵抗変化型素子は、同一の方向に向いて配置された磁気トンネル接合素子から構成されている。
この場合、前記リファレンス回路を構成する磁気トンネル接合素子を、磁界印加されたことにより、低抵抗に設定されることが望ましい。

発明の効果

0019

本発明によれば、簡単な構成で、簡単な書き込み動作で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供できる。

図面の簡単な説明

0020

本発明の実施の形態1に係る記憶回路のブロック図である。
(a)は高抵抗状態磁気トンネル接合MTJ)素子の構成を示した図である。(b)は低抵抗状態MTJ素子の構成を示した図である。(c)は外部磁界を印加することにより、MTJ素子を高抵抗状態に設定する手法を示した図である。(d)は外部磁界を印加することにより、MTJ素子を低抵抗状態に設定する手法を示した図である。
図1に示したリファレンスセルの構成を示す図である。
(a)、(b)は、固定抵抗(線形抵抗)の構成例を示す図である。
図1に示すメモリセルの空間上の配置を説明するための図である。
図1に示すリファレンスセルに初期データを外部磁界により書き込む手法を説明するための図である。
(a)〜(g)は、図1に示す記憶回路の読み出し動作を説明するためのタイミングチャートである。
(a)〜(f)は、図1に示す記憶回路において、メモリセルにデータ「0」を書き込む動作を説明するためのタイミングチャートである。
(a)〜(f)は、図1に示す記憶回路において、メモリセルにデータ「1」を書き込む動作を説明するためのタイミングチャートである。
(a)、(b)はシミュレーションで使用したMTJ素子の温度性能を示すグラフである。
(a)、(b)は図1に示す記憶回路において、メモリセルのデータの読み出しに関する動作性能を示すグラフで、(a)は室温での動作性能であり、(b)は高温での動作性能である。
(a)、(b)は、記憶回路のリファレンスセルアレーの変形例を示す図である。
記憶回路の構成の変形例を示す図である。
記憶回路の構成の変形例を示す図である。

実施例

0021

以下、図面を参照して本発明の実施の形態に係る記憶回路を説明する。
図1に、本実施の形態に係る記憶回路11の1ビット分の構成を示す。
図示するように、記憶回路11は、メモリセルアレー21とリファレンスセルアレー22を有する。

0022

メモリセルアレー21は、m行n列のマトリクス状に配列されたメモリセルMCから構成されている。mとnはそれぞれ、自然数である。以下、第i行、第j列のメモリセルMCをメモリセルMCij(i=1〜m、j=1〜n)と表現する。

0023

一方、リファレンスセルアレー22は、メモリセルアレー21に隣接して配置され、m行1列に配列されたリファレンスセルRCから構成されている。以下、第i行のリファレンスセルRCをリファレンスセルRCiと表現する。

0024

図1に示すように、各メモリセルMCijの一端には、選択トランジスタSTijの電流路の一端が接続されている。また、各リファレンスセルRCiの一端には、リファレンス選択トランジスタATiの電流路の一端が接続されている。

0025

本実施の形態では、選択トランジスタSTijとリファレンス選択トランジスタATiとは、それぞれ、NチャネルMOSトランジスタから構成される。
選択トランジスタSTijは、そのドレインがメモリセルMCijの一端に接続されている。リファレンス選択トランジスタATiは、そのドレインがリファレンスセルRCiの一端に接続されている。

0026

第j列のメモリセルMCijの他端は、第j列に配置されたビット線BLjに共通に接続されている。
リファレンスセルRCiの他端は、リファレンスビット線BLRに共通に接続されている。

0027

第j列のメモリセルMCijに接続された第j列の選択トランジスタSTijの電流路の他端は、第j列に配置されたソース線SLjに共通に接続されている。
リファレンスセルRCiに接続されたリファレンス選択トランジスタATiの電流路の他端は、リファレンスソース線SLRに共通に接続されている。

0028

一方、第i行の選択トランジスタSTijとリファレンス選択トランジスタATiのゲートは、第i行のワード線WLiに共通に接続されている。

0029

ビット線BL1〜BLnは、互いにほぼ等しい材質、幅、厚みの金属層、例えば、アルミ層銅層などから構成されている。ビット線BLjは、一端部で、コラム選択トランジスタCTjの電流路を介して垂直ビット線VBLに共通に接続されている。ビット線BL1〜BLnは比較的細い導体線から構成されるため、分布抵抗回路となる。

0030

垂直ビット線VBLは、センスアンプSAの正入力端子(+)に接続されている。垂直ビット線VBLは、ビット線BL1〜BLnよりも断面が大きく、単位長さあたりの抵抗値は、ビット線BLよりも小さい。

0031

リファレンスセルRC1〜RCmは、読み出し動作時に、基準抵抗値を提供するリファレンス回路として機能し、リファレンスビット線BLRに共通に接続されている。リファレンスビット線BLRは、ビット線BL1〜BLnとほぼ等しい材質、幅、厚みの金属層から構成されており、ビット線BL1〜BLnとほぼ等しい電気的特性を示す。リファレンスビット線BLRは、一端部で、リファレンスコラム選択トランジスタCTRの電流路を介して、センスアンプSAの負入力端子(−)に接続されている。
コラム選択トランジスタCT1〜CTnとリファレンスコラム選択トランジスタCTRは、互いに同一のサイズ及び特性を有する。

0032

第j列のビット線BLjには、読み出し用負荷トランジスタRTjの電流路の一端が接続されている。読み出し用負荷トランジスタRTjの電流路の他端には、読み出し電圧VRが印加されている。読み出し用負荷トランジスタRTjは、データ読み出し時に、負荷として機能する負荷トランジスタである。

0033

ビット線BLjには、さらに、書き込みトランジスタTPjの電流路の一端と書き込みトランジスタWTNjの電流路の一端とが接続されている。書き込みトランジスタWTPjの電流路の他端には、書き込み電圧VWが印加されている。一方、書き込みトランジスタWTNjの電流路の他端は接地されている。書き込みトランジスタWTPjはPチャネルMOSトランジスタから構成され、書き込みトランジスタWTNjはNチャネルMOSトランジスタから構成されている。

0034

リファレンスセルRCに接続されたリファレンスビット線BLRには、リファレンス読み出し用負荷トランジスタRTRの電流路の一端が接続されている。リファレンス読み出し用負荷トランジスタRTRの電流路の他端には、読み出し電圧VRが印加されている。リファレンス読み出し用負荷トランジスタRTRは、データ読み出し時に、負荷として機能し、読み出し用負荷トランジスタRT1〜RTnと同一のサイズ及び特性を有する。

0035

リファレンスビット線BLRには、さらに、リファレンス書き込みトランジスタWTPRの電流路の一端が接続されている。リファレンス書き込みトランジスタWTPRの電流路の他端には、書き込み電圧VWが印加されている。リファレンス書き込みトランジスタWTPRは、リファレンスセルRCにデータ「0」を書き込むためのトランジスタである。なお、リファレンスセルRCへのデータ「0」の書き込みを、外部磁界の印加によってのみ行う場合には、設けなくてもよい構成である。

0036

なお、リファレンスビット線BLRには、書き込みトランジスタWTNに相当する構成は接続されていない。リファレンスセルRCには、データ「1」を書き込むことは無いからである。

0037

各ソース線SLjには、書き込みトランジスタWQjの電流路の一端と読み出し/書き込みトランジスタRWQjの電流路の一端とが接続されている。書き込みトランジスタWQjの電流路の他端には、書き込み電圧VWが印加されている。一方、読み出し/書き込みトランジスタRWQjの電流路の他端は接地されている。書き込みトランジスタWQjはPチャネルMOSトランジスタから構成され、書き込みトランジスタWTP1〜WTPnと同一のサイズ及び特性を有する。読み出し/書き込みトランジスタRWQjはNチャネルMOSトランジスタから構成され、互いに同一のサイズ及び特性を有する。

0038

リファレンスソース線SLRは、リファレンス読み出し/書き込みトランジスタRWQRの電流路を介して接地されている。リファレンス読み出し/書き込みトランジスタRWQRはNチャネルMOSトランジスタから構成され、読み出し/書き込みトランジスタRWQ1〜RWQnと同一のサイズ及び特性を有する。リファレンス読み出し/書き込みトランジスタRWQRのゲートはプルアップされている。

0039

ワード線WL1〜WLmは、ローデコーダ31に接続されている。

0040

コラム線CL1〜CLnはコラムデコーダ32に接続されている。
コラム線CLjが同一列のナンドゲートRGjの一方の入力端に接続されている。ナンドゲートRGjの他方の入力端には、リードイネーブル信号REが供給されている。ナンドゲートRGjは、コラム線CLjの電圧とリードイネーブル信号REが共にハイベルの時に、ローレベル出力信号を対応する読み出し用負荷トランジスタRTjのゲートに出力する。すなわち、ナンドゲートRGjは、第j列のメモリセルMCjが選択され、データの読み出しが指示されたときに、ローレベルの信号を同一列の読み出し用負荷トランジスタRTjのゲートに出力する。これにより、読み出し用負荷トランジスタRTjがオンする。

0041

コラム線CLjは、同一列のナンドゲートNGjの一方の入力端に接続されている。ナンドゲートNGjの他方の入力端には、書き込み制御信号WBLHが供給されている。ナンドゲートNGjは、コラム線CLjの電圧と書き込み制御信号WBLHが共にハイベルの時に、ローレベルの出力信号を対応する書き込みトランジスタWTPjのゲートに出力する。換言すると、ナンドゲートNGjは、第j列のメモリセルMCjが選択され、データ「0」の書き込みが指示されたときに、ローレベルの出力信号を対応する書き込みトランジスタWTPjのゲートに出力する。これにより、書き込みトランジスタWTPjがオンする。

0042

コラム線CLjは、同一列のアンドゲートAGjの一方の入力端に接続されている。アンドゲートAGjの他方の入力端には、書き込み制御信号WBLLが供給されている。アンドゲートAGjは、コラム線CLjの電圧と書き込み制御信号WBLLが共にハイベルの時に、ハイレベルの出力信号を同一列の書き込みトランジスタWTNjのゲートに出力する。換言すると、アンドゲートAGjは、第j列のメモリセルMCjが選択され、データ「1」の書き込みが指示されたときに、ハイレベルの出力信号を同一列の書き込みトランジスタWTPjのゲートに出力する。これにより、書き込みトランジスタWTNjがオンする。

0043

コラム線CLjは、さらに、同一列のコラム選択トランジスタCTjのゲートに接続されている。従って、コラム選択トランジスタCTjは、コラム線CLjがハイベルの時に、換言すると、第j列が選択されたときにオンする。

0044

リファレンスコラム線CLRはリファレンスコラムデコーダ33に接続されている。
リファレンスコラム線CLRは、リファレンスナンドゲートRGRの一方の入力端に接続されている。リファレンスナンドゲートRGRの他方の入力端には、リードイネーブル信号REが供給されている。リファレンスナンドゲートRGRは、リファレンスコラム線CLRの電圧とリードイネーブル信号REが共にハイベルの時に、ローレベルの出力信号をリファレンス読み出し用負荷トランジスタRTRのゲートに出力する。これにより、リファレンス読み出し用負荷トランジスタRTRがオンする。

0045

リファレンスコラム線CLRは、リファレンスナンドゲートNGRの一方の入力端に接続されている。リファレンスナンドゲートNGRの他方の入力端には、書き込み制御信号WBLHが供給されている。リファレンスナンドゲートNGRは、リファレンスコラム線CLRの電圧と書き込み制御信号WBLHが共にハイベルの時に、ローレベルの出力信号をリファレンス書き込みトランジスタWTPRのゲートに出力する。換言すると、リファレンスナンドゲートNGRは、リファレンスセルRCiが選択され、データ「0」の書き込みが指示されたときに、ローレベルの出力信号をリファレンス書き込みトランジスタWTPRのゲートに出力する。これにより、リファレンス書き込みトランジスタWTPRがオンする。

0046

リファレンスコラム線CLRは、リファレンスコラム選択トランジスタCTRのゲートに接続されている。従って、リファレンスコラム選択トランジスタCTRは、リファレンスコラム線CLRがハイレベルのときにオンする。

0047

第j列のソース線SLjに接続された書き込みトランジスタWQjのゲートには、インバータINを介して書き込み信号WSLHが印加される。
従って、書き込み制御信号WSLHがハイレベルのとき、換言すると、メモリセルMCjに「1」を書き込むときに、書き込みトランジスタWQjがオンする。

0048

第j列のソース線SLjに接続された読み出し/書き込みトランジスタRWQjのゲートには、オアゲートORの出力端が接続されている。オアゲートORの一方の入力端には、リードイネーブル信号REが供給され、他方の入力端には、書き込み制御信号WSLLが供給される。オアゲートORは、リードイネーブル信号REと書き込み制御信号WSLLの少なくとも一方がハイレベル、すなわち、読み出し時かメモリセルに「0」を書き込むときに、ハイレベルの信号を出力する。これにより、読み出し/書き込みトランジスタRWQ1〜RWQnがオンする。

0049

リード/ライトコントローラ34は、図示せぬ上位装置からの指示に従って、データリード時に、リードイネーブル信号REをハイレベルとし、データ「0」を書き込む時に、書き込み制御信号WBLHとWSLLとをハイレベルとし、データ「1」を書き込む時に、書き込み制御信号WBLLとWSLHとをハイレベルとする。

0050

センスアンプSAは、垂直ビット線VBLの電圧(データ電圧)Vbとリファレンスビット線BLRのリファレンス電圧Vrefとを比較する。センスアンプSAは、垂直ビット線VBLのデータ電圧がリファレンス電圧Vrefよりも低ければ、ローレベルのDATA信号を出力し、垂直ビット線VBLのデータ電圧がリファレンス電圧Vrefよりも高ければ、ハイレベルのDATA信号を出力する。センスアンプSAは、例えば、MOS回路等から構成された入力インピーダンスの高い増幅回路から構成される。

0051

次に、メモリセルMCijについて説明する。
メモリセルMCijは1つのMTJ(Magnetic Tunneling Junction:磁気トンネル接合)素子から構成される。MTJ素子は、図2(a)に示すように、ピン(固定)層MP、絶縁層MIフリー(自由)層MFの3層から構成される。

0052

ピン層MPとフリー層MFは強磁性体(例えばCoFeB)、強磁性ホイスラー合金(例えばCo2FeAl、Co2MnSi)等の材料から形成される。
ピン層MPの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層MFの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。

0053

絶縁層MIは、ピン層MPとフリー層MFとの間に設けられた薄膜である。絶縁層MIは、例えば、酸化マグネシウム(MgO)、アルミナ(Al2O3)、スピネル結晶(MgAl2O4)等の材料から構成される。

0054

フリー層MFの磁化の方向がピン層MPの磁化の方向に対して相対的に変化すると、MTJ素子Mの抵抗値が変化する。図2(b)に、ピン層MPとフリー層MFの磁化の方向が互いに揃っている状態(平行状態)を示す。図2(a)に、ピン層MPとフリー層MFの磁化の方向が揃っていない状態(反平行状態)を示す。MTJ素子Mの抵抗値は、平行状態にあるときの抵抗値Rpの方が反平行状態にあるときの抵抗値Rapよりも小さい。平行状態にあるMTJ素子Mの抵抗状態を低抵抗状態、反平行状態にあるMTJ素子Mの抵抗状態を高抵抗状態という。

0055

MTJ素子Mの抵抗状態をスイッチさせるためには、磁化方向の反転に必要な電流値電流閾値)の書き込み電流IをMTJ素子Mに流す。MTJ素子Mが高抵抗状態であるとき、フリー層MFからピン層MPに電流閾値以上の書き込み電流Iが流れると、フリー層MFの磁化方向が反転し、フリー層MFとピン層MPの磁化の方向とが互いに揃った状態に変化する。即ち、MTJ素子Mは低抵抗状態にスイッチし、その抵抗値はRpとなる。

0056

一方、MTJ素子Mが低抵抗状態であるとき、ピン層MPからフリー層MFに電流閾値以上の書き込み電流Iが流れると、フリー層MFの磁化の方向が反転し、フリー層MFとピン層MPの磁化の方向とが逆向きの状態に変化する。即ち、MTJ素子Mの抵抗状態は高抵抗状態にスイッチし、その抵抗値はRapとなる。

0057

本実施形態では、MTJ素子Mの低抵抗状態をデータ「0」に、高抵抗状態をデータ「1」に対応付けている。従って、MTJ素子Mが高抵抗状態から低抵抗状態に変化した場合にデータ「0」がメモリセルMCに書き込まれたことになる。MTJ素子Mが低抵抗状態から高抵抗状態に変化した場合にデータ「1」がメモリセルMCに書き込まれたことになる。

0058

MTJ素子Mへのデータの書き込みは、外部磁界によっても可能である。例えば、図2(c)に示すように磁界をピン層MPの磁化と反対向きに外部から磁界を印加することにより、MTJ素子Mを高抵抗状態(データ「1」)に設定することが可能である。また、図2(d)に示すように、ピン層MPの磁化と同一向きに外部から磁界を印加することにより、MTJ素子Mを低抵抗状態(データ「0」)に設定することが可能である。

0059

次に、リファレンスセルRCiについて説明する。
リファレンスセルRCiは、図3に示すように、1つのMTJ素子Mと1つの固定抵抗FRの直列回路から構成される。MTJ素子Mは、メモリセルMCijを構成するMTJ素子と同一の構造(材質、サイズ、不純物濃度等)を有する。ただし、図2(b)に示すように、ピン層MPとフリー層MFの磁化の方向が互いに揃っている低抵抗状態(平行状態)に設定されている。

0060

固定抵抗FRは、図4(a)、(b)に模式的に示すように、半導体層51に不純物拡散して形成された拡散層52、あるいは、基板53上に形成された多結晶シリコン層54、等から構成された高精度の線形抵抗である。

0061

固定抵抗FRの抵抗値Roffsetは、0より大きく、且つ、Rap−Rp(=Rp×MR比)より小さい値に設定される。なお、MR比は、MTJ素子の抵抗の変化率(Rap−Rp)/Rpである。

0062

固定抵抗FRの抵抗値Roffsetは、さらに、データの読み出し時に、センスアンプSAの正(非反転)入力端子に伝達されるデータ電圧Vbと負(反転)入力端子に印加されるリファレンス電圧Vrefとの差が、センスアンプSAの分解能以上となる値に設定される。ここで、センスアンプSAの分解能とは、センスアンプSAが、正入力端子の電圧と負入力端子の電圧との差を検出できる最小値を意味する。前述のように、読み出し動作時、データ電圧Vbは、垂直ビット線VBLを介して、正入力端子に伝達され、リファレンス電圧Vrefは、リファレンスビット線BLRを介して負入力端子に印加される。言い換えれば、センスアンプSAが持つ分解能で正しくセンス増幅動作が可能なMTJ素子ばらつきの許容上限値α(%)を用いてRoffset=(α/100)×Rpに設定される。このとき、図3の回路のリファレンス抵抗値は合計して Rp+(α/100)×Rp となる。

0063

また、各リファレンスセルRCのMTJ素子Mは、読み出し電流が流れた時に、その低抵抗状態が維持されるように接続される。例えば、読み出し時に、リファレンスビット線BLRの電圧がリファレンスソース線SLRよりも高く設定される本実施形態の構成では、フリー層MFがリファレンスビット線BLR側に、ピン層MPがリファレンスソース線SLR側に接続される。

0064

なお、読み出し用負荷トランジスタRTjと、ビット線BLjと、選択トランジスタSTijと、ソース線SLjと、読み出し/書き込みトランジスタRWQjとは、アクセス対象のメモリセルMCijの抵抗を電圧に変換する抵抗電圧変換回路として機能する。

0065

また、リファレンスセルアレー22は、メモリセルMCijに記憶されたデータを読み出す際の、基準抵抗値を提供するリファレンス回路として機能する。リファレンスセルアレー22は、メモリセルMCijを構成するMTJと同一構成を有し、低抵抗Rpに設定されたMTJと固定抵抗FMとの直列回路から構成される。また、リファレンス読み出し用負荷トランジスタRTRと、リファレンスビット線BLRと、リファレンス選択トランジスタATiと、リファレンスソース線SLRと、リファレンス読み出し/書き込みトランジスタRWQRとは、アクセス対象のメモリセルMCijから読み出し用負荷トランジスタRTjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタRTRから離れた位置のリファレンスセルRCiを選択する。選択されたリファレンスセルRCiが提供する基準抵抗値をリファレンス電圧Vrefに変換するリファレンス電圧変換回路として機能する。

0066

上述のメモリセルMCijを構成するMTJ素子とリファレンスセルRCiを構成するMTJ素子は同一の製造プロセスで構成される。また、トランジスタSTij、ATi、RTj、RTR、WTPj、WTPR、WTNj、WQj、RWQj、RWQR、CTj、CTRは、同一の製造プロセスで構成される。ビット線同士、ワード線同士、ソース線同士も同一のプロセスで製造される。従って、製造工程で発生する誤差などは、いずれの構成要素にもほぼ同等に影響している。

0067

図5に模式的に示すように、メモリセルMC11〜MCmnとリファレンスセルRC1〜RCmとは、全体で1つのマトリクスを構成し、半導体基板41上の3次元空間上で規則的に配列して形成されている。第i行のメモリセルMCi1〜MCinとリファレンスセルRCiは、一列に配列されている。また、第j列のメモリセルM1j〜MmjとリファレンスセルRC1〜RCmは、それぞれ、半導体基板41上で、直線上に配列されている。

0068

また、少なくともリファレンスセルRCiを形成するMTJ素子Mは、フリー層MF、絶縁層MI、ピン層MPを結ぶ軸、が同一の方向を向くように構成されている。なお、メモリセルMCijを構成するMTJ素子も同一の方向を向いていることが望ましい。このような構成とすると、外部から閾値以上の強度の磁界を印加することにより、フリー層MFの磁化の方向を一括して設定することが可能である。また、印加する磁界の向きを制御することにより、MTJ素子Mを高抵抗状態と低抵抗状態のいずれにも切り替えることが可能である。

0069

また、ワード線WL1〜WLm、ビット線BL1〜BLn、リファレンスビット線BLR、ソース線SL1〜SLn、リファレンスソース線SLR、読み出し用負荷トランジスタRT1〜RTn、リファレンス読み出し用負荷トランジスタRTR、読み出し/書き込みトランジスタRWQ1〜RWQn、リファレンス読み出し/書き込みトランジスタRWQR等も3次元空間内で規則的に配列されている。

0070

従って、メモリセルMCijを読み出す場合に、読み出し用負荷トランジスタRTjからメモリセルMCijまでのビット線BLjの長さと、リファレンス読み出し用負荷トランジスタRTRからリファレンスセルRCiまでのリファレンスビット線BLRの長さは等しい。従って、その配線抵抗もほぼ等しい。

0071

同様に、メモリセルMCijから読み出し/書き込みトランジスタRWQjまでのソース線SLjの長さと、リファレンスセルRCiからリファレンス読み出し/書き込みトランジスタRWQRまでのリファレンスソース線SLRの長さは等しい。従って、その配線抵抗もほぼ等しい。

0072

次に、上記構成を有する、記憶回路11の動作を説明する。
初期設定
図1に示す構成の記憶回路11を使用するには、全てのリファレンスセルRCを構成するMTJ素子Mを平行状態(低抵抗状態)に設定し、リファレンスセルRCの抵抗値を所定の値に設定する。
抵抗値をこのように設定する方法を2つ説明する。

0073

(外部磁界を印加する第1の方法)
図6に示すように、製造された記憶回路11を含む半導体基板41を、磁界発生装置42の磁気ギャップに、予め定められた向きに配置する。次に、スイッチSWを一定時間オンして、直流電源DCからコイル直流電流を一定時間流す。これにより、一定方向で一定強度の磁界が印加され、全てのリファレンスセルRCを構成する全てのMTJ素子Mを平行状態(低抵抗状態)に設定することにより、データ「0」を書き込む。これにより、全てのリファレンスセルRCを構成する全てのMTJ素子Mの抵抗値はRpに設定される。

0074

なお、全てのMTJ素子が同一の方向を向いて形成されている場合には、全てのMTJ素子を同一の値に設定することも可能である。また、一部のMTJ素子の向きを逆に形成しておくことにより、一部のMTJ素子のみに「1」を書き込むことも可能である。

0075

(電流書き込みによる第2の方法)
リファレンスセルRCに書き込み電流を流すことにより低抵抗状態(平行状態)に設定する。
まず、リファレンスコラムデコーダ33は、リファレンスコラム線CLRをハイレベルとする。一方、リード/ライトコントローラ34は、書き込み制御信号WBLHをハイレベルとする。これにより、リファレンスナンドゲートNGRがローレベルの信号を出力する。これにより、リファレンス書き込みトランジスタWTPRがオンする。

0076

一方、ローデコーダ31は、上位装置の制御に従って、ワード線WL1をハイレベルに設定し、他のワード線WLをグランドレベルに設定する。これにより、リファレンス選択トランジスタAT1がオンする。

0077

すると、リファレンス書き込み用トランジスタWTPR→リファレンスビット線BLR→リファレンスセルRC1→リファレンス選択トランジスタAT1→リファレンスソース線SLR→リファレンス読み出し/書き込みトランジスタRWQR→グランドと電流が流れる。これにより、リファレンスセルRC1を構成するMTJ素子Mに電流が流れ、図2(b)に示すように、MTJ素子Mのフリー層MFの磁化方向はピン層MPと同一方向になる。このため、MTJ素子Mの両端子間の抵抗は低抵抗Rpとなる。

0078

ローデコーダ31は、一定時間経過して、リファレンスセルRC1へのデータ「0」の書き込みが完了すると、上位装置の制御に従って、ワード線WL1をローレベルとし、ワード線WL2をハイレベルとする。これにより、リファレンス選択トランジスタAT2がオンし、リファレンス書き込み用トランジスタWTPR→リファレンスビット線BLR→リファレンスセルRC2→リファレンス選択トランジスタAT2→リファレンスソース線SLR→リファレンス読み出し/書き込みトランジスタRWQR→グランドと電流が流れる。これにより、リファレンスセルRC2を構成するMTJ素子Mに電流が流れ、MTJ素子Mの両端子間の抵抗は低抵抗Rpとなる。

0079

以後、同様にして、リファレンス選択トランジスタAT3〜ATmを順番に選択することにより、リファレンスセルRC3〜RCmに電流を順番に流し、各MTJ素子Mにデータ「0」を書き込む。

0080

こうして、全てのリファレンスセルRC1〜RCmにデータ「0」を書き込むと、初期化処理が完了する。

0081

(読み出し動作)
次に、読み出し動作について図7のタイミングチャートを参照して説明する。

0082

第i行j列のメモリセルMCijからデータを読み出す場合、コラムデコーダ32は、コラムアドレスデコードし、図7(b)に示すように、第j列のコラム線CLjをハイレベルに、他のコラム線CLをローベルに維持する。また、リファレンスコラムデコーダ33は、図7(b)に示すように、リファレンスコラム線CLRをハイレベルとする。

0083

続いて、リード/ライトコントローラ34は、図7(c)に示すように、リードイネーブル信号REをハイレベルとする。これにより、第j列のナンドゲートRGjの入力が共にハイレベルとなって、ナンドゲートRGjの出力はローレベルとなり、読み出し用負荷トランジスタRTjがオンする。これにより、図7(e)に示すように、第j列のビット線BLjが読み出し電圧VRにより一旦充電される。

0084

同様に、リファレンスナンドゲートRGRの入力が共にハイレベルとなって、リファレンスナンドゲートRGRの出力がローレベルとなり、リファレンス読み出し用負荷トランジスタRTRがオンする。これにより、図7(f)に示すように、リファレンスビット線BLRが読み出し電圧VRにより一旦充電される。

0085

また、オアゲートORの一方の入力であるリードイネーブル信号REがハイレベルとなることで、オアゲートORの出力がハイレベルとなり、読み出し/書き込みトランジスタRWQ1〜RWQnがオンする。これにより、j列のソース線SLjはグランドに接続される。

0086

続いて、ローデコーダ31は、ローアドレスをデコードし、図7(a)に示すように、第i行のワード線WLiをハイレベルとし、他のワード線WLをローレベルに維持する。これにより、選択トランジスタSTiとリファレンス選択トランジスタATiがオンする。

0087

選択トランジスタSTiがオンすることにより、読み出し用負荷トランジスタRTj→ビット線BLj→メモリセルMCij→ソース線SLj→読み出し/書き込みトランジスタRWQj→グランド、と電流が流れる。これにより、ビット線BLjの電圧は、図7(e)に示すように、メモリセルMCijの抵抗値に対応する電圧に徐々に変化する。具体的には、ビット線BLjの電圧は、メモリセルMCijを構成するMTJ素子Mの抵抗値が高抵抗(記憶データが「1」)の場合には、比較的高電圧に変化し、MTJ素子Mの抵抗値が低抵抗(記憶データが「0」)の場合には、比較的低電圧に変化する。ビット線BLjの電圧は、コラム線CLjがハイレベルであるために、オンしているコラム選択トランジスタCTjと垂直ビット線VBLを介して、センスアンプSAの正入力端子に伝達される。なお、垂直ビット線VBLの線幅が大きく、また、センスアンプSAの入力インピーダンスが大きいため、垂直ビット線VBLでの電圧降下は小さい。

0088

また、リファレンス選択トランジスタATiがオンすることにより、リファレンス読み出し用負荷トランジスタRTR→リファレンスビット線BLR→リファレンスセルRCi→リファレンス選択トランジスタATi→リファレンスソース線SLR→リファレンス読み出し/書き込みトランジスタRWQR→グランド、と電流が流れる。これにより、リファレンスビット線BLRの電圧は、図7(f)に示すようにリファレンス電圧Vrefに変化する。リファレンスビット線BLRの電圧は、リファレンスコラム線CLRがハイレベルであるために、オンしているリファレンスコラム選択トランジスタCTRを介してセンスアンプSAの負入力端子に伝達される。

0089

センスアンプSAは、図7(g)に示すように、正入力端に印加された垂直ビット線VBLのデータ電圧Vbが負入力端に印加されたリファレンス電圧Vrefより高ければハイレベル、垂直ビット線VBLのデータ電圧Vbがリファレンス電圧Vrefより低ければローレベルのDATA信号を出力する。ハイレベルを「1」、ローレベルを「0」として信号処理することにより、第i行j列のメモリセルMCijの記憶データを読み出したことになる。

0090

その後、ワード線WLi、リードイネーブル信号RE、コラム線CLjを順次ローレベルとして、1回の読み出しサイクルを終了する。

0091

なお、読み出し動作では、図7(d)に示すように、書き込み制御信号WBLH,WBLL,WSLH,WSLLはローレベルを維持する。

0092

(書き込み動作)
第i行j列のメモリセルMCijにデータを書き込む場合、コラムデコーダ32は、コラムアドレスをデコードし、図8(b)、図9(b)に示すように、第j列のコラム線CLjをハイレベルに、他のコラム線CLをローベルに維持する。
一方、リード/ライトコントローラ34は、書き込みデータに応じて、書き込み制御信号WBLH,WBLL,WSLH,WSLLを制御する。

0093

まず、「0」を書き込む場合の動作を説明する。
この場合、リード/ライトコントローラ34は、図8(c)に示すように、書き込み制御信号WBLH,とWSLLをハイレベルとし、図8(d)に示すように、書き込み制御信号WBLLとWSLHをローレベルに維持する。コラム線CLjと書き込み制御信号WBLHとが共にハイレベルとなることにより、第j列の書き込みナンドゲートNGjの出力はローレベルとなる。従って、書き込みトランジスタWTPjがオンする。これにより、図8(e)に示すように、ビット線BLjが書き込み電圧となる。

0094

一方、書き込み制御信号WSLLがハイレベルとなることにより、オアゲートORの出力がハイレベルとなり、読み出し/書き込みトランジスタRWQjがオンし、図8(f)に示すように、ソース線SLjが接地される。

0095

続いて、ローデコーダ31は、ローアドレスをデコードし、図8(a)に示すように、第i行のワード線WLiをハイレベルとし、他のワード線WLをローレベルに維持する。これにより、選択トランジスタSTiがオンする。

0096

これにより、書き込みトランジスタWTPj→ビット線BLj→メモリセルMCij→ソース線SLj→読み出し/書き込みトランジスタRWQj→グランド、と電流が流れる。これにより、メモリセルMCijを構成するMTJ素子Mに電流が流れ、平行状態に設定され、その抵抗値は低抵抗となる。すなわち、データ「0」が書き込まれる。

0097

次に、データ「1」を書き込む場合の動作を説明する。
この場合、リード/ライトコントローラ34は、図9(d)に示すように、書き込み制御信号WBLLとWSLHをハイレベルとし、図9(c)に示すように、書き込み制御信号WBLHとWSLLをローレベルに維持する。コラム線CLjと書き込み制御信号WBLLとが共にハイレベルとなることにより、第j列のアンドゲートAGjの出力はハイレベルとなる。これにより、書き込みトランジスタWTNjがオンする。

0098

一方、書き込み制御信号WSLHがハイレベルとなることにより、インバータINの出力がローレベルとなり、書き込みトランジスタWQjがオンし、図9(f)に示すように、ソース線SLjに書き込み電圧VWが印加される。

0099

続いて、ローデコーダ31は、ローアドレスをデコードし、図9(a)に示すように、第i行のワード線WLiをハイレベルとし、他のワード線WLをローレベルに維持する。これにより、選択トランジスタSTiがオンする。

0100

従って、書き込みトランジスタWQj→ソース線SLj→メモリセルMCij→ビット線BLj→書き込みトランジスタWTNj→グランド、と電流が流れる。これにより、メモリセルMCijを構成するMTJ素子Mに電流が流れ、MTJ素子Mは反平行状態に設定され、その抵抗値は高抵抗となる。すなわち、データ「1」が書き込まれる。

0101

その後、ワード線WLi、コラム線CLj、書き込み制御信号WBLL、書き込み制御信号WSLHを順次ローレベルとして、1サイクル分の書き込み処理を終了する。

0102

以上説明したように、本実施の形態に係る記憶回路11は、以下の特徴を有する。
1)初期状態にリファレンスセルRCにデータを書き込むために、複雑な構成や複雑な作業が必要ない。

0103

2)リファレンスセルを構成するMTJ素子が、メモリセルを構成するMTJ素子と同一の構成及び同一の工程を経て形成される。従って、リファレンスセルとメモリセルとは、環境の変化、製造工程のばらつきなどによる影響を同様に受ける。このため、環境や工程の影響により、メモリ素子MCを構成するMTJ素子Mの抵抗値が所期値よりも小さくなる(大きくなる)ように変動した場合には、リファレンスセルRCを構成するMTJ素子Mの抵抗値も所期値よりも小さくなる(大きくなる)ように変動する。メモリセルMCの抵抗値の変動とリファレンスセルRCの抵抗値の変動が同一の傾向となるため、センスアンプSAの差動動作により、変動分が相殺される。従って、誤動作を抑えることができる。

0104

3)メモリセルMCijにリードアクセスする際には、リファレンスセルRCiにアクセスする。メモリセルMCijから読み出し用負荷トランジスタRTjまでのビット線BLjの長さと、リファレンスセルRCiからリファレンス読み出し用負荷トランジスタRTRまでのリファレンスビット線BLRの長さはほぼ等しい。同様に、メモリセルMCijから読み出し/書き込みトランジスタRWQjまでのソース線SLjの長さと、リファレンスセルRCiからリファレンス読み出し/書き込みトランジスタRWQRまでのリファレンスソース線SLRの長さはほぼ等しい。また、ビット線BLjに接続されているトランジスタのサイズと特性と、リファレンスビット線BLRに接続されているトランジスタのサイズと特性、とは互いに等しい。このため、配線素子抵抗のばらつきによる誤動作、誤判別がおこりにくい。

0105

4) この実施の形態の構成では、同一行のn個のメモリセルMCに1つのリファレンスセルRCjが配置される。このため、リファレンスセルRCへの読み出しアクセスはメモリセルMCへの読み出しアクセスに比して、平均n倍、通常100倍〜1000倍となる。
このように繰り返して、リードアクセスが行われると、読み出し電流のためにリファレンスセルRCの記憶データが書き換えられてしまうリードデスターブが発生する虞がある。この実施の形態では、リファレンスセルRCを構成するMTJ素子Mが、リード時に流れる電流により「0」が書き込まれる(平行状態となる)向きに接続されている。このため、リードデスターブは発生しない。従って、リードデスターブによる誤動作を抑えることができ、また、リファレンスセルRCの記憶データをメンテナンスする手間が省ける。

0106

この実施の形態における有効性を確認するため、メモリセルの実効的な読み出し信号電圧ΔVeffを次式から算出した。
ΔVeff=メモリセル読み出し電圧−リファレンス電圧
このΔVeffが大きいほど、信号電圧許容範囲が広く、よりメモリセルの動作に有利である。個々のメモリセルのΔVeffを、MTJ素子Mの抵抗が標準偏差σ正規分布のばらつきを持つと仮定して、モンテカルロ回路シミュレーションを用いて算出した。また、一般に温度が異なるとMTJ素子の特性は異なる。このため、室温25℃で図10(a)の特性を、高温125℃で図10(b)の特性を、それぞれ有するMTJ素子を仮定した。また、従来技術と比較するため、特許文献1で開示された構成について、ΔVeffを同じ条件で算出した。

0107

それぞれの温度において算出した、各メモリセルのΔVeffの累積度数分布グラフを図11(a)、(b)に示す。
図11(a)、(b)から、従来技術に比べてこの実施の形態では、室温において許容範囲が平均で約50%の増加が見込まれ、高温においても平均で約25%の増加が見込まれる。
このように、本実施の形態に係る記憶回路は、室温において従来の記憶回路よりも高い優位性を示した。また、高温においても変わらず従来の記憶回路より優れている。従って、温度変動にかかわらず、データを安定して記憶し・読み出すことができる。

0108

本発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、上記実施の形態においては、各リファレンスセルRCiが固定抵抗FRとMTJ素子Mとを備えた。この発明は、これに限定されない。例えば、図12(a)に示すように、固定抵抗FRを複数のリファレンスセルRCiに共通にすることも可能である。
この構成では、各リファレンスセルRCiは、1つのMTJ素子Mから構成される。
固定抵抗FRの一端は、リファレンスビット線BLRを介して、リファレンスセルRC1〜RCmの一端に共通に接続されている。
固定抵抗FRの他端は、リファレンスビット線BLRとリファレンスコラム選択トランジスタCTRを介して、センスアンプSAの負入力端子に接続されている。
この構成の場合、読み出しの基準となる基準抵抗値は、リファレンス選択トランジスタATiで選択されたリファレンスセルRCiと固定抵抗FRとが直列に接続されて得られる。

0109

従って、リファレンス回路は、それぞれが、メモリセルMCijを構成するMTJ素子と同一構成を有し、低抵抗Rpに設定されたMTJ素子から構成されるリファレンスセルRCのマトリクスと、線形抵抗(固定抵抗)FRとから構成される。また、リファレンス電圧変換回路は、リファレンスビット線BLRと、リファレンスビット線BLRに接続されたリファレンス読み出し用負荷トランジスタRTRと、アクセス対象のメモリセルMCijから読み出し用負荷トランジスタRTjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタRTRから離れた位置のリファレンスセルRCiを選択するリファレンス選択トランジスタATiと、から構成される。

0110

また、図12(a)の回路構成において、リファレンスビット線BLRに挿入している固定抵抗FRを、図12(b)に示すように、リファレンスソース線SLRに配置することも可能である。この場合、リファレンスソース線SLRの、最もリファレンス読み出し/書き込みトランジスタRWQR寄りのリファレンスセルRC1の接続点とグランドとの間に固定抵抗FRが接続される。換言すると、リファレンスセルRCの他端の共通接続点と接地端との間に固定抵抗FRが接続される。

0111

また、リファレンスビット線BLRに接続されたリファレンス書き込みトランジスタWTPRは、リファレンスセルRCに外部磁界でのみ初期データ(「0」)を書き込む場合は、不用である。

0112

上記実施の形態では、MTJ素子の低抵抗にデータ「0」を、高抵抗にデータ「1」を割り当てたが、MTJ素子の低抵抗にデータ「1」を、高抵抗にデータ「0」を割り当ててもよい。

0113

メモリセルアレー21とリファレンスセルアレー22の配置は任意である。

0114

例えば、図13に例示するように、メモリセルアレー21を2つのブロックに分割し、その間に、リファレンスセルアレー22を配置するようにしてもよい。このような構成とすれば、メモリセルの列方向の位置による、メモリセルからセンスアンプSAの配線抵抗と、リファレンスセルからセンスアンプSAへの配線抵抗のばらつきを抑えることができる。
なお、図13では、リファレンスセルをセンスアンプSAの正入力端子に接続している。

0115

また、図14に例示するように、センスアンプSAを挟んで、メモリセルアレー21とリファレンスセルアレー22をLとRの2つに分割して配置してもよい。

0116

また、記憶回路11の回路構成とタイミングチャートと動作は、例示であり、これらに限定されるものではない。回路の論理等も任意である。例えば、コラム選択トランジスタCTjは、コラム線CLjとリードイネーブル信号REのアンドを取って、ゲートに印加してもよい。

0117

また、図1の構成において、選択トランジスタSTiをメモリセルMCijよりもソース線SLj側に配置したが、配置の順番は任意である。同様に、図1図12(a)、(b)の構成において、リファレンス選択トランジスタATiをリファレンスセルRCiよりもリファレンスソース線SLR側に配置したが、配置の順番は任意である。

0118

その他、書き込みデータを書き込む記憶素子は、MTJ素子に限定されず、ReRAM(Resistance Random Access Memory)等の抵抗変化型の記憶素子であればよい。
この場合も、リファレンス回路を構成する抵抗変化型素子を、記憶セルを構成する抵抗変化型素子と同一の構成とし低抵抗RLに設定する。さらに、線形抵抗FRの抵抗値を、0より大きく、抵抗変化型素子の高抵抗RHと低抵抗RLとの差より小さくする。特に、線形抵抗FRの抵抗値は、(α/100)×RLに実質的に等しいことが望ましい。ここでαは、この記憶回路に用いられるセンスアンプの分解能(正入力端子の電圧と負入力端子の電圧との差を検出できる最小値)から許容される抵抗変化型素子の抵抗値ばらつき上限値(%)である。この場合も、図1に示すようにリファレンスセル毎に固定抵抗を配置する構成も、図12(a)、(b)に示すように、複数のリファレンスセル(抵抗変化型素子)に1つの固定抵抗を配置する(共用する)構成も可能である。

0119

以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。

0120

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。

0121

本出願は、2015年5月15日に出願された日本国特許出願2015−100542号に基づくものであり、その明細書、特許請求の範囲、図面および要約書を含むものである。上記日本国特許出願における開示は、その全体が本明細書中に参照として含まれる。

0122

11記憶回路
21メモリセルアレー
22リファレンスセルアレー
31ローデコーダ
32コラムデコーダ
33リファレンスコラムデコーダ
34リード/ライトコントローラ
41半導体基板
42磁気発生装置
51半導体層
52拡散層
53基板
54多結晶シリコン層
CL1〜CLnコラム線
CLR リファレンスコラム線
WL1〜WLmワード線
BL1〜BLnビット線
BLRリファレンスビット線
VBL 垂直ビット線
ST11〜STmn選択トランジスタ
AT1〜ATm リファレンス選択トランジスタ
SL1〜SLnソース線
SLRリファレンスソース線
RT1〜RTn読み出し用負荷トランジスタ
RTR リファレンス読み出し用負荷トランジスタ
CT1〜CTnコラム選択トランジスタ
CTRリファレンスコラム選択トランジスタ
WTP1〜WTPn書き込みトランジスタ
WTPRリファレンス書き込みトランジスタ
WTN1〜WTNn 書き込みトランジスタ
WQ1〜WQn 書き込みトランジスタ
RWQ1〜RWQn読み出し/書き込みトランジスタ
RWQR リファレンス読み出し/書き込みトランジスタ
RG1〜RGnナンドゲート
RGR リファレンスナンドゲート
NG1〜NGn ナンドゲート
NGR リファレンスナンドゲート
AG1〜AGnアンドゲート
ORオアゲート
INインバータ
SAセンスアンプ
VR読み出し電圧
VW 書き込み電圧

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