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技術 駆動回路

出願人 富士電機株式会社
発明者 赤羽正志
出願日 2016年2月3日 (4年10ヶ月経過) 出願番号 2017-511482
公開日 2017年8月3日 (3年4ヶ月経過) 公開番号 WO2016-163142
状態 特許登録済
技術分野 論理回路II 電子的スイッチ1
主要キーワード パルスジェネレーター 間インバータ ローサイドドライバ ソース接地増幅回路 伝達回路 側ダイオード 直列抵抗値 閾値電位
関連する未来課題
重要な関連分野

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図面 (8)

課題・解決手段

駆動回路において誤動作が防止される。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、入力トランジスタと、直列に接続された第1MOSトランジスタおよび第2MOSトランジスタを含む直列トランジスタ部とを有し、第1MOSトランジスタは互いに相補動作し、セット電位のレベル基準電位に応じた閾値と比較して、リセット側の第2MOSトランジスタを制御するセット側バッファと、リセット電位のレベルを基準電位に応じた閾値と比較して、セット側の第2MOSトランジスタを制御するリセット側バッファとを更に有する駆動回路。

概要

背景

概要

駆動回路において誤動作が防止される。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、入力トランジスタと、直列に接続された第1MOSトランジスタおよび第2MOSトランジスタを含む直列トランジスタ部とを有し、第1MOSトランジスタは互いに相補動作し、セット電位のレベル基準電位に応じた閾値と比較して、リセット側の第2MOSトランジスタを制御するセット側バッファと、リセット電位のレベルを基準電位に応じた閾値と比較して、セット側の第2MOSトランジスタを制御するリセット側バッファとを更に有する駆動回路。

目的

効果

実績

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請求項1

入力されるセット信号およびリセット信号に応じて後段回路を駆動する駆動回路であって、前記セット信号に応じて動作し、セット電位を生成するセット側レベルシフト回路と、前記リセット信号に応じて動作し、リセット電位を生成するリセット側レベルシフト回路と、前記セット電位および前記リセット電位に応じた制御信号を生成して前記後段回路を駆動する制御回路とを備え、前記セット側レベルシフト回路および前記リセット側レベルシフト回路のそれぞれは、高電位基準電位との間に設けられ、前記セット信号または前記リセット信号に応じて動作して、ドレイン電位を前記セット電位または前記リセット電位として出力する入力トランジスタと、前記入トランジスタドレイン端子と前記高電位との間において直列に接続された第1MOSトランジスタおよび第2MOSトランジスタを含む直列トランジスタ部とを有し、前記セット側レベルシフト回路および前記リセット側レベルシフト回路における前記第1MOSトランジスタは、前記制御回路が出力する前記制御信号の論理値に対応して互いに相補動作し、前記セット側レベルシフト回路は、前記セット電位のレベルを前記基準電位に応じた閾値と比較して、比較結果に基づいて前記リセット側レベルシフト回路の前記第2MOSトランジスタを制御するセット側バッファを更に有し、前記リセット側レベルシフト回路は、前記リセット電位のレベルを前記基準電位に応じた閾値と比較して、比較結果に基づいて前記セット側レベルシフト回路の前記第2MOSトランジスタを制御するリセット側バッファを更に有する駆動回路。

請求項2

前記セット側バッファおよび前記リセット側バッファは、前記基準電位に負電圧サージ電圧印加された場合に、対応する前記第2MOSトランジスタをオフ状態に制御する請求項1に記載の駆動回路。

請求項3

前記セット側バッファおよび前記リセット側バッファは、前記基準電位に正電圧のサージ電圧が印加された場合に、対応する前記第2MOSトランジスタをオン状態に制御する請求項2に記載の駆動回路。

請求項4

前記セット側バッファは、前記セット電位のパルス幅よりも長い期間、対応する前記第2MOSトランジスタをオン状態に維持し、前記リセット側バッファは、前記リセット電位のパルス幅よりも長い期間、対応する前記第2MOSトランジスタをオン状態に維持する請求項3に記載の駆動回路。

請求項5

前記セット側バッファが、前記セット電位のパルスが終了してから前記第2MOSトランジスタをオン状態に維持し続ける維持期間と、前記リセット側バッファが、前記リセット電位のパルスが終了してから前記第2MOSトランジスタをオン状態に維持し続ける維持期間とは等しい請求項4に記載の駆動回路。

請求項6

前記セット側バッファおよび前記リセット側バッファが前記第2MOSトランジスタをオン状態に維持する期間が変更可能である請求項4に記載の駆動回路。

請求項7

前記セット側レベルシフト回路および前記リセット側レベルシフト回路のそれぞれは、前記高電位と前記基準電位の間において前記直列トランジスタ部と並列に設けられた抵抗を更に有する請求項1から6のいずれか一項に記載の駆動回路。

請求項8

前記セット側レベルシフト回路および前記リセット側レベルシフト回路におけるそれぞれの前記第1MOSトランジスタの特性は等しく、前記セット側レベルシフト回路および前記リセット側レベルシフト回路におけるそれぞれの前記第2MOSトランジスタの特性は等しい請求項1から6のいずれか一項に記載の駆動回路。

請求項9

前記セット側バッファおよび前記リセット側バッファのそれぞれは、ソースが前記高電位に接続されたMOSトランジスタと、前記MOSトランジスタのドレインに接続された抵抗と、前記MOSトランジスタのドレイン電圧に応じて動作する出力部とを有する請求項1から6のいずれか一項に記載の駆動回路。

請求項10

前記出力部は、前記MOSトランジスタのドレイン電圧に応じて動作するインバータを有する請求項9に記載の駆動回路。

請求項11

前記制御回路は、入力される前記セット電位および前記リセット電位に応じた制御信号を出力するラッチ回路と、前記制御信号に応じて前記後段回路を駆動するドライバ部とを有し、前記制御信号に基づいて前記セット側レベルシフト回路および前記リセット側レベルシフト回路の前記第1MOSトランジスタを相補動作させるフィードバック部を更に備える請求項1から6のいずれか一項に記載の駆動回路。

請求項12

前記フィードバック部は、前記制御信号がL論理の場合に前記セット側レベルシフト回路の前記第1MOSトランジスタをオン状態に制御し、前記制御信号がH論理の場合に前記リセット側レベルシフト回路の前記第1MOSトランジスタをオフ状態に制御する請求項11に記載の駆動回路。

請求項13

前記後段回路は、2つのトランジスタを直列接続された回路からなり、前記基準電位は前記2つのトランジスタの接続点の電位である請求項1に記載の駆動回路。

技術分野

0001

本発明は、駆動回路に関する。

0002

従来、スイッチ素子等の後段回路を駆動する駆動回路が知られている(例えば特許文献1参照)。駆動回路は、入力信号に応じた論理値制御信号を出力して、後段回路を駆動する。駆動回路は、低電圧で動作する前段回路からの入力信号のレベルシフトするレベルシフト回路、および、レベルシフト回路の出力に応じて制御信号を生成する制御回路を有する。
先行技術文献]
[特許文献]
[特許文献1] 特開2011−139423号公報

発明が解決しようとする課題

0003

駆動回路には、サージ電圧が発生する場合がある。例えば後段のスイッチ素子がスイッチングした場合に、大きなサージ電圧が発生する場合がある。サージ電圧がレベルシフト回路側に伝達すると、サージ電圧に応じた信号が制御回路に入力されてしまい、制御回路が誤った論理値の制御信号を出力してしまうという課題が知られている。

課題を解決するための手段

0004

本発明の態様においては、入力されるセット信号およびリセット信号に応じて後段回路を駆動する駆動回路は、セット側レベルシフト回路と、リセット側レベルシフト回路と、制御回路とを備えてよい。セット側レベルシフト回路は、セット信号に応じて動作し、セット電位を生成してよい。リセット側レベルシフト回路は、リセット信号に応じて動作し、リセット電位を生成してよい。制御回路は、セット電位およびリセット電位に応じた制御信号を生成して後段回路を駆動してよい。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、入力トランジスタと、直列トランジスタ部とを有してよい。入力トランジスタは、高電位基準電位との間に設けられてよい。入力トランジスタは、セット信号またはリセット信号に応じて動作して、ドレイン電圧をセット電位またはリセット電位として出力してよい。直列トランジスタ部は、第1MOSトランジスタおよび第2MOSトランジスタを含んでよい。第1MOSトランジスタおよび第2MOSトランジスタは、入力トランジスタのドレイン端子と高電位との間において直列に接続されてよい。セット側レベルシフト回路およびリセット側レベルシフト回路における第1MOSトランジスタは、制御回路が出力する制御信号の論理値に対応して互いに相補動作してよい。セット側レベルシフト回路は、セット側バッファを更に有してよい。セット側バッファは、セット電位のレベルを基準電位に応じた閾値と比較して、比較結果に基づいてリセット側レベルシフト回路の第2MOSトランジスタを制御してよい。リセット側レベルシフト回路は、リセット側バッファを更に有してよい。リセット側バッファは、リセット電位のレベルを基準電位に応じた閾値と比較して、比較結果に基づいてセット側レベルシフト回路の第2MOSトランジスタを制御してよい。

0005

セット側バッファおよびリセット側バッファは、基準電位に負電圧のサージ電圧が印加された場合に、対応する第2MOSトランジスタをオフ状態に制御してよい。セット側バッファおよびリセット側バッファは、基準電位に正電圧のサージ電圧が印加された場合に、対応する第2MOSトランジスタをオン状態に制御してよい。

0006

セット側バッファは、セット電位のパルス幅よりも長い期間、対応する第2MOSトランジスタをオン状態に維持してよい。リセット側バッファは、リセット電位のパルス幅よりも長い期間、対応する第2MOSトランジスタをオン状態に維持してよい。セット側バッファが、セット電位のパルスが終了してから第2MOSトランジスタをオン状態に維持し続ける維持期間と、リセット側バッファが、リセット電位のパルスが終了してから第2MOSトランジスタをオン状態に維持し続ける維持期間とは等しくてよい。

0007

セット側バッファおよびリセット側バッファにおける維持期間が変更可能であってよい。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、高電位と基準電位の間において直列トランジスタ部と並列に設けられた抵抗を更に有してよい。

0008

セット側レベルシフト回路およびリセット側レベルシフト回路におけるそれぞれの第1MOSトランジスタの特性は等しくてよい。セット側レベルシフト回路およびリセット側レベルシフト回路におけるそれぞれの第2MOSトランジスタの特性は等しくてよい。セット側バッファおよびリセット側バッファのそれぞれは、MOSトランジスタと、抵抗と、出力部とを有してよい。MOSトランジスタは、ソースが高電位に接続されてよい。抵抗は、MOSトランジスタのドレインに接続されてよい。出力部は、MOSトランジスタのドレイン電圧に応じて動作してよい。

0009

出力部は、MOSトランジスタのドレイン電圧に応じて動作するインバータを有してよい。制御回路は、ラッチ回路と、ドライバ部とを有してよい。ラッチ回路は、入力されるセット電位およびリセット電位に応じた制御信号を出力してよい。ドライバ部は、制御信号に応じて後段回路を駆動してよい。駆動回路は、フィードバック部を更に備えてよい。フィードバック部は、制御信号に基づいてセット側レベルシフト回路およびリセット側レベルシフト回路の第1MOSトランジスタを相補動作させてよい。フィードバック部は、制御信号がL論理の場合にセット側レベルシフト回路の第1MOSトランジスタをオン状態に制御してよい。フィードバック部は、制御信号がH論理の場合にリセット側レベルシフト回路の第1MOSトランジスタをオフ状態に制御してよい。後段回路は、2つのトランジスタ直列接続された回路からなってよい。基準電位は2つのトランジスタの接続点の電位であってよい。

0010

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群サブコンビネーションもまた、発明となりうる。

図面の簡単な説明

0011

参考例としての駆動回路を示す図である。
図1に示した駆動回路の動作例を示す図である。
本発明の実施形態に係る駆動回路100の一例を示す図である。
駆動回路100の動作例を示す図である。
駆動回路100の他の動作例を示す図である。
バッファ18の構成例を示す図である。
ローサイド制御回路110の構成例を示す図である。

実施例

0012

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

0013

[参考例]
図1は、参考例としての駆動回路を示す図である。図1に示した駆動回路は、特許文献1の図15に開示された回路と同等である。駆動回路は、低電圧で動作する前段回路から入力される入力信号PonおよびPoffに応じて動作して、スイッチ素子SWHの動作を制御する制御信号を生成する。

0014

トランジスタMN1は、入力信号Ponに応じて動作する。入力信号Ponは、ハイサイドのスイッチ素子SWHをオン状態にすべき場合にH論理を示す信号である。入力信号PonがH論理の場合に、トランジスタMN1はオン状態となる。この場合、セット電位VsetbはダイオードD1により電源E1の低電位側であるVsw電位にクランプされる。また、トランジスタMN1がオフ状態になると、セット電位Vsetbは電源E1の高電位側である高電位vbとほぼ等しくなる。

0015

トランジスタMN2は、入力信号Poffに応じて動作する。入力信号Poffは、ハイサイドのスイッチ素子SWHをオフ状態にすべき場合にH論理を示す信号である。入力信号PoffがH論理の場合に、トランジスタMN2はオン状態となる。この場合、リセット電位VrstbはダイオードD2によりVsw電位にクランプされる。また、トランジスタMN2がオフ状態になると、リセット電位Vrstbは所定の高電位vbとほぼ等しくなる。このような動作により、低電圧の入力信号PonおよびPoffのレベルをシフトする。

0016

伝達回路は、セット電位Vsetbおよびリセット電位Vrstbに基づいて、後段のラッチ回路を制御する。例えばセット電位VsetbがLレベルであり、リセット電位VrstbがHレベルの場合には、伝達回路はラッチ回路の出力を所定の高電位にセットする。また、セット電位VsetbがHレベルであり、リセット電位VrstbがLレベルの場合には、伝達回路はラッチ回路の出力を所定の低電位にリセットする。セット電位Vsetbおよびリセット電位VrstbがともにHレベル、または、ともにLレベルの場合、伝達回路はラッチ回路の出力を維持させる。

0017

ハイサイドドライバ部DRVHは、ラッチ回路の出力に応じた制御信号をハイサイドのスイッチ素子SWHのゲート端子に入力する。これにより、入力信号PonおよびPoffに応じてスイッチ素子SWHを制御できる。なお、ローサイドドライバ部DRVLは、入力信号PonおよびPoffを生成する回路と同一の電位系で動作する。このためローサイドの駆動回路はレベルシフト機能を有さない。

0018

また、当該駆動回路はいわゆるdV/dtノイズによる誤動作を防止するべく、インバータINV5〜INV6、抵抗R8〜R11およびトランジスタMP3〜MP4を備えている。トランジスタMP3およびMP4は、いずれもPチャネルのMOSトランジスタである。インバータINV5〜INV6は、入力される信号に応じて、高電位Vbまたはハイサイドの基準電位Vswのいずれかを出力する。

0019

ラッチ回路がH論理の信号SHを出力している場合、インバータINV5は基準電位Vswを出力し、インバータINV6は高電位Vbを出力する。この場合、リセット側のトランジスタMP4のゲートには、高電位Vbおよび基準電位Vswの差分を、抵抗8と抵抗9および抵抗1とで分圧した電位が印加される。また、直列接続された抵抗R10、R11およびR2の両端には、ともに高電位Vbが印加されるので、抵抗R10およびR11の接続点の電位も高電位Vbになる。従って、セット側のトランジスタMP3のゲートには、高電位Vbが印加される。

0020

つまり、ラッチ回路がH論理の信号SHを出力している場合、リセット側のトランジスタMP4のゲート電圧は、セット側のトランジスタMP3のゲート電圧よりも低くなる。従って、トランジスタMP3はオフ状態となるのに対して、トランジスタMP4はオン状態に近い状態になる。つまり、トランジスタMP4のインピーダンスが、トランジスタMP3のインピーダンスよりも低くなる。

0021

このような状態で、基準電位VswにdV/dtノイズが発生した場合を検討する。スイッチ素子SWHおよびSWLがスイッチングすると、ハイサイドの基準電位Vswは、非常に大きい高電圧Einの範囲で変動する。ハイサイドの高電位Vbは、基準電位Vswに定電圧E1を加算した電位なので、例えば基準電位Vswが立ち上がると高電位Vbも同様に立ち上がる。

0022

すなわち、抵抗R1とトランジスタMN1の直列回路、および、抵抗R2とトランジスタMN2の直列回路の電位Vbが増加することになる。一方、トランジスタMN1およびMN2のソース・ドレイン間には寄生容量Cds1,Cds2が存在する。このため、高電位Vbの変化が急であると、寄生容量Cds1,Cds2に対する充放電動作により、セット電位Vsetbとリセット電位Vrstbが追従できなくなる。

0023

伝達回路は、高電位Vbおよび基準電位Vsw間に接続された電源E1を電源としている。伝達回路は、これらの電位に応じた閾値と、セット電位Vsetbとリセット電位Vrstbとを比較することで、セット電位Vsetbとリセット電位Vrstbの論理値を検出する。このため、dV/dtノイズにより、セット電位Vsetbとリセット電位Vrstbが相反して変動すると、誤動作する可能性がある。

0024

一方で、図1の駆動回路は、ラッチ回路の出力に応じてセット側のトランジスタMP3およびリセット側のトランジスタMP4のインピーダンスに差を付けている。このため、dV/dtノイズにより、セット電位Vsetbとリセット電位Vrstbが変動した場合であっても、ラッチ回路の出力に応じて、セット電位Vsetbおよびリセット電位Vsetbの変動の仕方に差を付けることができる。

0025

つまり、dV/dtノイズにより、セット電位Vsetbとリセット電位Vrstbが変動した場合であっても、セット電位Vsetbとリセット電位Vrstbが本来有するべき大小関係を維持できるように、セット側のトランジスタMP3およびリセット側のトランジスタMP4のインピーダンスに差を付けている。このような構成により、図1に示した駆動回路はdV/dtノイズによる誤動作を防止している。しかし、基準電位Vswに印加されるサージ電圧によっては、誤動作する余地が残されている。

0026

図2は、図1に示した駆動回路の動作例を示す図である。図2では、トランジスタMP3のゲート電圧、トランジスタMP4のゲート電圧、基準電位Vsw、セット電位Vsetb、リセット電位Vrstbおよびドライバ回路DRVHの出力電圧について、時間波形を示している。図2において縦軸は電圧[V]を示している。なお、基準電位Vsw以外の電圧は、基準電位Vswに対する電圧値を示している。つまり、基準電位Vsw以外の電圧波形における縦軸の0Vは、基準電位Vswに対応する。

0027

図2の例では、ドライバ回路DRVHがL論理の制御信号を出力している状態で、基準電位Vswにサージ電圧が印加された場合を示している。本例では、基準電位Vswに所定の負電圧が印加された後、dV/dtノイズが印加される。サージ電圧は、スイッチ素子SWHおよびSWLの動作により生じる場合があり、また、外部から印加される場合もある。印加される負電圧によって、ハイサイドの基準電位Vswおよび高電位Vbは、ローサイドの基準電位(本例では接地電位)を下回る場合がある。

0028

基準電位Vswに負電圧が印加されると、トランジスタMP3,MP4に含まれる図示しない寄生ダイオード順方向電流が流れ、トランジスタMN1およびMN2のドレイン端子の電位は、一時的に基準電位Vswおよび高電位Vbよりも高い電位になる。つまり、セット電位Vsetbおよびリセット電位Vrstbが、一時的に基準電位Vswおよび高電位Vbよりも高い電位になる。

0029

セット電位Vsetbおよびリセット電位Vrstbが高くなると、トランジスタMN1およびMN2の寄生容量Cds1およびCds2から放電電流が流れる。なお、トランジスタMP3およびMP4のインピーダンスは、ラッチ回路の出力状態に応じて差が付けられているにもかかわらず、トランジスタMP3,MP4の寄生ダイオードの順方向電流により、セット側およびリセット側に流れる放電電流の差が小さくなっている。

0030

放電電流を流した後に、正電圧のdV/dtノイズを印加すると、寄生容量Cds1およびCds2、ならびにその他の寄生容量が充電される。しかし、レイアウトバラツキ等により、セット側の寄生容量とリセット側の寄生容量は差異を有していると同時に、負電圧の印加状態においてトランジスタMP3,MP4のインピーダンスの差が寄生ダイオードの順方向バイアスにより小さくなっている。このため、セット側とリセット側とで寄生容量の充電時間に差が生じることになり、セット電位Vsetbおよびリセット電位Vrstbの間で、dV/dtノイズに対する変動の仕方に差が生じてしまう。これにより、セット電位Vsetbおよびリセット電位Vrstbの論理値が、本来有するべき値とは異なってしまう場合がある。

0031

例えば図2に示す例では、ドライバ部DRVHがL論理を出力している。この場合、セット電位Vsetbおよびリセット電位Vrstbが、共にH論理または共にL論理の場合には、ドライバ部DRVHの出力は維持されるので誤動作は生じない。また、セット電位VsetbがH論理であり、リセット電位VrstbがL論理の場合にも、ドライバ部DRVHの出力はL論理にリセットされるので誤動作は生じない。

0032

一方、負電圧印加後の正のdV/dtノイズにより、セット電位VsetbがL論理になり、リセット電位VrstbがH論理になると、ドライバ部DRVHの出力はH論理にセットされてしまい、誤動作が生じてしまう。トランジスタMP3およびMP4等を設けることで、ドライバ部DRVHの誤動作を低減することはできるが、負電圧印加後に正のdV/dtが印加されるサージ電圧等の条件によっては、誤動作が生じる余地がある。

0033

[実施例]
図3は、本発明の実施形態に係る駆動回路100の一例を示す図である。駆動回路100は、入力されるセット信号setおよびリセット信号resetに応じて後段回路を駆動する。後段回路は、例えば2つのトランジスタ210およびトランジスタ220が直列接続された回路であり、負荷200の一端を高圧電源240に接続するか、接地電位等の共通基準電位に接続するかを切り替える。

0034

トランジスタ210およびトランジスタ220は、例えば直列に接続されたIGBTまたは高耐圧MOSFET等である。ハイサイドのN型のトランジスタ210のソース端子およびドレイン端子は、ローサイドのN型のトランジスタ220および高圧電源240に接続される。ローサイドのトランジスタ220のソース端子およびドレイン端子は、接地電位およびハイサイドのトランジスタ210に接続される。また、トランジスタ210とトランジスタ220の接続ノードには負荷200が接続される。

0035

ハイサイドのトランジスタ210をオン状態に制御し、ローサイドのトランジスタ220をオフ状態に制御することで、負荷200に高圧電源240を接続する。また、ハイサイドのトランジスタ210をオフ状態に制御し、ローサイドのトランジスタ220をオン状態に制御することで、負荷200に共通基準電位を接続する。

0036

駆動回路100は、セット側レベルシフト回路10−S、リセット側レベルシフト回路10−R、ハイサイド制御回路40、ローサイド制御回路110、セット側ダイオード12−Sおよびリセット側ダイオード12−Rを備える。また、駆動回路100は、ハイサイド基準電位Vsを基準とした高電位Vbを生成するハイサイド電源230と接続されている。また、ハイサイド電源230は駆動回路100の内部に設けられてもよい。ハイサイド電源230の電源電圧は15Vでよい。また、ハイサイド基準電位Vsは、トランジスタ210とトランジスタ220の接続点の電位である。

0037

ハイサイド制御回路40は、ハイサイド基準電位Vsおよび高電位Vbの間に接続されたハイサイド電源230を電源として動作する。ハイサイド制御回路40は、トランジスタ210のゲート端子に高電位Vb、ハイサイド基準電位Vs、または、高電位Vbとハイサイド基準電位Vsとの間の所定の中間電位を選択的に印加することで、トランジスタ210を制御する。

0038

ローサイド制御回路110は、ローサイドの共通基準電位(例えば接地電位)を基準とする電源(図示せず)で動作する。本例では、この電源の電源電圧は15Vである。

0039

セット側レベルシフト回路10−Sは、セット信号setに応じて動作して、ハイサイド制御回路40に入力するセット電位Vsetbを生成する。セット側レベルシフト回路10−Sは、セット信号setのレベルを、ハイサイドの電位系に応じたレベルにシフトしたセット電位Vsetbを生成する。

0040

本例のセット側レベルシフト回路10−Sは、抵抗13−S、入力トランジスタ14−S、セット側バッファ18−Sおよび直列トランジスタ部20−Sを有する。また、入力トランジスタ14−Sのソース・ドレイン間には寄生容量16−Sが存在する。

0041

入力トランジスタ14−Sは、ハイサイドの高電位Vbと共通基準電位GNDとの間に設けられ、セット信号setに応じて動作して、ドレイン電位をセット電位Vsetbとして出力する。本例の入力トランジスタ14−Sは、NMOSトランジスタである。

0042

セット信号setは、後述するラッチ回路44の出力を高電位Vbにセットすべきタイミングで正パルスを有する。入力トランジスタ14−Sは、セット信号setがH論理を示すとオン状態に制御され、ダイオード12−Sのクランプによりセット電位Vsetbとしてハイサイド基準電位Vsを出力する。また、セット信号setがL論理を示すとオフ状態に制御され、セット電位Vsetbとして高電位Vbを出力する。

0043

リセット側レベルシフト回路10−Rは、リセット信号resetに応じて動作して、ハイサイド制御回路40に入力するリセット電位Vrstbを生成する。リセット側レベルシフト回路10−Rは、リセット信号resetのレベルを、ハイサイドの電位系に応じたレベルにシフトしたリセット電位Vrstbを生成する。

0044

本例のリセット側レベルシフト回路10−Rは、抵抗13−R、入力トランジスタ14−R、リセット側バッファ18−Rおよび直列トランジスタ部20−Rを有する。また、入力トランジスタ14−Rのソース・ドレイン間には寄生容量16−Rが存在する。

0045

入力トランジスタ14−Rは、ハイサイドの高電位Vbと共通基準電位GNDとの間に設けられ、リセット信号resetに応じて動作して、ドレイン電位をリセット電位Vrstbとして出力する。本例の入力トランジスタ14−Rは、NMOSトランジスタである。

0046

リセット信号resetは、後述するラッチ回路44の出力をハイサイド基準電位Vsにリセットすべきタイミングで正パルスを有する。入力トランジスタ14−Rは、リセット信号resetがH論理を示すとオン状態に制御され、ダイオード12−Rのクランプによりリセット電位Vrstbとしてハイサイド基準電位Vsを出力する。また、リセット信号resetがL論理を示すとオフ状態に制御され、リセット電位Vrstbとして高電位Vbを出力する。

0047

ハイサイド制御回路40は、セット電位Vsetbおよびリセット電位Vrstbに基づいて、トランジスタ210を制御する制御信号HOを生成する。本例のハイサイド制御回路40は、保護回路42、ラッチ回路44、ハイサイドドライバ部46およびフィードバック部48を有する。

0048

保護回路42は、セット電位Vsetbおよびリセット電位Vrstbに基づいて、ラッチ回路44を制御する信号を生成する。保護回路42は、セット電位Vsetbおよびリセット電位Vrstbのそれぞれを所定の閾値電位と比較して、それぞれの論理値を検出する。例えば閾値電位は、高電位Vbおよびハイサイド基準電位Vsの中間電位である。

0049

保護回路42は、セット電位Vsetbおよびリセット電位Vrstbの論理値の組み合わせに応じて、ラッチ回路44を制御する。本例の保護回路42は、セット電位Vsetbおよびリセット電位Vrstbの論理値が同一(つまり、共にH論理または共にL論理)の場合には、ラッチ回路44の出力を維持させる。また、セット電位VsetbがL論理であり、リセット電位VrstbがH論理の場合には、ラッチ回路44の出力を高電位Vbにセットする。また、セット電位VsetbがH論理であり、リセット電位VrstbがL論理の場合には、ラッチ回路44の出力をハイサイド基準電位Vsにリセットする。

0050

ラッチ回路44は、保護回路42からの信号に応じた電位を出力する。ハイサイドドライバ部46は、ラッチ回路44が出力する電位に応じて、高電位Vbおよびハイサイド基準電位Vsのいずれかを示す制御信号HOを出力する。ハイサイドドライバ部46は、制御信号HOをトランジスタ210のゲート端子に入力する。このような動作により、駆動回路100は、入力されるセット信号setおよびリセット信号resetのレベルをシフトした制御信号HOを生成し、トランジスタ210を制御する。

0051

なお、セット側ダイオード12−Sは、アノード端子がハイサイド基準電位Vsに接続され、カソード端子が入力トランジスタ14−Sのドレイン端子に接続される。これによりセット側ダイオード12−Sは、ハイサイド基準電位Vsを基準としてセット電位Vsetbをクランプする。

0052

また、リセット側ダイオード12−Rは、アノード端子がハイサイド基準電位Vsに接続され、カソード端子が入力トランジスタ14−Rのドレイン端子に接続される。これによりリセット側ダイオード12−Rは、ハイサイド基準電位Vsを基準としてリセット電位Vrstbをクランプする。

0053

なお、駆動回路100は、dV/dtノイズ等による誤動作を防止するべく、フィードバック部48、直列トランジスタ部20−S、20−R、セット側バッファ18−Sおよびリセット側バッファ18−Rを有する。フィードバック部48は、ラッチ回路44の出力電位に応じた電位を、それぞれのレベルシフト回路10の直列トランジスタ部20にフィードバックする。

0054

本例のフィードバック部48は、ラッチ回路44の出力電位を直列トランジスタ部20−Sに伝搬させ、ラッチ回路44の出力電位を反転させた電位を直列トランジスタ部20−Rに伝搬させる。なお、出力電位を反転させた電位とは、出力電位が高電位Vbの場合にはハイサイド基準電位Vsであり、出力電位がハイサイド基準電位Vsの場合には高電位Vbである。フィードバック部48は、ラッチ回路44の出力電位を反転させるインバータ49を有する。

0055

それぞれの直列トランジスタ部20は、第1MOSトランジスタ22および第2MOSトランジスタ24を有する。第1MOSトランジスタ22および第2MOSトランジスタ24は、入力トランジスタ14のドレイン端子と、高電位Vbとの間において直列に接続される。本例において第1MOSトランジスタ22および第2MOSトランジスタ24はPMOSトランジスタである。第1MOSトランジスタ22および第2MOSトランジスタ24は、どちらが高電位Vb側に接続されてもよい。

0056

セット側レベルシフト回路10−Sおよびリセット側レベルシフト回路10−Rにおける2つの第1MOSトランジスタ22は、ハイサイド制御回路40が出力する制御信号HOの論理値(本例では、ラッチ回路44が出力する電位の論理値と同一)に対応して互いに相補動作する。本例では、セット側の第1MOSトランジスタ22−Sのゲート端子には、ラッチ回路44の出力電位が印加される。また、リセット側の第1MOSトランジスタ22−Rのゲート端子には、ラッチ回路44の出力電位を反転したインバータ49の出力電位が印加される。

0057

また、セット側バッファ18−Sは、セット電位Vsetbのレベルを閾値と比較して、比較結果に基づいてリセット側の第2MOSトランジスタ24−Rを制御する。当該閾値は、高電位Vbにより定まる。セット側バッファ18−Sは、セット電位Vsetbが閾値以上の場合に高電位Vbを出力し、閾値より小さい場合にハイサイド基準電位Vsを出力する。セット側バッファ18−Sの出力は、リセット側の第2MOSトランジスタ24−Rのゲート端子に印加される。

0058

リセット側バッファ18−Rは、リセット電位Vrstbのレベルを閾値と比較して、比較結果に基づいてセット側の第2MOSトランジスタ24−Sを制御する。当該閾値は、セット側バッファ18−Sにおける閾値と同一である。リセット側バッファ18−Rは、リセット電位Vrstbが閾値以上の場合に高電位Vbを出力し、閾値より小さい場合にハイサイド基準電位Vsを出力する。リセット側バッファ18−Rの出力は、セット側の第2MOSトランジスタ24−Sのゲート端子に印加される。

0059

第2MOSトランジスタ24がオン状態になると、セット電位Vsetbおよびリセット電位Vrstbのうち、第1MOSトランジスタ22がオン状態に制御されている直列トランジスタ部20に対応する電位が高電位Vbに接続される。例えばラッチ回路44がL論理を出力している場合、セット側の第1MOSトランジスタ22−Sがオン状態になっているので、セット電位Vsetbが高電位Vbに接続される。

0060

一方、リセット側の第1MOSトランジスタ22−Rはオフ状態なので、第1MOSトランジスタ22−Rと第2MOSトランジスタ24−R間(VbとVrstb間)の直列抵抗値高抵抗となる。このため、リセット電位Vrstbは、並列接続された抵抗13−Rを介して高電位Vbに接続される電位と同等となる。なお、抵抗13−R(抵抗13−Sも同様)の抵抗値は、第1MOSトランジスタ22および第2MOSトランジスタ24の各オン抵抗合成抵抗よりも大きく、一方または両方がオフ状態となった場合の各抵抗の合成抵抗よりも小さい。このため、セット電位Vsetbは、リセット電位Vrstbよりも早く高電位Vbになる。従って、セット電位VsetbがL論理で、リセット電位VrstbがH論理になることを防ぎ、ハイサイド制御回路40の誤動作を防ぐことができる。

0061

なお、セット電位Vsetbが高電位Vbになり、セット側バッファ18−Sの出力が高電位Vbになると、第2MOSトランジスタ24−Rはオフ状態に制御される。しかし、dV/dtノイズが印加されている間に第2MOSトランジスタ24—Rがオフ状態になるとハイサイド制御回路40が誤動作する可能性がある。これは、第2MOSトランジスタ24−Sについても同様である。

0062

このため、それぞれのバッファ18は、dV/dtノイズが印加されている間は、それぞれの第2MOSトランジスタ24をオン状態に維持することが好ましい。本例のそれぞれのバッファ18は、第2MOSトランジスタ24をオン状態に制御した後に、入力端子の電位と閾値との大小関係が逆転した場合であっても、大小関係の逆転後、所定の期間が経過するまでは、第2MOSトランジスタ24をオン状態に維持する。

0063

図4は、駆動回路100の動作例を示す図である。図4では、セット側の第2MOSトランジスタ24−Sのゲート電圧、リセット側の第2MOSトランジスタ24−Rのゲート電圧、ハイサイド基準電位Vs、セット電位Vsetb、リセット電位Vrstbおよびハイサイドドライバ部46が出力する制御信号HOについて、時間波形を示している。図4において縦軸は電圧[V]を示している。なお、ハイサイド基準電位Vs以外の電圧は、ハイサイド基準電位Vsに対する電圧値を示している。つまり、ハイサイド基準電位Vs以外の電圧波形における縦軸の0Vは、ハイサイド基準電位Vsに対応する。

0064

図4の例では、ハイサイドドライバ部46がL論理の制御信号HOを出力している状態で、ハイサイド基準電位Vsにサージ電圧が印加された場合を示している。サージ電圧は、図2の例と同様である。

0065

図2の例と同様に、ハイサイド基準電位Vsに負電圧が印加されると、セット電位Vsetbおよびリセット電位Vrstbが、負電圧と直列トランジスタ部20−S,20−Rの図示しない寄生ダイオードの影響により、一時的にハイサイド基準電位Vsおよび高電位Vbよりも高い電位になる。本例の高電位Vbとハイサイド基準電位Vsの差(すなわち電源230が生成する電圧)は15Vである。

0066

図3において説明したように、駆動回路100のハイサイド基準電位Vsに負電圧のサージ電圧が印加された場合、それぞれのバッファ18は、対応する第2MOSトランジスタ24をオフ状態に制御する。図4の例では、第2MOSトランジスタ24は既にオフ状態なので、それぞれのバッファ18は、対応する第2MOSトランジスタ24をオフ状態に維持する。

0067

次に、ハイサイド基準電位VsにdV/dtノイズを印加すると、高電位Vbが上昇するが、セット電位Vsetbおよびリセット電位Vrstbは寄生容量16−S,16−Rに対する充放電動作により電位変動に追従できず高電位Vbに対して相対的に低下する。このため、それぞれのバッファ18は、対応する第2MOSトランジスタ24をオン状態に制御する。この場合、セット側の第1MOSトランジスタ22−Sおよび第2MOSトランジスタ24−Sがともにオン状態に制御される。従って、これらのトランジスタを介して、セット電位Vsetbが高電位Vbに高速プルアップされる。

0068

一方、リセット側の第1MOSトランジスタ22−Rはオフ状態なので、第1MOSトランジスタ22−Rと第2MOSトランジスタ24−Rの直列抵抗は大きく、リセット電位Vrstbは、並列接続している抵抗13−Rを介して高電位Vbにプルアップされる。抵抗13−Rの抵抗値は、第1MOSトランジスタ22および第2MOSトランジスタ24の各オフ抵抗の合成抵抗よりも十分小さい。但し、抵抗13−Rの抵抗値はセット側の第1MOSトランジスタ22−S及び第2MOSトランジスタ24−Sの直列接続したオン抵抗よりも大きいため、リセット電位Vrstbは、セット電位Vsetbに比べて緩やかに変動する。

0069

本例では、セット電位Vsetbが、セット側バッファ18−Sの閾値を下回ってから当該閾値を上回るまでの期間を、セット電位Vsetbのパルス幅Wsとする。また、リセット電位Vrstbが、リセット側バッファ18−Rの閾値を下回ってから当該閾値を上回るまでの期間を、リセット電位Vrstbのパルス幅Wrとする。

0070

図4に示すように、ラッチ回路44がL論理(ハイサイド基準電位Vs)を出力している場合、セット電位Vsetbのパルス幅Wsは、リセット電位Vrstbのパルス幅Wrよりも十分小さい。このため、セット電位VsetbがL論理で、リセット電位VrstbがH論理になってしまうことを防ぐことができ、ハイサイド制御回路40の誤動作を防ぐことができる。

0071

また、セット側バッファ18—Sは、セット電位Vsetbのパルス幅Wsよりも維持期間Dsだけ長い期間、対応する第2MOSトランジスタ24−Rをオン状態に維持する。また、リセット側バッファ18—Rは、リセット電位Vrstbのパルス幅Wrよりも維持期間Drだけ長い期間、対応する第2MOSトランジスタ24−Sをオン状態に維持する。

0072

セット側バッファ18−Sが、セット電位Vsetbのパルスが終了してから第2MOSトランジスタ24−Rをオン状態に維持し続ける維持期間Dsと、リセット側バッファ18−Rが、リセット電位Vrstのパルスが終了してから第2MOSトランジスタ24−Sをオン状態に維持し続ける維持期間Drとは等しくてよい。

0073

このように、それぞれのバッファ18が第2MOSトランジスタ24をオフ状態に維持することで、dV/dtノイズが長期間に渡って印加された場合でも、ハイサイド制御回路40の誤動作を防ぐことができる。なお、セット側バッファ18−Sおよびリセット側バッファ18−Rにおける維持期間DsおよびDrは変更可能であってよい。

0074

図5は、駆動回路100の他の動作例を示す図である。図5の例では、ハイサイドドライバ部46がH論理の制御信号HOを出力している状態で、ハイサイド基準電位Vsにサージ電圧が印加された場合を示している。サージ電圧は、図2の例と同様である。

0075

本例では、フィードバック部48により、セット側の第1MOSトランジスタ22−Sがオフ状態に制御され、リセット側の第1MOSトランジスタ22−Rがオン状態に制御される。このため、セット電位Vsetbは、図4の例におけるリセット電位Vrstbと同一になる。また、リセット電位Vrstbは、図4の例におけるセット電位Vsetbと同一になる。

0076

また、セット側の第2MOSトランジスタ24−Sのゲート電圧は、図4の例におけるリセット側の第2MOSトランジスタ24−Rのゲート電圧と同一となる。また、リセット側の第2MOSトランジスタ24−Rのゲート電圧は、図4の例におけるセット側の第2MOSトランジスタ24−Sのゲート電圧と同一となる。このように、ラッチ回路44がH論理を出力している場合も、ハイサイド制御回路40の誤動作を防ぐことができる。

0077

なお、セット側およびリセット側の第1MOSトランジスタ22の特性は互いに等しいことが好ましい。また、セット側およびリセット側の第2MOSトランジスタ24の特性は互いに等しいことが好ましい。また、抵抗13−Sおよび抵抗13−Rの特性も互いに等しいことが好ましい。つまり、セット側レベルシフト回路10−Sおよびリセット側レベルシフト回路10−Rの各構成要素は、互いに等しい特性を有することが好ましい。これにより、素子のバラツキに起因する誤動作を低減することができる。

0078

図6は、バッファ18の構成例を示す図である。セット側バッファ18—Sおよびリセット側バッファ18−Rは同一の構成を有してよい。本例のバッファ18は、ソース接地増幅回路50および出力部60を有する。

0079

ソース接地増幅回路50は、ソースが高電位Vbに接続されたMOSトランジスタ52と、MOSトランジスタ52のドレインとハイサイド基準電位Vsとの間に接続された抵抗54とを有する。本例のMOSトランジスタ52はPMOSトランジスタであり、ゲート端子にセット電位Vsetbまたはリセット電位Vrstbが入力される。

0080

出力部60は、MOSトランジスタ52のドレイン電圧に応じて動作する。本例の出力部60は、MOSトランジスタ52のドレイン電圧に応じて動作するインバータである。インバータは、直列に接続されたPMOSトランジスタ62およびNMOSトランジスタ64を有する。

0081

バッファ18において、dV/dtノイズにより入力電位INが相対的に低下すると、MOSトランジスタ52がオン状態になり、H論理(高電位Vb)がインバータに入力される。従って、インバータからはL論理(ハイサイド基準電位Vs)が出力される。

0082

入力電位INがハイサイド基準電位Vbにプルアップされると、MOSトランジスタ52がオフ状態となり、L論理がインバータに入力される。従って、インバータからはH論理が出力される。ただし、MOSトランジスタ52がオフ状態となった後、PMOSトランジスタ62およびNMOSトランジスタ64のゲート容量とプルダウン抵抗54から構成されるRC時定数回路により、MOSトランジスタ52のドレイン電位の遷移時間遅れるため、一定時間インバータの出力はH論理に遷移しない。

0083

このRC時定数は、抵抗54により調整できる。抵抗54の抵抗値を調整することで、図4および図5に示した維持期間DsおよびDrを適切に設定することができる。維持期間DsおよびDrは、0.1μsから1μs程度であってよい。維持期間DsおよびDrの下限は、0.2μs程度であってよく、0.5μs程度であってもよい。なお、抵抗54を可変抵抗にすることで、維持期間DsおよびDrを適宜変更することもできる。駆動回路100は、ハイサイド制御回路40において誤動作が生じた場合に、維持期間DsおよびDrを現状よりも長く設定してよい。

0084

図7は、ローサイド制御回路110の構成例を示す図である。本例のローサイド制御回路110は、ローサイドのトランジスタ220を制御するとともに、入力トランジスタ14−Sおよび入力トランジスタ14−Rに入力するセット信号setおよびリセット信号resetを生成する。

0085

ローサイド制御回路110は、ローサイドドライバ部112、バッファ回路114およびパルスジェネレーター116を有する。また、ローサイド制御回路110は、電源118を有してよく、外部の電源118に接続されてもよい。ローサイド制御回路110は、ローサイドの高電位および共通基準電位を電源電位として動作する。本例において共通基準電位は接地電位である。また、高電位は、共通基準電位に対して電源118の電圧を加算した電位である。

0086

バッファ回路114は、外部のマイコン等から、負荷200に高電位を印加するか、低電位を印加するかを指示する信号を受け取る。バッファ回路114は、当該信号に基づいて、ハイサイドドライバ部46がH論理を出力するタイミングを示すセットタイミング、および、L論理を出力するタイミングを示すリセットタイミングを生成する。

0087

パルスジェネレーター116は、セットタイミングに応じてパルス状のセット信号setを生成する。また、リセットタイミングに応じてパルス状のリセット信号resetを生成する。また、バッファ回路114は、マイコン等から受け取った信号に基づいて、ローサイドドライバ部112を制御する信号を出力する。ローサイドドライバ部112は、バッファ回路114からの信号に基づいて、トランジスタ220を制御する制御信号LOを出力する。

0088

駆動回路100は、1つのチップで形成されてよい。また、ローサイド制御回路110が、他の回路要素とは別のチップに形成されてもよい。また、ローサイドドライバ部112は、バッファ回路114およびパルスジェネレーター116とは別チップに形成されてもよい。

0089

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

0090

請求の範囲、明細書、および図面中において示した装置、システムプログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

0091

10・・・レベルシフト回路、12・・・ダイオード、13・・・抵抗、14・・・入力トランジスタ、16・・・寄生容量、18・・・バッファ、20・・・直列トランジスタ部、22・・・第1MOSトランジスタ、24・・・第2MOSトランジスタ、40・・・ハイサイド制御回路、42・・・保護回路、44・・・ラッチ回路、46・・・ハイサイドドライバ部、48・・・フィードバック部、49・・・インバータ、50・・・ソース接地増幅回路、52・・・MOSトランジスタ、54・・・抵抗、60・・・出力部、62・・・PMOSトランジスタ、64・・・NMOSトランジスタ、100・・・駆動回路、110・・・ローサイド制御回路、112・・・ローサイドドライバ部、114・・・バッファ回路、116・・・パルスジェネレーター、118・・・電源、200・・・負荷、210・・・トランジスタ、220・・・トランジスタ、230・・・電源、240・・・電源

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