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技術 受信回路、電子装置、送受信システムおよび受信回路の制御方法

出願人 ソニー株式会社
発明者 保坂肇
出願日 2016年2月2日 (4年11ヶ月経過) 出願番号 2017-506129
公開日 2017年12月28日 (3年0ヶ月経過) 公開番号 WO2016-147721
状態 特許登録済
技術分野 直流方式デジタル伝送
主要キーワード ジョンソンカウンタ ミドルレベル 偶数回目 遷移信号 奇数回目 信号名称 分類回路 遷移パターン
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年12月28日)のものです。
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図面 (20)

課題・解決手段

自己同期伝送方式において、受信したデータを正確に取り込む。タイミング信号生成部は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する。第1のデータ信号生成部は、複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の受信信号の状態から第1のデータ信号を生成して、複数のタイミング信号のうち第1のタイミング信号と異なる第2のタイミング信号に同期して出力する。第2のデータ信号生成部は、第2のタイミング信号が特定の値となるたびに特定の値となるタイミングの前後の受信信号の状態から第2のデータ信号を生成して、複数のタイミング信号のうち第1のタイミング信号と異なるタイミング信号に同期して出力する。

概要

背景

従来より、複数の配線を介して信号を伝送する際には、データ信号クロック信号とを別々に伝送する外部同期伝送方式や、それらの信号を分離せずに伝送する自己同期型伝送方式などが用いられる。特に、信号線のそれぞれの配線遅延の差が大きくなってしまう場合には、自己同期型伝送方式により信号が伝送されることが多い。この自己同期型伝送方式における受信回路は、受信信号の状態の遷移を検出して、その遷移したタイミングで反転する内部クロック信号を生成し、また、状態が遷移するたびに、その遷移パターンからデータ信号を生成する。ここで、遷移パターンは、状態が遷移する際において遷移前の状態と遷移後の状態とを順に並べた順列を複数の集合分類した場合の、それぞれの集合を示す。例えば、6つの状態から、遷移元の状態と遷移先の状態とを選んで順に並べた順列は6×5(=6P2)個あるが、これらを5つの集合に分類した場合、遷移パターンは5パターンである。そして、受信回路の後段回路は、内部クロック信号に同期してデータ信号を取り込む。

ここで、自己同期型伝送方式においては、データ信号の値が変化するタイミングで、内部クロック信号が反転する。このため、後段の回路が、データ信号の値が変化している不安定なタイミングでそのデータ信号をサンプリングすると、データ信号の取込みに失敗するおそれがある。そこで、内部クロック信号を遅延素子により遅延させた遅延クロック信号を生成して、データ信号とともに後段の回路に供給する受信回路が提案されている(例えば、特許文献1参照。)。

概要

自己同期型伝送方式において、受信したデータを正確に取り込む。タイミング信号生成部は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する。第1のデータ信号生成部は、複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の受信信号の状態から第1のデータ信号を生成して、複数のタイミング信号のうち第1のタイミング信号と異なる第2のタイミング信号に同期して出力する。第2のデータ信号生成部は、第2のタイミング信号が特定の値となるたびに特定の値となるタイミングの前後の受信信号の状態から第2のデータ信号を生成して、複数のタイミング信号のうち第1のタイミング信号と異なるタイミング信号に同期して出力する。

目的

本技術はこのような状況に鑑みて生み出されたものであり、自己同期型伝送方式において、受信したデータを正確に取り込むことを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

互いに異なるタイミングを示す複数のタイミング信号受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを具備する受信回路

請求項2

前記第1のタイミング信号が前記特定の値となる直前の第1の状態と前記第2のタイミング信号が前記特定の値となる直前の第2の状態とに前記受信信号の状態のそれぞれを分離する分離部をさらに具備し、前記第1のデータ信号生成部は、前記第1の状態から前記第2の状態への遷移パターンを示すデータを前記第1のデータ信号として生成し、前記第2のデータ信号生成部は、前記第2の状態から前記第1の状態への遷移パターンを示すデータを前記第2のデータ信号として生成する請求項1記載の受信回路。

請求項3

前記タイミング信号生成部は、前記受信信号が遷移するたびに1ビット計数値計数して当該計数値の信号を前記第1のタイミング信号として出力する2進カウンタ回路と、前記第1のタイミング信号を反転した信号を前記第2のタイミング信号として生成する第2のタイミング信号生成回路とを備える請求項1記載の受信回路。

請求項4

前記2進カウンタ回路は、互いに異なる前記状態に対応付けられた複数のラッチ回路と、マルチプレクサとを備え、前記複数のラッチ回路のそれぞれは、対応する前記状態に前記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、前記マルチプレクサは、前記保持された反転信号を反転して新たな帰還信号として前記複数のラッチ回路に帰還させるとともに前記新たな帰還信号を前記第1のタイミング信号として出力する請求項3記載の受信回路。

請求項5

前記複数のタイミング信号のうち前記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第3のデータ信号を生成して前記第1のタイミング信号に同期して出力する第3のデータ信号生成部をさらに具備し、前記第2のデータ信号生成部は、前記第3のタイミング信号に同期して前記第2のデータ信号を出力する請求項1記載の受信回路。

請求項6

前記クロック信号生成部は、前記状態が遷移するたびに3ビットの計数値を計数して前記計数値を前記第1、第2および第3のタイミング信号のそれぞれに分離して出力する6進カウンタ回路を備える請求項5記載の受信回路。

請求項7

前記複数のタイミング信号のうち前記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第3のデータ信号を生成して、前記複数のタイミング信号のうち前記第1、第2および第3のタイミング信号と異なる第4のタイミング信号に同期して出力する第3のデータ信号生成部と、前記第4のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第4のデータ信号を生成して前記第1のタイミング信号に同期して出力する第4のデータ信号生成部とをさらに具備し、前記第2のデータ信号生成部は、前記第3のタイミング信号に同期して前記第2のデータ信号を出力する請求項1記載の受信回路。

請求項8

前記タイミング信号生成部は、前記受信信号が遷移するたびに2ビットの計数値を計数する4進カウンタ回路と、前記計数値を解析して当該解析結果に基づいて前記第1、第2、第3および第4のタイミング信号を生成するカウンタ値デコーダとを備える請求項7記載の受信回路。

請求項9

互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを備える処理回路とを具備する電子装置

請求項10

前記受信回路は、前記複数のタイミング信号を生成するタイミング信号生成部と、前記第1のタイミング信号が前記特定の値となる直前の第1の状態と前記第2のタイミング信号が前記特定の値となる直前の第2の状態とに前記受信信号の状態のそれぞれを分離する分離部とを備え、前記第1のデータ信号生成部は、前記第1の状態から前記第2の状態への遷移パターンを示すデータを前記第1のデータ信号として生成し、前記第2のデータ信号生成部は、前記第2の状態から前記第1の状態への遷移パターンを示すデータを前記第2のデータ信号として生成する請求項9記載の電子装置。

請求項11

前記分離部は、前記受信信号の状態が前記第1の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値出力信号として出力する第1のラッチ回路と、前記受信信号の状態が前記第2の状態に遷移するたびに直前の前記出力信号を反転し他信号を保持して当該保持値を前記帰還信号として出力する第2のラッチ回路と、前記出力信号を反転した信号を前記1の状態を示す第1のステータスデータとして出力する第1の反転部と、前記帰還信号を反転した信号を前記第2の状態を示す第2のステータスデータとして出力する第2の反転部とを備える請求項10記載の電子装置。

請求項12

前記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備する請求項11記載の電子装置。

請求項13

前記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、前記タイミング信号生成部は、前記新たな受信信号から前記第1および第2のタイミング信号を生成する請求項11記載の電子装置。

請求項14

前記変換部は、前記状態の個数が6個の前記受信信号を状態の個数が3個の前記新たな受信信号に変換する請求項13記載の電子装置。

請求項15

前記変換部は、前記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を前記新たな受信信号として前記タイミング信号生成部に供給する請求項14記載の電子装置。

請求項16

前記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを前記タイミング信号生成部および前記分離回路に供給する転送速度変換部をさらに具備する請求項14記載の電子装置。

請求項17

送信信号を送信する送信回路と、前記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を前記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを具備する送受信システム

請求項18

互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成手順と、前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成手順と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成手順とを具備する受信回路の制御方法

技術分野

0001

本技術は、受信回路電子装置送受信システムおよび受信回路の制御方法に関する。詳しくは、自己同期伝送方式により信号を受信する受信回路、電子装置、送受信システムおよび受信回路の制御方法に関する。

背景技術

0002

従来より、複数の配線を介して信号を伝送する際には、データ信号クロック信号とを別々に伝送する外部同期型伝送方式や、それらの信号を分離せずに伝送する自己同期型伝送方式などが用いられる。特に、信号線のそれぞれの配線遅延の差が大きくなってしまう場合には、自己同期型伝送方式により信号が伝送されることが多い。この自己同期型伝送方式における受信回路は、受信信号の状態の遷移を検出して、その遷移したタイミングで反転する内部クロック信号を生成し、また、状態が遷移するたびに、その遷移パターンからデータ信号を生成する。ここで、遷移パターンは、状態が遷移する際において遷移前の状態と遷移後の状態とを順に並べた順列を複数の集合分類した場合の、それぞれの集合を示す。例えば、6つの状態から、遷移元の状態と遷移先の状態とを選んで順に並べた順列は6×5(=6P2)個あるが、これらを5つの集合に分類した場合、遷移パターンは5パターンである。そして、受信回路の後段回路は、内部クロック信号に同期してデータ信号を取り込む。

0003

ここで、自己同期型伝送方式においては、データ信号の値が変化するタイミングで、内部クロック信号が反転する。このため、後段の回路が、データ信号の値が変化している不安定なタイミングでそのデータ信号をサンプリングすると、データ信号の取込みに失敗するおそれがある。そこで、内部クロック信号を遅延素子により遅延させた遅延クロック信号を生成して、データ信号とともに後段の回路に供給する受信回路が提案されている(例えば、特許文献1参照。)。

先行技術

0004

米国特許第8,064,535号明細書

発明が解決しようとする課題

0005

上述の従来技術では、遅延素子により内部クロック信号を遅延させているが、遅延素子の遅延時間にばらつきが生じると、遅延クロック信号が反転するタイミングにばらつきが生じて後段の回路がデータの取込みに失敗する問題がある。

0006

本技術はこのような状況に鑑みて生み出されたものであり、自己同期型伝送方式において、受信したデータを正確に取り込むことを目的とする。

課題を解決するための手段

0007

本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを具備する受信回路、および、その制御方法である。これにより、第1のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第1のデータ信号が第2のタイミング信号に同期して出力されるという作用をもたらす。

0008

また、この第1の側面において、上記第1のタイミング信号が上記特定の値となる直前の第1の状態と上記第2のタイミング信号が上記特定の値となる直前の第2の状態とに上記受信信号の状態のそれぞれを分離する分離部をさらに具備し、上記第1のデータ信号生成部は、上記第1の状態から上記第2の状態への遷移パターンを示すデータを上記第1のデータ信号として生成し、上記第2のデータ信号生成部は、上記第2の状態から上記第1の状態への遷移パターンを示すデータを上記第1のデータ信号として生成してもよい。これにより、遷移パターンを示す第1および第2のデータ信号が生成されるという作用をもたらす。

0009

また、この第1の側面において、上記タイミング信号生成部は、上記受信信号が遷移するたびに1ビット計数値計数して当該計数値の信号を上記第1のタイミング信号として出力する2進カウンタ回路と、上記第1のタイミング信号を反転した信号を上記第2のタイミング信号として生成する第2のタイミング信号生成回路とを備えてもよい。これにより、1ビットの計数値を計数した計数値の信号が第1のタイミング信号として生成されるという作用をもたらす。

0010

また、この第1の側面において、上記2進カウンタ回路は、互いに異なる上記状態に対応付けられた複数のラッチ回路と、マルチプレクサとを備え、上記複数のラッチ回路のそれぞれは、対応する上記状態に上記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、上記マルチプレクサは、上記保持された反転信号を反転して新たな帰還信号として上記複数のラッチ回路に帰還させるとともに上記新たな帰還信号を上記第1のタイミング信号として出力してもよい。これにより、複数のラッチ回路とマルチプレクサにより第1のタイミング信号が生成されるという作用をもたらす。

0011

また、この第1の側面において、上記複数のタイミング信号のうち上記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第3のデータ信号を生成して上記第1のタイミング信号に同期して出力する第3のデータ信号生成部をさらに具備し、上記第2のデータ信号生成部は、上記第3のタイミング信号に同期して上記第2のデータ信号を出力してもよい。これにより、第2のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第2のデータ信号が第3のタイミング信号に同期して出力され、第3のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第3のデータ信号が第1のタイミング信号に同期して出力されるという作用をもたらす。

0012

また、この第1の側面において、上記クロック信号生成部は、上記状態が遷移するたびに3ビットの計数値を計数して上記計数値を上記第1、第2および第3のタイミング信号のそれぞれに分離して出力する6進カウンタ回路を備えてもよい。これにより、3ビットの計数値が、第1、第2および第3のタイミング信号に分離されるという作用をもたらす。

0013

また、この第1の側面において、上記複数のタイミング信号のうち上記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第3のデータ信号を生成して、上記複数のタイミング信号のうち上記第1、第2および第3のタイミング信号と異なる第4のタイミング信号に同期して出力する第3のデータ信号生成部と、上記第4のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第4のデータ信号を生成して上記第1のタイミング信号に同期して出力する第4のデータ信号生成部とをさらに具備し、上記第2のデータ信号生成部は、上記第3のタイミング信号に同期して上記第2のデータ信号を出力してもよい。これにより、第2のデータ信号が第3のタイミング信号に同期して出力され、第3のデータ信号が第4のタイミング信号に同期して出力され、第4のデータ信号が第1のタイミング信号に同期して出力されるという作用をもたらす。

0014

また、この第1の側面において、上記タイミング信号生成部は、上記受信信号が遷移するたびに2ビットの計数値を計数する4進カウンタ回路と、上記計数値を解析して当該解析結果に基づいて上記第1、第2、第3および第4のタイミング信号を生成するカウンタ値デコーダとを備えてもよい。これにより、2ビットの計数値から第1、第2、第3および第4のタイミング信号が生成されるという作用をもたらす。

0015

また、本技術の第2の側面は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、上記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第1のデータ信号を生成して、上記複数のタイミング信号のうち上記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、上記第2のタイミング信号が上記特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第2のデータ信号を生成して、上記複数のタイミング信号のうち上記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを備える処理回路とを具備する電子装置である。これにより、第1のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第1のデータ信号が第2のタイミング信号に同期して出力されるという作用をもたらす。

0016

また、この第2の側面において、上記受信回路は、上記複数のタイミング信号を生成するタイミング信号生成部と、上記第1のタイミング信号が上記特定の値となる直前の第1の状態と上記第2のタイミング信号が上記特定の値となる直前の第2の状態とに上記受信信号の状態のそれぞれを分離する分離部とを備え、上記第1のデータ信号生成部は、上記第1の状態から上記第2の状態への遷移パターンを示すデータを上記第1のデータ信号として生成し、上記第2のデータ信号生成部は、上記第2の状態から上記第1の状態への遷移パターンを示すデータを上記第2のデータ信号として生成してもよい。これにより、遷移パターンを示す第1および第2のデータ信号が生成されるという作用をもたらす。

0017

また、この第2の側面において、上記分離部は、上記受信信号の状態が上記第1の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値出力信号として出力する第1のラッチ回路と、上記受信信号の状態が上記第2の状態に遷移するたびに直前の上記出力信号を反転し他信号を保持して当該保持値を上記帰還信号として出力する第2のラッチ回路と上記出力信号を反転した信号を上記1の状態を示す第1のステータスデータとして出力する第1の反転部と、上記帰還信号を反転した信号を上記第2の状態を示す第2のステータスデータとして出力する第2の反転部とを備えてもよい。これにより、ラッチ回路および反転部によりステータスデータが生成されるという作用をもたらす。

0018

また、この第2の側面において、上記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備してもよい。これにより、出力信号の遷移パターンが複数の特定パターンに制限されるという作用をもたらす。

0019

また、この第2の側面において、上記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、上記タイミング信号生成部は、上記新たな受信信号から上記第1および第2のタイミング信号を生成してもよい。これにより、受信信号が、状態の個数が異なる新たな受信信号に変換されるという作用をもたらす。

0020

また、この第2の側面において、上記変換部は、上記状態の個数が6個の上記受信信号を状態の個数が3個の上記新たな受信信号に変換してもよい。これにより、状態の個数が6個の受信信号が、状態の個数が3個の上記新たな受信信号に変換されるという作用をもたらす。

0021

また、この第2の側面において、上記変換部は、上記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を上記新たな受信信号として上記タイミング信号生成部に供給してよい。これにより、受信信号の状態が遷移するたびに計数された計数値を示す信号が新たな受信信号として生成されるという作用をもたらす。

0022

また、この第2の側面において、上記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを上記タイミング信号生成部および上記分離回路に供給する転送速度変換部をさらに具備してもよい。これにより、受信信号が、転送速度の低い複数の受信信号に変換されるという作用をもたらす。

0023

また、本技術の第3の側面は、送信信号を送信する送信回路と、上記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を上記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、上記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第1のデータ信号を生成して、上記複数のタイミング信号のうち上記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、上記第2のタイミング信号が上記特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第2のデータ信号を生成して、上記複数のタイミング信号のうち上記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを具備する送受信システムである。これにより、第1のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第1のデータ信号が第2のタイミング信号に同期して出力されるという作用をもたらす。

発明の効果

0024

本技術によれば、自己同期型伝送方式において、受信したデータを正確に取り込むことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

図面の簡単な説明

0025

第1の実施の形態における電子装置の一構成例を示すブロック図である。
第1の実施の形態における信号線の状態遷移の一例を示す図である。
第1の実施の形態における受信回路の一構成例を示すブロック図である。
第1の実施の形態における3値2値変換部の一構成例を示す回路図である。
第1の実施の形態における3値2値変換部の真理値表の一例である。
第1の実施の形態における高速データデコーダの一構成例を示す回路図である。
第1の実施の形態における高速データデコーダの真理値表の一例である。
第1の実施の形態におけるクロック信号生成部の一構成例を示すブロック図である。
第1の実施の形態におけるラッチ回路の一構成例を示す回路図である。
第1の実施の形態におけるインバータの一構成例を示す回路図である。
第1の実施の形態におけるインバータの真理値表の一例である。
第1の実施の形態におけるラッチ回路の真理値表の一例である。
第1の実施の形態におけるクロック信号生成部の動作を説明するための表である。
第1の実施の形態における分離部の一構成例を示すブロック図である。
第1の実施の形態における分離回路の一構成例を示す回路図である。
第1の実施の形態における状態検出回路の真理値表の一例である。
第1の実施の形態における低速データデコーダの一構成例を示す回路図である。
第1の実施の形態におけるセイフェーズ生成部の一構成例を示す回路図である。
第1の実施の形態におけるデータフェーズ生成部の一構成例を示す回路図である。
第1の実施の形態における低速データデコーダの真理値表の一例である。
第1の実施の形態における受信回路の動作の一例を示すフローチャートである。
第1の実施の形態における受信回路の動作の一例を示すタイミングチャートである。
比較例における受信回路の動作の一例を示すタイミングチャートである。
第1の実施の形態の第1の変形例におけるクロック信号生成部の一構成例を示す回路図である。
第1の実施の形態の第2の変形例における受信回路の一構成例を示すブロック図である。
第1の実施の形態の第2の変形例における低速データデコーダの一構成例を示すブロック図である。
第1の実施の形態の第2の変形例における1ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。
第1の実施の形態の第2の変形例における2ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。
第1の実施の形態の第2の変形例における3ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。
第2の実施の形態における受信回路の一構成例を示すブロック図である。
第2の実施の形態におけるクロック信号生成部の一構成例を示す回路図である。
第2の実施の形態における前段カウンタ回路の一構成例を示す回路図である。
第2の実施の形態におけるカウンタ値デコーダの真理値表の一例である。
第3の実施の形態における電子装置の一構成例を示すブロック図である。
第3の実施の形態における受信回路の一構成例を示すブロック図である。
第3の実施の形態における6状態2遷移信号の状態遷移図の一例である。
第3の実施の形態における分離部の一構成例を示す回路図である。
第3の実施の形態におけるラッチ回路の一構成例を示す回路図である。
第3の実施の形態における状態遷移制限回路の一構成例を示す回路図である。
第3の実施の形態におけるブービートラップ回路の真理値表の一例である。
第3の実施の形態における分離部の動作の一例を示す表である。
第4の実施の形態における受信回路の一構成例を示すブロック図である。
第4の実施の形態における3状態2遷移信号の状態遷移図の一例である。
第4の実施の形態における変換部の一構成例を示す回路図である。
第4の実施の形態におけるラッチ回路の一構成例を示す回路図である。
第4の実施の形態における6状態2遷移信号の状態遷移図の一例である。
第4の実施の形態の第1の変形例における受信回路の一構成例を示すブロック図である。
第4の実施の形態の第1の変形例における転送速度変換部の一構成例を示すブロック図である。
第4の実施の形態の第1の変形例における状態検出回路の一構成例を示す回路図である。
第4の実施の形態の第2の変形例における転送速度変換部の一構成例を示す回路図である。
第4の実施の形態の第2の変形例における転送速度変換部の状態遷移図の一例を示す図である。
第5の実施の形態における受信回路の一構成例を示すブロック図である。
第5の実施の形態におけるクロック信号生成部の一構成例を示す回路図である。
第5の実施の形態における状態遷移制限部の一構成例を示すブロック図である。
第5の実施の形態におけるマルチプレクサの一構成例を示す回路図である。

実施例

0026

以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.第1の実施の形態(受信信号から2系統のデータ信号を生成する例)
2.第2の実施の形態(受信信号から4系統のデータ信号を生成する例)
3.第3の実施の形態(受信信号から2系統のステータスデータを生成する例)
4.第4の実施の形態(受信信号を6状態2遷移信号に変換してから2系統のステータスデータを生成する例)
5.第5の実施の形態(受信信号を3系統のデータ信号を生成する例)

0027

<1.第1の実施の形態>
[電子装置の構成例]
図1は、第1の実施の形態における電子装置100の一構成例を示すブロック図である。この電子装置100として、撮像機能を有する携帯電話装置や、撮像装置などが想定される。電子装置100は、AD(Analog to Digital)変換部110、送信回路120、処理回路130、クロック生成部140および受信回路200を備える。

0028

AD変換部110は、クロック生成部140からのクロック信号に同期してアナログ画像信号デジタルのデータ信号DATA0に変換するものである。このAD変換部110は、データ信号DATA0を送信回路120に供給する。

0029

クロック生成部140は、所定の周波数のクロック信号Ck_D0を生成するものである。クロック生成部140は、生成したクロック信号Ck_D0をAD変換部110および送信回路120に供給する。

0030

送信回路120は、クロック信号Ck_D0に同期して複数の信号線の状態を、データ信号DATA0の値に対応する遷移パターンにより遷移させるものである。ここで、遷移パターンは、状態が遷移する際において遷移前の状態と遷移後の状態とを順に並べた順列を複数の集合に分類した場合の、それぞれの集合を示す。送信回路120が遷移パターンをデータ信号の値に対応させているため、受信回路200は、その遷移パターンから、データ信号の値を取得することができる。このように、データ信号の値に応じた遷移パターンで信号線の状態を遷移させることにより、データ信号を伝送する伝送方式は、自己同期型伝送方式と呼ばれる。

0031

自己同期型伝送方式では、複数の信号線が用いられ、これらの信号線により伝送される信号のそれぞれの電位が制御される。例えば、3つの信号線127、128および129を介して受信信号A、BおよびCが伝送され、それぞれの電位は、ミドルレベルより高いハイレベルと、ミドルレベルと、ミドルレベルより低いローレベルとのいずれかに制御される。これらの信号線の状態の個数は、33個であるが、これらのうち6つの状態が伝送に用いられる。また、これらの状態のいずれかから、他の状態への遷移パターンのそれぞれに、送信対象のデータ信号DATA0の値が割り当てられる。6つの状態のいずれかから他の5状態への遷移パターンは、6×5(=30)通りであるが、この30通りを5つの群に分類し、それぞれに10進数の「0」乃至「4」のいずれかの値が割り当てられる。状態が遷移するたびに、その遷移パターンに対応する「0」乃至「4」のいずれかの値が送信される。このように、n(nは整数)個の状態のいずれかから、その状態以外のk(kはnより少ない整数)個の状態のいずれかへ遷移する信号は、n状態k遷移信号と呼ばれる。第1の実施の形態では、6個の状態のいずれかから、その状態以外の5個の状態のいずれかに遷移するため、受信信号は、6状態5遷移信号に該当する。

0032

受信回路200は、複数の信号線の状態から2組のデータ信号およびクロック信号を生成するものである。これらのデータ信号の転送速度は、AD変換部110が生成したデータ信号DATA0の半分であるものとする。このように1つのデータ信号を、転送速度が遅い2つ以上の系統のデータ信号に分離する回路は、デシリアライザとも呼ばれる。受信回路200は、生成したデータ信号およびクロック信号を処理回路130に供給する。

0033

なお、送信回路120および受信回路200を同一の装置内に設けているが、これらの回路を別々の装置に設けてもよい。この構成では、送信回路120および受信回路200は、外部の機器と信号を伝送するための外部インターフェースとして用いられる。また、AD変換部110は、画像信号をAD変換しているが、音声信号など、画像信号以外のアナログ信号をAD変換してもよい。また、携帯電話装置や撮像装置に受信回路200を設けているが、録音装置など、これら以外の装置に受信回路200を設けてもよい。なお、送信回路120および受信回路200を具備するシステムは、特許請求の範囲に記載の送受信システムの一例である。

0034

図2は、第1の実施の形態における信号線の状態遷移の一例を示す図である。同図において「+」は、信号線の電位がハイレベル、「0」はミドルレベル、「−」はローレベルであることを示す。例えば、受信信号A、BおよびCを伝送する信号線127、128および129が、「+、0、−」の状態0が初期状態であるものとする。前述したように6つの状態のいずれか1つから、それ以外の状態へ遷移する遷移パターンは5通りに分類され、それぞれに10進数で「0」乃至「4」のデータ信号が割り当てられる。送信回路120は、データ信号を送信する際に、そのデータ信号に対応する遷移パターンで状態を遷移させる。

0035

例えば、送信回路120は、「0」のデータ信号を送信する際に、クロック信号に同期して状態0を状態1へ遷移させる。続けて、「0」のデータ信号を送信する際に送信回路120は、クロック信号に同期して状態1を状態0へ遷移させる。次いで、「1」のデータ信号を送信する際に送信回路120は、クロック信号に同期して状態1を状態2へ遷移させる。一方、受信回路200は、信号線の状態が遷移した際に反転するクロック信号を生成し、また、その遷移パターンに対応する値のデータ信号を生成する。このように、自己同期型伝送方式では、データ信号とクロック信号とを別々に送信する必要が無いため、信号線のそれぞれの配線遅延の差が大きくても、送信回路120および受信回路200は、データを正確に送受信することができる。

0036

[受信回路の構成例]
図3は、第1の実施の形態における受信回路200の一構成例を示すブロック図である。この受信回路200は、3値2値変換部210と、高速データデコーダ220と、分離部230と、クロック信号生成部300と、低速データデコーダ260および298とを備える。

0037

3値2値変換部210は、3値の受信信号A、BおよびCを、3ビットの2値データに変換するものである。この2値データは、受信信号の状態が6つの状態のいずれであるかを示す。また、3値2値変換部210は、2値データの各ビットを反転した反転2値データを生成し、2値データとともに高速データデコーダ220に供給する。

0038

高速データデコーダ220は、2値データおよび反転2値データをデコードして、6ビットのステータスデータに変換するものである。このステータスデータの桁のそれぞれには1つの状態が割り当てられており、2値データは、受信信号の状態に対応する桁が「1」で他の桁が「0」のワンホットのステータスデータに変換される。また、高速データデコーダ220は、ステータスデータの各ビットを反転した反転ステータスデータも生成する。そして、高速データデコーダ220は、6ビットのステータスデータを分離部230に供給し、ステータスデータおよび反転ステータスデータからなる12ビットのデータをクロック信号生成部300に供給する。

0039

クロック信号生成部300は、ステータスデータおよび反転ステータスデータから、それらのデータの示す状態が遷移するたびに反転するクロック信号Ckを生成するものである。また、クロック信号生成部300は、クロック信号Ckを反転した反転クロック信号CkNを生成する。そして、クロック信号生成部300は、クロック信号Ckを分離部230、低速データデコーダ260および処理回路130に供給する。また、クロック信号生成部300は、反転クロック信号CkNを分離部230、低速データデコーダ298および処理回路130に供給する。なお、クロック信号生成部300は、特許請求の範囲に記載のタイミング信号生成部の一例である。

0040

分離部230は、ステータスデータを、ステータスデータXとステータスデータYとに分離するものである。ここで、ステータスデータXは、クロック信号Ckが立ち上がる直前の状態Xを示し、ステータスデータYは、クロック信号CkNが立ち上がる直前の状態Yを示す。分離部230は、ステータスデータXおよびYを低速データデコーダ260および298に供給する。

0041

低速データデコーダ260は、クロック信号Ckがハイレベルになったときの前後の状態(XおよびY)からデータ信号DATA1を生成して、反転クロック信号CkNに同期して処理回路130へ出力するものである。このデータ信号DATA1として、状態Xから状態Yへの遷移パターンに対応する値の3ビットのデータが生成される。なお、低速データデコーダ260は、特許請求の範囲に記載の第1のデータ信号生成部の一例である。

0042

低速データデコーダ298は、反転クロック信号CkNがハイレベルになったときの前後の状態(YおよびX)からデータ信号DATA2を生成して、クロック信号Ckに同期して処理回路130へ出力するものである。このデータ信号DATA2として、状態Yから状態Xへの遷移パターンに対応する値の3ビットのデータが生成される。なお、低速データデコーダ298は、特許請求の範囲に記載の第2のデータ信号生成部の一例である。

0043

処理回路130は、クロック信号Ckに同期してデータ信号DATA1を取り込み、反転クロック信号CkNに同期してデータ信号DATA2を取り込んで、それらのデータ信号を処理する。例えば、ホワイトバランス処理や、デモザイク処理などの各種の画像処理がデータ信号に対して行われる。

0044

[3値2値変換部の構成例]
図4は、第1の実施の形態における3値2値変換部210の一構成例を示す回路図である。この3値2値変換部210は、抵抗211、212および213と、コンパレータ214、215および216とを備える。

0045

抵抗211の両端は、受信信号Aに対応する信号線127と受信信号Cに対応する信号線129とに接続され、抵抗212の両端は、信号線127と受信信号Bに対応する信号線128とに接続される。また、抵抗213の両端は、信号線128と信号線129とに接続される。

0046

コンパレータ214は、受信信号Aと受信信号Cとの電位を比較するものである。このコンパレータ214の差動入力端子の一方は、信号線129に接続され、他方は信号線127に接続される。また、コンパレータ214は、差動出力の端子の一方から、受信信号Aが受信信号Cより高いか否かを示すビットをDaとして高速データデコーダ220に出力し、他方の端子からDaを反転したDaNを高速データデコーダ220に出力する。

0047

コンパレータ215は、受信信号Aと受信信号Bとの電位を比較するものである。このコンパレータ215の差動入力の端子の一方は、信号線127に接続され、他方は信号線128に接続される。また、コンパレータ215は、差動出力の端子の一方から、受信信号Bが受信信号Aより高いか否かを示すビットをDbとして高速データデコーダ220に出力し、他方の端子からDbを反転したDbNを高速データデコーダ220に出力する。

0048

コンパレータ216は、受信信号Bと受信信号Cとの電位を比較するものである。このコンパレータ216の差動入力の端子の一方は、信号線128に接続され、他方は信号線129に接続される。また、コンパレータ216は、差動出力の端子の一方から、受信信号Cが受信信号Bより高いか否かを示すビットをDcとして高速データデコーダ220に出力し、他方の端子からDcを反転したDcNを高速データデコーダ220に出力する。

0049

ビットDa、DbおよびDcからなるデータが前述の2値データに該当し、ビットDaN、DbNおよびDcNからなるデータが反転2値データに該当する。

0050

図5は、第1の実施の形態における3値2値変換部210の真理値表の一例である。ここで、受信信号A、BおよびCの状態は6つに分類され、それぞれに異なる状態番号が割り当てられているものとする。例えば、受信信号A、BおよびCの値が、「+、−、0」の状態に、状態番号「0」が割り当てられ、「0、−、+」の状態に、状態番号「1」が割り当てられる。受信信号A、BおよびCの値が、「−、0、+」の状態に、状態番号「2」が割り当てられ、「−、+、0」の状態に、状態番号「3」が割り当てられる。また、受信信号A、BおよびCの値が、「0、+、−」の状態に、状態番号「4」が割り当てられ、「+、0、−」の状態に、状態番号「5」が割り当てられる。なお、同図における状態ごとA、BおよびCの組合せは、一例であり、これら以外の組合せを用いてもよい。後述する6状態2遷移信号や3状態2遷移信号についても同様である。

0051

3値2値変換部210は、状態番号「0」の受信信号を3ビットの2値データ「1、0、1」に変換し、状態番号「1」の受信信号を2値データ「0、0、1」に変換する。これらの2値データの1ビット目は、Daであり、2ビット目は、Dbであり、3ビット目はDcである。また、3値2値変換部210は、状態番号「2」の受信信号を2値データ「0、1、1」に変換し、状態番号「3」の受信信号を2値データ「0、1、0」に変換する。また、3値2値変換部210は、状態番号「4」の受信信号を2値データ「1、1、0」に変換し、状態番号「5」の受信信号を2値データ「1、0、0」に変換する。また、3値2値変換部210は、2値データの各ビットを反転した反転2値データを生成する。

0052

[高速データデコーダの構成例]
図6は、第1の実施の形態における高速データデコーダ220の一構成例を示す回路図である。この高速データデコーダ220は、ANDゲート221、222、223、224、225および226を備える。

0053

ANDゲート221、222、223、224、225および226は、入力値論理積を出力するものである。ANDゲート221は、ビットDaおよびDbの論理積のビットBCを生成し、BCの反転ビットBCNとともにクロック信号生成部300に供給する。ANDゲート222は、ビットDbおよびDcの論理積のビットCAを生成し、CAの反転ビットCANとともにクロック信号生成部300に供給する。ANDゲート223は、ビットDaおよびDcの論理積のビットABを生成し、ABの反転ビットABNとともにクロック信号生成部300に供給する。

0054

また、ANDゲート224は、ビットDaNおよびDbNの論理積のビットCBを生成し、CBの反転ビットCBNとともにクロック信号生成部300に供給する。ANDゲート225は、ビットDaNおよびDcNの論理積のビットBAを生成し、BAの反転ビットBANとともにクロック信号生成部300に供給する。また、ANDゲート226は、ビットDbNおよびDcNの論理積のビットACを生成し、ACの反転ビットACNとともにクロック信号生成部300に供給する。

0055

また、ANDゲート221、222、223、224、225および226は、ビットBC、CA、AB、CB、BAおよびACからなる2値データをクロック信号生成部300のほか、分離部230にも供給する。

0056

図7は、第1の実施の形態における高速データデコーダ220の真理値表の一例である。状態番号「0」に対応する2値データおよび反転2値データが入力されると、高速データデコーダ220は、1ビット目のみを「1」にしたステータスデータと、その反転ステータスデータとを生成する。状態番号「1」に対応する2値データおよび反転2値データが入力されると、高速データデコーダ220は、2ビット目のみを「1」にしたステータスデータと、その反転ステータスデータとを生成する。

0057

同様に、状態番号「2」に対応する2値データが入力されると、高速データデコーダ220は、3ビット目のみを「1」にしたステータスデータを生成する。状態番号「3」に対応する2値データが入力されると、高速データデコーダ220は、4ビット目のみを「1」にしたステータスデータを生成する。また、状態番号「4」に対応する2値データが入力されると、高速データデコーダ220は、5ビット目のみを「1」にしたステータスデータを生成する。状態番号「5」に対応する2値データが入力されると、高速データデコーダ220は、6ビット目のみを「1」にしたステータスデータを生成する。

0058

このように、2値データは、その2値データに対応する状態に係るビットのみを「1」にしたワンホットのステータスデータに変換される。

0059

図8は、第1の実施の形態におけるクロック信号生成部300の一構成例を示すブロック図である。このクロック信号生成部300は、2進カウンタ回路310およびインバータ331を備える。

0060

2進カウンタ回路310は、ステータスデータおよび反転ステータスデータの示す状態が遷移するたびに1ビットの計数値を計数するものである。この2進カウンタ回路310は、ラッチ回路311、312、313、314、315および316と、インバータ321、322、323、324、325および326とを備える。

0061

ラッチ回路311は、入力端子D、GおよびGNと、出力端子Qとを備え、入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットABが入力され、入力端子GNにはビットABNが入力される。出力端子Qはインバータ321の入力端子に接続される。

0062

ラッチ回路312の入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットCBが入力され、入力端子GNにはビットCBNが入力される。出力端子Qはインバータ322の入力端子に接続される。

0063

ラッチ回路313の入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットCAが入力され、入力端子GNにはビットCANが入力される。出力端子Qはインバータ323の入力端子に接続される。

0064

ラッチ回路314の入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットBAが入力され、入力端子GNにはビットBANが入力される。出力端子Qはインバータ324の入力端子に接続される。

0065

ラッチ回路315の入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットBCが入力され、入力端子GNにはビットBCNが入力される。出力端子Qはインバータ325の入力端子に接続される。

0066

ラッチ回路316の入力端子Dは、インバータ321、322、323、324、325および326の出力端子に接続される。また、入力端子Gには、ビットACが入力され、入力端子GNにはビットACNが入力される。出力端子Qはインバータ326の入力端子に接続される。

0067

これらのラッチ回路は、入力端子Gに入力されるビット(ABなど)がハイレベルになった場合にホールド状態移行して、入力端子Dに入力された帰還信号FBを反転した値を保持する。一方、入力端子Gに入力されるビットがローレベルになった場合に、ラッチ回路は、帰還信号FBを透過する。ここで、入力端子Gのビットは、そのビットに対応する状態に遷移したときにハイレベルになる。このため、ラッチ回路の動作は、対応する状態に遷移したときにホールド状態に移行し、それ以外の状態では透過状態に移行すると言い換えることもできる。

0068

また、インバータ321乃至326は、差動入力の差動入力のイネーブル端子を備える。インバータ321のイネーブル端子の接地側にはビットABが入力され、電源側にはABNが入力される。また、インバータ321乃至326のそれぞれの出力端子は、各ラッチ回路の入力端子Dと、インバータ331の入力端子とに接続される。

0069

インバータ322のイネーブル端子の接地側にはビットCBが入力され、電源側にはCBNが入力される。インバータ323のイネーブル端子の接地側にはビットCAが入力され、電源側にはCANが入力される。インバータ324のイネーブル端子の接地側にはビットBAが入力され、電源側にはBANが入力される。

0070

インバータ325のイネーブル端子の接地側にはビットBCが入力され、電源側にはBCNが入力される。インバータ326のイネーブル端子の接地側にはビットACが入力され、電源側にはACNが入力される。これらのインバータは、ホールド状態のラッチ回路の出力のみを選択して反転するマルチプレクサとして動作する。インバータ331は、差動の出力端子を備え、その一方から入力信号をクロック信号Ckとして出力し、他方から、入力信号を反転した信号をクロック信号CkNとして出力する。なお、インバータ331は、特許請求の範囲に記載の第2のタイミング信号生成回路の一例である。

0071

このように、6つのラッチ回路のうち、遷移した状態に対応する1つのラッチ回路のみがホールド状態に移行する。また、インバータからなるマルチプレクサは、ホールド状態のラッチ回路の出力値のみを反転して、各ラッチ回路に帰還させる。この帰還信号の値は、状態が遷移した回数を計数した2進カウンタ回路310の計数値に該当する。

0072

[ラッチ回路の構成例]
図9は、第1の実施の形態におけるラッチ回路311の一構成例を示す回路図である。このラッチ回路311は、インバータ317、318および319を備える。インバータ318の入力端子は、ラッチ回路311の入力端子Dに接続され、インバータ318の出力端子はインバータ317の出力端子とインバータ319の入力端子とに接続される。インバータ317および319は、環状に接続される。また、インバータ317の入力端子とインバータ319の出力端子とは、ラッチ回路311の出力端子Qに接続される。また、インバータ318のイネーブル端子の電源側は、ビットABが入力される入力端子Gに接続され、接地側は、ビットABNが入力される入力端子GNに接続される。一方、インバータ319のイネーブル端子の電源側は、入力端子GNに接続され、接地側は入力端子Gに接続される。

0073

この構成により、ビットABが「1」で、ビットABNが「0」の場合にインバータ317および318は、インバータ318により反転された帰還信号FBを保持する。一方、ビットABが「0」で、ビットABNが「1」の場合に、ラッチ回路311は、帰還信号FBを透過する。

0074

[インバータの構成例]
図10は、第1の実施の形態におけるインバータ321の一構成例を示す回路図である。このインバータ321は、P型トランジスタ327および328と、N型トランジスタ329および330とを備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。

0075

P型トランジスタ327および328は、電源とN型トランジスタ329のドレインとの間において直列に接続される。N型トランジスタ327および328は、接地端子とP型トランジスタ328のドレインとの間において直列に接続される。また、P型トランジスタ327のゲートは、インバータ321のイネーブル端子ENに接続され、P型トランジスタ328およびN型トランジスタ329のゲートは、インバータ321の入力端子Aに共通に接続される。N型トランジスタ330のゲートは、インバータ321のイネーブル端子Eに接続され、P型トランジスタ328およびN型トランジスタ329のドレインは、インバータ321の出力端子Xに共通に接続される。

0076

この構成により、イネーブル端子ENに「0」が、イネーブル端子Eに「1」が入力された場合にインバータ321は、入力端子Aからの信号を反転して出力する。

0077

図11は、第1の実施の形態におけるインバータ321の真理値表の一例である。このインバータ321は、イネーブル端子ENに「0」が入力され、イネーブル端子Eに「1」が入力された場合に、入力端子Aからの信号を反転して出力端子Xから出力する。一方、イネーブル端子ENに「1」が入力され、イネーブル端子Eに「0」が入力された場合に、インバータ321は、不定値を出力端子Xから出力する。

0078

図12は、第1の実施の形態におけるラッチ回路311の真理値表の一例である。入力端子Gが「1」で、入力端子GNが「0」の場合に、ラッチ回路311は、直前の入力端子Dからの帰還信号の反転値を保持する。一方、入力端子Gが「0」で、入力端子GNが「1」の場合に、ラッチ回路311は、入力端子Dからの信号を透過する。

0079

図13は、第1の実施の形態におけるクロック信号生成部300の動作を説明するための表である。このクロック信号生成部300は、奇数回目に信号線の状態が遷移すると、「1」のクロック信号Ckを出力し、偶数回目に信号線の状態が遷移すると、「0」のクロック信号Ckを出力する。また、クロック信号生成部300は、クロック信号Ckを反転したクロック信号CkNを出力する。

0080

[分離部の構成例]
図14は、第1の実施の形態における分離部230の一構成例を示すブロック図である。この分離部230は、分離回路231、232、233、234、235および236を備える。これらの分離回路のそれぞれは、入力端子Dと、クロック端子CkおよびCkNと、出力端子Q1およびQ2とを備える。

0081

分離回路231の入力端子DにはビットABが入力され、分離回路232の入力端子DにはビットCBが入力される。分離回路233の入力端子DにはビットCAが入力され、分離回路234の入力端子DにはビットBAが入力される。また、分離回路235の入力端子DにはビットBCが入力され、分離回路236の入力端子DにはビットACが入力される。

0082

分離回路231、232、233、234、235および236のそれぞれのクロック端子Ckには、クロック信号Ckが入力され、クロック端子CkNには、クロック信号CkNが入力される。また、これらの分離回路のそれぞれの出力端子Q1およびQ2は、いずれも低速データデコーダ260および298に共通に接続される。

0083

分離回路のそれぞれは、クロック信号Ckが立ち上がる直前の入力端子Dの値を保持して出力端子Q1から出力し、また、クロック信号CkNが立ち上がる直前の入力端子Dの値を保持して出力端子Q2から出力する。

0084

また、分離回路231、232、233、234、235および236の出力端子Q1からは、ABX、CBX、CAX、BAX、BCX、ACXのビットが出力され、これらのビットからなるデータがステータスデータXに該当する。一方、分離回路231、232、233、234、235および236の出力端子Q2からは、ABY、CBY、CAY、BAY、BCY、ACYのビットが出力され、これらのビットからなるデータがステータスデータYに該当する。

0085

[分離回路の構成例]
図15は、第1の実施の形態における分離回路231の一構成例を示す回路図である。この分離回路231は、状態検出回路240および250を備える。状態検出回路240は、XOR(排他的論理和)ゲート241および245と、フリップフロップ242、243および244とを備える。状態検出回路250は、XORゲート251および255と、フリップフロップ252、253および254とを備える。

0086

フリップフロップ242、243、244、252、253および254のそれぞれは、入力端子Dと、クロック端子CLKと、出力端子QおよびQNとを備える。ここで、出力端子QNからは、出力端子Qの反転値が出力される。また、これらのフリップフロップとして例えば、D型フリップフロップが用いられる。フリップフロップ242の入力端子DはXORゲート241の出力端子に接続され、クロック端子CLKは、分離回路231の入力端子Dに接続される。また、フリップフロップ242の出力端子Qはフリップフロップ243の入力端子Dに接続され、出力端子QNは、XORゲート241の入力端子に接続される。

0087

フリップフロップ243のクロック端子CLKは、分離回路231のクロック端子Ckに接続され、出力端子Qはフリップフロップ244の入力端子Dに接続される。フリップフロップ244のクロック端子CLKは、分離回路231のクロック端子Ckに接続され、出力端子QはXORゲート245の入力端子に接続される。

0088

フリップフロップ252の入力端子DはXORゲート251の出力端子に接続され、クロック端子CLKは、分離回路231の入力端子Dに接続される。また、フリップフロップ252の出力端子Qはフリップフロップ253の入力端子Dに接続され、出力端子QNは、XORゲート251の入力端子に接続される。

0089

フリップフロップ253のクロック端子CLKは、分離回路231のクロック端子CkNに接続され、出力端子Qはフリップフロップ254の入力端子Dに接続される。フリップフロップ254のクロック端子CLKは、分離回路231のクロック端子CkNに接続され、出力端子QはXORゲート255の入力端子に接続される。

0090

また、XORゲート241、245、251および255は、入力値の排他的論理和を出力するものである。XORゲート241は、クロック信号Ckとフリップフロップ242の出力端子QNとの論理和を出力する。XORゲート245は、フリップフロップ243および244の出力端子Qの論理和を分離回路231の出力端子Q1に出力する。

0091

XORゲート251は、クロック信号CkNとフリップフロップ252の出力端子QNとの論理和を出力する。XORゲート255は、フリップフロップ253および254の出力端子Qの論理和を分離回路231の出力端子Q2に出力する。

0092

図16は、第1の実施の形態における状態検出回路240および250の真理値表の一例である。状態検出回路240は、クロック信号Ckが立ち上がる直前の入力端子Dの値を保持し、その保持値を出力する。一方、状態検出回路250は、クロック信号CkNが立ち上がる直前の入力端子Dの値を保持し、その保持値を出力する。

0093

図17は、第1の実施の形態における低速データデコーダ260の一構成例を示す回路図である。この低速データデコーダ260は、フリップフロップ261、262、263、264、265および266と、セイムフェーズ生成部270と、データフェーズ生成部280と、OR(論理和)ゲート267とを備える。

0094

フリップフロップ261、262、263、264、265および266のそれぞれは、入力端子D、クロック端子CLKおよび出力端子Qを備える。これらのフリップフロップとして例えば、D型フリップフロップが用いられる。フリップフロップ261、262、263、264、265および266の入力端子Dには、ABX、CBX、CAX、BAX、BCXおよびACXのビットが入力される。また、これらのフリップフロップのクロック端子CLKには、クロック信号CkNが入力され、出力端子Qは、セイムフェーズ生成部270およびデータフェーズ生成部280に共通に接続される。これらのフリップフロップにより、ステータスデータXがクロック信号CkNに同期して保持される。

0095

セイムフェーズ生成部270は、ステータスデータXおよびYから、S_phase1を生成するものである。データフェーズ生成部280は、ステータスデータXおよびYから、D_phase1を生成するものである。ORゲート267は、ビットCBY、BAYおよびACYの論理和を、Polarity1として出力するものである。ここで、Polarity1は、データ信号DATA1の1ビット目であり、S_phase1は2ビット目であり、D_phase1は3ビット目に該当する。

0096

なお、低速データデコーダ298の構成は、低速データデコーダ260と同様である。ただし、低速データデコーダ298においては、ステータスデータXの代わりにステータスデータYがフリップフロップに入力され、ステータスデータYの代わりにステータスデータXがセイムデータ生成部等に入力される。また、クロック信号CkNの代わりにクロック信号Ckが入力される。

0097

[セイムフェーズ生成部の構成例]
図18は、第1の実施の形態におけるセイムフェーズ生成部270の一構成例を示す回路図である。このセイムフェーズ生成部270は、AND(論理積)ゲート271、272、273、274、275および276と、ORゲート277、278および279とを備える。

0098

ANDゲート271、272、273、274、275および276は、入力値の論理積を出力するものである。ANDゲート271は、ABXとBAYとの論理積をORゲート277に出力する。ANDゲート272は、CBXとBCYとの論理積をORゲート277に出力する。ANDゲート273は、CAXとACYとの論理積をORゲート277に出力する。ANDゲート274は、BAXとABYとの論理積をORゲート278に出力する。ANDゲート275は、BCXとCBYとの論理積をORゲート278に出力する。ANDゲート276は、ACXとCAYとの論理積をORゲート278に出力する。

0099

ORゲート277、278および279は、入力値の論理和を出力するものである。ORゲート277は、ANDゲート271、272および273の出力値の論理和をORゲート279に出力し、ORゲート278は、ANDゲート274、275および276の出力値の論理和をORゲート279に出力する。ORゲート279は、ORゲート277および278の出力値の論理和をS_phase1として出力する。

0100

[データフェーズ生成部の構成例]
図19は、第1の実施の形態におけるデータフェーズ生成部280の一構成例を示す回路図である。このデータフェーズ生成部280は、ANDゲート281、282、283、284、285、286、289、290、291、292、293および294と、ORゲート287、288、295、296および297とを備える。

0101

ANDゲート281、282、283、284、285、286、289、290、291、292、293および294は、入力値の論理積を出力するものである。ANDゲート281は、ABXおよびACYの論理積をORゲート287へ出力し、ANDゲート282は、CBXおよびABYの論理積をORゲート287へ出力する。ANDゲート283は、CAXおよびCBYの論理積をORゲート287へ出力し、ANDゲート284は、BAXおよびCAYの論理積をORゲート288へ出力する。ANDゲート285は、BCXおよびBAYの論理積をORゲート288へ出力し、ANDゲート286は、ACXおよびBCYの論理積をORゲート288へ出力する。

0102

ORゲート287、288、295、296および297は、入力値の論理和を出力するものである。ORゲート287は、ANDゲート281、282および283の出力値の論理和をORゲート297に出力する。ORゲート288は、ANDゲート284、285および286の出力値の論理和をORゲート297に出力する。

0103

ANDゲート289は、ABXおよびCAYの論理積をORゲート295へ出力し、ANDゲート290は、CBXおよびBAYの論理積をORゲート295へ出力する。ANDゲート291は、CAXおよびBCYの論理積をORゲート295へ出力し、ANDゲート292は、BAXおよびACYの論理積をORゲート296へ出力する。ANDゲート293は、BCXおよびABYの論理積をORゲート296へ出力し、ANDゲート294は、ACXおよびCBYの論理積をORゲート296へ出力する。

0104

ORゲート295は、ANDゲート289、290および291の出力値の論理和をORゲート297に出力する。ORゲート296は、ANDゲート292、293および294の出力値の論理和をORゲート297に出力する。ORゲート297は、ORゲート287、288、295および296の出力値の論理和をD_phase1として出力する。

0105

図20は、第1の実施の形態における低速データデコーダ260の真理値表の一例である。低速データデコーダ260は、状態Xから状態Yへの遷移パターンを示す3ビットのデータ信号DATA1を生成する。同図において、状態Xの列における信号名称は、その名称のビットのみが「1」の状態Xを示し、状態Yの列における信号名称は、その名称のビットのみが「1」の状態Yを示す。6つの状態のいずれかから、それ以外の状態への遷移パターンは30通りあるが、これらが5つの群に分類され、それぞれに異なるデータ信号が割り当てられる。

0106

例えば、ABXのみが「1」の状態Xから、CBYのみが「1」の状態Yへ遷移した場合には、「110」のDATA1が生成される。同様に、遷移パターンに基づいて、「000」、「101」、「010」または「100」のDATA1が生成される。

0107

[受信回路の動作例]
図21は、第1の実施の形態における受信回路200の動作の一例を示すフローチャートである。この動作は、例えば、受信回路200が受信信号を受信するたびに実行される。

0108

受信回路200は、3値の受信信号を2値データに変換する3値2値変換処理を行い(ステップS901)、2値データをワンホットのステータスデータにデコードする(ステップS902)。受信回路200は、ステータスデータからクロック信号を生成し(ステップS903)、ステータスデータをステータスデータXとステータスデータYとに分離する(ステップS904)。そして、受信回路200は、分離したステータスデータXおよびYからデータ信号を生成する(ステップS905)。ステップS905の後、受信回路200は、受信動作を終了する。

0109

図22は、第1の実施の形態における受信回路200の動作の一例を示すタイミングチャートである。高速データデコーダ220は、タイミングT1−1、T2−1、T1−2、T2−2などのそれぞれにおいて状態が遷移する2値データをステータスデータに変換する。クロック信号生成部300は、状態が遷移するたびに値が反転するクロック信号Ckと、そのクロック信号Ckを反転したクロック信号CkNとを生成する。

0110

また、分離部230は、クロック信号Ckの立上りの直前の状態を示すステータスデータXと、クロック信号CkNの立上りの直前の状態を示すステータスデータYとにステータスデータを分離する。例えば、タイミングT1−1においてクロック信号Ckが立ち上がり、次いでタイミングT2−1においてクロック信号CkNが立ち上がり、T1−1においてABからCBに遷移し、T2−1においてCBからACに遷移するものとする。この場合、ABまたはACを示すステータスデータXと、CBを示すステータスデータYとに分離される。

0111

そして、低速データデコーダ260は、ステータスデータXからステータスデータYへの遷移パターンに対応するデータ信号DATA1を生成し、クロック信号CkNに同期して出力する。一方、低速データデコーダ298は、ステータスデータYからステータスデータXへの遷移パターンに対応するデータ信号DATA2を生成してクロック信号Ckに同期して出力する。

0112

このように、低速データデコーダ260は、クロック信号Ckの前後の状態から生成したデータ信号DATA1をクロック信号CkNに同期して出力している。このため、クロック信号Ckが立ち上がるタイミング(T1−1など)と、データ信号DATA1が出力されるタイミング(T2−1など)とは、位相がクロック信号CkまたはCkNの1/2周期分ずれている。このため、後段の処理回路130は、クロック信号Ckに同期して、データ信号DATA1を確実に取り込むことができる。同様に、低速データデコーダ298は、データ信号DATA2をクロック信号Ckに同期して出力しているため、処理回路130は、位相が1/2周期分ずれたクロック信号CkNに同期して、データ信号DATA2を確実に取り込むことができる。また、データ信号DATA1およびDATA2のそれぞれの転送速度は、元の受信信号の転送速度の半分であるため、処理回路130は、送信側よりも低い周波数の駆動クロック信号によりデータ信号を処理することができる。

0113

図23は、比較例における受信回路の動作の一例を示すタイミングチャートである。この比較例の受信回路は、特許文献1に記載のように、状態が遷移するたびに反転するクロック信号を遅延させて、データ信号とともに送信するものとする。この比較例では、クロック信号を遅延させる遅延素子の遅延時間にばらつきがあると、後段の回路がデータの取込みに失敗するおそれがある。

0114

これに対して、受信回路200は、図22に例示したように、クロック信号を遅延させておらず、データ信号の出力のタイミングとクロック信号が立ち上がるタイミングとが1/2周期分ずれているため、後段の処理回路130はデータを確実に取り込むことができる。

0115

このように、本技術の第1の実施の形態によれば、受信回路200は、クロック信号Ckの立上りの前後の状態から得たデータ信号をクロック信号CkNに同期して出力するため、Ckの立上りと異なるタイミングでデータ信号を出力することができる。このデータ信号の出力タイミングではデータ信号の値が安定していないが、その出力タイミングと異なるタイミングを示すクロック信号Ckに同期して後段の処理回路がデータ信号を取り込むことにより、値が安定したデータ信号を取り込むことができる。

0116

[第1の変形例]
上述の第1の実施の形態では、クロック信号生成部300は、ラッチ回路およびインバータからなる2進カウンタ回路310により、クロック信号を生成していた。しかし、状態が遷移するたびに計数を行う2進カウンタ回路であれば、ラッチ回路を用いない2進カウンタによりクロック信号を生成することもできる。例えば、クロック信号生成部300は、バッファおよびインバータからなる2進カウンタ回路によりクロック信号を生成することもできる。第1の実施の形態の第1の変形例におけるクロック信号生成部300は、バッファおよびインバータからなる2進カウンタ回路によりクロック信号を生成する点において第1の実施の形態と異なる。

0117

図24は、第1の実施の形態の第1の変形例におけるクロック信号生成部300の一構成例を示す回路図である。第1の変形例のクロック信号生成部300は、2進カウンタ回路310の代わりに2進カウンタ回路340を備える点において第1の実施の形態と異なる。

0118

2進カウンタ回路340は、バッファ341、351、361、371、381および391と、インバータ342乃至347とを備える。また、2進カウンタ回路340は、インバータ352乃至357、362乃至367と、372乃至377と、382乃至387と、392乃至397とを備える。

0119

インバータのそれぞれと、バッファのそれぞれは、差動入力のイネーブル端子を備える。バッファのそれぞれは、入力信号を反転しない点以外は、インバータと同様の構成である。

0120

バッファ341と、インバータ342乃至347とからなる1行目の各素子の電源側のイネーブル端子にビットABNが入力され、接地側のイネーブル端子にビットABが入力される。バッファ351と、インバータ352乃至357とからなる2行目の各素子の電源側のイネーブル端子にビットCBNが入力され、接地側のイネーブル端子にビットCBが入力される。バッファ361と、インバータ362乃至367とからなる3行目の各素子の電源側のイネーブル端子にビットCANが入力され、接地側のイネーブル端子にビットCAが入力される。

0121

また、バッファ371と、インバータ372乃至377とからなる4行目の各素子の電源側のイネーブル端子にビットBANが入力され、接地側のイネーブル端子にビットBAが入力される。バッファ381と、インバータ382乃至387とからなる5行目の各素子の電源側のイネーブル端子にビットBCNが入力され、接地側のイネーブル端子にビットBCが入力される。バッファ391と、インバータ392乃至397とからなる6行目の各素子の電源側のイネーブル端子にビットACNが入力され、接地側のイネーブル端子にビットACが入力される。ここで、バッファ351は2列目に、バッファ361は3列目に、バッファ371は4列目に、バッファ381は5列目に、バッファ391は6列目に配置される。

0122

また、バッファ341などの1列目の各素子の出力端子は、1行目の素子の入力端子に接続される。バッファ351などの2列目の各素子の出力端子は、2行目の素子の入力端子に接続される。バッファ361などの3列目の各素子の出力端子は、3行目の素子の入力端子に接続される。バッファ371などの4列目の各素子の出力端子は、4行目の素子の入力端子に接続される。バッファ381などの5列目の各素子の出力端子は、5行目の素子の入力端子に接続される。バッファ391などの6列目の各素子の出力端子は、6行目の素子の入力端子に接続される。また、インバータ347などの7列目の各素子の出力端子は、インバータ331の入力端子に接続される。このような構成により、クロック信号Ckが生成される。

0123

このように、本技術の第1の実施の形態における第1の変形例によれば、バッファおよびインバータからなる2進カウンタ回路340をクロック信号生成部300に設けたため、ラッチ回路を用いずにクロック信号を生成することができる。

0124

[第2の変形例]
上述の第1の実施の形態では、分離部230がステータスデータを2つに分離して、それらの分離したデータからデータ信号DATA1等を生成していたが、分離部230を設けない構成とすることもできる。第1の実施の形態の受信回路200は、分離部230を用いずにデータ信号を生成する点において第1の実施の形態と異なる。

0125

図25は、第1の実施の形態の第2の変形例における受信回路200の一構成例を示すブロック図である。この第2の変形例の受信回路200は、分離部230を備えず、低速データデコーダ260および298の代わりに、低速データデコーダ400および401を備える点において第1の実施の形態と異なる。

0126

低速データデコーダ400は、高速データデコーダ220からのステータスデータおよび反転ステータスデータから、データ信号DATA1を生成するものである。低速データデコーダ401は、高速データデコーダ220からのステータスデータおよび反転ステータスデータから、データ信号DATA2を生成するものである。

0127

また、第2の変形例のクロック信号生成部300は、クロック信号Ckを低速データデコーダ400に供給し、クロック信号CkNを低速データデコーダ401に供給する。

0128

図26は、第1の実施の形態の第2の変形例における低速データデコーダ400の一構成例を示すブロック図である。この低速データデコーダ400は、遷移パターン分類回路410、420および430を備える。遷移パターン分類回路410、420および430は、ステータスデータおよび反転ステータスデータから、状態の遷移パターンを分類するものである。遷移パターン分類回路410は、分類した結果を示すビットOUT1を処理回路130に出力し、遷移パターン分類回路420は、分類した結果を示すビットOUT2を処理回路130に出力する。遷移パターン分類回路430は、分類した結果を示すビットOUT3を処理回路130に出力する。これらのOUT1乃至OUT3からなるデータがデータ信号DATA1に該当する。

0129

図27は、第1の実施の形態の第2の変形例における1ビット目を出力する遷移パターン分類回路410の一構成例を示す回路図である。この遷移パターン分類回路410は、インバータ411−1と、XORゲート411−2と、インバータ411−3、411−4および411−5と、XORゲート411−6と、インバータ411−7とを備え、これらは1行目に配列される。また、遷移パターン分類回路410は、XORゲート412−1と、インバータ412−2と、XORゲート412−3と、インバータ412−4、412−5、412−6および412−7とを備え、これらは2行目に配列される。また、遷移パターン分類回路410は、インバータ413−1と、XORゲート413−2と、インバータ413−3と、XORゲート413−4と、インバータ413−5、413−6および413−7とを備え、これらは3行目に配列される。

0130

また、遷移パターン分類回路410は、インバータ414−1および414−2と、XORゲート414−3と、インバータ414−4と、XORゲート414−5と、インバータ414−6および413−7とを備え、これらは4行目に配列される。また、遷移パターン分類回路410は、インバータ415−1、415−2および415−3と、XORゲート415−4と、インバータ415−5と、XORゲート415−6と、インバータ415−7とを備え、これらは5行目に配列される。また、遷移パターン分類回路410は、XORゲート416−1と、インバータ416−2乃至416−4と、XORゲート416−5と、インバータ416−6および416−7とを備え、これらは6行目に配列される。また、遷移パターン分類回路410は、インバータ417−1乃至417−7を備える。

0131

6行目までのインバータおよびXORゲートは、差動入力のイネーブル端子を備える。イネーブル端子への信号に応じたXORゲートの動作は、反転の代わりに、排他的論理和を出力する点以外は、インバータと同様である。1行目の素子の電源側のイネーブル端子には、ABNが入力され、接地側のイネーブル端子にはABが入力される。2行目の素子の電源側のイネーブル端子には、CBNが入力され、接地側のイネーブル端子にはCBが入力される。

0132

また、3行目の素子の電源側のイネーブル端子には、CANが入力され、接地側のイネーブル端子にはCAが入力される。4行目の素子の電源側のイネーブル端子には、BANが入力され、接地側のイネーブル端子にはBAが入力される。5行目の素子の電源側のイネーブル端子には、BCNが入力され、接地側のイネーブル端子にはBCが入力される。6行目の素子の電源側のイネーブル端子には、ACNが入力され、接地側のイネーブル端子にはACが入力される。

0133

1列目の素子の出力端子のそれぞれは、インバータ417−1の入力端子に接続され、インバータ417−1の出力端子は、1行目の素子のそれぞれの入力端子に接続される。2列目の素子の出力端子のそれぞれは、インバータ417−2の入力端子に接続され、インバータ417−2の出力端子は、2行目の素子のそれぞれの入力端子に接続される。3列目の素子の出力端子のそれぞれは、インバータ417−3の入力端子に接続され、インバータ417−3の出力端子は、3行目の素子のそれぞれの入力端子に接続される。

0134

また、4列目の素子の出力端子のそれぞれは、インバータ417−4の入力端子に接続され、インバータ417−4の出力端子は、4行目の素子のそれぞれの入力端子に接続される。5列目の素子の出力端子のそれぞれは、インバータ417−5の入力端子に接続され、インバータ417−5の出力端子は、5行目の素子のそれぞれの入力端子に接続される。6列目の素子の出力端子のそれぞれは、インバータ417−6の入力端子に接続され、インバータ417−6の出力端子は、6行目の素子のそれぞれの入力端子に接続される。また、7列目のインバータの出力端子のそれぞれは、インバータ417−7の入力端子に接続され、インバータ417−1は、OUT1を出力する。また、XORゲートのそれぞれの入力端子の一方には、クロック信号Ckが入力される。

0135

図28は、第1の実施の形態の第2の変形例における2ビット目を出力する遷移パターン分類回路420の一構成例を示す回路図である。この遷移パターン分類回路420には、遷移パターン分類回路410と同様に7行×7列の素子が配列されているが、XORゲートの位置が遷移パターン分類回路410と異なる。

0136

1行目において5列目と6列目とにXORゲートが配置され、2行目において1列目と6列目とにXORゲートが配置される。3行目において1列目と2列目にXORゲートが配置され、4行目において2列目と3列目とにXORゲートが配置される。5行目において3列目と4列目とにXORゲートが配置され、6行目において4列目と5列目にXORゲートが配置される。

0137

図29は、第1の実施の形態の第2の変形例における3ビット目を出力する遷移パターン分類回路430の一構成例を示す回路図である。この遷移パターン分類回路430には、遷移パターン分類回路410と同様に7行×7列の素子が配列されているが、XORゲートの位置が遷移パターン分類回路410と異なる。

0138

1行目において2列目と3列目とにXORゲートが配置され、2行目において3列目と4列目とにXORゲートが配置される。3行目において4列目と5列目にXORゲートが配置され、4行目において5列目と6列目とにXORゲートが配置される。5行目において1列目と6列目とにXORゲートが配置され、6行目において1列目と2列目にXORゲートが配置される。このような構成により、ステータスデータXおよびYから、それらの状態の遷移パターンに対応する値のデータ信号DATA1が生成される。

0139

なお、低速データデコーダ401の構成は、クロック信号Ckの代わりにクロック信号CkNが入力される点以外は、低速データデコーダ400と同様である。また、図27乃至図29に例示した回路は、6状態5遷移信号の遷移パターンに対応した回路の一例であり、インバータやXORゲートの配置や個数を変更することにより、6状態5遷移信号以外の受信信号(6状態2遷移信号など)に対応することができる。

0140

このように、本技術の第1の実施の形態における第2の変形例によれば、低速データデコーダ400および401が、遷移パターンに対応するデータ信号を生成するため、分離部230を設ける必要がなくなる。

0141

<2.第2の実施の形態>
上述の第1の実施の形態において受信回路200は、受信信号を、転送速度が半分の2系統のデータ信号に分離していたが、転送速度が1/4の4系統のデータ信号に分離してもよい。第2の実施の形態の受信回路200は、受信信号を4系統のデータ信号に分離する点において第1の実施の形態と異なる。

0142

図30は、第2の実施の形態における受信回路200の一構成例を示すブロック図である。この第2の実施の形態の受信回路200は、分離部230を備えず、クロック信号生成部300の代わりにクロック信号生成部450を備える点において第1の実施の形態と異なる。また、第2の実施の形態の受信回路200は、低速データデコーダ260および298の代わりに低速データデコーダ400、401、402および403を備える点において第1の実施の形態と異なる。

0143

クロック信号生成部450は、受信信号が遷移するたびに、クロック信号D0N、D1N、D2NおよびD3Nのいずれかを順を選択して反転する。このクロック信号生成部450は、クロック信号D0Nを低速データデコーダ400に供給し、クロック信号D1Nを低速データデコーダ401に供給する。また、クロック信号生成部450は、クロック信号D2Nを低速データデコーダ402に供給し、クロック信号D3Nを低速データデコーダ403に供給する。また、クロック信号生成部450は、データ信号DATA1に対応する信号としてクロック信号D1Nを処理回路130に供給し、データ信号DATA2に対応する信号としてクロック信号D2Nを処理回路130に供給する。クロック信号生成部450は、データ信号DATA3に対応する信号としてクロック信号D3Nを処理回路130に供給し、データ信号DATA4に対応する信号としてクロック信号D0Nを処理回路130に供給する。

0144

第2の実施の形態の処理回路130は、クロック信号D1Nに同期してデータ信号DATA1を取り込み、クロック信号D2Nに同期してデータ信号DATA2を取り込む。また、処理回路130は、クロック信号D3Nに同期してデータ信号DATA3を取り込み、クロック信号D0Nに同期してデータ信号DATA4を取り込む。なお、低速データデコーダ401、402および403は、第1の実施の形態の第2の変形例における低速データデコーダ400と同様の構成である。低速データデコーダ402は、データ信号DATA3を生成し、低速データデコーダ403は、データ信号DATA4を生成して処理回路130へ出力する。

0145

図31は、第2の実施の形態におけるクロック信号生成部450の一構成例を示す回路図である。このクロック信号生成部450は、前段カウンタ回路460と、後段カウンタ回路480と、インバータ451と、バッファ452および453と、カウンタ値デコーダ454とを備える。

0146

前段カウンタ回路460および後段カウンタ480からなる回路は、状態が遷移するたびに2ビットの計数値を計数する4進のジョンソンカウンタ回路として動作する。

0147

前段カウンタ回路460は、ステータスデータおよび反転ステータスデータと、帰還信号FB2とから、帰還信号FB1を生成して後段カウンタ回路480およびバッファ452に出力する。後段カウンタ回路480は、ステータススデータおよび反転ステータスデータと、帰還信号FB1とから、出力信号を生成してインバータ451およびバッファ453に供給する。

0148

インバータ451は、後段カウンタ回路480の出力信号を反転させて帰還信号FB2として前段カウンタ回路460に出力する。バッファ452は、帰還信号FB1をクロック信号Ck_R4H1としてカウンタ値デコーダ454に供給する。バッファ453は、後段カウンタ回路480の出力信号をクロック信号Ck_R4H2としてカウンタ値デコーダ454に供給する。

0149

カウンタ値デコーダ454は、クロック信号Ck_R4H1およびクロック信号Ck_R4H2を、クロック信号D0N、D1N、D2NおよびD3Nに変換するものである。

0150

図32は、第2の実施の形態における前段カウンタ回路460の一構成例を示す回路図である。この前段カウンタ回路460は、ラッチ回路461、462、463、464、465および466と、インバータ467、468、469、470、471および472とを備える。これらの回路や素子の接続は、インバータからの出力の代わりに、帰還信号FB1がラッチ回路に入力される点以外は、2進カウンタ回路310と同様である。なお、後段カウンタ回路480の構成は、帰還信号FB2の代わりに帰還信号FB1がラッチ回路に入力される点以外は前段カウンタ回路460と同様である。

0151

図33は、第2の実施の形態におけるカウンタ値デコーダ454の真理値表の一例である。クロック信号Ck_R4H1およびCk_R4H2がいずれも「0」である場合に、カウンタ値デコーダ454は、クロック信号D0Nのみを「1」にする。クロック信号Ck_R4H1が「0」でCk_R4H2が「1」である場合に、カウンタ値デコーダ454は、クロック信号D1Nのみを「1」にする。クロック信号Ck_R4H1が「1」でCk_R4H2が「0」である場合に、カウンタ値デコーダ454は、クロック信号D2Nのみを「1」にする。また、クロック信号Ck_R4H1およびCk_R4H2がいずれも「1」である場合に、カウンタ値デコーダ454は、クロック信号D3Nのみを「1」にする。

0152

前述したように、前段カウンタ回路460および480からなる4進カウンタ回路は、状態が遷移するたびに2ビットの計数値(クロック信号Ck_R4H1およびCk_R4H2)を計数する。そして、カウンタ値デコーダ454は、計数値が計数されるたびに、クロック信号D0N、D1N、D2NおよびD3Nのいずれかを順に選択して、その信号のみを「1」にする。この結果、状態が遷移するたびに、クロック信号D0N、D1N、D2NおよびD3Nのいずれか1つが選択されて、その信号のみが「1」となる。これらのクロック信号D0N、D1N、D2NおよびD3Nの位相は、互いに異なり、周波数は、送信側のクロック信号Ck_D0の1/4である。

0153

なお、受信回路200は、受信信号をp(pは5以上の整数)系統にデータ信号に分離してもよい。この場合、低速データデコーダ400と同様の回路をp個設け、クロック信号生成部450は、4進カウンタ回路の代わりにp進カウンタ回路により、互いに位相の異なるp個のクロック信号を生成すればよい。

0154

このように、本技術の第2の実施の形態によれば、受信回路200は、転送速度が1/4の4系統のデータ信号に分離するため、処理回路130は、送信側の1/4の速度で並列にデータ信号を処理することができる。

0155

<3.第3の実施の形態>
上述の第1の実施の形態では、受信回路200がデータ信号およびクロック信号を生成していたが、受信回路200の代わりに、後段の処理回路がデータ信号を生成してもよい。第3の実施の形態の電子装置100は、受信回路200の代わりに、後段の処理回路がデータ信号を生成する点において第1の実施の形態と異なる。

0156

図34は、第3の実施の形態における電子装置100の一構成例を示すブロック図である。第3の実施の形態の電子装置100は、送信回路120、受信回路200および処理回路130の代わりに送信回路121、受信回路201および処理回路131を備える点において第1の実施の形態と異なる。

0157

送信回路121は、6状態5遷移信号の代わりに、6状態2遷移信号を送信する点において第1の実施の形態の送信回路120と異なる。また、受信回路201は、ステータスデータを2つに分離してクロック信号CkおよびCkNとともに処理回路131に供給する。処理回路131は、低速データデコーダ260等と同様の機能を有し、受信回路131からのステータスデータとクロック信号とからデータ信号を生成する。

0158

図35は、第3の実施の形態における受信回路201の一構成例を示すブロック図である。第3の実施の形態の受信回路201は、低速データデコーダ260および298を備えず、分離部230およびクロック信号生成部300の代わりに分離部520およびクロック信号生成部510を備える点において第1の実施の形態と異なる。このクロック信号生成部510は、ORゲート511を備える。

0159

ORゲート511は、ビットDaN、DbNおよびDcNの論理和の信号をクロック信号Ckとして出力し、また、その論理和の反転値の信号をクロック信号CkNとして出力するものである。

0160

分離部520は、高速データデコーダからのステータスデータを2系統に分離して処理回路131に供給するものである。

0161

図36は、第3の実施の形態における6状態2遷移信号の状態遷移図の一例である。例えば、受信信号D、EおよびFの値が、「+、−、0」の状態に、状態番号「0」が割り当てられ、「0、−、+」の状態に、状態番号「1」が割り当てられる。受信信号A、BおよびCの値が、「−、0、+」の状態に、状態番号「2」が割り当てられ、「−、+、0」の状態に、状態番号「3」が割り当てられる。また、受信信号A、BおよびCの値が、「0、+、−」の状態に、状態番号「4」が割り当てられ、「+、0、−」の状態に、状態番号「5」が割り当てられる。これらの6つの状態のいずれか1つから、それ以外の状態へ遷移する遷移パターンは2通りの群に分類され、それぞれに「0」または「1」のデータ信号が割り当てられる。送信回路121は、データ信号を送信する際に、そのデータ信号に対応する遷移パターンで状態を遷移させる。

0162

例えば、送信回路121は、「0」のデータ信号を送信する際に、クロック信号に同期して状態0を状態1へ遷移させる。続けて、「0」のデータ信号を送信する際に送信回路121は、クロック信号に同期して状態1を状態2へ遷移させる。次いで、「1」のデータ信号を送信する際に送信回路121は、クロック信号に同期して状態2を状態1へ遷移させる。

0163

図37は、第3の実施の形態における分離部520の一構成例を示す回路図である。この分離部520は、6進カウンタ回路521を備える。この6進カウンタ回路521は、インバータ522、523、524、525、526および527と、ラッチ回路530、531、532、533、534および535と、状態遷移制限回路540とを備える。

0164

ラッチ回路530、531、532、533、534および535には、ステータスデータおよび反転ステータスデータからなるデコード信号が入力される。また、ラッチ回路530、531および532には、ラッチ回路533、534および535から帰還した帰還信号が入力される。一方、ラッチ回路533、534および535には、状態遷移制限回路からのビットx、yおよびzが入力される。

0165

デコード信号が偶数番目の状態を示す場合にラッチ回路530、531および532は、帰還信号を反転させて保持し、その保持値をビットr、sおよびtとして状態遷移制限回路540へ出力する。一方、デコード信号が奇数番目の状態を示す場合にラッチ回路533、534および535は、入力信号を反転させて保持し、その保持値を帰還信号としてラッチ回路530、531および532へ出力する。また、ラッチ回路533、534および535は、帰還信号をインバータ525、526および527にも出力する。

0166

状態遷移制限回路540は、ビットr、sおよびtの示す状態の遷移パターンを6状態2遷移信号における2通りの特定のパターンに制限するものである。状態遷移制限回路540は、遷移パターンが特定のパターンであれば、ビットr、sおよびtをビットx、yおよびzとしてインバータ522、523および524とラッチ回路533、534および535とに出力する。一方、遷移パターンが特定のパターンでなければ、状態遷移制限回路540は、それらの信号の出力を遮断する。このように遷移パターンを制限することにより、電源投入時やノイズ混入時に、無効な入力信号が生じても、その入力信号を遮断することができる。

0167

インバータ522、523および524は、ビットx、yおよびzを反転して、X、YおよびZとして出力する。これらのビットX、YおよびZからなるデータは、偶数番目の状態を示す。インバータ525、526および527は、ラッチ回路533、534および535からの帰還信号を反転して、U、VおよびWとして出力する。これらのビットUVおよびWからなるデータは、奇数番目の状態を示す。なお、インバータ522、523および524からなる回路は、特許請求の範囲に記載の第1の反転部の一例であり、インバータ525、526および527からなる回路は、特許請求の範囲に記載の第2の反転部の一例である。

0168

また、X、YおよびZと、U、VおよびWとからなるデータは、デコード信号の示す状態が遷移するたびに計数される6進カウンタ回路521の計数値を示す。

0169

図38は、第3の実施の形態におけるラッチ回路530および533の一構成例を示す回路図である。同図におけるaは、ラッチ回路530の一構成例を示す回路図である。このラッチ回路530は、インバータ530−1、530−2、530−3、530−4、530−5、530−6および530−7を備える。インバータ530−7以外のインバータのそれぞれは、差動入力のイネーブル端子を備える。なお、ラッチ回路531および532の構成は、ラッチ回路530と同様である。

0170

インバータ530−1のイネーブル端子の電源側にABNが入力され、接地側にABが入力される。インバータ530−2のイネーブル端子の電源側にCANが入力され、接地側にCAが入力される。インバータ530−3のイネーブル端子の電源側にBCNが入力され、接地側にBCが入力される。また、インバータ530−1の入力端子はラッチ回路533に接続され、インバータ530−2の入力端子はラッチ回路534に接続され、インバータ530−3の入力端子はラッチ回路535に接続される。インバータ530−1、530−2および530−3のそれぞれの出力端子は、インバータ530−7の入力端子に接続される。

0171

これらのインバータ530−1、530−2および530−3からなる回路は、デコード信号が偶数番目の状態を示す場合に帰還信号を選択し、その選択した信号を反転させてインバータ530−7に出力するマルチプレクサとして機能する。

0172

また、インバータ530−4のイネーブル端子の電源側にCBNが入力され、接地側にCBが入力される。インバータ530−5のイネーブル端子の電源側にBANが入力され、接地側にBAが入力される。インバータ530−6のイネーブル端子の電源側にACNが入力され、接地側にACが入力される。また、インバータ530−4、530−5および530−6のそれぞれの入力端子は、インバータ530−7の出力端子に接続される。インバータ530−4、530−5および530−6のそれぞれの出力端子は、インバータ530−7の入力端子に接続される。インバータ530−7の出力端子は、状態遷移制限回路540にも接続される。

0173

これらのインバータ530−4、530−5、530−6および530−7からなる回路は、デコード信号が奇数番目の状態を示す場合に前段のマルチプレクサからの信号を保持するホールド回路として機能する。

0174

図38におけるbは、ラッチ回路533の一構成例を示す回路図である。このラッチ回路530は、インバータ533−1、533−2、533−3、533−4、533−5、533−6および533−7を備える。このラッチ回路533の構成は、インバータのイネーブル端子に入力される信号が異なる点以外は、ラッチ回路531と同様である。また、ラッチ回路534および535の構成は、ラッチ回路533と同様である。

0175

インバータ533−1のイネーブル端子の電源側にCBNが入力され、接地側にCBが入力される。インバータ533−2のイネーブル端子の電源側にBANが入力され、接地側にBAが入力される。インバータ533−3のイネーブル端子の電源側にACNが入力され、接地側にACが入力される。

0176

インバータ533−4のイネーブル端子の電源側にABNが入力され、接地側にABが入力される。インバータ533−5のイネーブル端子の電源側にCANが入力され、接地側にCAが入力される。インバータ533−6のイネーブル端子の電源側にBCNが入力され、接地側にBCが入力される。

0177

図39は、第3の実施の形態における状態遷移制限回路540の一構成例を示す回路図である。この状態遷移制限回路540は、ブービートラップ回路541、542および543を備える。

0178

ブービートラップ回路541は、10個のN型トランジスタ541−1乃至541−10を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。

0179

N型トランジスタ541−1、541−4、541−6および541−8は、電源と接地端子との間において直列に接続される。また、N型トランジスタ541−3、541−5、541−7および541−10は、電源と接地端子との間において直列に接続される。トランジスタ541−2は、電源とトランジスタ541−4との間において、トランジスタ541−1と並列に接続される。トランジスタ541−9は、接地端子とトランジスタ541−7との間において、トランジスタ541−10と並列に接続される。

0180

トランジスタ541−1、541−5、541−6および541−10のゲートは、yを出力する出力端子に接続される。トランジスタ541−2、541−3、541−8および541−9のゲートは、zを出力する出力端子に接続される。トランジスタ541−4および541−7のゲートは、rが入力される入力端子に接続される。また、トランジスタ541−4および541−6の接続点と、トランジスタ541−5および541−7の接続点とは、xを出力する接続点に接続される。

0181

また、ブービートラップ回路542は、10個のN型トランジスタ542−1乃至542−10を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。これらのトランジスタの接続は、状態遷移制限回路540の入出力端子との接続先が異なる点以外は、ブービートラップ回路541と同様である。

0182

トランジスタ542−1、542−5、542−6および542−10のゲートは、zを出力する出力端子に接続される。トランジスタ542−2、542−3、542−8および542−9のゲートは、xを出力する出力端子に接続される。トランジスタ542−4および542−7のゲートは、sが入力される入力端子に接続される。トランジスタ542−4および542−6の接続点と、トランジスタ542−5および542−7の接続点とは、yを出力する接続点に接続される。

0183

また、ブービートラップ回路543は、10個のN型トランジスタ543−1乃至543−10を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。これらのトランジスタの接続は、状態遷移制限回路540の入出力端子との接続先が異なる点以外は、ブービートラップ回路541と同様である。

0184

トランジスタ543−1、543−5、543−6および543−10のゲートは、xを出力する出力端子に接続される。トランジスタ543−2、543−3、543−8および543−9のゲートは、yを出力する出力端子に接続される。トランジスタ543−4および543−7のゲートは、tが入力される入力端子に接続される。トランジスタ543−4および543−6の接続点と、トランジスタ543−5および543−7の接続点とは、zを出力する接続点に接続される。

0185

なお、図39に例示した状態遷移制限回路540の構成は、6状態2遷移信号の2通りの遷移パターンに該当しない全ての遷移パターンを制限する回路であるが、全てを制限する必要に乏しい場合には、一部の回路を省略することもできる。

0186

図40は、第3の実施の形態におけるブービートラップ回路541の真理値表の一例である。ビットr、yおよびzが「000」、「100」、「010」、「001」または「111」である場合に、ブービートラップ回路541は、「1」のビットxを出力する。それ以外の場合に、ブービートラップ回路541は、「0」のビットxを出力する。ブービートラップ回路542の真理値表は、同図においてr、yおよびzをs、xおよびzに置き換え、xをyに置き換えたものと同様である。ブービートラップ回路543の真理値表は、同図においてr、yおよびzをt、xおよびyに置き換え、xをzに置き換えたものと同様である。

0187

このような動作により、状態遷移制限回路540は、6状態のいずれかから他の状態への5通りの遷移パターンを、そのうちの2通りに制限する。

0188

図41は、第3の実施の形態における分離部520の動作の一例を示す表である。前回の状態番号が奇数で、今回の状態番号が偶数である場合に、分離部520は、ビットU、VおよびWからなる計数値を更新する。一方、前回の状態番号が偶数で、今回の状態番号が奇数である場合に、分離部520は、ビットX、YおよびZからなる計数値を更新する。

0189

このように、本技術の第3の実施の形態によれば、処理回路131がデータ信号を生成するため、受信回路201に、データ信号を生成するための低速データデコーダを設ける必要がなくなる。また、受信回路201は、6状態5遷移信号の代わりに6状態2遷移信号を受信するため、ORゲート1つの簡易な構成のクロック信号生成部510によりクロック信号を生成することができる。

0190

<4.第4の実施の形態>
上述の第3の実施の形態において受信回路201は、6状態2遷移信号を受信していたが、代わりに3状態2遷移信号を受信してもよい。ここで、3状態2遷移信号に対応するように設計変更する際に受信回路201において6状態2遷移信号を処理するための回路をそのまま用いたい場合、受信回路201は、受信した3状態2遷移信号を6状態2遷移信号に変換してから処理すればよい。第4の実施の形態の受信回路201は、3状態2遷移信号を6状態2遷移信号に変換する点において第3の実施の形態と異なる。

0191

図42は、第4の実施の形態における受信回路201の一構成例を示すブロック図である。この第4の実施の形態の受信回路201は、変換部550をさらに備える点において第3の実施の形態と異なる。

0192

また、受信回路201は、送信回路121の代わりに送信回路122から受信信号を受信する。この送信回路122は、ビットD、EおよびFからなる3状態2遷移信号を受信信号として送信するものである。また、変換部550は、3状態2遷移信号を6状態2遷移信号に変換して高速データデコーダ220に出力するものである。

0193

図43は、第4の実施の形態における3状態2遷移信号の状態遷移図の一例である。3つの信号線のそれぞれの電位は、ハイレベルまたはローレベルに制御される。同図において「1」はハイレベル、「0」はローレベルを示す。これらの信号線の状態は、「0、1、0」の状態0と、「1、0、0」の状態1と、「0、0、1」の状態2とに分類される。状態0から状態1への遷移パターンと、状態1から状態2への遷移パターンと、状態2から状態0への遷移パターンとには、例えば2進数で「0」のデータ信号が割り当てられる。それ以外の遷移パターンには、例えば2進数で「1」のデータ信号が割り当てられる。

0194

図44は、第4の実施の形態における変換部550の一構成例を示す回路図である。この変換部550は、6進カウンタ回路557を備える。この6進カウンタ回路557は、インバータ551、552、553、554、555および556と、ラッチ回路560、570および580とを備える。

0195

インバータ551は、ビットDをビットRとしてラッチ回路のそれぞれに供給し、また、ビットDを反転したビットRNをラッチ回路のそれぞれに供給する。インバータ552は、ビットEをビットSとしてラッチ回路のそれぞれに供給し、また、ビットEを反転したビットSNをラッチ回路のそれぞれに供給する。インバータ553は、ビットFをビットTとしてラッチ回路のそれぞれに供給し、また、ビットFを反転したビットFNをラッチ回路のそれぞれに供給する。

0196

ラッチ回路560、570および580のそれぞれには、互いに異なる状態が割り当てられる。これらのラッチ回路は、R、S、T、RN、SNおよびTNからなる信号が対応する状態を示す場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。また、これらのラッチ回路は、自身以外のラッチ回路に出力信号を帰還信号として帰還させる。また、ラッチ回路560、570および580は、インバータ554、555および556に出力信号を供給する。

0197

インバータ554は、ラッチ回路560からの出力信号をビットDaとして、また、ビットDaを反転した信号をビットDaNとして高速データデコーダ220に出力する。インバータ555は、ラッチ回路570からの出力信号をビットDbとして、また、ビットDbを反転した信号をビットDbNとして高速データデコーダ220に出力する。インバータ556は、ラッチ回路580からの出力信号をビットDcとして、また、ビットDcを反転した信号をビットDcNとして高速データデコーダ220に出力する。これらのDa、Db、Dcからなる2値データは、3状態2遷移信号の状態が遷移するたびに計数された6進カウンタ回路557の計数値を示す。

0198

図45は、第4の実施の形態におけるラッチ回路560、570および580の一構成例を示す回路図である。同図におけるaは、ラッチ回路560の一構成例を示す回路図である。このラッチ回路560は、バッファ561および563と、インバータ562および564とを備える。バッファ561および563とインバータ562とは、差動入力のイネーブル端子を備える。

0199

バッファ561にはラッチ回路570からの帰還信号が入力され、バッファ563にはラッチ回路580からの帰還信号が入力される。バッファ561および563とインバータ562との出力端子は、インバータ564の入力端子に接続され、インバータ564の出力端子は、インバータ562およびインバータ554の入力端子に接続される。

0200

また、バッファ561のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。バッファ563のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。インバータ562のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。

0201

図45におけるbは、ラッチ回路570の一構成例を示す回路図であり、同図におけるcは、ラッチ回路580の一構成例を示す回路図である。ラッチ回路570は、バッファ571および573とインバータ572および574とを備える。ラッチ回路580は、バッファ581および583とインバータ582および584とを備える。これらの素子の接続は、ラッチ回路560と同様である。ただし、バッファの入力端子の接続先と、イネーブル端子の接続先とが異なる。

0202

バッファ571はラッチ回路580と接続され、バッファ573はラッチ回路560と接続される。また、バッファ581はラッチ回路560と接続され、バッファ583はラッチ回路570と接続される。

0203

また、バッファ571のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。バッファ573のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。インバータ572のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。

0204

また、バッファ581のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。バッファ583のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。インバータ582のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。

0205

このような構成により、ラッチ回路580は、R、SおよびTのうちRのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。また、ラッチ回路570は、Sのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。ラッチ回路580は、Tのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。

0206

図46は、第4の実施の形態における6状態2遷移信号の状態遷移図の一例である。ビットDa、DbおよびDcからなる計数値がとりうる6つの状態のそれぞれに異なる状態番号が割りてられる。例えば、Da、DbおよびDcが「001」の状態に状態0が割り当てられ、「101」の状態に状態1が割り当てられ、「100」の状態に状態2が割り当てられる。また、Da、DbおよびDcが「110」の状態に状態3が割り当てられ、「010」の状態に状態4が割り当てられ、「011」の状態に状態5が割り当てられる。

0207

6進カウンタ回路557は、ビットD、EおよびFからなる受信信号が遷移するたびに、計数値の状態を遷移させる(言い換えれば、計数値を計数する)。例えば、状態0において、DEFが「001」から「010」に遷移すると、6進カウンタ回路557は、計数値を状態1に遷移させる。また、状態1において、DEFが「010」から「110」に遷移すると、6進カウンタ回路557は、計数値を状態2に遷移させる。

0208

このように、第4の実施の形態によれば、3状態2遷移信号を6状態2遷移信号に変換するため、3状態2遷移信号を受信する構成に設計変更する際に、6状態2遷移信号からクロック信号等を生成する回路を置き換える必要がなくなる。

0209

[第1の変形例]
上述の第4の実施の形態では、高速データデコーダ220、分離部520およびクロック信号生成部510を1組のみ設けていたが、これらを2組設けてもよい。この構成において、受信回路200は、6状態2遷移信号をさらに2系統に分離して、それぞれの組に入力すればよい。各組で信号が2系統に分離されるため、6状態2遷移信号は最終的に4系統に分離される。第4の実施の形態における第1の変形例の受信回路201は、6状態2遷移信号を4系統に分離する点において第4の実施の形態と異なる。

0210

図47は、第4の実施の形態の第1の変形例における受信回路201の一構成例を示すブロック図である。第4の実施の形態の第1の変形例における受信回路201は、転送速度変換部600と、高速データデコーダ220−1、分離部520−1およびクロック信号生成部510−1とをさらに備える点において第4の実施の形態と異なる。また、変換部550は、D、EおよびFからなる受信信号をd、eおよびfの3ビットからなる6状態2遷移信号に変換して出力する。

0211

転送速度変換部600は、変換部550からの6状態2遷移信号を、転送速度が半分の2つの6状態2遷移信号に分離するものである。転送速度変換部600は、2つの6状態2遷移信号の一方を高速データデコーダ220およびクロック信号生成部510に供給し、他方を高速データデコーダ220−1およびクロック信号生成部510−1に供給する。

0212

高速データデコーダ220−1、分離部520−1およびクロック信号生成部510−1の構成は、高速データデコーダ220、分離部520およびクロック信号生成部510と同様である。

0213

また、受信回路201は、4系統のステータスデータおよびクロック信号を処理回路132に供給する。処理回路132は、それらの信号から4系統のデータ信号を生成する。

0214

図48は、第4の実施の形態の第1の変形例における転送速度変換部600の一構成例を示すブロック図である。この転送速度変換部600は、6進カウンタ回路610を備える。この6進カウンタ回路610は、インバータ611、612および613と、状態検出回路620および630とを備える。

0215

インバータ611は、ビットdをRとして状態検出回路620および630に供給し、そのRを反転したRNを状態検出回路620および630に供給する。また、インバータ612は、ビットeをSとして状態検出回路620および630に供給し、そのSを反転したSNを状態検出回路620および630に供給する。インバータ613は、ビットfをTとして状態検出回路620および630に供給し、そのTを反転したTNを状態検出回路620および630に供給する。

0216

状態検出回路620および630は、R、S、T、RN、SNおよびTNから、転送速度が半分の6状態2遷移信号を生成するものである。

0217

図49は、第4の実施の形態の第1の変形例における状態検出回路620および630の一構成例を示す回路図である。同図におけるaは、状態検出回路620の一構成例を示す回路図である。この状態検出回路620は、インバータ621、622、623、624、625、626、627、628および629を備える。

0218

インバータ621、622、623、624、625および626は、差動入力のイネーブル端子を備える。インバータ621のイネーブル端子の電源側にはRが入力され、接地側にはRNが入力される。また、インバータ622のイネーブル端子の電源側にはSが入力され、接地側にはSNが入力される。インバータ623のイネーブル端子の電源側にはTが入力され、接地側にはTNが入力される。

0219

インバータ624のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。また、インバータ625のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。インバータ626のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。

0220

インバータ621の出力端子は、インバータ622、624および628に接続され、インバータ622の出力端子は、インバータ623、625および629に接続される。また、インバータ623の出力端子は、インバータ621、626および627に接続される。インバータ624の出力端子は、インバータ621、626および627に接続され、インバータ625の出力端子は、インバータ622、624および628に接続される。インバータ626の出力端子は、インバータ623、625および629に接続される。

0221

インバータ627は、入力信号をX1として、その反転信号をX1Nとして高速データデコーダ220等に出力する。インバータ628は、入力信号をY1として、その反転信号をY1Nとして高速データデコーダ220等に出力する。インバータ629は、入力信号をZ1として、その反転信号をZ1Nとして高速データデコーダ220等に出力する。これらの出力信号は、d、eおよびfからなる信号に対して転送速度が半分の6状態2遷移信号となる。

0222

図49におけるbは、状態検出回路630の一構成例を示す回路図である。この状態検出回路630は、インバータ631、632、633、634、635、636、637、638および639を備える。これらの入出力端子の接続構成は、状態検出回路620と同様である。ただし、インバータ634、635および636のイネーブル端子に入力される信号が異なる。

0223

インバータ634のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。また、インバータ635のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。インバータ636のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。

0224

インバータ637、638および639は、出力信号X2、X2N、Y2、Y2N、Z2およびZ2Nを高速データデコーダ220等に出力する。これらの出力信号は、d、eおよびfからなる信号に対して転送速度が半分の6状態2遷移信号となる。

0225

このように、本技術の第4の実施の形態における第1の変形例によれば、受信回路201は、6状態2遷移信号を4系統に分離するため、2系統に分離する場合よりも転送速度を低下させることができる。

0226

[第2の変形例]
上述の第4の実施の形態の第1の変形例では、受信回路201が6進カウンタ回路610を用いて転送速度を変換していたが、12進カウンタ回路を用いて転送速度を変換することもできる。第4の実施の形態の第2の変形例における受信回路201は、12進カウンタ回路を用いて転送速度を変換する点において第1の変形例と異なる。

0227

図50は、第4の実施の形態の第2の変形例における転送速度変換部650の一構成例を示す回路図である。第2の変形例では、転送速度変換部600の代わりに転送速度変換部650が設けられる。この転送速度変換部650は、12進カウンタ回路660を備える。この12進カウンタ回路660は、インバータ661、662、663、670、671、672、673、674、675、676、677および678を備える。また、12進カウンタ回路660は、インバータ679、680、681、682、683、684、685、686および687を備える。

0228

インバータ661、662および663は、第1の変形例と同様に、ビットR、S、T、RN、SNおよびTNを生成する。

0229

インバータ673、674、675、676、677、678、679、680、681、682、683および684は、差動入力のイネーブル端子を備える。インバータ673のイネーブル端子の電源側にはSが入力され、接地側にはSNが入力される。インバータ674のイネーブル端子の電源側にはRが入力され、接地側にはRNが入力される。インバータ675のイネーブル端子の電源側にはTが入力され、接地側にはTNが入力される。インバータ676のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。インバータ677のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。インバータ678のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。

0230

インバータ679のイネーブル端子の電源側にはTNが入力され、接地側にはTが入力される。インバータ680のイネーブル端子の電源側にはSNが入力され、接地側にはSが入力される。インバータ681のイネーブル端子の電源側にはRNが入力され、接地側にはRが入力される。インバータ682のイネーブル端子の電源側にはTが入力され、接地側にはTNが入力される。インバータ683のイネーブル端子の電源側にはSが入力され、接地側にはSNが入力される。インバータ684のイネーブル端子の電源側にはRが入力され、接地側にはRNが入力される。

0231

インバータ673および676の出力端子は、インバータ671および679の入力端子に接続され、インバータ674および677の出力端子は、インバータ672および680の入力端子に接続される。インバータ675および678の出力端子は、インバータ670、673および681の入力端子に接続される。

0232

インバータ679および682の出力端子は、インバータ676、685および684の入力端子に接続され、インバータ680および683の出力端子は、インバータ677、682および686の入力端子に接続される。インバータ681および684の出力端子は、インバータ678、683および687の入力端子に接続される。

0233

また、インバータ670は入力信号をG5として、その反転信号をG5Nとして高速データデコーダ220に出力し、インバータ671は入力信号をG1として、その反転信号をG1Nとして高速データデコーダ220に出力する。インバータ672は入力信号をG3として、その反転信号をG3Nとして高速データデコーダ220に出力する。

0234

また、インバータ685は入力信号をG4として、その反転信号をG4Nとして高速データデコーダ220−1に出力し、インバータ686は入力信号をG6として、その反転信号をG6Nとして高速データデコーダ220−1に出力する。インバータ687は入力信号をG2として、その反転信号をG2Nとして高速データデコーダ220−1に出力する。

0235

図51は、第4の実施の形態の第2の変形例における転送速度変換部650の状態遷移図の一例を示す図である。転送速度変換部650からの、G1乃至G6の6状態2遷移信号の状態は、12個の状態に分類される。転送速度変換部650は、6状態2遷移信号D、EおよびFの状態が遷移するたびに、G1乃至G6の状態を遷移させる。例えば、D、EおよびFが「001」から「011」に遷移すると、転送速度変換部650は、G1乃至G6を「110000」から「110001」に遷移させる。

0236

このように、本技術の第4の実施の形態における第2の変形例によれば、受信回路201は、12進カウンタ回路660により転送速度を半分にするため、後段の処理回路132は、送信側より遅い速度でデータ信号を処理することができる。

0237

<5.第5の実施の形態>
上述の第1の実施の形態では、受信信号を2系統に分離していたが、3系統に分離してもよい。第5の実施の形態の受信回路200は、受信信号を3系統に分離する点において第1の実施の形態と異なる。

0238

図52は、第5の実施の形態における受信回路200の一構成例を示すブロック図である。この第5の実施の形態の受信回路200は、分離部520を備えず、クロック信号生成部300と低速データデコーダ260および298との代わりに、クロック信号生成部700と低速データデコーダ400、401および402を備える。

0239

クロック信号生成部700は、ステータスデータおよび反転ステータスデータの示す状態が遷移するたびに、クロック信号CkU、CkVおよびCkWのいずれかを順に選択して反転するものである。このクロック信号生成部700は、クロック信号CkU、CkVおよびCkWを低速データデコーダ400、401および402に供給する。第5の実施の形態の低速データデコーダ400、401および402は、第1の実施の形態の第2の変形例の低速データデコーダ400と同様の構成である。

0240

また、クロック信号生成部700は、データ信号DATA1に対応する信号としてクロック信号CkVを処理回路133に供給し、データ信号DATA2に対応する信号としてクロック信号CkWを処理回路133に供給する。また、クロック信号生成部700は、データ信号DATA3に対応する信号としてクロック信号CkUを処理回路133に供給する。低速データデコーダ400、401および402は、データ信号を処理回路133に供給する。処理回路133は、これらのデータ信号を取り込んで処理する。

0241

図53は、第5の実施の形態におけるクロック信号生成部700の一構成例を示す回路図である。このクロック信号生成部700は、状態制回路711、722、733、744、755および766を備える。また、クロック信号生成部700は、マルチプレクサ712、713、714、715、716、717、721、723、724、725、726、727、731、732、734、735、736および737を備える。また、クロック信号生成部700は、マルチプレクサ741、742、743、745、746、747、751、752、753、754、756、757、761、762、763、764、765および767を備える。これらの回路のそれぞれは、差動入力のイネーブル端子と、3つの入力端子と3つの出力端子dとを備える。また、クロック信号生成部700は、バッファ771、772および773を備える。

0242

また、状態遷移制限部711と、マルチプレクサ712乃至717とは、1行目に配列され、マルチプレクサ721と状態遷移制限部722とマルチプレクサ723乃至727とは2行目に配列される。マルチプレクサ731および732と状態遷移制限部733とマルチプレクサ734乃至737とは3行目に配列される。マルチプレクサ741乃至743と状態遷移制限部744とマルチプレクサ745乃至747とは4行目に配列される。マルチプレクサ751乃至754と状態遷移制限部755とマルチプレクサ756および757とは5行目に配列される。マルチプレクサ761乃至765と状態遷移制限部766とマルチプレクサ767とは6行目に配列される。このように、6行×7列に回路が配置されている。

0243

1行目の回路のそれぞれのイネーブル端子の電源側にはABNが入力され、接地側にはABが入力される。2行目の回路のそれぞれのイネーブル端子の電源側にはCBNが入力され、接地側にはCBが入力される。3行目の回路のそれぞれのイネーブル端子の電源側にはCANが入力され、接地側にはCAが入力される。4行目の回路のそれぞれのイネーブル端子の電源側にはBANが入力され、接地側にはBAが入力される。5行目の回路のそれぞれのイネーブル端子の電源側にはBCNが入力され、接地側にはBCが入力される。6行目の回路のそれぞれのイネーブル端子の電源側にはACNが入力され、接地側にはACが入力される。

0244

状態遷移制限部711の出力端子は、状態遷移制限部711を含む1行目の各回路の入力端子に接続される。同様に、状態遷移制限部722、733、744、755および766の出力端子も、その回路を含む行内の各回路の入力端子に接続される。

0245

1列目のマルチプレクサ(721等)の1つ目の出力端子は1行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は1行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は1行目の各回路の1つ目の入力端子に接続される。2列目のマルチプレクサの1つ目の出力端子は2行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は2行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は2行目の各回路の1つ目の入力端子に接続される。3列目のマルチプレクサの1つ目の出力端子は3行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は3行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は3行目の各回路の1つ目の入力端子に接続される。

0246

4列目のマルチプレクサの1つ目の出力端子は4行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は4行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は4行目の各回路の1つ目の入力端子に接続される。5列目のマルチプレクサの1つ目の出力端子は5行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は5行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は5行目の各回路の1つ目の入力端子に接続される。6列目のマルチプレクサの1つ目の出力端子は6行目の各回路の2つ目の入力端子に接続され、2つ目の出力端子は6行目の各回路の3つ目の入力端子に接続され、3つ目の出力端子は6行目の各回路の1つ目の入力端子に接続される。

0247

7列目のマルチプレクサの出力端子は、バッファ771、772および773に接続される。バッファ771は、入力信号をクロック信号CkUとして出力し、バッファ772は、入力信号をクロック信号CkVとして出力する。バッファ773は、入力信号をクロック信号CkWとして出力する。

0248

図54は、第5の実施の形態における状態遷移制限部711の一構成例を示すブロック図である。この状態遷移制限部711は、状態遷移制限回路711−1およびマルチプレクサ711−2を備える。状態遷移制限回路711の構成は、第3の実施の形態の状態遷移制限回路540と同様である。状態遷移制限部711は、入力端子からの信号の状態の遷移パターンを制限してマルチプレクサ711−2に供給する。マルチプレクサ711−2の構成については後述する。なお、状態遷移制限部722、733、744、755および766の構成は、状態遷移制限部711と同様である。

0249

図55は、第5の実施の形態におけるマルチプレクサ711−2の一構成例を示す回路図である。このマルチプレクサ711−2は、インバータ711−3、711−4および711−5を備える。これらのインバータは、差動入力のイネーブル端子を備え、その電源側にABNが入力され、接地側にABが入力される。インバータ711−3、711−4および711−5は、状態遷移制限部711−1からの信号を反転して、状態遷移制限部711などの入力端子に帰還させる。なお、マルチプレクサ712、713、714、715、716、717、721、723、724、725、726、727、731、732、734、735、736および737の構成は、マルチプレクサ711−2と同様である。また、マルチプレクサ741、742、743、745、746、747、751、752、753、754、756、757、761、762、763、764、765および767の構成もマルチプレクサ711−2と同様である。

0250

上述の構成により、送信側と比較して周波数が1/3で、互いに位相の異なるクロック信号CkU、CkVおよびCkWが生成される。

0251

このように、本技術の第5の実施の形態によれば、受信回路200は、受信信号を3系統のデータ信号に分離するため、受信信号を2系統に分離する場合よりもデータ信号の転送速度を遅くすることができる。

0252

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

0253

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CD(Compact Disc)、MD(MiniDisc)、DVD(Digital Versatile Disc)、メモリカードブルーレイディスク(Blu-ray(登録商標)Disc)等を用いることができる。

0254

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

0255

なお、本技術は以下のような構成もとることができる。
(1)互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、
前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部と
を具備する受信回路。
(2)前記第1のタイミング信号が前記特定の値となる直前の第1の状態と前記第2のタイミング信号が前記特定の値となる直前の第2の状態とに前記受信信号の状態のそれぞれを分離する分離部をさらに具備し、
前記第1のデータ信号生成部は、前記第1の状態から前記第2の状態への遷移パターンを示すデータを前記第1のデータ信号として生成し、
前記第2のデータ信号生成部は、前記第2の状態から前記第1の状態への遷移パターンを示すデータを前記第2のデータ信号として生成する
前記(1)記載の受信回路。
(3)前記タイミング信号生成部は、
前記受信信号が遷移するたびに1ビットの計数値を計数して当該計数値の信号を前記第1のタイミング信号として出力する2進カウンタ回路と、
前記第1のタイミング信号を反転した信号を前記第2のタイミング信号として生成する第2のタイミング信号生成回路と
を備える
前記(1)または(2)に記載の受信回路。
(4)前記2進カウンタ回路は、
互いに異なる前記状態に対応付けられた複数のラッチ回路と、
マルチプレクサと
を備え、
前記複数のラッチ回路のそれぞれは、対応する前記状態に前記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、
前記マルチプレクサは、前記保持された反転信号を反転して新たな帰還信号として前記複数のラッチ回路に帰還させるとともに前記新たな帰還信号を前記第1のタイミング信号として出力する
前記(3)記載の受信回路。
(5)前記複数のタイミング信号のうち前記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第3のデータ信号を生成して前記第1のタイミング信号に同期して出力する第3のデータ信号生成部をさらに具備し、
前記第2のデータ信号生成部は、前記第3のタイミング信号に同期して前記第2のデータ信号を出力する
前記(1)記載の受信回路。
(6)前記クロック信号生成部は、前記状態が遷移するたびに3ビットの計数値を計数して前記計数値を前記第1、第2および第3のタイミング信号のそれぞれに分離して出力する6進カウンタ回路を備える
前記(5)記載の受信回路。
(7)前記複数のタイミング信号のうち前記第1および第2のタイミング信号と異なる第3のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第3のデータ信号を生成して、前記複数のタイミング信号のうち前記第1、第2および第3のタイミング信号と異なる第4のタイミング信号に同期して出力する第3のデータ信号生成部と、
前記第4のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第4のデータ信号を生成して前記第1のタイミング信号に同期して出力する第4のデータ信号生成部と
をさらに具備し、
前記第2のデータ信号生成部は、前記第3のタイミング信号に同期して前記第2のデータ信号を出力する
前記(1)記載の受信回路。
(8)前記タイミング信号生成部は、
前記受信信号が遷移するたびに2ビットの計数値を計数する4進カウンタ回路と、
前記計数値を解析して当該解析結果に基づいて前記第1、第2、第3および第4のタイミング信号を生成するカウンタ値デコーダと
を備える前記(7)記載の受信回路。
(9)互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、
前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部とを備える処理回路と
を具備する電子装置。
(10)前記受信回路は、
前記複数のタイミング信号を生成するタイミング信号生成部と、
前記第1のタイミング信号が前記特定の値となる直前の第1の状態と前記第2のタイミング信号が前記特定の値となる直前の第2の状態とに前記受信信号の状態のそれぞれを分離する分離部と
を備え、
前記第1のデータ信号生成部は、前記第1の状態から前記第2の状態への遷移パターンを示すデータを前記第1のデータ信号として生成し、
前記第2のデータ信号生成部は、前記第2の状態から前記第1の状態への遷移パターンを示すデータを前記第2のデータ信号として生成する
前記(9)記載の電子装置。
(11)前記分離部は、
前記受信信号の状態が前記第1の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値を出力信号として出力する第1のラッチ回路と、
前記受信信号の状態が前記第2の状態に遷移するたびに直前の前記出力信号を反転し他信号を保持して当該保持値を前記帰還信号として出力する第2のラッチ回路と、
前記出力信号を反転した信号を前記1の状態を示す第1のステータスデータとして出力する第1の反転部と、
前記帰還信号を反転した信号を前記第2の状態を示す第2のステータスデータとして出力する第2の反転部と
を備える
前記(10)記載の電子装置。
(12)前記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備する前記(11)記載の電子装置。
(13)前記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、
前記タイミング信号生成部は、前記新たな受信信号から前記第1および第2のタイミング信号を生成する
前記(11)記載の電子装置。
(14)前記変換部は、前記状態の個数が6個の前記受信信号を状態の個数が3個の前記新たな受信信号に変換する
前記(13)記載の電子装置。
(15)前記変換部は、前記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を前記新たな受信信号として前記タイミング信号生成部に供給する
前記(14)記載の電子装置。
(16)前記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを前記タイミング信号生成部および前記分離回路に供給する転送速度変換部をさらに具備する
前記(14)または(15)記載の電子装置。
(17)送信信号を送信する送信回路と、
前記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を前記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成部と、
前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成部と
を具備する送受信システム。
(18)互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成手順と、
前記複数のタイミング信号のうち所定の第1のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第1のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なる第2のタイミング信号に同期して出力する第1のデータ信号生成手順と、
前記第2のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第2のデータ信号を生成して、前記複数のタイミング信号のうち前記第1のタイミング信号と異なるタイミング信号に同期して出力する第2のデータ信号生成手順と
を具備する受信回路の制御方法。

0256

100電子装置
110AD変換部
120送信回路
130処理回路
140クロック生成部
200受信回路
2103値2値変換部
211〜213抵抗
214、215、216コンパレータ
220高速データデコーダ
221〜226、271〜276、281〜286、289〜294 AND(論理積)ゲート
230、520 分離部
231〜236分離回路
240、250、620、630状態検出回路
241、245、251、255 XOR(排他的論理和)ゲート
242〜244、252〜254、261〜266フリップフロップ
260、298、400〜403低速データデコーダ
267、277〜279、287、288、295〜297 OR(論理和)ゲート
270セイムフェーズ生成部
280データフェーズ生成部
300クロック信号生成部
3102進カウンタ回路
311〜316ラッチ回路
317〜326、331インバータ
327、328P型トランジスタ
329、330N型トランジスタ

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