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技術 メモリデバイスの制御方法、及び、メモリデバイス

出願人 東芝メモリ株式会社
発明者 柳平康輔尾崎正一
出願日 2015年3月6日 (6年3ヶ月経過) 出願番号 2017-504333
公開日 2017年11月30日 (3年6ヶ月経過) 公開番号 WO2016-143009
状態 特許登録済
技術分野 メモリシステム バス制御
主要キーワード 位相変換回路 選択チップ 切り替え周波数 内部制御回路 JEDEC 立ち上りエッジ 立ち下りエッジ 各半導体メモリ
関連する未来課題
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図面 (16)

課題・解決手段

本実施形態のメモリデバイス制御方法は、コントローラから送信された読み出しコマンドを、第1の半導体メモリが受信し、前記コントローラから送信された書き込みコマンドを、第2の半導体メモリが受信し、前記読み出しコマンドに基づいて、前記第1の半導体メモリ内からデータを読み出し、前記データと前記データが出力されたことを示す制御信号とを、前記第1の半導体メモリは送信し、前記書き込みコマンドに基づいて、前記第2の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信し、受信した前記データを前記第2の半導体メモリ内に書き込む。

概要

背景

近年、スマートフォンタブレット端末などのモバイルデバイスが、急速に普及している。モバイルデバイスは、データを記憶するために、不揮発データ記憶するフラッシュメモリや、一時的にデータの記憶するDRAMなどの、半導体メモリを含んでいる。半導体メモリは、メモリインターフェイスを介して、コントローラに接続される。

デバイスの操作性の向上のため、半導体メモリとコントローラとの間のデータ転送は、年々高速化(高周波化)している。これに伴って、コントローラ及び半導体メモリにおける消費電力量は、増加する傾向がある。

モバイルデバイスに対する電力の供給に、電池が用いられている。電池で駆動されるデバイスを長時間にわたって動作させるために、デバイスの消費電力量の低減が、望まれる。

概要

本実施形態のメモリデバイス制御方法は、コントローラから送信された読み出しコマンドを、第1の半導体メモリが受信し、前記コントローラから送信された書き込みコマンドを、第2の半導体メモリが受信し、前記読み出しコマンドに基づいて、前記第1の半導体メモリ内からデータを読み出し、前記データと前記データが出力されたことを示す制御信号とを、前記第1の半導体メモリは送信し、前記書き込みコマンドに基づいて、前記第2の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信し、受信した前記データを前記第2の半導体メモリ内に書き込む。

目的

効果

実績

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請求項1

コントローラから送信された読み出しコマンドを、第1の半導体メモリが受信し、前記コントローラから送信された書き込みコマンドを、第2の半導体メモリが受信し、前記読み出しコマンドに基づいて、前記第1の半導体メモリ内からデータを読み出し、前記データと前記データが出力されたことを示す制御信号とを、前記第1の半導体メモリは送信し、前記書き込みコマンドに基づいて、前記第2の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信し、受信した前記データを前記第2の半導体メモリ内に書き込む、ことを特徴とするメモリデバイス制御方法

請求項2

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、SDR(Single Data Rate)に基づいて、実行される、ことを特徴とする請求項1に記載のメモリデバイスの制御方法。

請求項3

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、DDR(Double Data Rate)に基づいて実行され、前記第1の半導体メモリは、位相変換回路を含み、前記データと前記データが出力されたことを示す前記制御信号とを、前記第1の半導体メモリが送信する際、前記データの位相に対して、前記位相変換回路によって位相が変換された前記制御信号を送信する、ことを特徴とする請求項1のメモリデバイスの制御方法。

請求項4

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、DDR(Double Data Rate)に基づいて実行され、前記第2の半導体メモリは、位相変換回路を含み、前記データと前記データが出力されたことを示す前記制御信号とを、前記第1の半導体メモリが送信する際、前記データの位相と前記制御信号の位相とを揃えて送信し、前記第2の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信する際、受信した前記データと前記制御信号のエッジの位相を前記位相変換回路によって変換する、ことを特徴とする請求項1のメモリデバイスの制御方法。

請求項5

ECC回路を含む前記コントローラが、前記第1の半導体メモリから出力された前記データを、受信するステップと、受信された前記データ内にエラーが検出された場合、前記エラーを、前記ECC回路を用いて訂正するステップと、前記コントローラが、前記エラーが訂正されたデータを、前記コントローラから前記第2の半導体メモリへ送信するステップと、をさらに具備することを特徴とする請求項1のメモリデバイスの制御方法。

請求項6

前記第1及び第2の半導体メモリは、前記第1の半導体メモリから前記第2の半導体メモリに前記データを直接転送するための第1のコマンドを、前記読み出しコマンド及び前記書き込みコマンドの受信の前に、前記コントローラから受信する、ことを特徴とする請求項1のメモリデバイスの制御方法。

請求項7

前記第1の半導体メモリは、前記読み出しコマンド及び前記読み出しコマンドに続く読み出しアドレスを受信する前に、前記データの読み出し対象メモリチップアドレスを示す第2のコマンドを受信し、前記第2のコマンドに基づいて選択され、前記第2の半導体メモリは、前記書き込みコマンド及び前記書き込みコマンドに続く書き込みアドレスを受信する前に、前記データの書き込み対象のメモリのチップアドレスを示す第3のコマンドを受信し、前記第3のコマンドに基づいて、選択される、ことを特徴とする請求項1のメモリデバイスの制御方法。

請求項8

コントローラによって制御される第1の半導体メモリと、前記コントローラによって制御される第2の半導体メモリと、を具備し、前記第1の半導体メモリは、前記コントローラから送信された読み出しコマンドを、受信し、前記第2の半導体メモリは、前記コントローラから送信された書き込みコマンドを、受信し、前記第1の半導体メモリは、前記読み出しコマンドに基づいて、前記第1の半導体メモリ内からデータを読み出し、前記データと前記データが出力されたことを示す制御信号を送信し、前記第2の半導体メモリは、前記書き込みコマンドに基づいて、前記制御信号に基づいたタイミングで、前記第1の半導体メモリから送信された前記データを受信し、受信した前記データを前記第2の半導体メモリ内に書き込む、ことを特徴とするメモリデバイス。

請求項9

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、SDR(Single Data Rate)に基づいて、実行される、ことを特徴とする請求項8に記載のメモリデバイス。

請求項10

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、DDR(Double Data Rate)に基づいて実行され、前記第1の半導体メモリは、位相変換回路を含み、前記第1の半導体メモリは、前記データの送信時、前記データの位相に対して、前記位相変換回路によって位相を変更した前記制御信号を送信する、ことを特徴とする請求項8のメモリデバイス。

請求項11

前記第1の半導体メモリの前記データの送信と、前記第2の半導体メモリの前記データの受信は、DDR(Double Data Rate)に基づいて実行され、前記第2の半導体メモリは、位相変換回路を含み、前記第1の半導体メモリは、前記データの位相と前記制御信号の位相とを揃えて送信し、前記第2の半導体メモリは、受信した前記データと前記制御信号のエッジの位相を前記位相変換回路によって変換する、ことを特徴とする請求項8のメモリデバイス。

請求項12

前記第1の半導体メモリから送信された前記データを、ECC回路を含む前記コントローラは受信し、前記コントローラに受信された前記データ内にエラーが検出された場合、前記ECC回路は前記エラーを訂正し、前記第2の半導体メモリは、前記コントローラからの前記エラーが訂正されたデータを、受信する、ことを特徴とする請求項8のメモリデバイス。

請求項13

前記第1及び第2の半導体メモリは、前記第1の半導体メモリから前記第2の半導体メモリに前記データを直接転送するための第1のコマンドを、前記読み出しコマンド及び前記書き込みの受信の前に、前記コントローラから受信する、ことを特徴とする請求項8のメモリデバイス。

請求項14

前記第1の半導体メモリは、前記読み出しコマンド及び前記読み出しコマンドに続く読み出しアドレスを受信する前に、前記データの読み出し対象のメモリのチップアドレスを示す第2のコマンドを受信し、前記第2のコマンドに基づいて、選択され、前記第2の半導体メモリは、前記書き込みコマンド及び前記書き込みコマンドに続く書き込みアドレスを受信する前に、前記データの書き込み対象のメモリのチップアドレスを示す第3のコマンドを受信し、前記第3のコマンドに基づいて、選択される、ことを特徴とする請求項8のメモリデバイス。

技術分野

0001

本発明の実施形態は、メモリデバイス制御方法、及び、メモリデバイスに関する。

背景技術

0002

近年、スマートフォンタブレット端末などのモバイルデバイスが、急速に普及している。モバイルデバイスは、データを記憶するために、不揮発データ記憶するフラッシュメモリや、一時的にデータの記憶するDRAMなどの、半導体メモリを含んでいる。半導体メモリは、メモリインターフェイスを介して、コントローラに接続される。

0003

デバイスの操作性の向上のため、半導体メモリとコントローラとの間のデータ転送は、年々高速化(高周波化)している。これに伴って、コントローラ及び半導体メモリにおける消費電力量は、増加する傾向がある。

0004

モバイルデバイスに対する電力の供給に、電池が用いられている。電池で駆動されるデバイスを長時間にわたって動作させるために、デバイスの消費電力量の低減が、望まれる。

先行技術

0005

米国特許第7,409,473号明細書

発明が解決しようとする課題

0006

メモリデバイスの消費電力量を低減する。

課題を解決するための手段

0007

実施形態のメモリデバイスの制御方法は、コントローラから送信された読み出しコマンドを、第1の半導体メモリが受信し、前記コントローラから送信された書き込みコマンドを、第2の半導体メモリが受信し、前記読み出しコマンドに基づいて、前記第1の半導体メモリ内からデータを読み出し、前記データと前記データが出力されたことを示す制御信号とを、前記第1の半導体メモリは送信し、前記書き込みコマンドに基づいて、前記第2の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信し、受信した前記データを前記第2の半導体メモリ内に書き込む。

図面の簡単な説明

0008

図1は、実施形態のメモリバイスの構成例を説明するための図である。
図2は、実施形態のメモリデバイスの制御方法を説明するための図である。
図3は、第1の実施例のメモリデバイスの構成例を説明するための図である。
図4は、第1の実施例のメモリデバイスの構成例を説明するための図である。
図5は、第1の実施例のメモリデバイスの構成例を説明するための図である。
図6は、第1の実施例のメモリデバイスの動作例を説明するための図である。
図7は、第1の実施例のメモリデバイスの動作例を説明するための図である。
図8は、第1の実施例のメモリデバイスの動作例を説明するための図である。
図9は、第1の実施例のメモリデバイスの動作例を説明するための図である。
図10は、第2の実施例のメモリデバイスの動作例を説明するための図である。
図11は、第3の実施例のメモリデバイスの動作例を説明するための図である。
図12は、第4の実施例のメモリデバイスの制御方法を説明するための図である。
図13は、第4の実施例のメモリデバイスの動作例を説明するための図である。
図14は、第5の実施例のメモリデバイスの動作例を説明するための図である。
図15は、第6の実施例のメモリデバイスの動作例を説明するための図である。

実施例

0009

以下、図面を参照しながら、本実施形態についての詳細が、説明される。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

0010

[実施形態]
図1乃至図15を参照して、実施形態のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0011

(1) 基本例
図1及び図2を参照して、実施形態のメモリデバイス及びその制御方法の基本例が、説明される。

0012

図1は、実施形態のメモリデバイスの基本構成を説明するための模式図である。

0013

図1に示されるように、実施形態のメモリデバイス100は、コントローラ200と共に、ストレージデバイス900内に設けられている。ストレージデバイス900は、インターフェイスホストインターフェイス)800を介して、ストレージデバイス900の外部のホストデバイス(図示せず)に結合されている。ホストデバイスは、例えば、MPUである。

0014

メモリデバイス100は、インターフェイス(以下では、メモリインターフェイスとよばれる)500を介して、コントローラ200に接続されている。

0015

メモリデバイス100の動作は、メモリインターフェイス500を介してコントローラ200によって、制御される。

0016

コントローラ200は、ホストデバイスからの要求に基づいて、メモリデバイス100の動作を制御するためのコマンド及び制御信号を、メモリデバイス100に出力する。

0017

メモリデバイス100は、メモリデバイス100の動作状況を、メモリインターフェイス500を介して、コントローラ200に通知できる。

0018

メモリデバイス100は、少なくとも2つの半導体メモリ10A,10Bを、含む。半導体メモリ10A,10Bは、1つのパッケージ内に設けられたメモリ(メモリチップ)であってよいし、互いに異なるパッケージ内に設けられたメモリであってもよい。

0019

例えば、2つのメモリ10A,10Bは、同じ種類のメモリである。例えば、半導体メモリ10A,10Bは、不揮発性メモリである。

0020

半導体メモリ10A,10Bは、外部接続端子19としての複数のパッドを含む。半導体メモリ10A,10Bは、データの入出力のためのパッド、各種の制御信号の入出力のためのパッド、コマンドの受信のためのパッド、及び、アドレスの受信のためのパッドなどを含む。尚、外部接続端子19は、ピン、又は、バンプでもよい。

0021

例えば、半導体メモリ10A,10Bにおいて、同一の機能を有するパッド(同一の信号を入出力するためのパッド)19のそれぞれは、メモリインターフェイス500の接続端子に、共通に接続されている。この場合、複数の半導体メモリ10A,10Bは、メモリインターフェイス500に対して、並列接続されている。

0022

本実施形態のメモリデバイス100は、コントローラ200を介さずに、2つの半導体メモリ10A,10B間における直接のデータ転送を、実行できる。

0023

図2を参照して、本実施形態のメモリデバイス100の動作(制御方法)の基本例が、説明される。

0024

図2は、本実施形態のメモリデバイス100のデータ転送に関する基本動作を説明するための、模式的な概念図である。

0025

図2に示されるように、メモリコントローラ200は、データの読み出し要求を示すコマンド(以下、読み出しコマンドとよばれる)RCを、データの読み出し対象の半導体メモリ(以下では、コピー元の半導体メモリとよぶ)10Aに送信する。

0026

メモリコントローラ200は、データの書き込み要求を示すコマンド(以下、書き込みコマンドとよばれる)WCを、データを書き込み対象の半導体メモリ(以下では、コピー先の半導体メモリとよぶ)10Bに送信する。

0027

本実施形態のメモリデバイス100は、データの送信のタイミングを制御する制御信号CNT1を、メモリコントローラ200から受信する。コピー元の半導体メモリ10Aは、制御信号CNT1に基づいて、データの送信を開始する。

0028

本実施形態のメモリデバイス100において、コピー元の半導体メモリ10Aは、CNT1に基づいて、データの出力状態を通知する制御信号CNT2を生成し、生成した制御信号CNT2を、コピー先の半導体メモリ10Bに送信する。

0029

コピー先の半導体メモリ10Bは、制御信号CNT2に基づいて、データの受信タイミングを制御する。コピー先の半導体メモリ10Bは、制御信号CNT2に基づいたタイミングで、コピー先の半導体メモリ10Aからのデータ(以下では、コピーデータともよばれる)DTを取り込み、そのデータDTを記憶する。

0030

このように、コピー元の半導体メモリ10Aにおけるデータの送受信(入出力)に関する制御信号CNT1,CNT2を用いて、本実施形態のメモリデバイス100は、メモリコントローラ200を介さずに、半導体メモリ10Aから半導体メモリ10Bへ、直接データDTを転送する。

0031

これによって、本実施形態のメモリデバイス100及びその制御方法は、データ転送の消費電力量を低減できる。

0032

(1) 第1の実施例
図3乃至図9を参照して、第1の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0033

(a)構成例
図3乃至図5を用いて、第1の実施例のメモリデバイスが、説明される。

0034

図3は、第1の実施例のメモリデバイスの構造例を説明するための模式な平面図である。図4は、第1の実施例のメモリデバイスの構造例を説明するための模式な断面図である。図4は、図3のIV−IV線に沿う断面構造を示している。

0035

図3及び図4のメモリデバイス100は、図1のストレージデバイス900内に設けられている。
図3及び図4に示されるように、メモリデバイス100は、複数の半導体メモリ(メモリチップ)101,102,103,10n−1,10n(nは、2以上の整数)を含む。これによって、メモリデバイス100は、高い記憶密度及び大きい記憶容量を実現する。以下では、半導体メモリ101,102,103,10n−1,10nのそれぞれが区別されない場合において、各半導体メモリは、半導体メモリ10と表記される。

0036

複数のメモリチップ10は、パッケージのサイズ(面積)を小さくするために、基板上に積層されている。積層されたメモリチップ10は、ボンディングワイヤ又は貫通電極などを用いて、互いに接続されている。

0037

例えば、図3及び図4に示されるように、ボンディングワイヤによって、上層のメモリチップ10nと下層のメモリチップ10n−1とが接続される場合、上層のメモリチップ10nが、下層のメモリチップ10n−1に対して一定間隔ずらして、積層される。これによって、下層のメモリチップ10n−1に設けられたパッド19Aが上層のメモリチップ10nに覆われること無しに、下層のメモリチップ10n−1のボンディングのためのスペースが、確保される。

0038

例えば、各メモリチップ10のパッド19Aは、共通のボンディングワイヤ90に接続されている。このように、複数のメモリチップ10は、各信号の入出力のための配線共有している。そのため、複数のメモリチップ10は、同時にデータ線を駆動できない。したがって、データ線を共有する複数のフラッシュメモリ(及びコントローラ)のうち、データの出力の可能なチップは、1つのチップのみである。尚、ボンディングワイヤ(又は貫通電極)が、メモリインターフェイスの構成要素の一部として扱われてもよい。

0039

尚、メモリデバイス100が、図3及び図4のメモリチップの積層体マルチチップパッケージ)を、複数個、含んでいてもよい。

0040

メモリチップ10は、例えば、NAND型フラッシュメモリである。

0041

図5は、NAND型フラッシュメモリの主要部を示すブロック図である。

0042

図5に示されるように、フラッシュメモリ10は、メモリセルアレイ1を含む。

0043

例えば、NAND型フラッシュメモリにおいて、メモリセルアレイ1は、複数のメモリユニットNANDストリング)NSを含む。複数のメモリユニットNSは、ロウ方向に配列される。

0044

各メモリユニットNSは、複数のメモリセルMCと、2つのセレクトゲートトランジスタSTDSTSを、含んでいる。

0045

各メモリユニットNSにおいて、複数のメモリセルMCの電流経路は、直列接続されている。メモリセルMCは、例えば、電荷蓄積層を含むトランジスタである。電荷蓄積層は、フローティング電極及び電荷トラップ膜(例えば、SiN層)の少なくとも一方を含む。

0046

直列接続されたメモリセルMCの一端(ドレイン側)に、ドレイン側セレクトゲートトランジスタSTDの電流経路が、直列接続されている。直列接続されたメモリセルMCの他端(ソース側)に、ソース側セレクトゲートトランジスタSTSの電流経路が、直列接続されている。

0047

複数のワード線WLが、メモリセルアレイ1のロウを制御するために、メモリセルアレイ1内に設けられている。1本のワード線WLは、ロウ方向に配列された複数のメモリセルMCのゲートに、共通に接続されている。

0048

複数のビット線BLが、メモリセルアレイ1内に、設けられている。1本のビット線BLが、ドレイン側セレクトゲートトランジスタSTDの電流経路の一端に接続されている。

0049

ソース線SLが、メモリセルアレイ1内に、設けられている。ソース線SLは、ソース側セレクトゲートトランジスタSTSの電流経路の一端に接続されている。

0050

ドレイン側及びソース側セレクトゲート線GDL,SGSLが、メモリセルアレイ1内に、設けられている。ドレイン側セレクトゲート線SGDLは、ロウ方向に配列された複数のドレイン側セレクトゲートトランジスタSTDのゲートに、接続されている。ソース側セレクトゲート線SGSLは、ロウ方向に配列された複数のソース側セレクトゲートトランジスタSTSのゲートに、接続されている。

0051

尚、NANDフラッシュメモリにおいて、メモリセルアレイ1内に、複数のブロック(ブロックアドレス)が割り付けられている。ブロックは、フラッシュメモリの消去単位である。NAND型フラッシュメモリのデータの書き込み及び読み出しは、ページ単位で実行される。1つのワード線WLに、1以上のページロウアドレス)が、割り付けられている。

0052

フラッシュメモリ10は、メモリセルアレイ1の動作を制御するための複数の回路周辺回路)を、含む。

0053

ロウ制御回路2は、メモリセルアレイ1のロウを制御できる。ロウ制御回路2は、ワード線WL及びセレクトゲート線SGDL,SGSLに接続されている。ロウ制御回路2は、アドレスバッファ6から転送されたロウアドレスに基づいて、ワード線WLを選択し、ワード線WL及びセレクトゲート線SGDL,SGSLの動作(電位)を制御できる。例えば、ロウ制御回路2は、ロウデコーダドライバとを含む。

0054

カラム制御回路3は、メモリセルアレイ1のカラムを制御する。カラム制御回路3は、ある制御単位で、メモリセルのカラム(ビット線)の選択及び活性化を行う。カラム制御回路3は、データの読み出し時(メモリセルアレイ1からのデータの出力時)、ビット線BLの電位の変動(又は、電流の発生)を検知し、検知された電位に基づいた信号を増幅する。これによって、メモリセルMC内に記憶されているデータが、判別される。カラム制御回路3は、データの書き込み時(メモリセルアレイ1に対するデータの入力時)、メモリセルMCに書き込むべきデータに応じてビット線BLの電位を制御できる。カラム制御回路3は、メモリセルアレイ1内から読み出されたデータ及びメモリセルアレイ1内に書き込むべきデータを、一時的に記憶する。これらの動作を実行するために、カラム制御回路3は、カラムデコーダセンスアンプ回路、及び、データラッチ回路などを含む。

0055

ソース線・ウェル制御回路4は、ソース線SLの電位、メモリセルアレイ1内及びブロック内の各ウェル領域の電位を、制御できる。
電圧生成回路5は、データの書き込み(プログラム)時、データの読み出し時及び消去時に用いられる各種の電圧を、生成する。

0056

アドレスバッファ6は、コントローラ200からのアドレス信号Addを、一時的に保持する。コントローラ200からのアドレス信号Addは、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。

0057

入出力回路7は、メモリチップ内部におけるデータの入出力のインターフェイスとなる。入出力回路7は、フラッシュメモリ10に用いられる各種の制御信号CNTを入出力できる。入出力回路7は、コントローラ200からのデータDTを、一時的に保持し、データDTを、カラム制御回路3を経由してメモリセルアレイ1へ制御信号CNTに基づいたタイミングで出力する。入出力回路7は、メモリセルアレイ1から出力されたデータを一時的に保持し、データDTをメモリコントローラ200へ制御信号CNTに基づいたタイミングで出力する。

0058

ステートマシン内部制御回路)8は、フラッシュメモリ10内部の動作を管理する。ステートマシン8は、コントローラ200からのコマンドCMDを受信及び解析する。コマンドCMDは、入出力回路7を介して、ステートマシン8に供給されてもよい。ステートマシン8は、コマンドCMDの解析(デコード)結果と共に、制御信号CNTに基づいて、フラッシュメモリ内の各回路の動作を制御できる。ステートマシン8は、フラッシュメモリ10の内部の動作状況(ステータス)を示す制御信号CNTを、メモリコントローラ200へ、送信する。これによって、フラッシュメモリ10の動作状況が、メモリコントローラ200又は他のメモリチップに通知される。

0059

本実施形態のメモリデバイス100に用いられるNAND型フラッシュメモリ10は、データの転送をメモリ間の直接のデータ転送を実行するための回路70,80を含む場合がある。これらの回路70,80については、後述する。

0060

NAND型フラッシュメモリ10の動作は、あるメモリ規格(例えば、JEDEC規格)に基づいた制御信号、例えば、チップイネーブル信号/CE、コマンドラッチイネーブル信号LEアドレスラッチイネーブル信号ALEライトイネーブル信号/WE、リードイネーブル信号/RE、データストローブ信号DQSなどによって、制御される。

0061

これらの制御信号及びコマンドに基づいて、データ信号(データDT)は、データ線(以下では、DQ線と表記される場合もある)90を介して、半導体メモリ10A,10B間に転送される。以下において、DQ線上に出力されるデータ信号は、便宜的に、データ信号DQと表記される場合もある。

0062

例えば、1バイト(8ビット)単位のデータ信号DQ<7:0>が、8本のデータ線90のそれぞれに1ビットずつ出力される。データ信号DQ<7:0>は、データストローブ信号DQSに基づいたタイミングで、半導体メモリ10又はコントローラ200の内部に取り込まれる。

0063

これらの各種の信号毎に、信号DQ,DQS,/REが供給されるパッド19A,19X,19Zは、特定されている。尚、図3及び図4中のパッドのレイアウトは、実施例の説明のために模式的に示しているのみで、半導体メモリの仕様及び規格に応じて、適宜変更される。

0064

メモリデバイス100におけるメモリ10A,10B間のデータ転送(データのコピー)時において、メモリデバイス100内に含まれる複数のフラッシュメモリ(メモリチップ)10のうち、1つのフラッシュメモリが、コピー元のメモリ(データが読み出されるメモリ)10Aとして、選択及び駆動され、他の1つのフラッシュメモリが、コピー先のメモリ(データが書き込まれるメモリ)10Bとして、選択及び駆動される。

0065

第1の実施例のメモリデバイスにおいて、フラッシュメモリ間のデータ転送は、SDR(Single Data Rate)規格に基づいて、実行される。SDR規格に基づいて、データの受信のためのデータセットアップ時間tDSとデータホールド時間tDHとが確保され、コピー元のフラッシュメモリ10Aからのコピーデータが、コピー先のフラッシュメモリ10Bに受信される。

0066

本実施例のメモリデバイス100において、フラッシュメモリ10Aからフラッシュメモリ10Bへのデータのコピーは、読み出しコマンドRCa,RCb及び書き込みコマンドWCa,WCbに加えて、リードイネーブル信号/RE及びデータストローブ信号DQSを用いて、制御される。

0067

リードイネーブル信号/REは、コピー元のフラッシュメモリ10Aのデータを、データ線上に出力するのを可能にする制御信号である。

0068

リードイネーブル信号/REによって、コピー元のフラッシュメモリ10Aのデータの読み出しタイミングが、制御される。リードイネーブル信号/REによって、コピー元のフラッシュメモリ10Aのデータストローブ信号DQSの生成タイミング及びデータ信号DQの出力タイミングが、制御される。

0069

データストローブ信号DQSは、コピー元のフラッシュメモリ10Aにおけるデータの出力状態を示す信号であり、且つ、コピー先のフラッシュメモリ10Bにおけるデータの取り込みタイミングを制御する信号である。

0070

コピー元のフラッシュメモリ10Aは、リードイネーブル信号/REに基づいて、データストローブ信号DQSを、フラッシュメモリ10Aの内部で、生成する。
SDR規格のフラッシュメモリにおいて、データ信号DQの位相エッジ)は、データストローブ信号DQSの位相(エッジ)と揃っている。SDR規格のフラッシュメモリ10は、データ信号DQとデータストローブ信号DQSとがエッジアラインされた状態で、各信号DQ,DQSを出力する。

0071

データストローブ信号DQSによって、コピー先のフラッシュメモリ10Bにおけるデータの取り込みのタイミングが、制御される。

0072

コピー先のフラッシュメモリ10Bは、取り込んだデータを、フラッシュメモリ10B内のメモリ領域内に、書き込む。これによって、フラッシュメモリ10A,10B間において直接転送されたデータのコピーが、完了する。

0073

本実施形態のように、データストローブ信号DQSが、コピー元のフラッシュメモリ10Aによって制御されることによって、コピー先のフラッシュメモリ10Bは、そのデータストローブ信号DQSに基づいて、コピー元のフラッシュメモリ10Aから出力されたデータ信号の取り込みを制御できる。

0074

これによって、本実施例のメモリデバイス100は、メモリコントローラ200を介さずに、半導体メモリ10間で、直接データ転送できる。

0075

(b) 動作例
図6乃至図8を参照して、第1の実施例のメモリデバイスの動作例(制御方法)が、説明される。ここでは、図1乃至図5も、適宜参照し、本実施例のメモリデバイスの制御方法が、説明される。

0076

図6は、本実施例のメモリデバイスの動作例を説明するための模式図である。図7及び図8は、本実施例のメモリデバイスの動作例を説明するための各信号のタイミングチャートである。

0077

図6及び図7に示されるように、メモリデバイス100の半導体メモリ10間のデータ転送(データのコピー)が要求及び実行される場合、メモリコントローラ200は、チップイネーブル信号/CEを、H(High)レベルからL(low)レベルへ遷移し、メモリデバイス100及びその内部の複数のフラッシュメモリ10を、イネーブル状態活性化状態)にする。

0078

メモリコントローラ200は、コマンドラッチイネーブル信号CLEを、Hレベルに設定する。Hレベルのコマンドラッチイネーブル信号CLEによって、各フラッシュメモリ10は、メモリコントローラ200からのコマンドCMDを取り込み可能な状態になる。

0079

メモリコントローラ200は、読み出しコマンドRCaを、メモリインターフェイス500及びデータ線90を介して、メモリデバイス100に送信する(ステップST1)。メモリデバイス100内の各フラッシュメモリ10は、Hレベルのコマンドラッチイネーブル信号CLEがHレベルの期間中に、読み出しコマンドRCaを取り込む。

0080

メモリコントローラ200は、コマンドラッチイネーブル信号CLEをHレベルからLレベルに遷移させるタイミングに同期して、アドレスラッチイネーブル信号ALEを、LレベルからHレベルに設定する。Hレベルのアドレスラッチイネーブル信号ALEによって、各フラッシュメモリ10は、メモリコントローラ200からのアドレスを取り込み可能な状態になる。

0081

メモリコントローラ200は、読み出しコマンドRCaに続いて、コピー元のNAND型フラッシュメモリのアドレス(以下では、読み出しアドレスとよばれる)AddRを、メモリインターフェイス500及びデータ線90を介して、メモリデバイス100に送信する。メモリデバイス100内の各フラッシュメモリ10は、アドレスラッチイネーブル信号ALEがHレベルの期間中に、読み出しアドレスAddRを取り込む。読み出しアドレスAddRは、ページアドレス、ブロックアドレスなど、各制御単位に対応する複数のアドレスar1,ar2,ar3,ar4,ar5を含む。

0082

メモリデバイス100内の複数のフラッシュメモリ10のそれぞれは、読み出しコマンドRC及び読み出しアドレスAddRを、受信する。読み出しアドレスAddR内に含まれるチップアドレスar5に基づいて、コピー元となるフラッシュメモリ10Aが選択される。コピー元のフラッシュメモリ10Aは、読み出しコマンドRCaと対をなすコマンドRCbを取り込み、データの読み出しのための準備を行う。チップアドレスar5に基づいて、コピー元のメモリ10A以外のフラッシュメモリは、非選択状態(例えば、停止状態)になる。

0083

以下において、先頭の読み出しコマンドRCaと終端の読み出しコマンドRCbとが区別されない場合には、それらの読み出しコマンドRCa,RCbは、読み出しコマンドRCと表記される。

0084

メモリデバイス100が、読み出しコマンドRC及びアドレスAddRを受信した後、メモリコントローラ200は、読み出しコマンドRC及び読み出しアドレスAddRの送信と同様に、コマンドラッチイネーブル信号CLE及びアドレスラッチイネーブル信号ALEをそれぞれ制御し、書き込みコマンドWCa,WCb及びコピー先のNAND型フラッシュメモリのアドレス(以下では、書き込みアドレスとよばれる)AddWを、メモリインターフェイス500を介して、メモリデバイス100に順次送信する(ステップST2)。書き込みアドレスAddWは、読み出しアドレスAddRと同様に、ページアドレス、ブロックアドレスなどの各制御単位に対応する複数のアドレスaw1,aw2,aw3,aw4,aw5を含む。

0085

これらの制御信号CLE,ALEによって、コピー元の第1のフラッシュメモリとして選択されたチップ10Aを除く複数のフラッシュメモリ10は、書き込みコマンドWCa及び書き込みアドレスAddWを、それぞれ取り込む。書き込みアドレスAddWに含まれるチップアドレスaw5に基づいて、コピー先となる第2のフラッシュメモリ10Bが、選択される。コピー先の第2のフラッシュメモリ10Bは、データの書き込みのための準備を行う。チップアドレスar5に基づいて、コピー元及びコピー先のメモリ10A,10B以外のフラッシュメモリは、非選択状態(例えば、停止状態)になる。

0086

これによって、メモリ間のデータ転送(コピー動作)の要求の開始から時間T1までの期間において、メモリコントローラ200の制御によって、コピー元及びコピー先のフラッシュメモリ10A,10Bが、それぞれ選択される。

0087

尚、コマンドRC,WC及びアドレスAddR,AddWの送受信の間、ライトイネーブル信号/WEは、コマンド及びアドレスの受信のためにあるクロック周波数で出力されている。この時、リードイネーブル信号/REは、Hレベルに維持されている。

0088

図8に示されるように、コピー元及びコピー先のフラッシュメモリ10A,10Bが選択された後の時間T1において、メモリコントローラ200は、リードイネーブル信号/REを駆動し、メモリデバイスの動作速度に基づくあるクロック周波数のリードイネーブル信号/REを、送信する。あるクロック周波数のリードイネーブル信号/REが出力されている間、ライトイネーブル信号/WEは、例えば、Hレベルに維持されている。

0089

コピー元のフラッシュメモリ10Aは、メモリコントローラ200からのあるクロック周波数のリードイネーブル信号/REを受信する。

0090

コピー元のフラッシュメモリ10Aは、アドレスAddRに示されたメモリ領域から、データDTを読み出す(ステップST4A)。また、コピー元のフラッシュメモリ10Aは、データストローブ信号DQSと読み出したデータDTとを出力する(ステップST4B)。

0091

フラッシュメモリ10Aは、リードイネーブル信号/REに基づいて、データストローブ信号DQSが出力される配線(データストローブ線)を、駆動する。

0092

フラッシュメモリ10Aは、あるクロック周波数のデータストローブ信号DQSを生成し、生成したデータストローブ信号DQSを、データストローブ線上(及びメモリインターフェイス500)に出力する。生成されたデータストローブ信号DQSのクロック周波数は、メモリコントローラ200からのリードイネーブル信号/REのクロック周波数と同じである。

0093

フラッシュメモリ10Aは、リードイネーブル信号/REに基づいて、データストローブ信号DQSと共に、データ信号DQ(データDT)を、データ線90上(及びメモリインターフェイス500)に出力する。データ信号DQは、例えば、1以上のデータユニット(例えば、8ビット分のデータ)DUを含む。

0094

SDR規格のインターフェイスのフラッシュメモリ10Aにおいて、データ信号DQの位相は、データストローブ信号DQSの位相と揃っている。データ信号DQの出力タイミングは、データストローブ信号DQSの立ち上がりエッジと同期している。

0095

SDR規格に基づいたフラッシュメモリのデータ転送において、データストローブ信号DQSのクロック周波数は、例えば、データ信号の切り替え周波数の2倍である。例えば、データ信号の切り替え周波数は、各データユニットの出力期間に基づいて決まる。例えば、切り替え周波数の1周期は、2つ分のデータユニットDUの出力期間に実質的に対応する。

0096

コピー先のフラッシュメモリ10Bは、データストローブ信号DQSを受信する。データストローブ信号DQSの受信に基づいて、フラッシュメモリ10Bは、データ線90上のデータを、取り込む。

0097

データを受信する側となるコピー先の半導体メモリ10Bから見ると、データストローブ信号DQSの立ち下りエッジに対して、十分なデータセットアップ時間tDS及びデータホールド時間tDHが、それぞれ確保されている。

0098

これによって、コピー先の第2のフラッシュメモリ10Bは、データ信号DQを、メモリコントローラ200を介さずに、コピー先のフラッシュメモリ10Aから直接受信できる。

0099

フラッシュメモリ10Bは、取り込んだデータ信号DQを、書き込みアドレスAddWが示すメモリ領域に、書き込む(ステップST5)。これらの各ステップST4A,ST4B,ST5によって、データのコピーが実行される。

0100

フラッシュメモリ10Bは、データの書き込みが終了するタイミングで、先頭の書き込みコマンドWCaと対をなすコマンドWCbを取り込む。以下において、先頭の書き込みコマンドWCaと終端の書き込みコマンドWCbが区別されない場合には、それらの書き込みコマンドWCa,WCbは、書き込みコマンドWCと表記される。

0101

例えば、第2のフラッシュメモリ10Bは、データの書き込みの完了を、メモリコントローラ200に通知する。

0102

以上のように、本実施例のメモリデバイスの制御方法において、メモリコントローラ200を介したデータ転送無しに、フラッシュメモリ10Aのデータが、フラッシュメモリ10B内にコピーされる。

0103

(c) 効果
メモリデバイスに用いられるNAND型フラッシュメモリが、データ信号を出力する(読み出す)場合、フラッシュメモリのデータ出力は、コントローラから出力されるデータ出力用の制御信号/REに基づいて、データ信号とデータストローブ信号との間のエッジを揃えて出力する。

0104

一方、NAND型フラッシュメモリが、データ信号を受信するためには、データストローブ信号DQSのエッジに対して十分なデータセットアップ時間tDSとデータホールド時間tDHとを確保する必要がある。そのため、フラッシュメモリに対するデータの転送の規格に応じて、十分なデータセットアップ時間tDSとデータホールド時間tDHとを確保するために、データ信号とデータストローブ信号との間の位相がずらされる場合がある。

0105

例えば、トグルDDR(Double Data Rate)規格のフラッシュメモリは、データの受信時において、データ信号の位相とデータストローブ信号の位相(エッジ)とが、90度ずれている状態が、規定されている。但し、上述のように、フラッシュメモリからデータの出力時、出力されたデータ信号とデータストローブ信号との位相が揃っている場合、DDR規格のフラッシュメモリにおいて、データを受信する側のフラッシュメモリにおけるデータセットアップ時間及びデータホールド時間の確保は、困難である。

0106

このため、データ信号とデータストローブ信号との間の位相をずらした場合には、ある半導体メモリから出力されたデータを、メモリコントローラを介さずに、他のメモリに直接転送することができない。

0107

この場合、半導体メモリ間におけるデータの転送(データのコピー)は、コピー元の半導体メモリからメモリコントローラにデータが転送されるステップと、メモリコントローラからコピー先の半導体メモリチップにデータが転送されるステップとを、実行することができる。

0108

このような、メモリコントローラを経由した半導体メモリ間のデータの転送は、メモリデバイス及びストレージデバイスのデータ転送効率を低くし、デバイスの消費電力量の増大を引き起こす可能性がある。

0109

本実施形態のメモリデバイスは、コピー先の第1の半導体メモリ10Aからコピー元の第2の半導体メモリ10Bに、メモリコントローラ200を経由せずに、直接データを転送できる。すなわち、2つの半導体メモリ間のデータ転送が、1つのステップで完了する。

0110

本実施形態のメモリデバイス100は、半導体メモリ10A,10Bとメモリコントローラ200との間のデータ転送を削減できる結果として、データ転送時に発生する消費電力量を、従来のメモリデバイスの消費電力量の半分程度にできる。また、本実施形態のメモリデバイス100は、メモリ間の直接のデータ転送の結果として、データ転送の時間を短縮できる。

0111

また、製造工程に起因するチップ間の特性のばらつき、又は、半導体メモリとインターフェイス(コントローラ)との位置関係に応じた半導体メモリとインターフェイスとを接続する配線長の違い、などに起因して、半導体メモリの特性に、ばらつきが生じる可能性がある。

0112

例えば、NAND型フラッシュメモリの出力応答時間tREAは、5nsecから20nsec程度の範囲で、ばらつく。一方、フラッシュメモリのデータ信号の切り替えは、数nsecで行われる。

0113

コピー元の半導体メモリから出力されたデータを、データの入出力のタイミングを示す制御信号無しに、コピー先の半導体メモリが取り込む場合、コピー先の半導体メモリは、出力応答時間tREAのばらつきを含む状態において、コピー元の半導体メモリからのデータの出力のタイミングを検知できない。

0114

それゆえ、データ入出力のタイミングに関する制御信号の送受信無しに2つの半導体メモリでデータが直接転送される場合、出力応答時間tREAのばらつきより早い周期で、出力データの取り込みタイミングを切り替えることはできない。

0115

そのため、データ入出力のタイミングに関する制御信号が、データ転送に用いられていない場合、メモリデバイスのデータ転送を高速化できない。

0116

本実施形態のメモリデバイスは、リードイネーブル信号/RE及びデータストローブ信号DQSによって、データの出力タイミング及びデータの出力状態が、コピー先及びコピー元のメモリ10A,10Bにそれぞれ通知される。

0117

それゆえ、図9に示されるメモリデバイスの各信号のタイミングチャートのように、メモリデバイス内の複数の半導体メモリにおいて、データの出力の早い(出力応答時間tREAの短い)メモリチップCp1とデータの出力の遅い(出力応答時間tREAの長い)メモリチップCp2とが存在したとしても、各メモリに供給される制御信号/RE,DQSによって、コピー先の半導体メモリ10Bは、コピー元の半導体メモリ10Aからのデータの出力タイミングを、検知できる。

0118

したがって、本実施形態のメモリデバイス100は、データの出力状態を示す制御信号/RE,DQSを用いて、半導体メモリ間の直接のデータ転送を制御することによって、メモリ毎の出力応答時間tREAのばらつきに依存せずに、高速なデータ転送を実現できる。

0119

以上のように、本実施形態のメモリデバイス及びメモリデバイスの制御方法によれば、メモリデバイスの消費電力量を低減できる。

0120

(3) 第2の実施例
図10を参照して、第2の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0121

データ信号DQとデータストローブ信号DQSとの間の位相がシフトされることによって、DDR規格に基づいたデータ転送を実行するメモリデバイス100において、データセットアップ時間tDS及びデータホールド時間tDHがそれぞれ確保されてもよい。

0122

本実施例において、図5のNAND型フラッシュメモリ10は、位相変換回路70を含む。位相変換回路70は、例えば、入出力回路7内に、設けられている。位相変換回路70は、データ信号DQとデータストローブ信号DQSとの間の位相を、シフトさせることができる。

0123

図10は、本実施例のメモリデバイスのデータ転送時における各制御信号の波形を示すタイミングチャートである。

0124

上述の実施例と同様に、図7に示されるように、メモリコントローラ200は、読み出しコマンドRC及び読み出しアドレスAddRの送信、及び、書き込みコマンドWC及び書き込みアドレスAddWの送信の後、リードイネーブル信号/REを、DDR規格のメモリデバイス100に送信する。

0125

図10に示されるように、コピー元の第1のフラッシュメモリ10Aは、データストローブ信号DQSを生成する。DDR規格のメモリデバイス100内の第1のフラッシュメモリ10Aは、メモリコントローラ200から受信したリードイネーブル信号/REに基づいて、リードイネーブル信号/REと同じクロック周波数のデータストローブ信号DQSを生成する。

0126

コピー元の第1の半導体メモリ10Aは、位相変換回路70によって、データ信号DQの位相に対して位相のずれたデータストローブ信号DQSを、メモリ10Aの外部へ出力する。第1のフラッシュメモリ10Aは、データストローブ信号DQSと共に、データ信号DQを出力する。

0127

例えば、生成されたデータストローブ信号DQSの周波数は、データ信号DQの切り替え周波数と実質的に同じである。

0128

コピー先の第2のフラッシュメモリ10Bから各信号DQ,DQSを見たときに、データストローブ信号DQSの位相とデータ信号DQの位相が、理想的に90度ずれていれば、メモリ間の直接のデータ転送を実行するメモリデバイスは、データストローブ信号DQSの立ち上りエッジと立ち下りエッジの両方に対して、データの送受信に十分なデータセットアップ時間tDSとデータホールド時間tDHとを確保できる。

0129

本実施例のメモリデバイスのように、位相変換回路70によって、データ信号DQとデータストローブ信号DQSとの間の位相がシフトされることによって、DDR規格に基づいたデータ転送が実行される場合であっても、コントローラ200を介さずに、コピー元のフラッシュメモリ10Aからコピー先のフラッシュメモリ10Bへ、データDTを直接転送できる。

0130

したがって、第2の実施例のメモリデバイス及びその制御方法は、DDRに基づいたデータの送受信のための時間を確保可能な状態で、メモリデバイスの消費電力量を低減できる。

0131

(4) 第3の実施例
図11を参照して、第3の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0132

第2の実施例のメモリデバイスにおいて、コピー元のフラッシュメモリ(第1の半導体メモリ)10Aが、データを送信する際に、データ信号とデータストローブ信号との位相をずらしている。

0133

これに対して、第3の実施例のメモリデバイス100は、コピー先の第2のフラッシュメモリ(第2の半導体メモリ)10Bによって、データ信号DQとデータストローブ信号DQSとの位相をずらす。

0134

例えば、第2のフラッシュメモリ10B内の位相変換回路70によって、データ信号DQとデータストローブ信号DQSとの間の位相が、ずらされる。データ信号DQとデータストローブ信号DQSとの間の位相がフラッシュメモリ10Bの内部でずれた状態で、データ信号DQが、第2の半導体メモリ10B内に、取り込まれる。

0135

図11は、本実施例のメモリデバイス100のデータ転送時における各制御信号の波形を示すタイミングチャートである。

0136

図11に示されるように、上述の例と同様に、メモリコントローラ200からの各種の信号が送信された後、コピー元の第1のフラッシュメモリ10Aは、メモリコントローラ200からのリードイネーブル信号/REに基づいて、リードイネーブル信号/REと同じクロック周波数のデータストローブ信号DQSを生成する。

0137

コピー元のフラッシュメモリ10Aは、データストローブ信号DQSに対してエッジアラインのデータ信号DQを、出力する。データストローブ信号DQSの周波数は、データ信号DQの切り替え周波数と同じである。

0138

フラッシュメモリ10Aは、データ信号DQとデータストローブ信号DQSとがエッジアラインされた状態で、データ信号DQ及びデータストローブ信号DQSの両方を、配線上に出力する。

0139

ここで、データストローブ信号DQSのエッジとデータ信号DQのエッジが、コピー先の第2のフラッシュメモリ10Bから見て揃っている場合、第2のフラッシュメモリ10Bは、データ信号DQを取り込むために十分なデータセットアップ時間tDSとデータホールド時間tDHとを確保できない。

0140

本実施例において、第2のフラッシュメモリ10Bは、データ信号DQとデータストローブ信号DQSの受信時、第2のフラッシュメモリ10Bは、第2のフラッシュメモリ10B内の位相変換回路70によって、データ信号DQ及びデータストローブ信号DQSのいずれか一方を、遅延させる。位相変換回路70は、データ信号DQとデータストローブ信号DQSとのエッジを、例えば、90度程度、シフトさせる。

0141

図11に示されるように、第2のフラッシュメモリ10B内部のデータストローブ信号DQSZの位相が、データ信号DQの位相に対して、シフトしている。

0142

これによって、データストローブ信号DQSZの立ち上りエッジと立ち下りエッジとの両方に対して、フラッシュメモリ10Bの内部に取り込まれるデータ信号DQは、十分なデータセットアップ時間tDSとデータホールド時間tDHとを確保できる。

0143

このように、第3の実施例のメモリデバイス及びその制御方法は、DDRに基づいたデータの送受信のための時間を確保可能な状態で、データ転送のための消費電力量を低減できる。

0144

(5) 第4の実施例
図12及び図13を参照して、第4の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0145

図12及び図13は、本実施例のメモリデバイスの制御方法及び動作例を説明するための図である。

0146

半導体メモリは、データリテンション劣化など、メモリセルの特性の劣化により、記憶すべきデータから他のデータに変化する可能性がある。この結果として、半導体メモリから読み出されたデータが、誤りを含む場合がある。

0147

図12に示されるように、第4の実施例において、メモリコントローラ200は、ECC(Error checking and correcting)回路20を、含む。

0148

以下のように、メモリコントローラ200内のECC回路20によって、メモリ10A,10B間で転送されるコピーデータ内のエラー訂正される。

0149

図12及び図13に示されるように、コピー元の第1のフラッシュメモリ10Aがデータを出力した際、コピー先の第2のフラッシュメモリ10Bが、データ信号DQを受信するのと共に、メモリコントローラ200も、同じデータ信号DQを受信する(ステップST4Z)。

0150

メモリコントローラ200は、コピー元のフラッシュメモリ10Aからコピー先のフラッシュメモリ10Bに転送するために出力されたデータ線90上(インターフェイス内)のデータ信号DQを、取り込む。

0151

メモリコントローラ200は、ECC回路20によって、コピー元のフラッシュメモリ10Aからのデータ信号DQに対して、ECC処理を施す(ステップST6)。ECC回路20は、データ信号DQ内のエラーの有無を、チェックする。データ信号に誤りが検出された場合、ECC回路20は、検出されたエラーを、訂正する。

0152

第1のフラッシュメモリ10Aから第2のフラッシュメモリ10Bへのデータの転送が完了した後、メモリコントローラ200は、訂正されたデータ(以下では、訂正データとよばれる)DTcを、コピー先の第2のフラッシュメモリ10Bに、転送する(ステップST7)。例えば、訂正データDTcの書き込みのために、メモリコントローラ200は、書き込みコマンドWC及び訂正データDTcが書き込まれるべきデータのアドレスを、訂正データDTcと共に、メモリインターフェイス500を介して、第2のフラッシュメモリ10Bに出力する。

0153

第2のフラッシュメモリは、訂正データDTcを、エラーを含むデータが記憶されていたアドレスに対応する第2のフラッシュメモリ10Bのメモリ領域内に、書き直す(ステップST8)。尚、訂正データDTcは、エラーを含むデータが記憶されていたアドレスとは別のメモリ領域内に、書き込まれてもよい。

0154

これによって、コピー元のフラッシュメモリ10Aからコピー先のフラッシュメモリ10Bへ転送されたデータ(コピーデータ)内のエラーを、訂正できる。

0155

尚、訂正データDTcの上書きは、訂正データを含むコピーデータの全体が、コピー先のフラッシュメモリ10Bに書き込まれるように、実行されてもよいし、コピーデータの一部分としての訂正データが、書き込みのための最小の制御単位で、部分的に書き込まれるように、実行されてもよい。

0156

以上のように、第4の実施例のメモリデバイス及びその制御方法によれば、データ転送の消費電力量の増大を抑制しつつ、メモリデバイス内に記憶されるデータの信頼性を向上できる。

0157

(6) 第5の実施例
図14を参照して、第5の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0158

上述のように、データ転送が半導体メモリ間で直接実行される場合、コントローラを介したデータ転送と異なった動作が、実行される場合がある。

0159

第5の実施例における、メモリデバイス100及びメモリコントローラ200を含むストレージデバイスにおいて、これから実行される処理が半導体メモリ間の直接のデータ転送であることを通知するためのコマンドが、用いられる。

0160

本実施例において、図5のフラッシュメモリ10は、メモリ間の直接のデータ転送を通知するコマンド(以下では、直接データ転送コマンドとよぶ)CMDXを、受信及び保持するためのレジスタコマンドレジスタ)80を、ステートマシン8内に、含む。

0161

図14は、第5の実施例のメモリデバイス及びメモリコントローラ200の動作を説明するためのタイミングチャートである。

0162

図14に示されるように、直接データ転送コマンドCMDXは、読み出しコマンドRCがコントローラ200から送信される前に、メモリコントローラ200からメモリデバイス100に送信される。メモリデバイス100内の各フラッシュメモリ10は、直接データ転送コマンドCMDXを、ステートマシン8内のコマンドレジスタ80内に、取り込む。

0163

このコマンドCMDXに基づいて、メモリデバイス100内の各フラッシュメモリ10は、メモリ間の直接データ転送を可能にするように、データ転送を制御するための回路を切り替え、各回路を駆動する。

0164

このように、本実施例のメモリデバイス100及びコントローラ200を含むストレージデバイスは、メモリ間の直接のデータ転送の実行を通知するコマンドCMDXを、含む。

0165

これによって、第5の実施例のメモリデバイス及びその制御方法は、メモリインターフェイスの構成を大きく変更すること無しに、メモリ間における直接データ転送を、実行できる。

0166

(7) 第6の実施形態
図15を参照して、第6の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。

0167

メモリ間のデータ転送時、メモリデバイス内の複数のフラッシュメモリのうち、どのフラッシュメモリがコピー元のメモリとなるかは、チップアドレスが各フラッシュメモリに供給されるまで、各フラッシュメモリは、認識できない。それゆえ、読み出しアドレスのチップアドレスが、各フラッシュメモリに受信されるまで、各フラッシュメモリは、読み出しコマンド及びアドレスを受信及び解析し、コマンドに基づいた動作のための準備を、実行する。

0168

また、読み出しコマンド及びアドレスの送受信時と同様に、コピー先となる可能性がある各フラッシュメモリは、チップアドレスを受信するまで、どのフラッシュメモリがコピー先のフラッシュメモリとなるか、認識できない。それゆえ、コピー先のフラッシュメモリを除く複数のフラッシュメモリは、書き込みアドレスのチップアドレスが受信されるまで、駆動される。

0169

上述のように、選択チップを示す信号は、コマンドの送信からあるタイミング、例えば、コマンドの受信の完了から5サイクル目のアドレス(ar5,aw5)として、メモリデバイス100内の各フラッシュメモリ(メモリチップ)10に、入力される。

0170

この場合、コピー元となるフラッシュメモリが識別されるまでの期間において、及び、コピー先となるフラッシュメモリが識別されるまでの期間において、非選択のフラッシュメモリを含めたすべてのメモリチップが、コマンドやアドレスを、受信する。

0171

データ転送に用いられない非選択チップも、コマンドやアドレスの解析処理を実行するため、非選択チップにおいて、データ転送に寄与しない電力が、発生する。

0172

第6の実施例のメモリデバイス100は、複数のフラッシュメモリ(メモリチップ)うちどのメモリが、直接データ転送に用いられる選択メモリであるかを、データ転送の開始前に、コマンドCMDS,CMDDによって、メモリコントローラ200からフラッシュメモリ10に事前に通知される。例えば、第5の実施例と同様に、図5のフラッシュメモリは、このコマンドCMDS,CMDDを受信するためのコマンドレジスタ80を、ステートマシン8内に、含む。コマンドCMDS,CMDDは、コピー元及びコピー先のフラッシュメモリのチップアドレスを、それぞれ含む。

0173

これによって、データ転送の対象のコピー元及びコピー先のフラッシュメモリ10A,10Bのみが、選択的に駆動され、コピー元及びコピー先のフラッシュメモリ以外のフラッシュメモリ(非選択メモリ)の動作は、停止される。

0174

この結果として、本実施例のメモリデバイス100は、非選択メモリにおける電力の消費を、削減できる。

0175

図15は、本実施形態のメモリデバイスの制御方法を説明するためのタイミングチャートである。

0176

図15に示されるように、メモリコントローラ200は、コピー元のフラッシュメモリ10Aのチップアドレスを示すコマンド(以下では、コピー元通知コマンドとよばれる)CMDSを、読み出しコマンドRCの送信前に、インターフェイス500を介してメモリデバイス100に送信する。

0177

メモリデバイス100内のフラッシュメモリ10のそれぞれは、コマンドCMDSをコマンドレジスタ80内に取り込み及び解析し、自身がコピー元のメモリチップ10であるか否か、判定する。

0178

コピー元通知コマンドCMDS内のチップアドレスに基づいて、コピー元として指定されたフラッシュメモリ10Aは、選択状態となり、メモリコントローラ200からのコマンドRC及びアドレスAddRの送信を待つ。他のフラッシュメモリ10は、停止状態(非選択状態)となる。

0179

コピー元通知コマンドCMDSの受信後、コピー元のフラッシュメモリ10Aは、メモリコントローラ200からの読み出しコマンドRC及び読み出しアドレスAddRを受信する。コピー元のフラッシュメモリ10Aにおける読み出しコマンド及び読み出しアドレスの受信期間中、停止状態のフラッシュメモリは、駆動されること無しに、読み出しコマンドRC及び読み出しアドレスAddRを取り込まない。

0180

メモリコントローラ200は、コピー先のフラッシュメモリ10Bのチップアドレスを示すコマンド(以下では、コピー先通知コマンド)CMDDを、書き込みコマンドWCの送信前に、メモリインターフェイス500を介して、メモリデバイス100に送信する。尚、例えば、コマンドラッチイネーブル信号CLEによって、フラッシュメモリ10は、停止状態からコマンドが受信可能状態に、復帰する。

0181

メモリデバイス100内の複数のフラッシュメモリ10は、コピー先通知コマンドCMDDを取り込み及び解析し、自身がコピー先のメモリチップであるか否か、判定する。

0182

コピー先通知コマンドCMDDのチップアドレスに基づいて、コピー先として指定されたフラッシュメモリ10Bは、選択状態となり、メモリコントローラ200からのコマンドWC及びアドレスAddWの送信を待つ。コピー先のフラッシュメモリ10Aを除く他のフラッシュメモリは、停止状態となる。

0183

コピー先のフラッシュメモリ10Bは、メモリコントローラ200からの書き込みコマンドWC及び書き込みアドレスAddWを受信する。コピー先のフラッシュメモリ10Bにおける書き込みコマンド及び書き込みアドレスの受信期間中、停止状態のフラッシュメモリは、書き込みコマンドWC及び書き込みアドレスAddWを取り込まない。

0184

この後、上述の各実施例と同様に、メモリコントローラ200を介さずに、リードイネーブル信号/RE及びストローブ信号DQSを用いて、2つのフラッシュメモリ10A,10B間における直接のデータ転送が、実行される。

0185

尚、コピー元及びコピー先通知コマンドCMDS,CMDDの前に、第6の実施例の直接データ転送コマンドCMDXが、インターフェイス500を介して、メモリコントローラ200からメモリデバイス100に、さらに送信されてもよい。

0186

以上のように、コピー元及びコピー先のチップ10A,10Bを除く非選択チップは、チップアドレスを示すコマンドCMDS,CMDDの受信と同時に、そのコマンドCMDS,CMDDに基づいて、停止する。

0187

この結果として、本実施例のメモリデバイス100は、データ転送時において、非選択チップにおける消費電力の発生及びメモリデバイスの消費電力量の増大を、抑制できる。

0188

また、本実施形態のメモリデバイス100は、非選択チップにおける消費電力の発生を抑制するためのコマンド及びアドレスを制御するための回路を、比較的単純な回路で、実現できる。

0189

以上のように、本実施例のメモリデバイス及びメモリデバイスの制御方法は、メモリデバイスの消費電力及び消費電力量を、削減できる。

0190

[その他]
上述の実施形態において、図1のストレージデバイス900は、ストレージデバイスの種類及び特性に応じて、半導体メモリ10A,10B以外のメモリや、コントローラ200以外の制御デバイスを、さらに含んでいてもよい。例えば、上述の実施形態のメモリデバイスは、SDTMメモリカードSSD、eMMC又はUSBメモリなどのストレージデバイスに、適用できる。例えば、実施形態のメモリデバイスを含むストレージデバイスは、携帯電話タブレット型端末デジタルカメラなどの、モバイルデバイス内に設けられている。

0191

実施形態のメモリデバイスに用いられる半導体メモリは、3次元構造のメモリセルアレイを含むNAND型フラッシュメモリでもよい。

0192

上述の実施形態において、NAND型フラッシュメモリが、メモリデバイス内の半導体メモリ(メモリチップ)として、示されている。しかし、本実施形態のメモリデバイスに用いられる半導体メモリは、ReRAM、MRAM、PCRAM、DRAM、SRAMなどでもよい。

0193

上述の実施形態において、直接のデータ転送を実行する2つの半導体メモリは、同じインターフェイス規格に基づくメモリである。しかし、本実施形態のメモリデバイス及びその制御方法によるメモリ間の直接のデータ転送は、互いに異なるインターフェイス規格の複数の半導体メモリを含むメモリデバイスに、適用できる。

0194

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0195

100:メモリデバイス、10:半導体メモリ(メモリチップ)、200:コントローラ、500:インターフェイス。

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