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技術 スイッチング素子駆動回路

出願人 アイシン・エィ・ダブリュ株式会社
発明者 中村恭士高倉裕司
出願日 2015年12月10日 (3年9ヶ月経過) 出願番号 2017-500294
公開日 2017年8月31日 (2年0ヶ月経過) 公開番号 WO2016-132630
状態 特許登録済
技術分野 電子的スイッチ1 電力変換一般
主要キーワード 両極性信号 バイアスコンデンサ 負極電源 正極電源 調達コスト 最適電位 共振制御回路 電気振動
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図面 (16)

課題・解決手段

スイッチング素子制御端子寄生容量による影響を抑制すると共に回路内の負荷バランス偏りが少なくなるように構成されたスイッチング素子駆動回路を提供する。ソース端子又はエミッタ端子基準電位Vrefが接続された主スイッチング素子TRの制御端子に駆動信号を与えて、主スイッチング素子TRを駆動するスイッチング素子駆動回路1は、一方の端子が制御端子の側に接続され、他方の端子が基準電位Vrefの側に接続されたインダクタL1を含む共振制御回路3が、主スイッチング素子TRの寄生容量PCと共振回路を構成するように、制御端子と基準電位Vrefとの間に接続され、さらに、共振制御回路3における、制御端子の側とは反対側の端子の電位を、基準電位Vrefとは異なるバイアス電位Vbに設定するバイアス回路5を備える。

概要

背景

例えば、FET(Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのスイッチング素子は、ゲート端子制御端子)とソース端子との間に電位差を生じさせるように駆動信号を与えられることで動作する。スイッチング素子のゲート端子とソース端子との間には、寄生容量が存在し、この寄生容量を充電する際に電力損失が発生する。また、この電力損失は、スイッチング周波数に比例するため、スイッチング周波数が高くなると、スイッチング素子を駆動する駆動回路の電力損失が大きくなり、当該回路や、駆動回路の電源の大型化を招く等の弊害を生じる可能性がある。

特開平3−60360号公報(特許文献1)には、この寄生容量による影響を抑制するために並列共振回路を備えたゲート駆動回路が開示されている。このゲート駆動回路は、寄生容量と並列共振回路を構成するようにインダクタを備えると共に、このインダクタと寄生容量との間で電荷往復させるように通流方向を定める整流回路を備えている。整流回路には、電流通流及び遮断を制御するためのスイッチ(スイッチング素子)が備えられている(以上、特許文献1の第1図等参照)。また、同様の構成は、米国特許出願公開第US2012/0176176A1号明細書(特許文献2)にも記載されている。これらのゲート駆動回路では、基本的には、寄生容量とインダクタとの間でエネルギー交換がなされるので、電力損失が軽減される。

特許文献1の駆動信号は、基準電位に対して対称正負電位を有する正負両極信号である。しかし、炭化ケイ素(SiC)を用いたMOSFETなどでは、基準電位に対して正側の電位の耐圧に比べて負側の電位の耐圧が低い素子もある。このため、このような正負両極信号の駆動信号でSiC−MOSFETを駆動する場合に、基準電位に対して非対称な正負電位を有する正負両極信号が必要となることがある。特許文献1の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号であるため、寄生容量とインダクタとの間を往復する電流もほぼ均等となる(例えば、特許文献1の第3図参照)。また、駆動パルスの電源を構成する正極電源及び負極電源消費電力及び消費電流も、ほぼ同じとなる。

一方、駆動信号が基準電位に対して非対称な正負両極信号である場合、寄生容量とインダクタとの間を往復する電流も不均等となる。また、駆動パルスの電源が正負両極電源であった場合には、正極電源及び負極電源の消費電力及び消費電流も不均等となる。このため、ある程度の電力損失の軽減効果は得られるかもしれないが、スイッチング素子を駆動する駆動回路や、当該駆動回路へ電力を供給する電源の負荷が高くなる可能性がある。また、消費電流の大きさに応じて耐力の高い部品を用いる必要が生じたり、正極側と負極側とで異なる仕様の部品を使用することによる調達コストの増加が生じたりする可能性もある。さらには、スイッチング素子の駆動信号の波形に、意図しないアンダーシュートなどを発生させ、駆動対象となるスイッチング素子のゲート端子(制御端子)の耐圧を超えてしまう可能性もある。

概要

スイッチング素子の制御端子の寄生容量による影響を抑制すると共に回路内の負荷バランス偏りが少なくなるように構成されたスイッチング素子駆動回路を提供する。ソース端子又はエミッタ端子に基準電位Vrefが接続された主スイッチング素子TRの制御端子に駆動信号を与えて、主スイッチング素子TRを駆動するスイッチング素子駆動回路1は、一方の端子が制御端子の側に接続され、他方の端子が基準電位Vrefの側に接続されたインダクタL1を含む共振制御回路3が、主スイッチング素子TRの寄生容量PCと共振回路を構成するように、制御端子と基準電位Vrefとの間に接続され、さらに、共振制御回路3における、制御端子の側とは反対側の端子の電位を、基準電位Vrefとは異なるバイアス電位Vbに設定するバイアス回路5を備える。

目的

つまり、正極電源BPは基準電位Vrefに対して正側の電位(正極電位Vcc)を、ゲート駆動回路1に提供し、負極電源BNは基準電位Vrefに対して負側の電位(負極電位Vee)を、ゲート駆動回路に提供する

効果

実績

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請求項1

ソース端子又はエミッタ端子接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子制御端子に、前記基準電位に対して非対称正負電位を有する駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、前記基準電位に対して正側の正極電位を提供する正極電源と、前記正側の電位とは絶対値が異なる負側の負極電位を前記基準電位に対して提供する負極電源とを備え、前記基準電位に対して正負が非対称な正負両極電源である電源回路と、一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、前記制御端子の側から前記基準電位の側への方向を順方向とする第1整流素子と第1スイッチとが直列に接続された第1電流路と、前記基準電位の側から前記制御端子の側への方向を順方向とする第2整流素子と第2スイッチとが直列に接続された第2電流路と、を有し、前記第1電流路と前記第2電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える、スイッチング素子駆動回路。

請求項2

前記バイアス電位は、前記正極電位の絶対値と、前記負極電位の絶対値との比に比べて、前記正極電位と前記バイアス電位との電位差の絶対値と、前記負極電位と前記バイアス電位との電位差の絶対値との比が1対1に近い請求項1に記載のスイッチング素子駆動回路。

請求項3

前記バイアス回路は、前記共振制御回路の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサを含む請求項1又は2に記載のスイッチング素子駆動回路。

請求項4

前記バイアス回路は、前記バイアス電位を生成する分圧回路を含む請求項1から3の何れか一項に記載のスイッチング素子駆動回路。

請求項5

前記バイアス電位は、前記駆動信号による前記制御端子の電位の変化に伴って変化する前記寄生容量の電荷平衡する電位である請求項1から4の何れか一項に記載のスイッチング素子駆動回路。

技術分野

0001

本発明は、スイッチング素子制御端子駆動信号を与えて、そのスイッチング素子を駆動するスイッチング素子駆動回路に関する。

背景技術

0002

例えば、FET(Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのスイッチング素子は、ゲート端子(制御端子)とソース端子との間に電位差を生じさせるように駆動信号を与えられることで動作する。スイッチング素子のゲート端子とソース端子との間には、寄生容量が存在し、この寄生容量を充電する際に電力損失が発生する。また、この電力損失は、スイッチング周波数に比例するため、スイッチング周波数が高くなると、スイッチング素子を駆動する駆動回路の電力損失が大きくなり、当該回路や、駆動回路の電源の大型化を招く等の弊害を生じる可能性がある。

0003

特開平3−60360号公報(特許文献1)には、この寄生容量による影響を抑制するために並列共振回路を備えたゲート駆動回路が開示されている。このゲート駆動回路は、寄生容量と並列共振回路を構成するようにインダクタを備えると共に、このインダクタと寄生容量との間で電荷往復させるように通流方向を定める整流回路を備えている。整流回路には、電流通流及び遮断を制御するためのスイッチ(スイッチング素子)が備えられている(以上、特許文献1の第1図等参照)。また、同様の構成は、米国特許出願公開第US2012/0176176A1号明細書(特許文献2)にも記載されている。これらのゲート駆動回路では、基本的には、寄生容量とインダクタとの間でエネルギー交換がなされるので、電力損失が軽減される。

0004

特許文献1の駆動信号は、基準電位に対して対称正負電位を有する正負両極信号である。しかし、炭化ケイ素(SiC)を用いたMOSFETなどでは、基準電位に対して正側の電位の耐圧に比べて負側の電位の耐圧が低い素子もある。このため、このような正負両極信号の駆動信号でSiC−MOSFETを駆動する場合に、基準電位に対して非対称な正負電位を有する正負両極信号が必要となることがある。特許文献1の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号であるため、寄生容量とインダクタとの間を往復する電流もほぼ均等となる(例えば、特許文献1の第3図参照)。また、駆動パルスの電源を構成する正極電源及び負極電源消費電力及び消費電流も、ほぼ同じとなる。

0005

一方、駆動信号が基準電位に対して非対称な正負両極信号である場合、寄生容量とインダクタとの間を往復する電流も不均等となる。また、駆動パルスの電源が正負両極電源であった場合には、正極電源及び負極電源の消費電力及び消費電流も不均等となる。このため、ある程度の電力損失の軽減効果は得られるかもしれないが、スイッチング素子を駆動する駆動回路や、当該駆動回路へ電力を供給する電源の負荷が高くなる可能性がある。また、消費電流の大きさに応じて耐力の高い部品を用いる必要が生じたり、正極側と負極側とで異なる仕様の部品を使用することによる調達コストの増加が生じたりする可能性もある。さらには、スイッチング素子の駆動信号の波形に、意図しないアンダーシュートなどを発生させ、駆動対象となるスイッチング素子のゲート端子(制御端子)の耐圧を超えてしまう可能性もある。

先行技術

0006

特開平3−60360号公報
米国特許出願公開第US2012/0176176A1号明細書

発明が解決しようとする課題

0007

上記背景に鑑みて、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号としてスイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランス偏りが少なくなるように構成する技術の提供が望まれる。

課題を解決するための手段

0008

1つの態様として、上記に鑑みたスイッチング素子駆動回路は、
ソース端子又はエミッタ端子接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子の制御端子に駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、
一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、
前記制御端子の側から前記基準電位の側への方向を順方向とする第1整流素子と第1スイッチとが直列に接続された第1電流路と、
前記基準電位の側から前記制御端子の側への方向を順方向とする第2整流素子と第2スイッチとが直列に接続された第2電流路と、を有し、
前記第1電流路と前記第2電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、
前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、
さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える。

0009

主スイッチング素子の駆動信号は、寄生容量とインダクタとで構成される並列共振回路でのエネルギー交換によって、寄生容量に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号が、基準電位に対して対称な正負両極信号である場合に非常に有効である。駆動信号が、非対称な正負両極信号である場合、基準電位に対する駆動信号の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位によって、当該直流成分をキャンセルすることができる。その結果、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号として主スイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランスの偏りが少なくなるように構成することができる。

0010

スイッチング素子駆動回路のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。

図面の簡単な説明

0011

ゲート駆動回路の基本構成を示す模式的な回路ブロック
ゲート駆動回路の構成例を示す模式的な回路図
駆動信号の波形の一例を示す波形図
共振コイルを流れる電流の波形の一例を示す波形図
電源を流れる電流の波形の一例を示す波形図
駆動信号の波形の他の例を示す波形図
共振コイルを流れる電流の波形の他の例を示す波形図
バイアス電位の設定原理を示す説明図
ゲート駆動回路の他の構成例を示す模式的な回路図
ゲート駆動信号の波形の変化の一例を示す波形図
共振コイルを流れる電流の波形の変化の一例を示す波形図
ゲート駆動回路の別の構成例を示す模式的な回路図
ゲート駆動回路の別の構成例を示す模式的な回路図
ゲート駆動回路の別の構成例を示す模式的な回路図
ゲート駆動回路の比較例を示す模式的な回路ブロック図

実施例

0012

以下、スイッチング素子駆動回路の実施形態を図面に基づいて説明する。図1は、ゲート駆動回路(スイッチング素子駆動回路)の基本構成を示す模式的な回路ブロック図であり、図2は、この基本構成に沿ったゲート駆動回路の構成例を示す模式的な回路図である。また、図15は、図1に対応する比較例を示す模式的な回路ブロック図である。ゲート駆動回路1は、主スイッチング素子TRを駆動対象として、主スイッチング素子TRの制御端子に駆動信号SPを与える回路である。

0013

本実施形態では、主スイッチング素子TRとして、MOS(Metal Oxide Semiconductor)型のFETを例示しており、制御端子はゲート端子である。主スイッチング素子TRは、ソース端子を接地端子としたソース接地回路の形態で接続されている。主スイッチング素子TRが、IGBTの場合には、接続形態は、エミッタ端子を接地端子としたエミッタ接地回路の形態となる。ソース端子或いはエミッタ端子には、一般的にグラウンドと称される基準電位Vrefが接続されている。以下、接地端子に関して単にソース端子と称して説明する。当然ながら主スイッチング素子TRがIGBTなどの場合には、各説明において、ソース端子をエミッタ端子と読み替えることができる。

0014

図1及び図2に示す形態では、駆動信号SPは、基準電位Vrefに対して正負両方向の電位を有する両極性信号である。主スイッチング素子TRは、ゲートソース間に予め規定された電圧印加することによって、オフ状態からオン状態へと遷移する。ここで、状態遷移のためのしきい値電圧が、ソース端子に接続された基準電位Vrefに近い場合には、外来ノイズ等によって主スイッチング素子TRがオン状態へと遷移する可能性がある。この場合、駆動信号SPを両極性信号とすることによって、基準電位Vrefよりも低い電位を与えて主スイッチング素子TRを安定してオフ状態とすることができる。例えば、炭化ケイ素(SiC)を用いたMOSFETは、上述したしきい値電圧が比較的低い素子である。従って、主スイッチング素子TRが、SiC−MOSFETである場合などに、このような両極性信号を駆動信号SPとすると好適である。

0015

図1及び図2に例示するゲート駆動回路1には、両極性信号の駆動信号SPを生成するために、両極性電源である電源回路PSが備えられている。電源回路PSは、正極電源BPと負極電源BNとが直列に接続され、その接続点が基準電位Vrefである。つまり、正極電源BPは基準電位Vrefに対して正側の電位(正極電位Vcc)を、ゲート駆動回路1に提供し、負極電源BNは基準電位Vrefに対して負側の電位(負極電位Vee)を、ゲート駆動回路に提供する。ここで、基準電位Vrefはゼロであり、電源回路PSは、“|Vcc|+|Vee|”の電圧をゲート駆動回路1に提供する。本実施形態では、基準電位Vrefに対する正極電位Vccの絶対値(|Vcc|)と、基準電位Vrefに対する負極電位Veeの絶対値(|Vee|)とは異なる値である。また、本実施形態では、“|Vcc|>|Vee|”であり、基準電位Vrefに対する正極電位Vccの絶対値(|Vcc|)の方が、基準電位Vrefに対する負極電位Veeの絶対値(|Vee|)よりも大きい。つまり、電源回路PSは、正負が非対称な正負両極電源である。

0016

上述したように、主スイッチング素子TRが、SiC−MOSFETである場合などでは、駆動信号SPが両極性信号であると好適である。但し、SiC−MOSFETには、負極側の耐圧が正極側の耐圧に比べて低いものがある。本実施形態では、そのような特性のSiC−MOSFETも想定して、基準電位Vrefに対する正極電位Vccの絶対値(|Vcc|)の方が、基準電位Vrefに対する負極電位Veeの絶対値(|Vee|)よりも大きい正負両極電源(電源回路PS)によって両極性信号の駆動信号SPを生成している。

0017

駆動信号生成回路2は、マイクロコンピュータなどの不図示の制御装置からのタイミング信号TPに基づき、電源回路PSから提供される範囲の電圧振幅を有する駆動信号SPを生成する。駆動信号生成回路2は、電源回路PSの正極に接続された上段側スイッチ21と、電源回路PSの負極に接続された下段側スイッチ22とが直列に接続されて構成されている。上段側スイッチ21と下段側スイッチ22とが排他的にオン状態となることによって、信号レベルが正極電位Vccとなる状態と負極電位Veeとなる状態とを有する駆動信号SPが生成される。駆動信号SPは、電流制限抵抗R3を介して、主スイッチング素子TRのゲート端子に入力される。

0018

図2には、駆動信号生成回路2の具体的な回路構成例が示されている。ここでは、駆動信号生成回路2の2つのスイッチ(21,22)はバイポーラ型トランジスタによって構成されている。上段側スイッチ21は、NPN型のトランジスタであり、下段側スイッチ22は、PNP型のトランジスタである。タイミング信号TPの状態に応じて(タイミング信号TPの信号レベルがハイ状態又はロー状態であるかに応じて)、NPN型のトランジスタとPNP型のトランジスタとが排他的にオン状態となる。尚、後述するように、タイミング信号TPは積分回路を介して両トランジスタベース端子に入力されるため、両トランジスタは、同時にオン状態とならないように制御される。抵抗器R21及び抵抗器R22は、スイッチ(21,22)としてのトランジスタのコレクタエミッタ間に流れる電流を規定する抵抗である。

0019

また、抵抗器R20とコンデンサC20とは積分回路を構成している。この積分回路の出力は、スイッチ(21,22)の制御端子(ここではトランジスタのベース端子)に入力されている。コンデンサC20の充電は抵抗器R21を通る経路で行われる。従って、コンデンサC20の電位が基準電位Vref(=0)から正極電位Vcc又は負極電位Veeとなるまでには、抵抗器R20の抵抗値及びコンデンサC20の静電容量によって定まる時定数τ=抵抗値×静電容量)に対応する時間を要する。一方、コンデンサC20の放電は、抵抗器R20を通ることなく、上段側スイッチ21及び下段側スイッチ22の何れか一方のトランジスタのベース−エミッタ間を経由して行われる。従って、コンデンサC20の電位が、正極電位Vcc又は負極電位Veeから基準電位Vref(=0)となるまでの時間は短い。積分回路の効果により、タイミング信号TPの立ち上がりに対して、駆動信号SPの電位が正極電位Vccとなる時刻は、上記時定数τに応じた時間分だけ遅れる。また、積分回路の効果により、タイミング信号TPの立ち下がりに対して、駆動信号SPの電位が負極電位Veeとなる時刻も、上記時定数τに応じた時間分だけ遅れる。

0020

一方、駆動信号SPの電位が正極電位Vccから変化する時刻は、タイミング信号TPの立ち下がりに対してほぼ同期する。また、駆動信号SPの電位が負極電位Veeから変化する時刻も、タイミング信号TPの立ち上がりに対してほぼ同期する。上述したように、タイミング信号TPの変化に応答して、駆動信号SPの電位が正極電位Vccとなる時刻及び駆動信号SPの電位が負極電位Veeとなる時刻は、時定数τに応じた時間分だけ遅れる。従って、駆動信号SPの電位は、タイミング信号TPの立ち下がりに対してほぼ同期して正極電位Vccからハイインピーダンス(Hi−Z)状態となる。同様に、駆動信号SPの電位は、タイミング信号TPの立ち上がりに対してほぼ同期して負極電位VeeからHi−Z状態となる。本実施形態のゲート駆動回路1は、このHi−Z状態の際に、以下に説明するように、共振回路による電気振動を生じさせる。

0021

FETなどのスイッチング素子のゲート−ソース間には、[nF]〜[pF]のオーダーではあるが、寄生容量PCが存在する。図1及び図2に示すようなnチャネル型のFETは、ソース端子に対して正方向の電圧をゲート端子に印加することでオン状態となる。
つまり、駆動信号SPは、低電位状態から高電位状態へと立ち上がることになる。この際、駆動信号SPのエネルギーが寄生容量PCを充電するために使用され、電力損失が生じる。また、寄生容量PCの充電によって、例えば駆動信号SPの立ち上がりが遅れる。主スイッチング素子TRのオンオフ切換えるスイッチング周波数が高くなると、寄生容量PCに起因する電力損失が無視できなくなる。

0022

この寄生容量PCによる影響を抑制するため、ゲート駆動回路1には、寄生容量PCと並列共振回路を構成するように、共振コイルL1(インダクタ)が備えられている。この共振コイルL1は、一方の端子がゲート端子(制御端子)の側に接続され、他方の端子が基準電位Vrefの側に接続されている。この並列共振回路は、共振コイルL1を含む共振制御回路3と寄生容量PCとが並列に接続される形態で構成されている。共振制御回路3は、整流回路4と共振コイルL1とが直列接続されて構成されている。

0023

整流回路4は、互いに逆方向の通流を許容する第1電流路41と第2電流路42とが並列接続されて構成されている。第1電流路41は、ゲート端子(制御端子)の側から基準電位Vrefの側への方向を順方向とする第1整流素子D1と第1スイッチS1とが直列に接続されて構成されている。つまり、第1電流路41は、寄生容量PCから共振コイルL1へのエネルギーの移動を許容する電流路である。第2電流路42は、基準電位Vrefの側からゲート端子(制御端子)の側への方向を順方向とする第2整流素子D2と第2スイッチS2とが直列に接続されて構成されている。つまり、第2電流路42は、共振コイルL1から寄生容量PCへのエネルギーの移動を許容する電流路である。

0024

第1電流路41及び第2電流路42において、各整流素子(D1,D2)にそれぞれ直列に接続されているスイッチ(S1,S2)は、本実施形態ではFETにより構成されている。第1スイッチS1及び第2スイッチS2を構成するFETのゲート端子には、タイミング信号TPが電流制限抵抗を介して入力されている。第1スイッチS1はpチャネル型のFETであり、第2スイッチS2はnチャネル型のFETである。タイミング信号TPの状態に応じて(ハイ状態又はロー状態であるかに応じて)、pチャネル型のFETとnチャネル型のFETとが排他的にオン状態となる。

0025

タイミング信号TPがロー状態からハイ状態へと立ち上がると、第2スイッチS2を構成するnチャネル型のFETがオン状態となり、第2電流路42が通流を許容する状態となる。第2電流路42は、共振コイルL1から寄生容量PCへのエネルギーの移動を許容する電流路であるから、共振コイルL1のエネルギーにより、寄生容量PCが充電され、主スイッチング素子TRのゲート端子の電位は上昇する。タイミング信号TPが立ち上がった後、上述した時定数τに対応する時間が経過するまで、駆動信号SPはHi−Z状態である。従って、タイミング信号TPが立ち上がった後、時定数τに対応する時間が経過するまでは、共振コイルL1のエネルギーにより主スイッチング素子TRが駆動される。
時定数τに対応する時間が経過した後は、駆動信号生成回路2を介して、電源回路PS(この場合は正極電源BP)から電力が供給されて主スイッチング素子TRが駆動される。

0026

タイミング信号TPがハイ状態からロー状態へと立ち下がると、第1スイッチS1を構成するpチャネル型のFETがオン状態となり、第1電流路41が通流を許容する状態となる。第1電流路41は、寄生容量PCから共振コイルL1へのエネルギーの移動を許容する電流路であるから、寄生容量PCに充電されていたエネルギーは、共振コイルL1に移動する。タイミング信号TPが立ち下がった後、上述した時定数τに対応する時間が経過するまで、駆動信号SPはHi−Z状態である。従って、タイミング信号TPが立ち下がった後、時定数τに対応する時間が経過するまでは、共振コイルL1にエネルギーが移動することによって、主スイッチング素子TRのゲート端子の電位が下降する。時定数τに対応する時間が経過した後は、ゲート端子が駆動信号生成回路2を介して電源回路PS(この場合は負極電源BN)に接続され、ゲート端子の電位が下降して主スイッチング素子TRがオフ状態となる。

0027

本実施形態では、ゲート駆動回路1は、さらに、バイアス回路5を備えて構成されている。バイアス回路5は、共振制御回路3における、ゲート端子の側とは反対側の端子の電位を、主スイッチング素子TRのソース端子の電位とは異なるバイアス電位Vbに設定する。本実施形態では、上述したように、“|Vcc|>|Vee|”であり、バイアス電位Vbは、主スイッチング素子TRのソース端子の電位(基準電位Vref)に対して正方向の電位である。本実施形態のように、正負両極性の電源である電源回路PSが、正負の絶対値が同じではない非対称な電源である場合には、このように適切なバイアス電位Vbを設定することで、共振回路による効果を高めることができる。

0028

図15の回路ブロックは、本実施形態の回路ブロックを示す図1に対応する比較例の回路100を示している。比較例の回路100は、図1に示すゲート駆動回路1からバイアス回路5を除き、共振制御回路3が基準電位Vrefに接続された形態となる。このような比較例の回路100の回路構成は、図2より容易に類推可能であるから、図示は省略する。以下、図3から図7を参照して、本実施形態のゲート駆動回路1と、比較例の回路100との違い、即ちバイアス回路5の有無による違いについて説明する。

0029

図3から図5の波形図は、電源回路PSの仕様を“|Vcc|:|Vee|≒3:2”とした場合のシミュレーション結果を示している。また、図6及び図7は、電源回路PSの仕様を“|Vcc|:|Vee|≒2:1”とした場合のシミュレーション結果を示している。基準電位Vrefはゼロである。図3及び図6は、駆動信号SPの波形を示しており、図4及び図7は、共振コイルL1を流れる電流の波形を示しており、図5は、電源回路PSを流れる電流の波形を示している。図3及び図6において、実線図1及び図2に示す形態のゲート駆動回路1の駆動信号SPを示し、破線図15に示す形態の比較例の回路100の駆動信号SPを示している。図4及び図7において、実線は図1及び図2に示す形態のゲート駆動回路1の共振コイルL1を流れる電流を示し、破線は図15に示す形態の比較例の回路100の共振コイルL1を流れる電流を示している。図5については、後述する。

0030

図3に示すように、特に駆動信号SPの立ち上がりにおいて、バイアス回路5を有するゲート駆動回路1の方が、駆動信号SPの遅れが解消され、波形もより矩形派に近い形状となっている。ここで、図4を参照すると、破線で示すように、比較例の回路100の共振コイルL1を流れる電流は、正負の電流の大きさが均等ではない。即ち、寄生容量PCから共振コイルL1へ流れる電流(正電流)の方が、共振コイルL1から寄生容量PCへ流れる電流(負電流)よりも大きい。このため、駆動信号SPの立ち上がりでは、寄生容量PCを充電するためのエネルギーが不足し、立ち上がりに遅れが生じている。駆動信号SPの立ち下がりでは、寄生容量PCのエネルギーが充分放電されるために遅れが生じていない。このため、比較例の回路100の駆動信号SPは、対称性崩れて歪んだ波形となっている。尚、寄生容量PCを充電するために不足するエネルギーは電源回路PSから補填される。

0031

本実施形態のゲート駆動回路1では、図4に実線で示すように、共振コイルL1を流れる電流は、正負の電流の大きさがほぼ均等である。つまり、寄生容量PCを充電するためのエネルギーと、寄生容量PCから放電されるエネルギーとがほぼ等価である。このため、比較例の回路100の駆動信号SPに比べ、立ち上がりの遅れが解消され、立ち上がりでは遅れが生じている。但し、本実施形態のゲート駆動回路1の駆動信号SPは、対称性が崩れることなく歪みの少ない波形となっている。尚、寄生容量PCと共振コイルL1との間で往復する電荷は、回路内のインピーダンスによって減少する。このような電荷の減少によって不足するエネルギーは電源回路PSから補填される。

0032

図5は、電源回路PSを流れる電流の波形を示している。上段及び2段目に示す波形は、本実施形態のゲート駆動回路1の電源回路を流れる電流を示しており、実線は負極電源BNを流れる電流、破線は正極電源BPを流れる電流を示している。3段目及び下段に示す波形は、比較例の回路100の電源回路を流れる電流を示しており、3段目の一点鎖線は負極電源BNを流れる電流、3段目の二点鎖線は正極電源BPを流れる電流を示している。

0033

上述したように、比較例の回路100では、駆動信号SPの立ち上がりにおいて寄生容量PCを充電するためのエネルギーが不足し、正極電源BPから補填される。従って、正極電源BPには大きな電流が流れる。一方、駆動信号SPの立ち下がりにおいては、エネルギーが不足しないため、負極電源BNにはほとんど電流は流れない。本実施形態のゲート駆動回路1では、上述したように寄生容量PCを充電するためのエネルギーと、寄生容量PCから放電されるエネルギーとがほぼ等価である。このため、正極電源BP及び負極電源BNを流れる電流もほぼ等価である。また、本実施形態のゲート駆動回路1では、比較例の回路100のように、共振コイルL1を流れる電流が正負何れかの方向に偏向しない。従って、正極電源BP及び負極電源BNを流れる電流の最大振幅も、本実施形態のゲート駆動回路1では、比較例の回路100に対して約半分となる。

0034

上述したような、本実施形態のゲート駆動回路1と比較例の回路100との差は、電源回路PSにおける正極電源BPと負極電源BNとの電圧の比率が大きくなるとより顕著となる。上述したように、図6及び図7は、正極電源BPと負極電源BNとの電圧の比率、即ち、“|Vcc|:|Vee|”を“2:1”とした場合のシミュレーション結果を示している。図6に破線で示すように、比較例の回路100の駆動信号SPは、図3よりもさらに対称性が崩れ、大きなアンダーシュート(電圧サージ)及びアンダーシュートに起因する大きな振動を有する歪んだ波形となっている。また、このアンダーシュートは主スイッチング素子TRの損失を増大させる。一方、図6に実線で示すように、本実施形態のゲート駆動回路1の駆動信号SPは、図3と同様に、対称性に優れ、矩形波に近い波形となっている。

0035

ここで、図7を参照すると、破線で示すように、比較例の回路100の共振コイルL1を流れる正負の電流の大きさの差が、図4に比べてさらに大きい。このため、駆動信号SPの立ち上がりでは、寄生容量PCを充電するためのエネルギーがさらに不足し、立ち上がりに大きな遅れが生じている。駆動信号SPの立ち下がりでは、寄生容量PCのエネルギーが必要以上に放電されるために遅れが生じないだけでなく、必要以上に駆動信号SPの電位が低下してアンダーシュートを生じることになる。このため、比較例の回路100の駆動信号SPは、対称性が崩れて歪んだ波形となっている。

0036

このように、本実施形態のゲート駆動回路1では、駆動信号SPの波形が対称性を有した矩形波に近いものとなり、主スイッチング素子TRを安定して制御することができる。
また、共振コイルL1と寄生容量PCとの間での、安定した電気振動を実現することができるので、電源回路PSへの負担も軽減することができる。また、電源回路PSが正負両極性の電源を用いて構成される場合に、正極電源BPと負極電源BNとの負荷を均等にすることができる。従って、正負何れかの電源の仕様を高くする必要がなく、部品の調達コストの上昇を抑制することができる。また、正負何れかの電源の負担が大きくなって一方の寿命に影響する可能性も低くなり、ゲート駆動回路1の信頼性の低下を抑制することができる。

0037

ところで、バイアス回路5によって設定されるバイアス電位Vbは、駆動信号SPによるゲート端子の電位の変化に伴って変化する寄生容量PCの電荷が平衡する電位であると好適である。図8は、そのようにして設定されるバイアス電位Vbを示している。主スイッチング素子TRをターンオンさせる場合、主スイッチング素子TRのゲート電圧は、図8に示すように、VeeからVccへと遷移する。この際、寄生容量PCの電荷は、“−Q1”から“Q2”へと遷移する。図中の“Qc”は、“−Q1”と“Q2”との間で変動する寄生容量PCの電荷が平衡する点を示している。即ち、“Qc=(|−Q1|+|Q2|)/2”である。バイアス電位Vbは、寄生容量PCの電荷が“Qc”となる際のゲート電圧であると好適である。この電位を振動の中心として、電気振動が発生することで、共振コイルL1に流れる電流が、正負両方向において平衡する。

0038

図1及び図2に示す分圧回路6は、バイアス電位Vbを抵抗器R1と抵抗器R2との分圧によって設定している。分圧回路6によって、バイアス電位Vbの初期値が設定される。分圧回路6は、抵抗分圧電位“(R1・|Vee|+R2・Vcc)/(R1+R2)”が、上述した電荷の中点“Qc”に対応する電位となるように抵抗器R1及び抵抗器R2の値が設定されている。尚、抵抗器R1及び抵抗器R2は、電力消費の抑制を1つの理由として、概ね100[kΩ]以上の大きい抵抗値であることが好ましい。また、図1及び図2に示すようにバイアス回路5がバイアスコンデンサC1を備えている場合には、主スイッチング素子TRがスイッチングを開始した後、バイアス電位Vbが最適点へと移動する。抵抗分圧電位に依存することなく、最適点への移動を速やかに行わせるためには、分圧回路6のインピーダンスが高い方がよい。従って、この理由からも、抵抗器R1及び抵抗器R2は、概ね100[kΩ]以上の大きい抵抗値であることが好ましい。

0039

上述したように、主スイッチング素子TRがスイッチングを開始した後、バイアスコンデンサC1の作用によって、バイアス電位Vbは最適点へと移動する。従って、分圧回路6は、厳密に図8に示した条件通りに抵抗分圧電位を設定する必要はない。主スイッチング素子TRには個体差があるため、寄生容量PCの静電容量も主スイッチング素子TRに応じて異なる。また、共振コイルL1のインダクタンスにも個体差がある。従って、分圧回路6によって設定される電位は、理想的なバイアス電位Vbと異なっていてもよい。ある程度、バイアス電位Vbに近い値に設定されていれば、バイアスコンデンサC1によって最適電位へと収束させる時間を減らすことができる。このため、例えば、分圧回路6によって設定される電位は、VccとVeeとの中点であってもよい。何れにしても、バイアス電位Vbは、正極電位Vccの絶対値(|Vcc|))と、負極電位Veeの絶対値(|Vee|)との比(|Vcc|:|Vee|))に比べて、正極電位Vccとバイアス電位Vbとの電位差の絶対値(|Vcc−Vb|)と、負極電位Veeとバイアス電位Vbとの電位差の絶対値(|Vb−Vee|)との比(|Vcc−Vb|:|Vb−Vee|)が1対1に近い値となっている。

0040

このようなバイアスコンデンサC1の働きに着目すれば、ゲート駆動回路1は、他の回路構成も採り得ることが明らかである。図9は、ゲート駆動回路1の他の構成例を示している。図2に例示したゲート駆動回路1では、分圧回路6とバイアスコンデンサC1とを備えてバイアス回路5が構成されていた。しかし、図9に例示したゲート駆動回路1では、バイアスコンデンサC1のみでバイアス回路5が構成されている。

0041

上述したように、分圧回路6は、バイアス電位Vbの初期値を設定している。分圧回路6を有する場合、電源投入後、共振コイルL1の基準電位Vref側の電位を、速やかにバイアス電位Vbに設定することができる。分圧回路6が備えられない場合には、図10に示すように、ゲート駆動回路1が動作を開始した後、バイアスコンデンサC1の作用によって、共振コイルL1の基準電位Vref側の電位がバイアス電位Vbの最適値に移動する。同様に、共振コイルL1を流れる電流も、電源の投入直後には正負が不均衡であるが、バイアス電位Vbの移動に伴って正負両方向に均衡のとれたものとなる。図9に例示した構成は、電源回路PSが、“Vcc=|Vee|”の対称電源、或いは、“Vcc”と“|Vee|”との差が比較的小さい非対称電源であり、電源電圧の精度が高い場合に、特に有効な回路となり得る。

0042

以上説明したように、ソース端子又はエミッタ端子を接地端子とし、この接地端子に基準電位Vrefが接続された主スイッチング素子TRのゲート端子(制御端子)に駆動信号SPを与えて、主スイッチング素子TRを駆動するゲート駆動回路1(スイッチング素子駆動回路)は、主スイッチング素子TRのゲート端子の寄生容量PCによるゲート駆動回路1の電力損失を軽減すると共に、回路内の負荷バランスの偏りが少なくなるように構成される。具体的には、ゲート駆動回路1は、共振コイルL1(インダクタ)と、第1電流路41と、第2電流路42とを備える。共振コイルL1(インダクタ)は、一方の端子がゲート端子の側に接続され、他方の端子が基準電位Vrefの側に接続されている。第1電流路41は、ゲート端子の側から基準電位Vrefの側への方向を順方向とする第1整流素子D1と第1スイッチS1とが直列に接続されて構成されている。第2電流路42は、基準電位Vrefの側からゲート端子の側への方向を順方向とする第2整流素子D2と第2スイッチS2とが直列に接続されて構成されている。尚、「基準電位Vrefの側」とは、回路の接続先が「基準電位Vref」から「バイアス電位Vb」に代わった場合においても成立する。バイアス電位Vbは、対象となる電位に対してオフセットを設定するものであり、バイアス電位Vbは基準電位Vrefを対象となる電位としてオフセットを設定する。従って、「バイアス電位Vbの側」は、「基準電位Vrefの側」と等価である。

0043

ゲート駆動回路1において、第1電流路41と第2電流路42とが並列接続された整流回路4と、共振コイルL1とが直列接続されて共振制御回路3が構成される。そして、主スイッチング素子におけるゲート端子と接地端子との間の寄生容量PCと共振制御回路3とが共振回路を構成するように、共振制御回路3が制御端子と基準電位Vrefとの間に接続される。さらに、ゲート駆動回路1は、共振制御回路3における、ゲート端子の側とは反対側の端子の電位を、基準電位Vrefの電位とは異なるバイアス電位Vbに設定するバイアス回路5を備える。第1スイッチS1及び第2スイッチS2は排他的にオン状態となり、第1電流路41及び第2電流路42は排他的に通流を許容する状態となる。駆動信号SPの信号レベルが遷移するタイミングに応じて、第1スイッチS1及び第2スイッチS2が切り替わり、共振コイルL1と寄生容量PCとの間で共振を生じさせる。

0044

〔その他の実施形態〕
以下、スイッチング素子駆動回路(ゲート駆動回路(1))のその他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。

0045

(1)ゲート駆動回路1は、上述した形態に限らず、種々の変形例により実現されてもよい。図12は、ゲート駆動回路1のさらに別の構成例を示している。図12に示すように、バイアス回路5は、正極電位Vccと負極電位Veeとの間に、抵抗器とコンデンサとの並列回路を直列に接続して構成されてもよい。具体的には、抵抗器R1とコンデンサC11の並列回路と、抵抗器R2とコンデンサC12との並列回路との直列回路によって構成されてもよい。

0046

(2)また、ゲート駆動回路1は、図13に示すように、構成されてもよい。即ち、バイアス回路5が、抵抗器による分圧回路6のみによって構成される形態を妨げるものではない。上述したように、抵抗器による分圧回路6では、正確なバイアス電位Vbを設定できない可能性はある。しかし、少しでも理想的なバイアス電位Vbに近い値のバイアスを与えることができれば、共振コイルL1を流れる電流の不均衡を是正することができる。そして、駆動信号SPの非対称性も軽減することができる。

0047

(3)上記においては、駆動信号SPが、基準電位Vrefに対して正負両方向の電位を有する両極性信号であり、両極性信号の駆動信号SPを生成するために、両極性電源である電源回路PSが構成されている形態を例示した。しかし、駆動信号SPが、基準電位Vrefに対して正負片方向の電位を有する単極性信号であり、電源回路PSが単極性電源であっても、主スイッチング素子TRのゲート端子における寄生容量PCが駆動信号SPに影響する場合がある。従って、駆動信号SPが単極性信号であり、電源回路PSが単極性電源であっても、上述したようなバイアス回路5を有してゲート駆動回路1が構成されると好適である。図14は、図2に対応するゲート駆動回路1の構成例を例示している。

0048

(4)上記においては、基準電位Vrefに対して正方向のバイアス電位Vbを与える例を示した。しかし、バイアス電位Vbは、基準電位Vrefに対して正方向に限らず、負方向の場合もある。基準電位Vrefに対するバイアス電位Vbの方向は、基準電位Vrefと正極電位Vccとの差と、基準電位Vrefと負極電位Veeとの差との関係や、寄生容量PCに対して充放電される電荷が平衡する電位によって定まる。

0049

〔実施形態の概要
以下、上記において一例として示したスイッチング素子駆動回路(1)の概要について簡単に説明する。

0050

1つの態様として、スイッチング素子駆動回路(1)は、
ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位(Vref)が接続された主スイッチング素子(TR)の制御端子に駆動信号(SP)を与えて、前記主スイッチング素子(TR)を駆動するスイッチング素子駆動回路(1)であって、
一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位(Vref)の側に接続されたインダクタ(L1)と、
前記制御端子の側から前記基準電位(Vref)の側への方向を順方向とする第1整流素子(D1)と第1スイッチ(S1)とが直列に接続された第1電流路(41)と、
前記基準電位(Vref)の側から前記制御端子の側への方向を順方向とする第2整流素子(D2)と第2スイッチ(S2)とが直列に接続された第2電流路(42)と、を有し、
前記第1電流路(41)と前記第2電流路(42)とが並列接続された整流回路(4)と、前記インダクタ(L1)とが直列接続されて共振制御回路(3)が構成され、
前記主スイッチング素子(TR)における前記制御端子と前記接地端子との間の寄生容量(PC)と前記共振制御回路(3)とが共振回路を構成するように、前記共振制御回路(3)が前記制御端子と前記基準電位(Vref)との間に接続され、
さらに、前記共振制御回路(3)における、前記制御端子の側とは反対側の端子の電位を、前記基準電位(Vref)とは異なるバイアス電位(Vb)に設定するバイアス回路(5)を備える。

0051

主スイッチング素子(TR)の駆動信号(SP)は、寄生容量(PC)とインダクタ(L1)とで構成される並列共振回路でのエネルギー交換によって、寄生容量(PC)に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号(SP)が、基準電位(Vref)に対して対称な正負両極信号である場合に非常に有効である。駆動信号(SP)が、非対称な正負両極信号である場合、基準電位(Vref)に対する駆動信号(SP)の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位(Vb)によって、当該直流成分をキャンセルすることができる。その結果、基準電位(Vref)に対して非対称な正負電位を有する正負両極信号を駆動信号(SP)として主スイッチング素子(TR)を駆動する駆動回路(1)の電力損失を軽減すると共に、駆動回路(1)内の負荷バランスの偏りが少なくなるように構成することができる。

0052

ここで、前記バイアス電位(Vb)は、前記正極電位(Vcc)の絶対値(|Vcc|))と、前記負極電位(Vee)の絶対値(|Vee|)との比(|Vcc|:|Vee|))に比べて、正極電位(Vcc)とバイアス電位(Vb)との電位差の絶対値(|Vcc−Vb|)と、負極電位(Vee)とバイアス電位(Vb)との電位差の絶対値(|Vb−Vee|)との比(|Vcc−Vb|:|Vb−Vee|)が1対1に近い電位であると好適である。バイアス電位(Vb)は、共振回路から見て、正極電位(Vcc)と負極電位(Vee)との電気的な中点に当たる。従って、バイアス電位(Vb)を基準とした正極電位(Vcc)の絶対値と負極電位(Vee)の絶対値との比が1対1に近くなれば、共振回路に影響を与える直流成分を低減させることができる。

0053

ここで、1つの態様として、前記バイアス回路(5)は、前記共振制御回路(3)の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサ(C1)を含むと好適である。基準電位(Vref)に対する駆動信号(SP)の振幅が非対称となることに起因する直流成分は、バイアスコンデンサ(C1)によって吸収される。駆動信号(SP)の振幅中心は、基準電位(Vref)に対してバイアス電位(Vb)の分だけ移動するので、当該直流成分はキャンセルされる。

0054

また、1つの態様として、前記バイアス回路(5)は、前記バイアス電位(Vb)を生成する分圧回路(6)を含むと好適である。分圧回路(6)を有することにより、バイアス電位(Vb)を迅速に設定することができる。

0055

1つの態様として、前記バイアス電位(Vb)は、前記駆動信号(SP)による前記制御端子の電位の変化に伴って変化する前記寄生容量(PC)の電荷が平衡する電位であると好適である。このようにバイアス電位(Vb)を定めると、主スイッチング素子(TR)の特性、つまり、寄生容量(PC)に応じたバイアス電位(Vb)を適切に設定することができる。

0056

1 :ゲート駆動回路(スイッチング素子駆動回路)
3 :共振制御回路
4 :整流回路
5 :バイアス回路
6 :分圧回路
41 :第1電流路
42 :第2電流路
C1 :バイアスコンデンサ
D1 :第1整流素子
D2 :第2整流素子
L1 :共振コイル(インダクタ)
PC :寄生容量
S1 :第1スイッチ
S2 :第2スイッチ
SP :駆動信号
TR :主スイッチング素子
Vb :バイアス電位
Vref :基準電位

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