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技術 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置

出願人 三菱電機株式会社
発明者 平野梨伊中川直紀村上隆昭井上和式小田耕治
出願日 2016年1月5日 (2年8ヶ月経過) 出願番号 2016-568375
公開日 2017年6月8日 (1年3ヶ月経過) 公開番号 WO2016-111267
状態 特許登録済
技術分野 薄膜トランジスタ
主要キーワード 分断部分 部分平面 中間露光領域 透過画素 バックチャネルエッチング アモルファスITO膜 ポリイミド系材料 オレフィン系材料
関連する未来課題
重要な関連分野

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図面 (20)

課題・解決手段

本発明は液晶表示装置を構成する薄膜トランジスタ基板に関し、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を介して、ゲート電極に対向する位置に設けられた半導体層と、半導体層を覆うチャネル保護膜と、チャネル保護膜上を覆う保護膜と、保護膜およびチャネル保護膜を貫通するように設けられた第1のコンタクトホールを介して半導体層に接するソース電極ドレイン電極を有する薄膜トランジスタと、ドレイン電極に電気的に接続される第1の電極と、ゲート電極から延在するゲート配線と、ソース電極に電気的に接続されるソース配線と、を備え、ソース配線とソース電極および第1の電極とドレイン電極は、それぞれ保護膜を貫通する第2のコンタクトホールを介して電気的に接続され、第1の電極とソース配線は、第1の絶縁膜上に形成された第1の透明導電膜を有し、第1の絶縁膜は、チャネル保護膜と同一の材料で形成される。

概要

背景

薄膜トランジスタ(Thin Film Transistor:以下「TFT」と呼称)をスイッチングデバイスとして用いたTFTアクティブマトリックス基板(以下、「TFT基板」と呼称)は、例えば液晶を利用した表示装置(「液晶表示装置(Liquid Crystal Display):以下「LCD」と呼称)等の電気光学装置に利用される。

液晶表示装置(Liquid Crystal Display: LCD)は、低消費電力および小型軽量といったメリットを生かして、パーソナルコンピュータ携帯情報端末機器モニタなどに広く用いられている。近年では、テレビジョン用途としても広く用いられている。

一般的に、LCDの表示モードを大別すると、TN(Twisted Nematic)方式、In-Plane Switching方式およびFFS(Fringe Field Switching)方式に代表される横電界方式とが存在する。横電界方式の液晶表示装置は、広視野角および高コントラストが得られるという特徴がある。

In-Plane Switching方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界印加して表示を行う表示方式であるが、横電界を印加する画素電極共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。

一方、FFS方式では、共通電極と画素電極とが、層間絶縁膜を挟んで配設されるため、斜め電界フリンジ電界)が発生し、画素電極の真上の液晶分子に対しても横方向の電界を印加することができ、十分に駆動することができる。よって、広視野角で、In-Plane Switching方式よりも高い透過率を得ることができる。

さらに、FFS方式の液晶表示装置は、上層に設けられた液晶制御スリット電極と、層間絶縁膜を介して液晶制御用スリット電極の下層に配設される画素電極との間に発生するフリンジ電界で液晶を駆動する。この構成においては、画素電極および液晶制御用スリット電極を、酸化インジウムおよび酸化スズを含むITO(Indium Tin Oxide)、酸化インジウムと酸化亜鉛を含むInZnOなどの酸化物系の透明導電膜で形成することで、画素開口率を低下させないようにすることができる。

また、画素電極と液晶制御用スリット電極とで保持容量を形成するため、TNモードの液晶表示装置と異なり、必ずしも画素内に保持容量のパターン別途形成する必要がない。このため、画素開口率を高い状態で実現することができる。

また、従来、液晶表示装置用のTFT基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン(a−Si)がチャネル層半導体材料として用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性の良い膜が形成できること、また比較的低温成膜できることから耐熱性に劣る安価なガラス基板上でも製造できるために、一般的なテレビジョン用の液晶表示装置との整合性が良いことがあげられる。

ところが近年になって、酸化物半導体をチャネル層に用いたTFTの開発が盛んになされている。酸化物半導体は、組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られ、かつ従来のa−Siよりも高い移動度を有するため、小型で高性能なTFTを実現できるという利点がある。従って、このような酸化物半導体膜を上記のようなFFS方式のTFT基板に適用することで、さらに画素開口率の高いFFS方式のTFT基板を実現できるという利点がある。

a−Siをチャネル層に用いたTFTは、チャネル層のチャネル領域ソース電極ドレイン電極の形成時にウエットエッチングに晒されるバックチャネルエッチング(BCE)構造のTFTである。しかし、このBCE構造の型TFTに酸化物半導体を適用すると、ソース電極、ドレイン電極のウエットエッチングで酸化物半導体もエッチングされてしまい、チャネルを形成できない。

これを解決するために、特許文献1では酸化物半導体のチャネル上にSiのチャネル保護膜を形成している。この構造ではチャネル保護膜形成後のソース電極、ドレイン電極のウエットエッチングに酸化物半導体が晒されないため、酸化物半導体のチャネルを形成できる。従って、酸化物半導体をチャネルに用いたTFTを用いてTFT基板を構成できる。

概要

本発明は液晶表示装置を構成する薄膜トランジスタ基板に関し、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を介して、ゲート電極に対向する位置に設けられた半導体層と、半導体層を覆うチャネル保護膜と、チャネル保護膜上を覆う保護膜と、保護膜およびチャネル保護膜を貫通するように設けられた第1のコンタクトホールを介して半導体層に接するソース電極とドレイン電極を有する薄膜トランジスタと、ドレイン電極に電気的に接続される第1の電極と、ゲート電極から延在するゲート配線と、ソース電極に電気的に接続されるソース配線と、を備え、ソース配線とソース電極および第1の電極とドレイン電極は、それぞれ保護膜を貫通する第2のコンタクトホールを介して電気的に接続され、第1の電極とソース配線は、第1の絶縁膜上に形成された第1の透明導電膜を有し、第1の絶縁膜は、チャネル保護膜と同一の材料で形成される。

目的

本発明は上記のような問題を解決するためになされたものであり、酸化物半導体TFTにチャネル保護膜を有する場合であっても、製造工程数の増加を抑制した薄膜トランジスタ基板を提供する

効果

実績

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請求項1

複数の画素マトリックス状に配列された薄膜トランジスタ基板であって、前記複数の画素のそれぞれは、基板(1)上に配設されたゲート電極(2)と、少なくとも前記ゲート電極を覆うゲート絶縁膜(3)と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層(4)と、少なくとも前記半導体層上を覆うチャネル保護膜(5)と、少なくとも前記チャネル保護膜上を覆う保護膜(8)と、前記保護膜および前記チャネル保護膜を貫通するように設けられた第1のコンタクトホール(14)を介して前記半導体層に接するソース電極(16)およびドレイン電極(17)を有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される第1の電極(15)と、前記ゲート電極から延在するゲート配線(13)と、前記ソース電極に電気的に接続されるソース配線(12)と、を備え、前記ソース配線と前記ソース電極および、前記第1の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第2のコンタクトホール(141)を介して電気的に接続され、前記第1の電極および前記ソース配線は、第1の絶縁膜(51)上に形成された第1の透明導電膜(61)を有し、前記第1の絶縁膜は、前記チャネル保護膜と同一の材料で形成される、薄膜トランジスタ基板。

請求項2

前記ソース電極および前記ドレイン電極は、前記保護膜と同一の材料で形成された第2の絶縁膜(81)上に設けられ、前記複数の画素のそれぞれは、前記第2の絶縁膜を間に介して、前記第1の電極に対向する位置に、スリット開口部を有して設けられた第2の電極(11)を備える、請求項1記載の薄膜トランジスタ基板。

請求項3

前記半導体層は、酸化物半導体で形成される、請求項1または請求項2記載の薄膜トランジスタ基板。

請求項4

前記ソース配線は、前記第1の透明導電膜上に形成された金属膜(71)をさらに有する、請求項2記載の薄膜トランジスタ基板。

請求項5

前記薄膜トランジスタは、前記チャネル保護膜上に順に形成された前記第1の透明導電膜および前記金属膜をさらに備え、前記保護膜は、前記チャネル保護膜上の前記第1の透明導電膜および前記金属膜を覆う、請求項4記載の薄膜トランジスタ基板。

請求項6

前記チャネル保護膜上の前記第1の透明導電膜および前記金属膜は、前記半導体層の上方から前記ゲート配線の上方にかけての部分に設けられ、前記薄膜トランジスタは、前記保護膜上に選択的に形成されたトップゲート導電膜(91)をさらに備え、前記トップゲート導電膜は、前記半導体層の上方外において前記保護膜を貫通するように設けられた第3のコンタクトホール(143)を介して前記金属膜に接すると共に、前記ゲート配線上の前記保護膜、前記チャネル保護膜および前記ゲート絶縁膜を貫通するように設けられた第4のコンタクトホール(144)を介して前記ゲート配線と接する、請求項5記載の薄膜トランジスタ基板。

請求項7

前記チャネル保護膜上の前記第1の透明導電膜および前記金属膜は、前記半導体層の上方から前記ゲート配線の上方にかけての部分および前記ゲート配線の上方に設けられ、前記ゲート配線の上方においては積層配線LLW)として前記ゲート配線に沿って延在し、前記積層配線は、平面視において前記ソース配線との交差部手前で分断され、前記薄膜トランジスタは、前記保護膜上に形成されたジャンパー線(92)をさらに備え、前記ジャンパー線は、前記積層配線の分断部分の上方に設けられ、前記保護膜を貫通するように設けられた第5のコンタクトホール(145)を介して前記積層配線に接し、分断された前記積層配線間を電気的に接続する、請求項5記載の薄膜トランジスタ基板。

請求項8

前記保護膜は、有機平坦化膜を含む多層膜(82)で形成される、請求項1記載の薄膜トランジスタ基板。

請求項9

前記ソース電極、前記ドレイン電極および前記第2の電極は、前記第2の絶縁膜上に形成された第2の透明導電膜(9)を有する、請求項2記載の薄膜トランジスタ基板。

請求項10

前記ソース電極および前記ドレイン電極は、前記第2の透明導電膜上に形成された第3の金属膜(10)をさらに有し、前記ソース配線は、前記第2の絶縁膜で覆われ、前記ソース配線の上方には、前記第2の絶縁膜を介して前記第3の金属膜が形成される、請求項9記載の薄膜トランジスタ基板。

請求項11

前記薄膜トランジスタ基板は、前記ゲート配線に駆動電圧を与える第1の駆動回路(25)と、前記ゲート配線に駆動電圧を与える第2の駆動回路(26)と、を備え、前記第1および第2の駆動回路は、前記薄膜トランジスタと同じ駆動用薄膜トランジスタで構成される駆動電圧発生回路により前記駆動電圧を発生する、請求項5記載の薄膜トランジスタ基板。

請求項12

請求項1記載の薄膜トランジスタ基板と、該薄膜トランジスタ基板に対向して配置される対向基板と、前記薄膜トランジスタと対向基板との間に挟持された液晶層と、を備える、液晶表示装置

請求項13

複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、(a)基板上に第1の金属膜(21)を形成した後、写真製版工程とエッチング工程により前記第1の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、(b)前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、(c)前記ゲート絶縁膜上に第1の半導体層(41)を形成した後、写真製版工程とエッチング工程により前記第1の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層(4)を形成する工程と、(d)前記半導体層を覆うように、前記ゲート絶縁膜上に第1の絶縁膜(51)を形成した後、前記第1の絶縁膜上に第1の透明導電膜(61)を形成する工程と、(e)写真製版工程とエッチング工程により前記第1の透明導電膜をパターニングして、ソース配線および第1の電極を形成する工程と、(f)前記ソース配線および前記第1の電極を覆うように、前記第1の絶縁膜上に第2の絶縁膜(81)を形成する工程と、(g)写真製版工程とエッチング工程により、前記第2の絶縁膜および前記第1の絶縁膜を貫通して前記半導体層に達する第1のコンタクトホール(14)および前記第2の絶縁膜を貫通して前記ソース配線および前記第1の電極に達する第2のコンタクトホール(141)を形成する工程と、(h)前記第2の絶縁膜上に第2の透明導電膜(9)を形成して前記第1および第2のコンタクトホールを埋め込む工程と、(i)写真製版工程とエッチング工程により前記第2の透明導電膜をパターニングして、ソース電極およびドレイン電極を形成する、薄膜トランジスタ基板の製造方法。

請求項14

前記工程(i)は、前記第2の透明導電膜をパターニングして、前記第2の絶縁膜上の前記第1の電極に対向する位置に、スリット開口部を有する第2の電極(11)を形成する工程を含む、請求項13記載の薄膜トランジスタ基板の製造方法。

請求項15

複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、(a)基板上に第1の金属膜(21)を形成した後、写真製版工程とエッチング工程により前記第1の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、(b)前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、(c)前記ゲート絶縁膜上に第1の半導体層(41)を形成した後、写真製版工程とエッチング工程により前記第1の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層(41)を形成する工程と、(d)前記半導体層を覆うように、前記ゲート絶縁膜上に第1の絶縁膜(51)を形成した後、前記第1の絶縁膜上に第1の透明導電膜(61)および第2の金属膜(71)をこの順に形成する工程と、(e)写真製版工程とエッチング工程により前記第2の金属膜および前記第1の透明導電膜をパターニングして、第1および第2の領域に、前記第1の透明導電膜と前記第2の金属膜の積層膜を形成する工程と、(f)第1の領域には前記工程(e)の写真製版工程で作製したレジストを残し、第2の領域からは前記レジストを削除する工程と、(g)前記第1の領域には前記レジストを残した状態で前記第2の金属膜のエッチングを行って、前記第2の領域から前記第2の金属膜を除去して、第1の電極を形成すると共に、前記第1の透明導電膜上に前記第2の金属膜をさらに有するソース配線を形成する工程と、(h)前記ソース配線および前記第1の電極を覆うように、前記第1の絶縁膜上に第2の絶縁膜(81)を形成する工程と、(i)写真製版工程とエッチング工程により、前記第2の絶縁膜および前記第1の絶縁膜を貫通して前記半導体層に達する第1のコンタクトホール(14)および前記第2の絶縁膜を貫通して前記第2の金属膜および前記第1の電極に達する第2のコンタクトホール(141)を形成する工程と、(j)前記第2の絶縁膜上に第2の透明導電膜を形成して前記第1および第2のコンタクトホールを埋め込む工程と、(k)写真製版工程とエッチング工程により前記第2の透明導電膜をパターニングして、ソース電極、ドレイン電極および第2の電極を形成する、薄膜トランジスタ基板の製造方法。

請求項16

前記工程(e)は、(e−1)前記写真製版工程で、前記第1の領域においては第1の膜厚部分を有し、前記第2の領域においては前記第1の膜厚部分よりも薄い第2の膜厚部分を有するレジストパターンを形成する工程と、(e−2)前記レジストパターンを用いて前記エッチング工程で、前記第2の金属膜および前記第1の透明導電膜をパターニングする工程と、を含み、前記工程(f)は、前記レジストパターンの前記第2の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第1の領域には前記レジストを残し、前記第2の領域からは前記レジストを削除する工程を含む、請求項15記載の薄膜トランジスタ基板の製造方法。

請求項17

複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、(a)基板上に第1の金属膜(21)を形成した後、写真製版工程とエッチング工程により前記第1の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、(b)前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、(c)前記ゲート絶縁膜上に第1の半導体層(41)を形成した後、写真製版工程とエッチング工程により前記第1の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層(4)を形成する工程と、(d)前記半導体層を覆うように、前記ゲート絶縁膜上に第1の絶縁膜(51)を形成した後、前記第1の絶縁膜上に第1の透明導電膜(61)および第2の金属膜(71)をこの順に形成する工程と、(e)真製版工程とエッチング工程により前記第2の金属膜および前記第1の透明導電膜をパターニングして、第1の領域、第2の領域および第3の領域に、前記第1の透明導電膜と前記第2の金属膜の積層膜を形成する工程と、(f)前記第1および第3の領域には前記工程(e)の写真製版工程で作製したレジストを残し、前記2の領域からは前記レジストを削除する工程と、(g)前記第1および第3の領域には前記レジストを残した状態で前記第2の金属膜のエッチングを行って、前記2の領域から前記第2の金属膜を除去して、第1の電極を形成すると共に、前記第1の透明導電膜上に前記第2の金属膜をさらに有したソース配線を形成し、チャネル保護膜上に前記第1の透明導電膜と前記第2の金属膜の積層膜(LL)を形成する工程と、(h)前記ソース配線、前記積層膜および前記第1の電極を覆うように、前記第1の絶縁膜上に第2の絶縁膜(81)を形成する工程と、(i)写真製版工程とエッチング工程により、前記第2の絶縁膜および前記第1の絶縁膜を貫通して前記半導体層に達する第1のコンタクトホール(14)および前記第2の絶縁膜を貫通して前記第2の金属膜および前記第1の電極に達する第2のコンタクトホール(141)を形成する工程と、(j)前記第2の絶縁膜上に第2の透明導電膜を形成して前記第1および第2のコンタクトホールを埋め込む工程と、(k)写真製版工程とエッチング工程により前記第2の透明導電膜をパターニングして、ソース電極、ドレイン電極および第2の電極を形成する、薄膜トランジスタ基板の製造方法。

請求項18

前記工程(e)は、(e−1)前記写真製版工程で、前記第1および第3の領域においては第1の膜厚部分を有し、前記第2の領域においては前記第1の膜厚部分よりも薄い第2の膜厚部分を有するレジストパターンを形成する工程と、(e−2)前記レジストパターンを用いて前記エッチング工程で、前記第2の金属膜および前記第1の透明導電膜をパターニングする工程と、を含み、前記工程(f)は、前記レジストパターンの前記第2の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第1および第3の領域には前記レジストを残し、前記第2の領域からは前記レジストを削除する工程を含む、請求項17記載の薄膜トランジスタ基板の製造方法。

請求項19

前記工程(d)は、前記第1の透明導電膜をアモルファスITO膜で形成する工程を含み、前記工程(f)は、前記エッチング工程の後、前記薄膜トランジスタ基板をアニール処理をすることで、前記第1の透明導電膜を多結晶ITO膜改質する工程をさらに含み、前記工程(g)は、PAN系の溶液を用いて前記第2の金属膜のエッチングを行う、請求項15または請求項17記載の薄膜トランジスタ基板の製造方法。

請求項20

前記工程(c)は、前記第1の半導体層を酸化物半導体で形成する工程を含む、請求項13、請求項15および請求項17の何れか1項に記載の薄膜トランジスタ基板の製造方法。

技術分野

0001

本発明は液晶表示装置を構成する薄膜トランジスタ基板に関する。

背景技術

0002

薄膜トランジスタ(Thin Film Transistor:以下「TFT」と呼称)をスイッチングデバイスとして用いたTFTアクティブマトリックス基板(以下、「TFT基板」と呼称)は、例えば液晶を利用した表示装置(「液晶表示装置(Liquid Crystal Display):以下「LCD」と呼称)等の電気光学装置に利用される。

0003

液晶表示装置(Liquid Crystal Display: LCD)は、低消費電力および小型軽量といったメリットを生かして、パーソナルコンピュータ携帯情報端末機器モニタなどに広く用いられている。近年では、テレビジョン用途としても広く用いられている。

0004

一般的に、LCDの表示モードを大別すると、TN(Twisted Nematic)方式、In-Plane Switching方式およびFFS(Fringe Field Switching)方式に代表される横電界方式とが存在する。横電界方式の液晶表示装置は、広視野角および高コントラストが得られるという特徴がある。

0005

In-Plane Switching方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界印加して表示を行う表示方式であるが、横電界を印加する画素電極共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。

0006

一方、FFS方式では、共通電極と画素電極とが、層間絶縁膜を挟んで配設されるため、斜め電界フリンジ電界)が発生し、画素電極の真上の液晶分子に対しても横方向の電界を印加することができ、十分に駆動することができる。よって、広視野角で、In-Plane Switching方式よりも高い透過率を得ることができる。

0007

さらに、FFS方式の液晶表示装置は、上層に設けられた液晶制御スリット電極と、層間絶縁膜を介して液晶制御用スリット電極の下層に配設される画素電極との間に発生するフリンジ電界で液晶を駆動する。この構成においては、画素電極および液晶制御用スリット電極を、酸化インジウムおよび酸化スズを含むITO(Indium Tin Oxide)、酸化インジウムと酸化亜鉛を含むInZnOなどの酸化物系の透明導電膜で形成することで、画素開口率を低下させないようにすることができる。

0008

また、画素電極と液晶制御用スリット電極とで保持容量を形成するため、TNモードの液晶表示装置と異なり、必ずしも画素内に保持容量のパターン別途形成する必要がない。このため、画素開口率を高い状態で実現することができる。

0009

また、従来、液晶表示装置用のTFT基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン(a−Si)がチャネル層半導体材料として用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性の良い膜が形成できること、また比較的低温成膜できることから耐熱性に劣る安価なガラス基板上でも製造できるために、一般的なテレビジョン用の液晶表示装置との整合性が良いことがあげられる。

0010

ところが近年になって、酸化物半導体をチャネル層に用いたTFTの開発が盛んになされている。酸化物半導体は、組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られ、かつ従来のa−Siよりも高い移動度を有するため、小型で高性能なTFTを実現できるという利点がある。従って、このような酸化物半導体膜を上記のようなFFS方式のTFT基板に適用することで、さらに画素開口率の高いFFS方式のTFT基板を実現できるという利点がある。

0011

a−Siをチャネル層に用いたTFTは、チャネル層のチャネル領域ソース電極ドレイン電極の形成時にウエットエッチングに晒されるバックチャネルエッチング(BCE)構造のTFTである。しかし、このBCE構造の型TFTに酸化物半導体を適用すると、ソース電極、ドレイン電極のウエットエッチングで酸化物半導体もエッチングされてしまい、チャネルを形成できない。

0012

これを解決するために、特許文献1では酸化物半導体のチャネル上にSiのチャネル保護膜を形成している。この構造ではチャネル保護膜形成後のソース電極、ドレイン電極のウエットエッチングに酸化物半導体が晒されないため、酸化物半導体のチャネルを形成できる。従って、酸化物半導体をチャネルに用いたTFTを用いてTFT基板を構成できる。

先行技術

0013

特開2010−212672号公報

発明が解決しようとする課題

0014

特許文献1のようにチャネル保護膜を有することによって、酸化物半導体がソース電極、ドレイン電極のエッチングに晒されずにチャネルを形成できる。しかし、チャネル保護膜を形成する工程が、BCE構造のTFTを作製する工程に加えて必要になる。このような形成工程の増大は、製造コストの増大と共に生産性の低下を招く。また、ソース配線ゲート配線との交差部において寄生容量が発生するが、この寄生容量はソース配線における信号遅延などの原因となる。

0015

本発明は上記のような問題を解決するためになされたものであり、酸化物半導体TFTにチャネル保護膜を有する場合であっても、製造工程数の増加を抑制した薄膜トランジスタ基板を提供すると共に、ソース配線とゲート配線との交差部における寄生容量を低減することを目的とする。

課題を解決するための手段

0016

本発明に係る薄膜トランジスタ基板は、複数の画素がマトリックス状に配列された薄膜トランジスタ基板であって、前記複数の画素のそれぞれは、基板上に配設されたゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層と、少なくとも前記半導体層上を覆うチャネル保護膜と、少なくとも前記チャネル保護膜上を覆う保護膜と、前記保護膜および前記チャネル保護膜を貫通するように設けられた第1のコンタクトホールを介して前記半導体層に接するソース電極およびドレイン電極を有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される第1の電極と、前記ゲート電極から延在するゲート配線と、前記ソース電極に電気的に接続されるソース配線と、を備え、前記ソース配線と前記ソース電極および、前記第1の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第2のコンタクトホールを介して電気的に接続され、前記第1の電極および前記ソース配線は、第1の絶縁膜上に形成された第1の透明導電膜を有し、前記第1の絶縁膜は、前記チャネル保護膜と同一の材料で形成される。

発明の効果

0017

本発明に係る薄膜トランジスタ基板によれば、酸化物半導体TFTにチャネル保護膜を有する場合であっても、半導体層上のチャネル保護膜、および画素電極とドレイン電極とを電気的に接続するコンタクトホールを同じマスクで形成することができるので、製造工程数の増加を抑制することができる。また、第1の絶縁膜上に第1の電極およびソース配線を形成することにより、第1の電極およびソース配線の距離をゲート配線から離すことができる。これにより、ソース配線における信号遅延の原因となる寄生容量を低減できる。この効果は特にソース配線とゲート配線が交差した部分で顕著である。

図面の簡単な説明

0018

本発明に係る実施の形態1のTFT基板の画素の平面構成を示す図である。
本発明に係る実施の形態1のTFT基板の画素の断面構成を示す図である。
画素がマトリックス状に配列されたTFT基板の一部を示す平面図である。
液晶表示装置の構成を示す図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態1のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の画素の断面構成を示す図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態2のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態3のTFT基板の画素の断面構成を示す図である。
本発明に係る実施の形態3のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態3のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態3のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態3のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態3のTFT基板の製造工程を示す断面図である。
a−Siと金属膜の光の透過率特性を示す図である。
本発明に係る実施の形態3の変形例のTFT基板の画素の断面構成を示す図である。
本発明に係る実施の形態4のTFT基板の画素の部分的な平面構成を示す図である。
本発明に係る実施の形態4のTFT基板の画素の断面構成を示す図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態4のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の画素の平面構成を示す図である。
本発明に係る実施の形態5のTFT基板の画素の断面構成を示す図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態5のTFT基板の製造工程を示す断面図である。
本発明に係る実施の形態6のTFT基板の画素の断面構成を示す図である。
画素がマトリックス状に配列されたTFT基板の一部を示す平面図である。
本発明に係る実施の形態7のTFT基板の全体構成を示す平面図である。
駆動電圧発生回路を構成するTFTの構成を示す断面図である。

実施例

0019

以下に説明する実施の形態1〜7に係るTFT基板は、スイッチングデバイスとして薄膜トランジスタ(Thin Film Transistor)が用いられたアクティブマトリックス基板であるものとして説明する。なお、TFT基板は、液晶表示装置(LCD)等の平面型表示装置フラットパネルディスプレイ)に用いられる。

0020

<実施の形態1>
図1図20を用いて、本発明に係る実施の形態1のTFT基板100の構成および製造方法について説明する。

0021

<TFT基板の画素の構成>
まず、図1および図2を参照して、実施の形態1のTFT基板、より具体的にはFFS(Fringe Field Switching)方式のLCD用のTFT基板の構成について説明する。なお、本発明はTFT基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成を中心に説明する。

0022

図1は、実施の形態1に係るTFT基板100の画素部分の構成を示す平面図であり、図2は、図1におけるX−X線での断面構成(ソース配線部、TFT部およびFFS透過画素部の断面構成)を示す断面図である。なお、以下においてはTFT基板100は、透過型のFFS方式の液晶表示装置に用いるものとして説明する。

0023

図1に示すように、TFT基板100は、X方向に延在する複数のゲート配線13(走査信号線)とY方向に延在する複数のソース配線12(表示信号線)とが直行して交差するように配設され、両配線交点近傍にTFT20が配設されており、TFT20のゲート電極2がゲート配線13に接続され、TFT20のソース電極16がコンタクトホール141(第2のコンタクトホール)を介してソース配線12に接続され、TFT20のドレイン電極17がコンタクトホール141(第2のコンタクトホール)を介して画素電極15に接続されている。

0024

そして、TFT20では、ゲート配線13から分岐してTFT20の形成領域(TFT部)へ延びた部分が、平面視形状が矩形のゲート電極2を構成し、ゲート電極の上方にはゲート絶縁膜(図示されず)を介してゲート電極と重なるように半導体層(図示されず)が形成される。そして、半導体層のチャネル領域となる領域のX方向の両側が、それぞれソース領域およびドレイン領域となり、ソース領域およびドレイン領域には、それぞれコンタクトホール14(第1のコンタクトホール)を介してソース電極16およびドレイン電極17が接続されている。

0025

なお、隣接するゲート配線13および隣接するソース配線12に囲まれた領域が画素となり、当該画素内のTFT20の形成領域を除いた領域に画素電極15(第1の電極)が形成されている。

0026

そして、画素電極15の上方には、画素電極15のほぼ全面に対向するように液晶制御用スリット電極11(第2の電極)が設けられている。液晶制御用スリット電極11には、その全面に渡って複数のスリットSLが配列して形成されており、その配列方向はX方向に沿っているが、各スリットSLは、その長辺がY方向に対して所定角度傾くように形成されている。なお、液晶制御用スリット電極11にはコモン電圧が印加される。

0027

実施の形態1〜7においては、スリットSLを有する第2の電極を液晶制御用スリット電極11とし、第1の電極を画素電極15としているが、これは第1の電極に表示電圧が印加される構成となっているためであり、第1の電極にコモン電圧が印加され、第2の電極に表示電圧が印加される構成においては、第2の電極を画素電極と呼称し、第1の電極を共通電極と呼称することになる。

0028

また、図1において、横方向(X方向)に延在するゲート配線13の一方の端部は、ゲート端子19に電気的に接続され、縦方向(Y方向)に延在するソース配線12の一方の端部は、ソース端子18に電気的に接続されている。

0029

次に、断面構成について説明する。図2に示されるように、TFT基板100は、例えばガラス等の透明性絶縁性基板1上に形成され、透明性絶縁性基板1上に、第1の金属膜でゲート電極2が形成されている。なお、透明性絶縁性基板1上にはゲート配線13(図示されず)も形成され、ゲート電極2はゲート配線13と接続されている。

0030

そして、ゲート電極2を被覆するように透明性絶縁性基板1上全面にゲート絶縁膜3が形成されている。このゲート絶縁膜3上の一部領域にゲート電極2と重なるように半導体層4が形成されている。ここで、半導体層4はゲート電極2の上方からはみ出した領域があっても良い。

0031

この半導体層4において、TFT20の動作時にチャネル領域となる領域上に、チャネル保護膜5が形成されている。そして、チャネル保護膜5と同一材料酸化シリコン膜51(第1の絶縁膜)上に、第1の透明導電膜でソース配線12と画素電極15が形成されている。なお、以下においては、ソース配線12、と画素電極15およびチャネル保護膜5が形成される領域を、それぞれ第1の領域、第2の領域および第3の領域と呼称する場合がある。

0032

そしてチャネル保護膜5、ソース配線12および画素電極15を被覆するように保護膜8(第2の絶縁膜)が形成されている。

0033

保護膜8上には、第2の透明導電膜でソース電極16およびドレイン電極17が形成され、保護膜8およびチャネル保護膜5を貫通して半導体層4に達するコンタクトホール14を介して半導体層4と電気的に接続されている。

0034

また、ソース電極16はソース配線12の上方まで延在し、保護膜8を貫通してソース配線12に達するコンタクトホール141を介してソース配線12と電気的に接続され、ドレイン電極17は画素電極15の上方まで延在し、保護膜8を貫通して画素電極15に達するコンタクトホール141を介して画素電極15と電気的に接続されている。

0035

また、画素電極15上の保護膜8上には、ソース電極16、ドレイン電極17と同層で第2の透明導電膜の液晶制御用スリット電極11が形成されている。

0036

隣接するゲート配線13および隣接するソース配線12に囲まれた領域が画素となり、画素電極15が形成されているので、TFT基板100では画素がマトリックス状に配列された構成となる。

0037

図3に画素がマトリックス状に配列されたTFT基板100の一部を示す。図3においてはTFT20をトランジスタ記号で模式的に示している。

0038

次に、TFT基板100を備えた液晶表示装置1000の構成を図4に示す。図4に示すように、液晶表示装置1000は、バックライト104上に、偏光板101、TFT基板100、カラーフィルター102および偏光板101が、この順で配置された構成を採り、2つの偏光板101の偏光方向は、互いに直交するように配置されている。

0039

<製造方法>
以下、製造工程を順に示す断面図である図5図20を用いて実施の形態1のTFT基板100の製造方法について説明する。なお、最終工程を示す断面図は、図2に相当する。

0040

まず、図5に示す工程において、ガラス等の透明性絶縁性基板1を準備する。そして、図6に示す工程において、透明性絶縁性基板1上全面に、例えば、アルミニウム(Al)系合金膜、より具体的にはAlに3mol%のNiを添加した合金膜(Al−3mol%Ni膜)で第1の金属膜21を形成する。

0041

Al−3mol%Ni膜は、Al−3mol%Ni合金ターゲットを用いたスパッタリング法により成膜できる。ここでは、厚さ100nmのAl−3mol%Ni膜を成膜して第1の金属膜21を形成した。なお、スパッタリングガスとしてはArガスKrガスなどを用いることができる。

0042

次に、図7に示す工程において、第1の金属膜21上に塗布形成したフォトレジストを、1回目フォトリソグラフィー写真製版)工程によりパターニングしてレジストパターンRM1を形成する。フォトレジストは、例えばノボラック系ポジ型感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第1の金属膜21上に塗布し、厚さ約1.5μmとする。

0043

そして、図8に示す工程において、レジストパターンRM1をエッチングマスクとして、リン酸(Phosphoric acid)、酢酸(Acetic acid)、硝酸(Nitric acid)を含むPAN系の溶液を用いたウエットエッチング法により第1の金属膜21をパターニングすることで、透明性絶縁性基板1上にゲート電極2を形成する。なお、ゲート電極2と同時にゲート配線13も形成されるようにレジストパターンRM1の平面形状が設定されている。

0044

次に、アミン系のレジスト剥離液を用いてレジストパターンRM1を剥離除去した後、図9に示す工程において、ゲート電極2(およびゲート配線13)を覆うように、透明性絶縁性基板1上の全面に、酸化シリコン(SiO)膜3を形成する。この酸化シリコン膜3は、TFT20のゲート電極2上においてはゲート絶縁膜3として機能する。

0045

酸化シリコン膜3は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD(Chemical Vapor Deposition)法で、例えば50〜500nmの厚さに形成される。

0046

次に、図10に示す工程において、酸化シリコン膜3上の全面に、第1の半導体層41を形成する。本実施の形態では、第1の半導体層41として、酸化インジウム(In2O3)に酸化ガリウム(Ga2O3)および酸化亜鉛(ZnO)を添加したInGaZnO系の酸化物半導体を用いる。

0047

ここでは、例えばIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In2O3・(Ga2O3)・(ZnO)2]を用いたDCスパッタリング法により第1の半導体層41を形成する。このとき、スパッタリングガスとしては、公知のアルゴン(Ar)ガス、クリプトン(Kr)ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたInGaZnO膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態(上記の例ではOの組成比が4未満)の酸化膜となる。従って、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが望ましい。ここでは、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば40nmの厚さでInGaZnO系の酸化物半導体層を形成する。なお、InGaZnO膜は非晶質構造であっても良い。

0048

次に、図11に示す工程において、第1の半導体層41上に塗布形成したフォトレジストを、2回目のフォトリソグラフィー工程によりパターニングしてレジストパターンRM2を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第1の半導体層41上に塗布し、厚さ約1.5μmとする。

0049

そして、図12に示す工程において、レジストパターンRM2をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより第1の半導体層41をパターニングすることによってゲート電極2と重なるように半導体層4を形成する。ここで、半導体層4はゲート電極2の上方からはみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM2を剥離除去する。

0050

次に、図13に示す工程において、半導体層4を覆うように、酸化シリコン膜3上の全面に、第1の絶縁膜として酸化シリコン膜51を形成する。この酸化シリコン膜51は、TFT20のゲート電極2の上方においてはチャネル保護膜5として機能する。

0051

酸化シリコン膜51は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD法で、例えば約50〜300nmの厚さに形成される。

0052

続けて、酸化シリコン膜51上の全面に第1の透明導電膜61を形成する。この第1の透明導電膜61は、例えば、酸化インジウムと酸化スズとを含むITOターゲットを用いたDCスパッタリング法により形成されたアモルファスITO(a−ITO)膜であり、例えば100nmの厚さに形成される。

0053

次に、図14に示す工程において、第1の透明導電膜61上に塗布形成したフォトレジストを、3回目のフォトリソグラフィー工程によりパターニングして、ソース配線12および画素電極15を形成するためのレジストパターンRM3を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第1の透明導電膜61上に塗布し、厚さ約1.5μmとする。

0054

そして、図15に示す工程において、レジストパターンRM3をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により第1の透明導電膜61をエッチングすることによってソース配線12および画素電極15を形成する。

0055

次に、アミン系のレジスト剥離液を用いてレジストパターンRM3を剥離除去した後、図16に示す工程において、ソース配線12および画素電極15を覆うように、酸化シリコン膜51上の全面に、第2の絶縁膜として酸化シリコン膜81を形成する。この酸化シリコン膜81は、保護膜8として機能する。

0056

酸化シリコン膜81は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD法で、例えば50〜500nmの厚さに形成される。

0057

次に、図17に示す工程において、酸化シリコン膜81上に塗布形成したフォトレジストを、4回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール14および141を形成するためのレジストパターンRM4を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第1の透明導電膜61上に塗布し、厚さ約1.5μmとする。

0058

そして、図18に示す工程において、レジストパターンRM4をエッチングマスクとして、CHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により酸化シリコン膜81をエッチングし、ソース配線12上および画素電極15上に達するコンタクトホール141を形成する。また、コンタクトホール141を形成した後もエッチングを続けることで、半導体層4の上方においては、酸化シリコン膜51もエッチングされ、半導体層4上に達するコンタクトホール14が形成される。このドライエッチングの工程によりチャネル保護膜5および保護膜8が形成される。

0059

次に、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去した後、図19に示す工程において、保護膜8を含む酸化シリコン膜81上の全面に第2の透明導電膜9を形成してコンタクトホール14および141を埋め込む。

0060

この第2の透明導電膜9は、例えば、酸化インジウムと酸化スズとを含むITOターゲットを用いたDCスパッタリング法により形成されたa−ITO膜であり、例えば100nmの厚さに形成される。

0061

次に、図20に示す工程において、第2の透明導電膜9上に塗布形成したフォトレジストを、5回目のフォトリソグラフィー工程によりパターニングして、ソース電極16、ドレイン電極17、液晶制御用スリット電極11を形成するためのレジストパターンRM5を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第2の透明導電膜9上に塗布し、厚さ約1.5μmとする。

0062

そして、レジストパターンRM5をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により第2の透明導電膜9をエッチングすることによって、ソース電極16、ドレイン電極17、液晶制御用スリット電極11を形成し、図2に示したTFT基板100を得る。

0063

なお、完成したTFT基板100の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。

0064

ここで、図4に示したカラーフィルター102は、実際にはTFT基板100に対向配置される対向基板に設けられる。TFT基板100と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、TFT基板100と対向基板との間に液晶層が挟持される。このようにして貼り合わされたTFT基板100および対向基板の外側の面に、図4に示した2つの偏光板101およびバックライト104が配置されてFFS方式の液晶表示装置1000を得ることができる。

0065

このようにして得られた液晶表示装置1000は、高解像度高フレームレートかつ、長寿命で、信頼性が高いという特徴がある。

0066

<効果>
例えば、特許文献1に開示されたトランジスタは、酸化物半導体のチャネル上にSiのチャネル保護膜を形成しているが、当該トランジスタを液晶表示装置のTFT基板のTFTとして採用した場合、以下の7回のフォトリソグラフィー工程が必要となる。

0067

すなわち、(1)ゲート電極のパターニング、(2)画素電極のパターニング、(3)酸化物半導体のパターニング、(4)チャネル保護膜のパターニング(5)ソース電極、ドレイン電極のパターニング、(6)チャネル保護膜のコンタクトホール形成および(7)液晶制御用スリット電極のパターニングのために7回のフォトリソグラフィー工程が必要となる。

0068

しかし、本発明に係る実施の形態1のTFT基板100においては、ソース配線12と画素電極15を1回のフォトリソグラフィー工程で同時に形成でき、また、チャネル保護膜5と保護膜8を1回のフォトリソグラフィー工程で同時に形成することができる。

0069

また、ソース電極16、ドレイン電極17、液晶制御用スリット電極11を1回のフォトリソグラフィー工程でパターニングすることができるので5回のフォトリソグラフィー工程でTFT基板100を得ることができる。従って、酸化物半導体TFTにチャネル保護膜を有する場合であっても、製造工程数の増加を抑制することができる。

0070

また、ソース電極16、ドレイン電極17、液晶制御用スリット電極11を第2の透明導電膜で形成することで、開口率を高くすることができる。

0071

酸化物半導体をチャネル層に用いることにより移動度の高いTFTを作製できる。また、酸化物半導体はドライエッチングでエッチングされにくいため、チャネル保護膜5と保護膜8を形成しやすい。

0072

また、酸化シリコン膜51(第1の絶縁膜)上にソース配線12と画素電極15を形成することにより、ソース配線12と画素電極15をゲート配線13から距離を離すことができる。これにより、ソース配線12における信号遅延および画素の焼きつき表示ムラの原因となる寄生容量を低減できる。この効果は特にソース配線12とゲート配線13が交差した部分で有効である。また、この効果はFFS方式に限らず、TN、IPS方式のLCDでも有効である。

0073

<実施の形態2>
図21図27を用いて、本発明に係る実施の形態2のTFT基板200の構成および製造方法について説明する。

0074

<TFT基板の断面構成>
図21は、図2を用いて説明した実施の形態1に係るTFT基板100の画素部分の断面構成に対応する断面図であり、TFT基板100と同一の構成については同一の符号を付し、重複する説明は省略する。

0075

図21に示すように、TFT基板200においては、第1の透明導電膜61上に第2の金属膜71が積層された積層膜でソース配線12Aが構成されている点でTFT基板100とは異なっている。

0076

<製造方法>
以下、製造工程を順に示す断面図である図22図27を用いて実施の形態2のTFT基板200の製造方法について説明する。なお、最終工程を示す断面図は、図21に相当する。

0077

まず、実施の形態1において図5図13を用いて説明した工程を経て、酸化シリコン膜51上の全面に第1の透明導電膜61を形成した後、図22に示す工程において、第1の透明導電膜61上の全面に、スパッタリング法によりAl−3mol%Ni膜で第2の金属膜71を100nmの厚さで形成する。

0078

次に、図23に示す工程において、第2の金属膜71上に塗布形成したフォトレジストを、3回目のフォトリソグラフィー工程によりパターニングして、ソース配線12Aおよび画素電極15を形成するためのレジストパターンRM6を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第2の金属膜71上に塗布し、厚さ約1.5μmとする。そして、例えばハーフトーン法によりフォトレジストを露光現像を行うことで、2段階の厚さを有するレジストパターンRM6を形成する。

0079

ハーフトーン法では、露光光透過領域と露光光遮光領域の他に、露光光の強度が40〜60%に減衰されて透過する中間露光領域を有した多階調フォトマスクを用いてフォトレジストを露光するフォトリソグラフィー方法であり、ポジ型のフォトレジスト材であれば、露光光の強度が弱い中間露光領域下の領域では、フォトレジストが完全には感光せず、未露光領域よりも厚さが薄いレジストパターンが得られる。

0080

すなわち、ハーフトーン法を用いることで、後にTFT20のソース配線12Aとなる領域上は最も厚い第1の厚さ(約1.5μm)となり、後に画素電極15となる領域には、第1の厚さの半分程度の第2の厚さとなったレジストパターンRM6を形成することができる。

0081

そして、図24に示す工程において、レジストパターンRM6をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により、後にソース配線12Aおよび画素電極15が形成される領域以外の領域の第2の金属膜71(Al−3mol%Ni膜)および第1の透明導電膜61(a−ITO膜)を除去することで、ソース配線12Aおよび画素電極15をパターニングする。

0082

次に、図25に示す工程において、酸素プラズマによるアッシングによってレジストパターンRM6の厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して画素電極15上の第2の金属膜71を露出させ、ソース配線12A上にはレジストパターンRM6を残すようにする。

0083

次にアニール処理をすることによって、a−ITO膜である画素電極15およびソース配線12AをPAN系の溶液に対して耐性がある多結晶ITO(poly−ITO)膜に改質する。

0084

そして、図26に示す工程において、ソース配線12A上にはレジストパターンを残した状態でウエットエッチングを行うことによって、ソース配線12Aには第2の金属膜71を残し、画素電極15の上の第2の金属膜71を除去する。なお、この場合のウエットエッチングは、PAN系の溶液を用いて行うが、poly−ITO膜となった画素電極15は除去されずに残る。

0085

図27に示す工程において、アミン系のレジスト剥離液を用いてレジストパターンRM6を剥離除去した後は、実施の形態1において図16図20を用いて説明した工程を経ることで、図21に示したTFT基板200を得る。

0086

<効果>
以上説明した実施の形態2のTFT基板200においては、ソース配線12Aが第1の透明導電膜61上に第2の金属膜71が積層された積層膜で構成されているので配線抵抗を減少させることができる。

0087

また、画素電極15およびソース配線12Aのパターニングに際しては、多階調のフォトマスクを用いてフォトレジストを露光することで2段階の厚さを有するレジストパターンRM6を形成し、それを用いてパターニングすることで、ソース配線12Aには第2の金属膜71を残すことができる。

0088

また、アニール処理により、a−ITO膜である画素電極15およびソース配線12AをPAN系の溶液に対して耐性があるpoly−ITO膜に改質することで、第2の金属膜71の除去に際して、画素電極15が除去されることを防止できる。

0089

また、図22図27を用いて説明した製造方法によれば、5回のフォトリソグラフィー工程でTFT基板200を得ることができる。

0090

<実施の形態3>
図28図33を用いて、本発明に係る実施の形態3のTFT基板300の構成および製造方法について説明する。

0091

<TFT基板の断面構成>
図28は、図2を用いて説明した実施の形態1に係るTFT基板100の画素部分の断面構成に対応する断面図であり、TFT基板100と同一の構成については同一の符号を付し、重複する説明は省略する。

0092

図28に示すように、TFT基板300においては、第1の透明導電膜61上に第2の金属膜71が積層された積層膜でソース配線12Aが構成され、また、チャネル保護膜5上にも第1の透明導電膜61と第2の金属膜71の積層膜LLが形成され、当該積層膜LLを覆うように保護膜8が形成されている点でTFT基板100とは異なっている。

0093

TFT基板300においては、保護膜8がチャネル保護膜5上の第1の透明導電膜61と第2の金属膜71を覆うようことによって、ソース電極16とドレイン電極17とが導通することを防いでいる。

0094

ここで、第1の透明導電膜61および第2の金属膜71の上方に、ソース電極16およびドレイン電極17が重ならないことが望ましい。すなわち、チャネル保護膜5上に第2の金属膜71を形成すると、ソース電極16およびドレイン電極17と、第1の透明導電膜61と第2の金属膜71との間に、画素の焼きつきや表示ムラの原因となる寄生容量が発生するが、第1の透明導電膜61および第2の金属膜71の上方に、ソース電極16およびドレイン電極17が重ならないようにすることで寄生容量の発生を抑制しつつ、半導体層4上に形成した第2の金属膜71により半導体層4に入射する光を抑制できる。

0095

<製造方法>
以下、製造工程を順に示す断面図である図29図33を用いて実施の形態3のTFT基板300の製造方法について説明する。なお、最終工程を示す断面図は、図28に相当する。

0096

まず、実施の形態1において図5図13を用いて説明した工程を経た後、酸化シリコン膜51上の全面に第1の透明導電膜61を形成した後、実施の形態2において図22を用いて説明した工程を経て、第1の透明導電膜61上の全面にAl−3mol%Ni膜で第2の金属膜71を100nmの厚さで形成する。

0097

次に、図29に示す工程において、第2の金属膜71上に塗布形成したフォトレジストを、3回目のフォトリソグラフィー工程によりパターニングして、ソース配線12A、画素電極15および半導体層4の上方の積層膜LLを形成するためのレジストパターンRM7を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第2の金属膜71上に塗布し、厚さ約1.5μmとする。そして、例えばハーフトーン法によりフォトレジストを露光し現像を行うことで、2段階の厚さを有するレジストパターンRM7を形成する。

0098

ハーフトーン法を用いることで、後にTFT20のソース配線12Aとなる領域上および後に積層膜LLとなる領域上は最も厚い第1の厚さ(約1.5μm)となり、後に画素電極15となる領域には、第1の厚さの半分程度の第2の厚さとなったレジストパターンRM7を形成することができる。

0099

そして、図30に示す工程において、レジストパターンRM7をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により、後にソース配線12A、積層膜LLおよび画素電極15が形成される領域以外の領域の第2の金属膜71(Al−3mol%Ni膜)および第1の透明導電膜61(a−ITO膜)を除去することで、ソース配線12A、積層膜LLおよび画素電極15をパターニングする。

0100

次に、図31に示す工程において、酸素プラズマによるアッシングによってレジストパターンRM7の厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して画素電極15上の第2の金属膜71を露出させ、ソース配線12A上および積層膜LL上にはレジストパターンRM7を残すようにする。

0101

次にアニール処理をすることによって、a−ITO膜である画素電極15、積層膜LLの第1の透明導電膜61およびソース配線12をPAN系の溶液に対して耐性がある多結晶ITO(poly−ITO)膜に改質する。

0102

そして、図32に示す工程において、ソース配線12A上および積層膜LL上にはレジストパターンを残した状態でウエットエッチングを行うことによって、ソース配線12には第2の金属膜71を残し、半導体層4の上方の積層膜LLを残し、画素電極15の上の第2の金属膜71を除去する。

0103

なお、この場合のウエットエッチングは、PAN系の溶液を用いて行うが、poly−ITO膜となった画素電極15は除去されずに残る。

0104

図33に示す工程において、アミン系のレジスト剥離液を用いてレジストパターンRM7を剥離除去した後は、実施の形態1において図16図20を用いて説明した工程を経ることで、図28に示したTFT基板300を得る。

0105

<効果>
TFT20はTFT基板300よりも上層のカラーフィルター102(図4)等で反射したバックライト104(図4)の光に晒される。この光照射によってTFT20の閾値電圧シフトしてゲート駆動電圧を超えてしまうと正常なTFT動作ができなくなる。

0106

しかし、半導体層4のチャネル領域の上方に第2の金属膜71を有する積層膜LLを設けることによって、TFT基板300よりも上層から反射し、チャネル保護膜5を介して半導体層4に入射する光を抑制することができ、長寿命で、信頼性の高いTFT20を得ることができる。

0107

ここで、膜厚200nmのa−Siと、膜厚100nmの金属膜の波長の光に対する透過率特性を図34に示す。

0108

図34においては、Al、モリブデン(Mo)、クロム(Cr)の金属膜のそれぞれについての透過率特性と、a−Si膜についての透過率特性を示しているが、波長500nmから波長800nmの範囲の光に対しては、何れの金属膜も光を完全に遮光することが示されている。なお、Al、Mo、Crの金属膜の透過率は、何れもほぼ0であるので、これらの特性線横軸と重なっていて図34上では判別できない。

0109

一方、a−Si膜については、上記波長領域では最低でも数%の透過率となり、最大では約90%の透過率となることを示しており、金属膜であれば光を完全に遮光できることが判る。

0110

また、第1の透明導電膜61および第2の金属膜71の上方に、ソース電極16およびドレイン電極17が重ならないようにすることで、寄生容量の発生を抑制して画素の焼きつきや表示ムラを抑制することができる。

0111

また、図29図33を用いて説明した製造方法によれば、5回のフォトリソグラフィー工程でTFT基板300を得ることができる。

0112

<変形例>
以上説明した実施の形態3においては、保護膜8を酸化シリコン膜で形成した構成を示したが、保護膜8を有機平坦化膜を含む多層膜で形成することによって、保護膜8を容易に厚膜化できる。これにより、保護膜8上のソース電極16およびドレイン電極17から積層膜LLの第2の金属膜71までの距離を長くすることができ、寄生容量をさらに低減することができる。

0113

図35には、酸化シリコン膜81の代わりに、有機平坦化膜を含む多層膜82を用いることで、保護膜8を厚膜化した構成を示す。

0114

図35に示すように、酸化シリコン膜51上に厚さ1.0〜3.0μmの有機平坦化膜を含む多層膜82を形成することで、製造過程でできた配線等による凹凸を十分に平坦化でき、保護膜8を容易に厚膜化できる。

0115

なお、有機平坦化膜としては、例えば感光性を持ったアクリル系の有機樹脂材料スピンコート法で塗布することで得られる。なお、アクリル系の有機樹脂材料に限定されず、オレフィン系材料やノボラック系材料、ポリイミド系材料シロキサン系材料を用いても良い。

0116

また、保護膜8として、酸化シリコン膜81の代わりに、有機平坦化膜を含む多層膜82を用いることは、実施の形態1および2で説明した構成において適用しても良い。多層膜82を用いることで、容易に厚膜化できる。

0117

<実施の形態4>
図36図44を用いて、本発明に係る実施の形態4のTFT基板400の構成および製造方法について説明する。本実施の形態4は、実施の形態3で説明したTFT基板300の構成を部分的に変更した構成となっており、TFT基板300と同一の構成については同一の符号を付し、重複する説明は省略する。

0118

<TFT基板の構成>
図36は実施の形態4のTFT基板400の画素部分の部分平面図であり、図37図36におけるA−A線での断面構成を示す断面図である。図37に示すように、A−A線は、ゲート配線13および、ゲート配線13から分岐したゲート電極2をY方向に平行に切断する切断線であり、図37では、ゲート配線13とゲート電極2とが1つの層として示されている。

0119

ゲート電極2上にはゲート絶縁膜3を間に挟んで半導体層4が設けられており、半導体層4上にはチャネル保護膜5が形成されている。なお、チャネル保護膜5は、TFT20の動作時にチャネル領域となる領域上に設けられた酸化シリコン膜51の別称であり、当該領域上以外では酸化シリコン膜51(第1の絶縁膜)と呼称している。

0120

図37に示すように、TFT基板400においては、チャネル保護膜5上に設けられた第1の透明導電膜61と第2の金属膜71との積層膜LLが、チャネル保護膜5上から酸化シリコン膜51上にも延在するように設けられている。すなわち、積層膜LLは、ゲート電極2の上方からゲート配線13の上方にかけて延在するように設けられている。

0121

積層膜LLは保護膜8によって覆われており、積層膜LLは、積層膜LL上の保護膜8を貫通するように設けられたコンタクトホール143(第3のコンタクトホール)と、ゲート配線13上の保護膜8、酸化シリコン膜51およびゲート絶縁膜3を貫通するように設けられたコンタクトホール144(第4のコンタクトホール)とを埋め込むように設けられたトップゲート導電膜91によってゲート配線13と電気的に接続される構成となっている。

0122

<製造方法>
以下、製造工程を順に示す断面図である図38図44を用いて実施の形態4のTFT基板400の製造方法について説明する。なお、最終工程を示す断面図は、図37に相当する。

0123

まず、実施の形態1において図5図12を用いて説明した工程を経た後、図38に示す工程において、酸化シリコン膜3上に、第1の絶縁膜として酸化シリコン膜51を形成して半導体層4を覆う。この酸化シリコン膜51は、TFT20のゲート電極2の上方においてはチャネル保護膜5として機能する。この工程は、実施の形態1において図13を用いて説明した工程に相当し、重複する説明は省略する。

0124

続けて、図39に示す工程において、酸化シリコン膜51上の全面に第1の透明導電膜61を形成する。この工程は、実施の形態1において図13を用いて説明した工程に相当し、重複する説明は省略する。

0125

次に、図40に示す工程において、第1の透明導電膜61上の全面に、スパッタリング法によりAl−3mol%Ni膜で第2の金属膜71を100nmの厚さで形成した後、第2の金属膜71上に塗布形成したフォトレジストを、3回目のフォトリソグラフィー工程によりパターニングして、ソース配線12A、画素電極15および半導体層4の上方の積層膜LLを形成するためのレジストパターンRM7を形成する。この工程は、実施の形態3において図29を用いて説明した工程に相当し、重複する説明は省略する。

0126

なお、レジストパターンRM7は、ハーフトーン法によりフォトレジストを露光して得られるが、ゲート配線13の上方からゲート電極2の上方にかけての領域ではレジストパターンRM7の厚さは第1の厚さ(約1.5μm)となっている。

0127

そして、図41に示す工程において、レジストパターンRM7をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により、後にソース配線12A、積層膜LLおよび画素電極15が形成される領域以外の領域の第2の金属膜71(Al−3mol%Ni膜)および第1の透明導電膜61(a−ITO膜)を除去することで、積層膜LLをパターニングする。この際、ソース配線12Aおよび画素電極15もパターニングされる。この工程は、実施の形態3において図30を用いて説明した工程に相当する。

0128

なお、この後に、酸素プラズマによるアッシングによってレジストパターンRM7の厚さを全体的に減らす工程(図31を用いて説明した工程)およびアニール処理の工程があるが、説明は省略する。

0129

次に、アミン系のレジスト剥離液を用いてレジストパターンRM7を剥離除去した後、図42に示す工程において、積層膜LLを覆うように、酸化シリコン膜51上の全面に、第2の絶縁膜として酸化シリコン膜81を形成する。この酸化シリコン膜81は、保護膜8として機能する。この工程は、実施の形態1において図16を用いて説明した工程に相当し、重複する説明は省略する。

0130

次に、図42に示す工程において、酸化シリコン膜81上に塗布形成したフォトレジストを、4回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール143および144を形成するためのレジストパターンRM4を形成する。この工程は、実施の形態1において図17を用いて説明した工程に相当し、重複する説明は省略する。

0131

そして、図43に示す工程において、レジストパターンRM4をエッチングマスクとして、CHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により酸化シリコン膜81をエッチングし、第2の金属膜71上に達するコンタクトホール143を形成する。また、コンタクトホール143を形成した後もエッチングを続けることで、ゲート配線13の上方においては、酸化シリコン膜51およびゲート絶縁膜3もエッチングされ、ゲート配線13上に達するコンタクトホール144が形成される。この工程は、実施の形態1において図18を用いて説明した工程に相当し、重複する説明は省略する。

0132

次に、アミン系のレジスト剥離液を用いてレジストパターンRM4を剥離除去した後、図44に示す工程において、保護膜8を含む酸化シリコン膜81上の全面に第2の透明導電膜9を形成してコンタクトホール143および144を埋め込む。この工程は、実施の形態1において図19を用いて説明した工程に相当し、重複する説明は省略する。

0133

次に、第2の透明導電膜9上に塗布形成したフォトレジストを、5回目のフォトリソグラフィー工程によりパターニングして、図44に示されるようなレジストパターンRM5を形成する。この工程は、実施の形態1において図20を用いて説明した工程に相当し、重複する説明は省略する。

0134

そして、レジストパターンRM5をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により第2の透明導電膜9をエッチングすることによって、コンタクトホール143およびコンタクトホール144を埋め込むトップゲート導電膜91を形成し、積層膜LLとゲート配線13とを電気的に接続することで、図36および図37に示したTFT基板400を得る。

0135

<効果>
実施の形態3において説明したように、半導体層4のチャネル領域の上方に第2の金属膜71を有する積層膜LLを設けることによって、TFT基板400よりも上層から反射し、チャネル保護膜5を介して半導体層4に入射する光を抑制することができ、長寿命で、信頼性の高いTFT20を得ることができると共に、実施の形態4では、積層膜LLを電気的にゲート配線13(ゲート電極2)と接続することによって、積層膜LLにもゲート電極2に印加される電圧ゲート電圧)と同じ電圧が印加されることとなる。

0136

ここで、チャネル領域となる半導体層の上からもゲート電圧を印加することによってTFTの信頼性が向上することが”K. Chang, et. al.: SID ’15 Digest, p.1023 (2015)”で報告されており、本実施の形態4のように半導体層4の上からもゲート電圧と同じ電圧を印加することによってTFT20の信頼性の向上が期待できる。

0137

<実施の形態5>
図45図53を用いて、本発明に係る実施の形態5のTFT基板500の構成および製造方法について説明する。本実施の形態5は、実施の形態3で説明したTFT基板300の構成を部分的に変更した構成となっており、TFT基板300と同一の構成については同一の符号を付し、重複する説明は省略する。

0138

<TFT基板の構成>
図45は実施の形態5のTFT基板500の画素部分の平面図であり、図46図45におけるB−B線での断面構成を示す断面図である。TFT基板500においては、実施の形態4において図37を用いて説明したように、第1の透明導電膜61と第2の金属膜71との積層膜LLが、チャネル保護膜5上から酸化シリコン膜51上にも延在するように設けられている。すなわち、積層膜LLは、ゲート電極2の上方からゲート配線13の上方にかけて延在するように設けられ、積層膜LLは、図45および図46に示すように、ゲート配線13の上方においては、ゲート配線13に沿って延在する積層配線LLWとなっている。積層配線LLWは、ソース配線12Aと同じ材質で同層に形成されているので、ソース配線12Aとの交差部手前で分断されている。そして、ソース配線12Aとの交差部を跨ぐように、ソース配線12Aおよび積層配線LLWの上方に、第2の透明導電膜9と同じ材質で短冊状(長方形)のジャンパー線92が設けられている。ジャンパー線92は、保護膜8を貫通するコンタクトホール145を介して、積層配線LLWの第2の金属膜71と電気的に接続されるように構成されている。

0139

積層配線LLWは、ゲート配線13に沿って横方向(X方向)に延在し、平面視においてゲート端子19とは離れた位置に、ゲート端子19と平行するように設けられた積層配線端子191に、積層配線LLWの一方の端部、すなわちジャンパー線92で互いに接続されて実質的に一本の配線となった積層配線LLWの一方の端部が電気的に接続されている。この積層配線端子191にはグランド、あるいは任意の電圧を印加することが可能である。

0140

<製造方法>
以下、製造工程を順に示す断面図である図47図53を用いて実施の形態5のTFT基板500の製造方法について説明する。なお、最終工程を示す断面図は、図46に相当する。

0141

まず、実施の形態1において図5図12を用いて説明した工程を経た後、図47に示す工程において、酸化シリコン膜3上に、第1の絶縁膜として酸化シリコン膜51を形成する。この酸化シリコン膜51は、TFT20のゲート電極2の上方においてはチャネル保護膜5として機能する。この工程は、実施の形態1において図13を用いて説明した工程に相当し、重複する説明は省略する。

0142

続けて、図48に示す工程において、酸化シリコン膜51上の全面に第1の透明導電膜61を形成する。この工程は、実施の形態1において図13を用いて説明した工程に相当し、重複する説明は省略する。

0143

次に、図49に示す工程において、第1の透明導電膜61上の全面に、スパッタリング法によりAl−3mol%Ni膜で第2の金属膜71を100nmの厚さで形成した後、第2の金属膜71上に塗布形成したフォトレジストを、3回目のフォトリソグラフィー工程によりパターニングして、ソース配線12Aおよびゲート配線13の上方の積層配線LLWを形成するためのレジストパターンRM7を形成する。この工程は、実施の形態3において図29を用いて説明した工程に相当し、重複する説明は省略する。

0144

なお、レジストパターンRM7は、ハーフトーン法によりフォトレジストを露光して得られるが、ゲート配線13の上方からゲート電極2の上方にかけての領域ではレジストパターンRM7の厚さは第1の厚さ(約1.5μm)となっている。

0145

そして、レジストパターンRM7をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により、後にソース配線12A、積層膜LLおよび画素電極15が形成される領域以外の領域の第2の金属膜71(Al−3mol%Ni膜)および第1の透明導電膜61(a−ITO膜)を除去することで積層膜LLをパターニングする。この際、ソース配線12Aおよび画素電極15もパターニングされる。この工程は、実施の形態3において図30を用いて説明した工程に相当する。

0146

なお、この後に、酸素プラズマによるアッシングによってレジストパターンRM7の厚さを全体的に減らす工程(図31を用いて説明した工程)があり、そのレジストパターンRM7を用いて第2の金属膜71をさらにエッチングするので、ソース配線12Aおよび積層配線LLWの第2の金属膜71の端縁の位置が、第1の透明導電膜61の端縁の位置より若干後退する。また、アニール処理の工程もあるが、説明は省略する。

0147

次に、アミン系のレジスト剥離液を用いてレジストパターンRM7を剥離除去することで、図50に示す構成が得られる。

0148

次に、図51に示す工程において、ソース配線12Aおよび積層配線LLWを覆うように、第2の絶縁膜として酸化シリコン膜81を形成する。この酸化シリコン膜81は、保護膜8として機能する。この工程は、実施の形態1において図16を用いて説明した工程に相当し、重複する説明は省略する。

0149

次に、図51に示す工程において、酸化シリコン膜81上に塗布形成したフォトレジストを、4回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール145を形成するためのレジストパターンRM4を形成する。この工程は、実施の形態1において図17を用いて説明した工程に相当し、重複する説明は省略する。

0150

そして、図52に示す工程において、レジストパターンRM4をエッチングマスクとして、CHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により酸化シリコン膜81をエッチングし、第2の金属膜71上に達するコンタクトホール145を形成する。

0151

次に、アミン系のレジスト剥離液を用いてレジストパターンRM4を剥離除去した後、図53に示す工程において、保護膜8を含む酸化シリコン膜81上の全面に第2の透明導電膜9を形成してコンタクトホール145を埋め込む。この工程は、実施の形態1において図19を用いて説明した工程に相当し、重複する説明は省略する。

0152

次に、第2の透明導電膜9上に塗布形成したフォトレジストを、5回目のフォトリソグラフィー工程によりパターニングして、図53に示されるようなレジストパターンRM5を形成する。この工程は、実施の形態1において図20を用いて説明した工程に相当し、重複する説明は省略する。

0153

そして、レジストパターンRM5をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により第2の透明導電膜9をエッチングすることによって、ソース配線12Aおよび積層配線LLWの上方にジャンパー線92をパターニングすることで、図45および図46に示したTFT基板500を得る。

0154

ジャンパー線92はコンタクトホール145に埋め込まれ、第2の金属膜71と接続される。また、レジストパターンRM5は、平面視においてゲート端子19(図45)とは離れた位置に、ゲート端子19と平行する積層配線端子191を形成するパターンを有しており、積層配線LLWの一方の端部が積層配線端子191と一体となっている。

0155

<効果>
実施の形態3において説明したように、半導体層4のチャネル領域の上方に第2の金属膜71を有する積層膜LLを設けることによって、TFT基板500よりも上層から反射し、チャネル保護膜5を介して半導体層4に入射する光を抑制することができ、長寿命で、信頼性の高いTFT20を得ることができると共に、実施の形態5では、積層膜LLの電位を積層配線端子191から任意に印加することができる。

0156

ここで、チャネル領域となる半導体層の上の導電膜をグランド電位に接続することによってTFTの信頼性が向上することが”K. Chang, et. al.: SID ’15 Digest, p.1023 (2015)”で報告されており、本実施の形態5では半導体層4上の積層膜LLの電位を積層配線端子191から任意に印加することができるので、積層膜LLの電位をグランド電位にすることによってTFT20の信頼性の向上が期待できる。

0157

<実施の形態6>
図54および図55を用いて、本発明に係る実施の形態6のTFT基板600の構成および製造方法について説明する。

0158

<TFT基板の断面構成>
図54は、図2を用いて説明した実施の形態1に係るTFT基板100の画素部分の断面構成に対応する断面図であり、TFT基板100と同一の構成については同一の符号を付し、重複する説明は省略する。

0159

図54に示すように、TFT基板600においては、第2の透明導電膜9上に第3の金属膜10が積層された積層膜でソース電極16およびドレイン電極17が構成されている。また、TFT基板600の一部を示す平面図である図55破線で囲んで示す領域内のソース配線12およびソース端子18の上方にも保護膜8を間に介して第2の透明導電膜9と第3の金属膜10との積層膜が形成されている。なお、ソース電極16はコンタクトホール141を介してソース配線12に接続され、ソース端子18上の積層膜は、ソース端子18上の保護膜8を貫通するように設けられコンタクトホール142を介してソース端子18に接続される。

0160

<製造方法>
次に、TFT基板600の製造方法について説明する。実施の形態1において図5図19を用いて説明した工程を経た後、第2の透明導電膜9(a−ITO膜)上に第3の金属膜10を積層する。なお、第3の金属膜10はゲート電極2と同様に、Alに3mol%のNiを添加した厚さ100nmのAl−3mol%Ni膜で構成される。

0161

次に、第3の金属膜10上に塗布形成したフォトレジストを、5回目のフォトリソグラフィー工程によりパターニングする。この場合、フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第3の金属膜10上に塗布し、厚さ約1.5μmとする。そして、例えばハーフトーン法によりフォトレジストを露光し現像を行うことで、2段階の厚さを有するレジストパターンを形成する。

0162

ハーフトーン法を用いることで、ソース配線12およびソース端子18の上方と、後にソース電極16およびドレイン電極17となる領域上には最も厚い第1の厚さ(約1.5μm)となり、後に液晶制御用スリット電極11となる領域には、第1の厚さの半分程度の第2の厚さとなったレジストパターンを形成することができる。

0163

次に、当該レジストパターンをエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法により、ソース配線12およびソース端子18の上方と、後にソース電極16、ドレイン電極17および液晶制御用スリット電極11となる領域以外の領域の第3の金属膜10(Al−3mol%Ni膜)および第2の透明導電膜9(a−ITO膜)を除去する。

0164

次に、酸素プラズマによるアッシングによってレジストパターンの厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して液晶制御用スリット電極11上の第3の金属膜10を露出させ、ソース配線12およびソース端子18の上方と、後にソース電極16およびドレイン電極17となる領域上にはレジストパターンを残すようにする。

0165

次にアニール処理をすることによって、a−ITO膜であるソース電極16、ドレイン電極17および液晶制御用スリット電極11と、ソース配線12およびソース端子18の上方の第2の透明導電膜9をPAN系の溶液に対して耐性がある多結晶ITO(poly−ITO)膜に改質する。

0166

次に、再度PAN系の溶液を用いたウエットエッチング法によりエッチングすることで、液晶制御用スリット電極11上の第3の金属膜10(Al−3mol%Ni膜)をエッチングするが、poly−ITO膜となった液晶制御用スリット電極11は除去されずに残る。また、レジストパターンが残された、ソース電極16、ドレイン電極17および液晶制御用スリット電極11と、ソース配線12およびソース端子18の上方の積層膜は除去されずに残る。

0167

<効果>
TFT20はTFT基板600よりも上層のカラーフィルター102(図4)等で反射したバックライト104(図4)の光に晒される。この光照射によってTFT20の閾値電圧がシフトしてゲートの駆動電圧を超えてしまうと正常なTFT動作ができなくなる。

0168

しかし、ソース電極16およびドレイン電極17は、第2の透明導電膜9上に第3の金属膜10が積層された積層膜で構成されているので、TFT基板600よりも上層から反射し、光を遮光できるため、半導体層4への光入射を抑制して、長寿命で、信頼性の高いTFT20を得ることができる。

0169

第2の透明導電膜9上に第3の金属膜10が積層された積層膜をソース配線12の上方にも形成し、ソース配線12と電気的に接続することで、ソース配線12の電気抵抗を低減できる。

0170

<実施の形態7>
図56にはTFT基板の全体構成を模式的に説明する平面図を示す。図56に示すように、TFT基板は、TFT20を含む画素がマトリックス状に配列された表示領域24と、表示領域24を囲むように設けられた額縁領域23とに大きく分けられる。

0171

表示領域24には、複数のゲート配線(走査信号線)13と複数のソース配線(表示信号線)12が互いに直交するように配置され、ゲート配線13に駆動電圧を与える走査信号駆動回路25(第1の駆動回路)およびソース配線12に駆動電圧を与える表示信号駆動回路26(第2の駆動回路)が額縁領域23に配置されている。

0172

走査信号駆動回路25により1本のゲート配線13に電流が流れ、表示信号駆動回路26により1本のソース配線12に電流が流れた時に、それらの配線の交点に存在する画素のTFT20がオン状態となり、このTFT20に接続された画素電極に電荷蓄積される。

0173

酸化物半導体をチャネル層に用いたTFT20を用いる場合、酸化物半導体は移動度が高く小型化できるので、当該TFT20と同じ構成のTFT(駆動用TFT)で走査信号駆動回路25および表示信号駆動回路26を作製することで、走査信号駆動回路25および表示信号駆動回路26が小型化され、TFT基板の額縁領域に収めることが可能となる。

0174

走査信号駆動回路25は、図56に示すように、TFTT1、T2およびT3を有した駆動電圧発生回路SCを複数備えている。これは、表示信号駆動回路26も同様である。

0175

すなわち、駆動電圧発生回路SCは、クロック信号CLKがドレインに与えられるTFTT1と、電源電位SSがソースに与えられ、ドレインがTFTT1のソースに接続されたTFTT2と、電源電位VDDがドレインに与えられ、ソースがTFTT1のゲートに接続されたTFTT3とを備えている。なお、TFTT3のソースは、TFTT1とT2との接続ノードキャパシタC1を介して接続され、TFTT1とT2との接続ノードが出力ノードN1となって、ゲート配線13およびソース配線12に駆動電圧を与える構成となっている。

0176

TFTT3のゲートに与えられる信号によってTFTT3がオンすることでTFTT1がオン状態となってクロック信号CLKが出力ノードN1から出力され、TFTT2のゲートに与えられる信号によってTFTT2がオンすることで、出力ノードN1の電位が電源電位VSSまで下がる。

0177

このような構成を有する駆動電圧発生回路SCにおいて、TFTT1〜T3は、例えば、図57に示すように、図28を用いて説明した実施の形態3のTFT基板300のTFT20と同じ断面構成を採ることができる。

0178

すなわち、チャネル保護膜5上に第1の透明導電膜61と第2の金属膜71の積層膜LLが形成され、当該積層膜LLを覆うように保護膜8が形成された構成を採ることができる。

0179

このような構成を採ることで、TFT基板よりも上層から反射し、チャネル保護膜5を介して半導体層4に入射する光を抑制することができ、長寿命で、信頼性の高いTFTを得ることができる。

0180

この場合、表示領域24のTFT20のチャネル保護膜5上には、第1の透明導電膜61と第2の金属膜71の積層膜LLは設けず、図2を用いて説明したように保護膜8だけを設けた構成としても良い。これにより、半導体層4上に寄生容量が発生することを抑制できる。

0181

なお、TFTT1〜T3の製造方法は実施の形態3において説明したTFT基板300のTFT20と同じである。

0182

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

0183

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

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