図面 (/)

技術 固体撮像装置および電子機器

出願人 ソニー株式会社
発明者 平田英治
出願日 2015年10月29日 (5年0ヶ月経過) 出願番号 2016-558973
公開日 2017年8月24日 (3年2ヶ月経過) 公開番号 WO2016-076126
状態 特許登録済
技術分野 光信号から電気信号への変換
主要キーワード 光学系素子 混色補正 加算モード マトリックス処理 同時駆動 基板構成 共有画素 コーデック処理
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年8月24日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (13)

課題・解決手段

本技術は、チップの理収の向上を図ることができるようにする固体撮像装置および電子機器に関する。画素アレイは、複数の画素行列状に配置されてなる。駆動制御部は、画素アレイに配置されている複数の画素行毎に設けられる。駆動制御部は、複数の画素行に含まれる画素を同時に駆動するように動作する。本技術は、画素アレイの列毎に、複数のA/D変換回路を備えるCMOSイメージセンサに適用することができる。

概要

背景

従来、画素アレイの列毎に、複数のA/D(Analog/Digital)変換回路を備える固体撮像装置が知られている(例えば、特許文献1参照)。

このような構成の固体撮像装置において、垂直選択回路は、画素アレイの行単位で動作する構成を有する。

概要

本技術は、チップの理収の向上をることができるようにする固体撮像装置および電子機器に関する。画素アレイは、複数の画素行列状に配置されてなる。駆動制御部は、画素アレイに配置されている複数の画素行毎に設けられる。駆動制御部は、複数の画素行に含まれる画素を同時に駆動するように動作する。本技術は、画素アレイの列毎に、複数のA/D変換回路を備えるCMOSイメージセンサに適用することができる。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数の画素行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部とを備える固体撮像装置

請求項2

前記駆動制御部は、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作するように構成される請求項1に記載の固体撮像装置。

請求項3

前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに備える請求項2に記載の固体撮像装置。

請求項4

前記駆動制御部は、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給するように構成される請求項3に記載の固体撮像装置。

請求項5

1共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、1共有画素行毎に設けられ、前記選択回路からの信号により、前記1共有画素行の各共有画素を駆動するドライバをさらに備える請求項2に記載の固体撮像装置。

請求項6

前記選択回路は、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給する請求項5に記載の固体撮像装置。

請求項7

前記駆動制御部は、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給するように構成される請求項6に記載の固体撮像装置。

請求項8

前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに備える請求項1に記載の固体撮像装置。

請求項9

1画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、前記1画素行毎に設けられ、前記選択回路からの信号により、前記1画素行の各画素を駆動するドライバとをさらに備え、前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給するように構成される請求項1に記載の固体撮像装置。

請求項10

前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに備える請求項1に記載の固体撮像装置。

請求項11

前記画素アレイが形成される第1の基板と、前記駆動制御部を含む回路が形成される第2の基板とが積層された積層構造を有する請求項1に記載の固体撮像装置。

請求項12

複数の画素が行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置を備える電子機器

技術分野

0001

本技術は、固体撮像装置および電子機器に関し、特に、チップの理収の向上を図ることができるようにする固体撮像装置および電子機器に関する。

背景技術

0002

従来、画素アレイの列毎に、複数のA/D(Analog/Digital)変換回路を備える固体撮像装置が知られている(例えば、特許文献1参照)。

0003

このような構成の固体撮像装置において、垂直選択回路は、画素アレイの行単位で動作する構成を有する。

先行技術

0004

特開2013−55589号公報

発明が解決しようとする課題

0005

しかしながら、上述した構成において、複数の画素行画素を同時に駆動させる場合、それぞれの画素行に対応する垂直選択回路が、同じタイミングで同様の動作をすることになる。

0006

本技術は、このような状況に鑑みてなされたものであり、チップの理収の向上を図ることができるようにするものである。

課題を解決するための手段

0007

本技術の一側面の固体撮像装置は、複数の画素が行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部とを備える。

0008

前記駆動制御部には、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作させることができる。

0009

前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに設けることができる。

0010

前記駆動制御部には、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給させることができる。

0011

1共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、1共有画素行毎に設けられ、前記選択回路からの信号により、前記1共有画素行の各共有画素を駆動するドライバをさらに設けることができる。

0012

前記選択回路には、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給させることができる。

0013

前記駆動制御部には、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給させることができる。

0014

前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに設けることができる。

0015

1画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、前記1画素行毎に設けられ、前記選択回路からの信号により、前記1画素行の各画素を駆動するドライバとをさらに設け、前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給させることができる。

0016

前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに設けることができる。

0017

前記画素アレイが形成される第1の基板と、前記駆動制御部を含む回路が形成される第2の基板とが積層された積層構造を有するようにすることができる。

0018

本技術の一側面の電子機器は、複数の画素が行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置を備える。

0019

本技術の一側面においては、複数の画素が行列状に配置されてなる画素アレイにおいて、複数の画素行の各画素が同時に駆動される。

発明の効果

0020

本技術の一側面によれば、チップの理収の向上を図ることが可能となる。

図面の簡単な説明

0021

CMOSイメージセンサの主な構成例を示すブロック図である。
画素の構成例を示す回路図である。
画素の同時駆動について説明する図である。
従来の垂直選択回路の構成例を示すブロック図である。
本技術の垂直選択回路の構成例を示すブロック図である。
本技術の垂直選択回路の他の構成例を示すブロック図である。
画素の読み出しの例を示す図である。
画素の読み出しの例を示す図である。
本技術の垂直選択回路のさらに他の構成例を示すブロック図である。
本技術の垂直選択回路のさらに他の構成例を示すブロック図である。
CMOSイメージセンサの基板の構成例について説明する図である。
本技術の電子機器の構成例を示すブロック図である。

実施例

0022

以下、本技術の実施の形態について図を参照して説明する。

0023

<CMOSイメージセンサの構成例>
図1は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサの主な構成例を示す図である。図1に示されるCMOSイメージセンサ11は、本技術が適用される固体撮像装置の一例である。本技術は、他の構成のイメージセンサに適用されるようにしてももちろんよい。

0024

CMOSイメージセンサ11は、画素アレイ21、垂直選択回路22、およびA/D変換部23−1,23−2を備える。これらの構成は、図示せぬ半導体基板(チップ)上に形成される。

0025

CMOSイメージセンサ11においては、画素アレイ21に入射された光が光電変換され、垂直選択回路22により駆動された画素アレイ21の各画素から画素信号が読み出される。そして、読み出された画素信号(アナログ信号)がA/D変換部23−1,23−2によりA/D変換され、入射光に対応するデジタルデータが出力される。

0026

画素アレイ21は、フォトダイオード等の光電変換素子を有する単位画素51が、行列状に配置されて構成される。画素アレイ21に配置される単位画素51の画素数は任意とされ、行数および列数も任意とされる。以下においては、単位画素51を、単に画素51という。

0027

垂直選択回路22は、画素アレイ21の各画素51を行単位で駆動する。具体的には、垂直選択回路22は、複数の画素行の画素51を同時に駆動する。垂直選択回路22から画素アレイ21へは、行毎に、図示せぬ制御線が形成される。

0028

A/D変換部23−1,23−2は、画素アレイ21の各列の各画素51から読み出されるアナログの画素信号をA/D変換する。A/D変換部23−1,23−2は、画素アレイ21の列毎に設けられたカラムA/D変換回路を備える。

0029

一般的な画素アレイには、列毎に、画素信号をカラムA/D変換回路に供給する垂直信号線が設けられる。画素アレイ21の場合、列毎に、2本の垂直信号線が設けられるものとする。そして、1列の画素は、所定行おきに、2本の垂直信号線に交互に接続される。それぞれの垂直信号線に出力された画素信号は、A/D変換部23−1,23−2それぞれのカラムA/D変換回路に供給される。

0030

<画素の構成例>
次に、図2を参照して、画素アレイ21に配置される画素51の構成例について説明する。なお、画素アレイ21において、画素51は、縦2画素、横2画素の4画素共有の構成をなしているものとする。

0031

画素51はそれぞれ、光電変換部としてのフォトダイオード(PD)61、転送トランジスタ62、フローティングディフュージョンFD)63、リセットトランジスタ64、増幅トランジスタ65、および選択トランジスタ66を有している。このうち、FD63、リセットトランジスタ64、増幅トランジスタ65、および選択トランジスタ66は、4つの画素51に共有されている。

0032

画素51それぞれにおいて、PD61のアノード接地され、PD61のカソードは、転送トランジスタ62のソースに接続される。画素51それぞれの転送トランジスタ62のドレインは、1つの増幅トランジスタ65のゲートに接続され、この接続点が、FD63を構成する。

0033

リセットトランジスタ64は、所定の電源とFD63との間に接続される。増幅トランジスタ65のドレインは、所定の電源に接続され、増幅トランジスタ65のソースは、選択トランジスタ66のドレインに接続される。選択トランジスタ66のソースは、垂直信号線71に接続される。

0034

4つの転送トランジスタ62、リセットトランジスタ64、および選択トランジスタ66それぞれのゲートには、垂直選択回路22からの制御線を介して、駆動信号TRG,RST,SELがそれぞれ供給される。

0035

<画素の読み出し>
ここで、図3を参照して、上述したような共有画素からの画素信号の読み出しについて説明する。

0036

図3は、図1に示されるCMOSイメージセンサ11において、破線の枠Pで囲まれた部分の詳細な構成を示している。

0037

図3に示される共有画素列において、それぞれの共有画素は、1共有画素行おきに、2本の垂直信号線71−1,71−2に交互に接続されている。

0038

具体的には、共有画素SP1,SP3は、垂直信号線71−1に接続される。共有画素SP1,SP3から垂直信号線71−1に出力された画素信号は、比較部や図示せぬカウンタ等からなるカラムA/D変換回路72−1に供給される。カラムA/D変換回路72−1は、A/D変換部23−1に設けられる構成である。

0039

また、共有画素SP2,SP4は、垂直信号線71−2に接続される。共有画素SP2,SP4から垂直信号線71−2に出力された画素信号は、比較部や図示せぬカウンタ等からなるカラムA/D変換回路72−2に供給される。カラムA/D変換回路72−2は、A/D変換部23−2に設けられる構成である。

0040

このような構成において、2つの共有画素行の共有画素は、同時に駆動される。例えば、あるタイミングで、共有画素SP1を含む共有画素行と、共有画素SP2を含む共有画素行の共有画素が同時に駆動される。また、別のあるタイミングで、共有画素SP3を含む共有画素行と、共有画素SP4を含む共有画素行の共有画素が同時に駆動される。

0041

この場合、垂直選択回路22において、同時に駆動する共有画素行それぞれに対応する構成が、同じタイミングで同様の動作をすることになる。

0042

<従来の垂直選択回路の構成例>
図4は、従来の垂直選択回路の詳細な構成例を示している。

0043

図4に示される垂直選択回路22には、各共有画素行の共有画素を駆動する構成として、駆動制御回路111、レベルシフタ112、およびドライバ113が設けられる。

0044

駆動制御回路111は、シフトレジスタ等によって構成される。駆動制御回路111は、対応する共有画素行に含まれる共有画素(具体的には、共有画素を構成する4画素の少なくともいずれか1つ)を駆動するための信号を、レベルシフタ112に供給する。

0045

レベルシフタ112は、駆動制御回路111からの信号のレベルを、ドライバ113の機能に合わせて変換し、ドライバ113に供給する。

0046

ドライバ113は、レベルシフタ112からの信号に基づいて、駆動信号TRG,RST,SELを、制御線を介して、対応する共有画素行の共有画素に対して供給する。図4の例では、駆動信号TRGを供給する制御線として、各共有画素を構成する画素51の数に対応して、4本の制御線が形成されるものとする。

0047

なお、以下においては、駆動制御回路111とレベルシフタ112とを合わせた構成を、適宜、駆動制御部ということとする。但し、駆動制御回路111がレベルシフタ112を含むように構成されているような場合、駆動制御部は、駆動制御回路111のみを指すものとする。

0048

さて、図4において、(n−1)行目の共有画素行と、n行目の共有画素行の共有画素が同時に駆動される場合、それぞれの共有画素行に対応する駆動制御部(駆動制御回路111およびレベルシフタ112)とドライバ113が、同じタイミングで同様の動作をすることになる。

0049

<本技術の垂直選択回路の構成例>
図5は、本技術の垂直選択回路の詳細な構成例を示している。なお、図5に示される構成と図4に示される構成とで、同一の部分については、その説明を省略する。

0050

図5に示される垂直選択回路22において、駆動制御部は、2共有画素行毎に設けられ、2共有画素行の各共有画素を同時に駆動するように動作する。そして、ドライバ113もまた、2共有画素行毎に設けられ、駆動制御部からの信号により、2共有画素行の各共有画素を同時に駆動する。このとき、駆動制御部は、駆動の対象となる各共有画素を構成する画素51の少なくともいずれか1つを駆動するための信号を、ドライバ113に供給する。

0051

このように、図4の構成において同じタイミングで同様の動作をする駆動制御部およびドライバ113が、図5に示される構成においては、(n−1)行目の共有画素行と、n行目の共有画素行とで共通化されている。

0052

以上の構成によれば、駆動制御部およびドライバが、同時に駆動する共有画素行毎に設けられるようにしたので、1共有画素行毎に駆動制御部およびドライバが設けられる構成と比べて、垂直選択回路の面積シュリンクすることができる。この場合、垂直選択回路と画素アレイとの間に形成される制御線の本数を削減することができるので、制御線の配線領域の面積をシュリンクすることもできる。結果として、チップの理収の向上を図ることが可能となる。

0053

また、以上の構成によれば、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

0054

なお、1つの駆動制御部およびドライバが共通化されている共有画素行が多いほど、上述した効果は大きくなる。

0055

<本技術の垂直選択回路の他の構成>
図6は、本技術の垂直選択回路の他の構成例を示している。なお、図6に示される構成と図5に示される構成とで、同一の部分については、その説明を省略する。

0056

図6に示される垂直選択回路22において、駆動制御部(駆動制御回路111およびレベルシフタ112)は、2共有画素行毎に設けられる。一方、ドライバ113は、1共有画素行毎に設けられ、1共有画素行の各共有画素を駆動する。

0057

さらに、図6に示される垂直選択回路22においては、駆動制御部(レベルシフタ112)とドライバ113との間に、マルチプレクサ211が設けられる。マルチプレクサ211は、1共有画素行毎に設けられ、駆動制御部からの信号を出力するか否かを選択する選択回路として構成される。すなわち、マルチプレクサ211は、駆動制御部からの、駆動の対象となる各共有画素を構成する画素51の少なくともいずれか1つを駆動するための信号を、その出力先を選択した上で、ドライバ113に供給する。

0058

なお、駆動制御部は、ある2共有画素行に含まれる共有画素行のマルチプレクサ211に加え、他の2共有画素行に含まれる共有画素行のマルチプレクサ211に信号を供給するように構成されている。例えば、n行目の駆動制御部は、(n−1)行目の共有画素行およびn行目の共有画素行それぞれのマルチプレクサ211に加え、(n+1)行目の共有画素行のマルチプレクサ211に、信号を供給するように接続されている。

0059

すなわち、n行目の駆動制御部は、(n−1)行目の共有画素行、n行目の共有画素行、および(n+1)行目の共有画素行の画素を駆動させることができる。

0060

なお、(n−1)行目の共有画素行は、(n−2)行目の駆動制御部にも駆動させられ、(n+1)行目の共有画素行は、(n+2)行目の駆動制御部にも駆動させられるようになされている。

0061

以上の構成によれば、駆動制御部が、複数の共有画素行毎に設けられるようにしたので、1共有画素行毎に駆動制御部が設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。これにより、チップの理収の向上を図るとともに、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

0062

また、駆動制御部とドライバとの間に、マルチプレクサを設けるようにしたので、図5に示される構成と比べて、画素の読み出しの自由度を向上させることができる。

0063

具体的には、図7のAや図7のBに示されるように、共有画素SP(n-1),SPnを構成する4画素のうちの左上の画素や、その4画素のうちの右下の画素をそれぞれ読み出すことで、縦方向加算読み出しを行うことができる。さらに、図7のCに示されるように、共有画素SP(n-1)を構成する4画素のうちの右上の画素と、共有画素SPnを構成する4画素のうちの左下の画素とを読み出すことで、斜め方向の加算読み出しを行うことができる。同様に、図7のDに示されるように、共有画素SP(n-1)を構成する4画素のうちの左下の画素と、共有画素SPnを構成する4画素のうちの右上の画素とを読み出すことで、斜め方向の加算読み出しを行うことができる。

0064

また、図8に示されるように、共有画素SP(n-2),SP(n-1),SPn,SP(n+1),SP(n+2)のうち、共有画素SP(n-1),SP(n+1)を構成する画素のみを読み出すことで、間引き読み出しを行うことができる。

0065

このように、駆動制御部とドライバとの間に、マルチプレクサを設けることで、複雑な加算モードでの読み出しや間引き読み出しを行うことが可能となる。

0066

なお、以上においては、2共有画素行毎に駆動制御部が設けられる構成について説明したが、3以上の共有画素行毎に駆動制御部が設けられるようにしてもよい。

0067

この場合、画素アレイの列毎に、駆動制御部の動作により同時に駆動される共有画素行の数に対応する数だけA/D変換回路が設けられるものとする。

0068

また、以上においては、複数の共有画素行毎に駆動制御部が設けられるようにしたが、画素アレイ21における画素51を画素共有の構成とせず、複数の画素行毎に駆動制御部が設けられるようにしてもよい。

0069

<本技術の垂直選択回路のさらに他の構成>
図9は、本技術の垂直選択回路のさらに他の構成例を示している。なお、図9に示される構成と図5に示される構成とで、同一の部分については、その説明を省略する。

0070

図9に示される垂直選択回路22において、駆動制御部は、2画素行毎に設けられ、2画素行の各画素を同時に駆動するように動作する。そして、ドライバ113もまた、2画素行毎に設けられ、駆動制御部からの信号により、2画素行の各画素を同時に駆動する。このとき、駆動制御部は、駆動の対象となる画素51を駆動するための信号を、ドライバ113に供給する。

0071

このように、図9に示される構成においては、駆動制御部およびドライバ113が、(n−1)行目の画素行と、n行目の画素行とで共通化されている。

0072

以上の構成によれば、駆動制御部およびドライバが、同時に駆動する画素行毎に設けられるようにしたので、1画素行毎に駆動制御部およびドライバが設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。この場合も、垂直選択回路と画素アレイとの間に形成される制御線の本数を削減することができるので、制御線の配線領域の面積をシュリンクすることもできる。結果として、チップの理収の向上を図ることが可能となる。

0073

また、以上の構成によれば、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

0074

図10は、本技術の垂直選択回路のさらに他の構成例を示している。なお、図10に示される構成と図9に示される構成とで、同一の部分については、その説明を省略する。

0075

図10に示される垂直選択回路22において、駆動制御部(駆動制御回路111およびレベルシフタ112)は、2画素行毎に設けられる。一方、ドライバ113は、1画素行毎に設けられ、1画素行の各画素を駆動する。

0076

さらに、図10に示される垂直選択回路22においては、駆動制御部(レベルシフタ112)とドライバ113との間に、マルチプレクサ211が設けられる。マルチプレクサ211は、1画素行毎に設けられ、駆動制御部からの、駆動の対象となる各画素51を駆動するための信号を、その出力先を選択した上で、ドライバ113に供給する。

0077

なお、駆動制御部は、ある2画素行に含まれる画素行のマルチプレクサ211に加え、他の2画素行に含まれる画素行のマルチプレクサ211に信号を供給するように構成されている。例えば、n行目の駆動制御部は、(n−1)行目の画素行およびn行目の画素行それぞれのマルチプレクサ211に加え、(n+1)行目の画素行のマルチプレクサ211に、信号を供給するように接続されている。

0078

すなわち、n行目の駆動制御部は、(n−1)行目の画素行、n行目の画素行、および(n+1)行目の画素行の画素を駆動させることができる。

0079

なお、(n−1)行目の画素行は、(n−2)行目の駆動制御部にも駆動させられ、(n+1)行目の画素行は、(n+2)行目の駆動制御部にも駆動させられるようになされている。

0080

以上の構成によれば、駆動制御部が、複数の画素行毎に設けられるようにしたので、1画素行毎に駆動制御部が設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。これにより、チップの理収の向上を図るとともに、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

0081

なお、以上においては、2画素行毎に駆動制御部が設けられる構成について説明したが、3以上の画素行毎に駆動制御部が設けられるようにしてもよい。

0082

この場合、画素アレイの列毎に、駆動制御部の動作により同時に駆動される画素行の数に対応する数だけA/D変換回路が設けられるものとする。

0083

<固体撮像装置の基板構成例>
図1のCMOSイメージセンサ11は、図11のAに示されるように、1枚の半導体基板501に、画素アレイ21が配置される画素領域511、画素51を制御する制御回路512、画素信号の信号処理回路を含むロジック回路513が形成された構成とされる。

0084

しかしながら、CMOSイメージセンサ11は、図11のBに示されるように、画素領域511と制御回路512が形成された第1の半導体基板531と、ロジック回路513が形成された第2の半導体基板532とを積層した積層構造により形成することも可能である。第1の半導体基板531と第2の半導体基板532は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。

0085

また、CMOSイメージセンサ11は、図11のCに示されるように、画素領域511のみが形成された第1の半導体基板541と、制御回路512とロジック回路513が形成された第2の半導体基板542とを積層した積層構造により形成することも可能である。第1の半導体基板541と第2の半導体基板542は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。

0086

上述した実施の形態のCMOSイメージセンサ11として、図11のA乃至図11のCのいずれの基板構成を適用することができる。

0087

特に、図11のBや図11のCに示されるように、画素領域511が形成される基板と異なる基板に、垂直選択回路22が形成されるようにした場合、垂直選択回路22と各画素列とを接続する貫通ビアの本数を削減することが可能となる。結果として、垂直選択回路の面積をシュリンクすることができ、チップの理収の向上を図ることが可能となる。

0088

<電子機器の構成例>
図12は、本技術を適用した撮像装置の主な構成例を示す図である。図12に示される撮像装置601は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

0089

図12に示されるように撮像装置601は、レンズ部611、CMOSセンサ612、操作部614、制御部615、画像処理部616、表示部617、コーデック処理部618、および記録部619を有する。

0090

レンズ部611は、レンズや絞り等の光学系素子よりなる。レンズ部611は、制御部615に制御されて、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ612に供給する。

0091

CMOSセンサ612は、被写体を撮像するイメージセンサである。CMOSセンサ612は、制御部615に制御されて、入射光を光電変換し、各画素の画素値をA/D変換することにより、被写体の画像データ(撮像画像データ)を得る。CMOSセンサ612は、制御部615に制御されて、その撮像により得られた撮像画像データを画像処理部616に供給する。

0092

操作部614は、例えば、ジョグダイヤル商標)、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部615に供給する。

0093

制御部615は、操作部614により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部611、CMOSセンサ612、画像処理部616、表示部617、コーデック処理部618、および記録部619の駆動を制御し、各部に撮像に関する処理を行わせる。

0094

画像処理部616は、CMOSセンサ612から供給された画像信号に対して、例えば、黒レベル補正や、混色補正欠陥補正デモザイク処理マトリックス処理ガンマ補正、およびYC変換等の各種画像処理を施す。この画像処理の内容は任意であり、上述した以外の処理が行われてもよい。画像処理部616は、画像処理を施した画像信号を表示部617およびコーデック処理部618に供給する。

0095

表示部617は、例えば、液晶ディスプレイ等として構成され、画像処理部616からの画像信号に基づいて、被写体の画像を表示する。

0096

コーデック処理部618は、画像処理部616からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部619に供給する。

0097

記録部619は、コーデック処理部618からの画像データを記録する。記録部619に記録された画像データは、必要に応じて画像処理部616に読み出されることで、表示部617に供給され、対応する画像が表示される。

0098

撮像装置601のCMOSセンサ612は、図1を参照して上述したCMOSイメージセンサ11と同様の構成を有する。つまり、CMOSセンサ612において、垂直選択回路の面積をシュリンクすることができるので、撮像装置601の小型化を実現することができる。

0099

なお、本技術を適用したイメージセンサを備える撮像装置は、上述した構成に限らず、他の構成であってもよい。

0100

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

0101

さらに、本技術は以下のような構成をとることができる。
(1)
複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部と
を備える固体撮像装置。
(2)
前記駆動制御部は、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作するように構成される
(1)に記載の固体撮像装置。
(3)
前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに備える
(2)に記載の固体撮像装置。
(4)
前記駆動制御部は、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給するように構成される
(3)に記載の固体撮像装置。
(5)
1共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
1共有画素行毎に設けられ、前記選択回路からの信号により、前記1共有画素行の各共有画素を駆動するドライバをさらに備える
(2)に記載の固体撮像装置。
(6)
前記選択回路は、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給する
(5)に記載の固体撮像装置。
(7)
前記駆動制御部は、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給するように構成される
(6)に記載の固体撮像装置。
(8)
前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに備える
(1)に記載の固体撮像装置。
(9)
1画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
前記1画素行毎に設けられ、前記選択回路からの信号により、前記1画素行の各画素を駆動するドライバとをさらに備え、
前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給するように構成される
(1)に記載の固体撮像装置。
(10)
前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに備える
(1)乃至(9)のいずれかに記載の固体撮像装置。
(11)
前記画素アレイが形成される第1の基板と、前記駆動制御部を含む回路が形成される第2の基板とが積層された積層構造を有する
(1)乃至(10)のいずれかに記載の固体撮像装置。
(12)
複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置
を備える電子機器。

0102

11CMOSイメージセンサ, 21画素アレイ, 22垂直選択回路, 23−1,23−2 A/D変換部, 51画素, 111駆動制御回路, 112レベルシフタ, 113ドライバ, 211マルチプレクサ, 531 第1の半導体基板, 532 第2の半導体基板, 541 第1の半導体基板, 542 第2の半導体基板, 601撮像装置, 612 CMOSセンサ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • ソニーセミコンダクタソリューションズ株式会社の「 固体撮像素子」が 公開されました。( 2020/09/24)

    【課題・解決手段】アドレスイベントを検出する固体撮像素子において、実装面積を削減する。固体撮像素子は、受光チップおよび検出チップを具備する。受光チップおよび検出チップを具備する固体撮像素子において、受... 詳細

  • 株式会社ニコンの「 撮像素子、電子機器および撮像素子の製造方法」が 公開されました。( 2020/09/24)

    【課題】薄型の撮像素子を提供すること。【解決手段】撮像素子は、物体からの光を受光する受光素子が、基板上の第1方向および前記第1方向と交差する第2方向にそれぞれ複数配置されている受光部と、前記受光部の受... 詳細

  • 株式会社ディーウェイスペースの「 カラー2次元CCD撮像装置」が 公開されました。( 2020/09/24)

    【課題】SN比が高く詳細なカラー画像を取得するカラー2次元CCD撮像装置の提供。【解決手段】マトリクス状に配置される複数の受光部、受光部から信号電荷を取得し、受光部の垂直方向に沿って配置される垂直転送... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ