図面 (/)

技術 信号処理装置、撮像素子、並びに、電子機器

出願人 ソニー株式会社
発明者 半澤克彦
出願日 2015年8月11日 (5年4ヶ月経過) 出願番号 2016-544183
公開日 2017年6月1日 (3年6ヶ月経過) 公開番号 WO2016-027729
状態 特許登録済
技術分野 アナログ←→デジタル変換 光信号から電気信号への変換
主要キーワード 外部出力インターフェイス C特性 デカップ セレクト制御信号 下辺近傍 カウントタイミング Dフリップフロップ 参照信号線
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年6月1日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題・解決手段

本技術は、カウンタの駆動による電源変動を抑制することができるようにする信号処理装置撮像素子、並びに、電子機器に関する。本技術の信号処理装置は、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。本技術は、例えば、撮像素子や電子機器に適用することができる。

概要

背景

従来、イメージセンサ等に用いられるA/D変換部は、一般的に、シングルスロープA/D変換方式等でA/D変換を行い、カウンタ回路を有している。このようなカウンタ回路は、カウント値非反転時電流が流れないが、カウント値の反転時に電流が流れるため、電源変動によりノイズが発生するおそれがあった。特に、カウント値の一斉反転時(全ビット反転時)には大きな電源変動が生じるおそれがあった。

そこでこのような一斉反転を防ぐ方法が考えられた。例えば、カウンタ動作タイミングを、前カウントと後カウントに分けて動作させる方式が考えられた(例えば、特許文献1および特許文献2参照)。また、カウントタイミングをずらしてA/D変換することができるようにポジネガティブエッジを用いた動作も考えられた(例えば、特許文献3)参照。

概要

本技術は、カウンタの駆動による電源変動を抑制することができるようにする信号処理装置撮像素子、並びに、電子機器に関する。本技術の信号処理装置は、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。本技術は、例えば、撮像素子や電子機器に適用することができる。

目的

本技術は、このような状況に鑑みて提案されたものであり、カウンタの駆動による電源変動を抑制することができるようにすることを目的とする

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される信号処理装置

請求項2

前記第1のカウンタは、アップカウンタであり、前記第2のカウンタは、ダウンカウンタである請求項1に記載の信号処理装置。

請求項3

前記第1のカウンタおよび前記第2のカウンタは、非同期式のカウンタである請求項2に記載の信号処理装置。

請求項4

前記第1のカウンタおよび前記第2のカウンタは、同期式のカウンタである請求項2に記載の信号処理装置。

請求項5

前記第1のカウンタおよび前記第2のカウンタは、JKフリップフロップにより構成される請求項2に記載の信号処理装置。

請求項6

前記第1のカウンタおよび前記第2のカウンタは、Dフリップフロップにより構成される請求項2に記載の信号処理装置。

請求項7

前記第1のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、前記第2のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものである請求項2に記載の信号処理装置。

請求項8

前記第1のカウンタおよび前記第2のカウンタは、バイナリカウンタである請求項2に記載の信号処理装置。

請求項9

前記第1のカウンタおよび前記第2のカウンタは、グレイコードカウンタである請求項2に記載の信号処理装置。

請求項10

前記第1のカウンタおよび前記第2のカウンタは、TDC(Time to Digital Converter)を用いたカウンタである請求項2に記載の信号処理装置。

請求項11

前記第1のA/D変換部および前記第2のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換する請求項1に記載の信号処理装置。

請求項12

前記第1のA/D変換部および前記第2のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換する請求項1に記載の信号処理装置。

請求項13

前記第1のA/D変換部および前記第2のA/D変換部が、1つずつ交互に並ぶように1行に配置される請求項1に記載の信号処理装置。

請求項14

前記第1のA/D変換部および前記第2のA/D変換部が、複数個ずつ交互に並ぶように1行に配置される請求項1に記載の信号処理装置。

請求項15

前記第1のA/D変換部および前記第2のA/D変換部が、行方向に1つずつ交互に並ぶように行列状に配置される請求項1に記載の信号処理装置。

請求項16

前記第1のA/D変換部および前記第2のA/D変換部が、行方向および列方向に1つずつ交互に並ぶように行列状に配置される請求項1に記載の信号処理装置。

請求項17

前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換する請求項1に記載の信号処理装置。

請求項18

前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換する請求項1に記載の信号処理装置。

請求項19

複数の単位画素が行列状に配置される画素アレイと、所定のカウンタである第1のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される撮像素子

請求項20

被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される電子機器

技術分野

0001

本技術は、信号処理装置撮像素子、並びに、電子機器に関し、特に、カウンタの駆動による電源変動を抑制することができるようにした信号処理装置、撮像素子、並びに、電子機器に関する。

背景技術

0002

従来、イメージセンサ等に用いられるA/D変換部は、一般的に、シングルスロープA/D変換方式等でA/D変換を行い、カウンタ回路を有している。このようなカウンタ回路は、カウント値非反転時電流が流れないが、カウント値の反転時に電流が流れるため、電源変動によりノイズが発生するおそれがあった。特に、カウント値の一斉反転時(全ビット反転時)には大きな電源変動が生じるおそれがあった。

0003

そこでこのような一斉反転を防ぐ方法が考えられた。例えば、カウンタの動作タイミングを、前カウントと後カウントに分けて動作させる方式が考えられた(例えば、特許文献1および特許文献2参照)。また、カウントタイミングをずらしてA/D変換することができるようにポジネガティブエッジを用いた動作も考えられた(例えば、特許文献3)参照。

先行技術

0004

特開2009−49459号公報
特開2009−206709号公報
特開2011−259016号公報

発明が解決しようとする課題

0005

しかしながら、カウンタの駆動による電源変動は、カウント値の一斉反転時以外においても発生するため、これらの方法で十分に電源変動を抑制することができない場合があるおそれがあった。

0006

本技術は、このような状況に鑑みて提案されたものであり、カウンタの駆動による電源変動を抑制することができるようにすることを目的とする。

課題を解決するための手段

0007

本技術の一側面は、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される信号処理装置である。

0008

前記第1のカウンタは、アップカウンタであり、前記第2のカウンタは、ダウンカウンタであるようにすることができる。

0009

前記第1のカウンタおよび前記第2のカウンタは、非同期式のカウンタであるようにすることができる。

0010

前記第1のカウンタおよび前記第2のカウンタは、同期式のカウンタであるようにすることができる。

0011

前記第1のカウンタおよび前記第2のカウンタは、JKフリップフロップにより構成されるようにすることができる。

0012

前記第1のカウンタおよび前記第2のカウンタは、Dフリップフロップにより構成されるようにすることができる。

0013

前記第1のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、前記第2のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものであるようにすることができる。

0014

前記第1のカウンタおよび前記第2のカウンタは、バイナリカウンタであるようにすることができる。

0015

前記第1のカウンタおよび前記第2のカウンタは、グレイコードカウンタであるようにすることができる。

0016

前記第1のカウンタおよび前記第2のカウンタは、TDC(Time to Digital Converter)を用いたカウンタであるようにすることができる。

0017

前記第1のA/D変換部および前記第2のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換することができる。

0018

前記第1のA/D変換部および前記第2のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換することができる。

0019

前記第1のA/D変換部および前記第2のA/D変換部が、1つずつ交互に並ぶように1行に配置されるようにすることができる。

0020

前記第1のA/D変換部および前記第2のA/D変換部が、複数個ずつ交互に並ぶように1行に配置されるようにすることができる。

0021

前記第1のA/D変換部および前記第2のA/D変換部が、行方向に1つずつ交互に並ぶように行列状に配置されるようにすることができる。

0022

前記第1のA/D変換部および前記第2のA/D変換部が、行方向および列方向に1つずつ交互に並ぶように行列状に配置されるようにすることができる。

0023

前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換することができる。

0024

前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換することができる。

0025

本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される撮像素子である。

0026

本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される電子機器である。

0027

本技術の一側面においては、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが第1のカウンタと同一であり、かつ、カウント値の極性が第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。

0028

本技術の他の側面においては、撮像素子において、所定のカウンタである第1のカウンタを用いて、複数の単位画素が行列状に配置される画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが第1のカウンタと同一であり、かつ、カウント値の極性が第1のカウンタと反対である第2のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第2のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。

0029

本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、所定のカウンタである第1のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが第1のカウンタと同一であり、かつ、カウント値の極性が第1のカウンタと反対である第2のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第2のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。

発明の効果

0030

本技術によれば、信号を処理することが出来る。また本技術によれば、カウンタの駆動による電源変動を抑制することができる。

図面の簡単な説明

0031

イメージセンサの主な構成例を示す図である。
画素アレイの主な構成例を示す図である。
単位画素の主な構成例を示す図である。
A/D変換部の主な構成例を示す図である。
カウンタの主な構成例を示す図である。
カウント値の変動の様子の例を説明するタイミングチャートである。
電源変動の様子の例を説明するタイミングチャートである。
電源変動の様子の例を説明するタイミングチャートである。
カウンタ動作時の電源変動を説明する図である。
AC特性についてのシミュレーションの様子を説明する図である。
実負荷での特性についてのシミュレーションの様子を説明する図である。
実負荷での特性についてのシミュレーションの様子を説明する図である。
実負荷での特性についてのシミュレーションの様子を説明する図である。
カウンタの他の構成例を示す図である。
カウンタの他の構成例を示す図である。
カウンタの他の構成例を示す図である。
カウンタの他の例を示すタイミングチャートである。
カウンタの他の例を示すタイミングチャートである。
カラムA/D変換部の他の構成例を示す図である。
カウンタの配置例を示す図である。
イメージセンサの物理構成の例を示す図である。
イメージセンサの他の構成例を示す図である。
イメージセンサの他の構成例を示す図である。
カウンタの他の配置例を示す図である。
カウンタの他の配置例を示す図である。
カウンタの他の配置例を示す図である。
撮像装置の主な構成例を示す図である。

実施例

0032

以下、本開示を実施するための形態(以下実施の形態とする)について説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(イメージセンサ・カラムA/D変換部)
2.第2の実施の形態(イメージセンサ・エリアA/D変換部)
3.第3の実施の形態(撮像装置)

0033

<1.第1の実施の形態>
<カウンタ駆動による電源変動>
イメージセンサ等に用いられるA/D変換部は、一般的に、シングルスロープA/D変換方式等でA/D変換を行うものであり、カウンタ回路を有している。このようなカウンタ回路は、カウント値の非反転時は電流が流れないが、カウント値の反転時に電流が流れるため、電源変動によりノイズが発生するおそれがあった。特に、カウント値の一斉反転時(全ビット反転時)には大きな電源変動が生じるおそれがあった。

0034

そこでこのような一斉反転を防ぐ方法が考えられた。例えば、特許文献1や特許文献2においては、カウンタの動作タイミングを、前カウントと後カウントに分けて動作させる方式が開示された。また、特許文献3においては、カウントタイミングをずらしてA/D変換することができるようにポジ・ネガティブエッジを用いた動作が開示された。ただし、これらの方法の場合、DDR(Double Data Rate)駆動した場合に比べ、A/D周波数が半分になってしまう。

0035

また、カウンタの駆動による電源変動は、カウント値の一斉反転時以外においても発生するため、これらの方法で十分に電源変動を抑制することができない場合があった。

0036

例えば、イメージセンサにおいて、画素領域の単位画素のカラム(列)毎にA/D変換部(カラムA/D変換部)を設け、各カラムの信号を並行してA/D変換する方法があるが、このような場合、イメージセンサには多数のカラムA/D変換部が互いの近傍に配置され、それらが同時に駆動する。そのため、カウント値が1bit反転する場合でも、全カラムが反転することにより大きな電流変動が起き、電源が大きく揺れるおそれがあった。

0037

したがって、この電源変動を考慮してカウンタの動作マージンを確保しなければならず、それにより電源電圧を低減することが困難になってしまうことがあった。また、大きな電源変動が発生するおそれがあるため、その電源変動を抑制するために大きなデカップ容量を設ける必要があった。

0038

<極性の異なるカウンタの併用>
そこで、カウントタイミングが互いに同一で、カウント値の極性が互いに反対である2種類のカウンタの一方を有する第1のA/D変換部と、他方を有する第2のA/D変換部とを、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置するようにする。

0039

例えば、信号処理装置において、所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、カウントタイミングが第1のカウンタと同一であり、かつ、カウント値の極性が第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部とを備え、第1のA/D変換部および第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置されるようにする。

0040

このようにすることにより、第1のA/D変換部のカウンタの駆動による電源変動と、第2のA/D変換部のカウンタの駆動による電源変動とが互いに打ち消し合うので、全体として、カウンタの駆動による電源変動が抑制される。これによりノイズの発生が抑制される。したがって、例えばイメージセンサの場合、撮像画像画質の低減を抑制することができる。

0041

<イメージセンサ>
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図1に示す。図1に示されるイメージセンサ100は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ100は、CMOS(Complementary Metal Oxide Semiconductor)を用いたCMOSイメージセンサ、CCD(Charge Coupled Device)を用いたCCDイメージセンサ等として構成される。

0042

図1に示されるように、イメージセンサ100は、画素アレイ101、参照電圧発生部102、A/D変換部103、水平転送部104、制御部111、および垂直走査部112を有する。

0043

画素アレイ101は、フォトダイオード等の光電変換素子を有する画素構成(単位画素)が平面状または曲面状に配置される画素領域である。画素アレイ101の構成の詳細については後述するが、単位画素から読み出されたアナログ信号は、垂直信号線121−1乃至垂直信号線121−Nのいずれかを介してA/D変換部103に伝送される。以下において、垂直信号線121−1乃至垂直信号線121−Nを互いに区別して説明する必要が無い場合、垂直信号線121と称する。

0044

参照電圧発生部102は、A/D変換部103のA/D変換の基準信号となる参照信号参照電圧とも称する)を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波のこぎり波)としてもよい。以下においては、参照信号としてランプ波(Ramp)を用いる場合を例に説明する。参照電圧発生部102は、例えば、D/A変換部を有し、そのD/A変換部により参照信号(Ramp)を生成する。この参照信号(Ramp)は、参照信号線122を介してA/D変換部103に供給される。

0045

A/D変換部103は、その参照信号を用いて、画素アレイ101から垂直信号線121を介して伝送される(各単位画素から読み出された)アナログ信号等をA/D変換し、そのデジタルデータを、信号線123−1乃至信号線123−Nのいずれかを介して水平転送部104に出力する。以下において、信号線123−1乃至信号線123−Nを互いに区別して説明する必要が無い場合、信号線123と称する。

0046

水平転送部104は、A/D変換部103から信号線123を介して供給されるデジタルデータを、信号線124を介してイメージセンサ100の外部等に転送する。

0047

制御部111は、制御線131を介して制御信号を供給することにより参照電圧発生部102を制御する。また、制御部111は、制御線132を介して制御信号を供給することによりA/D変換部103を制御する。また、制御部111は、制御線133を介して制御信号を供給することにより水平転送部104を制御する。また、制御部111は、制御線134を介して制御信号を供給することにより垂直走査部112を制御する。このように、イメージセンサ100の各部を制御することにより、制御部111は、イメージセンサ100全体の動作(各部の動作)を制御する。

0048

なお、図1においては、上述した制御線131乃至制御線134がそれぞれ1本の点線(点線矢印)により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。

0049

垂直走査部112は、制御部111に制御されて、制御線125−1乃至制御線125−Mを介して制御信号を供給することにより、画素アレイ101の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線125−1乃至制御線125−Mを互いに区別して説明する必要が無い場合、制御線125と称する。

0050

<画素アレイ>
画素アレイ101の主な構成例を図2に示す。上述したように、画素領域(画素アレイ101)には、複数の単位画素が面状に並べられて配置されている。図2の例の場合、M×N個の単位画素141(単位画素141−11乃至単位画素141−MN)が、M行N列の行列状(アレイ状)に並べられて配置されている(M、Nは任意の自然数)。以下において、単位画素141−11乃至単位画素141−MNを互いに区別して説明する必要が無い場合、単位画素141と称する。単位画素141の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。

0051

図2に示されるように、単位画素141のカラム(列)(以下において、単位画素列とも称する)毎に垂直信号線121(垂直信号線121−1乃至垂直信号線121−N)が形成されている。そして、各垂直信号線121は、自身に対応するカラム(単位画素列)の各単位画素に接続され、その各単位画素から読み出された信号をA/D変換部103に伝送する。また、図2に示されるように、単位画素141の行(以下において、単位画素行とも称する)毎に制御線125(制御線125−1乃至制御線125−M)が形成されている。そして、各制御線125は、自身に対応する単位画素行の各単位画素に接続され、垂直走査部112から供給される制御信号を、その各単位画素に伝送する。

0052

つまり、単位画素141は、自身が属するカラム(単位画素列)に割り当てられた垂直信号線121と、自身が属する単位画素行に割り当てられた制御線125とに接続されており、その制御線125を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線121を介してA/D変換部103に供給する。

0053

なお、図2において各行の制御線125は1本の線として示されているが、この各行の制御線125が複数の制御線により構成されるようにしてもよい。

0054

<単位画素構成>
図3は、単位画素141の回路構成の主な構成の例を示す図である。図3に示されるように、単位画素141は、フォトダイオード(PD)151、転送トランジスタ152、リセットトランジスタ153、増幅トランジスタ154、およびセレクトトランジスタ155を有する。

0055

フォトダイオード(PD)151は、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード(PD)151のアノード電極は画素領域のグランド(画素グランド)に接続され、カソード電極は転送トランジスタ152を介してフローティングディフュージョンFD)に接続される。もちろん、フォトダイオード(PD)151のカソード電極が画素領域の電源(画素電源)に接続され、アノード電極が転送トランジスタ152を介してフローティングディフュージョン(FD)に接続され、光電荷が光正孔として読み出される方式としてもよい。

0056

転送トランジスタ152は、フォトダイオード(PD)151からの光電荷の読み出しを制御する。転送トランジスタ152は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード(PD)151のカソード電極に接続される。また、転送トランジスタ152のゲート電極には、垂直走査部112から供給される転送制御信号を伝送する転送制御線(TRG)が接続される。つまり、この転送制御線(TRG)は、図2の制御線125に含まれる。

0057

転送制御線(TRG)の信号(すなわち、転送トランジスタ152のゲート電位)がオフ状態のとき、フォトダイオード(PD)151からの光電荷の転送が行われない(フォトダイオード(PD)151において光電荷が蓄積される)。これに対して、転送制御線(TRG)の信号がオン状態のとき、フォトダイオード(PD)151に蓄積された光電荷がフローティングディフュージョン(FD)に転送される。

0058

リセットトランジスタ153は、フローティングディフュージョン(FD)の電位リセットする。リセットトランジスタ153は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン(FD)に接続される。また、リセットトランジスタ153のゲート電極には、垂直走査部112から供給されるリセット制御信号を伝送するリセット制御線(RST)が接続される。つまり、このリセット制御線(RST)は、図2の制御線125に含まれる。

0059

リセット制御線(RST)の信号(すなわち、リセットトランジスタ153のゲート電位)がオフ状態のとき、フローティングディフュージョン(FD)は電源電位と切り離されている。これに対して、リセット制御線(RST)の信号がオン状態のとき、フローティングディフュージョン(FD)の電荷が電源電位に捨てられ、フローティングディフュージョン(FD)がリセットされる。

0060

増幅トランジスタ154は、フローティングディフュージョン(FD)の電位変化増幅し、電気信号(アナログ信号)として出力する。増幅トランジスタ154は、ゲート電極がフローティングディフュージョン(FD)に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ155のドレイン電極に接続されている。

0061

例えば、増幅トランジスタ154は、リセットトランジスタ153によってリセットされたフローティングディフュージョン(FD)の電位をリセット信号リセットレベル)としてセレクトトランジスタ155に出力する。また、増幅トランジスタ154は、転送トランジスタ152によって光電荷が転送されたフローティングディフュージョン(FD)の電位を光蓄積信号(信号レベル)としてセレクトトランジスタ155に出力する。

0062

セレクトトランジスタ155は、増幅トランジスタ154から供給される電気信号の垂直信号線(VSL)121(すなわち、A/D変換部103)への出力を制御する。セレクトトランジスタ155は、ドレイン電極が増幅トランジスタ154のソース電極に接続され、ソース電極が垂直信号線121に接続されている。また、セレクトトランジスタ155のゲート電極には、垂直走査部112から供給されるセレクト制御信号を伝送するセレクト制御線(SEL)が接続される。つまり、このセレクト制御線(SEL)は、図2の制御線125に含まれる。

0063

セレクト制御線(SEL)の信号(すなわち、セレクトトランジスタ155のゲート電位)がオフ状態のとき、増幅トランジスタ154と垂直信号線121は電気的に切り離されている。したがって、この状態のとき、当該単位画素141からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線(SEL)がオン状態のとき、当該単位画素141が選択状態となる。つまり、増幅トランジスタ154と垂直信号線121が電気的に接続され、増幅トランジスタ154から出力される信号が、当該単位画素141の画素信号として、垂直信号線121に供給される。すなわち、当該単位画素141からリセット信号や画素信号等が読み出される。

0064

<A/D変換部の構成>
次に、図4を参照して、A/D変換部103(図1)の構成例について説明する。図4に示されるように、A/D変換部103は、カラムA/D変換部161−1乃至カラムA/D変換部161−Nを有する。以下において、カラムA/D変換部161−1乃至カラムA/D変換部161−Nを互いに区別して説明する必要が無い場合、カラムA/D変換部161と称する。カラムA/D変換部161は、画素アレイ101のカラム(単位画素列)毎に設けられている。

0065

そして、図4に示されるように、各カラムA/D変換部161(カラムA/D変換部161−1乃至カラムA/D変換部161−N)には、自身に対応するカラムの垂直信号線121(垂直信号線121−1乃至垂直信号線121−N)と、参照信号線122とが接続されている。カラムA/D変換部161は、シングルスロープA/D変換方式でA/D変換を行う。すなわち、各カラムA/D変換部161は、自身に対応するカラムの単位画素141から読み出され、そのカラムの垂直信号線121を介して供給される信号を、参照信号線122を介して参照電圧発生部102から供給される参照信号を利用して、A/D変換する。

0066

また、図4に示されるように、各カラムA/D変換部161には、自身に対応するカラムの信号線123(信号線123−1乃至信号線123−N)が接続されている。各カラムA/D変換部161は、自身において得られたA/D変換結果を、自身に対応する信号線123を介して水平転送部104に供給する。

0067

各カラムA/D変換部161は、制御線132を介して制御部111から供給される制御信号(すなわち、制御部111の制御)に基づいて駆動する。

0068

図4において左から奇数番目のカラムに対応するカラムA/D変換部161(例えば、カラムA/D変換部161−1、カラムA/D変換部161−3、・・・カラムA/D変換部161−(N−1))は、比較部171、アップカウンタ172、キャパシタ173、およびキャパシタ174を有する。また、左から偶数番目のカラムに対応するカラムA/D変換部161(例えば、カラムA/D変換部161−2、カラムA/D変換部161−4、・・・カラムA/D変換部161−N)は、比較部171、キャパシタ173、キャパシタ174、およびダウンカウンタ175を有する。なお、図4においては、Nが偶数の場合の例を示しているが、Nは、奇数であってもよい。その場合、カラムA/D変換部161−Nが左から奇数番目のカラムA/D変換部161となり、カラムA/D変換部161−(N−1)が左から偶数番目のカラムA/D変換部161となる。

0069

比較部171は、垂直信号線121およびキャパシタ174を介して入力される入力信号(例えば単位画素141から読み出されたアナログ信号)と、参照信号線122およびキャパシタ173を介して入力される参照信号とを比較し(信号レベルの比較を行い)、その比較結果をアップカウンタ172若しくはダウンカウンタ175に出力する。つまり、比較部171は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号を出力する。

0070

例えば、この比較結果を示す信号は、1ビットのデジタルデータである。例えば、参照信号の信号レベルが、入力信号の信号レベルより大きい場合、この比較結果を示す信号の値が「0」となり、逆の場合、値が「1」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。

0071

キャパシタ173およびキャパシタ174は、容量が固定の(所定の容量を有する)キャパシタである。

0072

アップカウンタ172およびダウンカウンタ175は、カウント開始から、比較部171から供給される比較結果が反転(比較部171の出力の信号レベルが変化)するまでの時間(例えば、クロック信号クロック数)をカウントする。そして、アップカウンタ172およびダウンカウンタ175は、比較結果が反転した時点でそれまでのカウント値を、入力信号のA/D変換結果(つまり、単位画素141から読み出された信号のデジタルデータ)として、信号線123を介して水平転送部104に出力する。なお、アップカウンタ172およびダウンカウンタ175が出力するカウント値のビット長(桁数)は、任意である。

0073

アップカウンタ172とダウンカウンタ175は、カウントタイミングが互いに同一であるが、カウント値の極性が互いに反対のカウンタである。例えば、アップカウンタ172は、全ビット「0」の状態からカウントを開始し、カウントの度にカウント値を「1」ずつ増加させる(インクリメントする)。これに対してダウンカウンタ175は、例えば、全ビット「1」の状態からカウントを開始し、カウントの度にカウント値を「1」ずつ減少させる(デクリメントする)。アップカウンタ172とダウンカウンタ175は、このようなカウントを同一のタイミングで行う。

0074

アップカウンタ172やダウンカウンタ175の駆動により電源変動が生じるが、イメージセンサ100において、このような構成のカラムA/D変換部161−1乃至カラムA/D変換部161−Nは、その互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。

0075

<カウンタの構成>
次に、図5を参照して、アップカウンタ172やダウンカウンタ175の構成例について説明する。アップカウンタ172やダウンカウンタ175として、例えば、バイナリカウンタを用いるようにしてもよい。アップカウンタ172は、例えば図5のAのように組み合わされた複数のJKフリップフロップ(例えば、JKフリップフロップ181−1、JKフリップフロップ181−2、JKフリップフロップ181−3、・・・)を有する非同期式のカウンタにより構成されるようにしてもよい。同様に、ダウンカウンタ175は、例えば図5のBのように組み合わされた複数のJKフリップフロップ(例えば、JKフリップフロップ181−1、JKフリップフロップ181−2、JKフリップフロップ181−3、・・・)を有する非同期式のカウンタにより構成されるようにしてもよい。以下において、これらのJKフリップフロップを互いに区別して説明する必要が無い場合、JKフリップフロップ181と称する。

0076

図5のAに示される構成のカウンタは、カウント値が3ビットであるとすると、図5のCの例のようにカウント値を出力する。また、図5のBに示される構成のカウンタは、カウント値が3ビットであるとすると、図5のDの例のようにカウント値を出力する。A/D変換部103(各カラムA/D変換部161)においては、これらのカウントタイミングが互いに揃えられ、図6の例のようにカウント値を出力する。図6のAは、アップカウンタ172が出力するカウント値(4ビット)の例を示し、図6のBは、ダウンカウンタ175が出力するカウント値(4ビット)の例を示す。このように、アップカウンタ172とダウンカウンタ175は、カウントタイミングが互いに同一であり、かつ、カウント値の極性が互いに反対である。そのため、カウント値の各ビットは、同時刻に互いに逆向きに変動する。例えば、アップカウンタ172のBIT1がロー(Low)からハイ(High)に変化するのと同時に、ダウンカウンタ175のBIT1がハイ(High)からロー(Low)に変化する。他のビットも同様である。

0077

<電源変動の比較>
一般的なイメージセンサのように、全てのカラムA/D変換部において同一のカウンタを用いると、図7に示される例のように、VDDとVSSの両方で電源変動が生じるが、それらの変動タイミングが互いにずれており、それぞれ大きな変動となっている。

0078

これに対して、図4の例のように、アップカウンタ172を有するカラムA/D変換部161と、ダウンカウンタ175を有するカラムA/D変換部161とを用いることにより、図8に示される例のように、VDDとVSSの電源変動のタイミングが一致するので、互いに打ち消し合い、その変動幅が抑制される。

0079

より具体的に説明すると、一般的なイメージセンサのように、全てのカラムA/D変換部において同一のカウンタを用いる場合、図9のAに示されるように、入出力端子の信号レベルの変化の方向が全カラムで揃っているため、VDDの電源変動とVSSの電源変動が互いに異なるタイミングに集中する。そのため、それらの電源変動がそれぞれ大きなものとなってしまう。

0080

これに対して、図4の例のように、アップカウンタ172を有するカラムA/D変換部161と、ダウンカウンタ175を有するカラムA/D変換部161とを用いる場合、図9のBに示されるように、入出力端子の信号レベルの変化の方向が全カラムで揃わないため、VDDの電源変動とVSSの電源変動が、図9のAの例におけるVDDの電源変動タイミングと、VSSの電源変動タイミングの両方に分散する。そのため、それぞれの電源変動のピークが抑制される。さらに、VDDの電源変動とVSSの電源変動が同タイミングにおいて発生するため、互いに打ち消し合うので、さらに、電源変動のピークが抑制される。

0081

このように、電源とGNDが同時かつ反対に動作するため、ミラー効果が生まれる。これによりデカップ容量が大きく見え、従来と同サイズの容量でも電源変動をより抑制することができる。換言するに、変動量を同じで良いなら、デカップ容量をより小さくすることができる。

0082

<AC特性>
このように、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との両方を有するA/D変換部103と、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との内の一方のみを有する一般的なA/D変換部とでその周波数特性(AC特性)を比較する。

0083

図10のAは、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との内の一方のみを有する一般的なA/D変換部を表した回路である。図10のBは、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との両方を有するA/D変換部103を表した回路である。図10のCは、理想的なローパスフィルタを表した回路である。

0084

これらの回路を用いて周波数特性をシミュレーションして比較した結果を図10のDに示す。図10のDに示されるグラフにおいて、点線は図10のAに示される回路(すなわち、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との内の一方のみを有する一般的なA/D変換部)の周波数特性を示す。また、実線図10のBに示される回路(すなわち、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161との両方を有するA/D変換部103)の周波数特性を示し、一点鎖線図10のCに示される回路(すなわち、理想的なローパスフィルタ)の周波数特性を示す。

0085

図10のDのグラフに示されるように、A/D変換部103は、一般的なA/D変換部やさらには理想的なローパスフィルタよりも高周波成分を抑制することができる。特に、上述した一般的なA/D変換部の場合、対向電極にも抵抗があり、高周波のゲインが0.5程度になっていたが、A/D変換部103の場合、理想的なローパスフィルタの場合と同様に、高周波ゲインを略「0」まで抑制することができる。ミラー効果によりデカップ容量の容量値が2倍の場合と等価となるので、カットオフ周波数を半分にすることができる。

0086

なお、仮に、デカップ容量の対極電源線に抵抗が無い場合、フィルタ効果が低減してしまうが、理想的なローパスフィルタと同様に対極電源線に抵抗が無いものと同様の効果が得られ、高周波成分のゲインをより低く抑えることができる。

0087

<実負荷での特性>
次に、互いに同一のカウントタイミングを有し、互いにカウント値の極性が反対のアップカウンタとダウンカウンタの両方を用いる場合の、実負荷の特性のシミュレーションについて説明する。

0088

シミュレーション条件図11のAのようにし、図11のBに示されるような構成の回路を用いてシミュレーションを行う。そして、図11のBに示される回路(すなわち、本技術を適用したA/D変換部103を表す回路)のシミュレーション結果と、図11のBに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路(すなわち、一般的なA/D変換部を表す回路)のシミュレーション結果とを比較する。

0089

これらの回路のシミュレーション結果について、図11のBに示される観測点において観測したVDD電圧とVDD電流を比較したものを図12に示す。図12の上側のVDD電圧とVDD電流が、図11のBに示される回路のシミュレーション結果を示し、下側のVDD電圧とVDD電流が、図11のBに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路のシミュレーション結果を示す。

0090

図12に示されるように、図11のBに示される回路(すなわち、本技術を適用したA/D変換部103を表す回路)の方が、図11のBに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路(すなわち、一般的なA/D変換部を表す回路)よりも、VDD電圧の変動のピークを抑制することができる。

0091

また、図11のBに示される観測点において観測したVSS電圧とVSS電流を比較したものを図13に示す。図13の上側のVSS電圧とVSS電流が、図11のBに示される回路のシミュレーション結果を示し、下側のVSS電圧とVSS電流が、図11のBに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路のシミュレーション結果を示す。

0092

図12に示されるように、図11のBに示される回路(すなわち、本技術を適用したA/D変換部103を表す回路)の方が、図11のBに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路(すなわち、一般的なA/D変換部を表す回路)よりも、VSS電圧の変動のピークを抑制することができる。

0093

以上のように、A/D変換部103は、カウンタの駆動による電源変動を抑制することができる。これにより、カラムA/D変換部161(A/D変換部103)は、より正確にA/D変換を行うことができる。そして、イメージセンサ100は、イメージセンサ100において得られる撮像画像の画質の低減を抑制することができる。

0094

また、これにより、カウンタの動作マージンを低減させることができ、電源電圧を低減させることができる。

0095

<カウンタの構成の他の例>
なお、上述したアップカウンタ172およびダウンカウンタ175の構成は、任意であり、図5の例に限定されない。例えば、図5においては、非同期式のアップカウンタおよびダウンカウンタを用いるように説明したが、図14のAに示されるような非同期式のアップダウンカウンタを用いるようにしてもよい。図14のAに示されるように、この非同期式のアップダウンカウンタは、JKフリップフロップ181とセレクタ(セレクタ201−1、セレクタ201−2、・・・)により構成される。各セレクタを互いに区別して説明する必要が無い場合、セレクタ201と称する。

0096

セレクタ201の構成は任意であるが、例えば、図14のBに示されるような構成としてもよい。図14のBの例において、セレクタ201は、NOT211、AND212、AND213、およびOR214を有し、前段のJKフリップフロップ181の2出力のうちの一方を選択する。このセレクタ201を選択することにより、この非同期式のアップダウンカウンタは、アップカウンタとしてもダウンカウンタとしても動作させることができる。

0097

つまり、図14のAに示される非同期式のアップダウンカウンタをアップカウンタとして動作させて、それをアップカウンタ172とし、図14のAに示される非同期式のアップダウンカウンタをダウンカウンタとして動作させて、それをダウンカウンタ175としてもよい。このようにすることにより、アップカウンタ172を用いるカラムA/D変換部161の構成と、ダウンカウンタ175を用いるカラムA/D変換部161の構成とを互いに同一とすることができるので、構成の違いにより生じるカラム間の特性の差を抑制することができる。

0098

また、同期式のカウンタを用いるようにしてもよい。例えば、アップカウンタ172として、図15のAに示されるように組み合わせられた複数のJKフリップフロップ181とAND221を有する同期式のアップカウンタを用いるようにしてもよい。このカウンタのカウント値の波形の例を図15のBに示す。この場合、ダウンカウンタ175についても、同期式のダウンカウンタを用いるようにすればよい。

0099

また、Dフリップフロップを用いたカウンタを適用するようにしてもよい。例えば、アップカウンタ172として、図16のAに示されるように組み合わせられた複数のDフリップフロップ(Dフリップフロップ231−1、Dフリップフロップ231−2、Dフリップフロップ231−3、・・・)を有する非同期式のアップカウンタを用いるようにしてもよい。以下において、各Dフリップフロップを互いに区別して説明する必要が無い場合、Dフリップフロップ231と称する。このカウンタのカウント値の波形の例を図16のBに示す。この場合、ダウンカウンタ175についても、Dフリップフロップ231を有する非同期式のダウンカウンタを用いるようにすればよい。

0100

さらに、アップカウンタ172およびダウンカウンタ175として、バイナリカウンタではなく、グレイコードカウンタ(グレイコードを用いたアップカウンタをグレイコードアップカウンタとも称する。各ビットを反転させたダウンカウンタをグレイコードダウンカウンタとも称する。)を用いるようにしてもよい。図17のAに、グレイコードアップカウンタから出力されるカウント値の各ビットの波形の例を示し、図17のBに、グレイコードダウンカウンタから出力されるカウント値の各ビットの波形の例を示す。

0101

さらに、アップカウンタ172およびダウンカウンタ175として、バイナリカウンタではなく、TDC(Time to Digital Converter)を用いたカウンタ(TDCカウンタとも称する。TDCを用いたアップカウンタをTDCアップカウンタとも称する。TDCを用いたダウンカウンタをTDCダウンカウンタとも称する)を用いるようにしてもよい。図18のAに、TDCアップカウンタから出力されるカウント値の各ビットの波形の例を示し、図18のBに、TDCダウンカウンタから出力されるカウント値の各ビットの波形の例を示す。

0102

これらのいずれの場合も、アップカウンタ172とダウンカウンタ175との間で、カウントタイミングを互いに同一とし、カウント値の極性を互いに反対とすることにより、A/D変換部103は、カウンタの駆動による電源変動を抑制することができる。

0103

<カラムA/D変換部の他の構成>
また、図4を参照して、カラムA/D変換部161の構成例について説明したが、カラムA/D変換部161の構成は任意である。また、カラムA/D変換部161のA/D変換の方式も任意であり、シングルスロープA/D変換方式以外の方式でA/D変換を行うようにしてもよい。

0104

例えば、カラムA/D変換部161が、積分型のA/D変換方式でA/D変換を行うようにしてもよい。その場合の、カラムA/D変換部161の構成例を図19に示す。

0105

この場合、図19に示されるように、カラムA/D変換部161−1は、スイッチ241、抵抗242、積分部243、キャパシタ244、比較部245、およびアップカウンタ246を有する。これに対して、カラムA/D変換部161−2は、スイッチ241、抵抗242、積分部243、キャパシタ244、比較部245、およびダウンカウンタ247を有する。

0106

つまり、図4の例の場合と同様に、アップカウンタ246を有するカラムA/D変換部161と、ダウンカウンタ247を有するカラムA/D変換部161とが、1つずつ交互に並べられている。つまり、このような構成の複数のカラムA/D変換部161が、その互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置されている。そして、アップカウンタ246とダウンカウンタ247は、カウントタイミングを互いに同一とし、カウント値の極性を互いに反対として動作する。

0107

このようにカラムA/D変換部161が、積分型のA/D変換方式でA/D変換を行う場合であっても、アップカウンタ246とダウンカウンタ247の動作により電源変動が生じる。そのため、上述したような構成とすることにより、VDDとVSSの電源変動のタイミングが一致して互いに打ち消し合うので、電源変動幅が抑制される。つまり、この場合も、A/D変換部103は、カウンタの駆動による電源変動を抑制することができる。

0108

以上においては、本技術を適用したA/D変換部103をイメージセンサに適用し、画素領域から読み出された画素信号等をA/D変換するように説明したが、本技術を適用したA/D変換部103がA/D変換するアナログ信号は任意であり、画素信号以外の信号をA/D変換することができる。例えば、マイクロホン等から出力される音声信号モータ出力等であってもよい。すなわち、本技術を適用したA/D変換部103は、イメージセンサ以外の、アナログ信号をA/D変換する任意のデバイスに適用することができる。特に、互いに近傍に配置された複数のA/D変換部を用いて、多数のアナログ信号を並行してA/D変換するようなデバイスに適用するとより大きな効果を得ることができる。

0109

また、以上においては、カウンタを用いてA/D変換を行うA/D変換部を例に用いて本技術を説明したが、カウンタを用いて行われる処理はA/D変換に限らずどのような処理であってもよい。すなわち、本技術は、複数のカウンタを用いて処理を行う任意の処理部に適用することができる。

0110

<カウンタの配置>
なお、以上においては、アップカウンタを有するカラムA/D変換部と、ダウンカウンタを有するカラムA/D変換部とを互いの近傍に配置するように説明したが、それらのカラムA/D変換部の配置位置は、互いの近傍である限り任意である。例えば、図20のAに示されるように、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161とが1つずつ交互に並ぶように1行に配置されるようにしてもよい。また、例えば、図20のBに示されるように、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161とが複数ずつ交互に並ぶように1行に配置されるようにしてもよい。これらの例のように各カラムA/D変換部161を配置することにより、アップカウンタ172とダウンカウンタ175とを互いの近傍に配置することができ、カウンタの駆動による電源変動を抑制することができる。

0111

なお、カラムA/D変換部の配置位置は、上述した例に限定されない。例えば、カラムA/D変換部を複数行に配置するようにしてもよい。また、アップカウンタ172を有するカラムA/D変換部161とダウンカウンタ175を有するカラムA/D変換部161とが互いに同数でなくてもよい。

0112

そして、さらに、各カラムA/D変換部161のカウンタを、そのカラムA/D変換部161が配置される領域内の所定の位置に配置するようにしてもよい。例えば、図20の例のように、カラムA/D変換部161の図中下側に、カウンタ(アップカウンタ172若しくはダウンカウンタ175)を配置するようにしてもよい。

0113

このようにすることにより、図20のAの例の場合、アップカウンタ172およびダウンカウンタ175が1つずつ交互に並ぶように1行に配置される。また、図20のBの例の場合、アップカウンタ172およびダウンカウンタ175が複数ずつ交互に並ぶように1行に配置される。つまり、アップカウンタ172とダウンカウンタ175とを互いのより近傍に配置することができ、カウンタの駆動による電源変動を抑制することができる。

0114

もちろん、カウンタのカラムA/D変換部内における位置は任意であり、これらの例以外であってもよい。例えば、各カラムA/D変換部(カウンタを用いる何らかの処理部)におけるカウンタの位置が全て同一でなくてもよい。また、各カラムA/D変換部(カウンタを用いる何らかの処理部)が有するカウンタの数が全て同一でなくてもよい。

0115

<イメージセンサの物理構成>
なお、本技術を適用する撮像素子は、例えば、半導体基板封止されたパッケージチップ)や、そのパッケージ(チップ)が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ(チップ)として実現する場合、そのパッケージ(チップ)において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。

0116

図21は、本技術を適用した撮像素子であるイメージセンサ100の物理構成の一例を示す図である。

0117

図21のAに示される例の場合、図1等を参照して説明したイメージセンサ100の回路構成は、全て単一の半導体基板に形成される。図21のAの例の場合、画素・アナログ処理部301、デジタル処理部302、およびフレームメモリ303を囲むように出力部304−1乃至出力部304−4が配置されている。画素・アナログ処理部301は、画素アレイ101やA/D変換部103等のアナログ構成が形成される領域である。出力部304−1乃至出力部304−4は、例えば、I/Oセル等の構成が配置される領域である。

0118

もちろん、図21のAの構成例は一例であり、各処理部の構成の配置は、この例に限らない。

0119

図21のBに示される例の場合、図1等を参照して説明したイメージセンサ100の回路構成は、互いに重畳される2枚の半導体基板(積層基板画素基板311および回路基板312))に形成される。

0120

画素基板311には、画素・アナログ処理部301、デジタル処理部302、並びに、出力部304−1および出力部304−2が形成される。出力部304−1および出力部304−2は、例えば、I/Oセル等の構成が配置される領域である。

0121

また、回路基板312には、フレームメモリ303が形成されている。

0122

上述したように画素基板311および回路基板312は、互いに重畳され、多層構造積層構造)を形成する。画素基板311に形成される画素・アナログ処理部301と、回路基板312に形成されるフレームメモリ303とは、ビア領域(VIA)313−1とビア領域(VIA)314−1とに形成される貫通ビア(VIA)等を介して互いに電気的に接続されている。同様に、画素基板311に形成されるデジタル処理部302と、回路基板312に形成されるフレームメモリ303とは、ビア領域(VIA)313−2とビア領域(VIA)314−2とに形成される貫通ビア(VIA)等を介して互いに電気的に接続されている。

0123

このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板(積層チップ)の数(層数)は任意であり、例えば、図21のCに示されるように、3層以上であってもよい。

0124

図21のCの例の場合、イメージセンサ100は、半導体基板321、半導体基板322、および半導体基板323を有する。半導体基板321乃至半導体基板323は、互いに重畳され、多層構造(積層構造)を形成する。半導体基板321には、画素・アナログ処理部301が形成され、半導体基板322には、デジタル処理部302、出力部304−1、および出力部304−2が形成され、半導体基板323には、フレームメモリ303が形成されている。各半導体基板の各処理部は、ビア領域(VIA)324−1、ビア領域(VIA)325−1、およびビア領域(VIA)326−1に形成される貫通ビア(VIA)、並びに、ビア領域(VIA)324−2、ビア領域(VIA)325−2、およびビア領域(VIA)326−2に形成される貫通ビア(VIA)を介して互いに電気的に接続されている。

0125

このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は任意であり、図21の例に限定されない。

0126

<2.第2の実施の形態>
<エリアA/D変換部>
例えば、以上においては、A/D変換部103には単位画素列毎にA/D変換部(カラムA/D変換部161)が設けられ、各カラムA/D変換部161が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部103の構成例はこれに限定されない。例えば、画素アレイ101において、所定数単位画素毎画素ユニットが形成され、A/D変換部103にはその画素ユニット毎にA/D変換部(エリアA/D変換部)が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。

0127

その場合、例えば、図22に示される例のように、画素ユニットとエリアA/D変換部とが互いに同一の半導体基板に形成されるようにしてもよい。図22の例の場合、画素ユニット340−1乃至画素ユニット340−3と、それぞれに対応するエリアA/D変換部341−1乃至エリアA/D変換部341−3が、同一の半導体基板上に形成されている。もちろん、画素ユニットとエリアA/D変換部の数は任意である。

0128

以下において、画素アレイ101に形成される各画素ユニットを互いに区別して説明する必要が無い場合、画素ユニット340と称し、A/D変換部103に形成される各エリアA/D変換部を互いに区別して説明する必要が無い場合、エリアA/D変換部341と称する。

0129

また、この場合も、イメージセンサ100の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図23に示されるように、イメージセンサ100が互いに重畳される2枚の半導体基板(積層チップ(画素基板351および回路基板352))を有するようにしてもよい。

0130

図23の例の場合、画素基板351に、画素領域(すなわち、画素アレイ101)のN個の画素ユニット340(画素ユニット340−1乃至画素ユニット340−N)が形成されている。また、回路基板352の、各画素ユニット340に重畳する位置には、その画素ユニット340に対応するエリアA/D変換部341が形成されている。例えば、回路基板352の、画素基板351における画素ユニット340−Kの位置と同じ位置(画素ユニット340−Kに重畳する位置)には、その画素ユニット340−Kの単位画素から読み出された信号をA/D変換するエリアA/D変換部341−Kが形成されている。

0131

もちろん、この場合も、イメージセンサ100の半導体基板の数(層数)は任意であり、3層以上であってもよい。

0132

<カウンタの配置>
このようなエリアA/D変換部341の場合も、第1の実施の形態のカラムA/D変換部161の場合と同様に、アップカウンタ172とダウンカウンタ175とを互いの近傍に配置するようにしてもよい。すなわち、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが互いの近傍に配置されるようにしてもよい。例えば、図24のA、図25のA、図26のAに示されるように、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが行方向(図中横方向)に1つずつ交互に並ぶように行列状に配置されるようにしてもよい。また、例えば、図24のB、図25のB、図26のBに示されるように、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが行方向および列方向(図中縦方向)に1つずつ交互に並ぶように行列状に配置されるようにしてもよい。

0133

このように配置することにより、アップカウンタ172とダウンカウンタ175とを互いの近傍に配置することができる。したがって、カウンタの駆動による電源変動を抑制することができる。

0134

なお、エリアA/D変換部の配置位置は、上述した例に限定されない。例えば、図24乃至図26の例において、アップカウンタ172を有するエリアA/D変換部341の位置とダウンカウンタ175を有するエリアA/D変換部341の位置とを入れ替えるようにしてもよい。また、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが列方向(図中縦方向)に1つずつ交互に並ぶように行列状に配置されるようにしてもよい。さらに、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが行方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。同様に、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが行方向および列方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。さらに、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが互いに同数でなくてもよい。

0135

そして、さらに、各エリアA/D変換部341のカウンタを、そのエリアA/D変換部341が配置される領域内の所定の位置に配置するようにしてもよい。例えば、図24に示されるように、エリアA/D変換部341が行列状に配置され、各エリアA/D変換部341において、カウンタ(アップカウンタ172若しくはダウンカウンタ175)が、そのエリアA/D変換部341自身が配置される領域の図中右側若しくは左側(すなわち、その領域の外縁の右辺近傍若しくは左辺近傍)に配置されるようにしてもよい。

0136

より具体的には、図24のAの例の場合、アップカウンタ172が図中左側に配置されるエリアA/D変換部341の列と、ダウンカウンタ175が図中右側に配置されるエリアA/D変換部341の列とが1列ずつ交互に並ぶように配置されている。また、図24のBの例の場合、各エリアA/D変換部341のカウンタの位置は図24のAの例と同一であるものの一部のアップカウンタ172とダウンカウンタ175が入れ替えられており、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが列方向および行方向に1つずつ交互に並ぶように配置されている。

0137

また、図25に示される例のように、エリアA/D変換部341が行列状に配置され、各エリアA/D変換部341において、カウンタ(アップカウンタ172若しくはダウンカウンタ175)が、そのエリアA/D変換部341自身が配置される領域の図中右側および下側、図中右側および上側、図中左側および下側、または、図中左側および上側(すなわち、その領域の外縁の右辺および下辺近傍、右辺および上辺近傍、左辺および下辺近傍、または、左辺および上辺近傍)に配置されるようにしてもよい。

0138

より具体的には、図25のAの例の場合、アップカウンタ172が図中左側および下側に配置されるエリアA/D変換部341とアップカウンタ172が図中左側および上側に配置されるエリアA/D変換部341とが1つずつ交互に並ぶ列と、ダウンカウンタ175が図中右側および下側に配置されるエリアA/D変換部341とダウンカウンタ175が図中右側および上側に配置されるエリアA/D変換部341とが1つずつ交互に並ぶ列とが、1列ずつ交互に並ぶように配置されている。また、図25のBの例の場合、各エリアA/D変換部341のカウンタの位置は図25のAの例と同一であるものの一部のアップカウンタ172とダウンカウンタ175が入れ替えられており、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが列方向および行方向に1つずつ交互に並ぶように配置されている。

0139

また、図26に示される例のように、エリアA/D変換部341が行列状に配置され、各エリアA/D変換部341において、カウンタ(アップカウンタ172若しくはダウンカウンタ175)が、そのエリアA/D変換部341自身が配置される領域の図中右下側、図中右上側、図中左下側、または、図中左上側(すなわち、その領域の外縁の4隅のうちいずれか1つの近傍)に配置されるようにしてもよい。

0140

より具体的には、図26のAの例の場合、アップカウンタ172が図中左下側に配置されるエリアA/D変換部341とアップカウンタ172が図中左上側に配置されるエリアA/D変換部341とが1つずつ交互に並ぶ列と、ダウンカウンタ175が図中右下側に配置されるエリアA/D変換部341とダウンカウンタ175が図中右上側に配置されるエリアA/D変換部341とが1つずつ交互に並ぶ列とが、1列ずつ交互に並ぶように配置されている。また、図26のBの例の場合、各エリアA/D変換部341のカウンタの位置は図26のAの例と同一であるものの一部のアップカウンタ172とダウンカウンタ175が入れ替えられており、アップカウンタ172を有するエリアA/D変換部341とダウンカウンタ175を有するエリアA/D変換部341とが列方向および行方向に1つずつ交互に並ぶように配置されている。

0141

これらの例のように各エリアA/D変換部341においてカウンタを所定の位置に配置することにより、アップカウンタ172とダウンカウンタ175とを互いのより近傍に配置することができる。したがって、カウンタの駆動による電源変動を抑制することができる。

0142

もちろん、カウンタの配置例は任意であり、これらの例以外であってもよい。例えば、図24乃至図26の例において、アップカウンタ172の位置とダウンカウンタ175の位置とを入れ替えるようにしてもよい。また、アップカウンタ172とダウンカウンタ175とが行方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。同様に、アップカウンタ172とダウンカウンタ175とが行方向および列方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。

0143

また、例えば、アップカウンタ172やダウンカウンタ175がエリアA/D変換部341が配置される領域の図中上側若しくは下側に配置されるようにしてもよい。また、例えば、アップカウンタ172やダウンカウンタ175がエリアA/D変換部341が配置される領域の外縁の任意の3辺の近傍に配置されるようにしてもよい。また、例えば、アップカウンタ172やダウンカウンタ175がエリアA/D変換部341が配置される領域の外縁の任意の複数の隅の近傍に配置されるようにしてもよい。さらに、各エリアA/D変換部(カウンタを用いる何らかの処理部)が有するカウンタの数が全て同一でなくてもよい。

0144

<3.第3の実施の形態>
<撮像装置>
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置(電子機器等)に本技術を適用するようにしてもよい。図27は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図27に示される撮像装置600は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

0145

図27に示されるように撮像装置600は、光学部611、CMOSイメージセンサ612、画像処理部613、表示部614、コーデック処理部615、記憶部616、出力部617、通信部618、制御部621、操作部622、およびドライブ623を有する。

0146

光学部611は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部611は、被写体からの光(入射光)を透過し、CMOSイメージセンサ612に供給する。

0147

CMOSイメージセンサ612は、入射光を光電変換して画素毎の信号(画素信号)をA/D変換し、CDS(Correlated Double Sampling)等の信号処理を行い、処理後の撮像画像データを画像処理部613に供給する。

0148

画像処理部613は、CMOSイメージセンサ612により得られた撮像画像データを画像処理する。より具体的には、画像処理部613は、CMOSイメージセンサ612から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正ホワイトバランス調整デモザイク処理マトリックス処理ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部613は、画像処理を施した撮像画像データを表示部614に供給する。

0149

表示部614は、例えば、液晶ディスプレイ等として構成され、画像処理部613から供給された撮像画像データの画像(例えば、被写体の画像)を表示する。

0150

画像処理部613は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部615に供給する。

0151

コーデック処理部615は、画像処理部613から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部616に供給する。また、コーデック処理部615は、記憶部616に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部613に供給する。

0152

画像処理部613は、コーデック処理部615から供給される復号画像データに対して所定の画像処理を施す。画像処理部613は、画像処理を施した復号画像データを表示部614に供給する。表示部614は、例えば、液晶ディスプレイ等として構成され、画像処理部613から供給された復号画像データの画像を表示する。

0153

また、コーデック処理部615は、画像処理部613から供給された撮像画像データを符号化した符号化データ、または、記憶部616から読み出した撮像画像データの符号化データを出力部617に供給し、撮像装置600の外部に出力させるようにしてもよい。また、コーデック処理部615は、符号化前の撮像画像データ、若しくは、記憶部616から読み出した符号化データを復号して得られた復号画像データを出力部617に供給し、撮像装置600の外部に出力させるようにしてもよい。

0154

さらに、コーデック処理部615は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部618を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部615は、撮像画像データや画像データの符号化データを、通信部618を介して取得するようにしてもよい。コーデック処理部615は、通信部618を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部615は、得られた画像データ若しくは符号化データを、上述したように、画像処理部613に供給したり、記憶部616、出力部617、および通信部618に出力したりするようにしてもよい。

0155

記憶部616は、コーデック処理部615から供給される符号化データ等を記憶する。記憶部616に格納された符号化データは、必要に応じてコーデック処理部615に読み出されて復号される。復号処理により得られた撮像画像データは、表示部614に供給され、その撮像画像データに対応する撮像画像が表示される。

0156

出力部617は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部615を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置600の外部に出力する。

0157

通信部618は、コーデック処理部615から供給される画像データや符号化データ等の各種情報を、所定の通信(有線通信若しくは無線通信)の通信相手である他の装置に供給する。また、通信部618は、所定の通信(有線通信若しくは無線通信)の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部615に供給する。

0158

制御部621は、撮像装置600の各処理部(点線620内に示される各処理部、操作部622、並びに、ドライブ623)の動作を制御する。

0159

操作部622は、例えば、ジョグダイヤル商標)、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部621に供給する。

0160

ドライブ623は、自身に装着された、例えば、磁気ディスク光ディスク光磁気ディスク、または半導体メモリなどのリムーバブルメディア624に記憶されている情報を読み出す。ドライブ623は、リムーバブルメディア624からプログラムやデータ等の各種情報を読み出し、それを制御部621に供給する。また、ドライブ623は、書き込み可能なリムーバブルメディア624が自身に装着された場合、制御部621を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア624に記憶させることができる。

0161

以上のような撮像装置600のCMOSイメージセンサ612として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ612として、上述したイメージセンサ100が用いられる。これにより、CMOSイメージセンサ612は、A/D変換部のカウンタの駆動による電源変動を抑制することができ、撮像画像の画質の低減を抑制することができる。したがって撮像装置600は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。

0162

上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワーク記録媒体からインストールされる。

0163

この記録媒体は、例えば、図27に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア624により構成される。このリムーバブルメディア624には、磁気ディスク(フレキシブルディスクを含む)や光ディスク(CD-ROMやDVDを含む)が含まれる。さらに、光磁気ディスク(MD(Mini Disc)を含む)や半導体メモリ等も含まれる。

0164

その場合、プログラムは、そのリムーバブルメディア624をドライブ623に装着することにより、記憶部616にインストールすることができる。

0165

また、このプログラムは、ローカルエリアネットワークインターネットデジタル衛星放送といった、有線または無線伝送媒体を介して提供することもできる。その場合、プログラムは、通信部618で受信し、記憶部616にインストールすることができる。

0166

その他、このプログラムは、記憶部616や制御部621内のROM(Read Only Memory)等に、あらかじめインストールしておくこともできる。

0167

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

0168

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

0169

また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能(機能ブロック等)を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。

0170

また、本明細書において、システムとは、複数の構成要素(装置、モジュール(部品)等)の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個筐体収納され、ネットワークを介して接続されている複数の装置、及び、1つの筐体の中に複数のモジュールが収納されている1つの装置は、いずれも、システムである。

0171

また、以上において、1つの装置(または処理部)として説明した構成を分割し、複数の装置(または処理部)として構成するようにしてもよい。逆に、以上において複数の装置(または処理部)として説明した構成をまとめて1つの装置(または処理部)として構成されるようにしてもよい。また、各装置(または各処理部)の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置(または処理部)の構成の一部を他の装置(または他の処理部)の構成に含めるようにしてもよい。

0172

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

0173

例えば、本技術は、1つの機能を、ネットワークを介して複数の装置で分担共同して処理するクラウドコンピューティングの構成をとることができる。

0174

また、上述のフローチャートで説明した各ステップは、1つの装置で実行する他、複数の装置で分担して実行することができる。

0175

さらに、1つのステップに複数の処理が含まれる場合には、その1つのステップに含まれる複数の処理は、1つの装置で実行する他、複数の装置で分担して実行することができる。

0176

また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI(Large Scale Integration)等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等(すなわち、装置の一部の構成)として実施することもできる。

0177

なお、本技術は以下のような構成も取ることができる。
(1) 所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、
カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部と
を備え、
前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
信号処理装置。
(2) 前記第1のカウンタは、アップカウンタであり、
前記第2のカウンタは、ダウンカウンタである
(1)に記載の信号処理装置。
(3) 前記第1のカウンタおよび前記第2のカウンタは、非同期式のカウンタである
(2)に記載の信号処理装置。
(4) 前記第1のカウンタおよび前記第2のカウンタは、同期式のカウンタである
(2)または(3)に記載の信号処理装置。
(5) 前記第1のカウンタおよび前記第2のカウンタは、JKフリップフロップにより構成される
(2)乃至(4)のいずれかに記載の信号処理装置。
(6) 前記第1のカウンタおよび前記第2のカウンタは、Dフリップフロップにより構成される
(2)乃至(5)のいずれかに記載の信号処理装置。
(7) 前記第1のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、
前記第2のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものである
(2)乃至(6)のいずれかに記載の信号処理装置。
(8) 前記第1のカウンタおよび前記第2のカウンタは、バイナリカウンタである
(2)乃至(7)のいずれかに記載の信号処理装置。
(9) 前記第1のカウンタおよび前記第2のカウンタは、グレイコードカウンタである
(2)乃至(8)のいずれかに記載の信号処理装置。
(10) 前記第1のカウンタおよび前記第2のカウンタは、TDC(Time to Digital Converter)を用いたカウンタである
(2)乃至(9)のいずれかに記載の信号処理装置。
(11) 前記第1のA/D変換部および前記第2のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換する
(1)乃至(10)のいずれかに記載の信号処理装置。
(12) 前記第1のA/D変換部および前記第2のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換する
(1)乃至(11)のいずれかに記載の信号処理装置。
(13) 前記第1のA/D変換部および前記第2のA/D変換部が、1つずつ交互に並ぶように1行に配置される
(1)乃至(12)のいずれかに記載の信号処理装置。
(14) 前記第1のA/D変換部および前記第2のA/D変換部が、複数個ずつ交互に並ぶように1行に配置される
(1)乃至(13)のいずれかに記載の信号処理装置。
(15) 前記第1のA/D変換部および前記第2のA/D変換が、行方向に1つずつ交互に並ぶように行列状に配置される
(1)乃至(14)のいずれかに記載の信号処理装置。
(16) 前記第1のA/D変換部および前記第2のA/D変換部が、行方向および列方向に1つずつ交互に並ぶように行列状に配置される
(1)乃至(15)のいずれかに記載の信号処理装置。
(17) 前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換する
(1)乃至(16)のいずれかに記載の信号処理装置。
(18) 前記第1のA/D変換部および前記第2のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換する
(1)乃至(17)のいずれかに記載の信号処理装置。
(19) 複数の単位画素が行列状に配置される画素アレイと、
所定のカウンタである第1のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第1のA/D変換部と、
カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第2のA/D変換部と
を備え、
前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
撮像素子。
(20) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
所定のカウンタである第1のカウンタを用いてアナログ信号をA/D変換する第1のA/D変換部と、
カウントタイミングが前記第1のカウンタと同一であり、かつ、カウント値の極性が前記第1のカウンタと反対である第2のカウンタを用いて、アナログ信号をA/D変換する第2のA/D変換部と
を備え、
前記第1のA/D変換部および前記第2のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
電子機器。

0178

100イメージセンサ, 101画素アレイ, 102参照電圧発生部, 103 A/D変換部, 104水平転送部, 111 制御部, 112垂直走査部, 121垂直信号線, 122参照信号線, 123および124信号線, 125制御線, 131乃至134 制御線, 141単位画素, 161カラムA/D変換部, 171比較部、 172アップカウンタ, 173および174キャパシタ, 175ダウンカウンタ, 181JKフリップフロップ, 201セレクタ, 231Dフリップフロップ, 241 スイッチ, 242抵抗, 243 積分部, 244 キャパシタ, 245 比較部, 246 アップカウンタ, 247 ダウンカウンタ, 600撮像装置, 612 CMOSイメージセンサ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社半導体エネルギー研究所の「 撮像装置」が 公開されました。( 2020/10/29)

    【課題】フォトセンサを有する表示装置において、フォトセンサの出力が変化し、撮像品質が低下することを防ぐ画素構成とすることを課題の一つとする。【解決手段】FDの電位の変化を抑えるため、FDと信号線との寄... 詳細

  • シャープ株式会社の「 撮像装置」が 公開されました。( 2020/10/29)

    【課題】位相差AFの精度を従来よりも向上させる。【解決手段】撮像装置(100)において、画素アレイ(10)には、異なる偏光特性を有する偏光フィルタを備えた複数の位相差画素によって、偏光ユニットが構成さ... 詳細

  • セイコーエプソン株式会社の「 時間デジタル変換器、及びA/D変換回路」が 公開されました。( 2020/10/29)

    【課題】誤った遷移状態が取得されるおそれを低減可能な時間デジタル変換器を提供すること。【解決手段】内部状態が遷移する状態遷移をトリガー信号に基づいて開始する状態遷移部と、基準信号に同期して、状態遷移部... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ