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技術 スイッチングデバイスおよび電子回路

出願人 ローム株式会社
発明者 林口匡司伊野和英
出願日 2014年11月18日 (4年7ヶ月経過) 出願番号 2015-549156
公開日 2017年3月16日 (2年4ヶ月経過) 公開番号 WO2015-076257
状態 特許登録済
技術分野 電子的スイッチ1 半導体または固体装置の組立体 ダイオード、トランジスタのリードフレーム インバータ装置 ボンディング
主要キーワード 筒状金属部材 方向側表面 Nチャンネル 取付用貫通孔 N端子 極側電源端子 接合用導体 駆動用端子
関連する未来課題
重要な関連分野

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図面 (11)

課題・解決手段

スイッチングデバイス1は、ゲートパッド14、ソースパッド13およびドレインパッド12を有し、ソースドレイン間に電位差を与えた状態でゲートソース間駆動電圧を与えることによって、ソース−ドレイン間がオンオフ制御されるSiC半導体チップ11と、ソースパッド13に電気的に接続され、駆動電圧を与えるためのセンスソース端子4と、センスソース端子4とソースパッド13との間の電流経路に介在され、センスソース端子4から分離された所定の大きさの外部抵抗ソース用ワイヤ16)とを含む。

概要

背景

インバータ回路コンバータ回路等の電子回路に用いられるスイッチングデバイスは、一般的に、電流容量を大きくするために並列に接続された複数のスイッチング素子から構成されている。スイッチング素子として、Siスイッチング素子の他、SiCスイッチング素子が知られている。SiCスイッチング素子は、たとえば、SiC−MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、SiC−バイポーラトランジスタ(Bipolar Transistor)、SiC−JFET(Junction Field Effect Transistor)、SiC−IGBT(Insulated Gate Bipolar Transistor)等を含む。

概要

スイッチングデバイス1は、ゲートパッド14、ソースパッド13およびドレインパッド12を有し、ソースドレイン間に電位差を与えた状態でゲートソース間駆動電圧を与えることによって、ソース−ドレイン間がオンオフ制御されるSiC半導体チップ11と、ソースパッド13に電気的に接続され、駆動電圧を与えるためのセンスソース端子4と、センスソース端子4とソースパッド13との間の電流経路に介在され、センスソース端子4から分離された所定の大きさの外部抵抗ソース用ワイヤ16)とを含む。

目的

本発明の目的は、スイッチング素子のスイッチング性能に与える影響が少なく、デバイス短絡耐量を向上させることができるスイッチングデバイス、およびこれを備える電子回路を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

第1電極、第2電極および第3電極を有し、前記第2電極−第3電極間電位差を与えた状態で前記第1電極−第2電極間に駆動電圧を与えることによって、前記第2電極−第3電極間がオンオフ制御されるSiCスイッチング素子と、前記第2電極に電気的に接続され、前記駆動電圧を与えるための駆動用端子と、前記駆動用端子と前記第2電極との間の電流経路に介在され、少なくとも前記駆動用端子および前記第2電極の一方から分離された所定の大きさの外部抵抗とを含む、スイッチングデバイス

請求項2

前記オン制御によって流れる電流を出力するための出力端子と、前記出力端子と前記第2電極とを接続する導電部材とを含み、前記外部抵抗は、前記導電部材を含む、請求項1に記載のスイッチングデバイス。

請求項3

前記導電部材は、前記出力端子と前記第2電極との間に張られたボンディングワイヤを含む、請求項2に記載のスイッチングデバイス。

請求項4

前記SiCスイッチング素子、前記駆動用端子および前記外部抵抗を封止している樹脂パッケージを含む、請求項1〜3のいずれか一項に記載のスイッチングデバイス。

請求項5

前記第1電極がゲート電極であり、前記第2電極がソース電極であり、前記第3電極がドレイン電極であり、前記駆動用端子がセンスソース端子である、請求項1〜4のいずれか一項に記載のスイッチングデバイス。

請求項6

前記第1電極がゲート電極であり、前記第2電極がエミッタ電極であり、前記第3電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である、請求項1〜4のいずれか一項に記載のスイッチングデバイス。

請求項7

前記第1電極がベース電極であり、前記第2電極がエミッタ電極であり、前記第3電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である、請求項1〜4のいずれか一項に記載のスイッチングデバイス。

請求項8

請求項1〜7に記載のスイッチングデバイスと、前記スイッチングデバイスに過電流が流れていることを検出するための過電流検出回路と、前記過電流検出回路によって過電流が検出されたときに、前記スイッチングデバイスに流れる電流を遮断するための過電流保護回路とを含む、電子回路

技術分野

0001

本発明は、SiCが用いられたスイッチングデバイス、およびこれを備える電子回路(たとえば、インバータ回路コンバータ回路等)に関する。

背景技術

0002

インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、一般的に、電流容量を大きくするために並列に接続された複数のスイッチング素子から構成されている。スイッチング素子として、Siスイッチング素子の他、SiCスイッチング素子が知られている。SiCスイッチング素子は、たとえば、SiC−MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、SiC−バイポーラトランジスタ(Bipolar Transistor)、SiC−JFET(Junction Field Effect Transistor)、SiC−IGBT(Insulated Gate Bipolar Transistor)等を含む。

先行技術

0003

特開2005−137072号公報

発明が解決しようとする課題

0004

SiCスイッチングデバイス(MOSFET)が組み込まれた電子回路では、たとえば、デバイスに電源電圧が直接与えられて短絡が発生すると、デバイスに過電流短絡電流)が流れる場合がある。この場合、デバイスのゲート端子接地することによって当該短絡電流が遮断されるが、遮断までに一定の時間を要する。たとえば、過電流が検出されてから10μsec(マイクロ秒)程度必要である。

0005

しかしながら、各デバイスが備える短絡耐量内で遮断できないと、短絡電流による熱暴走によってデバイスが熱破壊する場合がある。

0006

本発明の目的は、スイッチング素子のスイッチング性能に与える影響が少なく、デバイスの短絡耐量を向上させることができるスイッチングデバイス、およびこれを備える電子回路を提供することである。

課題を解決するための手段

0007

この発明によるスイッチングデバイスは、第1電極、第2電極および第3電極を有し、前記第2電極−第3電極間電位差を与えた状態で前記第1電極−第2電極間に駆動電圧を与えることによって、前記第2電極−第3電極間がオンオフ制御されるSiCスイッチング素子と、前記第2電極に電気的に接続され、前記駆動電圧を与えるための駆動用端子と、前記駆動用端子と前記第2電極との間の電流経路に介在され、少なくとも前記駆動用端子および前記第2電極の一方から分離された所定の大きさの外部抵抗とを含む。

0008

この構成によれば、駆動用端子と第2電極との間の電流経路に、外部抵抗が直列に介在している。これにより、駆動用端子と第2電極との間をボンディングワイヤ等で直接接続して当該電流経路を形成する場合に比べて、第2電極−第3電極間に過電流が流れたときに第1電極−第2電極間にかかる電圧を、当該外部抵抗での電圧降下によって低減することができる。その結果、デバイスの短絡耐量を向上させることができる。

0009

一方、当該外部抵抗の抵抗値を適切に定めておくことによって、第2電極−第3電極間を流れる電流が比較的小さいときや定格値のときには、当該外部抵抗における電圧降下を小さくすることができる。その場合には、第1電極−第2電極間にかかる電圧の低下を抑制でき、スイッチング動作に必要十分な駆動電圧をスイッチング素子に与えることができる。つまり、スイッチング素子のスイッチング性能に与える影響が少なくて済む。

0010

この発明の一実施形態では、前記オン制御によって流れる電流を出力するための出力端子と、前記出力端子と前記第2電極とを接続する導電部材とを含み、前記外部抵抗は、前記導電部材を含む。

0011

この構成によれば、電流出力用の導電部材を外部抵抗として利用するので、部品点数を増やすことなく低コストで、上記した短絡耐量の向上の効果を実現することができる。

0012

この発明の一実施形態では、前記導電部材は、前記出力端子と前記第2電極との間に張られたボンディングワイヤを含む。

0013

この構成によれば、ボンディングワイヤの抵抗値は、その構成材料、長さおよびワイヤ径等によって予め固定された値である。そのため、出力端子と第2電極との間のワイヤの本数を適宜増減させることによって、外部抵抗の抵抗値を簡単に調節することができる。

0014

この発明の一実施形態では、前記SiCスイッチング素子、前記駆動用端子および前記外部抵抗を封止している樹脂パッケージを含む。

0015

この構成によれば、外部抵抗が樹脂パッケージで封止されているので、スイッチングデバイスを従来のレイアウト実装することができる。

0016

この発明の一実施形態では、前記第1電極がゲート電極であり、前記第2電極がソース電極であり、前記第3電極がドレイン電極であり、前記駆動用端子がセンスソース端子である。すなわち、本発明のスイッチングデバイスは、MOSFETであってもよい。

0017

この発明の一実施形態では、前記第1電極がゲート電極であり、前記第2電極がエミッタ電極であり、前記第3電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である。すなわち、本発明のスイッチングデバイスは、IGBTであってもよい。

0018

この発明の一実施形態では、前記第1電極がベース電極であり、前記第2電極がエミッタ電極であり、前記第3電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である。すなわち、本発明のスイッチングデバイスは、バイポーラトランジスタであってもよい。

0019

この発明による電子回路は、前記本発明のスイッチングデバイスと、前記スイッチングデバイスに過電流が流れていることを検出するための過電流検出回路と、前記過電流検出回路によって過電流が検出されたときに、前記スイッチングデバイスに流れる電流を遮断するための過電流保護回路とを含む。

0020

この構成によれば、本発明のスイッチングデバイスを備えているので、スイッチング素子のスイッチング性能に与える影響が少なく、スイッチングデバイスの短絡耐量を向上させることができる電子回路を提供することができる。

0021

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図面の簡単な説明

0022

図1は、本発明の一実施形態に係るスイッチングデバイスの模式図である。
図2は、図1のスイッチングデバイスの電気回路図である。
図3は、本発明の一実施形態に係るインバータ回路の電気回路図である。
図4は、図1のスイッチングデバイスが複数搭載されたモジュール電気的構成を示す電気回路図である。
図5は、ゲート駆動回路の電気的構成を示す電気回路図である。
図6は、図1のスイッチングデバイスのゲートソース間電圧と短絡耐量との関係を示すグラフである。
図7は、半導体モジュールの構成を説明するための平面図である。
図8は、図7のVIII−VIII線に沿う図解的な断面図である。
図9は、図7のIX−IX線に沿う図解的な断面図である。
図10は、図7に示す半導体モジュールの電気回路図である。

実施例

0023

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。

0024

図1は、本発明の一実施形態に係るスイッチングデバイス1の模式図である。図2は、図1のスイッチングデバイス1の電気回路図である。なお、図1では、スイッチングデバイス1の構成の明瞭化のため、半導体チップ11の1つの角部(破線ハッチング領域)を透視して表している。

0025

スイッチングデバイス1は、扁平な直方体形状の樹脂パッケージ2と、当該樹脂パッケージ2に封止された本発明の出力端子の一例としてのソース端子3(S)、本発明の駆動用端子の一例としてのセンスソース端子4(SS)、ゲート端子5(G)およびドレイン端子6(D)とを含む。

0026

4つの端子3〜6は、それぞれ、所定の形状に形成された金属板からなり、樹脂パッケージ2の一側面からそれに対向する側面に向かって順に配置されている。

0027

この実施形態では、ソース端子3およびドレイン端子6は、それぞれ、四角形状のアイランド7,8および当該アイランド7,8の一辺から直線状に延びる細長長方形状端子部分9,10を含む形状に形成されている。センスソース端子4およびゲート端子5は、端子部分9,10と同様に細長い長方形状に形成されている。ソース端子3の端子部分9、センスソース端子4、ゲート端子5およびドレイン端子6の端子部分10は、互いに平行な状態で配置されている。

0028

ドレイン端子6(アイランド8の中央部)上には、本発明のSiCスイッチング素子の一例としての半導体チップ11が設置されている。半導体チップ11の裏面には、本発明の第3電極の一例としてのドレインパッド12がほぼ全面に形成されており、このドレインパッド12がアイランド8に接合されている。これにより、半導体チップ11のドレインパッド12とドレイン端子6とは電気的に接続されている。半導体チップ11の表面には、本発明の第2電極の一例としてのソースパッド13と、本発明の第1電極の一例としてのゲートパッド14とが形成されている。

0029

ソースパッド13は、平面視略正方形状であり、半導体チップ11の表面のほぼ全域を覆うように形成されている。ソースパッド13には、その一辺の中央付近除去領域15が形成されている。除去領域15は、ソースパッド13が形成されていない領域である。除去領域15には、ゲートパッド14が配置されている。ゲートパッド14とソースパッド13との間には間隔が設けられており、これらは互いに絶縁されている。

0030

ソースパッド13とソース端子3との間には、本発明の導電部材の一例としての複数のソース用ワイヤ16(ボンディングワイヤ)が張られており、ソース用ワイヤ16によってソースパッド13とソース端子3とが電気的に接続されている。この実施形態では、4本の同じ長さのソース用ワイヤ16が、互いに平行に設けられている。したがって、ソース用ワイヤ16一つ一つの抵抗を一定の値に統一することができる。また、ソース端子3(アイランド7)とセンスソース端子4との間には、センスソース用ワイヤ17(ボンディングワイヤ)が張られている。これにより、センスソース端子4は、センスソース用ワイヤ17およびソース用ワイヤ16を含む電流経路を介して、ソースパッド13に電気的に接続されている。

0031

このように、図1に破線で示す従来ワイヤ21のようにセンスソース端子4とソースパッド13とを直接接続するのではなく、センスソース用ワイヤ17の一端がソースパッド13から分離してソース端子3に接続されている。これにより、図2に示すように、センスソース端子4とソースパッド13との間に、ソース用ワイヤ16の構成材料、長さおよびワイヤ径等に応じた抵抗値rを有する外部抵抗22を直列に接続することができる。つまり、この実施形態に係るスイッチングデバイス1では、センスソースの位置を、半導体チップ11のソース端(ソースパッド13)から離して、その間にワイヤや配線等を介在させることによって、半導体チップ11にゲート−ソース間電圧を与える際の寄生抵抗となる外部ゲート抵抗(外部抵抗22)が備えられている。

0032

ゲートパッド14とゲート端子5との間には、ゲート用ワイヤ18(ボンディングワイヤ)が張られており、ゲート用ワイヤ18によってゲートパッド14とゲート端子5とが電気的に接続されている。

0033

また、半導体チップ11は、この実施形態では、図2に示すように、SiCが用いられたMOSFET19(SiC−MOSFET)およびボディダイオード20を含む。MOSFET19のソース、ドレインおよびゲートが、それぞれ、ソースパッド13、ドレインパッド12およびゲートパッド14に電気的に接続されている。なお、半導体チップ11内に形成されるスイッチング素子は、MOSFET以外の素子であってもよい。たとえば、当該スイッチング素子は、SiC−IGBT、SiC−バイポーラトランジスタ、SiC−JFET等であってもよい。スイッチング素子がSiC−IGBTの場合には、ソースパッド13、ドレインパッド12、ゲートパッド14およびセンスソース端子4が、それぞれ、SiC−IGBTのエミッタパッドコレクタパッド、ゲートパッドおよびセンスエミッタ端子に対応する。また、スイッチング素子がSiC−バイポーラトランジスタの場合には、ソースパッド13、ドレインパッド12、ゲートパッド14およびセンスソース端子4が、それぞれ、SiC−バイポーラトランジスタのエミッタパッド、コレクタパッド、ベースパッドおよびセンスエミッタ端子に対応する。

0034

そして、樹脂パッケージ2は、半導体チップ11、各ワイヤ16〜18全体、ソース端子3のアイランド7全体および端子部分9の一部、センスソース端子4およびゲート端子5のそれぞれ一部、およびドレイン端子6のアイランド8全体および端子部分10の一部を封止している。樹脂パッケージ2の側面からは、ソース端子3の端子部分9、センスソース端子4、ゲート端子5およびドレイン端子6の端子部分10のそれぞれ一部が露出している。

0035

図3は、本発明の一実施形態に係るインバータ回路31の電気回路図である。図4は、図1のスイッチングデバイス1が複数搭載されたスイッチングモジュール43の電気的構成を示す電気回路図である。

0036

本発明の電子回路の一例としてのインバータ回路31は、第1〜第4のスイッチングデバイス32〜35と、第1〜第4のゲート駆動回路36〜39と、制御部40とを含む。

0037

第1〜第4のスイッチングデバイス32〜35は、それぞれ、前述のスイッチングデバイス1で構成されている。なお、図3では、図2で示した回路要素のうち図3の説明で必要なものを選択的に示している。また、第1〜第4のスイッチングデバイス32〜35は、たとえば、図4に第1のスイッチングデバイス32を代表例として示すように、複数のスイッチングデバイス1が並列に接続されて構成されたスイッチングモジュール43としてインバータ回路31に組み込まれていてもよい。

0038

第1のスイッチングデバイス32のドレイン端子6は、電源41の正極端子に接続されている。第1のスイッチングデバイス32のソース端子3は、第2のスイッチングデバイス33のドレイン端子6に接続されている。第1のスイッチングデバイス32のゲート端子5および第1のスイッチングデバイス32のセンスソース端子4は、第1のゲート駆動回路36に接続されている。

0039

第2のスイッチングデバイス33のソース端子3は、電源41の負極端子に接続されている。第2のスイッチングデバイス33のゲート端子5および第2のスイッチングデバイス33のセンスソース端子4は、第2のゲート駆動回路37に接続されている。

0040

第3のスイッチングデバイス34のドレイン端子6は、電源41の正極端子に接続されている。第3のスイッチングデバイス34のソース端子3は、第4のスイッチングデバイス35のドレイン端子6に接続されている。第3のスイッチングデバイス34のゲート端子5および第3のスイッチングデバイス34のセンスソース端子4は、第3のゲート駆動回路38に接続されている。

0041

第4のスイッチングデバイス35のソース端子3は、電源41の負極端子に接続されている。第4のスイッチングデバイス35のゲート端子5および第4のスイッチングデバイス35のセンスソース端子4は、第4のゲート駆動回路39に接続されている。第1のスイッチングデバイス32と第2のスイッチングデバイス33との接続点と、第3のスイッチングデバイス34と第4のスイッチングデバイス35との接続点との間には、負荷42が接続されている。

0042

制御部40は、CPUとそのプログラム等を記憶したメモリ(ROM、RAM等)を含むマイクロコンピュータからなる。制御部40は、第1のスイッチングデバイス32のMOSFET19に対する第1のゲート制御信号CG1、第2のスイッチングデバイス33のMOSFET19に対する第2のゲート制御信号CG2、第3のスイッチングデバイス34のMOSFET19に対する第3のゲート制御信号CG3および第4のスイッチングデバイス35のMOSFET19に対する第4のゲート制御信号CG4を生成して、第1〜第4のゲート駆動回路36〜39にそれぞれ与える。

0043

各ゲート駆動回路36,37,38,39は、それぞれ、制御部40から与えられたゲート制御信号CG1,CG2,CG3,CG4に基づいて、第1のスイッチングデバイス32、第2のスイッチングデバイス33、第3のスイッチングデバイス34および第4のスイッチングデバイス35に対するゲート駆動信号DG1,DG2,DG3,DG4をそれぞれ生成して出力する。これにより、第1〜第4のスイッチングデバイス32〜35が駆動制御される。

0044

このようなインバータ回路31では、たとえば、第1のスイッチングデバイス32と第4のスイッチングデバイス35とがオンされる。この後、これらのスイッチングデバイス32,35がオフされることによって、全てのスイッチングデバイス32〜35がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第2のスイッチングデバイス33と第3のスイッチングデバイス34とがオンされる。この後、これらのスイッチングデバイス33,34がオフされることによって、全てのスイッチングデバイス32〜35がオフ状態とされる。所定のデットタイム期間が経過すると、再び第1のスイッチングデバイス32と第4のスイッチングデバイス35とがオンされる。このような動作が繰り返されることによって、負荷42が交流駆動される。

0045

各ゲート駆動回路36,37,38,39は、対応するスイッチングデバイス32,33,34,35に電源41の電圧が直接与えられるような短絡等が発生したときに、当該スイッチングデバイス32,33,34,35を保護するための過電流保護機能を備えている。スイッチングデバイス32,33,34,35に電源41の電圧が直接与えられるような短絡が発生する場合には、たとえば、負荷42が短絡した場合、電源41の正極端子と負極端子との間に直列に接続された2つのスイッチングデバイス(32,33;34,35)が同時にオンした場合、電源41の正極端子と負極端子との間に直列に接続された2つのスイッチングデバイス(32,33;34,35)のいずれか一方が短絡故障した場合等がある。各ゲート駆動回路36,37,38,39の構成は同じなので、以下、第1のゲート駆動回路36の過電流保護機能について詳しく説明する。

0046

図5は、ゲート駆動回路36の電気的構成を示す電気回路図である。

0047

第1のゲート駆動回路36は、増幅回路51と、第1の切替回路52と、ゲート抵抗53と、第2の切替回路54と、電流遮断抵抗55と、過電流検出回路56とを含む。

0048

増幅回路51の入力端子には、制御部40からのゲート制御信号CG1が入力される。増幅回路51は、ゲート制御信号CG1を増幅してゲート駆動信号DG1を生成する。増幅回路51の出力端子は、第1の切替回路52の一方の入力端子aに接続されている。第1の切替回路52は、2つの入力端子a,bと1つの出力端子cを有しており、いずれか一方の入力端子a,bを選択して、出力端子cに接続する。第1の切替回路52の他方の入力端子bはオープン状態とされている。第1の切替回路52の出力端子cはゲート抵抗53を介して第1のスイッチングデバイス32のゲート端子5に接続されている。第1の切替回路52は、過電流検出回路56の出力によって制御される。

0049

第2の切替回路54は、1つの入力端子dと2つの出力端子e,fを有しており、いずれか一方の出力端子e,fを選択して、入力端子dを選択した出力端子に接続する。入力端子dは、ゲート抵抗53と第1のスイッチングデバイス32のゲート端子5との接続点に、電流遮断抵抗55を介して接続されている。一方の出力端子eは、オープン状態とされている。他方の出力端子fは、接地されている。第2の切替回路54は、過電流検出回路56の出力によって制御される。なお、ゲート抵抗53の抵抗値をr1とし、電流遮断抵抗55の抵抗値をr2とする。後述するように、r2はr1より大きな値に設定されている。

0050

過電流検出回路56は、電流検出用抵抗57と比較回路58とを含む。電流検出用抵抗57の一端は第1のスイッチングデバイス32のセンスソース端子4に接続され、電流検出用抵抗57の他端は接地されている。電流検出用抵抗57の端子間電圧電圧降下量)は、第1のスイッチングデバイス32のMOSFET19を流れる電流IDの大きさに応じた値となる。電流検出用抵抗57の端子間電圧は、比較回路58に与えられる。比較回路58は、電流検出用抵抗57の端子間電圧と基準電圧とを比較することによって、過電流状態であるか否かを判定し、その判定結果を表す判定信号を出力する。具体的には、比較回路58は、電流検出用抵抗57の端子間電圧が基準電圧より大きいときに、過電流状態であると判定する(過電流を検出する)。

0051

過電流検出回路56によって過電流が検出されていない状態(通常時)においては、第2の切替回路54は、第1出力端子eを選択して、入力端子dを第1出力端子eに接続する。これにより、第2の切替回路54の入力端子dはハイインピーダンス状態となる。また、第1の切替回路52は、第1入力端子aを選択して、第1入力端子aを出力端子cに接続する。これにより、増幅回路51によって生成されたゲート駆動信号DG1が、ゲート抵抗53を介して、第1のスイッチングデバイス32のゲート端子5に与えられる。このゲート駆動信号DG1によって、第1のスイッチングデバイス32のMOSFET19が駆動制御される。

0052

過電流検出回路56によって過電流が検出されたときには、第1の切替回路52は、第2入力端子bを選択して、出力端子cを第2入力端子bに接続する。これにより、第1の切替回路52の出力端子cはハイインピーダンス状態となる。また、第2の切替回路54は、第2出力端子fを選択して、入力端子dを第2出力端子fに接続する。これにより、第2の切替回路54の入力端子dは接地される。

0053

つまり、第1のスイッチングデバイス32のゲート端子5が電流遮断抵抗55を介して接地される。この結果、第1のスイッチングデバイス32のゲート−ソース間電圧Vgsが低減され、第1のスイッチングデバイス32のMOSFET19に流れるドレイン電流ID(短絡電流)が遮断される。短絡電流の遮断速度は、電流遮断抵抗55の抵抗値r2によって変化する。電流遮断抵抗55の抵抗値r2が大きいほど、短絡電流の遮断速度が遅くなる。なお、電流遮断抵抗55の抵抗値r2は、ゲート抵抗53の抵抗値r1より大きい。この実施形態では、ゲート抵抗53の抵抗値r1は、たとえば、3.9[Ω]であり、電流遮断抵抗55の抵抗値r2は、たとえば、33[Ω]である。

0054

第1のスイッチングデバイス32のゲート端子5を接地することによって当該短絡電流が遮断されるが、遮断までに一定の時間を要する。たとえば、過電流が検出されてから10μsec(マイクロ秒)程度必要である。しかしながら、第1のスイッチングデバイス32が備える短絡耐量tsc内で遮断できないと、短絡電流IDによる熱暴走によって第1のスイッチングデバイス32が熱破壊する場合がある。

0055

そこで、この実施形態では、前述したように、MOSFET19のソース端とセンスソース端子4との間に、ソース用ワイヤ16(図2参照)の構成材料、長さおよびワイヤ径等に応じた抵抗値rを有する外部抵抗22が直列に接続されている。

0056

そのため、図5に破線で示す従来ワイヤ21のようにセンスソース端子4をMOSFET19のソース端に直接接続する場合に比べて、MOSFET19のソース−ドレイン間に過電流IDが流れたときのゲート−ソース間電圧Vgsを、当該外部抵抗22での電圧降下(−ID・r)によって低減することができる。

0057

図6は、図1のスイッチングデバイス1のゲート−ソース間電圧Vgsと短絡耐量tscとの関係を示すグラフである。具体的には、図1に示すスイッチングデバイス1と同様な構造を有する2種のデバイスの試料を作成し、一方のMOSFET19をDMOS(Double-Diffused MOSFET)として形成し、他方のMOSFET19をTMOS(Trench MOSFET)として形成して短絡試験を行った結果を示す。

0058

図6に示すように、DMOSおよびTMOSのいずれの場合でも、ゲート−ソース間電圧Vgsが下がるに従って短絡耐量tscが向上していることが分かる。したがって、図5に示すように、過電流IDが流れたときのゲート−ソース間電圧Vgsを外部抵抗22での電圧降下(−ID・r)によって低減できれば、それによって第1のスイッチングデバイス32の短絡耐量を向上させることができる。その結果、十分な余裕を持って、ゲート端子5の接地によって短絡電流IDを遮断することができる。

0059

しかも、ソース用ワイヤ16(図2参照)の構成材料、長さおよびワイヤ径等を適宜調節して外部抵抗22の抵抗値を適切に定めておくことによって、ソース−ドレイン間を流れるドレイン電流IDが比較的小さいときや定格値のときには、当該外部抵抗22における電圧降下を小さくすることができる。たとえば、この実施形態では、ドレイン電流IDが比較的低いときにはゲート−ソース間電圧Vgsが18.5V程度となり、ドレイン電流IDが定格値のときにはゲート−ソース間電圧Vgsが18.0V程度となり、ドレイン電流IDが定格値の4〜5倍のときにはゲート−ソース間電圧Vgsが16.5V程度となるように、外部抵抗22の抵抗値rをID×1/100mΩ〜5×ID×1/100mΩに定めている。これにより、ドレイン電流IDが比較的小さいときや定格値の場合に、ゲート−ソース間電圧Vgsの低下を抑制でき、スイッチング動作に必要十分な駆動電圧をMOSFET19に与えることができる。つまり、MOSFET19のスイッチング性能に与える影響が少なくて済む。

0060

また、この実施形態では、スイッチングデバイス1の電流出力用のソース用ワイヤ16を外部抵抗22として利用するので、部品点数を増やすことなく低コストで、上記した短絡耐量の向上の効果を実現することができる。

0061

さらに、この実施形態では、外部抵抗22が樹脂パッケージ2で封止されているので、スイッチングデバイス1を従来のレイアウトで実装することができる。

0062

以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。

0063

たとえば、前述の実施形態では、1つの電流遮断抵抗55を用いて短絡電流を遮断しているが、複数の電流遮断抵抗を用いて電流遮断時の遮断速度を段階的に変化させるようにしてもよい。

0064

たとえば、過電流検出時に、図5において、ゲート抵抗53を第1の電流遮断抵抗として用い、電流遮断抵抗55を第2の電流遮断抵抗として用いる場合について説明する。第2の電流遮断抵抗(電流遮断抵抗55)の抵抗値r2は、第1の電流遮断抵抗(ゲート抵抗53)の抵抗値r1より大きく設定されている。たとえば、抵抗値r1は3.9[Ω]であり、抵抗値r2は33[Ω]である。

0065

この場合には、第1の切替回路52は、図5に破線で示すように、第3入力端子gを有している。第3の入力端子gは接地されている。また、ゲート駆動回路36は、図5に破線で示すように、第1のスイッチングデバイス32のゲート−ソース間電圧Vgsを監視する電圧監視部59を備えている。

0066

過電流検出回路56によって過電流が検出されたときには、第1の切替回路52は、第2入力端子bを選択して、出力端子cを第2入力端子bに接続する。これにより、第1の切替回路52の出力端子cはハイインピーダンス状態となる。また、第2の切替回路54は、第2出力端子fを選択して、入力端子dを第2出力端子fに接続する。これにより、第2の切替回路54の入力端子dは接地される。

0067

つまり、第1のスイッチングデバイス32のゲート端子5が第2の電流遮断抵抗55を介して接地される。この結果、第1のスイッチングデバイス32のゲート−ソース間電圧Vgsが低減される。この場合、第2の電流遮断抵抗55の抵抗値は、第1の電流遮断抵抗33の抵抗値より大きく設定されているため、第1のスイッチングデバイス32のゲート端子5を第1の電流遮断抵抗33を介して接地する場合に比べて電流遮断速度は遅い。ゲート−ソース間電圧Vgsが減少し、ゲート−ソース間電圧Vgsが第1のスイッチングデバイス32のオン抵抗温度特性が負となる電圧値(この例では10[V])となると、電圧監視部59は、第1の切替回路52および第2の切替回路54に抵抗切替信号を出力する。

0068

第1の切替回路52は、電圧監視部59からの抵抗切替信号を受信すると、第3入力端子gを選択して、出力端子cを第3入力端子gに接続する。第2の切替回路54は、電圧監視部59からの抵抗切替信号を受信すると、第1出力端子eを選択して、入力端子dを第1出力端子eに接続する。これにより、第1のスイッチングデバイス32のゲート端子5は、第1の電流遮断抵抗33を介して接地され、ゲート−ソース間電圧Vgsが低減される。第1の電流遮断抵抗33の抵抗値は、第2の電流遮断抵抗55の抵抗値より小さいため、電流遮断速度が速くなる。

0069

また、前述の実施形態では、部品点数を増やさない関係上、ソース用ワイヤ16を外部抵抗22として用いたが、たとえば、樹脂パッケージ2内に金属板等からなるアイランドを別途設け、当該アイランドを中継地点として、センスソース端子4とソースパッド13との間を少なくとも2本のワイヤで接続してもよい。

0070

また、前述の実施形態では、本発明をインバータ回路に適用した場合について説明したが、コンバータ回路等のインバータ回路以外の電子回路にも本発明を適用することができる。

0071

図7図10は、本発明の一実施例に係るスイッチングデバイスが適用された半導体モジュールを示している。

0072

図7は、半導体モジュールの構成を説明するための平面図であり、天板を取り除いた状態が示されている。図8は、図7のVIII−VIII線に沿う図解的な断面図である。図9は、図7のIX−IX線に沿う図解的な断面図である。

0073

半導体モジュール61は、放熱板62と、ケース63と、ケース63に組み付けられた複数の端子とを含んでいる。複数の端子は、第1電源端子(この例では正極側電源端子)Pと、第2電源端子(この例では負極側電源端子)Nと、第1出力端子OUT1とおよび第2出力端子OUT2とを含んでいる。さらに、複数の端子は、第1ソースセンス端子SS1と、第1ゲート端子G1と、第2ソースセンス端子SS2と、第2ゲート端子G2とを含んでいる。第1出力端子OUT1と第2出力端子OUT2とを総称する場合には、「出力端子OUT」ということにする。

0074

説明の便宜上、以下では、図7に示した+X方向、−X方向、+Y方向および−Y方向と、図8に示した+Z方向および−Z方向とを用いることがある。+X方向および−X方向は、平面視略矩形のケース63(放熱板62)の長辺に沿う2つの方向であり、これらを総称するときには単に「X方向」という。+Y方向および−Y方向はケース63の短辺に沿う2つの方向であり、これらを総称するときには単に「Y方向」という。+Z方向および−Z方向は放熱板62の法線に沿う2つの方向であり、これらを総称するときには単に「Z方向」という。放熱板62を水平面においたとき、X方向およびY方向は互いに直交する2つの水平な直線(X軸およびY軸)に沿う2つの水平方向(第1水平方向および第2水平方向)となり、Z方向は鉛直な直線(Z軸)に沿う鉛直方向(高さ方向)となる。

0075

放熱板62は、平面視長方形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱板62は、銅で構成された銅板であってもよい。この銅板は、表面にニッケルめっき層が形成されたものであってもよい。放熱板62の−Z方向側の表面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。

0076

ケース63は、略直方体形状に形成されており、樹脂材料で構成されている。特に、PPS(ポリフェニレンサルファイド)等の耐熱性樹脂を用いることが好ましい。ケース63は、平面視において放熱板62とほぼ同じ大きさの矩形をなしており、放熱板62の一表面(+Z方向側表面)に固定された枠部64と、この枠部64に固定された天板(図示略)とを備えている。天板は、枠部64の一方側(+Z方向側)を閉鎖し、枠部64の他方側(−Z方向側)を閉鎖する放熱板62の一表面と対向している。これにより、放熱板62、枠部64および天板によって、回路収容空間がケース63の内部に区画されている。この実施形態では、枠部64と前記複数の端子とは、同時成形により作られている。

0077

枠部64は、一対の側壁66,67と、これら一対の側壁66,67の両端をそれぞれ結合する一対の端壁68,69とを備えている。枠部64の+Z方向側表面における4つのコーナ部には、外方に向かって開放した凹部70が形成されている。各凹部70の外方開放部と反対側にある壁は内方に突出するように湾曲している。凹部70の底壁には、底壁を貫通する取付用貫通孔71が形成されている。取付用貫通孔71には、筒状金属部材72が嵌め込まれた状態で固定されている。放熱板62には、各取付用貫通孔71に連通する取付用貫通孔(図示略)が形成されている。半導体モジュール61は、ケース63および放熱板62の取付用貫通孔71を挿通するボルト(図示略)によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔71を利用して、前述のヒートシンク等の冷却手段が取り付けられてもよい。

0078

端壁69の外面には、第1電源端子P用端子台73と第2電源端子N用の端子台74とが形成されている。平面視において、端子台73は、端壁69の長さ方向中央に対して+Y方向側に配置されており、端子台74は、端壁69の長さ方向中央に対して−Y方向側に配置されている。これらの端子台73,74は、端壁69と一体的に形成されている。

0079

端壁68の外面には、第1出力端子OUT1用の端子台75と第2出力端子OUT2用の端子台76とが形成されている。平面視において、端子台75は、端壁68の長さ方向中央に対して+Y方向側に配置されており、端子台76は、端壁68の長さ方向中央に対して−Y方向側に配置されている。これらの端子台75,76は、端壁68と一体的に形成されている。各端子台73,74,75,76には、それぞれナット(図示略)がそのねじ穴中心軸線がZ方向に一致する姿勢埋設されている。

0080

端子台73の表面(+Z方向側表面)には、第1電源端子Pが配置されている。端子台74の表面(+Z方向側表面)には、第2電源端子Nが配置されている。端子台75の表面(+Z方向側表面)には、第1出力端子OUT1が配置されている。端子台76の表面(+Z方向側表面)には、第2出力端子OUT2が配置されている。

0081

第1電源端子P、第2電源端子N、第1出力端子OUT1および第2出力端子OUT2は、それぞれ、金属板(たとえば、銅板にニッケルめっきを施したもの)を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース63の内部の回路に電気的に接続されている。第1電源端子P、第2電源端子N、第1出力端子OUT1および第2出力端子OUT2の各先端部は、それぞれ端子台73,74,75,76上に引き出されている。第1電源端子P、第2電源端子N、第1出力端子OUT1および第2出力端子OUT2の各先端部は、それぞれ端子台73,74,75,76の表面に沿うように形成されている。第1電源端子P、第2電源端子N、第1出力端子OUT1および第2出力端子OUT2の各先端部には、挿通孔83d,84d,85d,86dが形成されている。これらの挿通孔83d,84d,85d,86dを挿通し、前述のナットにねじ嵌められるボルトを用いることにより、半導体モジュール61の取付対象側に備えられるバスバーに対して端子P,N,OUT1,OUT2を接続できる。

0082

一方の側壁67には、第1ソースセンス端子SS1、第1ゲート端子G1等が取り付けられている。これらの端子SS1,G1の先端部は、側壁67の表面(+Z方向側表面)からケース63の外方(+Z方向)に突出している。第1ソースセンス端子SS1および第1ゲート端子G1は、側壁67の−X方向側端と長さ方向(X方向)中央との間において、X方向に間隔をおいて配置されている。

0083

他方の側壁66には、第2ゲート端子G2および第2ソースセンス端子SS2が取り付けられている。これらの端子G2,SS2の先端部は、側壁66の表面(+Z方向側表面)からケース63の外方(+Z方向)に突出している。第2ゲート端子G2および第2ソースセンス端子SS2は、側壁66の長さ方向(X方向)中央と+X方向側端との間において、X方向に間隔をおいて配置されている。ソースセンス端子SS1,SS2およびゲート端子G1,G2は、それぞれ、横断面矩形金属棒(たとえば、銅の棒状体にニッケルめっきを施したもの)に曲げ加工を施して作成されたものであり、ケース63の内部の回路に電気的に接続されている。

0084

第1電源端子Pは、端子台73の表面に沿う先端部83aと、先端部83aに対して−Z方向側において先端部83aと平行に配置された基部83bと、先端部83aと基部83bとを連結する立上部とを含む。立上部は、基部83bの−Y方向側縁部と先端部83aの−Y方向側縁部とを連結している。第1電源端子Pの基部83bの大部分と立上部とは、端壁69および端子台73の内部に埋め込まれている。基部83bの−X方向側端部には、ケース63の内方に向かって突出する櫛歯状端子83cが形成されている。

0085

第2電源端子Nは、端子台74の表面に沿う先端部84aと、先端部84aに対して−Z方向側において先端部84aと平行に配置された基部84bと、先端部84aと基部84bとを連結する立上部とを含む。立上部は、基部84bの+Y方向側縁部と先端部84aの+Y方向側縁部とを連結している。第2電源端子Nの基部84bの大部分と立上部とは、端壁69および端子台74の内部に埋め込まれている。基部84bの−X方向側端部には、ケース63の内方に向かって突出する櫛歯状端子84cが形成されている。

0086

第1出力端子OUT1は、端子台75の表面に沿う先端部85aと、先端部85aに対して−Z方向側において先端部85aと平行に配置された基部85bと、先端部85aと基部85bとを連結する立上部とを含む。立上部は、基部85bの−Y方向側縁部と先端部85aの−Y方向側縁部とを連結している。第1出力端子OUT1の基部85bの大部分と立上部とは、端壁68および端子台75の内部に埋め込まれている。基部85bの+X方向側端部には、ケース63の内方に向かって突出する櫛歯状端子85cが形成されている。

0087

第2出力端子OUT2は、端子台76の表面に沿う先端部86aと、先端部86aに対して−Z方向側において先端部86aと平行に配置された基部86bと、先端部86aと基部86bとを連結する立上部とを含む。立上部は、基部86bの+Y方向側縁部と先端部86aの+Y方向側縁部とを連結している。第2出力端子OUT2の基部86bの大部分と立上部とは、端壁68および端子台76の内部に埋め込まれている。基部86bの+X方向側端部には、ケース63の内方に向かって突出する櫛歯状端子86cが形成されている。

0088

第1ソースセンス端子SS1は、X方向から見てクランク状であり、それらの中間部分は側壁67に埋め込まれている。第1ソースセンス端子SS1の基端部は、ケース63内に配置されている。第1ソースセンス端子SS1の先端部は、側壁67の表面から+Z方向に突出している。

0089

第1ゲート端子G1は、X方向から見てクランク状であり、それらの中間部分は側壁67に埋め込まれている。第1ゲート端子G1の基端部は、ケース63内に配置されている。第1ゲート端子G1の先端部は側壁67の表面から+Z方向に突出している。

0090

第2ソースセンス端子SS2は、X方向から見てクランク状であり、それらの中間部分は側壁66に埋め込まれている。第2ソースセンス端子SS2の基端部は、ケース63内に配置されている。第2ソースセンス端子SS2の先端部は、側壁66の表面から+Z方向に突出している。

0091

第2ゲート端子G2は、X方向から見てクランク状であり、それらの中間部分は側壁66に埋め込まれている。第2ゲート端子G2の基端部は、ケース63内に配置されている。第2ゲート端子G2の先端部は、側壁66の表面から+Z方向に突出している。

0092

放熱板62の表面(+Z方向側表面)における枠部4に囲まれた領域には、第1アッセンブリ100と第2アッセンブリ200とがX方向に並べて配置されている。第1アッセンブリ100が電源端子P,N側に配置され、第2アッセンブリ200が出力端子OUT側に配置されている。第1アッセンブリ100は、上アームハイサイド)回路の半分と下アーム(ローサイド)回路の半分とを構成している。第2アッセンブリ200は、上アーム回路の残りの半分と下アーム回路の残りの半分とを構成している。

0093

第1アッセンブリ100は、第1絶縁基板101と、複数の第1スイッチング素子Tr1と、複数の第1ダイオード素子Di1と、複数の第2スイッチング素子Tr2と、複数の第2ダイオード素子Di2とを含む。

0094

第1絶縁基板101は、平面視で略矩形であり、4辺が放熱板62の4辺とそれぞれ平行な姿勢で、放熱板62の表面に接合されている。第1絶縁基板101の放熱板62側の表面(−Z方向側表面)には、第1接合用導体層102(図8参照)が形成されている。この第1接合用導体層102がハンダ層131を介して放熱板62に接合されている。

0095

第1絶縁基板101の放熱板62とは反対側の表面(+Z方向側表面)には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第1素子接合用導体層103と、第1ゲート端子用導体層104と、第1ソースセンス端子用導体層105とを含む。下アーム回路用の複数の導体層は、第2素子接合用導体層106と、N端子用導体層107と、第2ゲート端子用導体層108と、第2ソースセンス端子用導体層109とを含む。

0096

この実施形態では、第1絶縁基板101は、AlNからなる。第1絶縁基板101として、たとえば、セラミックスの両面に銅箔直接接合した基板(DBC:Direct Bonding Copper)を用いることができる。第1絶縁基板101として、DBC基板を用いた場合には、その銅箔により各導体層102〜109を形成できる。

0097

第1素子接合用導体層103は、第1絶縁基板101の表面における+Y方向側の辺寄りに配置され、平面視でX方向に長い矩形状である。第1素子接合用導体層103は、その+X方向側端部に、−Y方向に延びた突出部を有する。N端子用導体層107は、第1絶縁基板101の表面における−Y方向側の辺寄りに配置され、平面視でX方向に長い矩形状である。N端子用導体層107は、その+X方向側端部に、第1素子接合用導体層103の突出部に向かって延びた突出部を有する。第2素子接合用導体層106は、平面視で、第1素子接合用導体層103とN端子用導体層107と第1絶縁基板101の−X方向側の辺とによって囲まれた領域に配置され、平面視でX方向に長い矩形状である。

0098

第1ゲート端子用導体層104は、第1素子接合用導体層103と第1絶縁基板101の+Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。第1ソースセンス端子用導体層105は、第1ゲート端子用導体層104と第1絶縁基板101の+Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。

0099

第2ゲート端子用導体層108は、N端子用導体層107と第1絶縁基板101の−Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。第2ソースセンス端子用導体層109は、第2ゲート端子用導体層108と第1絶縁基板101の−Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。

0100

第1電源端子Pの櫛歯状端子83cは、第1素子接合用導体層103の表面の+X方向側端部に接合されている。第2電源端子Nの櫛歯状端子84cは、N端子用導体層107の表面の+X方向側端部に接合されている。第1電源端子Pの端子が櫛歯状端子83cのような櫛歯状となっているので、第1電源端子Pを第1素子接合用導体層103に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子83cの先端に押し当てて、容易に櫛歯状端子83cを第1素子接合用導体層103に超音波接合できる。また、第2電源端子Nの端子が櫛歯状端子84cのような櫛歯状となっているので、第2電源端子NをN端子用導体層107に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子84cの先端に押し当てて、容易に櫛歯状端子84cをN端子用導体層107に超音波接合できる。第2ゲート端子G2の基端部は、第2ゲート端子用導体層108に接合されている。第2ソースセンス端子SS2の基端部は、第2ソースセンス端子用導体層109に接合されている。これらの接合は、超音波溶接によって行われてもよい。

0101

第1素子接合用導体層103の表面には、複数の第1スイッチング素子Tr1のドレイン電極がハンダ層132(図8参照)を介して接合されているとともに複数の第1ダイオード素子Di1のカソード電極がハンダ層133を介して接合されている。各第1スイッチング素子Tr1は、第1素子接合用導体層103に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第1ダイオード素子Di1は、第1素子接合用導体層103に接合されている面とは反対側の表面にアノード電極を有している。

0102

第1素子接合用導体層103の表面の+Y方向側の辺寄りに、5つの第1ダイオード素子Di1がX方向に間隔をおいて並んで配置されている。また、第1素子接合用導体層93の−Y方向側の辺と5つの第1ダイオード素子Di1との間に、5つの第1スイッチング素子Tr1が、X方向に間隔をおいて並んで配置されている。5つの第1スイッチング素子Tr1は、Y方向に関して、5つの第1ダイオード素子Di1と位置整合している。

0103

Y方向に位置整合している第1スイッチング素子Tr1および第1ダイオード素子Di1は、平面視において、略Y方向に延びた第1接続金属部材110によって、第2素子接合用導体層106に接続されている。第1接続金属部材110は、基端部が半田134を介して第2素子接合用導体層106に接合され、先端部が+Z方向に延びたブロック状の立上部と、立上部の先端部から+Y方向に延び、第1スイッチング素子Tr1および第1ダイオード素子Di1の上方に配置された板状の横行部とからなる。横行部の先端部は半田135を介して第1ダイオード素子Di1のアノード電極に接合され、横行部の長さ中間部は半田136を介して第1スイッチング素子Tr1のソース電極に接合されている。第1接続金属部材110の幅(X方向の長さ)は、第1スイッチング素子Tr1の幅(X方向の長さ)よりも短い。平面視において、第1接続金属部材110の横行部は、第1スイッチング素子Tr1の幅の中間部を通っている。

0104

各第1スイッチング素子Tr1のゲート電極は、ワイヤ111によって、第1ゲート端子用導体層104に接続されている。各第1接続金属部材110は、ワイヤ112によって、第1ソースセンス端子用導体層105に接続されている。つまり、各第1スイッチング素子Tr1のソ−ス電極は、半田136、第1接続金属部材110およびワイヤ112を介して、第1ソースセンス端子用導体層105に接続されている。

0105

第2素子接合用導体層106の表面には、複数の第2スイッチング素子Tr2のドレイン電極がハンダ層137(図8参照)を介して接合されているとともに複数の第2ダイオード素子Di2のカソード電極がハンダ層138を介して接合されている。各第2スイッチング素子Tr2は、第2素子接合用導体層106に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第2ダイオード素子Di2は、第2素子接合用導体層106に接合されている面とは反対側の表面にアノード電極を有している。

0106

第2素子接合用導体層106の表面の−Y方向側の辺寄りに、5つの第2スイッチング素子Tr2が、X方向に間隔をおいて並んで配置されている。また、第2素子接合用導体層106の+Y方向側の辺と5つの第2スイッチング素子Tr2との間に、5つの第2ダイオード素子Di2が、X方向に間隔をおいて並んで配置されている。5つの第2ダイオード素子Di2は、Y方向に関して、5つの第2スイッチング素子Tr2と位置整合している。また、5つの第2ダイオード素子Di2は、Y方向に関して、5つの第1スイッチング素子Tr1とも位置整合している。

0107

Y方向に位置整合している第2スイッチング素子Tr2および第2ダイオード素子Di2は、平面視において、略Y方向に延びた第2接続金属部材120によって、N端子用導体層107に接続されている。第2接続金属部材120は、基端部が半田139を介してN端子用導体層107に接合され、先端部が+Z方向に延びたブロック状の立上部と、立上部の先端部から+Y方向に延び、第2スイッチング素子Tr2および第2ダイオード素子Di2の上方に配置された板状の横行部とからなる。横行部の先端部は半田140を介して第2ダイオード素子Di2のアノード電極に接合され、横行部の長さ中間部は半田141を介して第2スイッチング素子Tr2のソース電極に接合されている。第2接続金属部材120の幅(X方向の長さ)は、第2スイッチング素子Tr2の幅(X方向の長さ)よりも短い。平面視において、第2接続金属部材120の横行部は、第2スイッチング素子Tr2の幅の中間部を通っている。

0108

各第2スイッチング素子Tr2のゲート電極は、ワイヤ121によって、第2ゲート端子用導体層108に接続されている。N端子用導体層107は、ワイヤ122によって、第2ソースセンス端子用導体層109に接続されている。つまり、各第2スイッチング素子Tr2のソ−ス電極は、半田141、第2接続金属部材120、N端子用導体層107およびワイヤ122を介して、第2ソースセンス端子用導体層109に接続されている。

0109

第2アッセンブリ200は、第2絶縁基板201と、複数の第3スイッチング素子Tr3と、複数の第3ダイオード素子Di3と、複数の第4スイッチング素子Tr4と、複数の第4ダイオード素子Di4とを含む。

0110

第2絶縁基板201は、平面視で略矩形であり、4辺が放熱板62の4辺とそれぞれ平行な姿勢で、放熱板62の表面に接合されている。第2絶縁基板201の放熱板62側の表面(−Z方向側表面)には、第2接合用導体層202(図9参照)が形成されている。この第2接合用導体層がハンダ層231を介して放熱板62に接合されている。

0111

第2絶縁基板201の放熱板62とは反対側の表面(+Z方向側表面)には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第3素子接合用導体層203と、第3ゲート端子用導体層204と、第3ソースセンス端子用導体層205とを含む。下アーム回路用の複数の導体層は、第4素子接合用導体層206と、ソース用導体層207と、第4ゲート端子用導体層208と、第4ソースセンス端子用導体層209とを含む。

0112

この実施形態では、第2絶縁基板201は、AlNからなる。第2絶縁基板201として、たとえば、セラミックスの両面に銅箔を直接接合した基板(DBC:Direct Bonding Copper)を用いることができる。第2絶縁基板201として、DBC基板を用いた場合には、その銅箔により各導体層202〜209を形成できる。

0113

第3素子接合用導体層203は、第2絶縁基板201の表面における+Y方向側の辺寄りに配置され、平面視でX方向に長い矩形状である。第3素子接合用導体層203は、その−X方向側端部に、+Y方向に延びた突出部を有する。ソース用導体層207は、第2絶縁基板201の表面における−Y方向側の辺寄りに配置され、平面視でX方向に長い矩形状である。第4素子接合用導体層206は、平面視でT字状であり、第3素子接合用導体層203とソース用導体層207との間に配置され、平面視でX方向に長い矩形状の素子接合部206aと、第2絶縁基板201の−X方向側の辺に沿って延びた出力端子接合部206bとを含む。素子接合部206aの−X方向側端部が、出力端子接合部206bの長さ中央部に連結されている。

0114

第3ゲート端子用導体層204は、第3素子接合用導体層203と第2絶縁基板201の+Y方向側の辺との間に配置され、平面視でX方向に細長い矩形状である。第3ソースセンス端子用導体層205は、第3ゲート端子用導体層204と第2絶縁基板201の+Y方向側の辺との間に配置され、平面視でX方向に細長い矩形状である。

0115

第4ゲート端子用導体層208は、ソース用導体層207と第2絶縁基板201の−Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。第4ソースセンス端子用導体層209は、第4ゲート端子用導体層208と第2絶縁基板201の−Y方向側の辺との間に配置され、平面視でX方向に細長い矩形である。

0116

第1出力端子OUT1の櫛歯状端子85cおよび第2出力端子OUT2の櫛歯状端子86cは、第4素子接合用導体層206の出力端子接合部206bの表面に接合されている。第1出力端子OUT1の端子が櫛歯状端子85cのような櫛歯状となっているので、第1出力端子OUT1を出力端子接合部206bに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子85cの先端に押し当てて、容易に櫛歯状端子85cを出力端子接合部206bに超音波接合できる。また、第2出力端子OUT2の端子が櫛歯状端子86cのような櫛歯状となっているので、第2出力端子OUT2を出力端子接合部206bに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子86cの先端に押し当てて、容易に櫛歯状端子86cを出力端子接合部206に超音波接合できる。第1ゲート端子G1の基端部は、第3ゲート端子用導体層204に接合されている。第1ソースセンス端子SS1の基端部は、第3ソースセンス端子用導体層205に接合されている。これらの接合は、超音波溶接によって行われてもよい。

0117

第3素子接合用導体層203の表面には、複数の第3スイッチング素子Tr3のドレイン電極がハンダ層232(図9参照)を介して接合されているとともに複数の第3ダイオード素子Di3のカソード電極がハンダ層233を介して接合されている。各第3スイッチング素子Tr3は、第3素子接合用導体層203に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第3ダイオード素子Di3は、第3素子接合用導体層203に接合されている面とは反対側の表面にアノード電極を有している。

0118

第3素子接合用導体層203の表面の+Y方向側の辺寄りに、5つの第3ダイオード素子Di3がX方向に間隔をおいて並んで配置されている。また、第3素子接合用導体層203の−Y方向側の辺と5つの第3ダイオード素子Di3との間に、5つの第3スイッチング素子Tr3が、X方向に間隔をおいて並んで配置されている。5つの第3スイッチング素子Tr3は、Y方向に関して、5つの第3ダイオード素子Di3と位置整合している。

0119

Y方向に位置整合している第3スイッチング素子Tr3および第3ダイオード素子Di3は、平面視において、略Y方向に延びた第3接続金属部材210によって、第4素子接合用導体層206に接続されている。第3接続金属部材210は、基端部が半田234を介して第4素子接合用導体層206に接合され、先端部が+Z方向に延びたブロック状の立上部と、立上部の先端部から+Y方向に延び、第3スイッチング素子Tr3および第3ダイオード素子Di3の上方に配置された板状の横行部とからなる。横行部の先端部は半田235を介して第3ダイオード素子Di3のアノード電極に接合され、横行部の長さ中間部は半田236を介して第3スイッチング素子Tr3のソース電極に接合されている。第3接続金属部材210の幅(X方向の長さ)は、第3スイッチング素子Tr3の幅(X方向の長さ)よりも短い。平面視において、第3接続金属部材210の横行部は、第3スイッチング素子Tr3の幅の中間部を通っている。

0120

各第3スイッチング素子Tr3のゲート電極は、ワイヤ211によって、第3ゲート端子用導体層204に接続されている。各第3接続金属部材210は、ワイヤ212によって、第3ソースセンス端子用導体層205に接続されている。つまり、各第3スイッチング素子Tr3のソ−ス電極は、半田236、第3接続金属部材210およびワイヤ212を介して、第3ソースセンス端子用導体層205に接続されている。

0121

第4素子接合用導体層206の表面には、複数の第4スイッチング素子Tr4のドレイン電極がハンダ層237(図9参照)を介して接合されているとともに複数の第4ダイオード素子Di4のカソード電極がハンダ層238を介して接合されている。各第4スイッチング素子Tr4は、第4素子接合用導体層206に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第4ダイオード素子Di4は、第4素子接合用導体層206に接合されている面とは反対側の表面にアノード電極を有している。

0122

第4素子接合用導体層206の表面の−Y方向側の辺寄りに、5つの第4スイッチング素子Tr4が、X方向に間隔をおいて並んで配置されている。また、第4素子接合用導体層206の+Y方向側の辺と5つの第4スイッチング素子Tr4との間に、5つの第4ダイオード素子Di4が、X方向に間隔をおいて並んで配置されている。5つの第4ダイオード素子Di4は、Y方向に関して、5つの第4スイッチング素子Tr4と位置整合している。また、5つの第4ダイオード素子Di4は、Y方向に関して、5つの第3スイッチング素子Tr3とも位置整合している。

0123

Y方向に位置整合している第4スイッチング素子Tr4および第4ダイオード素子Di4は、平面視において、略Y方向に延びた第4接続金属部材220によって、ソース用導体層207に接続されている。第4接続金属部材220は、基端部が半田239を介してソース用導体層207に接合され、先端部が+Z方向に延びたブロック状の立上部と、立上部の先端部から+Y方向に延び、第4スイッチング素子Tr4および第4ダイオード素子Di4の上方に配置された板状の横行部とからなる。横行部の先端部は半田240を介して第4ダイオード素子Di4のアノード電極に接合され、横行部の長さ中間部は半田241を介して第4スイッチング素子Tr4のソース電極に接合されている。第4接続金属部材220の幅(X方向の長さ)は、第4スイッチング素子Tr4の幅(X方向の長さ)よりも短い。平面視において、第4接続金属部材220の横行部は、第4スイッチング素子Tr4の幅の中間部を通っている。

0124

各第4スイッチング素子Tr4のゲート電極は、ワイヤ221によって、第4ゲート端子用導体層208に接続されている。

0125

第2アッセンブリ200の第3素子接合用導体層203は、第1アッセンブリ100の第1素子接合用導体層103に、第1導体層接続部材91によって接続されている。第1導体層接続部材91は、平面視でH形の板状体からなり、第3素子接合用導体層203と第1素子接合用導体層103とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第1素子接合用導体層103と第3素子接合用導体層203を第1導体層接続部材91で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第1導体層接続部材91が、平面視でH形で、端子が櫛歯状となっているので、例えば第1導体層接続部材91を第1素子接合用導体層103に接合するにあたり、超音波接合用のヘッドを第1導体層接続部材91の先端に押し当てて、容易に第1導体層接続部材91を第1素子接合用導体層103に超音波接合できる。

0126

第2アッセンブリ200の第4素子接合用導体層206は、第1アッセンブリ100の第2素子接合用導体層106に、第2導体層接続部材92によって接続されている。第2導体層接続部材92は、平面視でH形の板状体からなり、第4素子接合用導体層206と第2素子接合用導体層106とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第2素子接合用導体層106と第4素子接合用導体層206を第2導体層接続部材92で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第2導体層接続部材92が、平面視でH形で、端子が櫛歯状となっているので、例えば第2導体層接続部材92を第2素子接合用導体層106に接合するにあたり、超音波接合用のヘッドを第2導体層接続部材92の先端に押し当てて、容易に第2導体層接続部材92を第2素子接合用導体層106に超音波接合できる。

0127

第2アッセンブリ200のソース用導体層207は、第1アッセンブリ100のN端子用導体層107に、第3導体層接続部材93によって接続されている。第3導体層接続部材93は、平面視でH形の板状体からなり、ソース用導体層207とN端子用導体層107とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。N端子用導体層107とソース用導体層207を第3導体層接続部材93で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第3導体層接続部材93が、平面視でH形で、端子が櫛歯状となっているので、例えば第3導体層接続部材93をN端子用導体層107に接合するにあたり、超音波接合用のヘッドを第3導体層接続部材93の先端に押し当てて、容易に第3導体層接続部材93をN端子用導体層107に超音波接合できる。

0128

第2アッセンブリ200の第3ゲート端子用導体層204は、第1アッセンブリ100の第1ゲート端子用導体層104に、ワイヤ94を介して接続されている。第2アッセンブリ200の第3ソースセンス端子用導体層205は、第1アッセンブリ100の第1ソースセンス端子用導体層105に、ワイヤ95を介して接続されている。

0129

第2アッセンブリ200の第4ゲート端子用導体層208は、第1アッセンブリ100の第2ゲート端子用導体層108に、ワイヤ96を介して接続されている。

0130

図10は、半導体モジュール61の電気的構成を説明するための電気回路図である。図10においては、2つの出力端子OUT1,OUT2を、1つの出力端子OUTとして示している。

0131

第1アッセンブリ100に備えられた複数の第1スイッチング素子Tr1および複数の第1ダイオード素子Di1ならびに第2アッセンブリ200に備えられた複数の第3スイッチング素子Tr3および複数の第3ダイオード素子Di3は、第1電源端子Pと出力端子OUTとの間に並列に接続されて、上アーム回路(ハイサイド回路)301を形成している。第1アッセンブリ100に備えられた複数の第2スイッチング素子Tr2および複数の第2ダイオード素子Di2ならびに第2アッセンブリ200に備えられた複数の第4スイッチング素子Tr4および複数の第4ダイオード素子Di4は、出力端子OUTと第2電源端子Nとの間に接続されて、下アーム回路(ローサイド回路)302を形成している。

0132

上アーム回路301と下アーム回路302とは、第1電源端子Pと第2電源端子Nとの間に直列に接続されており、上アーム回路301と下アーム回路302との接続点303に出力端子OUTが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路(半導体モジュール1)を電源に複数個(たとえば3個)並列に接続することにより、複数相(たとえば3相)のブリッジ回路を構成することができる。

0133

第1〜第4スイッチング素子Tr1〜Tr4は、この実施形態では、Nチャンネル型DMOS(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第1〜第4スイッチング素子Tr1〜Tr4は、SiC半導体デバイスで構成された高速スイッチング型のMOSFET(SiC−DMOS)である。

0134

また、第1〜第4ダイオード素子Di1〜Di4は、この実施形態では、ショットキーバリアダイオード(SBD)で構成されている。とくに、この実施形態では、第1〜第4ダイオード素子Di1〜Di4は、SiC半導体デバイス(SiC−SBD)で構成されている。

0135

各第1スイッチング素子Tr1には、第1ダイオード素子Di1が並列に接続されている。各第3スイッチング素子Tr3には、第3ダイオード素子Di3が並列に接続されている。各第1スイッチング素子Tr1および各第3スイッチング素子Tr3のドレインならびに各第1ダイオード素子Di1および各第3ダイオード素子Di3のカソードは、第1電源端子Pに接続されている。

0136

複数の第1ダイオード素子Di1のアノードは、対応する第1スイッチング素子Tr1のソースに接続され、第1スイッチング素子Tr1のソースが、出力端子OUTに接続されている。同様に、複数の第3ダイオード素子Di3のアノードは、対応する第3スイッチング素子Tr3のソースに接続され、第3スイッチング素子Tr3のソースが、出力端子OUTに接続されている。

0137

複数の第1ダイオード素子Di1および複数の第3ダイオード素子Di3のゲートは、第1ゲート端子G1に接続されている。複数の第1スイッチング素子Tr1および複数の第3スイッチング素子Tr3のソースは、第1ソースセンス端子SS1にも接続されている。

0138

第1スイッチング素子Tr1のソースは、半田136、第1接続金属部材110、ワイヤ112、第1ソースセンス端子用導体層105、ワイヤ95および第3ソースセンス端子用導体層205を介して、第1ソースセンス端子SS1に接続されている。したがって、第1スイッチング素子Tr1のソースと第1ソースセンス端子SS1の間には、半田136および第1接続金属部材110によって形成される電流経路に寄生している抵抗(外部抵抗)R1を含む配線抵抗が存在する。この実施形態では、第1スイッチング素子Tr1のソースと第1ソースセンス端子SS1の間の配線抵抗は、第1スイッチング素子Tr1のソースにワイヤ112の一端を直接接続する場合に比べて、外部抵抗R1の分だけ大きい。

0139

また、第3スイッチング素子Tr3のソースは、半田236、第3接続金属部材210、ワイヤ212および第3ソースセンス端子用導体層205を介して、第1ソースセンス端子SS1に接続されている。したがって、第3スイッチング素子Tr3のソースと第1ソースセンス端子SS1の間には、半田236および第3接続金属部材210によって形成される電流経路に寄生している抵抗(外部抵抗)R3を含む配線抵抗が存在する。この実施形態では、第3スイッチング素子Tr3のソースと第1ソースセンス端子SS1の間の配線抵抗は、第3スイッチング素子Tr3のソースにワイヤ212の一端を直接接続する場合に比べて、外部抵抗R3の分だけ大きい。

0140

各第2スイッチング素子Tr2には、第2ダイオード素子Di2が並列に接続されている。各第4スイッチング素子Tr4には、第4ダイオード素子Di4が並列に接続されている。各第2スイッチング素子Tr2および各第4スイッチング素子Tr4のドレインならびに各第2ダイオード素子Di2および各第4ダイオード素子Di4のカソードは、出力端子OUTに接続されている。

0141

複数の第2ダイオード素子Di2のアノードは、対応する第2スイッチング素子Tr2のソースに接続され、第2スイッチング素子Tr2のソースが、第2電源端子Nに接続されている。同様に、複数の第4ダイオード素子Di4のアノードは、対応する第4スイッチング素子Tr4のソースに接続され、第4スイッチング素子Tr4のソースが、第2電源端子Nに接続されている。

0142

複数の第2ダイオード素子Di2および複数の第4ダイオード素子Di4のゲートは、第2ゲート端子G2に接続されている。複数の第2スイッチング素子Tr2および複数の第4スイッチング素子Tr4のソースは、第2ソースセンス端子SS2にも接続されている。

0143

第2スイッチング素子Tr2のソースは、半田141、第2接続金属部材120、N端子用導体層107、ワイヤ122および第2ソースセンス端子用導体層109を介して、第2ソースセンス端子SS2に接続されている。したがって、第2スイッチング素子Tr2のソースと第2ソースセンス端子SS2の間には、半田141、第2接続金属部材120およびN端子用導体層107によって形成される電流経路に寄生している抵抗(外部抵抗)R2を含む配線抵抗が存在する。この実施形態では、第2スイッチング素子Tr2のソースと第2ソースセンス端子SS2の間の配線抵抗は、第2スイッチング素子Tr2のソースにワイヤ212の一端を直接接続する場合に比べて、外部抵抗R2の分だけ大きい。

0144

また、第4スイッチング素子Tr4のソースは、半田241、第4接続金属部材220、ソース用導体層207、第3導体層接続部材93、N端子用導体層107、ワイヤ122および第2ソースセンス端子用導体層109を介して、第2ソースセンス端子SS2に接続されている。したがって、第4スイッチング素子Tr4のソースと第4ソースセンス端子SS2の間には、半田241、第4接続金属部材220、第3導体層接続部材93およびN端子用導体層107によって形成される電流経路に寄生している抵抗(外部抵抗)R4を含む配線抵抗が存在する。この実施形態では、第4スイッチング素子Tr4のソースと第2ソースセンス端子SS2の間の配線抵抗は、第4スイッチング素子Tr4のソースと第2ソースセンス端子用導体層109とをワイヤによって直接に接続する場合に比べて、外部抵抗R4の分だけ大きい。

0145

なお、N端子用導体層107をワイヤ122によって第2ソースセンス端子用導体層109に接続する代わりに、図8に2点鎖線で示すように、各第2接続金属部材120をワイヤ122Aによって第2ソースセンス端子用導体層109に接続してもよい。この場合には、図9に2点鎖線で示すように、各第4接続金属部材220をワイヤ122Bによって第4ソースセンス端子用導体層209に接続するとともに、第4ソースセンス端子用導体層209を図示しないワイヤによって第2ソースセンス端子用導体層109に接続すればよい。

0146

本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

0147

この出願は、2013年11月20日に日本国特許庁提出された特願2013−240105号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。

0148

1スイッチングデバイス
2樹脂パッケージ
3ソース端子
4センスソース端子
5ゲート端子
6ドレイン端子
11半導体チップ
12ドレインパッド
13ソースパッド
14ゲートパッド
16ソース用ワイヤ
17センスソース用ワイヤ
19MOSFET
22,R1〜R4外部抵抗
31インバータ回路
32 第1のスイッチングデバイス
33 第2のスイッチングデバイス
34 第3のスイッチングデバイス
35 第4のスイッチングデバイス
40 制御部
41電源
42負荷
51増幅回路
52 第1の切替回路
53ゲート抵抗
54 第2の切替回路
55電流遮断抵抗
56過電流検出回路
57電流検出用抵抗
58比較回路
59電圧監視部
61半導体モジュール
Tr1〜Tr4スイッチング素子
Di1〜Di4 Di1〜Di4

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