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技術 半導体装置および半導体装置の製造方法

出願人 富士電機株式会社
発明者 齋藤隆荻野正明望月英司高橋良和
出願日 2014年3月17日 (6年8ヶ月経過) 出願番号 2015-508330
公開日 2017年2月16日 (3年9ヶ月経過) 公開番号 WO2014-156791
状態 特許登録済
技術分野 縦型MOSトランジスタ 半導体の電極
主要キーワード 金属被膜中 基板素体 SiCチップ Ni被膜 P含有率 バイアス温度 Pめっき膜 ジンケート
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重要な関連分野

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図面 (17)

課題・解決手段

SiC基板(1)のおもて面上にn-エピタキシャル層(2)を堆積してなるエピタキシャル基板のおもて面側に、pベース領域(3)、pエピタキシャル層(4)、n++ソース領域(5)、p+コンタクト領域(6)、n打ち返し領域(7)、ゲート絶縁膜(8)およびゲート電極(9)からなるMOSゲート構造と、おもて面電極(13)とが設けられている。おもて面電極(13)の表面上には、おもて面電極(13)の表面の10%以上の領域、好ましくは60%以上90%以下の領域に、第1金属膜(21)が設けられている。このようなSiC−MOSFETは、裏面電極(15)の形成後、おもて面電極(13)の表面に第1金属膜(21)を形成し、N2雰囲気アニールを行うことで作製される。このようにすることで、SiC半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる。

概要

背景

従来、炭化珪素(SiC)半導体を用いた半導体装置として、絶縁ゲート型電界効果トランジスタ(以下、SiC−MOSFETとする)が公知である。SiC−MOSFETのおもて面素子構造は、SiC基板のおもて面側に、ゲート絶縁膜として二酸化珪素(SiO2)膜を形成したMOSゲート金属−酸化膜−半導体からなる絶縁ゲート)構造と、層間絶縁膜であるPSG(Phospho Silicate Glass)と、おもて面電極であるアルミニウム(Al)電極とを備えた構造が代表的である。

従来のSiC−MOSFETの構成について、図16を参照しながら説明する。図16は、従来のSiC−MOSFETの構成を示す断面図である。図16に示すように、従来のSiC−MOSFETは、SiC基板101のおもて面上にn-エピタキシャル層102を堆積してなるエピタキシャル基板のおもて面側に、pベース領域103、n++ソース領域105、p+コンタクト領域106、ゲート酸化膜108およびゲート電極109からなるMOSゲート構造と、層間絶縁膜110と、アルミニウム−シリコン(Al−Si)電極113と、を備える。

層間絶縁膜110は、n++ソース領域105およびp+コンタクト領域106を選択的に露出するソースコンタクトホールを有する。Al−Si電極113は、活性領域における基板おもて面を覆うように設けられ、層間絶縁膜110のソースコンタクトホールに露出されたn++ソース領域105およびp+コンタクト領域106に電気的に接続される。また、Al−Si電極113は、層間絶縁膜110によってゲート電極109と電気的に絶縁されている。符号104はpエピタキシャル層であり、符号107はn打ち返し領域である。また、符号111は窒化チタン(TiN)膜であり、符号112はニッケル(Ni)膜である。

エピタキシャル基板の裏面、すなわちSiC基板101の裏面には、コンタクト金属膜114および裏面電極115が順に積層されている。このようなSiC−MOSFETは、パッケージ実装され、おもて面電極であるAl−Si電極113にアルミニウムからなるボンディングワイヤ(不図示)が超音波振動によって外部接続用端子に電気的に接続される。Al−Si電極113のボンディングワイヤが接合される部分の表面上に金属膜成膜することで、Al−Si電極113に代えて銅(Cu)を母材としたリードフレーム等とはんだとを密着させる技術が公知である。

おもて面電極の表面に金属膜を成膜する方法として、被めっき材を、金イオンを除去した無電解金めっき液に接触させる工程と、金イオンを含む無電解金めっき液に接触させる工程とを連続して行う方法が提案されている(例えば、下記特許文献1参照。)。また、別の方法として、基板素体の表面に形成された導電部にめっき処理を施し、Niを主成分とするNi被膜および金(Au)を主成分とするAu被膜を順次形成し、その後、Au被膜の表面に付着しているNi化合物を除去する後処理を行なう方法が提案されている(例えば、下記特許文献2参照。)。

また、別の方法として、金属膜上にNi−P(リン)からなる第1の金属被膜をめっき形成し、その後、第1の金属被膜上にAuを主成分とする第2の金属被膜をめっき形成するめっき方法において、第1の金属被膜中P含有率が3重量%以上6重量%以下となるような第1のNiめっき液を作製するとともに、第1の金属被膜中のP含有率が6重量%を超え9重量%以下となるような第2のNiめっき液を作製し、第1のNiめっき液を使用して金属膜の表面に第1層の第1の金属被膜を形成し、次いで第2のめっき液を使用して第2層の第1の金属被膜を形成する方法が提案されている(例えば、下記特許文献3参照。)。

概要

SiC基板(1)のおもて面上にn-エピタキシャル層(2)を堆積してなるエピタキシャル基板のおもて面側に、pベース領域(3)、pエピタキシャル層(4)、n++ソース領域(5)、p+コンタクト領域(6)、n打ち返し領域(7)、ゲート絶縁膜(8)およびゲート電極(9)からなるMOSゲート構造と、おもて面電極(13)とが設けられている。おもて面電極(13)の表面上には、おもて面電極(13)の表面の10%以上の領域、好ましくは60%以上90%以下の領域に、第1金属膜(21)が設けられている。このようなSiC−MOSFETは、裏面電極(15)の形成後、おもて面電極(13)の表面に第1金属膜(21)を形成し、N2雰囲気アニールを行うことで作製される。このようにすることで、SiC半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる。

目的

この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる半導体装置および半導体装置の製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

炭化珪素基板おもて面ゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第1工程と、前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第2工程と、前記おもて面電極の表面に、ニッケルニッケル合金、銅、パラジウムチタン白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を2層以上積層してなる金属積層膜を形成する第3工程と、前記第3工程後、窒素ガス雰囲気窒素を含む混合ガス雰囲気真空雰囲気またはアルゴンガス雰囲気アニールを行う第4工程と、を含むことを特徴とする半導体装置の製造方法。

請求項2

前記第2工程後、前記第3工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第5工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。

請求項3

前記第5工程のアニール温度は、前記第4工程のアニール温度よりも高いことを特徴とする請求項2に記載の半導体装置の製造方法。

請求項4

前記第5工程のアニール温度は、350℃以上であることを特徴とする請求項2に記載の半導体装置の製造方法。

請求項5

前記第4工程のアニール温度は、150℃以上450℃以下であることを特徴とする請求項1に記載の半導体装置の製造方法。

請求項6

前記第4工程のアニール温度は、300℃以上420℃以下であることを特徴とする請求項5に記載の半導体装置の製造方法。

請求項7

前記第3工程では、前記おもて面電極の表面の60%以上90%以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。

請求項8

炭化珪素基板のおもて面に設けられたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、前記炭化珪素基板のおもて面に設けられ、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極と、前記おもて面電極の表面に、前記おもて面電極の表面の60%以上の範囲を覆うように設けられた、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を2層以上積層してなる金属積層膜と、を備えることを特徴とする半導体装置。

請求項9

前記おもて面電極の表面の90%以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする請求項8に記載の半導体装置。

技術分野

0001

この発明は、半導体装置および半導体装置の製造方法に関する。

背景技術

0002

従来、炭化珪素(SiC)半導体を用いた半導体装置として、絶縁ゲート型電界効果トランジスタ(以下、SiC−MOSFETとする)が公知である。SiC−MOSFETのおもて面素子構造は、SiC基板のおもて面側に、ゲート絶縁膜として二酸化珪素(SiO2)膜を形成したMOSゲート金属−酸化膜−半導体からなる絶縁ゲート)構造と、層間絶縁膜であるPSG(Phospho Silicate Glass)と、おもて面電極であるアルミニウム(Al)電極とを備えた構造が代表的である。

0003

従来のSiC−MOSFETの構成について、図16を参照しながら説明する。図16は、従来のSiC−MOSFETの構成を示す断面図である。図16に示すように、従来のSiC−MOSFETは、SiC基板101のおもて面上にn-エピタキシャル層102を堆積してなるエピタキシャル基板のおもて面側に、pベース領域103、n++ソース領域105、p+コンタクト領域106、ゲート酸化膜108およびゲート電極109からなるMOSゲート構造と、層間絶縁膜110と、アルミニウム−シリコン(Al−Si)電極113と、を備える。

0004

層間絶縁膜110は、n++ソース領域105およびp+コンタクト領域106を選択的に露出するソースコンタクトホールを有する。Al−Si電極113は、活性領域における基板おもて面を覆うように設けられ、層間絶縁膜110のソースコンタクトホールに露出されたn++ソース領域105およびp+コンタクト領域106に電気的に接続される。また、Al−Si電極113は、層間絶縁膜110によってゲート電極109と電気的に絶縁されている。符号104はpエピタキシャル層であり、符号107はn打ち返し領域である。また、符号111は窒化チタン(TiN)膜であり、符号112はニッケル(Ni)膜である。

0005

エピタキシャル基板の裏面、すなわちSiC基板101の裏面には、コンタクト金属膜114および裏面電極115が順に積層されている。このようなSiC−MOSFETは、パッケージ実装され、おもて面電極であるAl−Si電極113にアルミニウムからなるボンディングワイヤ(不図示)が超音波振動によって外部接続用端子に電気的に接続される。Al−Si電極113のボンディングワイヤが接合される部分の表面上に金属膜成膜することで、Al−Si電極113に代えて銅(Cu)を母材としたリードフレーム等とはんだとを密着させる技術が公知である。

0006

おもて面電極の表面に金属膜を成膜する方法として、被めっき材を、金イオンを除去した無電解金めっき液に接触させる工程と、金イオンを含む無電解金めっき液に接触させる工程とを連続して行う方法が提案されている(例えば、下記特許文献1参照。)。また、別の方法として、基板素体の表面に形成された導電部にめっき処理を施し、Niを主成分とするNi被膜および金(Au)を主成分とするAu被膜を順次形成し、その後、Au被膜の表面に付着しているNi化合物を除去する後処理を行なう方法が提案されている(例えば、下記特許文献2参照。)。

0007

また、別の方法として、金属膜上にNi−P(リン)からなる第1の金属被膜をめっき形成し、その後、第1の金属被膜上にAuを主成分とする第2の金属被膜をめっき形成するめっき方法において、第1の金属被膜中P含有率が3重量%以上6重量%以下となるような第1のNiめっき液を作製するとともに、第1の金属被膜中のP含有率が6重量%を超え9重量%以下となるような第2のNiめっき液を作製し、第1のNiめっき液を使用して金属膜の表面に第1層の第1の金属被膜を形成し、次いで第2のめっき液を使用して第2層の第1の金属被膜を形成する方法が提案されている(例えば、下記特許文献3参照。)。

先行技術

0008

特開2000−223442号公報
特開2004−107734号公報
特開2006−131949号公報

発明が解決しようとする課題

0009

しかしながら、従来のSiC−MOSFETでは、ゲート電極にマイナス電圧印加された場合に、ゲートしきい値電圧Vthが所望の設定値から大きく低下するという問題がある。ゲート電極にマイナス電圧が印加された場合とは、例えば、確実にオフするためにゲート電位ソース電位に対してマイナスにする場合などである。発明者らの鋭意研究により、例えばバイアス温度(Bias Temperature、以下、BT温度とする)を200℃とし、ゲート電極への印加電圧を−20Vとし、処理時間を10分間としたバイアス温度ストレス試験(以下、BT試験とする)により、ゲートしきい値電圧Vthがマイナス電圧印加前(BT試験前)よりも8V程度低くなることが確認されている。ゲートしきい値電圧Vthが低下した場合、ゲート電極にプラス電圧が印加されていないときにソース・ドレイン間が導通状態(以下、ノーマリオンとする)になるなど、通常のMOSFETとして動作しなくなる。このため、シリコン(Si)半導体を用いた通常の半導体装置等で要求される信頼性が得られないという問題がある。

0010

この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段

0011

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面にゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第1工程を行う。次に、前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第2工程を行う。次に、前記おもて面電極の表面に、ニッケル、ニッケル合金、銅、パラジウムチタン白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を2層以上積層してなる金属積層膜を形成する第3工程を行う。前記第3工程後、窒素ガス雰囲気窒素を含む混合ガス雰囲気真空雰囲気またはアルゴンガス雰囲気アニールを行う第4工程を行う。

0012

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第2工程後、前記第3工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第5工程をさらに含むことを特徴とする。

0013

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第5工程のアニール温度は、前記第4工程のアニール温度よりも高いことを特徴とする。

0014

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第5工程のアニール温度は、350℃以上であることを特徴とする。

0015

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4工程のアニール温度は、150℃以上450℃以下であることを特徴とする。

0016

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4工程のアニール温度は、300℃以上420℃以下であることを特徴とする。

0017

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第3工程では、前記おもて面電極の表面の60%以上90%以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする。

0018

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、ゲート絶縁膜およびゲート電極からなる絶縁ゲート構造が設けられている。前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁されたおもて面電極が設けられている。前記おもて面電極は、アルミニウムまたはアルミニウム合金からなる。前記おもて面電極の表面には、前記おもて面電極の表面の60%以上の範囲を覆うように、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を2層以上積層してなる金属積層膜が設けられている。

0019

また、この発明にかかる半導体装置は、上述した発明において、前記おもて面電極の表面の90%以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする。

発明の効果

0020

本発明にかかる半導体装置および半導体装置の製造方法によれば、おもて面電極の表面に金属膜を形成し、窒素雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができるという効果を奏する。

図面の簡単な説明

0021

実施の形態1にかかる半導体装置の構造を示す断面図である。
実施の形態1にかかる半導体装置の製造方法の概要を示すフローチャートである。
実施例1にかかる半導体装置のゲートしきい値電圧について示す特性図である。
実施例2にかかる半導体装置の第1金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。
実施例3の無電解NiPめっき処理条件を示す図表である。
実施例3にかかる半導体装置の第1金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。
実施例4の無電解Cuめっき処理条件を示す図表である。
実施例4にかかる半導体装置の第1金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。
実施例5,9にかかる半導体装置の第1金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。
実施例5にかかる半導体装置の第1金属膜の配置を示す平面図である。
実施例6にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。
実施例7−1にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。
実施例7−2にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。
実施の形態2にかかる半導体装置の製造方法の概要を示すフローチャートである。
実施例8にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。
従来のSiC−MOSFETの構成を示す断面図である。

実施例

0022

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを記した層や領域では、それぞれ電子または正孔多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

0023

(実施の形態1)
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1に示すように、実施の形態1にかかる半導体装置は、nドレイン領域となるSiC基板1のおもて面上にn-ドリフト層となるn-エピタキシャル層2を堆積してなるエピタキシャル基板を用いて作製(製造)されたSiC−MOSFETである。エピタキシャル基板のおもて面側(n-エピタキシャル層2側)の表面層には、pベース領域3が選択的に設けられている。また、エピタキシャル基板のおもて面上には、n-エピタキシャル層2の、隣り合うpベース領域3に挟まれた部分からpベース領域3にわたってpエピタキシャル層4が堆積されている。

0024

pエピタキシャル層4の内部には、n++ソース領域5、p+コンタクト領域6およびn打ち返し領域7がそれぞれ選択的に設けられている。n++ソース領域5およびp+コンタクト領域6は、pエピタキシャル層4のpベース領域3に対向する部分に配置され、深さ方向にpエピタキシャル層4を貫通し、pベース領域3に達する。n打ち返し領域7は、pエピタキシャル層4のpベース領域3に対向していない部分に配置され、深さ方向にpエピタキシャル層4を貫通し、隣り合うpベース領域3に挟まれた部分におけるn-エピタキシャル層2に達する。また、n打ち返し領域7は、n++ソース領域5のp+コンタクト領域6側に対して反対側に、n++ソース領域5と離れて配置されている。

0025

pエピタキシャル層4の、n++ソース領域5とn打ち返し領域7とに挟まれた部分の表面からn打ち返し領域7の表面上にわたって、ゲート絶縁膜8を介してゲート電極9が設けられている。ゲート絶縁膜8は、例えば二酸化珪素(SiO2)や亜酸化窒素(N2O)からなる。ゲート電極9は、例えばポリシリコン(poly−Si)からなる。このようにエピタキシャル基板のおもて面側には、pベース領域3、pエピタキシャル層4、n++ソース領域5、p+コンタクト領域6、n打ち返し領域7、ゲート絶縁膜8およびゲート電極9からなるMOSゲート構造が設けられている。ゲート電極9は、PSGなどの層間絶縁膜10で覆われている。層間絶縁膜10は、n++ソース領域5およびp+コンタクト領域6を選択的に露出するソースコンタクトホールを有する。

0026

層間絶縁膜10の表面上には、窒化チタン(TiN)膜11が設けられている。TiN膜11の端部は、層間絶縁膜10のソースコンタクトホールに露出されたn++ソース領域5の表面上に延在する。層間絶縁膜10のソースコンタクトホールに露出されたn++ソース領域5およびp+コンタクト領域6の表面上には、ニッケル(Ni)膜12が設けられている。Ni膜12の端部は、TiN膜11の、層間絶縁膜10を覆っている部分の表面上に延在する。TiN膜11およびNi膜12の表面上には、活性領域においてエピタキシャル基板のおもて面全面を覆うようにソース電極であるおもて面電極13が設けられている。活性領域とは、オン状態のときに電流が流れる領域である。

0027

おもて面電極13は、層間絶縁膜10のソースコンタクトホール内に埋め込まれるように設けられており、Ni膜12を介してn++ソース領域5およびp+コンタクト領域6に電気的に接続される。活性領域においてエピタキシャル基板のおもて面には、ゲートパッド(不図示)が選択的に設けられており、おもて面電極13は、ゲートパッドと離れて、かつ活性領域におけるエピタキシャル基板のおもて面のゲートパッド以外の部分をほぼ覆うように配置される。おもて面電極13は、例えば、アルミニウム(Al)、または、シリコンを1%含有するアルミニウム(Al−1%Si)や、銅(Cu)を0.5%含有するアルミニウム(Al−0.5%Cu)などのAl合金からなる。

0028

おもて面電極13の表面の10%以上の領域に、第1金属膜21が設けられている。すなわち、第1金属膜21は、おもて面電極13のSiC基板側に対して反対側の表面における表面積(以下、単に表面積とする)S1の10%以上の領域を覆う。これにより、ゲートしきい値電圧Vthが低下することを抑制するとともに、ゲート電極9にプラス電圧が印加されていないときにソース・ドレイン間が導通されない状態(以下、ノーマリオフ)を維持することができる。おもて面電極13の表面積S1に対する第1金属膜21の表面積(すなわちおもて面電極13との接触面積)S2の割合(=S2/S1、以下、第1金属膜21の面積比率とする)が大きいほど、ゲートしきい値電圧Vthの低減を抑制する効果が高くなるため、好ましい。

0029

具体的には、第1金属膜21の面積比率は、例えば60%以上90%以下の範囲内であるのがよい。第1金属膜21の面積比率を60%以上とすることで、製品として機能上さしつかえない程度に動作しうる許容範囲内の性能を備えた半導体装置とすることができる。また、第1金属膜21の面積比率を90%より大きくした場合、第1金属膜21がゲートパッドに接触する虞があるが、第1金属膜21の面積比率を90%以下とすることで第1金属膜21がゲートパッドに接触しない。このため、第1金属膜21を介してゲートパッドとおもて面電極13とが短絡することを防止することができる。

0030

また、第1金属膜21は、電解めっき処理無電解めっき処理により形成された金属めっき膜であってもよいし、スパッタリング法蒸着法により形成された金属膜であってもよい。具体的には、第1金属膜21は、例えば、Ni膜、Ni合金(ニッケル−リン(NiP)やニッケル−ボロン(NiB)など)膜、Cu膜、パラジウム(Pd)膜、チタン(Ti)膜、白金(Pt)膜、金(Au)膜または銀(Ag)膜であってもよく、これらの金属膜を2層以上積層してなる金属積層膜であってもよい。

0031

好ましくは、第1金属膜21は、Ni膜、Ni合金膜、Cu膜、またはTi膜、もしくはこれらの金属膜を2層以上積層してなる金属積層膜であるのがよい。その理由は、例えば次のとおりである。パッケージへの実装時、第1金属膜21には例えば銅を母材としたリードフレーム(不図示)などがはんだ付けされる。このとき、溶融したはんだ内に第1金属膜21が溶け出すこと(はんだ食われ)によって、第1金属膜21の厚さが薄くなる、または、はんだとおもて面電極13とが接触し、銅を母材としたリードフレームとの密着力が低下する虞がある。このため、はんだ食われが生じることを考慮して、第1金属膜21の厚さを例えば2μm程度以上と厚くするのが好ましい。このように厚い第1金属膜21を形成するにあたって、短時間または低コストで第1金属膜21を形成することができるからである。第1金属膜21の表面上に、例えば金(Au)膜などの第2金属膜22が設けられていてもよい。

0032

エピタキシャル基板のおもて面のゲートパッドおよび第1金属膜21(第2金属膜22を設けた場合は第2金属膜22)以外の部分、具体的にはゲートパッドと第1金属膜21との間の領域や耐圧構造部(不図示)は、ポリイミド膜などのパッシベーション膜で保護されている。耐圧構造部は、活性領域を囲むように配置され、活性領域の電界緩和して耐圧を保持する領域である。エピタキシャル基板の裏面、すなわちSiC基板1の裏面には、例えばNi膜およびTi膜が順に積層されてなるコンタクト金属膜14が設けられ、nドレイン領域となるSiC基板1とのオーミックコンタクトが形成されている。コンタクト金属膜14の表面上には、例えばTi膜、Ni膜およびAu膜が順に積層されてなる裏面電極15が設けられている。

0033

次に、実施の形態1にかかる半導体装置の製造方法について、めっき処理により第1金属膜21を形成する場合を例に説明する。図2は、実施の形態1にかかる半導体装置の製造方法の概要を示すフローチャートである。

0034

まず、MOSゲート構造や層間絶縁膜10からコンタクト金属膜14まで形成されたSiC−MOSFETについて、フォトリソグラフィによりAl層を所定の形状にパターニングすることにより、おもて面電極13およびゲートパッドを形成する(ステップS13)。次に、エピタキシャル基板のおもて面にポリイミドなどのパッシベーション膜(不図示)を堆積(形成)し(ステップS14)、おもて面電極13の表面を選択的に露出させるソースパッドコンタクトホールと、ゲートパッドの表面を露出させるゲートパッドコンタクトホールとを形成する。ソースパッドコンタクトホールは、例えば、後の工程で形成される第1金属膜21の面積比率(おもて面電極13の表面積S1に対する第1金属膜21の表面積S2の割合=S2/S1)に対応する表面積S1だけおもて面電極13を露出させる。次に、パッシベーション膜の強度を向上させるための熱処理キュア)を例えば350℃の温度で1時間行う(ステップS15)。

0035

次に、コンタクト金属膜14の表面に、例えば、スパッタリング法や蒸着法によりTi膜、Ni膜およびAu膜が順に積層されてなる裏面電極15を形成する(ステップS16)。次に、パッシベーション膜のソースパッドコンタクトホールに露出するおもて面電極13の表面に、無電解めっき処理により第1金属膜21として例えばNiめっき膜を形成する(ステップS17)。無電解めっき処理によって第1金属膜21を形成する場合、ステップS16の工程後、ステップS17の工程前に、一般的な方法によりめっき前処理を行い、おもて面電極13と第1金属膜21との密着性を向上させてもよい。第1金属膜21は、無電解めっき処理に限らず、電解めっき処理やスパッタリング法、蒸着法により形成してもよい。パッシベーション膜のソースパッドコンタクトホールは、ステップS17の工程前までに形成されていればよい。

0036

次に、例えば窒素(N2)ガス雰囲気、N2を含む混合ガス雰囲気(例えばN2ガスアルゴン(Ar)ガスなど)、真空雰囲気またはArガス雰囲気のアニールを行う(ステップS18)。これにより、ゲート電極9にマイナス電圧が印加されたときのゲートしきい値電圧Vthの低下を抑制することができる。ステップS18のアニール温度は、第1金属膜21の組織が変化しない程度に低温であるのがよく、例えば150℃以上450℃以下であってもよい。好ましくは、ステップS18のアニール温度は、BT試験条件にもよるが300℃以上420℃以下であるのがよい。ステップS18のアニール時間は、例えば0.5時間以上6時間以下であってもよい。好ましくは、ステップS18のアニール時間は、BT試験条件にもよるが1時間以上3時間以下であるのがよい。このような範囲内でアニール温度およびアニール時間をそれぞれ設定することにより、ゲートしきい値電圧Vthの低下を抑制する効果を高くすることができる。以上の工程によって、図1に示すSiC−MOSFETが完成する。

0037

また、上記ステップS13〜S16の工程により形成される構成を備えた一般的なSiCチップに対して、ステップS17,S18の工程を行ってもよい。一般的なSiCチップでは、パッシベーション膜のソースパッドコンタクトホールに露出されているおもて面電極13の露出面積はおもて面電極13の表面積S1に対して46%程度である。このため、第1金属膜21の所望の面積比率を達成するために、ステップS17の工程よりも前に、ソースパッドコンタクトホールの開口幅を調整して、おもて面電極13の露出面積を増減させる。具体的には、おもて面電極13を絶縁膜によって選択的に覆うことによりおもて面電極13の露出面積を減らしたり、パッシベーション膜をパターニングしてソースパッドコンタクトホールの開口幅を広げることによりおもて面電極13の露出面積を増やしてもよい。

0038

(実施例1)
次に、実施例1にかかる半導体装置のゲートしきい値電圧Vthについて説明する。図3は、実施例1にかかる半導体装置のゲートしきい値電圧について示す特性図である。実施の形態1にかかる半導体装置の製造方法にしたがい、SiC−MOSFETを作製した(以下、実施例1とする)。実施例1は、ステップS17の工程において無電解NiPめっき処理により第1金属膜21としてNiPめっき膜を形成し、ステップS18の工程においてN2雰囲気のアニールを行っている(めっきあり・アニールあり)。第1金属膜21の面積比率(=S2/S1)を46%とした。

0039

比較として、第1金属膜を形成した後にアニールを行っていないSiC−MOSFETを作製した(以下、比較例1とする)。比較例1では、実施の形態1にかかる半導体装置の製造方法のステップS13〜S17の工程を実施例1と同様に行い、ステップS18の工程を行っていない(めっきあり・アニールなし)。また、第1金属膜を備えないSiC−MOSFETを作製した(以下、比較例2とする)。比較例2では、実施の形態1にかかる半導体装置の製造方法のステップS13〜S16の工程を実施例1と同様に行い、ステップS17,S18の工程を行っていない(めっきなし・アニールなし)。

0040

これら実施例1および比較例1,2について、バイアス温度ストレス試験(BT試験)によりゲート電極にマイナス電圧を印加した後、ゲートしきい値電圧Vthを測定した。その結果を図3に示す。BT試験条件は、バイアス温度(以下、BT温度とする)を200℃とし、ゲート電極への印加電圧を−20Vとし、処理時間を10分間とした。ゲートしきい値電圧Vthの測定条件は、室温にてドレイン電流Idおよびドレイン−ソース間電圧dsをそれぞれ25mAおよび10Vとした。図3には、実施例1および比較例1の第1金属膜形成前(すなわち比較例2の状態、以下、初期とする)と、実施例1および比較例1の第1金属膜形成後(以下、めっき後とする)と、実施例1のアニール後と、実施例1および比較例1,2のゲート電極へのマイナス電圧印加後(BT試験後)と、における各ゲートしきい値電圧Vthを示す。

0041

図3に示す結果より、比較例1,2では、ゲート電極へのマイナス電圧印加後にゲートしきい値電圧Vthが大きく低下して−4V以下となり、ノーマリオンとなってしまうことが確認された。一方、実施例1においては、比較例1,2よりもゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧Vthの低下が小さく、ノーマリオフの状態が維持されることが確認された。これにより、実施例1のようにステップS17,S18の工程を行うことにより、マイナス電圧印加後におけるゲートしきい値電圧Vthの低下を抑制することができることが確認された。また、図示省略するが、発明者らによって、従来のSiC−MOSFETに対してステップS17,S18の工程を行った場合にも同様の効果が得られることも確認されている。

0042

(実施例2)
次に、第1金属膜21の膜厚とゲートしきい値電圧低下量ΔVthとの関係について説明する。図4は、実施例2にかかる半導体装置の第1金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。上述した実施の形態1にかかる半導体装置の製造方法にしたがい、第1金属膜21の膜厚の異なる複数のSiC−MOSFETを作製した(以下、実施例2とする)。具体的には、実施例2として、第1金属膜21の膜厚がそれぞれ1μm、4.5μmおよび10μmの3つの試料を用意した。実施例2の第1金属膜21の膜厚以外の構成は、実施例1と同様である。

0043

これらの実施例2について、BT試験前(ゲート電極へのマイナス電圧印加前)のゲートしきい値電圧VthとBT試験後(ゲート電極へのマイナス電圧印加後)のゲートしきい値電圧Vthとの差分(以下、ゲートしきい値電圧低下量とする)ΔVthを算出した。その結果を図4に示す。BT試験条件およびゲートしきい値電圧Vth測定条件は実施例1と同様である。図4には、比較として上記比較例2(めっきなし・アニールなし)のゲートしきい値電圧低下量ΔVthを示す。

0044

図4に示す結果より、実施例2のゲートしきい値電圧低下量ΔVthは、第1金属膜21の膜厚によらずほぼ等しく、かつ比較例2のゲートしきい値電圧低下量ΔVthよりも小さいことが確認された。したがって、本発明にかかる半導体装置のゲートしきい値電圧Vthの変動(低下)は、第1金属膜21の膜厚に依存しないことが確認された。

0045

(実施例3)
次に、めっき前処理とゲートしきい値電圧低下量ΔVthとの関係について説明する。図5は、実施例3の無電解NiPめっき処理条件を示す図表である。図6は、実施例3にかかる半導体装置の第1金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態1にかかる半導体装置の製造方法にしたがい、めっき前処理工程の一部の工程を省略した複数のSiC−MOSFETを作製した(以下、実施例3とする)。具体的には、実施例3として、めっき前処理を異なるタイミングで終了した後、ステップS17の工程を行わずにステップS18を行った3つの試料を用意した。

0046

めっき前処理を終了するタイミングについて、めっき前処理を含む無電解NiPめっき処理工程を説明しながら具体的に説明する。まず、実施例1と同様にステップS13〜S16までの工程を行った。次に、50℃の温度で5分間の脱脂処理を行い、おもて面電極13の表面に付着している油脂性汚れ異物を除去して清浄した。次に、酸溶液を用いて室温(RT:例えば20℃)にて2.5分間のエッチング処理を行い、おもて面電極13の表面の自然酸化膜を除去した。1つ目の試料は、この段階(図5に矢印Aで示し、図6エッチング後(A)と示す)でめっき前処理を終了し、その後ステップS18のアニールを行うことによりすべての処理を終了した。

0047

次に、硝酸(HNO3)溶液を用いて室温にて40秒間の酸洗浄デスマット処理)を行い、エッチング処理によって生じた付着物スマット)を除去した。2つ目の試料は、この段階(図5に矢印Bで示し、図6酸洗浄後(B)と示す)でめっき前処理を終了し、その後ステップS18のアニールを行うことによりすべての処理を終了した。次に、室温にて40秒間のジンケートを行い、おもて面電極13の表面のAlを亜鉛(Zn)に置換し、おもて面電極13の表面に所望の結晶粒径を有するZn膜を生成した。3つ目の試料は、この段階(図5に矢印Cで示し、図6にジンケート後(C)と示す)までのめっき前処理をすべて行い、その後ステップS18のアニールを行うことによりすべての処理を終了した。

0048

次に、80℃の温度で27分間の無電解NiPめっき処理を行い(ステップS17)、Zn膜をNiに置換し、おもて面電極13の表面にNiを継続的に析出させることにより、第1金属膜21としてNiPめっき膜を形成した。次に、置換Auめっき処理により、第1金属膜21の表面に第2金属膜22を形成した。比較として、この段階(図5に矢印Dで示し、図6にめっき後(D)と示す)までのすべての処理を行い、その後ステップS18のアニールを行って処理を終了した4つ目の試料を作製した。そして、これら4つの試料について、ゲートしきい値電圧低下量ΔVthを算出した。その結果を図6に示す。ステップS18の工程の条件、BT試験条件およびゲートしきい値電圧Vth測定条件は実施例1と同様である。図6には、上記比較例2(めっきなし・アニールなし)のゲートしきい値電圧低下量ΔVthを示す。

0049

図6に示す結果より、めっき後(D)の試料は、実施例1と同程度に、ゲートしきい値電圧Vthの低下を抑制する効果が得られることが確認された。一方、エッチング後(A)、酸洗浄後(B)およびジンケート後(C)の試料のゲートしきい値電圧低下量ΔVthは、比較例2のゲートしきい値電圧低下量ΔVthと同程度に大きく、めっき後(D)の試料と同程度の効果が得られないことが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Vthの変動は、めっき前処理に依存しないことが確認された。

0050

(実施例4)
次に、第1金属膜21の構成材料とゲートしきい値電圧低下量ΔVthとの関係について説明する。図7は、実施例4の無電解Cuめっき処理条件を示す図表である。図8は、実施例4にかかる半導体装置の第1金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。実施の形態1にかかる半導体装置の製造方法にしたがい、第1金属膜21としてCuめっき膜を形成したSiC−MOSFETを作製した(以下、実施例4とする)。

0051

具体的には、まず、実施例1と同様にステップS13〜S16までの工程を行った。次に、実施例3と同様に、めっき前処理として清浄、エッチング、酸洗浄およびジンケート(以下、第1ジンケートとする)を行った。このときのエッチング条件を50℃の温度で50秒間とし、酸洗浄条件を21℃の温度で30秒間とした。さらに、再度、硝酸溶液を用いて21℃の温度で60秒間の酸洗浄を行い、おもて面電極13の表面に形成されたZn膜を除去した。次に、21℃の温度で45秒間の第2ジンケートを行い、再度おもて面電極13の表面にZn膜を生成した。

0052

次に、60℃の温度で60分間の無電解Cuめっき処理を行い(ステップS17)、Zn膜をCuに置換し、おもて面電極13の表面にCuを継続的に析出させることにより、第1金属膜21としてCuめっき膜を形成した。その後、ステップS18のアニールを行うことにより実施例4を作製した。そして、この実施例4について、BT試験前後(ゲート電極へのマイナス電圧印加前後)のゲートしきい値電圧Vthを測定した。その結果を図8に示す。ステップS18の工程の条件、BT試験条件およびゲートしきい値電圧Vth測定条件は実施例1と同様である。図8には、比較として、第1金属膜21としてNiPめっき膜を形成しためっき後(D)の実施例3のBT試験前後のゲートしきい値電圧Vthと、上記比較例2(めっきなし・アニールなし)のBT試験前後のゲートしきい値電圧Vthとを示す。

0053

図8に示す結果より、実施例4は、比較例2よりもゲートしきい値電圧低下量ΔVthが小さく、実施例3と同様にゲートしきい値電圧Vthの低下を抑制する効果が得られることが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Vthの変動は、第1金属膜21の構成材料に依存しないことが確認された。

0054

(実施例5)
次に、第1金属膜21の面積比率とゲートしきい値電圧低下量ΔVthとの関係について説明する。図9は、実施例5,9にかかる半導体装置の第1金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。図10は、実施例5にかかる半導体装置の第1金属膜の配置を示す平面図である。実施の形態1にかかる半導体装置の製造方法にしたがい、第1金属膜21の面積比率を10%以上とした複数のSiC−MOSFETを作製した(以下、実施例5とする)。具体的には、実施例5として、第1金属膜21の面積比率を10%、20%、30%、46%、74%および90%とした各試料を用意した。

0055

これらの試料の作製方法について具体的に説明する。上記ステップS13〜S16の工程により形成される構成を備えた複数のSiCチップを用意した。図10(b)に示すように、このSiCチップにおいて、パッシベーション膜23のソースパッドコンタクトホール23aに露出されるおもて面電極13の露出面積はおもて面電極13の表面積S1に対して46%である。符号24はゲートパッド、符号31は活性領域であり、符号32は耐圧構造部である。このため、各SiCチップにおいて、第1金属膜21の上記の面積比率を得るためにソースパッドコンタクトホール23aの開口幅をそれぞれ変更した。

0056

具体的には、例えば、図10(a)に示すように、第1金属膜21の面積比率が46%未満、例えば20%である場合、ソースパッドコンタクトホール23aに露出されたおもて面電極13を絶縁膜25で選択的に覆うことにより、おもて面電極13の露出面積を狭くした。また、図10(c),10(d)に示すように、第1金属膜21の面積比率が46%より大きく、例えば74%や90%である場合、パッシベーション膜23をパターニングしてソースパッドコンタクトホール23aの開口幅を広げた。このように作製した実施例5について、ゲートしきい値電圧低下量ΔVthを算出した。その結果を図9に示す。ステップS17,S18の工程の条件、BT試験条件およびゲートしきい値電圧Vth測定条件は実施例1と同様である。図9には、比較として、上記比較例2(めっきなし・アニールなし)のゲートしきい値電圧低下量ΔVthを第1金属膜21の面積比率0%として示す。

0057

図9に示す結果より、実施例5のゲートしきい値電圧低下量ΔVthは、比較例2のゲートしきい値電圧低下量ΔVthよりも小さく、かつ第1金属膜21の面積比率を大きくするほどゲートしきい値電圧低下量ΔVthを小さくすることができることが確認された。例えば、実施例5において、第1金属膜21の面積比率とゲートしきい値電圧低下量ΔVthとの関係は、第1金属膜21の面積比率をxとし、ゲートしきい値電圧低下量ΔVthをyとしたときに、下記(1)であらわされる(図9において符号41で示す曲線)。

0058

y=1.25・ln(x)−0.107 ・・・(1)

0059

(実施例6)
次に、ステップS18のアニールの雰囲気とゲートしきい値電圧低下量ΔVthとの関係について説明する。図11は、実施例6にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態1にかかる半導体装置の製造方法にしたがって、ステップS18のアニールの雰囲気を種々変更して複数のSiC−MOSFETを作製した(以下、実施例6とする)。具体的には、実施例6として、N2ガス雰囲気、真空雰囲気およびAr雰囲気においてステップS18のアニールを行った3つの試料を用意した。

0060

N2ガス雰囲気においてアニールを行った試料の構成は実施例1と同様である。真空雰囲気またはAr雰囲気においてアニールを行った試料の、ステップS18のアニールにおける雰囲気以外の構成は、実施例1と同様である。そして、これらの試料について、それぞれゲートしきい値電圧低下量ΔVthを算出した。その結果を図11に示す。図11には、比較として、ステップS18のアニールの雰囲気を水素(H2)雰囲気とした試料(以下、比較例3とする)のゲートしきい値電圧低下量ΔVthと、上記比較例1(めっきあり・アニールなし)のゲートしきい値電圧低下量ΔVthとを示す。

0061

図11に示す結果より、比較例3のゲートしきい値電圧低下量ΔVthは、比較例1のゲートしきい値電圧低下量ΔVthと同程度に大きいことが確認された。これにより、H2雰囲気ではゲートしきい値電圧Vthの低下を抑制する効果を得られないことが確認された。それに対して、実施例6のゲートしきい値電圧低下量ΔVthは、比較例1のゲートしきい値電圧低下量ΔVthよりも小さいことが確認された。これにより、N2ガス雰囲気、真空雰囲気およびAr雰囲気においては、ゲートしきい値電圧Vthの低下を抑制させる効果を得られることが確認された。

0062

また、N2ガス雰囲気においてアニールを行った試料は、ゲートしきい値電圧低下量ΔVthが最も小さいことがわかった。したがって、N2ガス雰囲気や、N2を含む混合ガス雰囲気においてステップS18のアニールを行うのが好ましい。また、真空雰囲気またはArガス雰囲気においてアニールを行った試料は、N2ガス雰囲気においてアニールを行った試料よりもゲートしきい値電圧低下量ΔVthが大きいが、真空雰囲気を用いることにより炉内の不純物を低減させることができ、Arガス雰囲気においてアニールを行うより生産性を向上させることができるため、真空雰囲気やArガス雰囲気においてステップS18のアニールを行ってもよい。

0063

(実施例7)
次に、ステップS18のアニール温度およびアニール時間とゲートしきい値電圧低下量ΔVthとの関係について説明する。図12は、実施例7−1にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。図13は、実施例7−2にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態1にかかる半導体装置の製造方法にしたがって、ステップS18のアニール温度およびアニール時間を種々変更して複数のSiC−MOSFETを作製した(以下、実施例7とする)。

0064

具体的には、実施例7−1として、ステップS18のアニール温度を280℃以上450℃以下の範囲内とし、アニール時間を0.5時間以上6時間以内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔVthを算出した。実施例7−1のBT試験条件は実施例1と同様である。その結果を図12に示す。また、実施例7−2として、ステップS18のアニール温度を280℃以上330℃以下の範囲内とし、アニール時間を0.5時間以上6時間以下の範囲内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔVthを算出した。実施例7−2のBT試験条件はBT温度を150℃とし、ゲート電極への印加電圧を−10Vとし、処理時間を10分間とした。その結果を図13に示す。

0065

図12,13の空欄部分においては、同図内の他のアニール温度とアニール時間との組み合わせにおけるゲートしきい値電圧低下量ΔVthに基づいて、当該他の組み合わせと同程度のゲートしきい値電圧低下量ΔVthが得られることが明らかであるため、ゲートしきい値電圧低下量ΔVthを算出していない。実施例7−1,7−2のステップS18のアニール温度およびアニール時間以外の構成は実施例1と同様である。

0066

図12,13に示す結果より、アニール温度を150℃以上450℃以下の範囲内とし、アニール時間を0.5時間以上6時間以下とすることにより、従来よりもゲートしきい値電圧Vthの低下を抑制することができることが確認された。好ましくは、図12に示す結果において、ゲートしきい値電圧低下量ΔVthが例えばノーマリオンとなる電圧値である−4Vより小さいのがよい。また、図13に示す結果において、ゲートしきい値電圧低下量ΔVthが例えば−0.03Vより小さいのがよい。すなわち、図12,13に太枠で囲むように、アニール温度を300℃以上420℃以下の範囲内とし、アニール時間を1時間以上3時間以下の範囲内とするのが好ましい。これにより、ノーマリオフを維持可能な程度にゲートしきい値電圧低下量ΔVthを抑えることができる。

0067

以上、説明したように、実施の形態1によれば、SiC基板にMOSFETの素子構造を形成した後、おもて面電極の表面に第1金属膜を形成し、さらにN2雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができる。これにより、ゲートしきい値電圧を所望の設定値に近い状態で維持することができるため、半導体装置の信頼性を向上させることができる。また、実施の形態1によれば、第1金属膜の面積比率を大きくするほど、ゲートしきい値電圧の低下を抑制する効果を高くすることができる。

0068

また、実施の形態1によれば、SiC基板にMOSFETの素子構造を形成した後に、おもて面電極の表面に第1金属膜を形成することによりゲートしきい値電圧の低下を抑制することができるため、例えばMOSFETの素子構造が形成されたSiCチップ(SiC基板)を入手した場合においても、本発明を適用することによりゲートしきい値電圧の低下を抑制する効果が得られる。

0069

また、実施の形態1によれば、ソースパッドコンタクトホールの開口幅を広げたり、おもて面電極の表面を絶縁膜で覆うことによっておもて面電極の露出面積を増減させて、第1金属膜の面積比率を調整することができる。このため、例えばMOSFETの素子構造が形成されたSiCチップを入手した場合においても、第1金属膜を容易に所望の面積比率にすることができる。

0070

(実施の形態2)
次に、実施の形態2にかかる半導体装置の製造方法について説明する。図14は、実施の形態2にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態2にかかる半導体装置の製造方法が実施の形態1にかかる半導体装置の製造方法と異なる点は、おもて面電極13を形成した(ステップS13)後、パッシベーション膜を形成する(ステップS14)前に、第1アニール(ステップS19)を行う点である。第1アニールのアニール温度は、ステップS18のアニール(以下、第2アニールとする)のアニール温度よりも高く、例えば350℃以上であってもよい。第1アニールのアニール温度以外の条件は、第2アニールと同様であってもよい。

0071

(実施例8)
次に、実施例8にかかる半導体装置のゲートしきい値電圧低下量ΔVthについて説明する。図15は、実施例8にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。実施の形態2にかかる半導体装置の製造方法にしたがい、SiC−MOSFETを作製した(以下、実施例8とする)。実施例8は、ステップS19の第1アニールを行う以外は実施例1と同様である。すなわち、実施例8においては、おもて面電極13の形成後に第1アニールを行い、かつ第1金属膜21の形成後に第2アニールを行っている。

0072

この実施例8について、ゲートしきい値電圧低下量ΔVthを算出した。その結果を図15に示す。図15には、第2アニールのみを行った実施例1のゲートしきい値電圧低下量ΔVthも示す。図15に示す結果より、第1アニールと第2アニールとを両方行うことで、さらにゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧低下量ΔVthをさらに小さくすることができることが確認された。

0073

(実施例9)
次に、第1金属膜21の面積比率とゲートしきい値電圧低下量ΔVthとの関係について説明する。実施の形態2にかかる半導体装置の製造方法にしたがい、第1金属膜21の面積比率を46%以上とした複数の実施例9−1,9−2を作製した。具体的には、実施例9−1,9−2として、第1金属膜21の面積比率を46%、74%および90%とした各試料を用意した。第1アニールは、350℃の温度で1時間とした。第2アニールは、300℃の温度で3時間とした。第1金属膜21の面積比率の調整方法は実施例5と同様である。

0074

そして、この実施例9−1,9−2について、ゲートしきい値電圧低下量ΔVthを算出した。その結果を図9に示す。実施例9−1のBT試験条件は、BT温度を200℃とし、ゲート電極への印加電圧を−20Vとした。実施例9−2のBT試験条件は、BT温度を175℃とし、ゲート電極への印加電圧を−10Vとした。ゲートしきい値電圧Vthの測定条件は実施例1と同様である。

0075

図9に示す結果より、実施例9−1,9−2においても、実施例5と同様に、第1金属膜21の面積比率を大きくするほどゲートしきい値電圧低下量ΔVthを小さくすることができることが確認された。例えば、実施例9−1において、第1金属膜21の面積比率とゲートしきい値電圧低下量ΔVthとの関係は、第1金属膜21の面積比率をxとし、ゲートしきい値電圧低下量ΔVthをyとしたときに、下記(2)であらわされる(図9において符号42で示す曲線)。

0076

y=1.956・ln(x)+0.0973 ・・・(2)

0077

また、実施例9−2において、第1金属膜21の面積比率とゲートしきい値電圧低下量ΔVthとの関係は、第1金属膜21の面積比率をxとし、ゲートしきい値電圧低下量ΔVthをyとしたときに、下記(3)であらわされる(図9において符号43で示す曲線)。

0078

y=0.8007・ln(x)+0.0634 ・・・(3)

0079

以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。

0080

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、nドレイン領域となるSiC基板を用いてMOSFETが構成されているが、n-ドリフト層となるSiC基板を用いてMOSFETが構成されていてもよい。また、上述した実施の形態では、SiC−MOSFETを例に説明しているが、上述した実施の形態に限らず、例えばIGBTなどのMOSゲート構造を有するMOS型半導体装置に適用可能である。

0081

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、SiC半導体を用いたMOS型半導体装置に有用である。

0082

1SiC基板
2 n-エピタキシャル層
3 pベース領域
4 pエピタキシャル層
5 n++ソース領域
6 p+コンタクト領域
7 n打ち返し領域
8ゲート絶縁膜
9ゲート電極
10層間絶縁膜
11TiN膜
12Ni膜
13おもて面電極
14コンタクト金属膜
15裏面電極
21 第1金属膜
22 第2金属膜
23パッシベーション膜
23aソースパッドコンタクトホール
25絶縁膜
S1 おもて面電極の表面積
S2 第1金属膜の表面積

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