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技術 半導体装置の製造方法、半導体装置及び配線形成用治具

出願人 東京エレクトロン株式会社
発明者 岩津春生松本俊行
出願日 2012年7月30日 (7年6ヶ月経過) 出願番号 2013-527964
公開日 2015年3月5日 (4年11ヶ月経過) 公開番号 WO2013-021847
状態 不明
技術分野
  • -
主要キーワード 電極用貫通孔 共有配線 プログラマブル配線 基板側バンプ 支持ウェハ 裏面配線 ロジック素子 不良品チップ
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図面 (20)

課題・解決手段

半導体装置の製造方法は、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第1の工程と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第3の工程と、を有する。

概要

背景

近年、半導体装置高性能化が進んでいる。かかる状況下で、例えば半導体ウェハ(以下、「ウェハ」と呼ぶ。)の表面に回路が形成された半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。

そこで、半導体チップを3次元に積層する3次元集積技術が提案されている。この3次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極(TSV:Through Silicon Via)を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される(特許文献1)。

概要

半導体装置の製造方法は、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第1の工程と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第3の工程と、を有する。

目的

本発明は、かかる点に鑑みてなされたものであり、複数の半導体チップを積層した半導体装置において、半導体チップを適切に選択することを目的とする

効果

実績

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請求項1

半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第1の工程と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第3の工程と、を有する。

請求項2

請求項1に記載の半導体装置の製造方法であって、前記第1の工程において、前記デバイス層に、前記一対の貫通電極を接続する他の共有配線を形成し、前記他の共有配線に接続され、前記デバイス層表面につながるデバイス側バンプを形成し、前記第3の工程において、前記デバイス層が形成された基板を積層し、一の基板の前記デバイス側バンプと、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する。

請求項3

請求項1に記載の半導体装置の製造方法であって、前記第1の工程において、前記デバイス層には、前記共有配線に接続される回路が形成される。

請求項4

請求項1に記載の半導体装置の製造方法であって、前記第2の工程において、前記一対の貫通電極に対応する位置に極性切り替え自在の一対の第1の電極を備え、前記一対の垂直方向の電極に対応する位置に極性を切り替え自在の一対の第2の電極を備えたテンプレートを基板に配置し、前記一対の第1の電極と前記一対の第2の電極により、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧印加して、前記接続配線をめっき形成する。

請求項5

請求項4に記載の半導体装置の製造方法であって、前記テンプレートは、隣接する前記第1の電極と前記第2の電極との間に補助電極を備え、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加した後、前記補助電極と、前記第1の電極又は前記第2の電極との間に異なる極性の電圧を印加して、前記接続配線を形成する。

請求項6

請求項4に記載の半導体装置の製造方法であって、前記第2の工程の前に、少なくとも前記接続配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化される。

請求項7

請求項1に記載の半導体装置の製造方法であって、前記第1の工程において、隣接する前記貫通電極と前記垂直方向の電極には、それぞれの対向する面に突起部が形成される。

請求項8

複数の基板が積層されて構成される半導体装置であって、積層される基板のうち、少なくとも1つの基板は、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極と、基板上のデバイス層において、前記一対の垂直方向の電極を接続する共有配線と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線と、を有する。

請求項9

請求項8に記載の半導体装置であって、前記デバイス層において、前記一対の貫通電極を接続する他の共有配線と、前記他の共有配線に接続され、前記デバイス層表面につながるデバイス側バンプと、を有する。

請求項10

請求項8に記載の半導体装置であって、前記デバイス層には、前記共有配線に接続された回路が形成されている。

請求項11

請求項8に記載の半導体装置であって、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の第1の電極を備え、前記一対の垂直方向の電極に対応する位置に極性を切り替え自在の一対の第2の電極を備えたテンプレートを基板に配置し、前記一対の第1の電極と前記一対の第2の電極により、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加して、前記接続配線はめっき形成される。

請求項12

請求項11に記載の半導体装置であって、前記テンプレートは、隣接する前記第1の電極と前記第2の電極との間に補助電極を備え、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加した後、前記補助電極と、前記第1の電極又は前記第2の電極との間に異なる極性の電圧を印加して、前記接続配線は形成される。

請求項13

請求項11に記載の半導体装置であって、少なくとも前記接続配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化されている。

請求項14

請求項8に記載の半導体装置であって、隣接する前記貫通電極と前記垂直方向の電極には、それぞれの対向する面に突起部が形成されている。

請求項15

基板の一の面上に配線を形成するための配線形成用治具であって、前記基板に対向する面を有する基体と、前記基体表面に配設され、前記基板表面に露出する電極に対向する位置に配置される複数の対向電極と、を有すると共に、前記対向電極のうちの少なくとも一つは極性を切り替え可能である。

請求項16

請求項15に記載の配線形成用治具であって、前記基体表面に配設され、隣接する2つの前記対向電極の間に位置する補助対向電極を有する。

技術分野

0001

本発明は、半導体装置の製造方法、その製造方法で製造される半導体装置及び配線形成用治具に関する。

背景技術

0002

近年、半導体装置の高性能化が進んでいる。かかる状況下で、例えば半導体ウェハ(以下、「ウェハ」と呼ぶ。)の表面に回路が形成された半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。

0003

そこで、半導体チップを3次元に積層する3次元集積技術が提案されている。この3次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極(TSV:Through Silicon Via)を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される(特許文献1)。

先行技術

0004

日本国特開平6−291250号公報

発明が解決しようとする課題

0005

しかしながら、上述の3次元集積技術において、特許文献1に記載された貫通電極を用いた場合、半導体チップが直列に接続される。そうすると、各半導体チップには同じ制御信号が出力されるため、半導体チップは多重選択あるいは全選択されることになる。したがって、半導体チップを適切に選択することができない。

0006

本発明は、かかる点に鑑みてなされたものであり、複数の半導体チップを積層した半導体装置において、半導体チップを適切に選択することを目的とする。

課題を解決するための手段

0007

前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第1の工程と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第3の工程と、を有する。なお、本発明では、基板とデバイス層とが半導体チップを構成している。

0008

本発明によれば、貫通電極と垂直方向の電極とを接続する接続配線を、プログラマブルな配線として機能させることができる。例えば第1の工程において、一対の貫通電極と一対の垂直方向の電極がそれぞれ複数形成され、各共有配線に回路が接続されている場合、第2の工程において、特定の貫通電極と垂直方向の電極のみに接続配線を接続することができる。換言すれば、他の貫通電極と垂直方向の電極を電気的に接続しない。かかる場合、例えば第3の工程においてデバイス層が形成された基板を積層した後、積層された一の基板と他の基板との間で接続された貫通電極に選択信号伝送すると、接続配線が形成された回路のみが選択され、電気的に接続されていない回路は選択されない。したがって、本発明によれば、半導体チップを適切に選択することができる。

0009

別な観点による本発明は、複数の基板が積層されて構成される半導体装置であって、積層される基板のうち、少なくとも1つの基板は、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極と、基板上のデバイス層において、前記一対の垂直方向の電極を接続する共有配線と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線と、を有する。

0010

また別な観点による本発明は、基板の一の面上に配線を形成するための配線形成用治具であって、前記基板に対向する面を有する基体と、前記基体表面に配設され、前記基板表面に露出する電極に対向する位置に配置される複数の対向電極と、を有すると共に、前記対向電極のうちの少なくとも一つは極性切り替え可能である。

発明の効果

0011

本発明によれば、複数の半導体チップを積層した半導体装置において、第1の貫通電極と第2の貫通電極とを接続する裏面配線をプログラマブルな配線として機能させることができ、例えば半導体チップを適切に選択することができる。

図面の簡単な説明

0012

参考例としての実施の形態にかかる半導体装置の製造方法の各工程を示したフローチャートである。
ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。
支持ウェハを配設し、ウェハを薄化した様子を示す縦断面の説明図である。
ウェハに複数の貫通孔を形成した様子を示す縦断面の説明図である。
ウェハに複数の一対の貫通電極を形成した様子を示す縦断面の説明図である。
ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。
電極と貫通電極との間にめっきを形成した様子を示す縦断面の説明図である。
一対の貫通電極のうちの一の貫通電極上にバックバンプを形成した様子を示す縦断面の説明図である。
複数のウェハを積層した様子を示す縦断面の説明図である。
複数のウェハを積層した様子を示す縦断面の説明図である。
半導体装置の構成の概略を示す縦断面図である。
他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。
ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。
ウェハ及びデバイス層を模式的に示した説明図である。
ウェハの裏面にめっき液を供給した様子を示す縦断面の説明図である。
電極と貫通電極との間にブリッジを形成し、貫通電極と回路の電気的試験を行う様子を示す縦断面の説明図である。
ウェハの裏面に裏面配線を形成する様子を示す縦断面の説明図である。
ウェハの裏面に裏面配線を形成する様子を示す縦断面の説明図である。
ウェハの裏面に裏面配線を形成した様子を示す縦断面の説明図である。
第4の半導体チップに裏面配線を形成した様子を模式的に示した説明図である。
第3の半導体チップに裏面配線を形成した様子を模式的に示した説明図である。
複数のウェハを積層した様子を示す縦断面の説明図である。
本実施の形態にかかる半導体装置を模式的に示した説明図である。
テンプレートに補助電極を設けた様子を示す縦断面の説明図である。
第1の電極と補助電極との間にバイアス印加して裏面配線を形成する様子を示す縦断面の説明図である。
電極と補助電極の平面視における配置を示す説明図である。
図26において裏面配線を形成した様子を示す説明図である。
他の実施の形態にかかる貫通電極の縦断面の説明図である。
他の実施の形態にかかる貫通電極の横断面の説明図である。
他の実施の形態の貫通電極を用いてめっき配線を形成する様子を示す縦断面の説明図である。
他の実施の形態においてウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。
他の実施の形態においてウェハに支持基板接合した様子を示す縦断面の説明図である。
他の実施の形態においてウェハを薄化した後、貫通電極と電極を形成した様子を示す縦断面の説明図である。
他の実施の形態においてウェハの裏面上にめっき液を供給した様子を示す縦断面の説明図である。
他の実施の形態においてウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。
他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。
他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。
他の実施の形態においてテンプレートを退避させた様子を示す縦断面の説明図である。
他の実施の形態において第1のウェハ上に第2のウェハを積層した様子を示す縦断面の説明図である。
他の実施の形態において第2のウェハにおける貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。
他の実施の形態における半導体装置の構成の概略を示す説明図である。
他の実施の形態においてウェハに貫通電極と電極を形成した様子を示す縦断面の説明図である。
他の実施の形態においてウェハに支持基板を接合した様子を示す縦断面の説明図である。
他の実施の形態においてウェハに対する支持基板の配置を入れ替えた様子を示す縦断面の説明図である。

実施例

0013

以下、本発明の参考例としての実施の形態について説明する。本実施の形態では、半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図1は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。

0014

先ず、図2に示すように基板としてのウェハ10上にデバイス層11を形成する。以下、ウェハ10において、デバイス層11側の面を表面10aといい、デバイス層11と反対側の面を裏面10bという。また、デバイス層11において、ウェハ10と反対側の面を表面11aといい、ウェハ10側の面を裏面11bという。そして、これらウェハ10とデバイス層11で半導体チップ12が構成される(図1の工程S1)。なお、図示はしないが、半導体チップ12は1枚のウェハ10に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ10(半導体チップ12)を積層するにあたり、ウェハ10を半導体チップ12に切り出す前に当該ウェハ10をウェハレベルで積層するウェハ積層方式が用いられる。

0015

デバイス層11の表面11aには、一対のデバイス側バンプとしてのフロントバンプ20〜22が複数対、例えば3対形成されている。一対の第1のフロントバンプ20のうち、一の第1のフロントバンプ20aは第1の信号線としての電源線の場所に連通し、他の第1のフロントバンプ20bはプログラム用配線の場所に連通している。すなわち、第1のフロントバンプ20a、20bは、それぞれ異なる場所につながっている。また、一対の第2のフロントバンプ21のうち、一の第2のフロントバンプ21aは第2の信号線としての接地線の場所に連通し、他の第2のフロントバンプ21bはプログラム用配線の場所に連通している。すなわち、第2のフロントバンプ21a、21bは、それぞれ異なる場所につながっている。また、一対の第3のフロントバンプ22の各第3のフロントバンプ22a、22bは、それぞれ異なるプログラム用配線の場所に連通している。なお、一対のフロントバンプ20〜22は、通常の半導体プロセスでも形成されるものなので特別な工程を必要としない。

0016

一対の第1のフロントバンプ20は、配線23を介して、デバイス層11の裏面11b側に形成された第1の共有配線24に接続されている。また、一対の第2のフロントバンプ21は、配線25を介して、デバイス層11の裏面11b側に形成された第2の共有配線26に接続されている。また、一対の第3のフロントバンプ22は、配線27を介して、デバイス層11の裏面11b側に形成された第3の共有配線28に接続されている。なお、これら共有配線24、26、28は、それぞれ後述するように一対の貫通電極50〜52をそれぞれ接続する。

0017

また、デバイス層11には、電子素子としてのメモリセルが配置された回路(図示せず)や、回路内の不良電子素子としての不良メモリセルを置換して救済するための、冗長電子素子としての冗長メモリセルを備えた冗長回路(図示せず)も形成されている。配線23、25、27は、BEOL(Back End Of Line)と呼ばれる一連のデバイス層11の形成工程において、同時に形成される。図示されてはいないが、デバイス層11には、メモリセルなどを結ぶ配線も形成されている。

0018

ウェハ10上にデバイス層11が形成されると、当該デバイス層11の回路の電気的試験を行う(図1の工程S2)。そして、半導体チップ12がどういう状態かの試験を行い、回路内の不良メモリセルの有無が検出される。検出された不良メモリセルのアドレスはデータとして保存される。

0019

ウェハ10上にデバイス層11が形成されると、図3に示すようにデバイス層11の表面11aに支持基板としての支持ウェハ30を配設する(図1の工程S3)。支持ウェハ30は、例えば接着剤31によってデバイス層11と接着される。なお、支持基板はウェハに限定されず、例えばガラス基板等を用いてもよい。

0020

その後、図4に示すようにウェハ10の裏面10bを研磨し、ウェハ10を薄化する(図1の工程S4)。

0021

その後、図4に示すようにウェハ10を厚み方向に貫通する貫通孔40を複数形成する(図1の工程S5)。貫通孔40は、各共有配線24、26、28の対応する位置にそれぞれ2本形成される。すなわち、2本の貫通孔40、40は、第1の共有配線24、第2の共有配線26及び第3の共有配線28にそれぞれ連通している。

0022

なお、複数の貫通孔40は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってウェハ10の裏面10bに所定のレジストパターン41を形成した後、当該レジストパターン41をマスクとしてウェハ10をエッチングして、複数の貫通孔40が形成される。貫通孔40の形成後、レジストパターン41は、例えばアッシングされて除去される。

0023

その後、各貫通孔40内に導電性材料充填して、図5に示すように一対の貫通電極50〜52を複数対、例えば3対形成する(図1の工程S6)。一対の第1の貫通電極50は、第1の共有配線24に接続されて接続されている。一対の第1の貫通電極50のうち、一の第1の貫通電極50aは電源線の場所に連通する第1のフロントバンプ20aに対応して、他の第1の貫通電極50bはプログラム用配線の場所に連通する第2のフロントバンプ20bに対応している。また、一対の第2の貫通電極51は、第2の共有配線26に接続されて接続される。一対の第2の貫通電極51のうち、一の第2の貫通電極51aは接地線の場所に連通する第2のフロントバンプ21aに対応し、他の第2の貫通電極51bはプログラム用配線の場所に連通する第2のフロントバンプ21bに対応している。また、一対の第3の貫通電極52は、第3の共有配線28に接続されて接続される。一対の第3の貫通電極52のうち、一の第3の貫通電極52aはプログラム用配線の場所に連通する第3のフロントバンプ22aに対応し、他の第3の貫通電極52bはプログラム用配線の場所に連通する第3のフロントバンプ22bに対応している。

0024

その後、図6に示すようにウェハ10の裏面10b側にテンプレート60を配設する(図1の工程S7)。テンプレート60は、例えばウェハ10の裏面10bとの距離が約5μmの位置に配設される。テンプレート60は、極性を切り替え自在の一対の電極61〜63を複数対、例えば3対有している。各一対の電極61〜63は、各一対の貫通電極50〜52に対応する位置にそれぞれ配置される。すなわち、一対の第1の電極61は一対の第1の貫通電極50に対応し、一対の第2の電極62は一対の第2の貫通電極51に対応し、一対の第3の電極63は一対の第3の貫通電極52に対応している。なお、図6の例においては、ウェハ10及びデバイス層11の表裏面を反転させ、ウェハ10の下方にデバイス層11を配置している。

0025

ここで、ウェハ10の裏面10bから露出する貫通電極を利用してデバイス検査を行う。

0026

その後、例えばウェハ10の裏面10bとテンプレート60との間にめっき液を充填する。そして、各一対の電極61〜63に異なる極性で電圧を印加し、各一対の貫通電極50〜52に対してそれぞれ異なる極性で電圧を印加する。具体的には、図7に示すように、例えば一対の第1の電極61のうちの一の第1の電極61を陽極に接続し、他の第1の電極61を陰極に接続する。そうすると、一対の第1の電極61、対応する一対の第1の貫通電極50及び第1の共有配線24に電流が流れる。図示の例においては、第1の貫通電極50aが陰極となり、当該第1の貫通電極50a上にめっきが形成される。同様に、一対の第2の電極62にも異なる極性で電圧を印加し、第2の貫通電極51a上にめっきが形成され、また一対の第3の電極63にも異なる極性で電圧を印加し、第3の貫通電極52b上にめっきが形成される(図1の工程S8)。なお、陰極の電極61〜63上にもめっきが形成されるが、当該めっきは貫通電極50〜52まで成長することはなく、その後テンプレート60をウェハ10から退避させた後に除去される。

0027

以上のように一対の第1の電極61に異なる極性で電圧を印加して、図8に示すように一対の第1の貫通電極50のうち、電源線に連通する第1の貫通電極50a上に基板側バンプとしての第1のバックバンプ80が形成される。また、一対の第2の電極62に異なる極性で電圧を印加して、一対の第2の貫通電極51のうち、接地線に連通する第2の貫通電極51a上に第2のバックバンプ81が形成される。また、一対の第3の電極63に異なる極性で電圧を印加して、一対の第3の貫通電極52のうち、一の第2の貫通電極5d2b上に第3のバックバンプ82が形成される。すなわち、一対の貫通電極50〜52において、それぞれ一の貫通電極50〜52上にのみバックバンプ80〜82が形成される(図1の工程S9)。なお、一対の貫通電極50〜52において、いずれの貫通電極50〜52上にバックバンプ80〜82を形成するかについては、後述するように工程S2での回路の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。

0028

その後、図9に示すようにデバイス層11が形成されたウェハ10(半導体チップ12)を積層する(図1の工程S10)。本実施の形態では、ウェハ10を下方から順に積層する場合について説明する。以下、最下層のウェハ10(デバイス層11、半導体チップ12)を第1のウェハ10(第1のデバイス層11、第1の半導体チップ12)といい、上方に積層されるに従い、第2のウェハ10、第3のウェハ(第2のデバイス層11、第2の半導体チップ12、第3のデバイス層11、第3の半導体チップ12)という。なお、図9の例においては、ウェハ10を3層に積層する場合について説明するが、ウェハ10の積層数はこれに限定されず任意に設定することができる。

0029

第1のウェハ10には上述した工程S1〜S9が行われ、当該第1のウェハ10の裏面10b上にバックバンプ80〜82が形成されている。また、第2のウェハ10にも、上述した工程S1〜S9が行われ、バックバンプ80〜82が形成されている。そして、第2のウェハ10に対しては、工程S9が行われた後、第2のデバイス層11の表面11aに配設されていた支持ウェハ30が剥離される。

0030

かかる状態で、第1のウェハ10の裏面10bと第2のデバイス層11の表面11aが対向するように、第1のウェハ10と第2のウェハ10を積層する。そして、第1のウェハ10上の第1のバックバンプ80と第2のデバイス層11の第1のフロントバンプ20aを接続し、第2のバックバンプ81と第2のフロントバンプ21aを接続し、第3のバックバンプ82と第2のフロトンバンプ21bを接続する。そうすると、第1のウェハ10におけるプログラム用の第3の貫通電極52は、第3のバックバンプ82及び第2のフロトンバンプ21b等の第2のデバイス層11を介して、接地線に接続される。そうすると、第1の半導体チップ12と第2の半導体チップ12によって、例えばプログラム“0”が記録される。なお、第1のウェハ10の裏面10bと第2のデバイス層11とは、例えば接着剤(図示せず)によって接着される。

0031

第2のウェハ10上のバックバンプ80〜82は、それぞれ第1の貫通電極50a上、第2の貫通電極51a上、第3の貫通電極52a上に形成されている。また、第3のウェハ10には上述した工程S1〜S9が行われた後、当該第3のウェハ10の裏面10b上の貫通電極50〜52が接続されるように所定の回路が形成される。そして、第3のウェハ10に対しては、所定の回路が形成された後、第3のデバイス層11の表面11aに配設されていた支持ウェハ30が剥離される。

0032

かかる状態で、第2のウェハ10の裏面10bと第3のデバイス層11の表面11aが対向するように、第2のウェハ10と第3のウェハ10を積層する。そして、第2のウェハ10上の第1のバックバンプ80と第3のデバイス層11の第1のフロントバンプ20aを接続し、第2のバックバンプ81と第2のフロントバンプ21aを接続し、第3のバックバンプ82と第1のフロトンバンプ20bを接続する。そうすると、第1のウェハ10におけるプログラム用の第3の貫通電極52は、第3のバックバンプ82及び第1のフロトンバンプ20b等の第2のデバイス層11を介して、電源線に接続される。そうすると、第2の半導体チップ12と第3の半導体チップ12によって、例えばプログラム“1”が記録される。なお、第2のウェハ10の裏面10bと第3のデバイス層11とは、例えば接着剤(図示せず)によって接着される。

0033

なお、上述したように第1の半導体チップ12〜第3の半導体チップ12において、第1のバックバンプ80と第1のフロントバンプ20aはそれぞれ接続され、電源線は各半導体チップ12を貫通して接続される。また、第2のバックバンプ81と第2のフロントバンプ21aもそれぞれ接続され、接地線も各半導体チップ12を貫通して接続される。

0034

かかる場合、複数の半導体チップ12を積層することにより、プログラム“0、1”が形成される。これは、上述した工程S2での回路の電気的試験で検出された不良メモリセルのアドレスを示している。したがって、工程S9において、バックバンプ80〜81をどの貫通電極50〜52上に形成するかは、当該不良メモリセルのアドレスに基づいて決定される。例えば不良メモリセルのアドレスが“1、0”の場合、図10に示すように第1のウェハ10の第3のバックバンプ82は第2のデバイス層11の第1のフロトンバンプ20bに接続され、第2のウェハ10の第3のバックバンプ82は第3のデバイス層11の第2のフロトンバンプ21bに接続される。そうすると、プログラム“1、0”が形成される。このようにして、不良メモリセルのアドレスが記録される(図1の工程S11)。

0035

不良メモリセルのアドレスが記録されると、当該不良メモリセルが冗長回路の冗長メモリセルに置換して救済される(図1の工程S12)。

0036

その後、図11に示すように最下層の支持ウェハ30が除去される。この支持ウェハ30の除去は、例えば支持ウェハ30と半導体チップ12とを加熱して接着剤31の粘着性を弱めることによって行われる。こうして、半導体チップ12が鉛直方向に積層された半導体装置100が製造される(図1の工程S13)。

0037

以上の実施の形態によれば、一のウェハ10上のバックバンプ80〜82と他のデバイス層11上のフロントバンプ20〜22とを接続する際に、バックバンプ80〜82をプログラマブルなバンプとして機能させることができる。例えば第1の半導体チップ12〜第3の半導体チップ12のいずれもが同じデバイス層11を有していても、バックバンプ80〜82の接続先を選択でき、プログラムすることができる。

0038

すなわち、工程S9においてバックバンプ80〜82は、それぞれ一対の貫通電極50〜52のうちの一の貫通電極50〜52上に選択的に形成され、工程S10において第3のバックバンプ82が、第1のフロントバンプ20b又は第2のフロントバンプ21bのいずれかに接続される。例えば第3のバックバンプ82が第2のフロントバンプ21bに接続された場合、プログラム用の第3の貫通電極52は接地線に接続される第2の貫通電極51aに連通する。したがって、プログラム“0”が記録される。一方、例えば第3のバックバンプ82が第1のフロントバンプ20bに接続された場合、プログラム用の第3の貫通電極52は電源線に接続される第1の貫通電極50aに連通する。したがって、プログラム“1”が記録される。このようにプログラムを行うことによって、工程S11において、半導体チップ12の不良メモリセルのアドレスを記録することができる。そうすると、工程S12において、記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを冗長回路の冗長メモリセルに置換して救済することができる。したがって、半導体装置100の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、ウェハ10を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本実施の形態は特に有用である。

0039

また、工程S9においてバックバンプ80〜82を形成する際、極性を切り替え自在な一対の電極61〜63を備えたテンプレート60を使用している。このため、一対の電極61〜63の極性を切り替えることにより、それぞれ一対の貫通電極50〜52のうちの所望の貫通電極50〜52上にバックバンプ80〜82を適切に形成することができる。この実施の形態では、積層された3つの半導体チップ12は、バックバンプ80〜82を除いて、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで3つの半導体チップ12を作ることができる。同一の半導体チップ12を複数積層させても、バックバンプ80〜82の位置を切り替えることで、不良メモリセルの救済を可能にしているのである。

0040

なお、以上の実施の形態では、第1の信号線として電源線を用いた場合について説明したが、電源線に限定されず、他の信号線を用いてもよい。また、第2の信号線も接地線に限定されず、他の信号線を用いてもよい。いずれにしても、異なる第1の信号線又は第2の信号線に、第3の貫通電極52を接続することにより、プログラムを適切に形成することができる。

0041

また、以上の実施の形態では、電子素子としてメモリセル(メモリ素子)を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本実施の形態を適用することができる。すなわち、本実施の形態の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。

0042

以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにIDを付与する際にも本実施の形態は有用である。

0043

先ず、図12に示すようにウェハ10上にデバイス層11を形成する。デバイス層11には、カウンタ110が形成されている。デバイス層11の表面11aには、一対のフロントバンプ120が形成されている。一対のフロントバンプ120のうち、第1のフロントバンプ120aは、配線121を介して、デバイス層11の裏面11b側に形成された共有配線122に接続されている。また、配線121には、カウンタ110の入力側に接続される配線123が接続されている。一方、一対のフロントバンプ120のうち、第2のフロントバンプ120bは、配線124を介して、カウンタ110の出力側に接続されている。

0044

次に、ウェハ10を厚み方向に貫通する一対の貫通電極130を形成する。一対の貫通電極130は、共有配線122に接続されて接続されている。また、一対の貫通電極130のうちの第1の貫通電極130aは、配線121を介して第1のフロントバンプ120aに接続され、且つ配線123を介してカウンタ120の入力側に接続されている。なお、この一対の貫通電極130の形成方法は、上記実施の形態の工程S3〜S6と同様であるので詳細な説明を省略する。

0045

その後、ウェハ10の裏面10b側に、極性の互いに異なる一対の電極61を備えたテンプレート60を配設する。一対の電極61は、一対の貫通電極130に対応する位置に配置される。その後、例えばウェハ10の裏面10bとテンプレート60との間にめっき液を充填した後、一対の電極61に異なる極性で電圧を印加して、一対の貫通電極130に対して異なる極性で電圧を印加する。そして、一対の貫通電極130のうちの第2の貫通電極130b上にのみバックバンプ140を形成する。すなわち、バックバンプ140は、予め定められた第2の貫通電極130bにのみ形成される。第1の実施の形態とは異なり、不良メモリセルを救済することを目的とせず、予め定められた第2の貫通電極130b上にバックバンプ140を形成することを目的とする。従って、テンプレート60における一対の電極61は、極性を切り替え可能である必要はなく、第2の貫通電極130bに対向する電極が陽極、もう一方が陰極に固定されていてもよい。

0046

その後、デバイス層11が形成されたウェハ10(半導体チップ12)を積層する。本実施の形態では、ウェハ10を上方から順に積層する場合について説明する。以下、最上層のウェハ10(デバイス層11、半導体チップ12)を第1のウェハ10(第1のデバイス層11、第1の半導体チップ12)といい、下方に積層されるに従い、第2のウェハ10、第3のウェハ(第2のデバイス層11、第2の半導体チップ12、第3のデバイス層11、第3の半導体チップ12)という。なお、図12の例においては、ウェハ10を3層に積層する場合について説明するが、ウェハ10の積層数はこれに限定されず任意に設定することができる。

0047

第1のウェハ10のバックバンプ140は、第2のデバイス層11の第2のフロントバンプ120bに接続される。同様に第2のウェハ10のバックバンプ140は、第3のデバイス層11の第2のフロントバンプ120bに接続される。

0048

その後、支持ウェハ30が剥離され、半導体装置150が製造される。

0049

かかる場合、第1の半導体チップ12〜第3の半導体チップ12において、バックバンプ140を介して、第1のデバイス層11のカウンタ110、第2のデバイス層11のカウンタ110及び第3のデバイス層11のカウンタ110が直列にシリアルに接続される。これによって、半導体チップ12を接続する貫通電極130のパスに直列にカウンタ110を割り込ませることができる。貫通電極130のパスに信号が与えられると、前記信号は各半導体チップ12上のカウンタ110を順次通過していく。前記信号が各カウンタ110を通過する際に、カウント機能により各半導体チップ12を特定するID信号が生成され、コンパレータ(図示せず)に出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップ12が選択される。一方、不一致の場合は、当該半導体チップ12は選択されない。このようにして、半導体チップ120にIDを付与することができる。この実施の形態においても、積層された3つの半導体チップ12は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで3つの半導体チップ12を作ることができる。同一の半導体チップ12を複数積層させても、バックバンプ140の位置を選択的に形成することで、貫通電極130のバスに所望の回路を直列に割り込ませることが可能になり、各半導体チップ12にID信号を付与することができる。

0050

以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させていたが、バックバンプに代えて、貫通電極を接続する配線をプログラマブルな配線として機能させてもよい。以下、本発明の実施の形態において、かかるプログラマブルな配線を備えた半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。

0051

先ず、図13に示すようにウェハ10上にデバイス層11を形成する。上記実施の形態と同様に、これらウェハ10とデバイス層11で半導体チップ12が構成される。

0052

デバイス層11の表面11aには、デバイス側バンプとしてのフロントバンプ200が形成されている。フロントバンプ200は、配線201を介して、デバイス層11に形成された他の共有配線としての第1の共有配線202に接続されている。また、デバイス層11には、チップ選択信号を受けて、当該半導体チップ12をアクティブにする回路である回路203が形成されている。回路203は、共有配線としての第2の共有配線204に接続されている。なお、デバイス層11には、他の回路(図示せず)、例えばメモリセルが配置された回路等も形成されている。

0053

その後、ウェハ10(及びデバイス層11の一部)を厚み方向に貫通し、ウェハ10の裏面10bにつながる一対の貫通電極としての第1の貫通電極210と一対の垂直方向の電極としての第2の貫通電極211を形成する。一対の第1の貫通電極210は第1の共有配線202に接続され、一対の第2の貫通電極211は第2の共有配線204に接続されている。以下、説明の便宜上、一対の第1の貫通電極210のうち、外部に接続されて信号を伝送する貫通電極を第1の貫通電極210aと呼び、他の貫通電極を第1の貫通電極210bと呼ぶ。また、一対の第2の貫通電極211のうち、後述する裏面配線250が接続される貫通電極を第2の貫通電極211aと呼び、他の貫通電極を第2の貫通電極211bと呼ぶ。また、本実施の形態においては、これらの貫通電極210a、210b、211a、211bを利用して、チップ選択信号を供給するプログラミングを行うので、これら4つの貫通電極210a、210b、211a、211bを称してプログラマブル貫通電極セル13と呼ぶことにする。なお、これら一対の第1の貫通電極210と一対の第2の貫通電極211の形成方法は、上記実施の形態の工程S3〜S6と同様であるので詳細な説明を省略する。

0054

なお、図14に示すようにプログラマブル貫通電極セル13は1つの半導体チップ12において水平面内に複数、本実施の形態では4つ形成されている。以下、説明の便宜上、図示の例において左側から順に、第1のプログラマブル貫通電極セル13a、第2のプログラマブル貫通電極セル13b、第3のプログラマブル貫通電極セル13c、第4のプログラマブル貫通電極セル13dと呼ぶ。

0055

次に、図15に示すようにウェハ10の裏面10a上にめっき液220を供給する。このとき、ウェハ10の裏面10aにおいて、例えばめっきが形成される貫通電極210、211の周囲、及び、後述する裏面配線250が形成される場所には、他の場所に比べて、相対的に親水化されている。裏面配線250の形成されうる場所とは、例えば、貫通電極210bと貫通電極211aの間を結ぶ直線部のことである。裏面10aすべてにめっき液220を供給してもよいが、このように相対的にめっき液220を供給しておけば、後のめっき工程において、効率よく電流経路が形成されて正確に配線することが可能になる。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。あるいは、上記親水化処理と疎水化処理を両方行ってもよい。こうして、図15に示すようにウェハ10の裏面10a上の貫通電極210、211の周囲に、めっき液220が供給される。

0056

その後、図16に示すようにウェハ10の裏面10b側に配線形成用治具としてのテンプレート230を配設する。テンプレート230は、ウェハ10に対向する面を有する基体231と、基体231の表面に配置され、極性を切り替え自在の一対の対向電極としての電極232、233を複数対有している。各一対の電極232、233は、各一対の貫通電極210、211に対応する位置にそれぞれ配置される。すなわち、一対の第1の電極232は一対の第1の貫通電極210に対応し、一対の第2の電極233は一対の第2の貫通電極211に対応している。

0057

その後、各一対の電極232、233に電圧を印加し、各一対の貫通電極210、211に対してそれぞれ電圧を印加する。そうすると、図16に示すように各電極232、233と対応する貫通電極210、211との間にブリッジ240が形成される。これらのブリッジ240は、めっき液220に接する電極のうち、陰極側になる電極からめっきが成長していき、対向する陽極側の電極に到達することにより形成される。このとき、必要に応じて、テンプレート230における各一対の電極232、233の極性を切り替えることによって、ブリッジ240は効率よく形成することができる。なお、さらに電圧を印加することによって、フリッティング現象が生じ、ブリッジ240を介して各電極232、233と対応する貫通電極210、211が確実に接続される。かかる状態で、各一対の貫通電極210、211に電圧を印加し、貫通電極210、211と回路203の電気的試験を行う。

0058

その後、例えば図17に示すように第4のプログラマブル貫通電極セル13dの裏面10bにおいて、第1の貫通電極210bと第2の貫通電極211aとを接続する、接続配線としての裏面配線250を形成する。このとき、第4のプログラマブル貫通電極セル13dの第1の貫通電極210bと第2の貫通電極211aのみにバイアスを印加するため、当該第1の貫通電極210bと第2の貫通電極211aに対応する第1の電極232と第2の電極233にバイアスを印加する。第1の電極232と第2の電極233の間にブリッジ240を介した電流経路が形成される為、この間にめっき成長により裏面配線250が形成される。なお、他の電極232、233には電圧を印加せず、第1のプログラマブル貫通電極セル13a〜第3のプログラマブル貫通電極セル13cには裏面配線250は形成されない。ここで、本来であれば、図17において、第1のプログラマブル貫通電極セル13a〜第4のプログラマブル貫通電極セル13dは、図面の奥行き方向に整列するはずであるが、分かりやすくする為、横に並べて記載している。

0059

或いは、図18に示す方法であっても、第4のプログラマブル貫通電極セル13dの裏面10bにおいて、第1の貫通電極210bと第2の貫通電極211aとを接続する裏面配線250を形成することができる。第4のプログラマブル貫通電極セル13dの第1の貫通電極210aと第2の貫通電極211bのみにバイアスを印加すると、図18の矢印で示す電流経路が形成されるので、第1の貫通電極210bと第2の貫通電極211aの間に裏面配線250が形成される。この時、貫通電極210bと貫通電極211aに対向する電極にはバイアスを印加しない。

0060

その後、図19に示すようにテンプレート230を退避させる。このとき、各電極232、233と対応する貫通電極210、211との間のブリッジ240を除去する。こうして、図19及び図20に示すように第4のプログラマブル貫通電極セル13dに裏面配線250が形成され、一対の第1の貫通電極210、一対の第2の貫通電極211及び回路203が接続される。

0061

同様に、例えば第3のプログラマブル貫通電極セル13cにおいて、第1の貫通電極210bと第2の貫通電極211aのみにバイアスを印加すると、図21に示すように第3のプログラマブル貫通電極セル13cに裏面配線250が形成される。このように、本実施の形態では、任意のプログラマブル貫通電極セル13に裏面配線250を選択的に形成することができる。

0062

その後、デバイス層11が形成されたウェハ10(半導体チップ12)を積層する。このとき、一のウェハ10のフロントバンプ200と、当該一のウェハ10に対向して積層される他のウェハ10の裏面10bにおける第1の貫通電極210aとが接続される。そして、プログラマブル貫通電極セル13が有する、4つの第1の貫通電極210aは、ウェハ10の積層方向に貫通して接続され、さらに外部に接続されて、それぞれ、信号、例えばチップ選択信号を伝送できる。

0063

こうして、図22及び図23に示すように複数のウェハ10(半導体チップ12)が積層されて、半導体装置260が製造される。なお、ウェハ10の積層数は、図示の例に限定されず、任意に設定することができる。

0064

かかる半導体装置260では、各プログラマブル貫通電極セル13a〜13dの第1の貫通電極210aに、積層された複数の半導体チップ12のうち一の半導体体チップ12を選択する選択信号が伝送される。例えば、最上層の半導体チップ12のみをアクティブにする場合は、プログラマブル貫通電極セル13dが有する第1の貫通電極210aにのみ、半導体チップ12をアクティブにする信号が送信される。同時に、プログラマブル貫通電極セル13a〜13cが有する第1の貫通電極210aには、半導体チップ12をディスアクティブにする信号が送信される。そうすると、裏面配線250が形成された第4のプログラマブル貫通電極セル13dに接続される回路203のみに半導体チップ12をアクティブにする信号が送信される。回路203の制御により、最上層の半導体チップ12のみがアクティブになる。同様に、上から2層目では第3のプログラマブル貫通電極セル13cに接続される回路203、3層目では第2のプログラマブル貫通電極セル13bに接続される回路203、最下層では第1のプログラマブル貫通電極セル13aに接続される回路203のみに、それぞれの階層の半導体チップ12をアクティブにする信号を送信することが可能になる。

0065

本実施の形態によれば、第1の貫通電極210bと第2の貫通電極211aとを接続する裏面配線250を、プログラマブルな配線として機能させることができる。すなわち、各プログラマブル貫通電極セル13a〜13dのうち、一のプログラマブル貫通電極セル13に選択的に裏面配線250を形成することによって、当該裏面配線250に接続される回路203を選択してアクティブにできる。したがって、半導体チップ12を適切に選択することができる。積層される各半導体チップ12は、裏面配線250の位置を除けば全て同じ構造である。従って、パターニング時のマスクを含めて、各半導体チップ12を同一のプロセスで量産することができるのである。

0066

また、裏面配線250を形成する際、極性を切り替え自在な一対の電極232、233を備えたテンプレート230を使用している。このため、一対の電極232、233の極性を切り替えることにより、それぞれプログラマブル貫通電極セル13a〜13dのうちの所望のプログラマブル貫通電極セル13に裏面配線250を適切に形成することができる。

0067

また、ウェハ10の裏面10bにおいて、めっきが形成される場所には、他のめっきが形成されない場所に比べて、相対的に親水化されているので、電極232、233と貫通電極210、211との間の電流経路を効率よく形成することができる。これによって、ブリッジ240と裏面配線250を適切に形成することができる。

0068

なお、以上の実施の形態では、裏面配線250によって半導体チップ12を適切に選択する場合について説明したが、本実施の形態の半導体装置260は他の機能を発揮させるようにもできる。例えば積層された各ウェハ10において一の半導体チップ12を選択するようにすれば、積層された複数のウェハ10全体でプログラムが記録できる。例えば不良メモリセルのアドレスを記録することができる。かかる場合、例えば半導体装置260が不良メモリセルを置換して救済するための冗長メモリセルを備えた冗長回路を有していれば、上記記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを救済することができる。したがって、半導体装置260の歩留まりを向上させることができる。

0069

以上の実施の形態のテンプレート230において、図24及び図25に示すように隣接する第1の電極232と第2の電極233との間に、補助対向電極としての補助電極270を設けてもよい。

0070

そして裏面配線250を形成する際、先ず、図24に示すように第1の貫通電極210bと第2の貫通電極211aに対応する第1の電極232と第2の電極233にバイアスを印加する。そうすると、裏面配線250が形成される。なお、この裏面配線250の形成方法は、図17に示した上記実施の形態と同様であるので詳細な説明を省略する。或いは、図18で示した裏面配線250の形成方法でも構わない。

0071

次に、図25に示すように隣接する第1の電極232と補助電極270との間にバイアスを印加する。そうすると、裏面配線250がさらにめっき成長し、厚膜化する。なお、図示の例では第1の電極232と補助電極270との間にバイアスを印加したが、第2の電極233と補助電極270との間にバイアスを印加してもよい。

0072

かかる場合、2段階で裏面配線250をめっき成長させて厚膜化することによって、当該裏面配線250の配線としての信頼性を向上させることができる。

0073

以上の実施の形態のテンプレート230において、一対の電極232、233は、図26に示すように平面視において交互に配置されていてもよい。かかる場合、補助電極270は、第1の電極232と第2の電極233との間に配置される。かかる場合、図27に示すように裏面配線250は、平面視において直交方向及び平行方向の任意の方向に形成することができる。

0074

また、以上の実施の形態において、図28に示すように隣接する第1の貫通電極210と第2の貫通電極211には、それぞれの対向する面に突起部280が形成されていてもよい。例えば図29に示すように、平面視において第1の貫通電極210bと第2の貫通電極211aが矩形状を有し、それぞれの対向する面に矩形状の突起部280が形成される。なお、突起部280は、貫通電極210、211と同様に形成され、導電性材料からなる。

0075

かかる場合、第1の貫通電極210bと第2の貫通電極211aとの間の距離が短くなるため、図30に示すようにめっき配線(裏面配線250等)を容易に形成することができる。

0076

以上の実施の形態では、一対の第1の貫通電極210は、配線201と第1の共有配線202を介してフロントバンプ200に接続されていたが、一対の貫通電極は、ウェハ10とデバイス層11を厚み方向に貫通し、デバイス層11の表面11aに形成されたフロントバンプに短絡されていてもよい。以下、かかる場合の半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。なお、本実施の形態の説明で用いられる図31図44において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも前記実施の形態で示した図面中の寸法に対応していない。

0077

先ず、図31に示すようにウェハ10の表面10aにデバイス層11を形成した後、デバイス層11の表面11aに、リード電極として使用されるバンプ(図示せず)形成する。この際に、デバイス側バンプとしてのフロントバンプ300を同時に形成する。フロントバンプ300は、後述するように貫通電極310aと電極311bを短絡するように形成される。ここで言うバンプは、通常の半導体プロセスでも形成されるものなので、特別な工程を必要としない。なお、デバイス層11には、回路13に接続される共有配線301が形成される。

0078

その後、図32に示すようにフロントバンプ300が形成されたデバイス層11の表面11aに、例えば接着剤を介して支持基板370を接合する。支持基板370には、例えばウェハやガラス基板が用いられる。その後、図33に示すようにウェハ10の裏面10bを研磨してウェハ10を薄化する。なお、説明の便宜上、図33においてはデバイス11側に設けられた支持基板370の図示を省略している。同様に、後述する図34図38においても支持基板370の図示を省略している。

0079

その後、図33に示すようにウェハ10を厚み方向に貫通し、ウェハ10の裏面10bにつながる一対の貫通電極310と、ウェハ10(及びデバイス層11の一部)を厚み方向に貫通して、ウェハ10の裏面10bにつながる一対の垂直方向の電極311とを形成する。一対の貫通電極310はフロントバンプ300に接続され、一対の電極311は共有配線301に接続されている。以下、説明の便宜上、一対の貫通電極310のうち、外部に接続されて信号を伝送する貫通電極を貫通電極310aと呼び、他の貫通電極を貫通電極310bと呼ぶ。また、一対の電極311のうち、後述する裏面配線350が接続される電極を電極311aと呼び、他の電極を電極311bと呼ぶ。なお、これら一対の貫通電極310と一対の電極311の形成方法は、上記実施の形態の電極用貫通孔20の形成方法及び貫通電極32の形成方法と同様であるので詳細な説明を省略する。また、共有配線301と電極311が、本発明における配線を構成している。すなわち、共有配線301と電極311は、回路13には接続されて、貫通電極310には接続されておらず、少なくとも一部がウェハ10の裏面10bに露出している。

0080

次に、図34に示すようにウェハ10とデバイス層11の上下位置を反転させ、ウェハ10の裏面10b上にめっき液320を供給する。このとき、ウェハ10の裏面10bにおいて、例えばめっきが形成される貫通電極310と電極311の周囲、及び、後述する裏面配線350が形成される場所には、他の場所に比べて、相対的に親水化されている。裏面配線350の形成されうる場所とは、例えば、貫通電極310bと電極311aの間を結ぶ直線部のことである。裏面10bすべてにめっき液320を供給してもよいが、このように相対的にめっき液320を供給しておけば、後のめっき工程において、効率よく電流経路が形成されて正確に配線することが可能になる。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。あるいは、上記親水化処理と疎水化処理を両方行ってもよい。こうして、図34に示すようにウェハ10の裏面10b上の貫通電極310と電極311の周囲に、めっき液320が供給される。

0081

その後、図35に示すようにウェハ10の裏面10b側にテンプレート330を配設する。テンプレート330は、ウェハ10に対向する面を有する基体331と、基体331の表面に配置され、極性を切り替え自在の一対の対向電極としての電極332、333を複数対有している。各一対の電極332、333は、各一対の貫通電極310と一対の電極311に対応する位置にそれぞれ配置される。すなわち、一対の第1の電極332は一対の貫通電極310に対応し、一対の第2の電極333は一対の電極311に対応している。

0082

その後、各一対の電極332、333に電圧を印加し、各一対の貫通電極310と一対の電極311に対してそれぞれ電圧を印加する。そうすると、図35に示すように各電極332、333と対応する貫通電極310及び電極311との間にブリッジ340が形成される。これらのブリッジ340は、めっき液320に接する電極のうち、陰極側になる電極からめっきが成長していき、対向する陽極側の電極に到達することにより形成される。このとき、必要に応じて、テンプレート330における各一対の電極332、333の極性を切り替えることによって、ブリッジ340は効率よく形成することができる。なお、さらに電圧を印加することによって、フリッティング現象が生じ、ブリッジ340を介して各電極332、333と対応する貫通電極310及び電極311が確実に接続される。かかる状態で、各一対の貫通電極310と一対の電極311に電圧を印加し、貫通電極310と電極311と回路13の電気的試験を行う。

0083

その後、上記回路13の電気特性の試験によって、良品と判定された良品回路13aを備えた良品チップ12aに対して、図36に示すように貫通電極310bと電極311aとを接続する、他の配線としての裏面配線350を形成する。このとき、貫通電極310bと電極311aのみにバイアスを印加するため、当該貫通電極310bと電極311aに対応する第1の電極332と第2の電極333にバイアスを印加する。第1の電極332と第2の電極333の間にブリッジ340を介した電流経路が形成される為、この間にめっき成長により裏面配線350が形成される。

0084

或いは、図37に示す方法であっても、貫通電極310bと電極311aとを接続する裏面配線350を形成することができる。貫通電極310aと電極311bのみにバイアスを印加すると、図37の矢印で示す電流経路が形成されるので、貫通電極310bと電極311aの間に裏面配線350が形成される。この時、貫通電極310bと電極311aに対向する電極にはバイアスを印加しない。

0085

その後、図38に示すようにテンプレート330を退避させる。このとき、各電極332、333と対応する貫通電極310及び電極311との間のブリッジ340を除去する。こうして裏面配線350が形成され、一対の貫通電極310、一対の電極311及び回路13が接続される。

0086

その後、図39に示すように裏面配線350が形成されたウェハ10(良品チップ12a)上に、次のウェハ10(図39においては、良品チップ12aとしているが、実際には後述するように、第2のウェハに裏面配線350を形成する前に、良品、不良品判別するための検査が行われる。)が積層される。以下、説明の便宜上、前者のウェハ10を第1のウェハ10と呼び、後者のウェハ10を第2のウェハ10と呼ぶ。第2のウェハ10は、その表面10aにデバイス層11が形成された状態、すなわち図31に示したウェハ10の状態で第1のウェハ10上に積層される。その後、第2のウェハ10の裏面10bを研磨して薄化した後、当該第2のウェハ10に一対の貫通電極310と一対の電極311が形成される。この第2のウェハ10の貫通電極310は、第1のウェハ10の貫通電極310に導通する。なお、これら貫通電極310と電極311は、上記実施の形態の電極用貫通孔20の形成方法及び貫通電極32の形成方法と同様であるので詳細な説明を省略する。

0087

その後、図40に示すように第2のウェハ10の裏面10b側にテンプレート330を配設する。そして、図37に示した方法と同様の方法で、第2のウェハ10に貫通電極310bと電極311aとを接続する裏面配線350を形成する。具体的には、貫通電極310aと電極311bのみにバイアスを印加する。そうすると、図40の矢印で示す電流経路が形成されるので、貫通電極310bと電極311aの間に裏面配線350が形成される。なお、裏面配線350は、図36に示した方法と同様の方法で形成してもよい。

0088

一方、電気的特性の試験によって、不良品と判定された不良品回路13bを備えた不良品チップ12bに対しては、図36に示したような裏面配線350を形成しない。この電気的特性の試験は、第2のウェハ10の裏面10b側にテンプレート330を配設した際、図35図36に示した方法と同様の方法で行われる。

0089

こうして、図41に示すように良品チップ12aと不良品チップ12bが鉛直方向に積層される。このとき、貫通電極310が導通するように、すなわち貫通電極310が複数の半導体チップ12を貫通するように、当該複数の半導体チップ12が積層される。こうして、結果的にではあるが、良品チップ12aと不良品チップ12bとが混載された半導体装置360が製造される。なお、最下層の半導体チップ12以外の半導体チップ12のフロントバンプ300は省略できる。また、図示の例では半導体チップ12は3層に積層されているが、これらの積層数は任意に設定することができる。さらに、半導体装置360における不良品チップ12bの位置も図示の例に限定されず、不良品チップ12bがどの層に配置されていても、後述するように半導体装置360を良品にすることができる。

0090

以上のように製造された半導体装置360では、貫通電極310に所定のデータ信号が伝送される。データ信号は、例えば回路13内のメモリセルのアドレスやメモリセルに記録されるメモリ等のデータを含む信号である。そして、貫通電極310と良品回路13aは電気的に接続されているため、貫通電極310からのデータ信号は良品回路13aに出力される。一方、貫通電極310と不良品回路13bは電気的に接続されていないため、貫通電極310からのデータ信号は不良品回路13bに出力されることはない。このように半導体装置360は作用する。

0091

以上の実施の形態によれば、貫通電極310bと電極311aとを接続する裏面配線350を、プログラマブルな配線として機能させることができる。すなわち、ウェハ10の裏面10bに選択的に裏面配線350を形成することによって、当該裏面配線350に接続される回路13を選択することができる。したがって、半導体チップ12を適切に選択することができる。以上のように良品チップ12aと不良品チップ12bが電気的に分離されるので、不良品チップ12bの影響が他の良品チップ12aに及ばない。したがって、不良品チップ12bが存在しても半導体装置360を良品にすることができ、半導体装置360の歩留まりを向上させることができる。

0092

また、積層される各半導体チップ12は、裏面配線350の位置を除けば全て同じ構造である。従って、パターニング時のマスクを含めて、各半導体チップ12を同一のプロセスで量産することができる。

0093

また、貫通電極310と回路13との接続又は非接続を選択するための選択手段は、簡単な方法で形成することができる。すなわち、テンプレート330の一対の電極332、333の極性を切り替えることにより、所望のウェハ10上に裏面配線350を適切且つ容易に形成することができる。このように選択手段を簡易な方法で形成できるので、半導体装置360を効率よく製造することができる。

0094

また、ウェハ10の裏面10bにおいて、めっきが形成される場所には、他のめっきが形成されない場所に比べて、相対的に親水化されているので、電極332、333と貫通電極310及び電極311との間の電流経路を効率よく形成することができる。これによって、ブリッジ340と裏面配線350を適切に形成することができる。

0095

なお、以上の実施の形態では、裏面配線350によって半導体チップ12を適切に選択する場合について説明したが、本実施の形態の半導体装置360は他の機能を発揮させるようにもできる。例えば積層された各ウェハ10において一の半導体チップ12を選択するようにすれば、積層された複数のウェハ10全体でプログラムが記録できる。例えば不良メモリセルのアドレスを記録することができる。かかる場合、例えば半導体装置360が不良メモリセルを置換して救済するための冗長メモリセルを備えた冗長回路を有していれば、上記記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを救済することができる。したがって、半導体装置360の歩留まりを向上させることができる。

0096

これまでの実施の形態においては、回路13の形成されていないウェハ10の裏面11b側から貫通電極310を形成する方式、いわゆるBack−Via方式を用いて説明してきた。貫通電極310は回路13の形成されていないウェハ10の裏面10b側に露出しているので、裏面配線350(プログラマブルな配線)もウェハ10の裏面10b側に形成した。

0097

しかしながら、貫通電極の形成工程は、Back−Via方式に限られず様々な方式が提案されている。

0098

例えば回路13の形成される表面11aから貫通電極を形成する方式(貫通電極の形成は、回路13の形成の前後、様々なタイミングで行われうる)いわゆるFront−Via方式も提案されているが、このような場合においても本発明を適用することは可能である。図42に示すように、回路13の形成された表面11aに、エッチングにより貫通孔を形成した後、導電性材料を埋め込むことで、貫通電極310と垂直方向の電極311を形成する。なお、この段階では貫通電極310はウェハ10及びデバイス層11を貫通していないが、後述するようにウェハ10の裏面10bを研磨することにより、貫通電極310はウェハ10及びデバイス層11を貫通する。共有配線301は回路13の形成工程、いわゆるBEOL(Back End Of Line)においてあらかじめ形成しておけばよい。

0099

なお、本実施の形態では貫通電極310と電極311を同時に形成しているが、電極311も、共有配線301と同様に回路13の形成工程で形成してしまっても構わない。図42を見ても明らかなように、電極311と共有配線301はすべてデバイス層11内にあるので、回路13の形成工程の中で作りこんでしまうことができるのである。

0100

その後、図43に示すように、ウェハ10を支持基板370に接合した状態でウェハ10の裏面10bを研磨してウェハ10を薄化し、貫通電極310a、110b間を接続するバックバンプ380を形成する。この際、上記実施の形態とは異なり、ウェハ10の回路形成面である表面11aに支持基板370が接合されるが、それ以外の一連の工程は先の実施の形態と同じである。

0101

その後、図44にあるように、支持基板370をウェハ10の表面11aから裏面10bに入れ替える。ウェハ10の表面11aに支持基板370が接合している状態で、ウェハ10の裏面10bに別の支持基板370を接合した後、表面11aに接合していた支持基板370を剥がすことで、支持基板370を入れ替えることができる。この状態であれば、貫通電極310と電極311がウェハ10の回路形成面である11aから露出しているので、先の実施の形態と同様に、テンプレート330を用いた検査と裏面配線350(プログラマブル配線)の形成が可能である。

0102

以上説明してきたように、本発明は貫通電極の形成方式などに限定されない。本発明の本質は、短絡された貫通電極対と垂直方向の電極対を用意して、これらの間に配線を形成することでプログラマブルな配線として機能させることにある。

0103

以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。

0104

10ウェハ
11デバイス層
12半導体チップ
13(13a〜13d)プログラマブル貫通電極セル
20(20a、20b) 第1のフロントバンプ
21(21a、21b) 第2のフロントバンプ
22(22a、22b) 第3のフロントバンプ
24 第1の共有配線
26 第2の共有配線
28 第3の共有配線
30支持ウェハ
40貫通孔
50(50a、50b) 第1の貫通電極
51(51a、51b) 第2の貫通電極
52(52a、52b) 第3の貫通電極
60テンプレート
61 第1の電極
62 第2の電極
63 第3の電極
70 めっき
80 第1のバックバンプ
81 第2のバックバンプ
82 第3のバックバンプ
100半導体装置
110カウンタ
120 フロントバンプ
120a 第1のフロントバンプ
120b 第2のフロントバンプ
122 共有配線
130 貫通電極
130a 第1の貫通電極
130b 第2の貫通電極
140 バックバンプ
150 半導体装置
200 フロントバンプ
202 第1の共有配線
203回路
204 第2の共有配線
210(210a、210b) 第1の貫通電極
211(211a、211b) 第2の貫通電極
230 テンプレート
231基体
232 第1の電極
233 第2の電極
240ブリッジ
250裏面配線
260 半導体装置
270補助電極
280突起部
300 フロントバンプ
301 共有配線
310(310a、310b) 貫通電極
311(311a、311b) (垂直方向の)電極
320めっき液
330 テンプレート
331 基体
332 第1の電極
333 第2の電極
340 ブリッジ
350 裏面配線
360 半導体装置
380 バックバンプ

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