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技術 信号遅延装置、信号遅延装置の制御方法

出願人 富士通株式会社
発明者 薩川禎彦
出願日 2011年3月1日 (7年8ヶ月経過) 出願番号 2013-502100
公開日 2014年7月7日 (4年4ヶ月経過) 公開番号 WO2012-117530
状態 未査定
技術分野 パルス回路
主要キーワード 演算回路出力 信号遅延装置 折り返し地点 取り込み結果 省電力機 減少信号 ディレイデータ 定論理値
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図面 (20)

課題・解決手段

入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供すること。 信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有する。

概要

背景

従来より、LSI(Large Scale Integrated circuit:大規模集積回路)のような半導体回路装置クロック信号等の入力信号遅延を与えて出力する信号遅延装置がある。

例えば、遅延時間の異なる複数の遅延部に入力信号を入力し、切り換え制御信号に応じていずれかの遅延部を動作状態に設定し、動作状態に設定された遅延部により遅延された信号を出力する信号遅延装置があった。

概要

入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供すること。 信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有する。

目的

そこで、入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

入力信号遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有することを特徴とする、信号遅延装置。

請求項2

前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されていることを特徴とする、請求項1記載の信号遅延装置。

請求項3

前記ディレイ設定データには、前記対応するディレイ部出力を選択する選択部に対応する桁を境界として、特定論理値が連続するデータが設定されていることを特徴とする、請求項2記載の信号遅延装置。

請求項4

前記信号遅延装置は更に、前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、前記レジスタ部は、前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトすることを特徴とする請求項2に記載の信号遅延装置。

請求項5

前記信号遅延装置は更に、前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、前記選択信号生成部は、前記演算回路が出力した信号に基づき、前記レジスタ部が出力するディレイ設定データのうち、前記対応するディレイ部出力を選択する選択部に対応する桁のデータを反転して、選択信号として前記選択部に出力することを特徴とする、請求項4記載の信号遅延装置。

請求項6

前記信号遅延装置は更に、前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、前記選択信号生成部は、前記レジスタ部のいずれかのレジスタからの出力信号反転信号と、当該レジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を出力する否定論理積回路と、前記演算回路出力の値に応じて、前記否定論理積回路出力と、前記否定論理積回路にその出力信号の反転信号が入力するレジスタ出力とを選択して選択信号として出力する選択回路とを備えた、前記選択部のいずれかに対応する複数の選択信号生成回路を有することを特徴とする、請求項4記載の信号遅延装置。

請求項7

前記信号遅延装置において、前記選択信号生成部は、前記レジスタ部を構成するレジスタからの出力信号を遅延させる遅延回路と、前記遅延回路出力を反転した信号と、前記遅延回路が出力信号を遅延させるレジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を前記選択信号として出力する、いずれかの選択部に対応する否定論理積回路とを有することを特徴とする、請求項4記載の信号遅延装置。

請求項8

前記信号遅延装置において、前記ディレイ部は、インバータ回路で構成され、前記選択部は、セレクタ回路とインバータ回路とを有することを特徴とする請求項1記載の信号遅延装置。

請求項9

入力信号を遅延させる遅延量に応じたディレイ設定データを保持するレジスタ部と、直列に接続された複数のディレイ部を有し入力信号を遅延させるディレイ手段と、前記複数のディレイ部のいずれかの出力が入力する、直列に接続された複数の選択部を有し、最も先頭の選択部を除く選択部には前段の選択部出力が入力し、前記ディレイ部からの出力あるいは前記前段の選択部出力のいずれかを出力する選択手段とを備えた信号遅延装置の制御方法において、前記レジスタ部に保持されたディレイ設定データに基づいて、対応するディレイ部出力を選択させる選択部を示す選択信号を出力するステップと、前記出力された選択信号が示す選択部により、ディレイ部からの出力信号を選択して、前記選択手段から遅延信号を出力するステップを有することを特徴とする信号遅延装置の制御方法。

技術分野

0001

本願発明は、信号遅延装置、及び、信号遅延装置の制御方法に関する。

背景技術

0002

従来より、LSI(Large Scale Integrated circuit:大規模集積回路)のような半導体回路装置クロック信号等の入力信号遅延を与えて出力する信号遅延装置がある。

0003

例えば、遅延時間の異なる複数の遅延部に入力信号を入力し、切り換え制御信号に応じていずれかの遅延部を動作状態に設定し、動作状態に設定された遅延部により遅延された信号を出力する信号遅延装置があった。

先行技術

0004

特開平11−68528号公報

発明が解決しようとする課題

0005

ところで、従来の信号遅延装置は、入力信号に与える遅延量を設定するためには、遅延量の計算、又は遅延量の重み付け等の処理が必要であった。

0006

このため、遅延量の設定を簡単に行うことができないという課題があった。

0007

そこで、入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供することを目的とする。

課題を解決するための手段

0008

本発明の実施の形態の信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有することを特徴とする。

発明の効果

0009

入力信号に与える遅延量を簡単に設定できる信号遅延装置、及び、信号遅延装置の制御方法を提供することができる。

図面の簡単な説明

0010

比較例の信号遅延装置の遅延調整回路を示す図である。
比較例の信号遅延装置の遅延調整回路を示す図である。
比較例の遅延調整回路10、50とシフトレジスタを示す図である。
比較例の遅延調整回路10、50に接続されるシフトレジスタ40A、40Bが保持するデータとディレイ番号の対応関係を示す図である。
比較例の省電力機構を有する遅延調整回路10Aを示す図である。
図4Aの遅延調整回路10Aで信号の折り返し地点切り替えた場合の信号経路を示す図である。
データ信号を取り込む際の動作を示すタイミングチャートである。
データ信号を取り込む際の動作を示すタイミングチャートである。
データ信号を取り込む際の動作を示すタイミングチャートである。
データ信号を取り込む際の動作を示すタイミングチャートである。
実施の形態1の信号遅延装置を含む情報処理装置を示す図である。
実施の形態1の信号遅延装置を示す図である。
実施の形態1の信号遅延装置の遅延調整判定部140の回路構成を示す図である。
実施の形態1の信号遅延装置の遅延調整判定部140の動作を表すタイミングチャートである。
実施の形態1の信号遅延装置のディレイ設定データ生成部150の回路構成を示す図である。
実施の形態1の信号遅延装置100の微調整用の遅延調整回路110A、選択信号生成部120、シフトレジスタ130、及び変更フラグFF170を示す図である。
選択信号生成部120の一部の回路構成例を示す図である。
実施の形態1の信号遅延装置100のシフトレジスタ130が保持するディレイ設定データの一例を示す図である。
実施の形態1の信号遅延装置100のシフトレジスタ130が保持するディレイ設定データを変更フラグ及び選択信号とともに示す図である。
実施の形態1の信号遅延装置100における遅延処理を示すフローチャートである。
実施の形態1の信号遅延装置100の微調整用の遅延調整回路110Aにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。
実施の形態2の信号遅延装置を示す図である。
実施の形態2の信号遅延装置200の遅延調整回路110A、選択信号生成部220、及びシフトレジスタ230の回路構成を示す図である。
実施の形態2の信号遅延装置200において選択信号1〜4を得るためのディレイ設定データの組合せと、選択信号1〜4として出力されるNAND回路251の出力とを表形式で示す図である。
実施の形態2の信号遅延装置200の遅延調整回路110Aにおける信号の折り返し地点の切り替えを模式的に示す図である。
実施の形態2の信号遅延装置200の微調整用の遅延調整回路110Aにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。

実施例

0011

以下、本発明の信号遅延装置、及び、信号遅延装置の制御方法を適用した実施の形態について説明する。

0012

実施の形態1、2の信号遅延装置について説明する前に、まず、図1乃至図8を用いて、比較例の信号遅延装置について説明する。

0013

図1A図1Bは、比較例の信号遅延装置の遅延調整回路を示す図である。

0014

図1Aに示す比較例の信号遅延装置の遅延調整回路10は、インバータ11、12、13、14、15、セレクタ21、22、23、24、25、及びインバータ31、32、33、34、35を含む。

0015

インバータ11〜15、セレクタ21〜25、及びインバータ31〜35は、遅延素子である。

0016

また、インバータ11〜15は、信号の折り返し地点となるセレクタ21〜25に信号を伝搬するためのフォワード側のインバータであり、インバータ31〜35は、信号がセレクタ21〜25で折り返した後に伝搬されるリターン側のインバータである。

0017

インバータ11〜15は、それぞれ、入力信号を反転して出力する否定回路である。

0018

インバータ11〜15は、それぞれ、出力端子入力端子が接続されることにより、直列に接続されている。インバータ11の入力端子は、遅延調整回路10の入力端子INに接続されており、インバータ15の出力端子は、セレクタ25の一方の入力端子に接続されている。

0019

セレクタ21〜25は、それぞれ、インバータ11〜15に対応して設けられている。セレクタ21〜25は、2つの入力端子を有し、選択信号のレベル("1"又は"0")に応じて、いずれかの入力を選択して出力する。

0020

インバータ31〜35は、それぞれ、入力信号を反転して出力する否定回路であり、セレクタ21〜25に対応して設けられている。インバータ31〜35は、セレクタ21〜25と交互に直列に接続されており、それぞれ、セレクタ21〜25の各々の出力を反転して出力する。

0021

セレクタ25の一方の入力端子には、インバータ15の出力端子が接続されている。セレクタ25の他方の入力端子には、データXが入力されている。なお、データXは"0"又は"1"の固定データである。

0022

セレクタ24の一方の入力端子には、インバータ14の出力端子が接続され、他方の入力端子には、インバータ35の出力端子が接続されている。

0023

セレクタ23の一方の入力端子には、インバータ13の出力端子が接続され、他方の入力端子には、インバータ34の出力端子が接続されている。

0024

セレクタ22の一方の入力端子には、インバータ12の出力端子が接続され、他方の入力端子には、インバータ33の出力端子が接続されている。

0025

セレクタ21の一方の入力端子には、インバータ11の出力端子が接続され、他方の入力端子には、インバータ32の出力端子が接続されている。

0026

インバータ31の入力端子には、セレクタ21の出力端子が接続され、インバータ31の出力端子は、遅延調整回路10の出力端子OUTに接続されている。

0027

遅延調整回路10は、入力端子INに入力される信号をセレクタ21〜25のうちのどこで信号を折り返すかにより、入力端子INに入力される信号の遅延量を調節して出力端子OUTから出力する。

0028

すなわち、遅延調整回路10は、セレクタ21〜25を用いて入力端子INに入力される信号が通過するインバータの個数を選択することにより、遅延量を調節する。

0029

入力端子INから入力した信号が折り返す位置は、入力端子IN側から見て最初に選択信号が"0"に設定されるセレクタ(21〜25のうちのいずれか)によって決定する。

0030

又、信号をどのセレクタで折り返した場合であっても、入力端子INから入力される信号が通過するインバータの個数は偶数個であるため、入力端子INから入力される信号と出力端子OUTから出力される信号は極性が同一となる。

0031

上記の遅延調整回路10において、例えば、図1に示すように、セレクタ21〜25の各々に入力する選択信号を"1"、"0"、"0"、"0"、"0"に設定した場合は、セレクタ22がインバータ12の出力を選択する。このため、入力端子INに入力される信号は、インバータ11からインバータ12に伝搬し、インバータ12の出力端子からセレクタ22に入力し、セレクタ22で折り返すことになる。

0032

セレクタ22で信号を折り返す場合には、インバータ13、14、15、セレクタ23、24、25、インバータ33、34、35は、入力端子INから入力した信号の伝搬経路に含まれない。

0033

図1Bに示す比較例の信号遅延装置の遅延調整回路50は、インバータ51、52、53、セレクタ61、62、63、及びインバータ71、72、73を含む。

0034

比較例の遅延調整回路50のインバータ51、52、53、セレクタ61、62、63、及びインバータ71、72、73は、比較例の遅延調整回路10のフォワード側のインバータ、セレクタ、リターン側のインバータの段数を、それぞれ、5段から3段に減らした回路構成を有する。

0035

インバータ51、52、53、セレクタ61、62、63、及びインバータ71、72、73は、それぞれ、比較例の遅延調整回路10のインバータ11、12、13、セレクタ21、22、23、及びインバータ31、32、33に対応し、セレクタ63の他方の入力端子にデータXが入力されていること以外の接続関係は同様である。

0036

比較例の信号遅延装置の遅延調整回路50は、比較例の遅延調整回路10よりも遅延量の調整幅が大きく設定されている。このため、遅延調整回路10は微調整用に用いられ、信号遅延装置の遅延調整回路50は、粗調整用に用いられる。

0037

次に、図2を用いて、比較例の遅延調整回路10に入力する選択信号を出力するシフトレジスタについて説明する。

0038

図2は、比較例の遅延調整回路10、50とシフトレジスタを示す図である。

0039

図2に示す遅延調整回路10は、遅延時間を微調整するために設けられており、例えば、20ps(ピコ秒)毎に遅延時間を調整できるものとする。また、遅延調整回路50は、遅延時間を粗調整するために設けられており、例えば、100ps(ピコ秒)毎に遅延時間を調整できるものとする。

0040

遅延調整回路10は、5つのセレクタ21〜25を有するため、5ビットのシフトレジスタ40Aから5ビット分の選択信号が入力する。

0041

遅延調整回路50は、3つのセレクタ61〜63を有するため、3ビットのシフトレジスタ40Bから3ビット分の選択信号が入力する。

0042

次に、図3を用いてシフトレジスタ40A、40Bが保持する選択信号を表すデータについて説明する。

0043

図3は、比較例の遅延調整回路10、50に接続されるシフトレジスタ40A、40Bが保持するデータと、遅延調整回路の遅延時間に対応するディレイ番号(ディレイNo.)の対応関係を示す図である。比較例の遅延調整回路10、50では、選択信号は、シフトレジスタ40A、40Bから遅延調整回路10、50のセレクタ21〜25、61〜63(図1A図1B参照)に入力する。

0044

図3に示すように、選択信号は、微調整用の5ビットのデータと、粗調整用の3ビットのデータを有する。各ビットのデータは選択信号としてシフトレジスタ40A、40Bから出力する。図3では、8ビットの選択信号の組に、0〜14のディレイ番号(ディレイNo.)を割り当てて説明する。

0045

ディレイ番号0の8ビットの選択信号は、すべて"0"に設定されている。ディレイ番号0〜ディレイ番号4までは、粗調整用の選択信号をすべて"0"で固定し、微調整用の5ビットの選択信号が左側のビットから順次"1"が立ち上がって行くように設定されている。

0046

これは、粗調整用の遅延調整回路50(図1B参照)をセレクタ61で信号を折り返すように固定した状態で、微調整用の遅延調整回路10(図1A参照)において、信号の折り返し地点をインバータ11の出力端子からインバータ15の出力端子にかけて順次シフトさせるためである。

0047

なお、ディレイ番号0の選択信号によって与えられる遅延時間は、遅延調整回路50における100psに、遅延調整回路10における20psを加算した120psである。ディレイ番号が1つ増える毎に、微調整用の遅延調整回路10における遅延量が20psずつ増えるため、ディレイ番号4の選択信号によって与えられる遅延時間は、200psである。

0048

また、ディレイ番号5では、粗調整用の3ビットの選択信号のうち、一番左のビットが"1"に立ち上がり、微調整用の5ビットの選択信号がすべて"0"に設定される。これにより、ディレイ番号5の選択信号によって与えられる遅延時間は、遅延調整回路50における200psに、遅延調整回路10における20psを加算した220psである。

0049

以下、ディレイ番号が6以上の場合は、微調整用のビットと粗調整用のビットが順次"0"から"1"に立ち上がるように設定されており、ディレイ番号14の選択信号によって与えられる遅延時間は、遅延調整回路50における300psに、遅延調整回路10における100psを加算した400psである。

0050

このような選択信号を用いて比較例の省電力機構を有しない遅延調整回路10、50の遅延時間を調節する際には、無効データによる問題は生じないが、電力消費が多いという問題がある。

0051

次に、図4A図4Bを用いて、信号の伝搬経路に含まれないインバータとセレクタを停止させる省電力機構を有する比較例の遅延調整回路について説明する。

0052

図4Aは、図1に示す遅延調整回路10に、信号の伝搬経路に含まれないインバータとセレクタを停止させる省電力機構を追加した遅延調整回路10Aを示す図である。

0053

遅延調整回路10Aは、図1Aに示す比較例の遅延調整回路10と基本的に同様の回路構成を有するが、セレクタ25の片方の入力端子にはデータXの代わりに固定データが入力している点が異なる。図4Aに示す遅延調整回路10Aには固定データ"0"が入力しているが、固定データは"1"であってもよい。

0054

省電力機構を有する比較例の遅延調整回路10Aでは、入力端子IN、出力端子OUTから見て折り返し地点となるセレクタよりも奥側にあるセレクタに入力する選択信号を"1"に設定する。これは、信号の伝搬経路に含まれないリターン側のインバータとセレクタに入力するデータを、フォワード側のインバータ11〜15を伝搬するデータからセレクタ25に入力する固定データに切り替えることで、信号の伝搬経路に含まれないリターン側のインバータとセレクタの動作を停止させて省電力化を図るためである。

0055

図4Aに示すように、遅延調整回路10Aのセレクタ21〜25にそれぞれ選択信号"1"、"0"、"1"、"1"、"1"を入力すると、入力端子INに入力される信号は、矢印で示すようにセレクタ22で折り返す。

0056

また、このとき、セレクタ25は固定データを出力し、セレクタ25から出力される固定データは、インバータ35、セレクタ24、インバータ34、セレクタ23、インバータ33まで伝搬する。

0057

このように、信号の伝搬経路に含まれないインバータ33、34、35とセレクタ23、24、25に固定データを入力することにより、信号の伝搬経路に含まれないインバータ33、34、35とセレクタ23、24、25が有するトランジスタスイッチング動作等を停止することができる。

0058

この結果、遅延調整回路10Aの省電力化を図ることができる。

0059

ところで、信号の伝搬経路に含まれないインバータ33、34、35とセレクタ23、24、25の動作を停止させている間においても、入力端子INに入力される信号は、刻々と変化する。

0060

しかしながら、省電力化のためにインバータ33、34、35とセレクタ23、24、25の動作を停止させると、セレクタ25の出力端子からインバータ33の出力端子までの間には、セレクタ25に入力される固定データに基づくデータが出力され続ける。

0061

このようなセレクタ25に入力される固定データに基づくデータは、入力端子INから入力される信号によるデータとは無関係であり、無効なデータ(無効データ)である。

0062

ここで、セレクタ25の出力端子からインバータ33の出力端子までの間に無効データが出力され続けているとする。このときに、例えば、図4Bに示すようにセレクタ21〜25に選択信号"1"、"1"、"1"、"1"、"0"を入力して、信号の折り返し地点を矢印で示すようにセレクタ22からセレクタ25に変更すると、出力端子OUTから出力する信号には、無効データが含まれてしまう。

0063

これは、セレクタ25の出力端子からインバータ33の出力端子までの間に無効データが出力され続けているときに、信号の折り返し地点をセレクタ22からセレクタ23又は24に変更した場合においても同様である。

0064

このように、省電力機構を有する遅延調整回路10Aにおいて、信号の折り返し地点が入力端子IN、出力端子OUTから見て奥側にシフトすると、信号の伝搬経路に無効データを保持するインバータ又はセレクタが含まれるようになる。このため、無効データが信号経路内を伝搬する間は、入力端子INに入力される信号が出力端子OUTまで正確に伝搬しないという問題が生じる。

0065

そして、このような問題は、特に、図4Aに示す遅延調整回路10Aに加えて、比較例の粗調整用の遅延調整回路50(図1B参照)に省電力機構を付け加えた粗調整用の遅延調整回路を用いる場合に顕著に表れる。

0066

例えば、選択信号が図3に示すディレイ番号5の選択信号からディレイ番号4の選択信号に変化した場合には、遅延量を20ps短くしただけで、遅延調整回路10A内の信号の折り返し地点が、セレクタ21からセレクタ25に、入力端子IN、出力端子OUTから見て奥側にシフトする。

0067

このように信号の折り返し地点が入力端子IN、出力端子OUTから見て大きく奥側にシフトすると、動作停止していた多くのセレクタ及びリターン側のインバータが信号経路に含まれることになるため、多くの無効データが出力信号に含まれることになる。

0068

上述のような遅延調整回路を含む比較例の信号遅延装置は、例えば、サーバ等のような情報処理装置においてデータ信号を取り込む際に、取り込み信号による取り込みのタイミングをデータ信号に対して適切なタイミングにするために、データ信号又は取り込み信号を遅延させるために用いられる。

0069

このため、信号遅延装置の出力信号に無効データが含まれると、遅延調整回路により遅延した信号を使用する情報処理装置の動作不良の原因になる可能性があり、特に、無効データが存在する信号経路が長い場合には、情報処理装置の動作に及ぼす影響が、当該信号経路が短い場合よりも大きくなる可能性がある。

0070

次に、図5乃至図8のタイミングチャートを用いて、データ信号を取り込む際の動作について説明する。

0071

図5乃至図8は、データ信号を取り込む際の動作を示すタイミングチャートである。図5乃至図8では、データ信号をD(Dataの略)、取り込み信号をC(Captureの略)、取り込んだ結果を表す信号をR(Resultの略)と表す。なお、横軸時間軸であり、右方向を時間が進む方向とする。

0072

ここでは、取り込み信号Cの立ち上がりでデータ信号Dを取り込むこととする。図5に示す取り込み信号Cの周期は、一例としてデータ信号Dの半分に設定されている。

0073

取り込み信号Cでデータ信号Dを確実に取り込めるようにすべく、矢印Aで示す取り込み信号Cの立ち上がりは、データ信号DがH(High)レベルである期間Bの中央付近に位置するように調節される。このような調節は、データ信号D又は取り込み信号Cを遅延させることによって実現される。

0074

取り込み結果を表す信号Rは、取り込み信号Cの立ち上がりのタイミングでデータ信号Dを取り込むため、図5の例ではデータ信号Dを正確に取り込んだ信号になる。

0075

次に、図6を用いて、図1に示す遅延調整回路10において遅延量を増大させた場合にデータ信号を取り込む動作について説明する。遅延調整回路10は、省電力機構を有しない。

0076

遅延調整回路10(図1A参照)に選択信号"1"、"0"、"0"、"0"、"0"を入力した場合に出力端子OUTから出力されるデータ信号をD0、選択信号"1"、"1"、"0"、"0"、"0"を入力した場合に出力端子OUTから出力されるデータ信号をD1とする。データ信号D1の波形は、データ信号D0よりも遅延量が多いため、データ信号D0の波形よりも右にシフトしている。

0077

時刻t0で遅延調整回路10(図1A参照)に選択信号"1"、"0"、"0"、"0"、"0"を入力すると、データ信号Dはデータ信号D0と等しくなる。

0078

ここで、データ信号D0がHレベルである期間の中央は、取り込み信号Cの立ち上がりよりもタイミングが早いため、データ信号D0を遅延させる必要がある。

0079

このため、時刻t1で選択信号を"1"、"1"、"0"、"0"、"0"に切り替えると、データ信号Dは、データ信号D0よりも遅延量の多いデータ信号D1に切り替わる。データ信号Dは、時刻t0〜t1のデータ信号D0と時刻t1以降のデータ信号D1を合成した波形になる。

0080

遅延量の切り替えを行った時刻t1では、データ信号D0がHレベルでデータ信号D1がLレベルであるため、データ信号Dは、時刻t1の直前にデータ信号Dの周期よりも短い期間だけHレベルとなるグリッチ(glitch)を含む。

0081

しかしながら、時刻t1以降は、データ信号DがHレベルである期間の中央は取り込み信号Cのほぼ中央に位置しているため、時刻t2でデータ信号Dを取り込んでも、取り込み結果を表す信号Rにデータ信号Dの立ち上がり付近にあるグリッチが取り込まれない。

0082

このため、図6の例では、取り込み結果を表す信号Rは、データ信号Dを正確に取り込んだ信号波形を有することになる。

0083

次に、図7を用いて、図6に示した動作例よりも、遅延量を切り替えるタイミング(t1)と、データ信号Dを取り込むタイミング(t2)が近接する場合の動作例について説明する。

0084

なお、図7に示す動作例は、図6に示した動作例と同様に、図1に示す遅延調整回路10において遅延量を増大させた場合の動作例である。また、遅延調整回路10は、省電力機構を有しない。

0085

また、図7に示すデータ信号D0、D1は、図6に示すデータ信号D0、D1と同一である。

0086

時刻t0で遅延調整回路10(図1A参照)に選択信号"1"、"0"、"0"、"0"、"0"を入力すると、データ信号Dはデータ信号D0と等しくなる。

0087

時刻t1で選択信号を"1"、"1"、"0"、"0"、"0"に切り替えると、データ信号Dは、データ信号D0よりも遅延量の多いデータ信号D1に切り替わり、データ信号Dの波形は、時刻t0〜t1のデータ信号D0の波形と時刻t1以降のデータ信号D1の波形を合成した波形になる。

0088

遅延量の切り替えを行った時刻t1では、データ信号D0、D1ともにHレベルである。このため、データ信号Dは、グリッチ(glitch)を含まない。

0089

次に、時刻t2における取り込み信号Cの立ち上がりのタイミングでデータ信号Dを取り込む。取り込み信号Cの立ち上がりは、データ信号Dの立ち上がりタイミング立ち下がりタイミングの両方のタイミングに対して、十分に余裕のあるタイミングである。

0090

この結果、図7の例では、取り込み結果を表す信号Rは、データ信号Dを正確に取り込んだ信号波形を有することになる。

0091

次に、図8を用いて、図4A及び図4Bに示した省電力機構を有する遅延調整回路10Aにおける動作例について説明する。

0092

図8に示すデータ信号D0Aは、図6及び図7に示したデータ信号D0と同一の波形を有するが、遅延調整回路10A(図4A参照)に選択信号"1"、"0"、"1"、"1"、"1"を入力した場合に、出力端子OUTから出力されるデータ信号である。

0093

また、図8に示すデータ信号D1Aは、遅延調整回路10A(図4A参照)に入力する選択信号を"1"、"0"、"1"、"1"、"1"から"1"、"1"、"0"、"1"、"1"に切り替えた直後に、出力端子OUTから出力されるデータ信号である。データ信号D1Aは、信号の折り返し地点が入力端子IN、出力端子OUTから見て奥側に切り替えられた直後のデータであるため、図4Aに示すセレクタ23の出力端子からインバータ33の出力端子までの間に含まれる無効データを含む。図8には、この無効データが出力される期間についてInvalidと表す。

0094

なお、データ信号D0Aに対するデータ信号D1Aの遅延量は、図6及び図7に示すデータ信号D0に対するデータ信号D1の遅延量と等しい。

0095

時刻t0で遅延調整回路10A(図4A参照)に選択信号"1"、"0"、"1"、"1"、"1"を入力すると、データ信号Dはデータ信号D0Aと等しくなる。

0096

時刻t1で選択信号を"1"、"1"、"0"、"1"、"1"に切り替えると、データ信号Dは、時刻t1以降において、データ信号D0Aよりも遅延量の多いデータ信号D1Aに切り替わるが、データ信号Dには、データ信号D1Aの無効データの一部が含まれてしまう。

0097

次に、時刻t2における取り込み信号Cの立ち上がりでデータ信号Dを取り込むと、取り込み結果を表す信号Rは、データ信号Dに含まれる無効データを取り込むことになってしまう。

0098

省電力機構を有する遅延調整回路10A(図4A参照)で信号の折り返し地点が入力端子IN、出力端子OUTから見て奥側にシフトすると、出力端子OUTから出力されるデータ信号に無効データが含まれる。

0099

このため、遅延調整回路10Aを有する比較例の信号遅延装置をサーバ等の情報処理装置に用い、遅延調整回路10Aで遅延量を調整したデータ信号を情報処理装置が取り込むと、取り込み結果を表す信号Rが無効データを含む場合がある。

0100

LSIのように、半導体製造技術で製造される半導体回路装置では、微細化による回路規模の増大により、消費電力が増大する傾向がある。一方、LSIの消費電力は、LSIの冷却面、環境面、又はバッテリ持続時間の問題面等から低減することが求められている。

0101

このため、比較例の省電力機構を有する信号遅延装置のように、遅延を生成するための複数段の遅延素子のうち、信号の伝搬経路に含まれない遅延素子が停止するように選択信号を入力することにより、消費電力の低減を図った信号遅延装置は、消費電力の低減を実現することができる。

0102

しかしながら、上述のように、比較例の省電力機構を有する信号遅延装置は、信号の折り返し地点が入力端子と出力端子から見て奥側に切り替わると、出力データに無効データが含まれ、正確な出力信号が得られないという問題が生じる。

0103

また、出力信号に無効データが含まれると、信号遅延装置を含むサーバ等の情報処理装置に動作不良が生じるという問題が生じる。

0104

このため、以下で説明する実施の形態1、2では、上述の問題点を解決した信号遅延装置、及び、信号遅延装置の制御方法を提供することを目的とする。以下、実施の形態1、2の信号遅延装置、及び、信号遅延装置の制御方法について説明する。

0105

<実施の形態1>
図9は、実施の形態1の信号遅延装置を含む情報処理装置を示す図である。

0106

実施の形態1では、一例として情報処理装置がサーバ90の実施形態について説明する。

0107

図9に示すように、サーバ90は、LSI(Large Scale Integrated circuit:大規模集積回路)91、主記憶装置92、及び磁気ディスク装置93を含む。LSI91と主記憶装置92の間、及び主記憶装置92と磁気ディスク装置93の間は、例えば、それぞれ専用の入出力バスで接続されている。

0108

LSI91は、プロセッサコア94、L1(Level−1:一次)インストラクションキャッシュ95、L1データキャッシュ96、L2(Level−2:二次)キャッシュ97、メモリコントローラ98、及びI/O(Input/Output:入出力ポート99を有する。

0109

プロセッサコア94は、例えば、CPU(Central Processing Unit:中央演算処理装置コア(Core)であり、情報処理装置としてのサーバ90の演算処理を行う演算処理装置である。ここで、プロセッサコア94、L1インストラクションキャッシュ95、及びL1データキャッシュ96は、CPUとして一体化されていてもよい。プロセッサコア94は、複数あってもよく、その場合は、各プロセッサコア94がL1インストラクションキャッシュ95とL1データキャッシュ96が一つずつ備えていてもよい。

0110

L1インストラクションキャッシュ95は、プロセッサコア94の演算処理に必要な命令を一時的に記憶する一次命令キャッシュである。L1インストラクションキャッシュは、例えば、SRAMが用いられる。

0111

L1データキャッシュ96は、プロセッサコア94が演算処理に必要なデータ、又は演算処理で生成されたデータを一時的に記憶するキャッシュメモリである。

0112

L2キャッシュ97は、メモリ階層構造において主記憶装置92に近いという意味で、L1インストラクションキャッシュ95及びL1データキャッシュ96よりも下位のキャッシュメモリであり、典型的には、L1インストラクションキャッシュ95及びL1データキャッシュ96よりも処理速度は低いが、容量の大きいキャッシュメモリである。L2キャッシュ97は、例えば、SRAMで実現される。

0113

メモリコントローラ98は、LSI91が主記憶装置92との間でデータの読み書きを行う際の制御を行う制御装置であり、例えば、LSIで実現される。

0114

I/Oポート99は、LSI91が主記憶装置92との間でデータの読み書き制御を行う際に、メモリコントローラ98と主記憶装置92との間でデータの入出力を行う。I/Oポート99は、実施の形態1の信号遅延装置を含む。

0115

主記憶装置92は、例えば、DRAM(Dynamic Random Access Memory:ダイナミックランダムアクセスメモリ)又はROM(Read Only Memory:読み出し専用メモリ)であり、磁気ディスク装置93は、例えば、ハードディスクである。

0116

なお、サーバ90は、外部装置との通信を行うデータ入出力インタフェース等を含んでいてもよい。

0117

次に、図10を用いて、実施の形態1の信号遅延装置について説明する。

0118

図10は、実施の形態1の信号遅延装置を示す図である。

0119

実施の形態1の信号遅延装置100は、遅延調整回路110、選択信号生成部120、シフトレジスタ130、遅延調整判定部140、ディレイ設定データ生成部150、OR回路論理和回路)160、変更フラグFF(Flip Flop:フリップフロップ)170、及びAND回路論理積回路)180を含む。

0120

実施の形態1の信号遅延装置100は、取り込み信号Cの遅延量を調整する信号遅延装置である。取り込み信号の原信号C0は信号遅延装置100に入力し、遅延量が調整される。

0121

遅延調整回路110は、微調整用の遅延調整回路110Aと粗調整用の遅延調整回路110Bを有し、入力端子INに入力される取り込み信号の原信号C0に遅延(正又は負の遅延)を与えて出力端子OUTから取り込み信号Cを出力する。すなわち、取り込み信号の原信号C0は、信号遅延装置100の入力信号の一例であり、取り込み信号Cは、信号遅延装置100の遅延信号の一例である。

0122

微調整用の遅延調整回路110Aは、比較例の信号遅延装置の微調整用の遅延調整回路10(図1A参照)と基本的に同様であり、フォワード側のインバータ、セレクタ、及びリターン側のインバータを4段含む。フォワード側のインバータとリターン側のインバータは、直列に接続されたディレイ部の一例である。また、セレクタは、いずれかのインバータの遅延信号を出力する選択部の一例である。

0123

また、粗調整用の遅延調整回路110Bは、フォワード側のインバータ、セレクタ、及びリターン側のインバータを2段含む。粗調整用の遅延調整回路110Bは、遅延量の調整幅が微調整用の遅延調整回路110Aよりも大きいが、フォワード側のインバータ、セレクタ、及びリターン側のインバータの段数が異なるだけで、回路構成は微調整用の遅延調整回路110Aと基本的に同様である。

0124

なお、フォワード側のインバータ、セレクタ、及びリターン側のインバータの数は、図1Aに示したように同一でなくてもよく、例えば、複数のフォワード側のインバータに対して、1つのセレクタが設けられていてもよい。同様に、複数のリターン側のインバータに対して、1つのセレクタが設けられていてもよい。また、遅延調整回路110A又は110Bは、フォワード側のインバータ、又は、リターン側のインバータのいずれか一方を含む回路構成であってもよい。

0125

但し、フォワード側のインバータ数とリターン側のインバータ数の合計が偶数になるように構成しないと、入力端子INから入力した信号と出力端子OUTから出力される信号の極性が反転されてしまう点に注意が必要である。

0126

微調整用の遅延調整回路110Aと粗調整用の遅延調整回路110Bは直列に接続されており、遅延調整回路110の入力端子INから入力した信号は、粗調整用の遅延調整回路110Bで粗調整用の遅延が与えられ、さらに微調整用の遅延調整回路110Aで微調整用の遅延が与えられて出力端子OUTから出力する。

0127

なお、実施の形態1の遅延調整回路110の詳細な回路構成については、図14A図14Bを用いて後述する。

0128

選択信号生成部120は、シフトレジスタ130が保持するディレイ設定データに基づき、遅延調整回路110に入力するための選択信号を生成する。なお、選択信号生成部120の回路構成については、図14A図14Bを用いて後述する。

0129

シフトレジスタ130は、ディレイ設定データ生成部150によって設定されるディレイ設定データを保持するデータ保持部の一例である。

0130

ここで、ディレイ設定データとは、選択信号生成部120が生成する選択信号の値を決定するためにシフトレジスタ130に設定するデータであり、遅延調整回路110における遅延量を調整するためにディレイ設定データ生成部150が設定する。ディレイ設定データは、微調整用のディレイ設定データと粗調整用のディレイ設定データとを含む。微調整用のディレイ設定データ及び粗調整用のディレイ設定データは、それぞれ、遅延調整回路110A、110Bに含まれるセレクタの数に1を加えたビット幅を有する。

0131

このため、微調整用のディレイ設定データは5ビットであり、粗調整用のディレイ設定データは3ビットである。従って、シフトレジスタ130は、8ビットのディレイ設定データを出力する。

0132

シフトレジスタ130には、AND回路180の出力が入力される。シフトレジスタ130が保持するディレイ設定データは、AND回路180の出力が"1"になると更新される。

0133

なお、シフトレジスタ130及びディレイ設定データについては、図14A図14B図15A図15Bを用いて後述する。

0134

遅延調整判定部140は、データ信号Dの位相と取り込み信号Cの位相とを比較し、遅延量を増大(+)する必要があるか、遅延量を減少(−)する必要があるか、又は、遅延量の調整が不要であるかを判定し、判定結果を出力する。

0135

遅延調整判定部140は、判定結果を表す遅延増大信号(+)と遅延減少信号(−)を出力する。 遅延増大信号(+)が"1"(Hレベル)で遅延減少信号(−)が"0"(Lレベル)の判定結果は、遅延量を増大させる必要があることを表す。

0136

遅延増大信号(+)が"0"(Lレベル)で遅延減少信号(−)が"1"(Hレベル)の判定結果は、遅延量を減少させる必要があることを表す。

0137

遅延増大信号(+)と遅延減少信号(−)がともに"0"(Lレベル)の判定結果は、遅延量の増減が必要ないことを表す。

0138

なお、遅延調整判定部140の詳細な回路構成については、図11を用いて後述する。

0139

ディレイ設定データ生成部150には、遅延調整判定部140が出力する遅延増大信号(+)及び遅延減少信号(−)が入力する。ディレイ設定データ生成部150は、遅延増大信号(+)及び遅延減少信号(−)と、シフトレジスタ130に現在設定されているディレイ設定データとに基づき、遅延増大信号(+)及び遅延減少信号(−)の内容を反映したディレイ設定データを生成する。

0140

なお、ディレイ設定データ生成部150の詳細な回路構成については、図13を用いて後述する。

0141

OR回路160は、遅延調整判定部140が出力する遅延増大信号(+)と遅延減少信号(−)との論理和を出力する。OR回路160の出力は、遅延増大信号(+)又は遅延減少信号(−)のどちらか一方が"1"(Hレベル)であれば、"1"となる。OR回路160の出力は、変更フラグFF170に入力される。

0142

変更フラグFF170は、OR回路160の出力に基づき、クロックの立ち上がりで変更フラグを設定する。変更フラグFF170は、論理和演算回路の一例としてのOR回路160の演算結果を保持する論理和保持部の一例である。

0143

変更フラグは、遅延調整回路110における信号の折り返し地点を変更するときに用いるフラグである。変更フラグは、信号の折り返し地点を切り替えない場合には"0"(Lレベル:オフ)に設定され、信号の折り返し地点を切り替えるときには"1"(Hレベル:オン)に設定される。

0144

変更フラグは、遅延増大信号(+)又は遅延減少信号(−)のどちらか一方が"1"(Hレベル)であれば、"1"(Hレベル:オン)になる。また、変更フラグは、遅延増大信号(+)及び遅延減少信号(−)がともに"0"(Lレベル)であれば、"0"(Lレベル:オフ)になる。変更フラグは、選択信号生成部120及びAND回路180に入力する。

0145

また、実施の形態1の信号遅延装置100は、変更フラグが"0"(オフ)のときには省電力機構をオンにし、変更フラグが"1"(オン)のときには省電力機構をオフにする。

0146

省電力機構のオン/オフは、ディレイ設定データと変更フラグとに基づいて設定される選択信号によって切り替えられる。実施の形態1の信号遅延装置100における省電力モードのオン/オフについては図15A図15Bを用いて後述する。

0147

AND回路180は、クロックと変更フラグが入力され、クロックのレベルに応じた値と変更フラグの値の論理積を出力する。AND回路180の出力は、シフトレジスタ130に入力される。シフトレジスタ130が保持するディレイ設定データは、AND回路180の出力が"1"になると、ディレイ設定データ生成部150が生成する新しいディレイ設定データに更新される。

0148

以上のような実施の形態1の信号遅延装置100では、遅延調整判定部140が取り込み信号Cの遅延量の増大又は減少が必要と判定して遅延増大信号(+)又は遅延減少信号(−)を出力すると、ディレイ設定データ生成部150は新しいディレイ設定データを生成する。また、遅延調整判定部140が遅延増大信号(+)又は遅延減少信号(−)を出力すると、変更フラグFF170は、クロックの立ち上がりに伴って変更フラグを立ち上げる。

0149

変更フラグは、選択信号生成部120に入力されるとともに、AND回路180の一方の入力端子に入力される。選択信号生成部120にHレベルの変更フラグが入力されると、信号遅延装置100は、遅延調整回路110の省電力機構をオフにする。信号遅延装置100が省電力機構をオフにするのは、信号の折り返し地点を切り替えるための準備として、選択信号をリセットするためである。

0150

従って、変更フラグをオンにすることにより、選択信号がリセットされるため、無効データによる問題を解消することができる。 そして、変更フラグをオンになった後、次のクロックが立ち上がると、AND回路180の他方の入力端子にHレベルのクロックが入力され、AND回路180の出力が"1"になるため、シフトレジスタ130が保持するディレイ設定データは新しいディレイ設定データに更新される。

0151

シフトレジスタ130が保持するディレイ設定データが更新されると、選択信号生成部120が出力する選択信号が更新される。これにより、遅延調整回路110における信号の折り返し地点が変更され、遅延調整回路110の出力端子OUTから遅延量が調節された取り込み信号Cが、遅延調整判定部140にデータ信号Dを取り込むための信号として、出力される。

0152

以上のように、信号遅延装置100は、あるクロックの立ち上がりに伴って変更フラグが立ち上がると、省電力機構をオフにする。変更フラグが立ち上がったときに省電力機構をオフにするのは、遅延調整回路110内に無効データが存在する場合に備えて、次のクロックが立ち上がるまでに遅延調整回路110内の無効データを除去するための準備期間を設けるためである。

0153

そして、信号遅延装置100は、次のクロックの立ち上がりに伴ってAND回路180の出力が"1"に立ち上がると、信号の折り返し地点を変更し、遅延量が調節された取り込み信号Cを遅延調整回路110の出力端子OUTから出力する。

0154

実施の形態1の信号遅延装置100は、遅延調整判定部140によって取り込み信号Cの遅延量の増大又は減少が必要と判定されて変更フラグが立ち上がってから、遅延調整回路110における信号の折り返し地点を変更するまでに、クロック1周期分の間隔を設けている。

0155

このクロック1周期分の間隔は、省電力機構によって遅延調整回路110内に生じ得る無効データを除去するための準備期間として設けられている。OR回路160、変更フラグFF170、及びAND回路180は、準備期間を設定する準備期間設定部の一例である。

0156

次に、図11を用いて、実施の形態1の信号遅延装置の遅延調整判定部140の回路構成及び動作について説明する。

0157

図11は、実施の形態1の信号遅延装置の遅延調整判定部140の回路構成を示す図である。

0158

遅延調整判定部140は、入力端子141A、入力端子141B、遅延部142、FF143、FF144、遅延部145、EOR排他的論理和回路146、遅延部147、NOR否定論理和)回路148、出力端子149A、及び出力端子149Bを含む。

0159

入力端子141Aは、遅延部142に接続されている。遅延部142には、入力端子141Aから取り込み信号Cが入力される。

0160

遅延部142は、バッファ142A及びインバータ142Bを含む。遅延部142の出力端子は、FF143のクロック入力端子CKと、143のクロック入力端子CKとに接続されている。遅延部142は、入力端子141Aから入力される取り込み信号Cを遅延させた信号C1を出力する。

0161

なお、遅延部142のバッファ142A及びインバータ142Bによる遅延時間は、例えば、データ信号Dが入力端子141Bに入力されてからEOR回路146から出力されるまでの時間と、FF143のセットアップタイムとの合計の時間と同一になるように設定される。

0162

ここで、セットアップタイムとは、フリップフロップにおいて保持する対象のデータ信号を、クロック信号が入力されるタイミングよりも前段の出力回路がどれだけ前もって出力し続けておかなければならないかを表す時間をいう。

0163

FF143は、クロック入力端子CK、データ入力端子D、及びデータ出力端子Qを含む。クロック信号入力端子CKは、遅延部142の出力端子に接続されており、遅延部142から出力される信号C1が入力される。データ入力端子Dは、EOR回路146の出力端子に接続されており、EOR回路146から出力されるデータ信号D1が入力される。データ出力端子Qは、NOR回路148の一方の入力端子に接続される。

0164

FF143は、クロック信号入力端子CKに入力される信号C1が立ち上がると、EOR回路146から出力されるデータ信号D1をデータ入力端子Dに取り込む。データ入力端子Dに取り込んだデータは、データ出力端子Qに反映される。

0165

FF144は、クロック入力端子CK、データ入力端子D、及びデータ出力端子Qを含む。クロック信号入力端子CKは、遅延部142の出力端子に接続されており、遅延部142から出力される信号C1が入力される。データ入力端子Dは、遅延部147の出力端子に接続されており、遅延部147から出力されるデータ信号D2が入力される。データ出力端子Qは、NOR回路148の他方の入力端子に接続されるとともに、出力端子149Bに接続される。

0166

FF144は、クロック信号入力端子CKに入力される信号C1が立ち上がると、遅延部147から出力されるデータ信号D2をデータ入力端子Dに取り込む。データ入力端子Dに取り込んだデータは、データ出力端子Qに反映される。

0167

入力端子141Bは、遅延部145とEOR回路146の一方の入力端子に接続されている。入力端子141Bには、データ信号Dが入力される。

0168

遅延部145は、バッファ145A及び145Bを含む。遅延部145の出力端子は、EOR回路146の他方の入力端子に接続されている。

0169

EOR回路146の一方の入力端子には入力端子141Bが接続され、他方の入力端子には遅延部145の出力端子が接続されている。EOR回路146の出力端子は、FF143のデータ入力端子Dと、遅延部147の入力端子とに接続されている。EOR回路146は、入力端子141Bから入力されるデータ信号と、遅延部145から入力されるデータ信号との排他的論理和を出力する。

0170

EOR回路146の2つの入力端子には、ともにデータ信号Dが入力されるが、一方のデータ入力信号は遅延部145の遅延時間だけ遅れて入力する。従って、データ信号の信号レベルが切り替わると、遅延部145の遅延時間の間はEOR回路146の2つの入力データの値が異なるため、EOR回路146は、Hレベル("1")のデータ信号D1を出力する。

0171

すなわち、遅延部145とEOR回路146は、データ入力信号の立ち上がりを検出する立ち上がり検出回路である。

0172

遅延部147は、バッファ147A及び147Bを含む。遅延部147の出力端子は、FF144のデータ入力端子Dに接続されている。

0173

NOR回路148は、一方の入力端子にFF143のデータ出力端子Qが接続され、他方の入力端子にFF144のデータ出力端子Qが接続されている。NOR回路148の出力端子は、出力端子149Aに接続されている。NOR回路148は、FF143のデータ出力端子Qから入力されるデータ信号と、FF144のデータ出力端子Qから入力されるデータ信号との否定論理和を出力する。

0174

次に、図12を用いて、実施の形態1の信号遅延装置の遅延調整判定部140の動作について説明する。

0175

図12は、実施の形態1の信号遅延装置の遅延調整判定部140の動作を表すタイミングチャートである。

0176

実施の形態1では、取り込み信号Cの立ち上がりでデータ信号Dを取り込む場合について説明する。ここでは、取り込み信号Cの周期は、一例としてデータ信号Dの半分に設定されている。取り込み信号Cとデータ信号Dに位相差が生じていない状態では、図12に示すように、データ信号DがHレベルである期間又はLレベルである期間の中央に、取り込み信号Cの立ち上がりが位置することとする。

0177

時刻t1では、取り込み信号Cの立ち下がりのタイミングで、取り込み信号Cの立ち下がりと、データ信号Dの立ち上がりの位相が合わせられる。

0178

時刻t1でデータ信号DがHレベル("1")に立ち上がると、EOR回路146の一方の入力端子に入力するデータ信号Dが"1"となる。また、EOR回路146の他方の入力信号に入力するデータ信号は、遅延部145による遅延時間の後に"1"になる。このため、EOR回路146は、時刻t2から時刻t5の間にHレベル("1")のデータ信号D1を出力する。

0179

データ信号D1がHレベル("1")のパルスの幅は、遅延部145の遅延時間に相当する。

0180

また、データ信号D1は、遅延部147での遅延時間だけ遅延され、データ信号D2として遅延部147から出力される。

0181

このため、データ信号D2は、時刻t4で立ち上がり、時刻t6で立ち下がる。時刻t2と時刻t4の時間差は、遅延部147の遅延時間に相当する。

0182

一方、時刻t1で取り込み信号Cが立ち下がると、遅延部142で遅延され、信号C1として出力される。このため、信号C1は、時刻t3で立ち上がる。時刻t1から時刻t3の時間差は、遅延部142の遅延時間に相当する。

0183

以上の動作は、時刻t7でデータ信号Dが立ち下がった後においても同様であり、時刻t6から時刻t12では、時刻t1から時刻t6と同様の動作が行われる。

0184

FF143、144がデータ信号D1、D2を取り込むと、FF144のデータ出力端子Qの出力値が出力端子149Bに反映されるとともに、NOR回路148の出力が決まることにより、NOR回路148の出力値が出力端子149Aに反映される。

0185

出力端子149Aは、遅延量を増大(+)する必要がある判定結果を表す遅延増大信号(+)を出力し、出力端子149Bは、遅延量を減少(−)する必要がある判定結果を表す遅延減少信号(−)を出力する。

0186

遅延増大信号(+)と遅延減少信号(−)がともに"0"である場合は、取り込み信号Cの遅延量を調整する必要がない場合(OKの場合)である。

0187

遅延増大信号(+)が"1"で、遅延減少信号(−)が"0"である場合は、取り込み信号Cの遅延量を増大(+)する必要がある場合である。

0188

遅延増大信号(+)が"0"で、遅延減少信号(−)が"1"である場合は、取り込み信号Cの遅延量を減少(−)する必要がある場合である。

0189

上より図12に示すように、データ信号DがHレベルである期間又はLレベルである期間の中央に、取り込み信号Cの立ち上がりが位置する場合は、信号C1の立ち上がりがデータ信号D1の立ち上がりとデータ信号D2の立ち上がりとの間に位置する。

0190

このとき、FF144のデータ出力端子Qは"0"を出力し、NOR回路148は"0"を出力する。これは、時刻t2から時刻t4の間に、信号C1の立ち上がりがある場合も同様である。

0191

従って、時刻t2から時刻t4の間に信号C1の立ち上がりがある場合は、取り込み信号Cの遅延量の調整が不要な期間である。

0192

また、時刻t4から時刻t6の間は、データ信号D2がHレベル("1")となる。データ信号D2の値は、FF144を経て出力端子149Bに反映される。すなわち、出力端子149Bの出力値は"1"となる。また、時刻t4から時刻t6の間は、NOR回路148の出力は"0"であり、出力端子149Aの値の出力値は"0"となる。

0193

このため、時刻t4から時刻t6の間は、取り込み信号Cの遅延量の調整を減少(−)させる必要がある期間となる。

0194

また、時刻t6から時刻t8の間は、データ信号D1、D2がともにLレベル("0")となるため、NOR回路148は"1"となる。すなわち、出力端子149Aの出力値は"1"となる。また、データ信号D2が"0"であるため、FF144のデータ出力端子QはLレベル("0")を出直する。すなわち、出力端子149Bの出力値は"0"となる。

0195

このため、時刻t6から時刻t8の間は、取り込み信号Cの遅延量の調整を増大(+)させる必要がある期間となる。

0196

以上のようにして、遅延調整判定部140は、データ信号Dと取り込み信号Cとの位相を比較し、遅延量を増大(+)する必要があるか、遅延量を減少(−)する必要があるか、又は、遅延量の調整が不要であるかを判定し、判定結果を出力する。

0197

次に、図13を用いて、実施の形態1の信号遅延装置のディレイ設定データ生成部150の回路構成及び動作について説明する。

0198

図13は、実施の形態1の信号遅延装置のディレイ設定データ生成部150の回路構成を示す図である。

0199

ディレイ設定データ生成部150は、遅延調整判定部140(図10参照)から遅延増大信号(+)、遅延減少信号(−)がそれぞれ入力する+端子、−端子を含む。また、ディレイ設定データ生成部150は、シフトレジスタ130(図10参照)から5ビットのディレイ設定データの各々が入力する入力端子IN0〜IN4と、シフトレジスタ130に5ビットのディレイ設定データの各々を出力する出力端子OUT0〜OUT4とを含む。

0200

入力端子IN0〜IN4から入力するディレイ設定データは、微調整用の遅延調整回路110Aに入力する4つの選択信号を生成するためにシフトレジスタ130が保持する現在のディレイ設定データの値を表す。また、出力端子OUT0〜OUT4から出力してシフトレジスタ130に設定されるディレイ設定データは、次のクロック信号の立ち上がりで更新されるディレイ設定データを表す。

0201

ディレイ設定データ生成部150は、粗調整用の遅延調整回路110Bに入力する2つの選択信号を生成するための3ビットのディレイ設定データを生成するための回路を図13に示す回路とは別に有するが、取り扱うディレイ設定データのビット数が異なるだけで回路構成は同様である。このため、図13には、微調整用の遅延調整回路110Aに入力する4つの選択信号を生成するためのディレイ設定データを生成する回路を示す。

0202

ディレイ設定データは、入力端子IN0〜IN4及び出力端子OUT0〜OUT4の添え数字(0〜4)の小さい側で"1"に設定され、添え数字の大きい側で"0"に設定される。ディレイ設定データの値が"1"から"0"に切り替わる位置は、信号の折り返し地点に相当する。すなわち、遅延調整回路110Aにおける信号の遅延量は、ディレイ設定データの値が"1"から"0"に切り替わる位置で決まる。

0203

このため、1ビット目のディレイ設定データに対応する入力端子IN0と出力端子OUT0の値は"1"に固定される。また、5ビット目のディレイ設定データに対応する入力端子IN4と出力端子OUT4の値は"0"に固定される。なお、出力端子OUT0はHレベルの電源に接続され、出力端子OUT4は接地されている。

0204

+端子、−端子にそれぞれ入力する遅延増大信号(+)、遅延減少信号(−)の値は、遅延増大信号(+)が"1"(Hレベル)で遅延減少信号(−)が"0"(Lレベル)の場合に遅延量を増大することを表し、遅延増大信号(+)が"0"(Lレベル)で遅延減少信号(−)が"1"(Hレベル)の場合に遅延量を減少させることを表す。

0205

+端子、−端子、入力端子IN0、IN1と、出力端子OUT1との間には、二入力型のNAND回路(否定論理積回路)151A、151B、151C、及び三入力型のNAND回路151Dが接続されている。

0206

同様に、+端子、−端子、入力端子IN0、IN1と、出力端子OUT2との間には、二入力型のNAND回路152A、152B、152C、及び三入力型のNAND回路152Dが接続されている。

0207

+端子、−端子、入力端子IN0、IN1と、出力端子OUT3との間には、二入力型のNAND回路153A、153B、153C、及び三入力型のNAND回路153Dが接続されている。

0208

また、+端子、−端子には、ENOR(否定排他的論理和)回路150Aの一対の入力端子が接続されている。ENOR回路150Aの出力端子は、NAND回路151B、152B、153Bの各々の一方の入力端子に接続している。

0209

NAND回路151Aは、一方の入力端子が+端子に接続し、他方の入力端子が入力端子IN0に接続している。NAND回路151Aの出力端子は、NAND回路151Dの1つの入力端子に接続している。

0210

NAND回路151B、一方の入力端子がENOR回路150Aの出力端子に接続し、他方の入力端子が入力端子IN1に接続している。NAND回路151Bの出力端子は、NAND回路151Bの1つの入力端子に接続している。

0211

NAND回路151Cは、一方の入力端子が−端子に接続し、他方の入力端子が入力端子IN2に接続している。NAND回路151Cの出力端子は、NAND回路151Dの1つの入力端子に接続している。

0212

NAND回路151Dは、3つの入力端子にNAND回路151A、151B、151Cの出力端子が接続し、出力端子は出力端子OUT1に接続している。

0213

出力端子OUT2、OUT3については、出力端子OUT1に接続されるNAND回路151A〜151Dと同様の接続関係で、NAND回路152A〜152D、153A〜153Dがそれぞれ接続されている。このため、NAND回路152A〜152D、153A〜153Dの接続関係についての説明は省略する。

0214

次に、NAND回路151A〜151Dの動作について説明する。

0215

遅延量を増大するために、+端子に入力する遅延増大信号(+)の値が"1"で、−端子に入力する遅延減少信号(−)の値が"0"のとき、ENOR回路150Aの出力は"0"になる。

0216

NAND回路151Aは、遅延増大信号(+)の値"1"と、入力端子IN0の値"1"とが入力するため、"0"を出力する。

0217

NAND回路151Bは、ENOR回路150Aの出力"0"と、入力端子IN1の値とが入力するため、入力端子IN1の値によらずに"1"を出力する。

0218

NAND回路151Cは、遅延減少信号(−)の値"0"と、入力端子IN2の値とが入力するため、入力端子IN2の値によらずに"1"を出力する。

0219

以上より、NAND回路151Dの3つの入力端子には"0"、"1"、"1"が入力するので、NAND回路151Dの出力は、"1"となる。すなわち、出力端子OUT1の値は"1"となる。

0220

ここで、入力端子IN0の値は"1"で固定されているため、例えば、入力端子IN1の値が"0"であった場合は、2ビット目のディレイ設定データは、次のクロック信号の立ち上がりで、出力端子OUT1の値"1"に設定される。

0221

これにより、遅延量が増大することになる。

0222

また、遅延量を減少させるために、+端子に入力する遅延増大信号(+)の値が"0"で、−端子に入力する遅延減少信号(−)の値が"1"のとき、ENOR回路150Aの出力は"0"になる。

0223

NAND回路151Aは、遅延増大信号(+)の値"0"と、入力端子IN0の値"1"とが入力するため、"1"を出力する。

0224

NAND回路151Bは、ENOR回路150Aの出力"0"と、入力端子IN1の値とが入力するため、入力端子IN1の値によらずに"1"を出力する。

0225

NAND回路151Cは、遅延減少信号(−)の値"1"と、入力端子IN2の値とが入力するため、入力端子IN2の値が"1"であれば"0"を出力し、入力端子IN2の値が"0"であれば"1"を出力する。

0226

以上より、入力端子IN2の値が"1"であれば、NAND回路151Dの3つの入力端子には"1"、"1"、"0"が入力するので、NAND回路151Dの出力は、"1"となる。すなわち、出力端子OUT1の値は"1"となる。

0227

また、入力端子IN2の値が"0"であれば、NAND回路151Dの3つの入力端子には"1"、"1"、"1"が入力するので、NAND回路151Dの出力は、"0"となる。すなわち、出力端子OUT1の値は"0"となる。

0228

ここで、例えば、入力端子IN1の値が"1"であり、かつ、入力端子IN2の値が"0"であった場合は、2ビット目のディレイ設定データは、次のクロック信号の立ち上がりで、出力端子OUT1の値"0"に設定される。

0229

これにより、遅延量が減少することになる。

0230

また、遅延量を維持させるために、+端子に入力する遅延増大信号(+)の値と、−端子に入力する遅延減少信号(−)の値とがともに"0"のとき、ENOR回路150Aの出力は"1"になる。

0231

NAND回路151Aは、遅延増大信号(+)の値"0"と、入力端子IN0の値"1"とが入力するため、"1"を出力する。

0232

NAND回路151Bは、ENOR回路150Aの出力"1"と、入力端子IN1の値とが入力するため、入力端子IN1の値が"1"であれば"0"を出力し、入力端子IN1の値が"0"であれば"1"を出力する。

0233

NAND回路151Cは、遅延減少信号(−)の値"0"と、入力端子IN2の値とが入力するため、入力端子IN2の値によらずに"1"を出力する。

0234

以上より、入力端子IN1の値が"1"であれば、NAND回路151Dの3つの入力端子には"1"、"0"、"1"が入力するので、NAND回路151Dの出力は、"1"となる。すなわち、出力端子OUT1の値は"1"となり、入力端子IN1の値が変更されずに出力端子OUT1から出力される。

0235

また、入力端子IN1の値が"0"であれば、NAND回路151Dの3つの入力端子には"1"、"1"、"1"が入力するので、NAND回路151Dの出力は、"0"となる。すなわち、出力端子OUT1の値は"0" となり、入力端子IN1の値が変更されずに出力端子OUT1から出力される。

0236

以上のように、+端子、−端子にそれぞれ入力する遅延増大信号(+)、遅延減少信号(−)の値に応じて、出力端子OUT1の値が設定される。

0237

出力端子OUT1の値は、遅延量を増大する際には、隣の入力端子IN0の値"1"と同一値"1"に設定される。また、遅延量を減少する際に、隣の入力端子IN2の値が"0"である場合は、隣の入力端子IN2の値"0"と同一値"0"に設定される。また、遅延量を維持する際には、入力端子IN1の値をそのまま出力端子OUT1から出力する。

0238

以上の動作は、NAND回路152A〜152D、153A〜153Dについても同様であるため、説明は省略する。

0239

実施の形態1の信号遅延装置のディレイ設定データ生成部150では、上述のような動作により、シフトレジスタに設定する5ビットのディレイ設定データを設定し、遅延調整回路110Aにおける遅延量を調整する。

0240

次に、図14A図14Bを用いて、実施の形態1の信号遅延装置100の微調整用の遅延調整回路110A及び選択信号生成部120の詳細な回路構成と、遅延調整回路110、選択信号生成部120、シフトレジスタ130、及び変更フラグFF170の動作について説明する。

0241

図14Aは、実施の形態1の信号遅延装置100の微調整用の遅延調整回路110A、選択信号生成部120、シフトレジスタ130、及び変更フラグFF170を示す図である。

0242

図14Bは、選択信号生成部120の一部の詳細な回路構成を示す図である。

0243

図10を用いて既に説明したように、実施の形態1の信号遅延装置100は、微調整用の遅延調整回路110Aと粗調整用の遅延調整回路110Bとを有する。遅延調整回路110A及び遅延調整回路110Bの回路構成は、インバータとセレクタの段数が異なるだけで基本的に同様である。

0244

このため、ここでは、図14A及び図14Bを用いて、微調整用の遅延調整回路110A及び選択信号生成部120の詳細な回路構成と、遅延調整回路110A、選択信号生成部120、シフトレジスタ130、及び変更フラグFF170の動作について説明する。

0245

図14Aに示すように、遅延調整回路110Aは、比較例の信号遅延装置の遅延調整回路10(図1A参照)と基本的に同様であるが、実施の形態1の遅延調整回路110Aは、フォワード側のインバータ、セレクタ、リターン側のインバータをそれぞれ4段ずつ含む。

0246

なお、図14Aに示すフォワード側のインバータ、セレクタ、リターン側のインバータの段数は一例にすぎず、任意の段数であってよい。これは、図14Aに図示しない粗調整用の遅延調整回路110Bについても同様である。

0247

遅延調整回路110Aは、インバータ11、12、13、14、セレクタ21、22、23、24、及びインバータ31、32、33、34を含む。

0248

インバータ11〜14、セレクタ21〜24、及びインバータ31〜34は、入力信号に遅延を与える。

0249

インバータ11〜14、セレクタ21〜24、及びインバータ31〜34の接続関係は、図1に示す比較例の遅延調整回路10に含まれるインバータ11〜14、セレクタ21〜24、及びインバータ31〜34と同様であるため、図1の説明を援用し、重複説明を省略する。なお、セレクタ24には、固定データが入力される。ここでは、一例として、固定データが"0"であるものとする。

0250

また、セレクタ21〜24に入力する選択信号は、選択信号生成部120によって生成される。

0251

選択信号生成部120は、シフトレジスタ130が保持するディレイ設定データに基づき、遅延調整回路110Aのセレクタ21〜24に入力する選択信号を生成する論理回路である。

0252

選択信号生成部120は、遅延量の微調整用に選択信号生成論理回路121、122、123、124を含む。選択信号生成論理回路121、122、123、124は、選択信号生成論理回路121、122、123、124の数に1を加えたビット幅のディレイ設定データを保持するシフトレジスタ130に接続されている。

0253

なお、選択信号生成部120は、図14Aに示すほかに、遅延量の粗調整用に、2つの選択信号生成論理回路を含む。

0254

選択信号生成論理回路121、122、123、124は、それぞれ同様の回路構成を有しており、NAND回路201及びセレクタ202を有する。選択信号生成論理回路121、122、123、124の回路構成については後述する。

0255

シフトレジスタ130は、遅延量の微調整用に5つのディレイ設定FF1、ディレイ設定FF2、ディレイ設定FF3、ディレイ設定FF4、及びディレイ設定FF5を含む。

0256

シフトレジスタ130は、ディレイ設定FF1、ディレイ設定FF2、ディレイ設定FF3、ディレイ設定FF4、及びディレイ設定FF5の各々に、1ビットのディレイ設定データを保持する。すなわち、シフトレジスタ130は、遅延調整回路110Aのセレクタ21〜24の数に1を加えたビット幅のディレイ設定データを保持する。

0257

なお、シフトレジスタ130は、図14Aに示すほかに、遅延量の粗調整用に、3つのディレイ設定FFを含む。

0258

変更フラグFF170は、選択信号生成論理回路121〜124の各々のセレクタ202の選択信号入力端子に入力する変更フラグを出力する。変更フラグFF170は、遅延増大信号又は遅延減少信号に基づき、クロックの立ち上がりで変更フラグを設定する。

0259

次に、選択信号生成論理回路121、122、123、124の回路構成について説明する。

0260

選択信号生成論理回路121のNAND回路201の一方の入力端子には、ディレイ設定FF1の出力が入力され、他方の入力端子には、ディレイ設定FF2の出力が反転して入力される。

0261

選択信号生成論理回路121のセレクタ202の一方の入力端子には、NAND回路201の出力(否定論理積)が入力され、他方の入力端子には、ディレイ設定FF2の出力が入力される。

0262

また、選択信号生成論理回路121のセレクタ202の選択信号入力端子には、変更フラグFF170から変更フラグが入力される。セレクタ202は、変更フラグFF170から入力される変更フラグの値が"0"の場合は、NAND回路201の出力を選択して出力し、変更フラグの値が"1"の場合は、ディレイ設定FF2のディレイ設定データを選択して出力する。

0263

選択信号生成論理回路121のセレクタ202の出力は、遅延調整回路110Aのセレクタ21に選択信号1として入力される。

0264

選択信号生成論理回路122のNAND回路201の一方の入力端子には、ディレイ設定FF2の出力が入力され、他方の入力端子には、ディレイ設定FF3の出力が反転して入力される。

0265

選択信号生成論理回路122のセレクタ202の一方の入力端子には、NAND回路201の出力(否定論理積)が入力され、他方の入力端子には、ディレイ設定FF3の出力が入力される。

0266

また、選択信号生成論理回路122のセレクタ202の選択信号入力端子には、変更フラグFF170から変更フラグが入力される。セレクタ202は、変更フラグFF170から入力される変更フラグの値が"0"の場合は、NAND回路201の出力を選択して出力し、変更フラグの値が"1"の場合は、ディレイ設定FF3のディレイ設定データを選択して出力する。

0267

選択信号生成論理回路122のセレクタ202の出力は、遅延調整回路110Aのセレクタ22に選択信号2として入力される。

0268

選択信号生成論理回路123のNAND回路201の一方の入力端子には、ディレイ設定FF3の出力が入力され、他方の入力端子には、ディレイ設定FF4の出力が反転して入力される。

0269

選択信号生成論理回路123のセレクタ202の一方の入力端子には、NAND回路201の出力(否定論理積)が入力され、他方の入力端子には、ディレイ設定FF4の出力が入力される。

0270

また、選択信号生成論理回路123のセレクタ202の選択信号入力端子には、変更フラグFF170から変更フラグが入力される。セレクタ202は、変更フラグFF170から入力される変更フラグの値が"0"の場合は、NAND回路201の出力を選択して出力し、変更フラグの値が"1"の場合は、ディレイ設定FF4のディレイ設定データを選択して出力する。

0271

選択信号生成論理回路123のセレクタ202の出力は、遅延調整回路110Aのセレクタ23に選択信号3として入力される。

0272

選択信号生成論理回路124のNAND回路201の一方の入力端子には、ディレイ設定FF4の出力が入力され、他方の入力端子には、ディレイ設定FF5の出力が反転して入力される。

0273

選択信号生成論理回路124のセレクタ202の一方の入力端子には、NAND回路201の出力(否定論理積)が入力され、他方の入力端子には、ディレイ設定FF5の出力が入力される。

0274

また、選択信号生成論理回路124のセレクタ202の選択信号入力端子には、変更フラグFF170から変更フラグが入力される。セレクタ202は、変更フラグFF170から入力される変更フラグの値が"0"の場合は、NAND回路201の出力を選択して出力し、変更フラグの値が"1"の場合は、ディレイ設定FF5のディレイ設定データを選択して出力する。

0275

選択信号生成論理回路124のセレクタ202の出力は、遅延調整回路110Aのセレクタ24に選択信号4として入力される。

0276

なお、選択信号生成論理回路121〜124は、それぞれ、図14Bに示す論理回路でも実現することができる。ここでは、選択信号生成論理回路121を代表例として説明する。

0277

選択信号生成論理回路121は、AND回路211、212、及びNOR回路213を有する。

0278

AND回路211の一方の入力端子には、ディレイ設定FF1の出力が入力され、他方の入力端子には、ディレイ設定FF2の出力が反転して入力される。

0279

AND回路212の一方の入力端子には、ディレイ設定FF2の出力が反転して入力され、他方の入力端子には、変更フラグFF170から変更フラグが入力される。

0280

NOR回路213の2つの入力端子には、それぞれ、AND回路211、212の出力(論理積)が入力される。NOR回路213は、AND回路211、212の出力の否定論理和を出力する。選択信号生成論理回路121のNOR回路213の出力は、図14Aに示す選択信号生成論理回路121のセレクタ202の出力と等価であり、セレクタ21に選択信号1として入力される。

0281

なお、選択信号生成論理回路122〜124のセレクタ202からも同様に、セレクタ22〜24に選択信号2〜4がそれぞれ入力される。

0282

次に、図15A図15Bを用いて、シフトレジスタ130が保持するディレイ設定データについて説明する。

0283

図15Aは、実施の形態1の信号遅延装置100のシフトレジスタ130が保持するディレイ設定データとディレイ番号(ディレイNo.)の対応関係の一例を示す図である。ディレイ番号は、信号遅延装置100の遅延時間に対応する。図15Bは、実施の形態1の信号遅延装置100のシフトレジスタ130が保持するディレイ設定データを変更フラグ及び選択信号とともに示す図である。

0284

図15Aに示すように、ディレイ設定データは、微調整用のディレイ設定FF1〜ディレイ設定FF5に設定される5ビットのデータと、粗調整用の3つのディレイ設定FFに設定される3ビットのデータとを含む。

0285

微調整用のディレイ設定FF1〜ディレイ設定FF5に設定される5ビットのディレイ設定データは、選択信号生成部120内の微調整用の選択信号生成論理回路121〜124(図14A参照)の各々に入力される。同様に、粗調整用の3つのディレイ設定FFに設定される3ビットのディレイ設定データは、選択信号生成部120内の粗調整用の2つの選択信号生成論理回路に入力される。

0286

図15Aに示すように、粗調整用のディレイ設定データと微調整用のディレイ設定データは、それぞれ、左側のデータが"1"になり、右側のデータが"0"になるように構築されている。また、粗調整用のディレイ設定データと微調整用のディレイ設定データは、それぞれ、同一の粗調整用のディレイ設定データに対しては、ディレイ番号(ディレイNo.)が増加するに連れ、"1"と"0"の境界が右にシフトするようになっている。

0287

図15Aに示すように、ディレイ番号が0から3までの間は、粗調整用の3ビットのディレイ設定データは"1"、"0"、"0"で固定される。また、ディレイ設定FF1〜ディレイ設定FF5に設定される微調整用の5ビットのディレイ設定データは、"1"、"0"、"0"、"0"、"0"から始まり、ディレイ設定FF1からディレイ設定FF4に設定されるディレイ設定データが順次"1"に設定されて行く。ディレイ番号(ディレイNo.)が3になると、微調整用の5ビットのディレイ設定データは、"1"、"1"、"1"、"1"、"0"となる。

0288

ディレイ番号が4になると、粗調整用の3ビットのディレイ設定データは"1"、"1"、"0"になり、微調整用の5ビットのディレイ設定データは、"1"、"0"、"0"、"0"、"0"に戻る。

0289

ディレイ番号(ディレイNo.)が4から7までの間は、粗調整用の3ビットのディレイ設定データは"1"、"1"、"0"で固定され、微調整用の5ビットのディレイ設定データは、ディレイ設定FF1からディレイ設定FF4に設定されるディレイ設定データが順次"1"に設定されて行く。ディレイ番号(ディレイNo.)が7になると、微調整用の5ビットのディレイ設定データは、"1"、"1"、"1"、"1"、"0"となる。

0290

ここで、図14Aに示す微調整用の選択信号生成論理回路121〜124には、それぞれ、2つのディレイ設定FFからディレイ設定データが入力されるため、説明の便宜上、左側の入力端子への入力を左入力、右側の入力端子への入力を右入力と称す。

0291

変更フラグがオフ("0")の場合は、セレクタ21〜24に選択信号生成論理回路121〜124内のNAND回路201の出力が、それぞれ選択信号1〜4として入力される。

0292

上述のように、ディレイ設定データは、左側のデータが"1"になり、右側のデータが"0"になるように構築されている。

0293

ここで、左入力、右入力が"1"、"1"となる選択信号生成論理回路(121〜124のいずれか)の出力(選択信号)は"1"となり、上述のように、ディレイ設定データは左側のデータが"1"である。

0294

このため、左入力、右入力が"1"、"1"となるディレイ設定データの組合せは、前段(図中右側)のインバータ(32〜34のいずれか)から入力される信号を次段(図中左側)のインバータ(31〜33のいずれか)に伝送するセレクタに入力される選択信号を生成するためのディレイ設定データの組合せである。

0295

また、左入力、右入力が"1"、"0"となるディレイ設定データの組合せは、ディレイ設定データの1データと0データの境界となる組合せである。

0296

左入力、右入力が"1"、"0"である場合は、選択信号生成論理回路(121〜124のいずれか)の出力(選択信号)は"0"となるため、左入力、右入力が"1"、"0"となる選択信号生成論理回路に対応するセレクタが信号の折り返し地点になる。

0297

また、左入力、右入力が"0"、"0"である場合は、選択信号生成論理回路(121〜124のいずれか)の出力(選択信号)は"1"となり、上述のようにディレイ設定データは右側のデータが"0"である。

0298

このため、左入力、右入力が"0"、"0" となるディレイ設定データの組合せは、信号の折り返し地点となるセレクタよりも入出力端子IN、OUT側から見て奥側に位置し、省電力モードに設定されるセレクタに入力される選択信号を生成するためのディレイ設定データの組合せである。

0299

以上より、図14Aに示す選択信号生成部120は、変更フラグが"0"である場合は、ディレイ設定データに含まれる連続する0又は1データの境界を検出し、境界位置を定める0及び1データに基づいて生成した選択信号を、遅延信号の遅延量に対応するセレクタ(21〜24のいずれか)に出力する。連続する0又は1データの境界は、ディレイ設定データの組合せにおいて、左入力、右入力が"1"、"0"となる部分である。

0300

左入力、右入力が"1"、"0"となるディレイデータの組合せは、信号の折り返し地点になるセレクタ(21〜24のいずれか)を生成するための選択信号を生成するためのディレイ設定データの組合せである。

0301

また、図14Aに示す選択信号生成部120は、変更フラグが"0"である場合は、境界位置を特定する0データと1データとの論理積に基づいて生成する選択信号を、遅延信号の遅延量以上の遅延量に対応するインバータ(12〜14のいずれか)からの出力信号を選択するセレクタ(22〜24のいずれか)に出力する。

0302

すなわち、信号の折り返し地点となるセレクタよりも入出力端子IN、OUT側から見て奥側に位置するセレクタ(22〜24のいずれか)には、左入力、右入力が"0"、"0" となるディレイ設定データの組合せに基づいて生成する選択信号が入力される。

0303

以上のように、実施の形態1の信号遅延装置100では、図15Aに示すディレイ設定データをシフトレジスタ130で順次シフトさせることにより、遅延調整回路110における遅延量を制御することができる。

0304

なお、これは、選択信号生成部120に含まれる粗調整用の選択信号生成論理回路についても同様である。

0305

このため、ディレイ番号(ディレイNo.)が0の場合は、微調整用の遅延調整回路110A内では、セレクタ21が信号の折り返し地点になり、同様に、粗調整用の遅延調整回路110B内では、2段含まれるセレクタのうち、入出力端子から見て手前側のセレクタが信号の折り返し地点になる。このため、ディレイ番号(ディレイNo.)が0の場合の遅延時間は、微調整用の20psに粗調整用の80psを加算して100psである。

0306

ディレイ番号(ディレイNo.)が7の場合は、微調整用の遅延調整回路110A内では、セレクタ24が信号の折り返し地点になり、同様に、粗調整用の遅延調整回路110B内では、2段含まれるセレクタのうち、入出力端子から見て奥側のセレクタが信号の折り返し地点になる。このため、ディレイ番号(ディレイNo.)が7の場合の遅延時間は、微調整用の80psに粗調整用の160psを加算して240psである。

0307

このように、微調整用と粗調整用のディレイ設定データをシフトすれば、100ps〜240psまで遅延量を調整することができる。

0308

なお、ディレイ設定データは、上述のように"0"又は"1"の値を有するデータであるが、例えば、選択信号生成部120又はシフトレジスタ130に否定演算を行う否定演算器を追加し、上述のディレイ設定データとは"0"と"1"を反転させたディレイ設定データを用いてもよい。

0309

次に、図15Bを用いて、ディレイ設定データ、変更フラグ、及び選択信号の組合せと動作との関係について説明する。

0310

実施の形態1では、ディレイ設定データは、ディレイ設定FF1〜ディレイ設定FF5に設定される5ビットのデータであり、選択信号生成論理回路121〜124の各々に入力される。

0311

選択信号生成論理回路121には、左側に位置するディレイ設定FF1と、右側に位置するディレイ設定FF2からそれぞれディレイ設定データが入力される。図15Bには、ディレイ設定FF1、ディレイ設定FF2が保持するディレイ設定データを左入力、右入力として表す。

0312

同様に、選択信号生成論理回路122については、ディレイ設定FF2、ディレイ設定FF3が保持するディレイ設定データを左入力、右入力として表す。また、選択信号生成論理回路123については、ディレイ設定FF3、ディレイ設定FF4が保持するディレイ設定データを左入力、右入力として表し、選択信号生成論理回路124については、ディレイ設定FF4、ディレイ設定FF5が保持するディレイ設定データを左入力、右入力として表す。

0313

また、選択信号生成論理回路121〜124は、変更フラグ、左入力、及び右入力に対して同一の動作を行う。このため、図15Bの説明では、選択信号生成論理回路121〜124内に含まれるNAND回路201とセレクタ202を区別せずに説明を行うこととし、選択信号1〜4を区別せずに選択信号と称す。

0314

まず、変更フラグが"0"、左入力、右入力が"0"、"0"である場合について説明する。

0315

左入力、右入力が"0"、"0"だと、NAND回路201の出力は"1"になる。また、変更フラグが"0"の場合は、セレクタ202はNAND回路201の出力を選択するため、セレクタ202から出力される選択信号は"1"になる。

0316

ここで、上述のように、左入力、右入力が"1"、"0"となる選択信号生成論理回路に対応するセレクタは信号の折り返し地点になるセレクタである。

0317

このため、変更フラグが"0"の場合に、左入力、右入力が"0"、"0"となるのは、遅延調整回路110の入出力端子IN、OUTから見て信号の折り返し地点よりも奥側にあるセレクタ(22〜24のいずれか)に選択信号を入力する選択信号生成論理回路(122〜124のいずれか)に対するディレイ設定データの組合せである。

0318

なお、選択信号が"1"に設定されるため、微調整用の遅延調整回路110A内のセレクタ(22〜24のいずれか)は省電力モードに設定されることになる。

0319

次に、変更フラグが"0"、左入力、右入力が"1"、"0"の場合について説明する。

0320

左入力、右入力が"1"、"0"だと、NAND回路201の出力は"0"になる。変更フラグが"0"の場合は、セレクタ202はNAND回路201の出力を選択するため、セレクタ202から出力される選択信号は"0"になる。また、選択信号が"0"になるのは、信号の折り返し地点になるセレクタ(21〜24のいずれか)に入力される選択信号である。

0321

このため、変更フラグが"0"の場合に、左入力、右入力が"1"、"0"となるのは、遅延調整回路110における信号の折り返し地点となるセレクタ(21〜24のいずれか)に選択信号を入力する選択信号生成論理回路(121〜124のいずれか)に対するディレイ設定データの組合せである。

0322

次に、変更フラグが"0"、左入力、右入力が"1"、"1"の場合について説明する。

0323

左入力、右入力が"1"、"1"だと、NAND回路201の出力は"1"になる。変更フラグが"0"の場合は、セレクタ202はNAND回路201の出力を選択するため、セレクタ202から出力される選択信号は"1"になる。

0324

このため、変更フラグが"0"の場合に、左入力、右入力が"1"、"1"となるのは、遅延調整回路110の入出力端子IN、OUTから見て信号の折り返し地点よりも手前側にあるセレクタ(21〜23のいずれか)に選択信号を入力する選択信号生成論理回路(121〜123のいずれか)に対するディレイ設定データの組合せである。

0325

次に、変更フラグが"1"の場合について説明する。変更フラグが"1"の場合は、選択信号生成論理回路121〜124内のセレクタ202は、右入力をそのまま選択信号として出力するため、左入力は関係なくなる。このため、図15Bには変更フラグが"1"の場合における左入力をXで示す。

0326

まず、変更フラグが"1"で、右入力が"0"の場合について説明する。

0327

変更フラグが"1"で、右入力が"0"の場合は、セレクタ202から出力される選択信号は"0"になる。

0328

ここで、右入力が"0"になる場合があるのは、図15Aに示すように、信号の折り返し地点になるセレクタ(21〜24のいずれか)、又は、入出力端子IN、OUTから見て信号の折り返し地点よりも奥側にあるセレクタ(21〜24のいずれか)に選択信号を入力する選択信号生成論理回路(122〜124のいずれか)である。

0329

また、変更フラグが"1"になるのは、信号の折り返し地点になるセレクタを変更する場合である。

0330

このため、変更フラグが"1"の場合に、右入力が"0"になるのは、新たに信号の折り返し地点になるセレクタ(21〜24のいずれか)、又は、入出力端子IN、OUTから見て新たに信号の折り返し地点よりも奥側にあるセレクタ(21〜24のいずれか)に選択信号を入力する選択信号生成論理回路(122〜124のいずれか)である。

0331

なお、入出力端子IN、OUTから見て新たに信号の折り返し地点となるセレクタ(21〜24のいずれか)よりも奥側にあるすべてのセレクタ(22〜24、23〜24、又は24)には、選択信号が"0"の場合、フォワード側のインバータ(11〜14のいずれか)から信号が入力される。すなわち、省電力モードはオフである。

0332

このため、信号の折り返し地点を切り替える際に、入出力端子IN、OUTから見て新たに信号の折り返し地点となるセレクタ(21〜24のいずれか)よりも奥側にあるすべてのセレクタ(22〜24、23〜24、又は24)は、省電力モードがオフにされる。

0333

信号の折り返し地点を入出力端子IN、OUTから見て奥側にあるセレクタに切り替える際に、上述のように省電力モードをオフにすることは、各セレクタに入力される選択信号を"0"にリセットすることによって行われる。

0334

次に、変更フラグが"1"で、右入力が"1"の場合について説明する。

0335

変更フラグが"1"で、右入力が"1"の場合は、選択信号は"1"になる。また、変更フラグが"1"であるときは、信号の折り返し地点を変更するときである。

0336

このため、変更フラグが"1"の場合に、右入力が"1"になるのは、信号の折り返し地点を変更するときに、新たな信号の折り返し地点よりも手前側にあるセレクタ(21〜23のいずれか)に選択信号を入力する選択信号生成論理回路(121〜123のいずれか)である。

0337

以上、実施の形態1の信号遅延装置100では、図15Bに示すディレイ設定データと変更フラグを用いて選択信号1〜4を設定するとともに、省電力モードの切り替えを行う。

0338

次に、図16を用いて、実施の形態1の信号遅延装置100における遅延処理について説明する。図16に示す処理は、図10に示す信号遅延装置100によって実現される処理であり、信号遅延装置100の制御方法を表す処理である。

0339

図16は、実施の形態1の信号遅延装置100における処理を示すフローチャートである。

0340

信号遅延装置100は、変更フラグがオフになっている場合(省電力機構はオンのとき)に、データ信号Dと取り込み信号Cの位相差が適切であるか否かを判定する(ステップS101)。

0341

位相差が適切であるか否かの判定は、遅延調整判定部140(図11参照)が、取り込み信号Cの立ち上がりがデータ信号Dの半周期の中央の前後の所定の範囲内にあるか否かを判定することによって行われる。

0342

ステップS101において遅延調整判定部140によって位相差が適切であると判定された場合(S101 YES)は、信号遅延装置100は、変更フラグがオンであるか否かを判定する(ステップS102)。変更フラグがオンであるか否かは、変更フラグFF170から出力される変更フラグ、又は選択信号生成部120に入力される変更フラグの値に基づいて行う。

0343

ステップS102において変更フラグがオンではないと判定した場合(S102 NO)は、信号遅延装置100は、フローをステップS103に進行し、クロック信号の立ち上がりで変更フラグをオンにする(ステップS103)。ここでは、ステップS101で位相差が適切ではないと判定し、ステップS102で変更フラグがオフであると判定しているので、信号の折り返し地点の変更の準備をするために変更フラグをオンにする。

0344

次いで、信号遅延装置100は、省電力機構をオフにする(ステップS104)。信号遅延装置100は、変更フラグがオンになると、省電力機構をオフにする。

0345

信号遅延装置100は、ステップS104の処理が終了すると、すべての処理が終了か否かを判定する(ステップS106)。処理を終了するのは、信号遅延装置100の動作を終了するときである。

0346

信号遅延装置100は、処理を終了しないと判定すると(S106 NO)、フローをステップS101にリターンする。

0347

信号遅延装置100は、ステップS101で再び位相差が適切であるか否かを判定するが、1サイクル前のステップS101において位相差が適切ではないと判定した後に、信号の折り返し地点は未だ変更されていないため、2サイクル目のステップS101においても、位相差は適切ではないと判定する(ステップS101)。これにより、フローはステップS102に進行する。

0348

信号遅延装置100は、2サイクル目のステップS102において、再び変更フラグがオンであるか否かを判定する(ステップS102)。信号遅延装置100は、1サイクル目のステップS103で変更フラグをオンにしているため、2サイクル目のステップS102では、変更フラグはオンである(S102 YES)と判定する。この結果、フローはステップS105に進行する。

0349

信号遅延装置100は、信号の折り返し地点の変更を実行する(ステップS105)。これにより、例えば、選択信号1〜4が"0"、"1"、"1"、"1"から"1"、"0"、"1"、 "1"に切り替えられ、信号の折り返し地点がセレクタ21からセレクタ22に変更される。

0350

なお、上述のように、信号遅延装置100は、1サイクル目のステップS103で変更フラグをオンにしてから、2サイクル目のステップS105において信号の折り返し地点を変更するまでに、クロック1周期分の間隔を設けている。

0351

このクロック1周期分の間に、省電力機構によって遅延調整回路110内に生じ得る無効データは除去されているので、信号の折り返し地点の変更を行った後の取り込み信号Cを用いてデータ信号を取り込めば、データ信号を正確に取り込むことができる。

0352

信号遅延装置100は、ステップS105の処理が終了すると、すべての処理が終了か否かを判定する(ステップS106)。処理を終了するのは、信号遅延装置100の動作を終了するときである。

0353

信号遅延装置100は、処理を終了しないと判定すると(S106 NO)、フローをステップS101にリターンする。

0354

信号遅延装置100は、3サイクル目のステップS101において、位相差が適切であるか否かを判定する(ステップS101)。

0355

ここで、位相差が適切であれば(S101 YES)、信号遅延装置100は、フローをステップS107に進行する。一方、位相差が適切でなければ(S101 NO)、信号遅延装置100は、フローをステップS102、S105に進行し、ステップS101において位相差が適切であると判定するまで、ステップS101、S102、S105、S106の処理を繰り返し実行する。

0356

ステップS101で位相差が適切である(S101 YES)と判定すると、信号遅延装置100は、変更フラグをオフにする(ステップS107)。取り込み信号Cの遅延量は適切な値になり、信号の折り返し地点の変更が不要になったため、信号遅延装置100は、変更フラグをオフにする。

0357

次に、信号遅延装置100は、省電力機構をオンにする(ステップS108)。信号の折り返し地点の変更が終了した後は、電力消費を抑えるために再び省電力機構をオンにする。

0358

以上により、図16に示す実施の形態1の信号遅延装置100における遅延処理が終了する。

0359

次に、図17のタイミングチャートを用いて、実施の形態1の信号遅延装置100の動作について説明する。

0360

図17は、実施の形態1の信号遅延装置100の微調整用の遅延調整回路110Aにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。

0361

ここでは、ディレイ設定データを図15Aに示したディレイ番号0からディレイ番号1にシフトする場合について説明する。すなわち、信号遅延装置100内の粗調整用の遅延調整回路110B内での信号の折り返し地点は固定して、微調整用の遅延調整回路110A内の信号の折り返し地点をセレクタ21からセレクタ22に変更する場合について説明する。

0362

図17に示すように、時刻t0では、信号遅延装置100の信号の折り返し地点がセレクタ21であり、省電力機構がオンであるため、選択信号1が"0"、選択信号2〜4は"1"である。

0363

時刻t11において、データ信号Dと取り込み信号Cの位相差が所定の閾値よりも大きいことが検出されると、遅延増大信号(+)が立ち上がり"1"になる。なお、遅延減少信号(−)は"0"のままである。

0364

ここで、所定の閾値は、例えば、取り込み信号Cの立ち上がりがデータ信号Dの半周期の中央の前後の所定の範囲内に存在する場合のデータ信号Dと取り込み信号Cの位相差を表す値に設定される。

0365

遅延増大信号(+)が"1"に立ち上がったことにより、時刻t12のクロックの立ち上がりで信号の折り返し地点を変更する準備を開始し、時刻t13で変更フラグがオンになる。これにより、省電力機構がオフになり、時刻t14で選択信号2〜4が"1"から"0"になる。

0366

省電力機構がオフの状態で選択信号2〜4が"1"から"0"になると、インバータ12、13、14からセレクタ22、23、24の各々を通じて、インバータ32、33、34に遅延調整回路110の入力端子INから入力されるデータが反映される。

0367

ここで、時刻t14より前は、信号の折り返し地点がセレクタ21であり、かつ、省電力機構がオンであるため、セレクタ24の出力端子からインバータ32の出力端子の間には無効データが存在する。

0368

しかしながら、時刻t13で変更フラグがオンになることにより、時刻t14で省電力機構がオフになり、セレクタ22、23、24を通じてインバータ32、33、34に入力端子INから入力されるデータが反映されることにより、セレクタ24の出力端子からインバータ32の出力端子の間にある無効データは、消失する。

0369

次に、時刻t15でクロックが立ち上がると、信号の折り返し地点を変更すべく、時刻t16でシフトレジスタ130のディレイ設定FF2が"1"になる。すなわち、ディレイ設定データが図15Aに示すディレイ番号0からディレイ番号1にシフトする。

0370

そして、ディレイ設定FF2が"1"になったことにより、時刻t17で選択信号1が"1"になる。

0371

このとき、ディレイ設定FF3は"0"のままであり、変更フラグはオンであるため、ディレイ設定FF3の値"0"が選択信号2の値"0"になり、セレクタ22が信号の折り返し地点になる。

0372

時刻t17で信号の折り返し地点がセレクタ22に切り替わると、セレクタ22の出力信号は、インバータ32を通じてセレクタ21に伝搬する。このため、図中に矢印Aで示すようにセレクタ22の出力信号の立ち下がりがセレクタ21の出力信号に立ち下がりとして伝搬する。

0373

このため、時刻t17の後におけるセレクタ21の出力信号の立ち下がりは遅延される。

0374

そして、遅延されたセレクタ21の出力信号は、矢印Bで示すように、遅延調整回路110の出力端子OUTから出力される取り込み信号Cを遅延させる。

0375

これにより、以後、取り込み信号Cの立ち上がりがデータ信号Dの半周期の中央に位置するようになる。

0376

なお、時刻t18においてデータ信号Dと取り込み信号Cの位相差が所定の閾値以下になることにより、遅延増大信号(+)が立ち下がる。すなわち、データ信号Dと取り込み信号Cの位相差が所定の閾値より大きいと判定されるのは、遅延増大信号(+)がHレベルである時刻t11からt18の間である。

0377

時刻t19のクロックの立ち上がりにおいて、データ信号Dと取り込み信号Cの位相差が適切であることが確認されると、時刻t20で変更フラグがオフにされる。

0378

変更フラグがオフになると、省電力機構がオンになるため、遅延調整回路110の入出力端子IN、OUTから見て折り返し地点であるセレクタ22よりも奥側にあるセレクタ23、24に固定データを入力すべく、時刻t21で選択信号3、選択信号4が"1"になる。

0379

ここで、ディレイ番号1によるディレイ設定FF2は"1"であり、ディレイ設定FF3は"0"である。

0380

変更フラグがオンの間は、ディレイ設定FF3の値"0"がそのまま選択信号2としてセレクタ22に入力するが、変更フラグがオフになった後は、選択信号生成論理回路122内のNAND201がディレイ設定FF2の値"1"とディレイ設定FF3の値"0"とに基づいて出力する"0"の値の選択信号2がセレクタ22に入力する。

0381

このため、変更フラグのオン/オフの切り替え前後で、信号の折り返し地点はセレクタ22のままで不変である。

0382

以上のように、実施の形態1の信号遅延装置100は、データ信号Dと取り込み信号Cの位相差が所定の閾値以上になると、省電力機構をオフにし、クロックの1サイクル分の時間が経過した後に、信号の折り返し地点を変更する。

0383

このため、クロックの1サイクル分の期間(準備期間)を待つ間に、無効データを除去することができ、遅延を調整した取り込み信号Cを用いてデータ信号Dを取り込むことにより、無効データを取り込むことはなく、正しいデータ信号Dを取り込むことができる。

0384

また、以上のように実施の形態1の信号遅延装置100が正しいデータ信号Dを取り込むことができるので、実施の形態1の信号遅延装置100をI/Oポート99に含むサーバ90(図9参照)は、無効データの取り込みによる動作不良を抑制でき、動作の安定性信頼性を向上させることができる。

0385

また、以上では、微調整用の遅延調整回路110を有する信号遅延装置100について説明した。しかし、粗調整用の遅延調整回路も含む場合は、遅延量を微小に調節しただけでも信号経路が大きく変わる場合があるので、微調整用の遅延調整回路110と同様に制御される粗調整用の遅延調整回路を含めば、遅延量の調整幅が大きくできるとともに、より動作の安定性と信頼性を向上させた信号遅延装置を提供することができる。

0386

また、以上のように実施の形態1の信号遅延装置100は、信号の折り返し地点の変更が終了すると、省電力機構を再びオンにするので、信号遅延装置100の省電力化を図ることができる。

0387

このため、実施の形態1の信号遅延装置100をI/Oポート99(図9参照)に用いれば、サーバ99の省電力化を図ることができる。

0388

以上より、実施の形態1によれば、消費電力の低減と出力信号の正確性を両立させた信号遅延装置、及び、信号遅延装置の制御方法を提供することができる。

0389

<実施の形態2>
図18は、実施の形態2の信号遅延装置を示す図である。

0390

実施の形態2の信号遅延装置200は、遅延調整回路110A、選択信号生成部220、シフトレジスタ230、遅延調整判定部140、及びディレイ設定データ生成部150を含む。

0391

実施の形態2の信号遅延装置200は、OR回路160、変更フラグFF170、及びAND回路180(図10参照)を含まない点が実施の形態1の信号遅延装置100と異なる。

0392

以下、実施の形態1の信号遅延装置100と同一又は同等の構成要素には同一符号を付し、その説明を省略する。

0393

選択信号生成部220は、シフトレジスタ230が保持するディレイ設定データに基づき、遅延調整回路110Aに入力するための選択信号を生成する。選択信号生成部220は、実施の形態1の選択信号生成部120のように変更フラグの値が入力されないため、シフトレジスタ230から入力するディレイ設定データだけによって動作する点が実施の形態1の選択信号生成部120と異なる。

0394

なお、選択信号生成部220の回路構成については、図19を用いて後述する。

0395

シフトレジスタ230は、ディレイ設定データ生成部150によって設定されるディレイ設定データを保持する。シフトレジスタ230は、クロックが直接入力され、クロックの立ち上がりでディレイ設定データが更新される点が実施の形態1のシフトレジスタ130と異なる。

0396

次に、図19を用いて、実施の形態2の信号遅延装置200の遅延調整回路110A、選択信号生成部220、及びシフトレジスタ230の回路構成及び動作について説明する。

0397

図19は、実施の形態2の信号遅延装置200の遅延調整回路110A、選択信号生成部220、及びシフトレジスタ230の回路構成を示す図である。

0398

選択信号生成部220は、選択信号生成論理回路221、222、223、224を含む。選択信号生成論理回路221、222、223、224は、選択信号生成論理回路221、222、223、224の数に1を加えたビット幅のディレイ設定データを保持するシフトレジスタ230に接続されている。

0399

選択信号生成論理回路221、222、223、224は、それぞれ同様の回路構成を有しており、NAND回路251及びバッファ252を有する。バッファ252は、入力信号を遅延して出力する遅延回路の一例である。バッファ252としては、例えば、入出力の遅延時間が実施の形態1の信号遅延装置100におけるクロックの1サイクル程度に相当する素子を用いればよい。

0400

シフトレジスタ230は、5つのディレイ設定FF1、ディレイ設定FF2、ディレイ設定FF3、ディレイ設定FF4、及びディレイ設定FF5を含む。

0401

選択信号生成論理回路221のNAND回路251の一方の入力端子には、ディレイ設定FF1の出力が入力され、他方の入力端子には、ディレイ設定FF2の出力がバッファ252を介して反転して入力される。選択信号生成論理回路221のNAND回路251の出力信号は、選択信号1として、遅延調整回路110Aのセレクタ21の選択信号入力端子に入力される。

0402

選択信号生成論理回路222のNAND回路251の一方の入力端子には、ディレイ設定FF2の出力が入力され、他方の入力端子には、ディレイ設定FF3の出力がバッファ252を介して反転して入力される。選択信号生成論理回路222のNAND回路251の出力信号は、選択信号2として、遅延調整回路110Aのセレクタ22の選択信号入力端子に入力される。

0403

選択信号生成論理回路223のNAND回路251の一方の入力端子には、ディレイ設定FF3の出力が入力され、他方の入力端子には、ディレイ設定FF4の出力がバッファ252を介して反転して入力される。選択信号生成論理回路223のNAND回路251の出力信号は、選択信号3として、遅延調整回路110Aのセレクタ23の選択信号入力端子に入力される。

0404

選択信号生成論理回路224のNAND回路251の一方の入力端子には、ディレイ設定FF4の出力が入力され、他方の入力端子には、ディレイ設定FF5の出力がバッファ252を介して反転して入力される。選択信号生成論理回路224のNAND回路251の出力信号は、選択信号4として、遅延調整回路110Aのセレクタ24の選択信号入力端子に入力される。

0405

実施の形態2の信号遅延装置200の選択信号生成論理回路221において、ディレイ設定FF1、ディレイ設定FF2からそれぞれ"0"、"0"のディレイ設定データが入力されており、ディレイ設定FF2のディレイ設定データ"0"は、バッファ252を経てNAND回路251に入力されていることとする。このときにNAND回路251が出力する選択信号1は、"1"である。

0406

ディレイ設定FF1、ディレイ設定FF2のディレイ設定データが"0"、"0"から"1"、"1"に変化すると、NAND回路251の右側の入力は、バッファ252によって遅延されるため、一時的にNAND回路251に"1"、"0"が入力されることになる。このため、この中間的な段階では、NAND回路251が出力する選択信号1は、"0"になる。実施の形態2の信号遅延装置200は、バッファ252の遅延時間により生ずるこの中間的な段階を、無効データを消去するための準備期間として用いる。

0407

そして、バッファ252の入出力の遅延時間が経過してNAND回路251に"1"、"1"のディレイ設定データが入力されると、NAND回路251が出力する選択信号1は、"1"になる。

0408

実施の形態2の信号遅延装置200は、上述のように準備期間設定部の一例としてのバッファ252を用いることにより、実施の形態1の信号遅延装置100で信号の折り返し地点を切り替える際にクロックの1サイクル分の期間に相当する準備期間を設けたことと同様の動作を実現する。

0409

次に、図20を用いて、実施の形態2の信号遅延装置200において選択信号1〜4を得るためのディレイ設定データの組合せについて説明する。

0410

図20は、実施の形態2の信号遅延装置200において選択信号1〜4を得るためのディレイ設定データの組合せと、選択信号1〜4として出力されるNAND回路251の出力とを表形式で示す図である。

0411

ここでは、ディレイ設定データを、選択信号生成論理回路221〜224のそれぞれに入力する2ビットのデータの組として示す。選択信号生成論理回路221〜224の各々の左側の入力端子への入力を左入力と称し、右側の入力端子への入力を右入力と称す。

0412

また、変更する前のディレイ設定データを現入力と称し、変更後の新たなディレイ設定データを新入力と称し、それぞれ、左入力、右入力で示す。

0413

また、NAND回路251から出力される選択信号については、現入力が反映された出力を現出力と称す。新入力が入力された直後でバッファ252の遅延時間により、NAND回路251の左側の入力端子にのみ新入力が反映されている状態での出力を中間出力と称す。また、新入力がNAND回路251の右側の入力端子にも反映された状態での出力を新出力と称す。

0414

現入力の左入力、右入力が"1"、"1"の場合、現出力は、"1"である。新入力の左入力、右入力として"1"、"1"が入力されると、中間出力は"1"であり、新出力も"1"となる。このパターンの場合は、出力としての選択信号は"1"で一定である。

0415

現入力の左入力、右入力が"1"、"0"の場合、現出力は、"0"である。新入力の左入力、右入力として"1"、"1"が入力されると、中間出力は"0"であり、新出力は"1"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"0"、"0"、"1"である。

0416

現入力の左入力、右入力が"0"、"0"の場合、現出力は、"1"である。新入力の左入力、右入力として"1"、"1"が入力されると、中間出力は"0"であり、新出力は"1"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"1"、"0"、"1"と変化する。

0417

現入力の左入力、右入力が"0"、"0"の場合、現出力は、"1"である。新入力の左入力、右入力として"1"、"0"が入力されると、中間出力は"0"であり、新出力は"0"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"1"、"0"、"0"と変化する。

0418

実施の形態2では、選択信号生成論理回路221〜224の各々について、図20に示す左入力、右入力の組合せによって表される5ビットのディレイ設定データを入力することにより、信号遅延装置200の駆動制御を行う。

0419

次に、図21を用いて、遅延調整回路110Aにおける信号の折り返し地点の切り替えについて説明する。

0420

図21は、実施の形態2の信号遅延装置200の遅延調整回路110Aにおける信号の折り返し地点の切り替えを模式的に示す図である。

0421

シフトレジスタ230のディレイ設定FF1〜ディレイ設定FF5に、現入力として"1"、"0"、"0"、"0"、"0"のディレイ設定データがそれぞれ入力されている状態から、新入力として"1"、"1"、"0"、"0"、"0"のディレイ設定データがそれぞれ入力されたとする。新入力は、ディレイ設定FF2の値が"1"に変わっており、これは、ディレイ設定データが図15Aに示したディレイ番号0からディレイ番号1にシフトする場合に相当する。

0422

このパターンでディレイ設定データが変化すると、選択信号1〜4は、現出力が"0"、"1"、"1"、"1"であり、中間出力が"0"、"0"、"1"、"1"であり、新出力が"1"、"0"、"1"、"1"となる。

0423

これは、現出力では、選択信号1が"0"で選択信号2が"1"であるため、信号の折り返し地点がセレクタ21であり、遅延調整回路110Aの入出力端子IN、OUTから見て奥側にあるセレクタ22、23、24は省電力モードがオンになっていることを表している。このとき、セレクタ24の出力端子からインバータ32の出力端子の間には無効データが存在する。

0424

また、中間出力では選択信号2だけが"0"に遷移することにより、セレクタ22は省電力モードがオフになり、セレクタ22の入力がインバータ33からインバータ12に変わる。このため、インバータ12の出力がセレクタ22に入力するので、セレクタ22の出力端子からインバータ32の出力端子の間に存在していた無効データが消去される。

0425

すなわち、上述のようにディレイ設定データが変化する際の中間出力による動作は、信号の折り返し地点がセレクタ21からセレクタ22に切り替わる際に、実施の形態1においてクロックの1サイクル分の期間の準備期間を設けて、無効データを消去した動作と同様である。

0426

なお、中間出力において選択信号2が"0"に遷移することは、選択信号がリセットされていることを表す。

0427

そして、新出力では、選択信号1だけ"1"に変わるため、セレクタ21の入力はインバータ11からインバータ32に切り替わり、セレクタ21は信号の折り返し地点ではなくなり、セレクタ22が信号の折り返し地点になる。

0428

なお、信号の折り返し地点がセレクタ21からセレクタ22に切り替わる際に、選択信号3、4は"1"のままであり、セレクタ23、24、インバータ33、34には固定データが入力するが、セレクタ23、24は信号の折り返し地点の切り替わりに無関係である。このため、信号の折り返し地点をセレクタ21からセレクタ22に切り替える際に、セレクタ23、24、インバータ33、34に存在する固定データが、遅延調整回路110Aの出力信号に含まれることはない。

0429

次に、図22のタイミングチャートを用いて、実施の形態2の信号遅延装置200の動作について説明する。

0430

図22は、実施の形態2の信号遅延装置200の微調整用の遅延調整回路110Aにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。

0431

ここでは、ディレイ設定データを図15Aに示したディレイ番号0からディレイ番号1にシフトする場合について説明する。すなわち、信号遅延装置200内の粗調整用の遅延調整回路110B内での信号の折り返し地点は固定して、微調整用の遅延調整回路110A内の信号の折り返し地点をセレクタ21からセレクタ22に変更する場合について説明する。

0432

図22に示すように、時刻t0では、信号遅延装置200の信号の折り返し地点がセレクタ21であり、選択信号1が"0"、選択信号2〜4は"1"である。

0433

時刻t11において、データ信号Dと取り込み信号Cの位相差が所定の閾値よりも大きいことが検出されると、遅延増大信号(+)が立ち上がり"1"になる。なお、遅延減少信号(−)は"0"のままである。

0434

ここで、所定の閾値は、例えば、取り込み信号Cの立ち上がりがデータ信号Dの半周期の中央の前後の所定の範囲内に存在する場合のデータ信号Dと取り込み信号Cの位相差を表す値に設定される。

0435

遅延増大信号(+)が"1"に立ち上がったことにより、時刻t12のクロックの立ち上がりを受けて、時刻t13でディレイ設定FF2が"1"になる。

0436

ディレイ設定FF2が"1"になると、時刻t14で選択信号2の値が中間出力である"0"に変化する。

0437

選択信号2が"1"から"0"になると、インバータ12からセレクタ22を通じて、インバータ32に遅延調整回路110の入力端子INから入力されるデータが反映される。

0438

これにより、セレクタ22の出力端子からインバータ32の出力端子までの間に存在する無効データが消失する。

0439

次に、時刻t15で選択信号1が"1"になる。時刻t13でディレイ設定FF2の値が"1"になってから時刻t15で選択信号1が"1"になるまでの間の時間は、バッファ252によってディレイ設定FF2のディレイ設定データの伝達が遅延した時間に相当する。

0440

このとき、ディレイ設定FF3は"0"のままであり、選択信号2の値は"0"であるため、セレクタ22が信号の折り返し地点になる。

0441

時刻t15で信号の折り返し地点がセレクタ22に切り替わると、セレクタ22の出力信号は、インバータ32を通じてセレクタ21に伝搬する。このため、図中に矢印Aで示すようにセレクタ22の出力信号の立ち下がりがセレクタ21の出力信号に立ち下がりとして伝搬する。

0442

このため、時刻t15の後におけるセレクタ21の出力信号の立ち下がりは遅延される。

0443

そして、遅延されたセレクタ21の出力信号は、矢印Bで示すように、遅延調整回路110の出力端子OUTから出力される取り込み信号Cを遅延させる。

0444

これにより、以後、取り込み信号Cの立ち上がりがデータ信号Dの半周期の中央に位置するようになる。

0445

なお、時刻t16においてデータ信号Dと取り込み信号Cの位相差が所定の閾値以下になることにより、遅延増大信号(+)が立ち下がる。すなわち、データ信号Dと取り込み信号Cの位相差が所定の閾値より大きいと判定されるのは、遅延増大信号(+)がHレベルである時刻t11からt16の間である。

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