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技術 試験装置および試験方法

出願人 株式会社アドバンテスト
発明者 山本和弘岡安俊幸
出願日 2009年9月18日 (12年5ヶ月経過) 出願番号 2010-523216
公開日 2013年2月7日 (9年0ヶ月経過) 公開番号 WO2011-033589
状態 拒絶査定
技術分野 電子回路の試験
主要キーワード 評価事項 各演算要素 スペックデータ 実動作状態 Dフリップフロップ 高速データ伝送方式 仕様範囲 ナイキスト間隔
関連する未来課題
重要な関連分野

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図面 (13)

課題・解決手段

第1変換部50は、クロック信号DQSの変化タイミングを示すクロック変化点情報TCを周波数領域の情報に変換し、第1クロック変化点周波数情報FC1を生成する。デジタルフィルタ52は、第1クロック変化点周波数情報FC1をフィルタリングし、第2クロック変化点周波数情報FC2を生成する。第2変換部54は、第2クロック変化点周波数情報FC2を、時間領域の情報に逆変換し、第2クロック変化点情報TC2を生成する。判定部20は、各相ごとに、その相のデータ変化点情報TDが示す変化タイミングと第2クロック変化点情報TC2が示す変化点イミングの差分データΔTにもとづき、DUT102を評価する。

概要

背景

半導体デバイス間の高速データ伝送方式として、ソースシンクロナス方式、Forwarded Clock方式、CDR(Clock Data Recovery)方式などが知られている。

ソースシンクロナス方式では、データ信号に加えて、それと同期したクロック信号が、2本の伝送線路を介して伝送される。たとえば1.6GHzの伝送レートにおいては、800MHzの基準クロックと、基準クロックのポジティブエッジネガティブエッジそれぞれに割り当てられた1.6Gbpsのデータが伝送される。受信側においては、基準クロックのポジティブエッジとネガティブエッジそれぞれのタイミングでデータがラッチされる。つまり、送信デバイスが出力するデータとクロック信号は一対一で対応している。

これに対して、Forwarded Clock方式では、データの周波数が基準クロックの整数倍(n倍)で伝送される。受信側のデバイスは、PLL回路によって基準クロックをn逓倍し、逓倍されたクロックを用いて、データをラッチする。またCDR方式では、シリアルデータ列に8B10B符号化などを施すことにより、クロック信号がシリアルデータ列に埋め込まれる。受信デバイスは、シリアルデータ列からクロック信号を抽出、再生し、シリアルデータ列の各データをラッチする。

概要

第1変換部50は、クロック信号DQSの変化タイミングを示すクロック変化点情報TCを周波数領域の情報に変換し、第1クロック変化点周波数情報FC1を生成する。デジタルフィルタ52は、第1クロック変化点周波数情報FC1をフィルタリングし、第2クロック変化点周波数情報FC2を生成する。第2変換部54は、第2クロック変化点周波数情報FC2を、時間領域の情報に逆変換し、第2クロック変化点情報TC2を生成する。判定部20は、各相ごとに、その相のデータ変化点情報TDが示す変化タイミングと第2クロック変化点情報TC2が示す変化点タイミングの差分データΔTにもとづき、DUT102を評価する。

目的

効果

実績

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請求項1

被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の1周期にn相(nは2以上の整数)のデータを含むデータ列を受け、前記被試験デバイスを試験する試験装置であって、前記クロック信号を受け、前記クロック信号の変化タイミングを示すクロック変化点情報を生成する第1時間デジタル変換器と、前記クロック信号の周期を単位とする前記データ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する第2時間デジタル変換器と、前記クロック変化点情報を周波数領域の情報に変換し、第1クロック変化点周波数情報を生成する第1変換部と、所定の周波数特性を有し、前記第1クロック変化点周波数情報をフィルタリングし、第2クロック変化点周波数情報を生成するフィルタと、前記第2クロック変化点周波数情報を、時間領域の情報に逆変換し、第2クロック変化点情報を生成する第2変換部と、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第2クロック変化点情報が示す変化点イミングの差分データを演算する演算部と、前記演算部からの差分データにもとづき、前記被試験デバイスを評価する判定部と、を備えることを特徴とする試験装置。

請求項2

被試験デバイスからCDR(Clock Data Recovery)方式で出力され、n(nは2以上の整数)相ごとにクロック信号が埋め込まれたデータ列を受け、前記被試験デバイスを試験する試験装置であって、前記データ列を受け、当該データ列に埋め込まれたクロック信号を抽出して、当該クロック信号にもとづいた再生クロックを生成するクロック再生回路と、前記再生クロックを受け、前記再生クロックの変化タイミングを示すクロック変化点情報を生成する第1時間デジタル変換器と、前記データ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する第2時間デジタル変換器と、前記クロック変化点情報を周波数領域の情報に変換し、第1クロック変化点周波数情報を生成する第1変換部と、所定の周波数特性を有し、前記第1クロック変化点周波数情報をフィルタリングし、第2クロック変化点周波数情報を生成するフィルタと、前記第2クロック変化点周波数情報を、時間領域の情報に逆変換し、第2クロック変化点情報を生成する第2変換部と、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第2クロック変化点情報が示す変化点タイミングの差分データを演算する演算部と、前記演算部からの差分データにもとづき、前記被試験デバイスを評価する判定部と、を備えることを特徴とする試験装置。

請求項3

被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の1周期にn相(nは2以上の整数)のデータを含むデータ列を受け、前記被試験デバイスを試験する方法であって、前記クロック信号の変化タイミングを示すクロック変化点情報を生成するステップと、前記データ列の各相のデータごとにその変化タイミングを示すデータ変化点情報を生成するステップと、前記クロック変化点情報を周波数領域の情報に変換し、第1クロック変化点周波数情報を生成するステップと、所定の周波数特性を有し、前記第1クロック変化点周波数情報をフィルタリングし、第2クロック変化点周波数情報を生成するステップと、前記第2クロック変化点周波数情報を、時間領域の情報に逆変換し、第2クロック変化点情報を生成するステップと、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第2クロック変化点情報が示す変化点タイミングにもとづき、前記被試験デバイスを評価するステップと、を備えることを特徴とする方法。

請求項4

被試験デバイスからCDR(Clock Data Recovery)方式で出力され、n(nは2以上の整数)相ごとにクロック信号が埋め込まれたデータ列を受け、前記被試験デバイスを試験する方法であって、前記データ列に埋め込まれたクロック信号を抽出して、当該クロック信号にもとづいた再生クロックを生成するステップと、前記再生クロックを受け、前記再生クロックの変化タイミングを示すクロック変化点情報を生成するステップと、前記データ列の各相のデータごとにその変化タイミングを示すデータ変化点情報を生成するステップと、前記クロック変化点情報を周波数領域の情報に変換し、第1クロック変化点周波数情報を生成するステップと、所定の周波数特性を有し、前記第1クロック変化点周波数情報をフィルタリングし、第2クロック変化点周波数情報を生成するステップと、前記第2クロック変化点周波数情報を、時間領域の情報に逆変換し、第2クロック変化点情報を生成するステップと、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第2クロック変化点情報が示す変化点タイミングにもとづき、前記被試験デバイスを評価するステップと、を備えることを特徴とする方法。

技術分野

0001

本発明は、試験装置に関する。

背景技術

0002

半導体デバイス間の高速データ伝送方式として、ソースシンクロナス方式、Forwarded Clock方式、CDR(Clock Data Recovery)方式などが知られている。

0003

ソースシンクロナス方式では、データ信号に加えて、それと同期したクロック信号が、2本の伝送線路を介して伝送される。たとえば1.6GHzの伝送レートにおいては、800MHzの基準クロックと、基準クロックのポジティブエッジネガティブエッジそれぞれに割り当てられた1.6Gbpsのデータが伝送される。受信側においては、基準クロックのポジティブエッジとネガティブエッジそれぞれのタイミングでデータがラッチされる。つまり、送信デバイスが出力するデータとクロック信号は一対一で対応している。

0004

これに対して、Forwarded Clock方式では、データの周波数が基準クロックの整数倍(n倍)で伝送される。受信側のデバイスは、PLL回路によって基準クロックをn逓倍し、逓倍されたクロックを用いて、データをラッチする。またCDR方式では、シリアルデータ列に8B10B符号化などを施すことにより、クロック信号がシリアルデータ列に埋め込まれる。受信デバイスは、シリアルデータ列からクロック信号を抽出、再生し、シリアルデータ列の各データをラッチする。

先行技術

0005

特開平7−280884号公報

発明が解決しようとする課題

0006

したがって、Forwarded Clock方式やCDR方式では、送信デバイスのみでなく、受信デバイスによっても、伝送レートが影響を受けることになる。

0007

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、送信デバイスを試験する際に、試験装置において受信デバイスをエミュレートする技術の提供にある。

課題を解決するための手段

0008

本発明のある態様は、試験装置に関する。被試験デバイスは、クロック信号および前記クロック信号と同期しかつ前記クロック信号の1周期にn相(nは2以上の整数)のデータを含むデータ列(データ信号)を出力する。
試験装置は、第1時間デジタル変換器、第2時間デジタル変換器、第1変換部、フィルタ、第2変換部、演算部、判定部を備える。
第1時間デジタル変換器は、クロック信号を受け、クロック信号の変化タイミングを示すクロック変化点情報を生成する。第2時間デジタル変換器は、クロック信号の周期を単位とするデータ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する。第1変換部は、クロック変化点情報を周波数領域の情報に変換し、第1クロック変化点周波数情報を生成する。フィルタは所定の周波数特性を有し、第1クロック変化点周波数情報をフィルタリングし、第2クロック変化点周波数情報を生成する。演算部は、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、クロック変化点情報が示す変化点タイミングの差分データを演算する。判定部は、演算部からの差分データにもとづき、被試験デバイスを評価する。

0009

この態様によれば、クロック信号の変化点(エッジ)が存在しない相において、クロック変化点情報が示す変化点が存在するものと仮定し、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングそれぞれと比較することにより、被試験デバイスを評価することができる。またクロック変化点情報を周波数領域に変換して演算することにより、被試験デバイスの通信相手となる第2デバイスの特性をエミュレートすることができる。

0010

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

発明の効果

0011

本発明のある態様によれば、データの周波数が基準クロックの整数倍であるデータ伝送を行う被試験デバイスを評価できる。

図面の簡単な説明

0012

実施の形態に係る試験装置の構成を示すブロック図である。
図1の試験装置が試験対象とするデバイスと、それに実使用時に接続される第2デバイスを示すブロック図である。
マルチストローブ回路の構成例を示す回路図である。
図1の試験装置の基本動作を示すタイムチャートである。
図1の試験装置の変形例を示すブロック図である。
位相変動を測定するための構成を示す回路図である。
図6の試験装置におけるデータ信号の位相変動を説明するタイムチャートである。
図8(a)、(b)は、第2デバイスのPLL回路において逓倍クロック信号重畳されるジッタを説明する図である。
第2デバイスのエミュレート機能を備える試験装置の構成例の一部を示す図である。
周波数解析機能を備える試験装置の構成例を示す図である。
図10の試験装置の処理を示す図である。
CDR方式の伝送を行うDUTを試験する試験装置の構成を示す図である。

実施例

0013

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0014

本明細書において、「部材Aが、部材Bと接続」された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

0015

また、以下の説明において、クロック信号の周期とは、クロック信号の一方のエッジ(ポジティブエッジまたはネガティブエッジ)のみが信号処理に利用される場合、そのエッジから次の対応するエッジまでの期間をいい、クロック信号の両方のエッジが信号処理に利用される場合には、ポジティブエッジとネガティブエッジの間隔(つまり半周期)をいう。周波数についても同様である。

0016

図1は、実施の形態に係る試験装置100の構成を示すブロック図である。図2は、図1の試験装置100が試験対象とするデバイス(以下、DUTと称す)と、実使用時に接続される通信先の第2デバイスを示すブロック図である。

0017

はじめに、図2を参照して、図1の試験装置100が試験対象とするDUT102の伝送方式について説明する。DUT102は、クロック信号DQSおよびデータ信号DQを出力する。データ信号DQは、クロック信号DQSと同期し、かつクロック信号DQSの1周期にn相(nは2以上の整数)のデータを含むデータ列である。別の観点から言えばデータ信号DQの周波数は、クロック信号DQSの周波数のn倍である。たとえば、Forwarded Clock伝送方式では、データ信号DQの周波数は、クロック信号DQSの周波数の8倍である。

0018

DUT102の通信相手である第2デバイス104は、インタフェース回路としてPLL回路106とラッチ回路108を含む。PLL回路106はクロック信号DQSを受け、その周波数はn逓倍する。逓倍されたクロックを逓倍クロックCKと称する。逓倍クロックCKの周波数は、DUT102から出力されるデータ信号DQの周波数と一致する。ラッチ回路108は、逓倍クロックCKのエッジのタイミングで、対応するデータの値をラッチする。ラッチされたデータQは、後段の回路へと提供される。

0019

以上がDUT102と第2デバイス104の伝送方式である。この伝送方式では、逓倍クロックCKのそれぞれのエッジが、対応するデータ信号DQとの間で、セットアップタイムホールドタイムの要求を満たす必要がある。

0020

図1戻り、試験装置100の構成を説明する。試験装置100は、DUT102から出力されるクロック信号DQSおよびデータ信号DQを受ける。上述のように、データ信号DQは、クロック信号DQSと同期し、かつクロック信号DQSの1周期にn相のデータD1〜Dnを含むデータ列となっている。

0021

試験装置100は、主たる構成要素として、第1時間デジタル変換器10、第2時間デジタル変換器12、演算部14、判定部20を備える。

0022

第1時間デジタル変換器10は、クロック信号DQSを受け、クロック信号DQSの変化タイミングを示すクロック変化点情報TCを生成する。

0023

たとえば第1時間デジタル変換器10は、各相ごとにクロック信号DQSの変化タイミングを示すクロック変化点情報TC1〜TCnを生成してもよい。クロック信号DQSの有効な変化点は、クロック信号DQSの1周期n相のうち、第k相(1≦k≦n)にのみ発生することとなる。そこで複数のクロック変化点情報TC1〜TCnのうち、有効な変化点を有する相のクロック変化点情報TCkのみを後段の信号処理に利用する。以下では、クロック信号DQSの有効な変化点は、k=1に発生するものとする。

0024

第2時間デジタル変換器12は、クロック信号DQSの周期を単位とするデータ列を受け、各相のデータD1〜Dnごとにその変化(遷移)タイミングを示すデータ変化点情報TD1〜TDnを生成する。

0025

第1時間デジタル変換器10および第2時間デジタル変換器12としては、時間をデジタル値に変換するさまざまな時間デジタル変換器が利用できるが、たとえば、マルチストローブ回路で構成してもよい。図3は、マルチストローブ回路300の構成例を示す回路図である。

0026

マルチストローブ回路300は、評価対象の信号(被試験信号)S1を受け、複数のエッジを有するマルチストローブ信号MSTRB(STRB1〜STRBN)のそれぞれのエッジのタイミングで、被試験信号S1の値を判定し、その変化タイミングを示す信号を生成する。なお、ここでの整数Nは、図1における整数nとは無関係に決められる。

0027

図3のマルチストローブ回路300は、バーニア方式を採用している。N個の第1遅延素子D11〜D1N(第1遅延素子D1と総称される)は、多段カスケード接続されている。1段目の第1遅延素子D11には被試験信号S1が入力され、被試験信号S1には第1遅延素子D1を1段経るごとに、所定の遅延Tpdが与えられる。つまりi段目の第1遅延素子D1iからは、DUTから出力される被試験信号S1に対して、i×Tpdだけ遅延した被試験信号S1iが出力される。

0028

N個の第2遅延素子D21〜D2N(第2遅延素子D2と総称される)はそれぞれ、N個の第1遅延素子D11〜D1Nごとに設けられ、多段にカスケード接続されている。1段目の第2遅延素子D21には、基準となるストローブ信号STRBが入力される。ストローブ信号STRBには、第2遅延素子D2を1段経るごとに、所定の遅延(Tpd+Δt)の遅延が与えられる。i段目の第2遅延素子D2からは、基準ストローブ信号STRBに対して、i×(Tpd+Δt)だけ遅延したi相目のストローブ信号STRBiが出力される。複数のSTRB1〜STRBNがマルチストローブ信号MSTRBと総称される。

0029

N個のラッチ回路L1〜LN(タイミングコンパレータともいう)もまた、N個の第1遅延素子D11〜D1Nごとに設けられる。i(iは1≦i≦Nを満たす自然数番目のラッチ回路Liは、i相目のストローブ信号STRBiのエッジのタイミングで、i番目の第1遅延素子D1iの出力信号をラッチする。つまり、被試験信号S1は、互いにΔtだけ位相シフトしたN個のストローブ信号(マルチストローブ信号)STRB1〜STRBNのタイミングでその値が判定される。

0030

なお図1においてDフリップフロップで示されるラッチ回路L1は、その他のフリップフロップやラッチ回路など、さまざまな素子代替可能であることはいうまでもない。N個のラッチ回路L1〜LNの出力信号SL1〜SLNは、論理演算部310へと入力される。論理演算部310は、DUTの評価事項に応じた所定の信号処理を行い、変化点情報(TCもしくはTD)として出力する。

0031

N個の第2遅延素子D2の前段に設けられた第3遅延素子D3によって、第1遅延素子D1に入力される被試験信号S1と、第2遅延素子D2に入力されるストローブ信号STRBの位相差(タイミング)が調整される。

0032

マルチストローブ回路300の動作を説明する。
第1遅延素子D1、第2遅延素子D2を1段通過するごとに、被試験信号S1とストローブ信号STRBの相対的な時間差は、Δtだけ変化する。被試験信号S1とストローブ信号STRBの初期の時間差がτである場合、(τ/Δt)個のステージを経由した段階で、2つの信号のエッジのタイミングは逆転する。2つのエッジのタイミングが逆転する位置において、ラッチ回路の出力信号SL1〜SLNの値が変化する。

0033

したがって、出力信号SL1〜SLNの値が変化する位置は、被試験信号S1のレベルの変化タイミングを示すことになる。そして、出力信号SL1〜SLNは、変化点に対応するビットを境に0と1が変化するサーモメータコードとなる。したがって論理演算部310は、サーモメータコードをバイナリコードに変換するプライオリティエンコーダを含んでもよい。

0034

また図3において、Tpd=0として第1遅延素子D1を省略し、ストローブ信号STRB側のみを遅延させる変形例も有効である。

0035

以上がマルチストローブ回路300の構成の概要とその動作である。このマルチストローブ回路300を、図1の時間デジタル変換器10、12として利用すれば、変化タイミングを好適に検出できる。

0036

図1に戻る。演算部14は、各相i(1≦i≦n)ごとに、その相のデータ変化点情報TDiが示す変化タイミングと、クロック変化点情報TCkが示す変化点タイミングの差分を示す差分データΔTiを生成する。繰り返しになるが、整数kは、クロック信号DQSの有効な変化点が生ずる相を表す。

0037

図1において、演算部14は、n個の演算要素CAL1〜CALnを含む。各演算要素CAL1〜CALnはそれぞれ、各相ごとに設けられる。第i相(1≦i≦n)の演算要素CALiは、クロック変化点情報TCkおよび対応する第i相のデータ変化点情報TDiを受ける。演算要素CALiは、クロック変化点情報TCkが示すクロック信号DQSの変化タイミングと、第i相のデータ変化点情報TDiが示す変化タイミングとの差分データΔTiを演算する。

0038

判定部20は、n個の差分データΔT1〜ΔTnにもとづき、DUT102を評価する。たとえば判定部20は、差分データをΔT1〜ΔTnの最小値最大値、あるいは平均値などを算出し、それぞれが予め決められた仕様範囲に含まれているかを判定し、DUT102の良否や性能を判定する。

0039

以上が試験装置100の基本的な構成である。続いてその動作を説明する。図4は、図1の試験装置100の基本動作を示すタイムチャートである。
図4に示すように、クロック信号DQSの変化点(ポジティブエッジ)は、第k相にのみ存在し、その他には存在しない。したがって、クロック変化点情報TC1〜TCnは、k=1相目についてのみ有効な値として取得される。

0040

クロック信号DQSの変化点が存在しない第2相〜第n相においては、第k相(k=1)で取得されたクロック変化点情報TC1が示す変化点が存在するものと仮定される。つまり演算要素CAL2〜CALnは、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングTD2〜TDnそれぞれと比較する。

0041

図1の試験装置100によれば、エッジ(変化点)が存在しない相についても、クロック信号の位相を仮想的に再生することにより、試験装置100を評価することが可能となる。

0042

以上が試験装置100の動作である。続いて、図1に戻りその詳細な構成を説明する。

0043

図1の試験装置100には、n個の第1メモリM11〜M1n、n個の第2メモリM21〜M2nおよび複数のセレクタSEL2〜SELnが設けられる。

0044

上述のように、n相のクロック変化点情報TC1〜TCnのうち、ひとつ(図1では第1相)のみが、有効な変化点を示しており、その他の信号は意味をなさない。したがってこの場合、n個の演算要素CAL1〜CALnは、有効な変化点を有する相のクロック変化点情報TC1を演算対象とする必要がある。

0045

第1メモリM11〜M1nのそれぞれは、各相ごとのクロック変化点情報TC1〜TCnを保持する。第1時間デジタル変換器10は、相ごとに取得されるクロック変化点情報TC1〜TCnを、インタリーブにより複数の第1メモリに振り分ける。

0046

同様に、第2メモリM21〜M2nのそれぞれは、各相ごとのデータ変化点情報TD1〜TDnを保持する。第2時間デジタル変換器12は、相ごとに取得されるデータ変化点情報TD1〜TDnを、インタリーブにより複数の第2メモリに振り分ける。

0047

セレクタSEL2〜SELnは、各相ごとに設けられる。第i相のセレクタSELiは、第1の入力端子(1)に、第k相の第1メモリM1kからクロック変化点情報TCkを受け、第2の入力端子(2)に、第i相の第1メモリM1iからクロック変化点情報TCiを受ける。セレクタSELiは、制御信号に応じた一方を選択する。第k相のセレクタSELkについては、2つの第k相のクロック変化点情報TCkを受けることになり冗長であるため、省略できる。

0048

そして、第i相の演算要素CALiは、第i相のセレクタSELiからのクロック変化点情報と、第j相の第2メモリM2iに保持されたデータ変化点情報TDiを受け、それらの差分を演算する。

0049

セレクタSEL2〜SELnを設けることにより、第i相(1≦i≦n)に対応する演算要素CALiは、第k相のクロック変化点情報TCkと、第i相のクロック変化点情報TCiの一方を選択的に受信可能となる。

0050

この構成による利点を説明する。試験装置100に接続されるDUT102は、図2で説明したデータ伝送を行うとは限らない。つまり試験装置100の汎用性を高めるためには、クロック信号DQSとデータ信号DQの周波数が等しい場合も想定する必要がある。

0051

(a)クロック信号DQSの周波数がデータ信号DQの周波数のn倍である場合
セレクタSEL2〜SELnは、第1入力端子(1)を選択する。その結果、図4のタイムチャートに示す動作が実現できる。

0052

(b)クロック信号DQSの周波数がデータ信号DQの周波数と一致する場合
この場合、すべての相において有効な変化点が発生する。そこでセレクタSEL2〜SELnそれぞれは、第2入力端子(2)を選択する。その結果、各相のデータD1〜Dnの変化点を、それぞれ対応するクロック信号の変化点と比較することができる。

0053

なおセレクタSEL2〜SELnに代えて、各相ごとに、クロック変化点情報TC1〜TCnを受け、そのひとつを選択するとともに、データ変化点情報TD1〜TDnを受け、そのひとつを選択するセレクタを設けてもよい。

0054

図5は、図1の試験装置の変形例を示すブロック図である。図1の試験装置100は、インタリーブ方式を採用していたが、図5の試験装置100aは非インタリーブ方式を採用する。

0055

図5の試験装置100aには、シフトレジスタ30およびセレクタ(マルチプレクサ)32が設けられる。シフトレジスタ30には、第1時間デジタル変換器10から相ごとに出力されるクロック変化点情報TC1、TC2、…が順に入力される。シフトレジスタ30は、少なくともn段で構成される。シフトレジスタ30の各段は、図1の第1メモリM11〜M1nに対応するものと把握することができる。

0056

セレクタ32は、シフトレジスタ30の各段に格納されるクロック変化点情報TCのひとつを選択する。

0057

演算部14は、セレクタ32により選択されたクロック変化点情報TCと、第2時間デジタル変換器12から相ごとに順に出力されるデータ変化点情報TD1、TD2、…の差分データΔT1、ΔT2、…を演算する。

0058

図5の試験装置100aの動作を説明する。
(a)クロック信号DQSの周波数がデータ信号DQの周波数のn倍である場合
クロック信号DQSの有効な変化点が第k相に発生するとき、そのクロック変化点情報TCkは、シフトレジスタ30上を順にシフトしていく。セレクタ32は、このクロック変化点情報TCkを追いかけるようにして、選択する段を1段ずつ後ろにシフトしていく。その結果、演算部14には常時、有効な変化点を有するクロック変化点情報TCkが供給され、図4のタイムチャートの動作が実現できる。

0059

(b)クロック信号DQSの周波数がデータ信号DQの周波数と一致する場合
この場合、セレクタ32は常にシフトレジスタ30の1段目のクロック変化点情報を選択する。その結果、セレクタ32からは、各相のクロック変化点情報TC1、TC2、…が順に出力される。この動作によって、演算部14は、各相のデータ変化点情報TDiと、それに対応する相のクロック変化点情報TCiの差分データΔTiを順に生成できる。

0060

実施の形態に係る試験装置100は、以下の機能をさらに備えてもよい。

0061

(機能1)クロック信号、データ信号の位相変動の測定
マルチストローブ回路を用いる場合、帯域の制限を受けることなく、ナイキスト間隔までデータを取得することができる。したがって、シンボル間干渉ISI(Inter Symbol Interference)等に起因する位相変動を捉えることができる。

0062

図6は、位相変動を測定するための構成を示す回路図である。図6には、データ信号DQに対する回路のみが示されるが、クロック信号DQSに対して同様の構成が設けられてもよい。あるいはいずれか一方のみであってもよい。

0063

シフトレジスタ30cには、第2時間デジタル変換器12から相ごとに出力されるデータ変化点情報TD1、TD2、…が順に入力される。シフトレジスタ30cは、少なくともn段で構成される。シフトレジスタ30の各段は、図1の第2メモリM21〜M2nに対応するものと把握することができる。

0064

図6の演算部14cは、シフトレジスタ30cのステージごとに設けられた演算要素CAL1〜CALnを含む。j段目に対応する演算要素CALjには、シフトレジスタ30のj段目からn段目までのデータ変化点情報TDj〜TDnが入力される。

0065

演算要素CALjは、隣接する、あるいは隣接しない2つのデータ変化点情報TDの差分を演算する。2つのデータ変化点情報TDの差分は、データ信号DQの位相変動量ジッタ量)を表す。

0066

判定部20cは、最大値回路22、比較回路24を含む。最大値回路22は、演算要素CAL1〜CALnからの差分データの最大値、つまり位相変動量の最大値を検出する。比較回路24は、位相変動量の最大値を、所定のスペックデータSPECと比較することにより、DUT102の良否を判定する。

0067

図7は、図6の試験装置100cにおけるデータ信号DQの位相変動を説明するタイムチャートである。図7のタイムチャートにおいて、差分データΔTは、隣り合う相の位相変化を示す。たとえばスペックが30psに設定される場合、第1相目と第2相目、第3相目と第4相目において変動量が40psとスペックを超えているため、不良と判定される。

0068

(機能2) DUT102の通信先の第2デバイスのエミュレート機能
図1あるいは図3の試験装置では、クロック信号DQSの変化点が存在しない相において、仮想的な変化点が存在するものと仮定し、その変化点として、変化点が実在する第k相のクロック変化点情報TCkを一様に利用していた。

0069

一方、図2に示す現実使用状況においては、第2デバイス104のPLL回路によってデータ信号DQがn逓倍され、逓倍クロック信号CKの各エッジによって、対応する相のデータがラッチされる。逓倍クロック信号CKの各エッジは、試験装置100における仮想的な変化点に他ならない。PLL回路106により生成される逓倍クロック信号CKの周波数はドリフトすることが知られており、つまり逓倍クロック信号CKの各エッジはPLL回路106の性能に応じたジッタTJを有している。

0070

図8(a)、(b)は、第2デバイスのPLL回路において逓倍クロック信号CKに重畳されるジッタを説明する図である。たとえば、PLL回路106のジッタの影響によって、逓倍クロック信号CKの各エッジの位相(変化点)が、±TJの範囲で変動する場合、第2相から第n相における変化点は、第1相のクロック変化点情報TC1が示す変化点に対して±TJの範囲で変化しうる(図8(a))。

0071

そこで、実施の形態に係る試験装置100は、仮想的なクロック信号の変化点がTC1±TJの範囲にあるものとして、対応する相のデータ変化点情報TD1〜TDnと比較する(図8(b))。

0072

図9は、第2デバイス104のエミュレート機能を備える試験装置100dの構成例の一部を示す図である。

0073

演算部14dには、予め取得されたジッタ量TJを示すデータが保持されている。ジッタ量TJは、相ごとに異なっていてもよいし、すべての相で同じ値を用いてもよい。また、位相の進み方向と遅れ方向とで、同じ値を用いてもよいし、異なる値を用いてもよい。

0074

ジッタ量TJは、演算要素CAL2〜CALnに入力されている。第j相の演算要素CALjは、TDjとTC1の差分を演算し、さらにTJを加算もしくは減算する。なお、演算要素CAL1においても、ジッタ量TJを考慮してもよい。

0075

判定部20dは、演算部14dからの差分データΔT1〜ΔTnが仕様を満たすか否かを判定する。なお、演算部14dにおいてジッタ量TJを演算する代わりに、判定部20dにおける判定条件に、ジッタ量TJを反映させても、同様の処理ができる。

0076

この実施の形態によれば、実動作状態において、DUT102が正常に動作するか否かを判定することができる。
図9の試験装置100dにおいて、シフトレジスタ形式ではなく、図1のインタリーブ形式をとってもよい。

0077

(3)クロック信号およびデータ信号の周波数領域の判定・解析
マルチストローブ信号MSTRBの周波数を高めることは、クロック信号DQSあるいはデータ信号DQのサンプリング周波数を高めることに他ならない。したがって、マルチストローブ信号MSTRBの周波数を高めることにより、クロック信号DQSあるいはデータ信号DQの周波数成分を解析することが可能となる。
図10は、周波数解析機能を備える試験装置100eの構成例を示す図である。試験装置100eには、第1周波数解析部40、第2周波数解析部42、周波数判定部26、28が設けられる。

0078

第1周波数解析部40および第2周波数解析部42は、いわゆるロジック回路であり、周波数領域での信号処理に必要なFFT(Fast Fourier Transform)、IFFT(Inverse Fast Fourier Transform)、フィルタなどの機能が、ハードウェア的あるいはソフトウェア的に実装される。

0079

第1周波数解析部40は、第1変換部50、フィルタ52、第2変換部54を含む。

0080

第1変換部50は、第1時間デジタル変換器10からのクロック変化点情報TCを受ける。第1変換部50は、クロック変化点情報TCを、FFTを利用して周波数領域の信号(第1クロック変化点周波数情報FC1)に変換する。フィルタ52および第2変換部54については後述する。

0081

第2周波数解析部42は、第1周波数解析部40と同様に構成される。第2周波数解析部42の第1変換部50は、第2時間デジタル変換器12からのデータ変化点情報TDを周波数領域の信号(第1データ変化点周波数情報FD1)に変換する。

0082

周波数判定部26、28は、クロック変化点周波数情報FCおよびデータ変化点周波数情報FDをそれぞれに規定される仕様SPECと比較し、DUT102の良否を判定する。

0083

たとえばDUT102の実動作時に、第2デバイス104側のPLL回路106はクロック信号DQSを逓倍するが、PLL回路106が追従可能なクロック信号DQSの帯域は制限されており、その帯域から逸脱するとPLL回路106はロックできなくなり、伝送エラーが発生する。

0084

DUT102からのクロック信号DQSの周波数がシフトしたり、ジッタ量が大きくなると、そのスペクトル広がり、あるいはスプリアスが発生するため、PLL回路106の帯域から逸脱する。したがってクロック信号DQSの周波数成分を解析することは極めて有意義である。

0085

そこで、周波数判定部26において、クロック変化点周波数情報FCが示すクロック信号DQSの周波数成分を、所定の周波数帯域の仕様SPECと比較することにより、DUT102の良否を判定できる。たとえば、クロック変化点周波数情報FCが示すスペクトル成分が、PLL回路106の帯域に応じて定められた範囲FPLLから逸脱するとき、DUT102を不良と判定してもよい。周波数帯域の仕様SPECは、PLL回路106以外の要因によって定めてもよい。

0086

試験装置100eは以下の処理を行ってもよい。図11は、図10の試験装置100eの処理を示す図である。

0087

1. 第1周波数解析部40の第1変換部50は、クロック変化点情報TCをFFTにより周波数領域の第1クロック変化点周波数情報FC1に変換する。
2. 第1周波数解析部40のフィルタ52は、第1クロック変化点周波数情報FC1をフィルタリングし、第2クロック変化点周波数情報FC2を生成する。フィルタ52の周波数特性は、プログラマブルであることが望ましい。
3. 第1周波数解析部40の第2変換部54は、フィルタリングされた第2クロック変化点周波数情報FC2を、IFFTによって時間領域の信号(第2クロック変化点情報TC2)に逆変換する。第2クロック変化点情報TC2は、後段の演算部14に出力される。
4. 演算部14は、第2クロック変化点情報TC2と各相のデータ変化点情報TDの差分データΔT1〜ΔTnを演算する。
5. 判定部20は差分データΔT1〜ΔTnにもとづき、DUT102の良否を判定する。

0088

第2時間デジタル変換器12および第2周波数解析部42は、データ信号DQについて、同様の処理を行ってもよい。この場合、第2周波数解析部42から第2データ変化点情報TD2が出力される。演算部14は、第2クロック変化点情報TC2とデータ変化点情報TD2の差分を演算してもよい。

0089

処理2において、フィルタ52の周波数特性は、第2デバイス104のPLL回路106の帯域に応じて定めてもよい。この場合、第2クロック変化点情報TC2は、現実の第2デバイス104おいてPLL回路106において再生される逓倍クロック信号CKの変化点をエミュレートした値となる。

0090

そこで後段の演算部14において、第2クロック変化点情報TC2とデータ変化点情報TDの差分ΔTにもとづいて、DUT102の良否を判定することにより、実動作時において、第2デバイス104において正確にデータが受信できるか否かを判定できる。

0091

図10の試験装置100eは、いわゆるCDR方式の伝送を行うDUT102にも適用することができる。

0092

図12は、CDR方式の伝送を行うDUT102fを試験する試験装置100fの構成を示す図である。

0093

DUT102は、シリアルデータ列(データ信号)DQに8B10B符号化などを施すことにより、クロック信号を埋め込む。つまりデータ信号DQは8サイクル(8相)ごとに必ずエッジが変化点が発生するように符号化されている。

0094

図12の試験装置100fは、図10の試験装置100eに加えて、クロック再生部60、ラッチ62を備える。

0095

クロック再生部60は、符号化されたデータ信号DQを復号し、クロック信号CKを抽出する。このクロック信号CKは、データn相ごとにエッジを有している。

0096

またクロック再生部60は、抽出されたクロック信号CKと同期しており、かつその周波数がn倍となるストローブ信号STRBを発生する。たとえばクロック再生部60は、PLL回路やDLL(Delay Locked Loop)回路を利用して構成される。クロック再生部60はCDR回路と称される場合もある。

0097

ラッチ62は、DUT102fからのデータ信号DQを、ストローブ信号STRBのエッジのタイミングでラッチする。ラッチ62の出力信号は、たとえば期待値と比較される。

0098

クロック再生部60により抽出されたクロック信号CKは、第1時間デジタル変換器10に入力される。その他の処理は、図10と同様である。

0099

DUT102fの実動作時においてその通信相手となる第2デバイスには、試験装置100fと同様に、クロック再生部およびラッチが設けられている。そして、第2デバイスのクロック再生部により生成されるストローブ信号には、PLL回路やDLL回路に起因するジッタが重畳され、このジッタによって、第2デバイスの受信性能劣化する。

0100

図12の試験装置100fによれば、DUT102fの通信相手のデバイスのPLL回路やDLL回路の影響を、試験装置100fによってエミュレートすることができ、DUT102fが実動作時において正常に動作するかを判定できる。

0101

また、図12において、第1周波数解析部40は第2クロック変化点情報TC2を生成する際に、周波数領域に変換せずに時系列データのまま、フィルタリング処理してもよい。この場合、第1周波数解析部40はデジタルフィルタを含む。第2周波数解析部42についても同様である。

0102

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

0103

100…試験装置、102…DUT、104…第2デバイス、106…PLL回路、108…ラッチ回路、300…マルチストローブ回路、DQ…データ信号、DQS…クロック信号、10…第1時間デジタル変換器、12…第2時間デジタル変換器、14…演算部、20…判定部、22…最大値回路、24…比較回路、26…判定部、28…判定部、30…シフトレジスタ、32…セレクタ、40…第1周波数解析部、42…第2周波数解析部、TC…クロック変化点情報、TD…データ変化点情報、FC…クロック変化点周波数情報、FD…データ変化点周波数情報、SEL…セレクタ、CAL…演算要素、M1…第1メモリ、M2…第2メモリ、50…第1変換部50、52…フィルタ、54…第2変換部、60…クロック再生部、62…ラッチ。

0104

本発明は、試験装置に利用できる。

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