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技術 半導体記憶装置の製造方法

出願人 ルネサスエレクトロニクス株式会社
発明者 松井裕一森川貴博寺尾元康高浦則克
出願日 2006年6月23日 (14年6ヶ月経過) 出願番号 2008-522217
公開日 2009年11月19日 (11年1ヶ月経過) 公開番号 WO2008-001411
状態 拒絶査定
技術分野 物理蒸着 半導体メモリ オブシンスキー素子
主要キーワード マルチカソード 分子メモリ 代替メモリ 歪み応力 スパッタリング率 歪みシリコン基板 カルコゲナイド膜 単一元素
関連する未来課題
重要な関連分野

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図面 (20)

課題・解決手段

相変化メモリ記憶層は、耐熱性の高いInGeSbTe膜で構成されている。このInGeSbTe膜は、安定組成を有するGe2Sb2Te5からなるGeSbTeターゲット(109a)と、安定組成を有するIn2Te3からなるInTeターゲット109dをスパッタチャンバ(101)内で同時にスパッタすることによって成膜される。これにより、InGeSbTe膜の化学量論的な組成局所的にばらついたり、経時的に変動したりすることが抑制されるので、結晶粒結晶相や組成の均一性が高いInGeSbTe膜が得られる。

概要

背景

情報機器家電機器車載機器などには、プログラムやデータを格納するためのフラッシュメモリ混載した組込み機器向けマイコンメモリ混載マイコン)が搭載されている。近年は、これらの機器の機能向上に伴って、メモリ混載マイコンの高性能化の要求が高まり、混載するフラッシュメモリに対しても、書換え耐性の向上や集積度のさらなる向上が要求されている。

また、汎用メモリであるDRAMにおいても、さらなる高集積化の要求に応えるために、メモリセル微細化が進められている。しかし、キャパシタに蓄えられる電荷の量で情報を記憶するDRAMは、キャパシタの面積を小さくすると、蓄積容量が減ってしまうという問題がある。また、キャパシタの誘電体材料一定値以下に薄膜化すると、リーク電流の増加してしまうという問題もある。これまでは、キャパシタを深いトレンチ内に形成するなどして面積の低下を防いできたが、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留りよくデバイスを作ることができなくなる。

このような状況に鑑み、最近は、様々な新しい半導体記憶素子が提案されている。代表的なものとして、カルコゲナイド材料相変化を利用した相変化メモリ(Phase change RAM;PRAM)、磁性体のスピンを利用したMRAM(Magnetic RAM)、有機分子酸化還元を利用した分子メモリ、強相関電子系と呼ばれる物質を用いるRRAM(Resistance RAM)などを挙げることができる。なかでも、相変化メモリは、書込み・読出し高速で行なえ、高い書換え耐性や集積化に有利であるという特徴から、次世代のメモリ混載マイコン用不揮発メモリやDRAM代替メモリとして注目されている。

相変化メモリは、記憶層としてカルコゲナイド膜使いカルコゲナイドが熱によって電気抵抗の異なるアモルファス状態高抵抗)と結晶状態(低抵抗)に変化することを利用し、膜を流れる電流量の違いを“1”と“0”の情報として記憶と読み出しを行う。記憶層材料である多元系カルコゲナイドは、すでにCD−RWやDVD−RAMのような光ディスク記録層材料として使用されている実績があることから、上記した他の半導体記憶素子で使用する材料に比べて扱いが容易であるという特徴がある。

以下の特許文献1〜6は、複数種類スパッタターゲットを用いたスパッタリング法によって、光ディスクの表面に多元系カルコゲナイド膜を成膜する技術を開示している。

特開2004−255698号公報(特許文献1)は、2種類のターゲット(InSbTe−GeSb、InSbTe−Ge、GeSbTe−InSbTe、GeSbTe−In)を用いたスパッタリング法によって、InGeSbTe記録層を成膜する技術を開示している。

特開2005−254485号公報(特許文献2)は、3種類のターゲット(GeTe−BiTe−SiTe)を用いたスパッタリング法によって、BiGeSiTe記録層を成膜する技術を開示している。

特開2001−56958号公報(特許文献3)は、2種類のターゲット(GeSbTe−Ge、GeSbTe−Ta、GeSbTe−InSbTe)を用いたスパッタリング法による記録層の成膜技術を開示している。

特開2000−79761号公報(特許文献4)は、AgGaGeSbTe、AgGaSbTe、ZnInSbTe、GaSbTe、Sb、Ge、Ag、SbTeのいずれか2種以上のターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。

特開2004−268587号公報(特許文献5)は、2種類のターゲット(CrTe−GeSbTeなど)を用いたスパッタリング法による記録層の成膜技術を開示している。

特開平4−106740号公報(特許文献6)は、3種類の単一元素ターゲット(Ge−Sb−Te)または組成比の異なる3種類のGeSbTeターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。
特開2004−255698号公報
特開2005−254485号公報
特開2001−56958号公報
特開2000−79761号公報
特開2004−268587号公報
特開平4−106740号公報

概要

相変化メモリの記憶層は、耐熱性の高いInGeSbTe膜で構成されている。このInGeSbTe膜は、安定組成を有するGe2Sb2Te5からなるGeSbTeターゲット(109a)と、安定組成を有するIn2Te3からなるInTeターゲット109dをスパッタチャンバ(101)内で同時にスパッタすることによって成膜される。これにより、InGeSbTe膜の化学量論的な組成局所的にばらついたり、経時的に変動したりすることが抑制されるので、結晶粒結晶相や組成の均一性が高いInGeSbTe膜が得られる。

目的

本発明の目的は、高温環境下においても優れたデータ保持特性を発揮する相変化メモリの製造技術を提供することにある。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

相変化に伴う電気抵抗値の差によって情報を記憶する記憶層半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層は、インジウムゲルマニウムアンチモンおよびテルルからなるカルコゲナイド膜からなり、前記カルコゲナイド膜は、それぞれが安定組成を有する化合物からなる複数種類ターゲットを用いたスパッタリング法を用いて成膜することを特徴とする半導体記憶装置の製造方法。

請求項2

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第2のターゲットを用いることを特徴とする請求項1記載の半導体記憶装置の製造方法。

請求項3

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第2のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第3のターゲットを用いることを特徴とする請求項1記載の半導体記憶装置の製造方法。

請求項4

半導体基板の主面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、前記記憶層は、前記メモリセル選択用MISFETを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記記憶層を形成する工程は、(a)それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記層間絶縁膜上に前記カルコゲナイド膜を成膜する工程、(b)前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、(c)前記導電膜および前記カルコゲナイド膜をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程、を含むことを特徴とする半導体記憶装置の製造方法。

請求項5

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第2のターゲットを用いることを特徴とする請求項4記載の半導体記憶装置の製造方法。

請求項6

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第2のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第3のターゲットを用いることを特徴とする請求項4記載の半導体記憶装置の製造方法。

請求項7

前記導電膜は、タングステン膜からなることを特徴とする請求項4記載の半導体記憶装置の製造方法。

請求項8

前記導電膜および前記カルコゲナイド膜をパターニングする工程は、(c−1)前記導電膜上に酸化シリコン膜を成膜した後、前記酸化シリコン膜をパターニングする工程、(c−2)パターニングされた前記酸化シリコン膜をマスクに用いて前記導電膜をパターニングする工程、(c−3)パターニングされた前記導電膜をマスクに用いて前記カルコゲナイド膜をパターニングする工程、を含むことを特徴とする請求項7記載の半導体記憶装置の製造方法。

請求項9

半導体基板の主面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、前記記憶層は、前記メモリセル選択用MISFETを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記記憶層を形成する工程は、(a)前記層間絶縁膜上に、前記層間絶縁膜と前記カルコゲナイド膜との剥離を防止する接着層としての役割と、前記記憶層から熱が逃げるのを抑制する熱抵抗層としての役割とを兼ねた界面層を成膜する工程、(b)それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記界面層上に前記カルコゲナイド膜を成膜する工程、(c)前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、(d)前記導電膜、前記カルコゲナイド膜および前記界面層をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程、を含むことを特徴とする半導体記憶装置の製造方法。

請求項10

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第2のターゲットを用いることを特徴とする請求項9記載の半導体記憶装置の製造方法。

請求項11

安定組成を有するインジウム−テルル化合物からなる第1のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第2のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第3のターゲットを用いることを特徴とする請求項9記載の半導体記憶装置の製造方法。

請求項12

前記工程(d)において、前記カルコゲナイド膜および前記界面層を連続してパターニングすることを特徴とする請求項9記載の半導体記憶装置の製造方法。

請求項13

前記界面層は、酸化タンタル膜からなることを特徴とする請求項9記載の半導体記憶装置の製造方法。

請求項14

前記酸化タンタル膜を形成する工程は、前記層間絶縁膜上にスパッタリング法でタンタル膜を成膜する工程と、前記タンタル膜を酸化する工程とを含み、前記タンタル膜の成膜と前記カルコゲナイド膜の成膜とを、同一スパッタリング装置を使って行うことを特徴とする請求項13記載の半導体記憶装置の製造方法。

請求項15

前記タンタル膜の成膜と、前記カルコゲナイド膜の成膜と、前記導電膜の成膜とを、同一スパッタリング装置を使って行うことを特徴とする請求項14記載の半導体記憶装置の製造方法。

技術分野

0001

本発明は、半導体記憶装置の製造技術に関し、特に、記録層材料としてカルコゲナイドを用いた相変化メモリの製造に適用して有効な技術に関する。

背景技術

0002

情報機器家電機器車載機器などには、プログラムやデータを格納するためのフラッシュメモリ混載した組込み機器向けマイコンメモリ混載マイコン)が搭載されている。近年は、これらの機器の機能向上に伴って、メモリ混載マイコンの高性能化の要求が高まり、混載するフラッシュメモリに対しても、書換え耐性の向上や集積度のさらなる向上が要求されている。

0003

また、汎用メモリであるDRAMにおいても、さらなる高集積化の要求に応えるために、メモリセル微細化が進められている。しかし、キャパシタに蓄えられる電荷の量で情報を記憶するDRAMは、キャパシタの面積を小さくすると、蓄積容量が減ってしまうという問題がある。また、キャパシタの誘電体材料一定値以下に薄膜化すると、リーク電流の増加してしまうという問題もある。これまでは、キャパシタを深いトレンチ内に形成するなどして面積の低下を防いできたが、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留りよくデバイスを作ることができなくなる。

0004

このような状況に鑑み、最近は、様々な新しい半導体記憶素子が提案されている。代表的なものとして、カルコゲナイド材料相変化を利用した相変化メモリ(Phase change RAM;PRAM)、磁性体のスピンを利用したMRAM(Magnetic RAM)、有機分子酸化還元を利用した分子メモリ、強相関電子系と呼ばれる物質を用いるRRAM(Resistance RAM)などを挙げることができる。なかでも、相変化メモリは、書込み・読出し高速で行なえ、高い書換え耐性や集積化に有利であるという特徴から、次世代のメモリ混載マイコン用不揮発メモリやDRAM代替メモリとして注目されている。

0005

相変化メモリは、記憶層としてカルコゲナイド膜使い、カルコゲナイドが熱によって電気抵抗の異なるアモルファス状態高抵抗)と結晶状態(低抵抗)に変化することを利用し、膜を流れる電流量の違いを“1”と“0”の情報として記憶と読み出しを行う。記憶層材料である多元系カルコゲナイドは、すでにCD−RWやDVD−RAMのような光ディスクの記録層材料として使用されている実績があることから、上記した他の半導体記憶素子で使用する材料に比べて扱いが容易であるという特徴がある。

0006

以下の特許文献1〜6は、複数種類スパッタターゲットを用いたスパッタリング法によって、光ディスクの表面に多元系カルコゲナイド膜を成膜する技術を開示している。

0007

特開2004−255698号公報(特許文献1)は、2種類のターゲット(InSbTe−GeSb、InSbTe−Ge、GeSbTe−InSbTe、GeSbTe−In)を用いたスパッタリング法によって、InGeSbTe記録層を成膜する技術を開示している。

0008

特開2005−254485号公報(特許文献2)は、3種類のターゲット(GeTe−BiTe−SiTe)を用いたスパッタリング法によって、BiGeSiTe記録層を成膜する技術を開示している。

0009

特開2001−56958号公報(特許文献3)は、2種類のターゲット(GeSbTe−Ge、GeSbTe−Ta、GeSbTe−InSbTe)を用いたスパッタリング法による記録層の成膜技術を開示している。

0010

特開2000−79761号公報(特許文献4)は、AgGaGeSbTe、AgGaSbTe、ZnInSbTe、GaSbTe、Sb、Ge、Ag、SbTeのいずれか2種以上のターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。

0011

特開2004−268587号公報(特許文献5)は、2種類のターゲット(CrTe−GeSbTeなど)を用いたスパッタリング法による記録層の成膜技術を開示している。

0012

特開平4−106740号公報(特許文献6)は、3種類の単一元素ターゲット(Ge−Sb−Te)または組成比の異なる3種類のGeSbTeターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。
特開2004−255698号公報
特開2005−254485号公報
特開2001−56958号公報
特開2000−79761号公報
特開2004−268587号公報
特開平4−106740号公報

発明が解決しようとする課題

0013

半導体チップは、配線基板などに実装される際、例えば半田付け工程で250℃、数分、圧着工程で180℃、数時間というように、その動作温度より高い温度環境に晒される。メモリ混載マイコンの場合は、メモリ部分にプログラムを記憶させた後に実装を行うのが一般的であるため、実装工程での熱負荷によってデータが消去されてしまうことがないよう、動作温度よりある程度高い温度環境下でもデータ保持特性保証する必要がある。

0014

ところが、相変化メモリの記憶層材料であるカルコゲナイドは、高抵抗のアモルファス状態において準安定相となるため、高温環境では結晶化(低抵抗化)が急速に進行してしまうという問題がある。

0015

例えば本発明者らは、相変化メモリの記憶層材料として、Ge−Sb−Teからなる3元系カルコゲナイドの使用を検討して来たが、Ge2Sb2Te5の場合は、140℃程度の高温環境に晒されると、数時間でアモルファス状態から結晶状態に変化してデータが失われてしまうので、実用に適さない。そこで、本発明者らは、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを実現するために、記憶層材料としてGeSbTeよりも耐熱性の高いInGeSbTeの使用を検討した。

0016

通常、光ディスクや半導体ウエハの表面にカルコゲナイド膜を形成するには、スパッタリング法が用いられる。従って、スパッタリング法でInGeSbTe膜を成膜するためには、InGeSbTeのターゲットが必要となる。ところが、InはGeSbTe中に全固溶しないので、InGeSbTeのターゲットを製造すると、例えばGe2Sb2Te5という組成結晶粒とIn2Te3という組成の結晶粒とが混在した相分離状態のターゲットが得られる。

0017

ここで、Ge2Sb2Te5からなる組成のターゲットを用いたときの成膜速度は、In2Te3からなる組成のターゲットを用いたときの2倍程度速いことから、Ge2Sb2Te5のスパッタリング率は、In2Te3に比べて2倍程度大きいと考えられる。そのため、組成の異なる結晶粒が混在した単一のInGeSbTeターゲットを使用して成膜を行うと、InGeSbTeの化学量論的な組成が局所的にばらついたり、経時的に変動したりすることになる。

0018

特に、光の屈折率の違いによって信号を読み出す光ディスクとは異なり、相変化に伴う抵抗値の違いによって信号を読み出す相変化メモリの場合は、上記したような記憶層の組成の変動やばらつきが僅かに生じただけでも、電気特性劣化、ひいては製造歩留まりおよび信頼性の低下を引き起こす原因となる。

0019

本発明の目的は、高温環境下においても優れたデータ保持特性を発揮する相変化メモリの製造技術を提供することにある。

0020

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0021

本願において開示される発明のうち、代表的なものおよびそれによって得られる効果を簡単に説明すれば以下のとおりである。
(1)本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層は、インジウムゲルマニウムアンチモンおよびテルルからなるカルコゲナイド膜からなり、前記カルコゲナイド膜は、それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて成膜するものである。
(2)本願の一発明は、半導体基板の主面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、前記記憶層は、前記メモリセル選択用MISFETを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記記憶層を形成する工程は、以下の工程(a)〜(c)を含んでいる。
(a)それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記層間絶縁膜上に前記カルコゲナイド膜を成膜する工程、
(b)前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、
(c)前記導電膜および前記カルコゲナイド膜をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程。

0022

なお、本願において「安定組成」とは、化合物を高温環境下に長時間保持しても、組成や結晶相の異なる結晶粒に分離することがない組成のことを指す。化学量論組成平衡組成、化合物組成と表現できるものは安定組成となり得る。安定組成からなるターゲットを用いれば、ターゲットを構成する結晶粒の結晶相や組成の均一性を高くすることができる。

0023

例えばGe−Sb−Teからなる3元系の場合は、2種のTe化合物(GeTeおよびSb2Te3)を整数比で混合すれば安定組成となる。つまり、(GeSb)X(Sb2Te3)X−1(0<X<1)で表記できる組成のターゲットを用いればよい。

0024

また、図20の状態図に示すように、GeTeとSb2Te3とを結ぶ線上に少なくとも3種の化合物組成が存在する。GeTeとSb2Te3を擬似二元系と考えると、GeTeが33.3原子%でSb2Te3が66.6原子%の組成比で構成されると(GeSb4Te7)、870Kまで安定であり、GeTeが50原子%でSb2Te3が50原子%の組成比で構成されると(GeSb2Te4)、888Kまで安定であり、GeTeが66.6原子%でSb2Te3が33.3原子%の組成比で構成されると(Ge2Sb2Te5)、903Kまで安定である。また、Ge4SbTe5も安定な化合物組成として知られている。つまり、GeSb4Te7、GeSb2Te4、Ge2Sb2Te5、Ge4SbTe5で表記できる組成のターゲットを用いれば、結晶粒の結晶相や組成の均一性をさらに高くすることができる。なお、GeとSbとTeの組成は±2%のばらつきまで許容できる。

0025

例えばGe−Teからなる二元系の場合は、Geが50原子%でTeが50原子%の組成比で構成されると、430℃まで安定である。つまり、GeSbで表記できる組成のターゲットを用いればよい。なお、GeとTeの組成は±2%のばらつきまで許容できる。例えば、Sb−Teからなる二元系の場合は、Sbが40原子%でTeが60原子%の組成比で構成されると、617℃まで安定である。つまり、Sb2Te3で表記できる組成のターゲットを用いればよい。なお、SbとTeの組成は±2%のばらつきまで許容できる。例えば、In−Teからなる二元系の場合は、Inが57.1原子%でTeが42.9原子%の組成比で構成されると、462℃まで安定であり、Inが50原子%でTeが50原子%の組成比で構成されると、696℃まで安定であり、Inが42.9原子%でTeが57.1原子%の組成比で構成されると、649℃まで安定であり、Inが40原子%でTeが60原子%の組成比で構成されると、605℃まで安定であり、Inが37.5原子%でTeが62.5原子%の組成比で構成されると、625℃まで安定であり、Inが71.4原子%でTeが28.6原子%の組成比で構成されると、467℃まで安定である。つまり、In4Te3、InTe(組成比=1:1)、In3Te4、In2Te3、In3Te5、In2Te5で表記できる組成のターゲットを用いればよい。なお、InとTeの組成は±2%のばらつきまで許容できる。

発明の効果

0026

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

0027

電気特性が良好で、かつ耐熱性の高いカルコゲナイド膜を製造することができるので、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。

図面の簡単な説明

0028

本発明の一実施の形態である相変化メモリの製造方法を示す断面図である。
図1に続く相変化メモリの製造方法を示す断面図である。
図2に続く相変化メモリの製造方法を示す断面図である。
図3に続く相変化メモリの製造方法を示す断面図である。
図4に続く相変化メモリの製造方法を示す断面図である。
図5に続く相変化メモリの製造方法を示す断面図である。
図6に続く相変化メモリの製造方法を示す断面図である。
相変化メモリの製造に用いるスパッタリング装置の一例を示す概略構成図である。
図8に示すスパッタリング装置のスパッタチャンバを示す概略構成図である。
図6に続く相変化メモリの製造方法を示す要部断面図である。
図10に続く相変化メモリの製造方法を示す要部断面図である。
図11に続く相変化メモリの製造方法を示す要部断面図である。
図12に続く相変化メモリの製造方法を示す要部断面図である。
図13に続く相変化メモリの製造方法を示す要部断面図である。
図14に続く相変化メモリの製造方法を示す要部断面図である。
図15に続く相変化メモリの製造方法を示す要部断面図である。
図16に続く相変化メモリの製造方法を示す要部断面図である。
相変化メモリの製造に用いるスパッタリング装置の他の例を示す概略構成図である。
本発明の一実施の形態である相変化メモリの動作原理を説明する図である。
Ge−Sb−Te系カルコゲナイドの状態図である。

発明を実施するための最良の形態

0029

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

0030

(実施の形態1)
図1図18を用いて、本実施の形態による相変化メモリの製造方法を工程順に説明する。まず、図1に示すように、面方位(100)の単結晶シリコンからなるp型の半導体基板(以下、基板という)1を用意する。基板1としては、単結晶シリコン基板以外の半導体基板、例えばSOI(Silicon On Insulator)基板、単結晶Ge基板、GOI(Ge On Insulator)基板、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。

0031

次に、窒化シリコン膜マスクとして用いたドライエッチングによって基板1に開口を形成した後、この開口内に酸化シリコン膜を埋め込む。続いて、化学的機械的研磨(Chemical Mechanical Polishing、CMP)法によって基板1の表面を平坦化し、素子分離溝2を形成することにより、トランジスタが形成される活性領域を画定する。

0032

次に、基板濃度調整用イオン注入と引き延ばし熱処理、およびしきい値電圧調整用のイオン注入と活性化熱処理を行う。続いて、基板1の表面を希釈フッ酸水溶液によって洗浄した後、熱酸化処理を行うことにより、基板1の表面に膜厚3nm程度の酸化シリコン膜からなるゲート絶縁膜3を形成する。ゲート絶縁膜3としては、酸化シリコン膜以外の絶縁膜、例えば表面付近窒化処理した酸窒化シリコン膜SiON膜)や種々の金属を酸化または窒化処理したhigh−k膜、あるいはこれらの積層膜などを用いても差し支えない。

0033

次に、図2に示すように、ゲート絶縁膜3上にCVD法多結晶シリコン膜4nを堆積した後、多結晶シリコン膜4n上にCVD法で酸化シリコン膜からなるキャップ絶縁膜5を堆積する。多結晶シリコン膜4nには、その導電型をn型にするために、成膜中リンまたはヒ素を導入する。多結晶シリコン膜4nは、ゲート電極材料となるものであるが、多結晶シリコン膜4n以外のゲート電極材料、例えばシリサイド膜金属膜などを用いても差し支えない。

0034

次に、図3に示すように、フォトレジスト膜をマスクに用いたドライエッチングでキャップ絶縁膜5と多結晶シリコン膜4nとをパターニングしてゲート電極4を形成し、続いて、基板1にリンまたはヒ素をイオン注入してn−型拡散層6を形成する。

0035

次に、図4に示すように、基板1上にCVD法で堆積した窒化シリコン膜を異方性エッチングしてゲート電極4の側壁サイドウォールスペーサ7を形成し、続いて、基板1にヒ素をイオン注入した後、活性化熱処理を行うことにより、ソースドレインを構成するn+拡散層8を形成する。ここまでの工程により、nチャネル型のメモリセル選択用MISFETが完成する。なお、上記ゲート電極4は、ダミーゲートプロセスによって形成することもできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用の導電膜(多結晶シリコン膜など)を加工してダミーゲート電極を形成し、続いてソースおよびドレインを形成した後、ゲート絶縁膜およびダミーゲート電極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の導電膜(金属膜など)を堆積した後、この導電膜を加工してゲート電極を形成する。ダミーゲートプロセスを用いた場合は、結晶化温度の低いhigh−k材料を用いてゲート絶縁膜を形成することもできる。

0036

次に、図5に示すように、基板1上にCVD法で酸化シリコン膜からなる層間絶縁膜10を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、n+拡散層8(ソース、ドレイン)の上部の層間絶縁膜10にコンタクトホール11を形成し、コンタクトホール11の内部にプラグ12を形成する。プラグ12は、次の工程で層間絶縁膜10上に形成する記憶層と下層のメモリセル選択用MISFETとを電気的に接続する役割をするもので、例えばTiN膜とW膜との積層膜で構成する。

0037

次に、図6に示すように、層間絶縁膜10の上部に、第1層目配線13を形成する。配線13は、例えば層間絶縁膜10の上部にスパッタリング法でW膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのW膜をパターニングすることによって形成する。配線13は、コンタクトホール11の内部のプラグ12を介してn+拡散層8と電気的に接続される。

0038

次に、図7に示すように、基板1上にCVD法で酸化シリコン膜からなる層間絶縁膜14を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記コンタクトホール11およびプラグ12を形成した方法と同様の方法により、配線13の上部の層間絶縁膜14にスルーホール15およびプラグ16を形成する。

0039

次に、以下の方法を用いて、層間絶縁膜14の上部に酸化タンタル(Ta2O5)膜からなる界面層18、記憶層材料であるInGeSbTe膜19aおよび上部電極材料であるW膜20aを堆積する。

0040

図8は、上記界面層18、InGeSbTe膜19aおよびW膜20aの成膜に用いるマルチチャンバ方式のスパッタリング装置を示す概略構成図である。このスパッタリング装置100は、スパッタチャンバ101、熱処理チャンバ102などを含む複数のチャンバと、これら複数のチャンバに基板1(ウエハ)を搬送するロボットハンド103と、ローダ104およびアンローダ105とを備え、成膜と熱処理を装置の内部で連続して行うことができる構成になっている。

0041

図9は、図8に示すスパッタリング装置100のスパッタチャンバ101を示す概略構成図である。スパッタチャンバ101の中央には、一方の電極を兼ねたウエハステージ106が設置されており、ウエハステージ106の上には基板1(ウエハ)が位置決めされている。ウエハステージ106の上方には、ターゲットホルダを兼ねた4個のカソード電極108a、108b、108c、108dが設置されており、カソード電極108aにはGeSbTeターゲット109a、カソード電極108bにはWターゲット109b、カソード電極108cにはTaターゲット109c、カソード電極108dにはInTeターゲット109dがそれぞれ取り付けられている。また、カソード電極108a〜108dのそれぞれには、ターゲット(109a〜109d)に磁界印加するためのマグネット107a、107b、107c、107dが設置されている。すなわち、このスパッタリング装置100は、4個のカソード電極(108a〜108d)に取り付けた4種類のターゲット(109a〜109d)を使って成膜を行うマルチカソード方式のマグネトロンスパッタリング装置である。

0042

ここで、上記GeSbTeターゲット109aは、安定組成を有するGeSbTe化合物、例えばGe2Sb2Te5で構成されている。同様に、InTeターゲット109dは、安定組成を有するInTe化合物、例えばIn2Te3で構成されている。前述したように、安定組成とは、化合物を高温環境下に長時間保持しても、組成や結晶相の異なる結晶粒に分離することがない組成のことを指している。

0043

上記スパッタリング装置100を使って成膜を行うには、まずスパッタチャンバ101内にArガスを導入し、基板1(ウエハ)が搭載されたウエハステージ106を毎分60回転程度の速度で水平方向に回転する。続いて、Taターゲット109cを保持するカソード電極108cとウエハステージ106とに所定のDCパワーを印加することによって、両者の間に所定の電圧を印加する。また、マグネチックコイル107aを使って、Taターゲット109cに所定の磁界を印加する。

0044

これにより、カソード電極108cとウエハステージ106との間にプラズマが形成され、ArガスがAr+イオン解離する。解離したAr+イオンは、カソード電極108cに保持されたTaターゲット109cに衝突し、基板1(ウエハ)の表面にTa膜18aが形成される(図10)。次に、基板1を図8に示す熱処理チャンバ102に移し、Ta膜18aをラジカル酸化することによって、酸化タンタル(Ta2O5)膜からなる界面層18を形成する(図11)。界面層18は、層間絶縁膜14とその上部に形成する記憶層材料(InGeSbTe膜19a)との剥離を防止する接着層としての役割と、情報の書き換え時にジュール熱が記憶層からプラグ16に逃げるのを抑制する熱抵抗層としての役割を兼ねている。なお、図10およびそれ以降の断面図では、図面を見易くするために、配線13よりも下層の部分の図示を省略している。

0045

次に、基板1を再びスパッタチャンバ101に戻した後、スパッタチャンバ101内にArガスを導入し、基板1が搭載されたウエハステージ106を回転させる。続いて、GeSbTeターゲット109aを保持するカソード電極108a、InTeターゲット109dを保持するカソード電極108dおよびウエハステージ106に所定のRFパワーを印加すると共に、マグネチックコイル107aと107dを使ってGeSbTeターゲット109aとInTeターゲット109dにそれぞれに対応した所定の磁界を印加する。

0046

これにより、カソード電極108a、108dとウエハステージ106との間にプラズマが形成され、ArガスがAr+イオンに解離する。そして、解離したAr+イオンは、カソード電極108aに保持されたGeSbTeターゲット109aおよびカソード電極108dに保持されたInTeターゲット109dに衝突し、界面層18の上にInGeSbTe膜19aが形成される(図12)。続いて、カソード電極108a、108dをOFFにした後、Wターゲット109bを保持するカソード電極108bをONにしてInGeSbTe膜19aの上にW膜20aを堆積する(図13)。

0047

上記の方法で成膜されたInGeSbTe膜19aは、使用した2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)がいずれも安定組成を有するので、化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される結果、単一のInGeSbTeターゲットを使用して成膜したInGeSbTe膜に比べて結晶粒の結晶相や組成の均一性が高い膜となる。

0048

次に、図14に示すように、W膜20aの上にCVD法で酸化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの酸化シリコン膜をパターニングすることにより、ハードマスク21を形成する。続いて、図15に示すように、ハードマスク21をマスクにしたドライエッチングでW膜20aをパターニングすることにより、上部電極20を形成する。

0049

次に、ハードマスク21を除去した後、図16に示すように、上部電極20をマスクにしたドライエッチングでInGeSbTe膜19aをパターニングし、続いてInGeSbTe膜19aの下層の界面層18をパターニングする。ここまでの工程により、層間絶縁膜14の上部にInGeSbTe膜19aからなる記憶層19が形成される。

0050

次に、図17に示すように、上部電極20の上部にCVD法で酸化シリコン膜からなる層間絶縁膜22を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記スルーホール15およびプラグ16を形成した方法と同様の方法により、上部電極20の上部の層間絶縁膜22にスルーホール23およびプラグ24を形成する。次に、前記第1層目の配線13を形成した方法と同様の方法により、層間絶縁膜22の上に第2層目の配線25を形成する。配線25は、スルーホール23の内部のプラグ24を介して上部電極20と電気的に接続される。

0051

このように、本実施の形態では、安定組成を有する2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)を同時にスパッタしてInGeSbTe膜19aを形成するので、InGeSbTe膜19aの化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される。これにより、結晶粒の結晶相や組成の均一性が高いInGeSbTe膜19aが得られるので、電気的特性が良好で、かつ耐熱性が高い記憶層19が得られる。従って、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することが可能となる。また、半導体基板1を載せるウエハステージ106を回転させるため、複数のターゲットを同時にスパッタしても、半導体基板1の面内における膜厚の均一性を高めることができる。

0052

なお、InGeSbTe膜19aを成膜する際には、2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)を同時にスパッタする代わりに、GeSbTeターゲット109aを保持するカソード電極108aと、InTeターゲット109dを保持するカソード電極108dに交互にRFパワーを印加し、GeSbTe膜の成膜とInTe膜の成膜とを交互に繰り返してもよい。この場合は、結晶粒の結晶相や組成の均一性を確保するために、2個のカソード電極108a、108dに印加するRFパワーの切り替えを短時間で行うことが望ましい。

0053

また、InGeSbTe膜19aを成膜する際に用いる2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)の組み合わせは、Ge2Sb2Te5で表記できる組成の化合物とIn2Te3で表記できる組成の化合物との組み合わせに限定されるものではない。すなわち、GeSbTeターゲット109aとしては、安定組成を有する他のGeSbTe化合物、例えばGeSb4Te7、GeSb2Te4またはGe4SbTe5で表記できる組成の化合物を用いることができる。この場合、GeSbTe化合物中のGeとSbとTeの組成比は、±2%のばらつきまで許容できる。

0054

同様に、InTeターゲット109dとしては、安定組成を有する他のInTe化合物、例えばIn4Te3、InTe(組成比=1:1)、In3Te4、In3Te5、In2Te5で表記できる組成の化合物を用いることができる。この場合も、InTe化合物中のInとTeの組成比は、±2%のばらつきまで許容できる。

0055

また、本実施の形態では、安定組成を有する2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)を同時スパッタしてInGeSbTe膜19aを成膜したが、安定組成を有する3種類以上のターゲットを同時スパッタしてInGeSbTe膜19aを成膜することもできる。

0056

一例を挙げると、GeTe化合物で構成される第1のターゲットと、SbTe化合物で構成される第2のターゲットと、InTe化合物で構成される第3のターゲットを同時スパッタしてInGeSbTe膜19aを成膜することもできる。この場合は、安定組成を有するGeTe化合物として、GeTe(組成比=1:1)で表記できる組成の化合物を使用する。また、安定組成を有するSbTe化合物として、Sb2Te3で表記できる組成の化合物を使用する。安定組成を有するInTe化合物としては、前掲の化合物(In2Te3、In4Te3、InTe、In3Te4、In3Te5、In2Te5)を用いることができる。

0057

上記した第1〜第3のターゲットを図9に示すスパッタチャンバ101の3個のカソード電極(例えば108a〜108c)に取り付ける場合は、残った1個のカソード電極(例えば108d)にWターゲット109bまたはTaターゲット109cのいずれかを取り付けて成膜を行う。例えば残った1個のカソード電極にWターゲット109bを取り付ける場合、界面層18を構成する酸化タンタル(Ta2O5)膜は、別のスパッタチャンバを使って成膜すればよい。

0058

また、図18に示すように、スパッタチャンバ101内に3個のカソード電極(108a、108b、108c)を備えたスパッタリング装置を使ってInGeSbTe膜19aを成膜することもできる。この場合は、前述した安定組成を有する第1〜第3のターゲット(InTeターゲット109d、GeTeターゲット109e、SbTeターゲット109f)をカソード電極(108a、108b、108c)に取り付けて同時にスパッタする。あるいは、安定組成を有する2種類のターゲット(GeSbTeターゲット109aおよびInTeターゲット109d)を2個のカソード電極に取り付け、残った1個のカソード電極にWターゲット109bまたはTaターゲット109cのいずれかを取り付けて成膜を行うこともできる。

0059

組成の異なる複数個のターゲットを用いてInGeSbTe膜19aを成膜する本実施の形態によれば、使用するターゲットの数や組み合わせを変えることによって、InGeSbTe膜19aを構成する4種類の原子(In、Ge、SbおよびTe)の組成比を最適化することが可能である。また、ターゲットの数と組み合わせを一定にしたまま、それぞれのカソード電極に印加するRFパワーを制御することによって、InGeSbTe膜19aを構成する4種類の原子の組成比を最適化することも可能である。さらに、成膜の途中でカソード電極に印加するRFパワーを変化させることにより、InGeSbTe膜19aの膜厚方向に沿った原子の組成比を変化させることができるので、記憶層19の電気特性をその膜厚方向に沿って制御することも可能である。

0060

図9および図18ではターゲットの表面と半導体基板の表面が平行になるように配置しているが、これに限らず、ターゲットの表面が半導体基板の中心を向くように斜めに配置してもよい。この場合、成膜速度が増大すると同時に、膜厚や組成の均一性が向上する。また、図面では、それぞれのターゲットが横一列に並んで配置されているように記載されているが、これに限るものではない。例えば、半導体基板1の中心から夫々のターゲットが等距離になるように配置すると膜厚や組成の均一性が向上する。

0061

次に、図19を用いて本実施の形態の製造方法により得られた相変化メモリの動作原理について説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば600℃である。急冷する時間(t1)は、例えば2nsecである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば400℃である。結晶化に要する時間(t2)は、例えば50nsecである。

0062

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0063

本発明は、記憶層としてカルコゲナイド膜を用いる相変化メモリの製造に適用することができる。

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