図面 (/)

技術 半導体装置及びその製造方法

出願人 ルネサスエレクトロニクス株式会社株式会社日立超エル・エス・アイ・システムズ
発明者 清水昭博大木長斗司野中裕介一瀬勝彦
出願日 2001年6月29日 (20年4ヶ月経過) 出願番号 2002-544785
公開日 2004年4月2日 (17年7ヶ月経過) 公開番号 WO2002-043151
状態 特許登録済
技術分野 半導体メモリ 薄膜トランジスタ MOSIC,バイポーラ・MOSIC
主要キーワード 高圧縮応力 高電力化 応力依存性 CMIS 破壊領域 応力緩和用 ゲート段差 n型半導体
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2004年4月2日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (12)

課題・解決手段

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。

概要

背景

概要

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。

目的

本発明の目的は、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることが可能な技術を提供する

効果

実績

技術文献被引用数
21件
牽制数
33件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっていることを特徴とする半導体装置。

請求項2

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔の大きさ、或いは各々の歪みの大きさが異なることを特徴とする半導体装置。

請求項3

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔が、前記pチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔よりも広いことを特徴とする半導体装置。

請求項4

請求の範囲第1項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力であることを特徴とする半導体装置。

請求項5

請求の範囲第1項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が圧縮応力の場合、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力の方が前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも大きいことを特徴とする半導体装置。

請求項6

請求の範囲第1項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が引っ張り応力の場合、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力の方が前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力よりも大きいことを特徴とする半導体装置。

請求項7

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を有することを特徴とする半導体装置。

請求項8

請求の範囲第7項に記載の半導体装置において、前記膜は、窒化シリコン系の膜であることを特徴とする半導体装置。

請求項9

請求の範囲第7項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記半導体基板の一主面上に前記nチャネル導電型電界効果トランジスタを覆うようにして形成された膜であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記半導体基板の一主面上に前記pチャネル導電型電界効果トランジスタを覆うようにして形成された膜であることを特徴とする半導体装置。

請求項10

請求の範囲第7項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記nチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサであり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記pチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサであることを特徴とする半導体装置。

請求項11

請求の範囲第7項乃至第9項のうちの何れか一項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるために被膜された膜中に含まれる不純物濃度と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるために被膜された膜中に含まれる不純物濃度とが異なっていることを特徴とする半導体装置。

請求項12

請求の範囲第7項乃至第9項のうちの何れか一項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生するために被膜された膜と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生するために被膜された膜において、膜応力緩和する不純物が少なくとも一方に導入されていることを特徴とする半導体装置。

請求項13

請求の範囲第11項又は第12項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生するために被膜された膜と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生するために被膜された膜において、両者の膜中の結晶性が異なっていることを特徴とする半導体装置。

請求項14

請求の範囲第11項又は第12項に記載の半導体装置において、前記不純物は、前記膜の下部層に到達していないことを特徴とする半導体装置。

請求項15

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成した後、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を形成する工程を含むことを特徴とする半導体装置の製造方法。

請求項16

請求の範囲第15項に記載の半導体装置の製造方法において、前記膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。

請求項17

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成する工程と、前記半導体基板の一主面の第1の領域上及び第2の領域上に、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる絶縁膜を形成する工程と、前記半導体基板の一主面の第2の領域上における前記絶縁膜に不純物を選択的に導入して、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力を緩和する工程とを含むことを特徴とする半導体装置の製造方法。

請求項18

半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成する工程と、前記半導体基板の一主面の第1の領域上及び第2の領域上に、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる絶縁膜を形成する工程と、前記半導体基板の一主面の第1の領域上における前記絶縁膜に不純物を選択的に導入して、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力を緩和する工程とを含むことを特徴とする半導体装置の製造方法。

請求項19

請求の範囲第18項に記載の半導体装置の製造方法において、前記不純物の導入は、前記不純物を前記半導体基板に対して垂直にイオン注入する方法、或いは前記不純物を前記半導体基板に対して斜めにイオン注入する方法で行なうことを特徴とする半導体装置の製造方法。

請求項20

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔と、前記pチャネル導電型電界効果トランジスタのチャネル領域におけるシリコン原子間隔の大きさ、或いは各々の歪の大きさが異なるような応力を発生させる膜が被膜されていることを特徴とする半導体装置。

請求項21

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域におけるシリコン原子間隔が、前記pチャネル導電型電界効果トランジスタのチャネル領域におけるシリコン原子間隔よりも大きくなる応力を発生させる膜が被膜されていることを特徴とする半導体装置。

請求項22

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるように膜が被膜され、前記膜は、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力とが異なるように構成されていることを特徴とする半導体装置。

請求項23

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜中に含まれる不純物濃度と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜中に含まれる不純物濃度とが異なることを特徴とする半導体装置。

請求項24

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜において、膜応力を緩和する不純物が少なくとも一方に導入されていることを特徴とする半導体装置。

請求項25

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜と、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に応力を発生させるため被膜された膜において、両者の膜中の結晶性の壊れ方が異なることを特徴とする半導体装置。

請求項26

請求の範囲第20項乃至第25項のうちの何れか一項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力は引っ張り応力であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力は圧縮応力であることを特徴とする半導体装置。

請求項27

請求の範囲第20項乃至第25項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力が圧縮応力の場合、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力が、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも大きいことを特徴とする半導体装置。

請求項28

請求の範囲第20項乃至第25項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に発生する応力が引っ張り応力の場合、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力が、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力よりも大きいことを特徴とする半導体装置。

請求項29

請求の範囲第20項乃至第28項に記載の半導体装置において、前記膜は、ゲート電極又はゲート絶縁膜又は電界効果トランジスタを覆う膜で構成されることを特徴とする半導体装置。

請求項30

請求の範囲第20項乃至第28項に記載の半導体装置において、前記膜は、前記nチャネル導電型電界効果トランジスタ上と、前記pチャネル導電型電界効果トランジスタ上とで、その膜厚が異なることを特徴とする半導体装置。

請求項31

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向にかかる残留応力は引っ張り応力であり、前記pチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向にかかる残留応力は圧縮応力であることを特徴とする半導体装置。

請求項32

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記pチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向にかかる圧縮応力が、前記nチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向にかかる圧縮応力よりも大きいことを特徴とする半導体装置。

請求項33

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向にかかる引っ張り応力が、前記pチャネル導電型電界効果トランジスタのチャネル領域のドレイン電流が流れる方向にかかる引っ張り応力よりも大きいことを特徴とする半導体装置。

請求項34

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向におけるシリコン原子間隔は、前記pチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向におけるシリコン原子間隔よりも大きいことを特徴とする半導体装置。

請求項35

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域のドレイン電流が流れる方向におけるシリコン原子間隔と、前記pチャネル導電型電界効果トランジスタのチャネル領域のドレイン電流が流れる方向におけるシリコン原子間隔の大きさ、或いは各々の歪の大きさが異なることを特徴とする半導体装置。

請求項36

請求の範囲第31項乃至第35項のうちの何れか一項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタ上に絶縁膜が被膜され、前記nチャネル導電型電界効果トランジスタ上の前記絶縁膜の応力と、前記pチャネル導電型電界効果トランジスタ上の前記絶縁膜の膜応力とが異なることを特徴とする半導体装置。

請求項37

請求の範囲第36項に記載の半導体装置において、前記nチャネル導電型電界効果トランジスタ上の前記絶縁膜又は前記pチャネル導電型電界効果トランジスタ上の前記絶縁膜の少なくとも一方に膜応力を緩和する不純物が導入されることを特徴とする半導体装置。

請求項38

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域及びpチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる絶縁膜を被膜する工程と、前記nチャネル導電型電界効果トランジスタ上の前記絶縁膜に不純物を導入して前記絶縁膜の圧縮応力を緩和する工程とを有することを特徴とする半導体装置の製造方法。

請求項39

半導体基板に形成されたnチャネル導電型電界効果トランジスタと、pチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、前記nチャネル導電型電界効果トランジスタのチャネル形成領域及びpチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる絶縁膜を被膜する工程と、前記pチャネル導電型電界効果トランジスタ上の前記絶縁膜に不純物を導入して前記絶縁膜の引っ張り応力を緩和する工程とを有することを特徴とする半導体装置の製造方法。

請求項40

請求の範囲第38項又は第39項に記載の半導体装置の製造方法において、前記絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。

技術分野
本発明は、半導体装置及びその製造技術に関し、特に、同一基板にnチャネル導電型MISFET及びpチャネル導電型MISFETを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
背景技術
半導体装置に搭載される電界効果トランジスタとして、MISFET(Metal Insulator Semiconductor Field Effect Transistor)と呼称される絶縁ゲート型電界効果トランジスタが知られている。このMISFETは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
MISFETは、nチャネル導電型及びpチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜ゲート電極ソース領域及びドレイン領域等を有する構成となっている。ゲート絶縁膜は、半導体基板回路形成面(一主面)の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の回路形成面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域(ゲート電極直下)に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側に設けられた半導体領域(不純物拡散領域)で形成されている。
なお、MISFETにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路チャネル)が形成される領域を言う。
発明の開示
ところで、0.1μmレベル時代超微細CMIS(Complementary MIS)プロセスでは、新素材の導入、MISFETの短チャネル効果抑制等の理由から低温化が進んでいる。これは、素子中にプロセス起因の残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の回路形成面の表層部、即ちMISFETのチャネル形成領域に働く。
一般的なCMIS(相補型MIS)プロセスでは、例えば半導体基板の回路形成面上に層間絶縁膜を形成する場合、nチャネル導電型MISFET及びpチャネル導電型MISFET上で同一材料を用いてきた結果、同一チップ内においてMISFETのチャネル形成領域に働く応力はほぼ同じであった。また、通常は、プロセス的な工夫により、nチャネル導電型MISFET及びpチャネル導電型MISFETのチャネル形成領域に働く応力の低減化を図ってきた。
また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流(Id)が流れる方向(ゲート長方向)と同じ向きに応力をかけた場合、
(1)nチャネル導電型MISFETのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
(2)pチャネル導電型MISFETのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。
しかし、その変化は高々数%以下であった(文献:IEEE TRANSACTIONSON ELECTRON DEVICES.VOL.38.NO.4.APRIL 1991 p898〜p900参照)。これは、例えばゲート長寸法が1μmのような長寸法のプロセス世代では、十分高温長時間のアニールがなされていたことにもよる。
本発明者等は、前述の技術を検討した結果、以下の問題点を見出した。
MISFETのゲート長を0.1μm付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。
例えば、MISFETの形成後に層間絶縁膜を兼ねたセルファラインコンタトク用のプラズマCVD窒化膜(プラズマCVD法によって形成される窒化膜)の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてMISFETのトランジスタ特性も大きく変化することがわかった。これを第2図のドレイン電流の層間絶縁膜応力依存性に示す。但し、図中の応力の値は、MISFETのチャネル形成領域の内部応力を現すものではなく、層間絶縁膜を被膜した後のウェーハの反りから換算して求めた層間絶縁膜自身の値である。
応力による影響は、前述の文献と同じ傾向であるが、その大きさが±10〜20%と一桁以上大きくなっている。更に、nチャネル導電型MISFETとpチャネル導電型MISFETとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。
従って、層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、nチャネル導電型MISFEET及びpチャネル導電型MISFETのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。
また、更に、0.1μmレベル以降では、この応力によるドレイン電流の変動が±10〜20%以上にもなり、nチャネル導電型MISFETとpチャネル導電型MISFETとのドレイン電流のバランスが変化するという問題があった。
本発明の目的は、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
本発明の他の目的は、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、
前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。
(2)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が圧縮応力の場合、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力の方が前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも大きい。
(3)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が引っ張り応力の場合、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力の方が前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力よりも大きい。
(4)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を有する。
(5)前記手段(4)に記載の半導体装置において、
前記膜は窒化シリコン系の膜である。窒化シリコン系の膜としては、LPCVD(Low Pressure−Chemical Vapor Deposition:減圧気相化学成長)法で被膜された窒化シリコン(例えばSi3N4)膜、プラズマCVD法で被膜された窒化シリコン(例えばSi3N4)膜、及び枚葉熱CVD法で被膜された窒化シリコン(例えばSi3N4)膜等である。
(6)前記手段(4)に記載の半導体装置において、
前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記半導体基板の一主面上に前記nチャネル導電型電界効果トランジスタを覆うようにして形成された膜であり、
前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記半導体基板の一主面上に前記pチャネル導電型電界効果トランジスタを覆うようにして形成された膜である。
(7)前記手段(4)に記載の半導体装置において、
前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記nチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサであり、
前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記pチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサである。
(8)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成した後、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を形成する工程を含む。
(9)前記手段(8)に記載の半導体装置の製造方法において、
前記膜は窒化シリコン系の膜である。
(10)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第1の領域上及び第2の領域上に、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第2の領域上における前記絶縁膜に不純物を選択的に導入して、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力を緩和する工程とを含む。
(11)半導体基板の一主面の第1の領域にチャネル形成領域が構成されたnチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第1の領域と異なる第2の領域にチャネル形成領域が構成されたpチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記nチャネル導電型電界効果トランジスタ及び前記pチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第1の領域上及び第2の領域上に、前記nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第1の領域上における前記絶縁膜に不純物を選択的に導入して、前記pチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力を緩和する工程とを含む。
本発明のポイント部分の構成を以下に説明する。
本発明のポイントは、nチャネル導電型電界効果トランジスタ及びnチャネル導電型電界効果トランジスタの各々のチャネル形成領域に働く応力の向き、或いは大きさを、各々のドレイン電流が増加する方向に制御することである。例えば以下のようにする。
1)nチャネル導電型電界効果トランジスタのチャネル形成領域に対して引っ張り応力、pチャネル導電型電界効果トランジスタのチャネル形成領域に対して圧縮応力が働くように、半導体基板の一主面上に形成される膜の材料をnチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタで変更する。
2)圧縮応力がnチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、nチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力がpチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
3)引っ張り応力がnチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、pチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力がnチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
上述した手段によれば、通常のプロセスで形成されたnチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタよりも、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのドレイン電流を両方同時に増加することができる。また、nチャネル導電型電界効果トランジスタとpチャネル導電型電界効果トランジスタとのドレイン電流比をある程度自由に設定することができる。
即ち、nチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力、pチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力が別々に与えられる結果、第2図のように、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタの各チャネル形成領域に働く応力の大きさに応じて、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタで共にドレイン電流が増加する。
また、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるため、nチャネル導電型電界効果トランジスタとpチャネル導電型電界効果トランジスタとのドレイン電流比を自由に制御できる。
なお、ここでいくつかの用語について定義する。
電界効果トランジスタのチャネル形成領域に働く引っ張り応力とは、チャネル形成領域がシリコン(Si)の場合、Siの格子定数平衡状態より大きくなる応力を言う。
電界効果トランジスタのチャネル形成領域に働く圧縮応力とは、チャネル形成領域がシリコン(Si)の場合、Siの格子定数が平衡状態より小さくなる応力を言う。
膜がもつ引っ張り応力とは、電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる応力を言う。
膜がもつ圧縮応力とは、電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる応力を言う。
従って、本発明の主旨は、チャネル形成領域におけるシリコン原子原子間距離が、nチャネル導電型電界効果トランジスタとpチャネル導電型電界効果トランジスタとで異なっている、言い換えると歪みの大きさが異なっていること、更にはシリコン原子間距離が、pチャネル導電型電界効果トランジスタのチャネル形成領域よりも、nチャネル導電型電界効果トランジスタのチャネル形成領域で大きいことを意味している。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施形態1)
本実施形態1では、電源電圧が1〜1.5V、ゲート長が0.1〜0.14μm程度の相補型MISFETを有する半導体装置に本発明を適用した例について説明する。
第1図は本発明の実施形態1である半導体装置の概略構成を示す模式的断面図であり、第2図は電流駆動能力と膜応力との関係を示す特性図であり、第3図は第1図の半導体装置を製造するプロセスフロー((a),(b)及び(c)は模式的断面図)である。第1図及び第3図において、向かって左側がnチャネル導電型MISFETであり、右側がpチャネル導電型MISFETである。
第1図に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるp型シリコン基板1を主体に構成されている。p型シリコン基板1の回路形成面(一主面)は第1の素子形成領域及び第2の素子形成領域を有し、この第1の素子形成領域及び第2の素子形成領域は素子間絶縁分離領域である例えば浅溝アイソレーション(SGI:Shallow Groove Isolation)領域4によって互いに区画されている。第1の素子形成領域にはp型ウエル領域2及びnチャネル導電型MISFETが形成され、第2の素子形成領域にはn型ウエル領域3及びpチャネル導電型MISFETが形成されている。浅溝アイソレーション領域4は、p型シリコン基板1の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜(例えば酸化シリコン膜)を選択的に埋め込むことによって形成される。
nチャネル導電型MISFETは、主に、チャネル形成領域、ゲート絶縁膜5、ゲート電極6、サイドウォールスペーサ9、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、n型半導体領域(エクステンション領域)7及びn型半導体領域10を有する構成となっている。n型半導体領域7はゲート電極6に対して自己整合で形成され、n型半導体領域10はゲート電極6の側壁に設けられたサイドウォールスペーサ9に対して自己整合で形成されている。n型半導体領域10はn型半導体領域7よりも高い不純物濃度で形成されている。
pチャネル導電型MISFETは、主に、チャネル形成領域、ゲート絶縁膜5、ゲート電極6、サイドウォールスペーサ9、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、p型半導体領域(エクステンション領域)8及びp型半導体領域11を有する構成となっている。p型半導体領域8はゲート電極6に対して自己整合で形成され、p型半導体領域11はゲート電極6の側壁に設けられたサイドウォールスペーサ9に対して自己整合で形成されている。p型半導体領域11はp型半導体領域8よりも高い不純物濃度で形成されている。
ゲート電極6、n型半導体領域10、p型半導体領域11の夫々の表面には、低抵抗化を図るためのシリサイド層(金属・半導体反応層)12が形成されている。p型シリコン基板1の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜15が形成されている。
nチャネル導電型MISFETと層間絶縁膜15との間には、p型シリコン基板1の回路形成面に引っ張り応力を発生させる膜として第1の窒化膜である例えば窒化シリコン膜13が形成されている。pチャネル導電型MISFETと層間絶縁膜15との間には、p型シリコン基板1の回路形成面に圧縮応力を発生させる膜として第2の窒化膜である例えば窒化シリコン膜14が形成されている。本実施形態において、窒化シリコン膜13はp型シリコン基板1の回路形成面上にnチャネル導電型MISFETを覆うようにして選択的に形成され、窒化シリコン膜14はp型シリコン基板1の回路形成面上にpチャネル導電型MISFETを覆うようにして選択的に形成されている。
窒化シリコン膜13及び14は、例えばプラズマCVD法によって形成されている。この窒化シリコン膜13及び14は、その形成条件(反応ガス、圧力、温度、高周波電力等)を変えることで、p型シリコン基板1の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜13は、例えば膜形成時の高周波電力を300〜400Wと低電力化して、p型シリコン基板1の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜14は、例えば膜形成時の高周波電力を600〜700Wと高電力化して、p型シリコン基板1の回路形成面に発生させる応力を圧縮方向に制御したものである。
このようにして形成された窒化シリコン膜13には+700〜+800MPa程度の引っ張り応力が存在し、窒化シリコン膜14には−900〜−1000MPa程度の圧縮応力が存在するため、nチャネル導電型MISFETのチャネル形成領域には引っ張り応力が発生し、pチャネル導電型MISFETのチャネル形成領域には圧縮応力が発生する。この結果、第2図に示すように、窒化シリコン膜13及び14を被膜していない場合と比較して、nチャネル導電型MISFETのドレイン電流は10〜15%向上し、pチャネル導電型MISFETのドレイン電流は15〜20%向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域のドレイン電流(Id)が流れる方向(ゲート長方向)と同じ向きにかかる。
次に、本実施形態1の半導体装置の製造方法を第3図を用いて説明する。
まず、比抵抗10Ωcmを有する単結晶シリコンからなるp型シリコン基板1(以下、単にp型基板と呼ぶ)を準備し、その後、p型基板1の回路形成面にp型ウエル領域2及びn型ウエル領域3を選択的に形成する。
次に、p型基板1の回路形成面に、第1の素子形成領域及び第2の素子形成領域(活性領域)を区画する素子間分離領域として、浅溝アイソレーション領域4を形成する。この浅溝アイソレーション領域4は、p型基板1の回路形成面に浅溝(例えば300[nm]程度の深さの溝)を形成し、その後、p型基板1の回路形成面上に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにCMP(化学的機械研磨:Chemical Mechanical Polishing)法で平坦化することによって形成される。
次に、熱処理を施してp型基板1の回路形成面の素子形成領域に例えば厚さが2〜3nm程度の酸化シリコン膜からなるゲート絶縁膜5を形成し、その後、p型基板1の回路形成面上の全面に例えば150〜200nm程度の厚さの多結晶シリコン膜をCVD法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極6を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
次に、ゲート電極6が形成されていないp型ウエル領域2の部分に不純物として例えば砒素(As)をイオン打込み法で選択的に導入して一対のn型半導体領域(エクステンション領域)7を形成し、その後、ゲート電極6が形成されていないn型ウエル領域3の部分に不純物として例えば二フッ化ボロン(BF2)をイオン打込み法で選択的に導入して一対のp型半導体領域(エクステンション領域)8を形成する。n型半導体領域7の形成は、pMIS形成領域フォトレジストマスクで覆った状態で行なう。また、p型半導体領域8の形成は、nMIS形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー1〜5KeV、ドーズ量1〜2×1015/cm2の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー1〜5KeV、ドーズ量1〜2×1015/cm2の条件で行なう。ここまでの工程を第3図(a)に示す。
次に、第3図(b)に示すように、ゲート電極6の側壁に例えばゲート長方向の膜厚が50〜70nm程度のサイドウォールスペーサ9を形成する。サイドウォールスペーサ9は、p型基板1の回路形成面上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜にRIE(Reactive Ion Etching)等の異方性エッチングを施すことによって形成される。
次に、ゲート電極6及びサイドウォールスペーサ9が形成されていないp型ウエル領域2の部分に不純物として例えば砒素(As)をイオン打込み法で選択的に導入して一対のn型半導体領域10を形成し、その後、ゲート電極6及びサイドウォールスペーサ9が形成されていないn型ウエル領域3の部分に不純物として例えば二フッ化ボロン(BF2)をイオン打込み法で選択的に導入して一対のp型半導体領域11を形成する。n型半導体領域10の形成は、pMIS形成領域をフォトレジストマスクで覆った状態で行なう。また、p型半導体領域11の形成は、nMIS形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー35〜45KeV、ドーズ量2〜4×1015/cm2の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー40〜50KeV、ドーズ量2〜4×1015/cm2の条件で行なう。
この工程において、n型半導体領域7及びn型半導体領域10からなるソース領域及びドレイン領域が形成される。また、p型半導体領域8及びp型半導体領域11からなるソース領域及びドレイン領域が形成される。
次に、自然酸化膜等を除去してゲート電極6及び半導体領域(10,11)の表面を露出させた後、これらの表面上を含むp型基板1の回路形成面上の全面に高融点金属膜として例えばコバルト(Co)膜をスパッタ法で形成し、その後、熱処理を施し、ゲート電極6のシリコン(Si)とコバルト膜のCoとを反応させてゲート電極6の表面にシリサイド(CoSix)層12を形成すると共に、半導体領域(10,11)のSiとコバルト膜のCoとを反応させて半導体領域の表面にシリサイド(CoSix)層12を形成し、その後、シリサイド層12が形成された領域以外の未反応のコバルト膜を選択的に除去し、その後、熱処理を施してシリサイド層12を活性化する。
次に、p型基板1の回路形成面上の全面に、絶縁膜として例えば100〜120nm程度の厚さの窒化シリコン膜13をプラズマCVD法で形成する。窒化シリコン膜13の形成は、例えば高周波電力350〜400W、或いはチャンバー内圧力300〜350Torrの条件で行なう。
次に、フォトエッチング技術を用いて窒化シリコン膜13にパターンニングを施し、第3図(c)に示すように、nチャネル導電型MISFETを選択的に覆う窒化シリコン膜13を形成する。即ち、pチャネル導電型MISFET上における窒化シリコン膜13は除去する。このようにして形成された窒化シリコン膜13は、nチャネル導電型MISFETのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
次に、p型基板1の回路形成面上の全面に、絶縁膜として例えば100nm程度の厚さの窒化シリコン膜14をプラズマCVD法で形成する。窒化シリコン膜14の形成は、例えば高周波電力600〜700W、或いはチャンバー内圧力5〜10Torrの条件で行なう。
次に、フォトエッチング技術を用いて窒化シリコン膜14にパターンニングを施し、第3図(c)に示すように、pチャネル導電型MISFETを選択的に覆う窒化シリコン膜14を形成する。即ち、nチャネル導電型MISFET上における窒化シリコン膜14は除去する。このようにして形成された窒化シリコン膜14は、pチャネル導電型MISFETのチャネル形成領域に選択的に圧縮応力を発生させることができる。
次に、p型基板1の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜15をプラズマCVD法で形成し、その後、層間絶縁膜15の表面をCMP法で平坦化する。この後は、公知の技術でコンタクト孔メタル配線層を形成して完成する。
窒化シリコン膜13及び14の加工方法については、等方性ドライエッチング、或いはウエットエッチングを使用する。異方性ドライエッチングの場合には、ゲート段差部に窒化シリコン膜が残り、応力の効果が多少弱まるが、これでも良い。
本実施形態1では、ゲート電極6に直接接する窒化シリコン膜で応力を制御しているため、最も効率が良い。特に、ソース領域及びドレイン領域の不純物活性化等の高温熱処理が完了した後に応力制御用の窒化シリコン膜を形成するため、膜応力をほぼそのまま残存できる。更に、電流駆動能力向上と共に、広いアイソレーション領域等における窒化シリコン膜を除去できるため、アイソレーション領域における寄生容量を低減できる。窒化シリコン膜は酸化シリコン膜と比較して誘電率が高い。
なお、本実施形態1においては、窒化シリコン膜14を省略しても良い。むろん、pチャネル導電型MISFETの電流駆動能力向上の効果は小さくなるが、その分製造工程を簡略化することができる。また、窒化シリコン膜13は枚葉熱CVD法で形成しても良いし、窒化シリコン膜13及び14共に圧縮応力或いは引っ張り応力が発生するようにし、その大きさが異なるだけでも良い。
要するに、本実施形態1のポイントは、nチャネル導電型及びpチャネル導電型MISFETにおいて少なくとも一方のチャネル形成領域に発生する応力の向き、大きさをドレイン電流が増加する方向に変えることである。
また、本実施形態1において、窒化シリコン膜13の厚さを厚めに設定すると、窒化シリコン膜14の加工時のオーバーエッチングによる膜減を防げる。なお、両膜の厚さは何ら規定されるものではない。
更に、窒化シリコン膜の形成方法を変えて膜応力を変える方法としては、前記実施形態の高周波電力を変える方法の他に、下記の方法があげられる。
1)原料ガスを変える方法として、窒化シリコン膜13の形成にはSiH4とNH3とN2を使用し、窒化シリコン膜14の形成にはNH3を除いてSiH4とN2を使用する、
2)形成温度を変える方法として、窒化シリコン膜14の形成時よりも、窒化シリコン膜13の形成時の温度を高くする、
3)圧力を変える方法として、窒化シリコン膜14の形成時よりも、窒化シリコン膜13の形成時の圧力を高くする、
などである。むろん、前記いずれの組み合わせを複合させてもよい。要はいかに窒化シリコン膜13を引っ張り応力側に、窒化シリコン膜14を圧縮応力側にするかが重要である。
また、枚葉熱CVD法を用いた窒化膜の形成方法としては、膜形成時の圧力を下げるほど、また温度を高くするほど膜応力を引っ張り側にでき、窒化シリコン膜13に好適である。
(実施形態2)
本実施形態2は、前記実施形態1の製造工程を簡略化することを狙ったものである。第4図は、本発明の実施形態2の半導体装置を製造するプロセスフロー((a),(b),(c)及び(d)は模式的断面図)である。
第4図(a)に示すように、前記実施形態1と同様のプロセスで、nチャネル導電型及びpチャネル導電型MISFET及びシリサイド層12を形成する。
次に、p型基板1の回路形成面上の全面に、絶縁膜として例えば100〜120nm程度の厚さの窒化シリコン膜13をプラズマCVD法で形成する。窒化シリコン膜13の形成は、例えば高周波電力350〜400Wの条件で行なう。
次に、p型基板1の回路形成面上の全面に、絶縁膜として酸化シリコン膜13Aを形成する。この酸化シリコン膜13Aは、例えばP−TEOS或いはO3−TEOS酸化膜である。
次に、フォトエッチング技術を用いて酸化シリコン膜13A及び窒化シリコン膜13に順次パターンニングを施し、第4図(b)に示すように、nチャネル導電型MISFETを選択的に覆う窒化シリコン膜13及び酸化シリコン膜13Aを形成する。即ち、pチャネル導電型MISFET上における窒化シリコン膜13及び酸化シリコン膜13Aは除去する。このようにして形成された窒化シリコン膜13は、nチャネル導電型MISFETのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
次に、第4図(c)に示すように、p型基板1の回路形成面上の全面に、絶縁膜として例えば100nm程度の厚さの窒化シリコン膜14をプラズマCVD法で形成する。窒化シリコン膜14の形成は、例えば高周波電力600〜700Wの条件で行なう。
次に、フォトエッチング技術を用いて窒化シリコン膜14にパターンニングを施し、第4図(d)に示すように、pチャネル導電型MISFETを選択的に覆う窒化シリコン膜14を形成する。即ち、nチャネル導電型MISFET上における窒化シリコン膜14は除去する。このようにして形成された窒化シリコン膜14は、pチャネル導電型MISFETのチャネル形成領域に選択的に圧縮応力を発生させることができる。この工程において、酸化シリコン膜13Aが窒化シリコン膜14の加工時のエッチングストッパーとなっている。即ち、窒化シリコン膜14の加工時のオーバーエッチングによる窒化シリコン膜13の薄膜化を抑制することができる。
次に、第4図(d)に示すように、p型基板1の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜15をプラズマCVD法で形成し、その後、層間絶縁膜15の表面をCMP法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
本実施形態2によれば、前述の実施形態1の効果に加えて、窒化シリコン膜14の加工の制御性を大きく向上できる。この結果、窒化シリコン膜13及び14の膜厚を均一、かつ薄膜にできる。
(実施形態3)
本実施形態3では、電源電圧が1〜1.5V、ゲート長が0.1〜0.14μm程度の相補型MISFETを有する半導体装置に本発明を適用した例について説明する。
本実施形態3は、前記実施形態1の製造工程を簡略化することを狙ったものである。第5図は、本発明の実施形態3の半導体装置を製造するプロセスフロー((a),(b)及び(c)は模式的断面図)である。第5図において、向かって左側がnチャネル導電型MISFETであり、右側がpチャネル導電型MISFETである。
第5図(a)に示すように、前記実施形態1と同様のプロセスで、nチャネル導電型及びpチャネル導電型MISFET及びシリサイド層12を形成した後、p型基板1の回路形成面上の全面に、絶縁膜としてpチャネル導電型MISFETのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜16をプラズマCVD法で形成する。窒化シリコン膜16の形成は、例えば高周波電力350〜400Wの条件で行なう。
次に、pチャネル導電型MISFET上を覆い、かつnチャネル導電型MISFET上に開口を有するレジスト膜Rをp型基板1の回路形成面上に形成し、その後、第5図(b)に示すように、レジスト膜Rを不純物導入用マスクとして使用して、レジスト膜Rから露出する窒化シリコン膜16中に、Ar、Ge、Si、As、Sb、In、BF2等の不純物をイオン打込み法で導入する。なお、図中の符号17は、これらの不純物が導入された窒化シリコン膜である。
次に、レジスト膜Rを除去し、その後、第5図(c)に示すように、p型基板1の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜15をプラズマCVD法で形成し、その後、層間絶縁膜15の表面をCMP法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
このようにして得られたpチャネル導電型MISFET上の窒化シリコン膜16は、−800〜−1000MPaの圧縮応力を有し、pチャネル導電型MISFETのチャネル形成領域に圧縮応力を発生させる。一方、nチャネル導電型MISFET上の窒化シリコン膜17の応力は著しく緩和され、ほぼゼロの状態になっている。即ち、nチャネル導電型MISFETのチャネル形成領域における圧縮応力は緩和されている。この結果、窒化シリコン膜16を被膜していない場合と比較して、pチャネル導電型MISFETのドレイン電流は15〜20%向上した。この時、nチャネル導電型MISFETのドレイン電流は、高圧縮応力の窒化シリコン膜16を適用したにもかかわらず、ほとんど低下していない。
これは、イオン注入の衝撃により窒化シリコン膜16中の結晶性破壊されたことによるものである。従って、窒化シリコン膜の断面を観察すると明らかに破壊された跡が残っている。なお、本実施形態では不純物をnチャネル導電型MISFET上の窒化シリコン膜のみに導入したが、明確な緩和効果に差があれば、不純物自身は、n、pチャネル導電型MISFET上の両方にあってもよい。但し、このときはnチャネル導電型MISFET上の窒化シリコン膜中の不純物量が大きい、或いはイオン注入によって破壊された領域が大きいことが必要である。また、この破壊領域の大きさ、つまり応力緩和効果は、導入する不純物の濃度だけでなく、エネルギーの大きさに大きく左右される。例えば本実施形態では、nチャネル導電型MISFET上の窒化シリコン膜中に導入される不純物のエネルギーが、pチャネル導電型MISFET上の窒化シリコン膜中に導入される不純物のエネルギーよりも大きいだけでも同様の効果を得ることができる。なお、導入された不純物の大部分は窒化シリコン膜16中に存在していることが望ましい。これは、イオン注入の損傷が下部のMISFETに悪影響を与える場合があるからである。
また、本実施形態では窒化シリコン膜16の被膜と、選択的イオン注入工程後、素子が完成するまでの間の熱処理工程は、700℃が最高温度であった。この程度の比較的低温の熱処理であれば、イオン注入により破壊された窒化シリコン膜が再び結晶化することはほとんどなかった。従って、イオン注入後の応力の状態が、残留応力として素子完成後にもほぼ維持されている。
本実施形態3によると、窒化シリコン膜16への不純物のイオン注入により、膜中の応力を緩和、或いは逆向きにできることから、本方式でも実施形態1と同様の効果を得ることができる。これにより、前述の実施形態1と比較して、窒化シリコン膜の被膜工程が一回で済むため、第2の窒化シリコン膜の被膜工程とその加工工程を省略でき、製造工程を簡略化できる。むろん、イオン注入により膜応力を変えるのは、pチャネル導電型MISFET側でもよい。この場合、p型基板1の回路形成面上の全面に、nチャネル導電型MISFETのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜を形成した後、pチャネル導電型MISFET上における窒化シリコン膜に前述の不純物をイオン打込み法で選択的に導入する。また、窒化シリコン膜中にイオン注入するイオン種(不純物)としては、比較的重いイオンの方が、低濃度イオン注入で本効果をあげることができ、効率が良いが、何らイオン種を限定するものではない。
また、本実施形態での応力緩和用のイオン注入としては、シリコン基板(ウェーハ)に対して垂直のイオン注入を適用した場合を示したが、第11図(模式的断面図)に示したように、斜めインプラ注入を適用しても良い。この場合、MISFETのゲート電極を覆っている窒化シリコン膜16のゲート側壁部分(段差部分)にも不純物を導入できる。この結果、より一層の応力緩和効果を得ることができた。
(実施形態4)
本実施形態4は、本発明の実施形態1の半導体装置の製造方法の変形例である。これを第6図((a),(b)及び(c)は模式的断面図)を用いて説明する。
第6図(a)に示すように、前記実施形態1と同様のプロセスで、nチャネル導電型MISFET及びpチャネル導電型MISFET及びシリサイド層12を形成する。
次に、p型基板1の回路形成面上の全面に、絶縁膜として例えば100〜120nm程度の厚さの窒化シリコン膜13をプラズマCVD法で形成する。窒化シリコン膜13の形成は、例えば高周波電力350〜400Wの条件で行なう。
次に、フォトエッチング技術を用いて窒化シリコン膜13にパターンニングを施し、第6図(b)に示すように、nチャネル導電型MISFETを選択的に覆う窒化シリコン膜13を形成する。即ち、pチャネル導電型MISFET上における窒化シリコン膜13は除去する。このようにして形成された窒化シリコン膜13は、nチャネル導電型MISFETのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
次に、第6図(c)に示すように、p型基板1の回路形成面上の全面に、絶縁膜として例えば100〜120nm程度の厚さの窒化シリコン膜14をプラズマCVD法で形成する。窒化シリコン膜14の形成は、例えば高周波電力600〜700Wの条件で行なう。
次に、p型基板1の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜15をプラズマCVD法で形成し、その後、層間絶縁膜15の表面をCMP法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
本実施形態4において、pチャネル導電型MISFET上には窒化シリコン膜14のみが存在している。一方、nチャネル導電型MISFET上には窒化シリコン膜13及び14が存在している。この結果、pチャネル導電型MISFETのチャネル形成領域には大きな圧縮応力が発生するが、nチャネル導電型MISFETのチャネル形成領域に発生する応力は緩和されている。本実施形態では、窒化シリコン膜を被膜していない場合と比較して、pチャネル導電型MISFETのドレイン電流のみを15〜20%向上させることができた。この時、nチャネル導電型MISFETのドレイン電流はほとんど変化していない。
なお、nチャネル導電型MISFETのドレイン電流を主に増加させたい場合には、先に窒化シリコン膜14をpチャネル導電型MISFET上に選択的に形成し、その後、窒化シリコン膜13を全面に形成すればよい。
本実施形態の工程を第1及び第2実施形態と比較すると、nチャネル導電型MISFET上における窒化シリコン膜14をフォトエッチングで除去する工程が省略されている。この結果、第1及び第2実施形態よりも工程を簡略化できる。
なお、本実施形態においては、窒化シリコン膜13及び14の膜厚、及びその膜応力の大きさを変えることで、nチャネル導電型及びpチャネル導電型MISFETのドレイン電流を同時に向上させることもできる。例えば、上記実施形態において、窒化シリコン膜13の膜厚を130〜150nm、そして窒化シリコン膜14の膜厚を50〜80nmにすることにより、窒化シリコン膜14によってnチャネル導電型MISFETのドレイン電流向上効果が小さくなることもない。
(実施形態5)
第7図は、本発明の実施形態5の半導体装置の概略構成を示す模式的断面図であり、図中23は、引っ張り応力をもつ塗布酸化膜(SOG(Spin On Glass)膜)である。
本実施形態5の半導体装置は、応力を制御する膜、構造を変えたものとして、前記応用例の何れかを組み合わせたものである。例えば、第7図に示すように、ゲート電極6の直上を含むp型基板1の回路形成面の全面に、自己整合コンタクトプロセス用の、圧縮応力をもつ窒化シリコン膜19を形成し、その後、窒化シリコン膜19上に引っ張り応力をもつSOG膜23を形成し、その後、SOG膜23にパターンニングを施して、nチャネル導電型MISFET上にSOG膜23を選択的に残したものである。nチャネル導電型MISFET側では、窒化シリコン膜19の圧縮応力をSOG膜23の引っ張り応力で打ち消している。
(実施形態6)
第8図は、本発明の実施形態6の半導体装置の概略構成を示す断面図であり、図中20は圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ、21は引っ張り応力をもつゲート電極、22は圧縮応力をもつゲート電極である。
本実施形態6の半導体装置は、第8図に示すように、前記応力を制御する膜、構造を変えたものであり、前記実施形態1におけるサイドウォールスペーサ9を圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ20に変更したり、また、ゲート電極6を引っ張り応力をもつ材料からなるゲート電極21に変更したり、また、ゲート電極6を圧縮応力をもつ材料からなるゲート電極22に変更したりする(構造変更を含む)ことを組み合わせて応力を制御するものである。
例えば、前記応力を制御する膜、構造を変えたものとして、ゲート電極6の材料の変更の組み合わせで応力を制御する場合の一例として、一方のゲート電極6に特別に不純物(Ge,Si他)を多く導入することがあげられる。また、ゲート電極6はポリメタル構造でも良い。
また、応力を制御する膜、構造を変えたものとして、nチャネル導電型MISFET、pチャネル導電型MISFETでゲート絶縁膜材料を変えても良い。例えば、nチャネル導電型MISFET及びpチャネル導電型MISFETの何れかに窒化シリコン膜と酸化シリコン膜の積層膜を適用する等である。
(実施形態7)
第9図は、本発明の実施形態7の半導体装置の概略構成を示す模式的断面図である。本実施形態の半導体装置は、第9図に示すように、応力を制御する膜、構造を変えたものとして、前記実施形態1と同様に層間絶縁膜の一部としての窒化シリコン膜を適用するが、nチャネル導電型MISFETのゲート電極6上に引っ張り応力をもつ窒化シリコン膜13を、pチャネル導電型MISFETのゲート電極6上に圧縮応力をもつ窒化シリコン膜14を直接形成するのではなく、層間絶縁膜15の表面を平坦化した後に、nチャネル導電型MISFETのゲート電極6上における層間絶縁膜15上に引っ張り応力をもつ窒化シリコン膜24をpチャネル導電型MISFETのゲート電極6上における層間絶縁膜15上に圧縮応力をもつ窒化シリコン膜25を形成したものである。
このように構成した場合は、一方の窒化シリコン膜の除去が容易になる。
(実施形態8)
第10図は、本発明の実施形態8の半導体装置の概略構成を示す模式的断面図である。
本実施形態8の半導体装置は、SOI(Silicon On Insulator)基板30を用いたSOI構造となっている。SOI基板30は、例えば、支持基板30Aと、この支持基板30A上に設けられた絶縁層30Bと、この絶縁層30B上に設けられた半導体層30Cとを有する構成となっている。支持基板30Aは例えば単結晶シリコンからなるp型シリコン基板で形成され、絶縁層30Bは例えば酸化シリコン膜で形成され、半導体層30Cは例えば単結晶シリコンからなるp型半導体で形成されている。半導体層30Cは複数個の素子形成部に分割され、各素子形成部にnチャネル導電型MISFET又はpチャネル導電型MISFETが形成されている。nチャネル導電型MISFETが形成される半導体層30Cの素子形成部にはp型ウエル領域が形成され、pチャネル導電型MISFETが形成される半導体層30Cの素子形成部にはn型ウエル領域が形成されている。
SOI構造は半導体層30Cの厚さが薄いため、一層応力の効果が大きい。また、SOI構造の場合には、絶縁層(埋め込み層)30Bの厚さを変えることや絶縁層30Bに不純物を選択的に導入することによって応力制御を行なうことができる。この結果、本発明の効果と共にSOI構造のメリットを享受できる。
また、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、フラッシュ等のメモリが含まれる製品において、少なくともそのメモリセル周辺回路ロジック回路部分に本発明の構造を適用すると、より高性能メモリ製品を得ることができる。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることができる。
また、本発明によれば、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることができる。
また、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるので、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタのドレイン電流比をある程度自由に設定できる。
産業上の利用可能性
以上のように、本発明に係わる半導体装置は、nチャネル導電型電界効果トランジスタ及びpチャネル導電型電界効果トランジスタを有する半導体装置に適用して有益であり、また、メモリIC(Integrated Circuit)、ロジックIC、若しくはメモリ機能及びロジック機能を有する混成ICなどの半導体製品に適用して有用である。
【図面の簡単な説明】
第1図は、本発明の実施形態1の半導体装置の概略構成を示す模式的断面図である。
第2図は、電流駆動能力と膜応力との関係を示す特性図である。
第3図は、第1図の半導体装置を製造するプロセスフロー((a),(b)及び(c)は模式的断面図)である。
第4図は、本発明の実施形態2の半導体装置を製造するプロセスフロー((a),(b),(c)及び(d)は模式的断面図)である。
第5図は、本発明の実施形態3の半導体装置を製造するプロセスフロー((a),(b)及び(c)は模式的断面図)である。
第6図は、本発明の実施形態4の半導体装置を製造するプロセスフロー((a),(b)及び(c)は模式的断面図)である。
第7図は、本発明の実施形態5の半導体装置の概略構成を示す模式的断面図である。
第8図は、本発明の実施形態6の半導体装置の概略構成を示す模式的断面図である。
第9図は、本発明の実施形態7の半導体装置の概略構成を示す模式的断面図である。
第10図は、本発明の実施形態8の半導体装置の概略構成を示す模式的断面図である。
第11図は、本発明の実施形態3の半導体装置の製造において、斜めインプラ工程を示す模式的断面図である。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ