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技術 撮像素子、撮像素子の制御方法、及び、電子機器

出願人 ソニーセミコンダクタソリューションズ株式会社
発明者 長城尚人横川峰志北原淳立澤之康
出願日 2018年6月8日 (3年8ヶ月経過) 出願番号 2018-110276
公開日 2021年9月30日 (4ヶ月経過) 公開番号 2021-153210
状態 未査定
技術分野 アナログ←→デジタル変換 光信号から電気信号への変換
主要キーワード ロジックダイ パッド孔 デジタル補正処理 オフセット補正係数 パーソナルモビリティ 各電圧源 センサダイ 各接続導体
関連する未来課題
重要な関連分野

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図面 (20)

課題

ノイズを低減させた画像を生成することが可能な撮像素子を提供する。

解決手段

所定の信号を出力する信号出力部と、前記信号出力部からの出力または光電変換により画素信号を出力する画素アレイからの出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いて信号処理を実行する信号処理部と、を備える、撮像素子が提供される。

概要

背景

従来、アナログ画素信号と、線形に減少するランプ波形参照信号とを比較器により比較し、参照信号が画素信号を下回るまでの時間をカウントすることにより、画素信号をAD(アナログ−デジタル)変換するCMOSイメージセンサがある(例えば、特許文献1参照)。

概要

ノイズを低減させた画像を生成することが可能な撮像素子を提供する。所定の信号を出力する信号出力部と、前記信号出力部からの出力または光電変換により画素信号を出力する画素アレイからの出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いて信号処理を実行する信号処理部と、を備える、撮像素子が提供される。

目的

以上説明したように本開示によれば、ノイズを低減させた画像を生成することが可能な、新規かつ改良された撮像素子、撮像素子の制御方法、及び、電子機器を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、撮像素子

請求項2

所定の条件を満たした場合に前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える制御を行う制御部を備える、請求項1に記載の撮像素子。

請求項3

前記制御部は、所定の周期で前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、請求項2に記載の撮像素子。

請求項4

前記制御部は、所定の温度変化の検出に応じて前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、請求項2に記載の撮像素子。

請求項5

前記制御部は、所定の電圧変化の検出に応じて前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、請求項2に記載の撮像素子。

請求項6

前記信号出力部は、任意の電圧値の信号を出力する、請求項1に記載の撮像素子。

請求項7

前記信号出力部は、少なくとも2つの電圧値の信号を切り替えて出力する、請求項1に記載の撮像素子。

請求項8

前記AD変換処理部は、前記画素信号および前記画素信号と逆方向に線形に変化する参照信号加算した信号による第1の電圧と、基準となる第2の電圧とを比較した結果に基づいて、前記画素信号をデジタル信号に変換する、請求項1に記載の撮像素子。

請求項9

前記AD変換処理部は、前記第1の電圧と前記第2の電圧とを比較し、比較結果を示す出力信号を出力する比較器を備える、請求項8に記載の撮像素子。

請求項10

前記AD変換処理部からの出力に対する信号処理を実行する信号処理回路をさらに備える、請求項9に記載の撮像素子。

請求項11

前記信号処理回路は、前記スイッチ部が前記信号出力部からの出力を前記AD変換処理部へ出力する状態において、複数の前記AD変換処理部からの出力について光量とデジタル値との関係を揃えるための補正値を算出する信号処理を実行する、請求項10に記載の撮像素子。

請求項12

前記信号処理回路は、前記スイッチ部が前記画素アレイからの出力を前記AD変換処理部へ出力する状態において、前記補正値を用いて前記AD変換処理部からの出力に対する補正処理を行う、請求項11に記載の撮像素子。

請求項13

前記AD変換処理部は、少なくとも一つの比較器を有し、前記比較器は第一の差動トランジスタと第二の差動トランジスタを備える、請求項1に記載の撮像素子。

請求項14

前記第一の差動トランジスタは参照信号が入力され、前記第二の差動トランジスタは前記スイッチ部を介して前記信号出力部からの出力、または前記画素信号に基づく出力を選択的に入力される、請求項13に記載の撮像素子。

請求項15

前記第一の差動トランジスタは参照電圧に接続され、前記第二の差動トランジスタは第一の容量および第二の容量に接続されている、請求項13に記載の撮像素子。

請求項16

前記第一の容量は参照信号が入力され、前記第二の容量はスイッチを介して前記画素信号に基づく出力、または前記信号出力部からの出力を選択的に入力される、請求項15に記載の撮像素子。

請求項17

前記参照電圧は、グランド電圧である、請求項16に記載の撮像素子。

請求項18

光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、撮像素子において、所定の条件を満たした場合に前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法

請求項19

撮像素子と、前記撮像素子から出力される信号を処理する処理部と、を備え、前記撮像素子は、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、電子機器

技術分野

0001

本開示は、撮像素子、撮像素子の制御方法、及び、電子機器に関する。

背景技術

0002

従来、アナログ画素信号と、線形に減少するランプ波形参照信号とを比較器により比較し、参照信号が画素信号を下回るまでの時間をカウントすることにより、画素信号をAD(アナログ−デジタル)変換するCMOSイメージセンサがある(例えば、特許文献1参照)。

先行技術

0003

特開2009−124513号公報

発明が解決しようとする課題

0004

CMOSイメージセンサには、比較器等で用いられるアナログ回路のばらつきに起因する固定のパターンノイズが発生する現象がある。特に、CMOSイメージセンサの消費電力下げるために比較器の電源電圧を下げると、縦筋ノイズが発生しやすくなる。

0005

そこで、本開示では、ノイズを低減させた画像を生成することが可能な、新規かつ改良された撮像素子、撮像素子の制御方法、及び、電子機器を提案する。

課題を解決するための手段

0006

本開示によれば、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、撮像素子が提供される。

0007

また本開示によれば、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、撮像素子において、所定の条件を満たした場合に前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法が提供される。

0008

また本開示によれば、撮像素子と、前記撮像素子から出力される信号を処理する処理部と、を備え、前記撮像素子は、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、を備える、電子機器が提供される。

発明の効果

0009

以上説明したように本開示によれば、ノイズを低減させた画像を生成することが可能な、新規かつ改良された撮像素子、撮像素子の制御方法、及び、電子機器を提供することができる。

0010

なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

図面の簡単な説明

0011

本開示の実施の形態に係るCMOSイメージセンサの構成例を示す説明図である。
画素部に設けられる画素の構成例を示す回路図である。
カラム読み出し回路の構成例を示す説明図である。
図1の比較器の構成例を示す回路図である。
図3Aの比較器の動作点を示す図である。
比較器の動作について説明するタイミングチャートである。
比較器の構成例を示す回路図である。
本開示の実施の形態に係る信号処理回路機能構成例を示す説明図である。
同実施の形態に係るCMOSイメージセンサの動作例を示す流れ図である。
同実施の形態に係るCMOSイメージセンサの動作例を示す流れ図である。
信号処理回路による補正処理の例を示す説明図である。
同実施の形態に係るCMOSイメージセンサの動作を時系列で示す説明図である。
起動時の補正処理と毎V補正処理の画像例を示す説明図である。
比較器の構成例を示す回路図である。
比較器の構成例を示す回路図である。
カラム読み出し回路に備えられるSARADCの構成例を示す説明図である。
カラム読み出し回路に備えられるSAR ADCの構成例を示す説明図である。
同実施形態に係るCMOSイメージセンサの構成例を示す説明図である。
本開示に係る技術を適用し得る積層型固体撮像装置の構成例の概要を示す図である。
積層型の固体撮像装置の第1の構成例を示す断面図である。
積層型の固体撮像装置の第2の構成例を示す断面図である。
積層型の固体撮像装置の第3の構成例を示す断面図である。
本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。
電子機器の構成例を示す説明図である。

実施例

0012

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

0013

なお、説明は以下の順序で行うものとする。
1.本開示の実施の形態
1.1.CMOSイメージセンサの構成例
1.2.CMOSイメージセンサの動作例
2.積層型の固体撮像装置の構成例
3.まとめ

0014

<1.本開示の実施の形態>
[1.1.CMOSイメージセンサの構成例]
まず、本開示の実施の形態に係るCMOSイメージセンサの構成例について説明する。図1は、本開示の実施の形態に係るCMOSイメージセンサの構成例を示す説明図である。以下、図1を用いて本開示の実施の形態に係るCMOSイメージセンサの構成例を説明する。

0015

図1に示したように、本開示の実施の形態に係るCMOSイメージセンサ100は、画素部101、垂直走査回路102、カラム読み出し回路103、信号源104、スイッチ部105、基準電圧生成部106、信号処理回路107、およびイベント制御部108を含んで構成される。

0016

画素部101には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素(以下、単に画素とも称する)が行列状に配置されている。単位画素の具体的な回路構成については、図2Aを参照して後述する。また、画素部101には、行列状の画素配列に対して、行毎に画素駆動線109が図の左右方向(画素行画素配列方向/水平方向)に沿って配線され、列毎に垂直信号線110が図の上下方向(画素列の画素配列方向/垂直方向)に沿って配線されている。画素駆動線109の一端は、垂直走査回路102の各行に対応した出力端に接続されている。なお、図1では、画素駆動線109を画素行毎に1本ずつ示しているが、各画素行に画素駆動線109を2本以上設けてもよい。

0017

垂直走査回路102は、シフトレジスタアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路102は、読出し走査系と掃出し走査系とを含んでいる。

0018

読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピード時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す(リセットする)掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。

0019

垂直走査回路102によって選択走査された画素行の各単位画素から出力される画素信号VSLは、各列の垂直信号線110を介してカラム読み出し回路103に供給される。

0020

カラム読み出し回路103は、比較器、カウンタラッチなどを備える。比較器、カウンタ、及び、ラッチは、それぞれ画素部101の列毎に1つ、また複数の列毎に1つずつ設けられ、ADCを構成する。すなわち、カラム読み出し回路103には、画素部101の列毎に1つ、また複数の列毎に1つ、ADCが設けられている。比較器の具体的な構成例は後述する。またカラム読み出し回路103の比較器には、所定の基準電圧が印加される。カラム読み出し回路103の構成例については、図2Bを参照して説明する。

0021

信号源104は、本開示の信号出力部の一例であり、スイッチ部105を通じてカラム読み出し回路103へ信号を供給する。この信号源104からの信号は、CMOSイメージセンサ100がカラム読み出し回路103の特性を補正する処理(以下単に補正処理とも称する)を実行する際にカラム読み出し回路103へ供給される。信号源104は、任意の電圧の信号を出力するように構成されても良く、それぞれ所定の電圧の信号を出力する複数の信号源からなってもよい。

0022

スイッチ部105は、画素部101からの信号または信号源104からの信号のいずれかをカラム読み出し回路103へ供給するように切り替える動作を実行する。すなわち、撮像時には、スイッチ部105は、画素部101からの信号をカラム読み出し回路103へ供給するように接続し、補正処理時には、スイッチ部105は、信号源104からの信号をカラム読み出し回路103へ供給するように接続する。スイッチ部105は、イベント制御部108によって切り替わりが制御されうる。スイッチ部105は、垂直信号線110ごとに1つ設けられるスイッチング素子からなる。それぞれのスイッチング素子は、イベント制御部108によって切り替わりが制御される。

0023

信号処理回路107は、デジタルの画素信号に対して、所定の信号処理を行い、2次元の画像データを生成する。例えば、信号処理回路107は、縦線欠陥点欠陥の補正、又は、信号のクランプを行ったり、パラレルシリアル変換圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路107は、生成した画像データを後段の装置に出力する。

0024

本実施形態では、信号処理回路107は、カラム読み出し回路103のアナログ特性を補正する補正処理を実行する。信号処理回路107は、補正処理を実行することで、カラム読み出し回路103のアナログ特性に起因するノイズを低減させることができる。

0025

イベント制御部108は、所定のイベントの発生を検出し、検出に応じて垂直走査回路102、スイッチ部105、信号処理回路107の動作を制御する。従ってイベント制御部108は、本開示の制御部の一例である。例えば、所定の温度変化を検出したことを契機として補正処理を実行することが定められている場合、イベント制御部108は、図示しない温度センサにより所定の温度変化を検出すると、補正処理を実行するために、信号源104とカラム読み出し回路103とを接続するようにスイッチ部105を切り替える。また例えば、CMOSイメージセンサ100の内部の所定の電圧変化を検出したことを契機として補正処理を実行することが定められている場合、イベント制御部108は、所定の電圧変化を検出すると、補正処理を実行するために、信号源104とカラム読み出し回路103とを接続するようにスイッチ部105を切り替える。

0026

垂直走査回路102、カラム読み出し回路103、信号源104、スイッチ部105、基準電圧生成部106、および信号処理回路107は、図示しないタイミング制御回路からのタイミング信号によって駆動が制御されてもよい。

0027

<画素の構成例>
図2Aは、画素部101に設けられる画素150の構成例を示す回路図である。

0028

画素150は、光電変換素子としてたとえばフォトダイオード151を備え、フォトダイオード151に対して、転送トランジスタ152、増幅トランジスタ154、選択トランジスタ155、リセットトランジスタ156の4つのトランジスタ能動素子として備える。

0029

フォトダイオード151は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。

0030

転送トランジスタ152は、フォトダイオード151とFDフローティングディフュージョン)153との間に接続されている。転送トランジスタ152は、垂直走査回路102から供給される駆動信号TXによりオン状態になったとき、フォトダイオード151に蓄積されている電荷をFD153に転送する。

0031

FD153には、増幅トランジスタ154のゲートが接続されている。増幅トランジスタ154は、選択トランジスタ155を介して垂直信号線110に接続され、画素部101の外の定電流源157とソースフォロアを構成している。垂直走査回路102から供給される駆動信号SELにより選択トランジスタ155がオンすると、増幅トランジスタ154は、FD153の電位増幅し、その電位に応じた電圧を示す画素信号を垂直信号線110に出力する。そして、各画素150から出力された画素信号は、垂直信号線110を介して、カラム読み出し回路103の各比較器に供給される。

0032

リセットトランジスタ156は、電源DDとFD153との間に接続されている。リセットトランジスタ156が垂直走査回路102から供給される駆動信号RSTによりオンしたとき、FD153の電位が電源VDDの電位にリセットされる。

0033

<カラム読み出し回路の構成例>
図2Bは、カラム読み出し回路103の構成例を示す説明図である。カラム読み出し回路103は、比較器200と、カウンタ300と、スイッチ310と、を含んで構成される。

0034

比較器200は、垂直信号線110からの出力信号と、信号源104からのランプ信号とを比較する回路である。信号源104からのランプ信号は、PLL(図示せず)からのクロックパルスに従って、一定の傾きで値が時間的に変化する波形である。そして比較器200は、垂直信号線110からの出力信号と、信号源104からのランプ信号との大小関係反転するタイミングで、スイッチ310をオフにする信号を出力する。

0035

カウンタ300は、PLLからのクロックパルスに従ってカウントアップする回路である。カウンタ300は、スイッチ310がオフになり、PLLからのクロックパルスが供給されなくなるまでカウントアップする。すなわちカウンタ300は、垂直信号線110からの出力信号と、信号源104からのランプ信号との大小関係が反転するタイミングになるまでカウントアップを実行する。従って、カウンタ300の値が、垂直信号線110からの出力信号のデジタル値となる。

0036

<比較器の構成例>
図3Aは、図1の比較器121に適用される比較器200の構成例を示す回路図である。

0037

比較器200は、差動アンプ201、出力アンプ221、キャパシタC11乃至キャパシタC13、C42、スイッチSW11、及び、スイッチSW12を備える。差動アンプ201は、PMOSトランジスタPT11、PMOSトランジスタPT12、及び、NMOSトランジスタNT11乃至NMOSトランジスタNT13を備える。

0038

PMOSトランジスタPT11のソース及びPMOSトランジスタPT12のソースは、電源VDD1に接続されている。PMOSトランジスタPT11のドレインは、PMOSトランジスタPT11のゲート、及び、NMOSトランジスタNT11のドレインに接続されている。PMOSトランジスタPT12のドレインは、NMOSトランジスタNT12のドレイン、及び、出力信号OUT1の出力端子T15に接続されている。NMOSトランジスタNT11のソースは、NMOSトランジスタNT12のソース、及び、NMOSトランジスタNT13のドレインに接続されている。NMOSトランジスタNT13のソースはグラウンドGND1に接続されている。

0039

そして、PMOSトランジスタPT11及びPMOSトランジスタPT12によりカレントミラー回路が構成されている。また、NMOSトランジスタNT11乃至NMOSトランジスタNT13により、差動の比較部が構成されている。すなわち、NMOSトランジスタNT13が、入力端子T14を介して外部から入力されるバイアス電圧VGにより電流源として動作し、NMOSトランジスタNT11及びNMOSトランジスタNT112が差動トランジスタとして動作する。

0040

キャパシタC11は、画素信号VSLの入力端子T11、または任意の電圧を出力することができる信号源104と、NMOSトランジスタNT11のゲートの間に接続されており、画素信号VSLに対する入力容量となる。

0041

キャパシタC12は、参照信号RAMPの入力端子T12とNMOSトランジスタNT11のゲートの間に接続されており、参照信号RAMPに対する入力容量となる。

0042

スイッチSW11は、NMOSトランジスタNT11のドレイン−ゲート間に接続されており、入力端子T13を介して入力される駆動信号AZSW1によりオン又はオフする。

0043

スイッチSW12は、NMOSトランジスタNT12のドレイン−ゲート間に接続されており、入力端子T13を介して入力される駆動信号AZSW1によりオン又はオフする。

0044

キャパシタC13は、NMOSトランジスタNT12のゲートとグラウンドGND1の間に接続されている。

0045

なお、以下、キャパシタC11、キャパシタC12、及び、スイッチSW11の接続点ノードHiZとする。また、以下、NMOSトランジスタNT12のゲート、キャパシタC13、及び、スイッチSW12の接続点をノードVSHとする。

0046

出力アンプ221は、差動アンプ201の出力信号OUT1を、後段の回路に適切なレベルで出力するためにバッファリングするバッファとして機能する。すなわち、出力アンプ221は、差動アンプ201の出力信号OUT1を所定のゲインで増幅し、その結果得られる出力信号OUT2を、出力端子T42から出力する。

0047

出力アンプ221は、PMOSトランジスタPT41、NMOSトランジスタNT41、キャパシタC41、及び、スイッチSW41を備える。

0048

PMOSトランジスタPT41のソースは、電源VDD1に接続され、ゲートは差動アンプ201の出力に接続され、ドレインは、PMOSトランジスタPT41のドレイン、及び、出力端子T42に接続されている。NMOSトランジスタNT41のソースは、グラウンドGND1に接続され、ゲートは、キャパシタC41を介してグラウンドGND1に接続されている。スイッチSW41は、NMOSトランジスタNT41のドレイン−ゲート間に接続され、タイミング制御回路から入力端子T41を介して入力される駆動信号AZSW2によりオン又はオフする。

0049

キャパシタC42は、電源VDD1とPMOSトランジスタPT12のドレイン(差動アンプ201の出力)との間に接続されている。このキャパシタC42により、差動アンプ201の出力信号OUT1の高周波成分が除去される。

0050

<比較器の動作>
次に、図4のタイミングチャートを参照して、比較器200の動作について説明する。図4は、駆動信号AZSW1、駆動信号AZSW2、参照信号RAMP、画素信号VSL、ノードVSH、ノードHiZ、出力信号OUT1、及び、出力信号OUT2のタイミングチャートを示している。

0051

時刻t1において、駆動信号AZSW1がハイレベルに設定される。そして、スイッチSW11及びスイッチSW12がオンし、NMOSトランジスタNT11のドレインとゲート、及び、NMOSトランジスタNT12のドレインとゲートが接続される。また、参照信号RAMPが所定のリセットレベルに設定される。さらに、読み出し対象となる画素150のFD153がリセットされ、画素信号VSLがリセットレベルに設定される。

0052

これにより、差動アンプ201のオートゼロ動作が開始される。すなわち、NMOSトランジスタNT11のドレイン及びゲート、並びに、NMOSトランジスタNT12のドレイン及びゲートが、所定の同じ電圧(以下、基準電圧と称する)に収束する。これにより、ノードHiZ及びノードVSHの電圧が基準電圧に設定される。

0053

また、駆動信号AZSW2がハイレベルに設定される。そして、スイッチSW41がオンし、PMOSトランジスタPT41のドレインとゲートが接続される。

0054

これにより、出力アンプ221のオートゼロ動作が開始される。すなわち、キャパシタC41の電圧が、PMOSトランジスタPT41のドレイン電圧と等しくなり、キャパシタC41に電荷が蓄積される。

0055

時刻t2において、駆動信号AZSW2がローレベルに設定される。そして、スイッチSW41がオフし、出力アンプ221のオートゼロ動作が終了する。なお、スイッチSW41がオフされた後も、キャパシタC41の電圧はそのまま保持され、NMOSトランジスタNT41のゲートに印加される。従って、NMOSトランジスタNT41は、スイッチSW41がオンしているときとほぼ同じ電流を流す電流源として機能する。

0056

次に、時刻t3において、駆動信号AZSW1がローレベルに設定され、スイッチSW11及びスイッチSW12がオフする。これにより、差動アンプ201のオートゼロ動作が終了する。ノードHiZの電圧は、画素信号VSL及び参照信号RAMPが変化しないため、基準電圧のまま保持される。また、ノードVSHの電圧は、キャパシタC13に蓄積された電荷により基準電圧のまま保持される。

0057

時刻t4において、参照信号RAMPの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードHiZの電圧が低下し、ノードVSHの電圧(基準電圧)を下回り、差動アンプ201の出力信号OUT1がローレベルとなる。

0058

時刻t5において、参照信号RAMPが線形増加を開始する。これに合わせて、ノードHiZの電圧も線形増加する。また、カウンタ122が、カウントを開始する。

0059

その後、ノードHiZの電圧がノードVSHの電圧(基準電圧)を上回ったとき、差動アンプ201の出力信号OUT1が反転し、ハイレベルとなる。そして、出力信号OUT1がハイレベルに反転したときのカウンタ122のカウント値が、P相(リセットレベル)の画素信号VSLの値としてラッチ123に保持される。

0060

時刻t6において、参照信号RAMPの電圧がリセット電圧に設定される。また、画素150の転送トランジスタ152がオンされ、露光期間中にフォトダイオード151に蓄積された電荷がFD153に転送され、画素信号VSLが信号レベルに設定される。これにより、ノードHiZの電圧が信号レベルに対応する値だけ低下し、ノードVSHの電圧(基準電圧)を下回り、差動アンプ201の出力信号OUT1がローレベルに反転する。

0061

時刻t7において、時刻t4と同様に、参照信号RAMPの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードHiZの電圧がさらに低下する。

0062

時刻t8において、時刻t5と同様に、参照信号RAMPが線形増加を開始する。これに合わせて、ノードHiZの電圧も線形増加する。また、カウンタ122が、カウントを開始する。

0063

その後、ノードHiZの電圧がノードVSHの電圧(基準電圧)を上回ったとき、差動アンプ201の出力信号OUT1が反転し、ハイレベルとなる。そして、出力信号OUT1がハイレベルに反転したときのカウンタ122のカウント値が、D相(信号レベル)の画素信号VSLの値としてラッチ123に保持される。また、ラッチ123は、D相の画素信号VSLと、時刻t5と時刻t6の間に読み出されたP相の画素信号VSLとの差分をとることにより、CDSを行う。このようにして、画素信号VSLのAD変換が行われる。

0064

また、差動アンプ201の出力信号OUT1がハイレベルになったとき、出力アンプ221のPMOSトランジスタPT41がオフし、出力信号OUT2はローレベルになる。一方、差動アンプ201の出力信号OUT1がローレベルになったとき、出力アンプ221のPMOSトランジスタPT41がオンし、出力信号OUT2はハイレベルになる。すなわち、出力アンプ221は、差動アンプ201の出力信号OUT1のレベルを反転して出力する。

0065

その後、時刻t9以降において、時刻t1乃至時刻t8と同様の動作が繰り返される。

0066

これにより、電源VDD1の電圧を下げることにより、カラム読み出し回路103の消費電力を下げ、その結果、CMOSイメージセンサ100の消費電力を下げることができる。

0067

図5の上の図は、比較器の構成例を示している。

0068

図5の比較器では、差動アンプ201の一方の入力(NMOSトランジスタNT11のゲート)には、キャパシタC21を介して、線形減少するランプ波形の参照信号RAMPが入力される。差動アンプ201の他方の入力(NMOSトランジスタNT12のゲート)には、キャパシタC22を介して、画素信号VSLが入力される。

0069

そして、図5の下の図に示されるように、参照信号RAMPと画素信号VSLが比較され、その比較結果が出力信号OUTとして出力される。このとき、出力信号OUTの反転時の差動アンプ201の入力電圧(参照信号RAMP及び画素信号VSLの電圧)は、画素信号VSLの電圧により変動する。従って、例えば、比較器の駆動用の電源VDDの電圧を下げると、出力信号OUTの反転時の差動アンプ201の入力電圧が、比較器の入力ダイナミックレンジを超え、AD変換の線形性を確保できなくなるおそれがある。

0070

一方、比較器200では、上述したように、入力容量を介して画素信号VSLと参照信号RAMPとを加算した信号の電圧(ノードHiZの電圧)と、ノードVSHの電圧(基準電圧)との比較結果が、出力信号OUT1として出力される。図3Bは、図3Aに示した回路の効果を示す説明図である。図3Aに示した比較器200では、図3Bに示されるように、出力信号OUT1の反転時の差動アンプ201の入力電圧(ノードHiZ及びノードVSHの電圧)は、変動せず一定となる。

0071

また、CMOSイメージセンサ100では、参照信号RAMPが変化する方向が、図5の比較器の参照信号RAMPと逆であり、画素信号VSLと逆方向に線形に変化する。ここで、画素信号VSLと逆方向に変化するとは、信号成分が大きくなるにつれて画素信号VSLが変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号VSLは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号RAMPはその逆の正の方向に変化している。従って、ノードHiZの電圧(差動アンプ201の入力電圧)は、画素信号VSLと図5の参照信号RAMPとの差分に対応する電圧となり、振幅が小さくなる。

0072

このように、出力信号OUT1の反転時の差動アンプ201の入力電圧が一定になるとともに、入力電圧の振幅が小さくなるため、差動アンプ201の入力ダイナミックレンジを狭くすることができる。

0073

従って、比較器200の駆動用の電源VDD1の電圧を、図5の比較器より下げることができ、その結果、カラム読み出し回路103の消費電力を下げ、CMOSイメージセンサ100の消費電力を下げることができる。

0074

一方で、CMOSイメージセンサには、比較器等で用いられるアナログ回路のばらつきに起因する固定のパターンノイズが発生する現象がある。特に、CMOSイメージセンサの消費電力を下げるために比較器の電源電圧を下げると、縦筋のノイズが発生しやすくなる。

0075

そこで本実施形態に係るCMOSイメージセンサ100は、カラム読み出し回路103のアナログ特性を補正する補正処理を信号処理回路107で実行する。本実施形態に係るCMOSイメージセンサ100は、信号処理回路107で補正処理を実行することで、カラム読み出し回路103のアナログ特性に起因するノイズを低減させた画像を生成することができる。

0076

具体的には、補正処理時には、スイッチ部105を切り替えて、信号源104からの信号がそれぞれの比較器200に供給されるようにする。信号源104が図3AのようにDACで構成されている場合は、任意の電圧に設定された信号が、それぞれの比較器200に供給される。同様に、図5に示した比較器においても、補正処理時には、スイッチ部105を切り替えて、信号源104からの信号がそれぞれの比較器に供給されるようにする。このようにスイッチ部105を動作させることで、本実施形態に係るCMOSイメージセンサ100は、カラム読み出し回路103のアナログ特性を補正することが可能となる。

0077

図6は、本開示の実施の形態に係る信号処理回路107の機能構成例を示す説明図である。以下、図6を用いて本開示の実施の形態に係る信号処理回路107の機能構成例について説明する。

0078

図6に示したように、本開示の実施の形態に係る信号処理回路107は、ゲイン誤差測定部131と、補正値計算部132と、記憶部133と、補正部134と、を含んで構成される。

0079

ゲイン誤差測定部131は、補正処理時において、カラム読み出し回路103に含まれるそれぞれのADCの出力に対してゲインの誤差を測定する。アナログ回路の特性のばらつきにより、それぞれのADCの出力毎にオフセットとゲインが異なっている。従って、ゲイン誤差測定部131は、このADCの出力毎に異なっているオフセットとゲインのばらつきを測定する。すなわち、ゲイン誤差測定部131は、信号源104からの信号がカラム読み出し回路103を通ってデジタル信号に変換された際の、オフセットとゲインのばらつきを測定する。

0080

補正値計算部132は、ゲイン誤差測定部131が測定したゲインの誤差に基づいて、このゲインの誤差を補正するための補正値を計算する。具体的な補正値の計算例は後述する。記憶部133は、補正値計算部132が計算した補正値を記憶する。補正部134は、撮像時において、記憶部133に記憶されている補正値を用いて、カラム読み出し回路103から出力される信号を補正する。

0081

信号処理回路107は、このような構成を有することで、カラム読み出し回路103のアナログ特性に起因するノイズを低減させることが出来る。従って、本開示の実施の形態に係るCMOSイメージセンサ100は、信号処理回路107で補正処理を実行することで、カラム読み出し回路103のアナログ特性に起因するノイズを低減させた画像を生成することができる。

0082

本開示の実施の形態に係るCMOSイメージセンサ100は、所定のイベントの発生を検出したことに応じて信号処理回路107で補正処理を実行することができる。従って、信号処理回路107は、補正処理を実行した時点のCMOSイメージセンサ100の電圧値温度値などの動作環境に関する情報を保持しても良い。

0083

[1.2.CMOSイメージセンサの動作例]
続いて、本開示の実施の形態に係るCMOSイメージセンサ100の動作例を説明する。図7A、7Bは、本開示の実施の形態に係るCMOSイメージセンサ100の動作例を示す流れ図である。

0084

CMOSイメージセンサ100は、電源がオンされると所定の初期設定を実行し(ステップS101)、スタンバイ状態となる(ステップS102)。補正処理を実行する際には、CMOSイメージセンサ100は、まずは補正設定を実行する(ステップS103)。この補正設定は、例えば、信号源104から出力する信号の電圧の設定や、信号源104が複数の信号源からなる場合には使用する信号源の選択などでありうる。

0085

CMOSイメージセンサ100は、補正設定を実行すると、信号源104から出力される補正用のデータのAD変換をカラム読み出し回路103で実行する(ステップS104)。続いてCMOSイメージセンサ100は、カラム読み出し回路103から出力されるデジタル信号を用いてゲイン補正係数の計算を補正値計算部132で実行する(ステップS105)。このステップS105において、補正値計算部132は、オフセット補正用オフセット補正係数の計算を行っても良い。続いてCMOSイメージセンサ100は、計算した補正係数を記憶部133に格納する(ステップS106)。CMOSイメージセンサ100は、補正係数を記憶部133に格納すると、後述の撮像時の補正再実行の判定を経たかどうかを判断する(ステップS107)。補正再実行の判定を経ていなければ(ステップS107、No)、CMOSイメージセンサ100はスタンバイ状態となる(ステップS108)。このスタンバイ状態において、スイッチ部105は、画素部101からの出力をカラム読み出し回路103に出力するようにスイッチを切り替える。一方、補正再実行の判定を経ていれば(ステップS107、Yes)、CMOSイメージセンサ100はスタンバイ状態とならずに、次の処理に進む。

0086

ここで信号処理回路107による補正処理の例を示す。図8は、信号処理回路107による補正処理の例を示す説明図である。図8には、4つのADCの出力を補正する際の、信号処理回路107による補正処理が示されている。

0087

図8の左上のグラフに示したように、光量に対するデジタル値の変化は、アナログ回路の特性のばらつきにより、全てのADCで一様では無い。光量に対するデジタル値の変化が全てのADCで一様では無いことが、縦筋ノイズとなって現れることの原因となっている。

0088

そこで信号処理回路107は、光量に対するデジタル値の変化を、全てのADCで一様となるような補正処理を行う。例えば信号処理回路107は、図8の右上のグラフに示したように、まず全てのADCの出力に対し、光量が0の場合のデジタル値(オフセット値)を揃える。そして信号処理回路107は、図8の左下のグラフに示したように、全てのADCの出力に対し、ゲインの補正、すなわち傾きが同じになるような処理を行う。この時の傾きは、特定のADCの出力の傾きであってもよく、全てのADCの出力の傾きの平均値であってもよい。

0089

ゲインを補正することで全てのADCの特性、すなわち光量に対するデジタル値の変化が一致したが、一方で飽和点、すなわちデジタル値が上昇しなくなる光量値が揃っていない。この状態では、いわゆる飽和色が発生する。そこで信号処理回路107は、図8の右下のグラフに示したように、全てのADCの出力に対し飽和点を一致させるような処理を実行する。信号処理回路107は、この一連の処理により、全てのADCの特性を一致させることができる。

0090

なお、ここで説明した方法は信号処理回路107の動作の一例に過ぎず、図8の一番左のグラフに示した各ADCの特性を、一番右のグラフのように一致させる処理が行われるのであれば、信号処理回路107は様々な処理を行いうる。また、図8のグラフでは光量とデジタル値との関係を示したが、本開示は係る例に限定されるものではない。例えば、信号処理回路107は、光量に基づいて画素部101で生成される信号の電圧値とデジタル値との関係に基づいて、各ADCの特性を揃える処理を行っても良い。

0091

CMOSイメージセンサ100は、撮像時になると、まず補正処理を再実行すべきかどうか判断する(ステップS109)。補正処理を再実行すべきかどうかの判断基準としては、例えば電圧値が所定値以上変化した、温度が所定値以上変化した、前回補正処理を行ってから所定時間経過した、外部から補正を指示する信号が供給された、などでありうる。

0092

補正処理を再実行すべきであると判断すれば(ステップS109、Yes)、CMOSイメージセンサ100は、上記ステップS103の補正設定の処理に戻り、補正処理を再実行する。CMOSイメージセンサ100は、この撮像時の補正処理の再実行に関しては,スタンバイを経由せず撮像に戻ることが可能になる。一方、補正処理を再実行すべきでないと判断すれば(ステップS109、No)、CMOSイメージセンサ100は、カラム読み出し回路103によって画素部101からの出力を読み出し(ステップS110)、読み出されたデータに対して信号処理を行うとともに、補正処理によって求められた係数を用いたデジタル補正処理を信号処理回路107で実行する(ステップS111)。

0093

CMOSイメージセンサ100は、その後、撮像処理が終わったかどうかを判断し(ステップS112)、撮像処理が終わっていなければ(ステップS112、No)、ステップS109の補正処理を再実行すべきかどうかの判断に戻る。一方、撮像処理が終わっていれば(ステップS112、Yes)、CMOSイメージセンサ100は再びスタンバイモードに移行する(ステップS113)。また動作を終了すべきであれば、CMOSイメージセンサ100は所定の終了設定を実行し(ステップS114)、電源をオフにする。

0094

続いて、イベントの発生に基づいたCMOSイメージセンサ100による補正処理の実行例を説明する。図9は、本開示の実施の形態に係るCMOSイメージセンサ100の動作を時系列で示す説明図である。イベントとしてCMOSイメージセンサ100が起動すると、CMOSイメージセンサ100は、垂直同期信号Vsyncの出力タイミングで起動時の補正処理を実行する。この起動時の補正処理は、後述の起動後の補正処理に比べて長い時間を掛けて行われても良い。

0095

CMOSイメージセンサ100の起動後に、例えばCMOSイメージセンサ100の内部の電圧が所定値以上変化した場合、CMOSイメージセンサ100は、垂直同期信号Vsyncの出力タイミングで電圧変化に応じた補正処理を実行する。また例えばCMOSイメージセンサ100の内部の温度が所定値以上変化した場合、CMOSイメージセンサ100は、垂直同期信号Vsyncの出力タイミングで温度変化に応じた補正処理を実行する。この時の補正を「毎V補正」として、起動時の補正と区別しても良い。毎V補正の実行時間は、起動時の補正の実行時間より短くても良く、例えば1フレーム内で完結するような実行時間で有っても良い。

0096

また図9には、所定のフレーム数毎に毎V補正を実行する例や、温度が所定値以上変化した場合に毎V補正を実行する例が示されている。

0097

図10は、起動時の補正処理と毎V補正処理の例を示す説明図である。CMOSイメージセンサ100は、起動時の補正処理として、高い電圧値(補正用画像1)と低い電圧値(補正用画像2)のセットによる補正を複数回実行する。一方、CMOSイメージセンサ100は、毎V補正処理として、撮像処理中に実行される補正であることが想定されるので、高い電圧値(補正用画像1)と低い電圧値(補正用画像2)のセットによる補正を1回だけ実行する。具体的には、CMOSイメージセンサ100は、1フレーム内のブランク領域において補正を実行する。CMOSイメージセンサ100は、このように毎V補正処理を実行することで、以降のフレームの画像に対してノイズを低減させた画像を精製することが出来る。

0098

図3Aには、信号源104として任意の電圧を出力できるDACを備えた例を示しているが、本開示は係る例に限定されるものでは無く、信号源104は、所定の電圧の信号を出力する複数の電圧源で構成されても良い。図11は、起動時の補正処理と毎V補正処理の例を示す説明図である。図11には、所定の電圧の信号を出力する2つの電圧源が信号源104として構成されている例が示されている。補正処理時には、スイッチ部105を切り替えて、各電圧源からの信号を比較器200に出力する。少なくとも2つの電圧源からの信号が比較器200に供給されれば、図8に示したような光量とデジタル値の関係の傾きを把握できる。従って信号処理回路107は、補正処理時に比較器200から出力されるデジタル信号に基づいて、比較器200のアナログ特性のばらつきを補正することができる。

0099

図5に示した比較器についても同様に、所定の電圧の信号を出力する複数の電圧源で構成される信号源104が接続されても良い。図12は、比較器の構成例を示す説明図であり、図12には、所定の電圧の信号を出力する2つの電圧源が信号源104として構成されている例が示されている。

0100

本実施形態のCMOSイメージセンサ100は、カラム読み出し回路103に備えられるADCに、逐次比較型(Successive Approximation Register;SAR)ADCを用いることもできる。そして本実施形態のCMOSイメージセンサ100は、カラム読み出し回路103に、SAR ADCを用いた場合であっても、比較器のアナログ特性のばらつきを補正することができる。

0101

図13は、カラム読み出し回路103に備えられるSARADCの構成例を示す説明図であり、図13には、任意の電圧を出力できるDACが信号源104として構成されている例が示されている。そして図13に示したADCは、SAR ADCを用いている。図13に示したADCは、スイッチ部171、キャパシタアレイ172、比較器173、およびSARロジック回路174を備える。

0102

図14は、カラム読み出し回路103に備えられるSARADCの構成例を示す説明図であり、図14には、所定の電圧の信号を出力する2つの電圧源が信号源104として構成されている例が示されている。そして図14に示したADCは、SAR ADCを用いており、その構成は図13に示したものと同様である。もちろん、なお、カラム読み出し回路103に備えられるSAR ADCの構成は、図13図14に示したものに限定されるものでは無い。

0103

本実施形態に係るCMOSイメージセンサ100は、画素部101で光電変換されたデータを、列単位ではなく、画素部101からエリア単位で読み出すような構成を有していても良い。図15は、本開示の実施形態に係るCMOSイメージセンサ100の構成例を示す説明図である。図15に示したのは、画素部101の隣接し合う複数の画素を1つのグループとして、そのグループ単位でデータを読み出す読み出し回路103を備えた構成を備える、CMOSイメージセンサ100の構成例である。図15に示したのは、複数の画素からなる画素グループからの信号を画素部101から読み出し回路103に出力し、読み出し回路103は画素グループ単位で、画素部101からの信号または信号源104からの信号を読み出し、信号処理回路107に出力する構成である。図15には、例として、画素グループA1からの信号を読み出す読み出し回路A1、画素グループA2からの信号を読み出す読み出し回路A2、画素グループB1からの信号を読み出す読み出し回路B1、画素グループB2からの信号を読み出す読み出し回路B2が、それぞれ読み出し回路103に示されている。このような構成であっても、スイッチ部105によって、画素部101からの出力または信号源104からの出力のいずれかをカラム読み出し回路103に供給することができる。

0104

<2.積層型の固体撮像装置の構成例>
図16は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。

0105

図16のAは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置23010は、図16のAに示すように、1枚のダイ(半導体基板)23011を有する。このダイ23011には、画素がアレイ状に配置された画素領域23012と、画素の駆動その他の各種の制御を行う制御回路23013と、信号処理するためのロジック回路23014とが搭載されている。

0106

図16のB及びCは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置23020は、図16のB及びCに示すように、センサダイ23021とロジックダイ23024との2枚のダイが積層され、電気的に接続されて、1つの半導体チップとして構成されている。

0107

図16のBでは、センサダイ23021には、画素領域23012と制御回路23013が搭載され、ロジックダイ23024には、信号処理を行う信号処理回路を含むロジック回路23014が搭載されている。

0108

図16のCでは、センサダイ23021には、画素領域23012が搭載され、ロジックダイ23024には、制御回路23013及びロジック回路23014が搭載されている。

0109

図17は、積層型の固体撮像装置23020の第1の構成例を示す断面図である。

0110

センサダイ23021には、画素領域23012となる画素を構成するPD(フォトダイオード)や、FD(フローティングディフュージョン)、Tr(MOSFET)、及び、制御回路23013となるTr等が形成される。さらに、センサダイ23021には、複数層、本例では3層の配線23110を有する配線層23101が形成される。なお、制御回路23013(となるTr)は、センサダイ23021ではなく、ロジックダイ23024に構成することができる。

0111

ロジックダイ23024には、ロジック回路23014を構成するTrが形成される。さらに、ロジックダイ23024には、複数層、本例では3層の配線23170を有する配線層23161が形成される。また、ロジックダイ23024には、内壁面絶縁膜23172が形成された接続孔23171が形成され、接続孔23171内には、配線23170等と接続される接続導体23173が埋め込まれる。

0112

センサダイ23021とロジックダイ23024とは、互いの配線層23101及び23161が向き合うように貼り合わされ、これにより、センサダイ23021とロジックダイ23024とが積層された積層型の固体撮像装置23020が構成されている。センサダイ23021とロジックダイ23024とが貼り合わされる面には、保護膜等の膜23191が形成されている。

0113

センサダイ23021には、センサダイ23021の裏面側(PDに光が入射する側)(上側)からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達する接続孔23111が形成される。さらに、センサダイ23021には、接続孔23111に近接して、センサダイ23021の裏面側から1層目の配線23110に達する接続孔23121が形成される。接続孔23111の内壁面には、絶縁膜23112が形成され、接続孔23121の内壁面には、絶縁膜23122が形成される。そして、接続孔23111及び23121内には、接続導体23113及び23123がそれぞれ埋め込まれる。接続導体23113と接続導体23123とは、センサダイ23021の裏面側で電気的に接続され、これにより、センサダイ23021とロジックダイ23024とが、配線層23101、接続孔23121、接続孔23111、及び、配線層23161を介して、電気的に接続される。

0114

図18は、積層型の固体撮像装置23020の第2の構成例を示す断面図である。

0115

固体撮像装置23020の第2の構成例では、センサダイ23021に形成する1つの接続孔23211によって、センサダイ23021(の配線層23101(の配線23110))と、ロジックダイ23024(の配線層23161(の配線23170))とが電気的に接続される。

0116

すなわち、図18では、接続孔23211が、センサダイ23021の裏面側からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達し、且つ、センサダイ23021の最上層の配線23110に達するように形成される。接続孔23211の内壁面には、絶縁膜23212が形成され、接続孔23211内には、接続導体23213が埋め込まれる。上述の図17では、2つの接続孔23111及び23121によって、センサダイ23021とロジックダイ23024とが電気的に接続されるが、図18では、1つの接続孔23211によって、センサダイ23021とロジックダイ23024とが電気的に接続される。

0117

図19は、積層型の固体撮像装置23020の第3の構成例を示す断面図である。

0118

図19の固体撮像装置23020は、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されていない点で、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されている図17の場合と異なる。

0119

図19の固体撮像装置23020は、配線23110及び23170が直接接触するように、センサダイ23021とロジックダイ23024とを重ね合わせ、所要加重をかけながら加熱し、配線23110及び23170を直接接合することで構成される。

0120

図20は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

0121

図20では、固体撮像装置23401は、センサダイ23411と、ロジックダイ23412と、メモリダイ23413との3枚のダイが積層された3層の積層構造になっている。

0122

メモリダイ23413は、例えば、ロジックダイ23412で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。

0123

図20では、センサダイ23411の下に、ロジックダイ23412及びメモリダイ23413が、その順番で積層されているが、ロジックダイ23412及びメモリダイ23413は、逆順、すなわち、メモリダイ23413及びロジックダイ23412の順番で、センサダイ23411の下に積層することができる。

0124

なお、図20では、センサダイ23411には、画素の光電変換部となるPDや、画素Trのソース/ドレイン領域が形成されている。

0125

PDの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース/ドレイン領域により画素Tr23421、画素Tr23422が形成されている。

0126

PDに隣接する画素Tr23421が転送Trであり、その画素Tr23421を構成する対のソース/ドレイン領域の一方がFDになっている。

0127

また、センサダイ23411には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Tr23421、及び、画素Tr23422に接続する接続導体23431が形成されている。

0128

さらに、センサダイ23411には、各接続導体23431に接続する複数層の配線23432を有する配線層23433が形成されている。

0129

また、センサダイ23411の配線層23433の最下層には、外部接続用電極となるアルミパッド23434が形成されている。すなわち、センサダイ23411では、配線23432よりもロジックダイ23412との接着面23440に近い位置にアルミパッド23434が形成されている。アルミパッド23434は、外部との信号の入出力に係る配線の一端として用いられる。

0130

さらに、センサダイ23411には、ロジックダイ23412との電気的接続に用いられるコンタクト23441が形成されている。コンタクト23441は、ロジックダイ23412のコンタクト23451に接続されるとともに、センサダイ23411のアルミパッド23442にも接続されている。

0131

そして、センサダイ23411には、センサダイ23411の裏面側(上側)からアルミパッド23442に達するようにパッド孔23443が形成されている。

0132

本開示に係る技術は、以上のような固体撮像装置に適用することができる。

0133

例えば、本開示の実施の形態に係るCMOSイメージセンサ100は、図16のBやCで示したように積層型の固体撮像装置として作製されうる。その場合、例えば、画素部101をセンサダイ23021に備え、垂直走査回路102、カラム読み出し回路103、信号源104、スイッチ部105、基準電圧生成部106、信号処理回路107、およびイベント制御部108をロジックダイ23024に設けてもよい。

0134

本開示に係る技術は、デジタルカメラデジタルスチルカメラ携帯電話タブレット型端末パーソナルコンピュータ等に設けられる撮像装置に適用されうる。また本開示に係る技術は、自動車電気自動車ハイブリッド電気自動車自動二輪車自転車パーソナルモビリティ飛行機ドローン船舶ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。そのような装置に本開示に係る技術が適用されることで、撮像装置の消費電力を低減させることができるとともに、カラム読み出し回路のアナログ特性に起因するノイズを低減させた画像を生成することが可能となる。

0135

図21は、本開示の実施の形態に係るCMOSイメージセンサ100を適用した電子機器500の構成例を示す説明図である。

0136

電子機器500は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。

0137

図21において、電子機器500は、レンズ501、撮像素子502、DSP回路503、フレームメモリ504、表示部505、記録部506、操作部507、及び、電源部508を備える。また、電子機器500において、DSP回路503、フレームメモリ504、表示部505、記録部506、操作部507、及び、電源部508は、バスライン509を介して相互に接続されている。

0138

そして、撮像素子502として、図1のCMOSイメージセンサ100を適用することができる。

0139

DSP回路503は、撮像素子502から供給される信号を処理する信号処理回路である。DSP回路503は、撮像素子502からの信号を処理して得られる画像データを出力する。フレームメモリ504は、DSP回路503により処理された画像データを、フレーム単位で一時的に保持する。

0140

表示部505は、例えば、液晶パネル有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、撮像素子502で撮像された動画又は静止画を表示する。記録部506は、撮像素子502で撮像された動画又は静止画の画像データを、半導体メモリハードディスク等の記録媒体に記録する。

0141

操作部507は、ユーザによる操作に従い、電子機器500が有する各種の機能についての操作指令を出力する。電源部508は、DSP回路503、フレームメモリ504、表示部505、記録部506、及び、操作部507の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

0142

<3.まとめ>
以上説明したように本開示の実施の形態によれば、カラム読み出し回路のアナログ特性に起因するノイズを低減させた画像を生成することが可能なCMOSイメージセンサ100を提供することができる。

0143

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

0144

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

0145

なお、以下のような構成も本開示の技術的範囲に属する。
(1)
光電変換により画素信号を出力する画素を複数有する画素アレイと、
所定の信号を出力する信号出力部と、
前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、
を備える、撮像素子。
(2)
所定の条件を満たした場合に前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える制御を行う制御部を備える、前記(1)に記載の撮像素子。
(3)
前記制御部は、所定の周期で前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、前記(2)に記載の撮像素子。
(4)
前記制御部は、所定の温度変化の検出に応じて前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、前記(2)または(3)に記載の撮像素子。
(5)
前記制御部は、所定の電圧変化の検出に応じて前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える、前記(2)または(3)に記載の撮像素子。
(6)
前記信号出力部は、任意の電圧値の信号を出力する、前記(1)〜(5)のいずれかに記載の撮像素子。
(7)
前記信号出力部は、少なくとも2つの電圧値の信号を切り替えて出力する、前記(1)〜(5)のいずれかに記載の撮像素子。
(8)
前記AD変換処理部は、前記画素信号および前記画素信号と逆方向に線形に変化する参照信号を加算した信号による第1の電圧と、基準となる第2の電圧とを比較した結果に基づいて、前記画素信号をデジタル信号に変換する、前記(1)〜(7)のいずれかに記載の撮像素子。
(9)
前記AD変換処理部は、前記第1の電圧と前記第2の電圧とを比較し、比較結果を示す出力信号を出力する比較器を備える、前記(8)に記載の撮像素子。
(10)
前記AD変換処理部からの出力に対する信号処理を実行する信号処理回路をさらに備える、前記(9)に記載の撮像素子。
(11)
前記信号処理回路は、前記スイッチ部が前記信号出力部からの出力を前記AD変換処理部へ出力する状態において、複数の前記AD変換処理部からの出力について光量とデジタル値との関係を揃えるための補正値を算出する信号処理を実行する、前記(10)に記載の撮像素子。
(12)
前記信号処理回路は、前記スイッチ部が前記画素アレイからの出力を前記AD変換処理部へ出力する状態において、前記補正値を用いて前記AD変換処理部からの出力に対する補正処理を行う、前記(11)に記載の撮像素子。
(13)
前記AD変換処理部は、少なくとも一つの比較器を有し、前記比較器は第一の差動トランジスタと第二の差動トランジスタを備える、前記(1)〜(12)のいずれかに記載の撮像素子。
(14)
前記第一の差動トランジスタは参照信号が入力され、前記第二の差動トランジスタは前記スイッチ部を介して前記信号出力部からの出力、または前記画素信号に基づく出力を選択的に入力される、前記(13)に記載の撮像素子。
(15)
前記第一の差動トランジスタは参照電圧に接続され、前記第二の差動トランジスタは第一の容量および第二の容量に接続されている、前記(13)または(14)に記載の撮像素子。
(16)
前記第一の容量は参照信号が入力され、前記第二の容量はスイッチを介して前記画素信号に基づく出力、または前記信号出力部からの出力を選択的に入力される、前記(15)に記載の撮像素子。
(17)
前記参照電圧は、グランド電圧である、前記(16)に記載の撮像素子。
(18)
光電変換により画素信号を出力する画素を複数有する画素アレイと、
所定の信号を出力する信号出力部と、
前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、
を備える、撮像素子において、
所定の条件を満たした場合に前記信号出力部からの出力を前記AD変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法。
(19)
撮像素子と、
前記撮像素子から出力される信号を処理する処理部と、
を備え、
前記撮像素子は、
光電変換により画素信号を出力する画素を複数有する画素アレイと、
所定の信号を出力する信号出力部と、
前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
前記スイッチ部からの出力を用いてAD変換を実行するAD変換処理部と、
を備える、電子機器。

0146

100 :CMOSイメージセンサ
109 :画素駆動線
110 :垂直信号線
121 :比較器
122 :カウンタ
123 :ラッチ
150 :画素
151 :フォトダイオード
152 :転送トランジスタ
154 :増幅トランジスタ
155 :選択トランジスタ
156 :リセットトランジスタ
157 :定電流源
171 :スイッチ部
172 :キャパシタアレイ
173 :比較器
174 :SARロジック回路
200 :比較器
201 :差動アンプ

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