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図面 (16)

課題

アナログデータの演算処理を実行できる半導体装置回路規模を小さく抑える。

解決手段

半導体装置10において、メモリセルMC[i、j]は、第1のアナログデータに応じた第1の電流を生成する機能と、第1のアナログデータ及び第2のアナログデータに応じた第2の電流を生成する機能と、を有する。参照用メモリセルMCR[i]は、参照データに応じた参照電流を生成する機能を有する。第1の回路は、第1の電流が参照電流より小さい場合に、第1の電流と参照電流との差分に応じた第3の電流を生成し、第3の電流を保持する。第2の回路は、第1の電流が参照電流より大きい場合に、第1の電流と参照電流との差分に応じた第4の電流を生成し、第4の電流を保持する。第1の回路又は第2の回路14は、第2の電流と第3の電流又は第4の電流とから、第3のアナログデータに応じた第5の電流を生成する。

概要

背景

アナログデータをデジタルデータに変換してから演算処理を行うと、膨大な量の演算処理
を実行する必要があり、演算処理に要する時間を抑えることが難しい。そこで、ニューロ
ンを基本的な素子とする脳において実行されるアナログデータの情報処理と同様に、アナ
ログデータをデジタルデータに変換することなく、演算処理を行う各種の方法が提案され
ている。

下記の特許文献1には、独立した非線形変換演算重み付け演算とを同時に実行すること
ができる演算回路について開示されている。

概要

アナログデータの演算処理を実行できる半導体装置回路規模を小さく抑える。半導体装置10において、メモリセルMC[i、j]は、第1のアナログデータに応じた第1の電流を生成する機能と、第1のアナログデータ及び第2のアナログデータに応じた第2の電流を生成する機能と、を有する。参照用メモリセルMCR[i]は、参照データに応じた参照電流を生成する機能を有する。第1の回路は、第1の電流が参照電流より小さい場合に、第1の電流と参照電流との差分に応じた第3の電流を生成し、第3の電流を保持する。第2の回路は、第1の電流が参照電流より大きい場合に、第1の電流と参照電流との差分に応じた第4の電流を生成し、第4の電流を保持する。第1の回路又は第2の回路14は、第2の電流と第3の電流又は第4の電流とから、第3のアナログデータに応じた第5の電流を生成する。

目的

本発明の一態様は、アナログデータの演算処理を実行
できる半導体装置の回路規模を小さく抑えることを課題の一つとする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

積和演算を行うことができる半導体装置であって、第1のトランジスタ及び第2のトランジスタを有するメモリセルと、第3のトランジスタ及び第4のトランジスタを有する参照メモリセルと、第5のトランジスタ及び第6のトランジスタを有する電流源回路と、を有し、前記第1のトランジスタのソース及びドレインの一方は、第1の配線を介して、前記第5のトランジスタのソース及びドレインの一方と電気的に接続され、前記第1のトランジスタのゲートは、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、第2の配線を介して、前記第6のトランジスタのソース及びドレインの一方と電気的に接続され、前記第3のトランジスタのゲートは、前記第4のトランジスタのソース及びドレインの一方と電気的に接続されている、半導体装置。

請求項2

積和演算を行うことができる半導体装置であって、第1のトランジスタ及び第2のトランジスタを有するメモリセルと、第3のトランジスタ及び第4のトランジスタを有する参照メモリセルと、第5のトランジスタ及び第6のトランジスタを有する電流源回路と、を有し、前記第1のトランジスタのソース及びドレインの一方は、第1の配線を介して、前記第5のトランジスタのソース及びドレインの一方と電気的に接続され、前記第1のトランジスタのゲートは、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、第2の配線を介して、前記第6のトランジスタのソース及びドレインの一方と電気的に接続され、前記第3のトランジスタのゲートは、前記第4のトランジスタのソース及びドレインの一方と電気的に接続され、前記第2のトランジスタ及び前記第4のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する、半導体装置。

請求項3

請求項1又は2において、前記メモリセルは、第1の容量素子を有し、前記参照メモリセルは、第2の容量素子を有し、前記第1の容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続され、前記第2の容量素子の一方の電極は、前記第3のトランジスタのゲート電気的に接続されている、半導体装置。

請求項4

請求項1乃至3のいずれか一において、前記メモリセルは、第1のアナログデータに対応する第1の電流を生成する機能と、前記第1のアナログデータ及び第2のアナログデータに対応する第2の電流を生成する機能と、を有し、前記参照メモリセルは、参照データに対応する電流を生成する機能を有する、半導体装置。

請求項5

請求項1乃至4のいずれか一において、第3の電流を生成する機能を有する第1の回路と、第4の電流を生成する機能を有する第2の回路と、を有し、前記第1の回路及び前記第2の回路のいずれか一方は、第5の電流を生成する機能を有する、半導体装置。

技術分野

0001

本発明の一態様は、アナログデータを扱う演算処理回路などの半導体装置に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジション
オブマター)に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置液晶表示装置発光装置照明
置、蓄電装置記憶装置、それらの駆動方法、または、それらの製造方法、を一例として
挙げることができる。

背景技術

0003

アナログデータをデジタルデータに変換してから演算処理を行うと、膨大な量の演算処理
を実行する必要があり、演算処理に要する時間を抑えることが難しい。そこで、ニューロ
ンを基本的な素子とする脳において実行されるアナログデータの情報処理と同様に、アナ
ログデータをデジタルデータに変換することなく、演算処理を行う各種の方法が提案され
ている。

0004

下記の特許文献1には、独立した非線形変換演算重み付け演算とを同時に実行すること
ができる演算回路について開示されている。

先行技術

0005

特開2004−110421号公報

発明が解決しようとする課題

0006

積和演算処理デジタル回路において多く使用される演算処理である。アナログデータの
積和演算処理をデジタル回路で実行する場合、具体的には、複数の第1のデジタルデータ
と、複数の第1のデジタルデータに各々対応する複数の第2のデジタルデータとの乗算
積演算回路にて実行し、得られた結果に相当する複数の第3のデジタルデータをデジタル
メモリに格納する。次いで、上記デジタルメモリから複数の第3のデジタルデータを逐次
読み出し、複数の第3のデジタルデータの加算加算回路にて実行することで、積和演算
処理の結果を得ることができる。すなわち、デジタル回路で実行される積和演算処理では
、デジタルメモリからの第3のデジタルデータ読み出し及びデジタルメモリへのデータ格
納を頻繁に行う必要が生じるため、デジタルメモリへのアクセスに要する速度が演算処理
の速度を決めることになる。また、積演算回路や加算回路をデジタル回路に複数設けるこ
とで演算処理に要する時間を短縮することもできるが、この場合、デジタル回路の消費
力を抑えることが難しくなる。

0007

上述したような技術的背景のもと、本発明の一態様は、アナログデータの演算処理を実行
できる半導体装置の回路規模を小さく抑えることを課題の一つとする。或いは、本発明の
一態様は、アナログデータの演算処理に要する時間を抑えることができる半導体装置の提
供を課題の一つとする。或いは、本発明の一態様は、アナログデータの演算処理を実行で
きる半導体装置の低消費電力化を実現することを課題の一つとする。

0008

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0009

上記課題に鑑み、本発明の一態様に係る半導体装置は、メモリセルと、参照用メモリセル
と、第1の回路と、第2の回路と、を有し、上記メモリセルは、第1のアナログデータに
応じた第1の電流を生成する機能と、上記第1のアナログデータ及び第2のアナログデー
タに応じた第2の電流を生成する機能と、を有し、上記参照用メモリセルは、参照データ
に応じた参照電流を生成する機能を有し、上記第1の回路は、上記第1の電流が上記参照
電流より小さい場合に上記第1の電流と上記参照電流との差分に応じた第3の電流を生成
する機能と、上記第3の電流を保持する機能と、を有し、上記第2の回路は、上記第1の
電流が上記参照電流より大きい場合に上記第1の電流と上記参照電流との差分に応じた第
4の電流を生成する機能と、上記第4の電流を保持する機能と、を有し、上記第1の回路
または上記第2の回路は、上記第2の電流と上記第3の電流または上記第4の電流とから
、第3のアナログデータに応じた第5の電流を生成する機能を有することを特徴とする。

0010

上記課題に鑑み、本発明の一態様に係る半導体装置は、第1のメモリセルと、第2のメモ
セルと、第1の参照用メモリセルと、第2の参照用メモリセルと、第1の回路と、第2
の回路と、を有し、上記第1のメモリセルは、第1のアナログデータに応じた第1の電流
を生成する機能と、上記第1のアナログデータ及び第2のアナログデータに応じた第2の
電流を生成する機能と、を有し、上記第2のメモリセルは、第3のアナログデータに応じ
た第3の電流を生成する機能と、上記第3のアナログデータ及び第4のアナログデータに
応じた第4の電流を生成する機能と、を有し、上記第1の参照用メモリセルは、参照デー
タに応じた第1の参照電流を生成する機能を有し、上記第2の参照用メモリセルは、上記
参照データに応じた第2の参照電流を生成する機能を有し、上記第1の回路は、上記第1
の電流及び上記第3の電流の和が上記第1の参照電流及び上記第2の参照電流の和より小
さい場合に上記第1の電流及び上記第3の電流の和と上記第1の参照電流及び上記第2の
参照電流の和との差分に応じた第5の電流を生成する機能と、上記第5の電流を保持する
機能と、を有し、上記第2の回路は、上記第1の電流及び上記第3の電流の和が上記第1
の参照電流及び上記第2の参照電流の和より大きい場合に上記第1の電流及び上記第3の
電流の和と上記第1の参照電流及び上記第2の参照電流の和との差分に応じた第6の電流
を生成する機能と、上記第6の電流を保持する機能と、を有し、上記第1の回路または上
記第2の回路は、上記第2の電流及び上記第4の電流の和と上記第5の電流または上記第
6の電流とから、第5のアナログデータに応じた第7の電流を生成する機能を有すること
を特徴とする。

発明の効果

0011

本発明の一態様により、アナログデータの演算処理を実行できる半導体装置の回路規模を
小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理
に要する時間を抑えることができる半導体装置を提供することができる。或いは、本発明
の一態様により、アナログデータの演算処理を実行できる半導体装置の低消費電力化を実
現することができる。

0012

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、こ
れらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0013

半導体装置の構成を示す図。
記憶回路参照用記憶回路の具体的な構成を示す図。
メモリセルMCとメモリセルMCRとの具体的な回路構成接続関係とを示す図。
回路13と回路14と電流源回路の具体的な構成を示す図。
タイミングチャート
回路13と回路14と電流源回路とスイッチとの具体的な接続関係を示す図。
電流電圧変換回路の構成を示す図。
駆動回路の構成を示す図。
半導体装置の構成を示す図。
トランジスタの構造を示す図。
エネルギーバンド構造の模式図。
半導体装置の断面構造を示す図。
チップモジュールの図。
PLDの構成を示す図。
電子機器の図。

実施例

0014

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0015

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。

0016

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。

0017

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するも
のであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブ
ロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの
回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで
行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

0018

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子
トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置
び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している
場合がある。

0019

また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合
は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合
と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。X、Yは、対象物(例えば、装置、素子、回路、配線電極端子導電膜、層、な
ど)であるとする。

0020

トランジスタは、ゲートソース、およびドレインと呼ばれる3つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソー
スまたはドレインとして機能する2つの入出力ノードは、トランジスタの型及び各端子に
与えられる電位高低によって、一方がソースとなり他方がドレインとなる。このため、
本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるもの
とする。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場
合がある。

0021

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。

0022

電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、0
Vを意味しない場合もある。

0023

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。

0024

本明細書等において、“第1”、“第2”、“第3”という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。

0025

(実施の形態1)
本発明の一態様に係る半導体装置10の構成の一例を図1に示す。図1に示す半導体装置
10は、記憶回路11(MEM)と、参照用記憶回路12(RMEM)と、回路13と、
回路14と、を有する。半導体装置10は、さらに電流源回路15(CREF)を有して
いても良い。

0026

記憶回路11(MEM)は、メモリセルMC[i、j]、メモリセルMC[i+1、j]
で例示されるメモリセルMCを有する。また、各メモリセルMCは、入力された電位を電
流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトラン
スタなどの能動素子を用いることができる。図1では、各メモリセルMCがトランジスタ
Tr1を有する場合を例示している。

0027

そして、メモリセルMCには、配線WD[j]で例示される配線WDから第1のアナログ
電位が入力される。第1のアナログ電位は第1のアナログデータに対応する。そして、メ
モリセルMCは、第1のアナログ電位に応じた第1のアナログ電流を生成する機能を有す
る。具体的には、トランジスタTr1のゲートに第1のアナログ電位を供給したときに得
られるトランジスタTr1のドレイン電流を、第1のアナログ電流とすることができる。
なお、以下、メモリセルMC[i、j]に流れる電流をI[i、j]とし、メモリセルM
C[i+1、j]に流れる電流をI[i+1、j]とする。

0028

なお、トランジスタTr1が飽和領域で動作する場合、そのドレイン電流はソースとドレ
イン間の電圧に依存せず、ゲート電圧閾値電圧の差分によって制御される。よって、ト
ランジスタTr1は飽和領域で動作させることが望ましい。トランジスタTr1を飽和領
域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作
する範囲の電圧に適切に設定されているものとする。

0029

具体的に、図1に示す半導体装置10では、メモリセルMC[i、j]に配線WD[j]
から第1のアナログ電位Vx[i、j]、または第1のアナログ電位Vx[i、j]に応
じた電位が入力される。メモリセルMC[i、j]は、第1のアナログ電位Vx[i、j
]に応じた第1のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセ
ルMC[i、j]の電流I[i、j]は、第1のアナログ電流に相当する。

0030

また、具体的に、図1に示す半導体装置10では、メモリセルMC[i+1、j]に配線
WD[j]から第1のアナログ電位Vx[i+1、j]、または第1のアナログ電位Vx
[i+1、j]に応じた電位が入力される。メモリセルMC[i+1、j]は、第1のア
ナログ電位Vx[i+1、j]に応じた第1のアナログ電流を生成する機能を有する。す
なわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j]は、第1のア
ナログ電流に相当する。

0031

そして、メモリセルMCは、第1のアナログ電位を保持する機能を有する。すなわち、メ
モリセルMCは、第1のアナログ電位を保持することで、第1のアナログ電位に応じた第
1のアナログ電流を保持する機能を有すると言える。

0032

また、メモリセルMCには、配線RW[i]、配線RW[i+1]で例示される配線RW
から第2のアナログ電位が入力される。第2のアナログ電位は第2のアナログデータに対
応する。メモリセルMCは、既に保持されている第1のアナログ電位に、第2のアナログ
電位、或いは第2のアナログ電位に応じた電位を加算する機能と、加算することで得られ
る第3のアナログ電位を保持する機能とを有する。そして、メモリセルMCは、第3のア
ナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、メモリセル
MCは、第3のアナログ電位を保持することで、第3のアナログ電位に応じた第2のアナ
ログ電流を保持する機能を有すると言える。

0033

具体的に、図1に示す半導体装置10では、メモリセルMC[i、j]に配線RW[i]
から第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMC[i、j
]は、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i、j]に応じ
た、第3のアナログ電位を保持する機能を有する。そして、メモリセルMC[i、j]は
、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、
この場合、メモリセルMC[i、j]の電流I[i、j]は、第2のアナログ電流に相当
する。

0034

また、図1に示す半導体装置10では、メモリセルMC[i+1、j]に配線RW[i+
1]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMC
[i+1、j]は、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw
[i+1、j]に応じた第3のアナログ電位を保持する機能を有する。そして、メモリセ
ルMC[i+1、j]は、第3のアナログ電位に応じた第2のアナログ電流を生成する機
能を有する。すなわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j
]は、第2のアナログ電流に相当する。

0035

そして、電流I[i、j]は、メモリセルMC[i、j]を介して配線BL[j]と配線
VR[j]の間を流れる。電流I[i+1、j]は、メモリセルMC[i+1、j]を介
して配線BL[j]と配線VR[j]の間を流れる。よって、電流I[i、j]と電流I
[i+1、j]との和に相当する電流I[j]が、メモリセルMC[i、j]及びメモリ
セルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れることとな
る。

0036

参照用記憶回路12(RMEM)は、メモリセルMCR[i]、メモリセルMCR[i+
1]で例示されるメモリセルMCRを有する。メモリセルMCRには、配線WDREFか
ら第1の参照電位VPRが入力される。そして、メモリセルMCRは、第1の参照電位V
PRに応じた第1の参照電流を生成する機能を有する。なお、以下、メモリセルMCR[
i]に流れる電流をIREF[i]とし、メモリセルMCR[i+1]に流れる電流をI
REF[i+1]とする。

0037

そして、具体的に、図1に示す半導体装置10では、メモリセルMCR[i]に配線WD
REFから第1の参照電位VPRが入力される。メモリセルMCR[i]は、第1の参照
電位VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモ
リセルMCR[i]の電流IREF[i]は、第1の参照電流に相当する。

0038

また、図1に示す半導体装置10では、メモリセルMCR[i+1]に配線WDREFか
ら第1の参照電位VPRが入力される。メモリセルMCR[i+1]は、第1の参照電位
VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモリセ
ルMCR[i+1]の電流IREF[i+1]は、第1の参照電流に相当する。

0039

そして、メモリセルMCRは、第1の参照電位VPRを保持する機能を有する。すなわち
、メモリセルMCRは、第1の参照電位VPRを保持することで、第1の参照電位VPR
に応じた第1の参照電流を保持する機能を有すると言える。

0040

また、メモリセルMCRには、配線RW[i]、配線RW[i+1]で例示される配線R
Wから第2のアナログ電位が入力される。メモリセルMCRは、既に保持されている第1
の参照電位VPRに、第2のアナログ電位、或いは第2のアナログ電位に応じた電位を加
算する機能と、加算することで得られる第2の参照電位を保持する機能を有する。そして
、メモリセルMCRは、第2の参照電位に応じた第2の参照電流を生成する機能を有する
。すなわち、メモリセルMCRは、第2の参照電位を保持することで、第2の参照電位に
応じた第2の参照電流を保持する機能を有すると言える。

0041

具体的に、図1に示す半導体装置10では、メモリセルMCR[i]に配線RW[i]か
ら第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMCR[i]は
、第1の参照電位VPR及び第2のアナログ電位Vw[i、j]に応じた第2の参照電位
を保持する機能を有する。そして、メモリセルMCR[i]は、第2の参照電位に応じた
第2の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i]
の電流IREF[i]は、第2の参照電流に相当する。

0042

また、図1に示す半導体装置10では、メモリセルMCR[i+1]に配線RW[i+1
]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMCR
[i+1]は、第1の参照電位VPR及び第2のアナログ電位Vw[i+1、j]に応じ
た第2の参照電位を保持する機能を有する。そして、メモリセルMCR[i+1]は、第
2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、この場合、メ
モリセルMCR[i+1]の電流IREF[i+1]は、第2の参照電流に相当する。

0043

そして、電流IREF[i]は、メモリセルMCR[i]を介して配線BLREFと配線
VRREFの間を流れる。電流IREF[i+1]は、メモリセルMCR[i+1]を介
して配線BLREFと配線VRREFの間を流れる。よって、電流IREF[i]と電流
IREF[i+1]との和に相当する電流IREFが、メモリセルMCR[i]及びメモ
リセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れることとな
る。

0044

電流源回路15は、配線BLREFに流れる電流IREFと同じ値の電流、もしくは電流
IREFに対応する電流を、配線BLに供給する機能を有する。そして、後述するオフ
ットの電流を設定する際には、メモリセルMC[i、j]及びメモリセルMC[i+1、
j]を介して配線BL[j]と配線VR[j]の間を流れる電流I[j]が、メモリセル
MCR[i]及びメモリセルMCR[i+1]を介して配線BLREFと配線VRREF
の間を流れる電流IREFと異なる場合、差分の電流は回路13または回路14に流れる
。回路13は電流ソース回路としての機能を有し、回路14は電流シンク回路としての機
能を有する。

0045

具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は、電流I[j]と
電流IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路13
は、生成した電流ΔI[j]を配線BL[j]に供給する機能を有する。すなわち、回路
13は、電流ΔI[j]を保持する機能を有すると言える。

0046

また、電流I[j]が電流IREFよりも小さい場合、回路14は、電流I[j]と電流
IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路14は、
生成した電流ΔI[j]の絶対値に相当する電流を配線BL[j]から引き込む機能を有
する。すなわち、回路14は、電流ΔI[j]を保持する機能を有すると言える。

0047

次いで、図1に示す半導体装置10の動作の一例について説明する。

0048

まず、メモリセルMC[i、j]に第1のアナログ電位に応じた電位を格納する。具体的
には、第1の参照電位VPRから第1のアナログ電位Vx[i、j]を差し引いた電位V
PR−Vx[i、j]が、配線WD[j]を介してメモリセルMC[i、j]に入力され
る。メモリセルMC[i、j]では、電位VPR−Vx[i、j]が保持される。また、
メモリセルMC[i、j]では、電位VPR−Vx[i、j]に応じた電流I[i、j]
が生成される。例えば第1の参照電位VPRは、接地電位よりも高いハイレベルの電位と
する。具体的には、接地電位よりも高く、電流源回路15に供給されるハイレベルの電位
DDと同程度か、それ以下の電位であることが望ましい。

0049

また、メモリセルMCR[i]に第1の参照電位VPRを格納する。具体的には、第1の
参照電位VPRが、配線WDREFを介してメモリセルMCR[i]に入力される。メモ
リセルMCR[i]では、第1の参照電位VPRが保持される。また、メモリセルMCR
[i]では、第1の参照電位VPRに応じた電流IREF[i]が生成される。

0050

また、メモリセルMC[i+1、j]に第1のアナログ電位に応じた電位を格納する。具
体的には、第1の参照電位VPRから第1のアナログ電位Vx[i+1、j]を差し引い
た電位VPR−Vx[i+1、j]が、配線WD[j]を介してメモリセルMC[i+1
、j]に入力される。メモリセルMC[i+1、j]では、電位VPR−Vx[i+1、
j]が保持される。また、メモリセルMC[i+1、j]では、電位VPR−Vx[i+
1、j]に応じた電流I[i+1、j]が生成される。

0051

また、メモリセルMCR[i+1]に第1の参照電位VPRを格納する。具体的には、第
1の参照電位VPRが、配線WDREFを介してメモリセルMCR[i+1]に入力され
る。メモリセルMCR[i+1]では、第1の参照電位VPRが保持される。また、メモ
リセルMCR[i+1]では、第1の参照電位VPRに応じた電流IREF[i+1]が
生成される。

0052

上記動作において、配線RW[i]及び配線RW[i+1]は基準電位とする。例えば、
基準電位として接地電位、接地電位よりも低いローレベルの電位VSSなどを用いること
ができる。或いは、基準電位として電位VSSと電位VDDの間の電位を用いると、第2
のアナログ電位Vwを正負にしても、配線RWの電位を接地電位よりも高くできるので信
号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるの
で好ましい。

0053

上記動作により、配線BL[j]には、配線BL[j]に電気的に接続されたメモリセル
MCにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図
1では、メモリセルMC[i、j]で生成される電流I[i、j]と、メモリセルMC[
i+1、j]で生成される電流I[i+1、j]とを合わせた電流I[j]が流れる。ま
た、上記動作により、配線BLREFには、配線BLREFに電気的に接続されたメモリ
セルMCRにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体
的に図1では、メモリセルMCR[i]で生成される電流IREF[i]と、メモリセル
MCR[i+1]で生成される電流IREF[i+1]とを合わせた電流IREFが流れ
る。

0054

次いで、配線RW[i]及び配線RW[i+1]の電位を基準電位としたまま、第1のア
ナログ電位を入力することによって得られる電流I[j]と第1の参照電位を入力するこ
とによって得られる電流IREFとの差分から得られるオフセットの電流Ioffset
[j]を、回路13または回路14において保持する。

0055

具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は電流Ioffse
t[j]を配線BL[j]に供給する。すなわち、回路13に流れる電流ICM[j]は
電流Ioffset[j]に相当することとなる。そして、当該電流ICM[j]の値は
回路13において保持される。また、電流I[j]が電流IREFよりも小さい場合、回
路14は電流Ioffset[j]を配線BL[j]から引き込む。すなわち、回路14
に流れる電流ICP[j]は電流Ioffset[j]に相当することとなる。そして、
当該電流ICP[j]の値は回路14において保持される。

0056

次いで、既にメモリセルMC[i、j]において保持されている第1のアナログ電位、ま
たは第1のアナログ電位に応じた電位に加算するように、第2のアナログ電位、または第
2のアナログ電位に応じた電位をメモリセルMC[i、j]に格納する。具体的には、配
線RW[i]の電位を基準電位に対してVw[i]だけ高い電位とすることで、第2のア
ナログ電位Vw[i]が、配線RW[i]を介してメモリセルMC[i、j]に入力され
る。メモリセルMC[i、j]では、電位VPR−Vx[i、j]+Vw[i]が保持さ
れる。また、メモリセルMC[i、j]では、電位VPR−Vx[i、j]+Vw[i]
に応じた電流I[i、j]が生成される。

0057

また、既にメモリセルMC[i+1、j]において保持されている第1のアナログ電位、
または第1のアナログ電位に応じた電位に加算するように、第2のアナログ電位、または
第2のアナログ電位に応じた電位をメモリセルMC[i+1、j]に格納する。具体的に
は、配線RW[i+1]の電位を基準電位に対してVw[i+1]だけ高い電位とするこ
とで、第2のアナログ電位Vw[i+1]が、配線RW[i+1]を介してメモリセルM
C[i+1、j]に入力される。メモリセルMC[i+1、j]では、電位VPR−Vx
[i+1、j]+Vw[i+1]が保持される。また、メモリセルMC[i+1、j]で
は、電位VPR−Vx[i+1、j]+Vw[i+1]に応じた電流I[i+1、j]が
生成される。

0058

なお、電位を電流に変換する素子として飽和領域で動作するトランジスタTr1を用いる
場合、配線RW[i]の電位がVw[i]であり、配線RW[i+1]の電位がVw[i
+1]であると仮定すると、メモリセルMC[i、j]が有するトランジスタTr1のド
レイン電流が電流I[i、j]に相当するので、第2のアナログ電流は以下の式1で表さ
れる。なお、kは係数、VthはトランジスタTr1の閾値電圧である。

0059

I[i、j]=k(Vw[i]−Vth+VPR−Vx[i、j])2 (式1)

0060

また、メモリセルMCR[i]が有するトランジスタTr1のドレイン電流が電流IRE
F[i]に相当するので、第2の参照電流は以下の式2で表される。

0061

IREF[i]=k(Vw[i]−Vth+VPR)2 (式2)

0062

そして、メモリセルMC[i、j]に流れる電流I[i、j]と、メモリセルMC[i+
1、j]に流れる電流I[i+1、j]の和に相当する電流I[j]は、I[j]=Σi
I[i、j]であり、メモリセルMCR[i]に流れる電流IREF[i]と、メモリセ
ルMCR[i+1]に流れる電流IREF[i+1]の和に相当する電流IREFは、I
REF=ΣiIREF[i]となり、その差分に相当する電流ΔI[j]は以下の式3で
表される。

0063

ΔI[j]=IREF−I[j]=ΣiIREF[i]−ΣiI[i、j] (式3

0064

式1、式2、式3から、電流ΔI[j]は以下の式4のように導き出される。

0065

ΔI[j]
=Σi{k(Vw[i]−Vth+VPR)2−k(Vw[i]−Vth+VPR−Vx
[i、j])2}
=2kΣi(Vw[i]・Vx[i、j])−2kΣi(Vth−VPR)・Vx[i、
j]−kΣiVx[i、j]2 (式4)

0066

式4において、2kΣi(Vw[i]・Vx[i、j])で示される項は、第1のアナロ
グ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位V
x[i+1、j]及び第2のアナログ電位Vw[i+1]の積と、の和に相当する。

0067

また、電流Ioffset[j]は、配線RWの電位を基準電位としたとき、すなわち第
2のアナログ電位Vw[i]を0、第2のアナログ電位Vw[i+1]を0としたときの
電流ΔI[j]とすると、式4から、以下の式5が導き出される。

0068

Ioffset[j]=−2kΣi(Vth−VPR)・Vx[i、j]−kΣiVx[
i、j]2 (式5)

0069

したがって、式3乃至式5から、第1のアナログデータと第2のアナログデータの積和
に相当する2kΣi(Vw[i]・Vx[i、j])は、以下の式6で表されることが分
かる。

0070

2kΣi(Vw[i]・Vx[i、j])=IREF−I[j]−Ioffset[j]
(式6)

0071

そして、メモリセルMCに流れる電流の和を電流I[j]、メモリセルMCRに流れる電
流の和を電流IREF、回路13または回路14に流れる電流を電流Ioffset[j
]とすると、配線RW[i]の電位をVw[i]、配線RW[i+1]の電位をVw[i
+1]としたときに配線BL[j]から流れ出る電流Iout[j]は、IREF−I[
j]−Ioffset[j]で表される。式6から、電流Iout[j]は、2kΣi(
Vw[i]・Vx[i、j])であり、第1のアナログ電位Vx[i、j]及び第2のア
ナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j]及び第2のアナロ
グ電位Vw[i+1]の積と、の和に相当することが分かる。

0072

なお、トランジスタTr1は飽和領域で動作させることが望ましいが、トランジスタTr
1の動作領域が理想的な飽和領域と異なっていたとしても、第1のアナログ電位Vx[i
、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j
]及び第2のアナログ電位Vw[i+1]の積との和に相当する電流を、所望の範囲内の
精度で問題なく得ることができる場合は、トランジスタTr1は飽和領域で動作している
ものとみなせる。

0073

本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行
することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本
発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行す
ることができるので、アナログデータの演算処理に要する時間を抑えることができる。或
いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導
体装置の低消費電力化を実現することができる。

0074

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0075

(実施の形態2)
次いで、記憶回路11(MEM)と、参照用記憶回路12(RMEM)の具体的な構成の
一例について、図2を用いて説明する。

0076

図2では、記憶回路11(MEM)がy行x列(x、yは自然数)の複数のメモリセルM
Cを有し、参照用記憶回路12(RMEM)がy行1列の複数のメモリセルMCRを有す
る場合を例示している。

0077

記憶回路11は、配線RWと、配線WWと、配線WDと、配線VRと、配線BLとに電気
的に接続されている。図2では、配線RW[1]乃至配線RW[y]が各行のメモリセル
MCにそれぞれ電気的に接続され、配線WW[1]乃至配線WW[y]が各行のメモリセ
ルMCにそれぞれ電気的に接続され、配線WD[1]乃至配線WD[x]が各列のメモリ
セルMCにそれぞれ電気的に接続されて、配線BL[1]乃至配線BL[x]が各列のメ
モリセルMCにそれぞれ電気的に接続されている場合を例示している。また、図2では、
配線VR[1]乃至配線VR[x]が各列のメモリセルMCにそれぞれ電気的に接続され
ている場合を例示している。なお、配線VR[1]乃至配線VR[x]は、互いに電気的
に接続されていても良い。

0078

そして、参照用記憶回路12は、配線RWと、配線WWと、配線WDREFと、配線VR
REFと、配線BLREFとに電気的に接続されている。図2では、配線RW[1]乃至
配線RW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WW[1]
乃至配線WW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WDR
EFが一列のメモリセルMCRにそれぞれ電気的に接続され、配線BLREFが一列のメ
モリセルMCRにそれぞれ電気的に接続され、配線VRREFが一列のメモリセルMCR
にそれぞれ電気的に接続されている場合を例示している。なお、配線VRREFは、配線
VR[1]乃至配線VR[x]に電気的に接続されていても良い。

0079

次いで、図2に示した複数のメモリセルMCのうち、任意の2行2列のメモリセルMCと
図2に示した複数のメモリセルMCRのうち、任意の2行1列のメモリセルMCRとの
、具体的な回路構成と接続関係とを、一例として図3に示す。

0080

具体的に図3では、i行j列目のメモリセルMC[i、j]と、i+1行j列目のメモリ
セルMC[i+1、j]と、i行j+1列目のメモリセルMC[i、j+1]と、i+1
行j+1列目のメモリセルMC[i+1、j+1]とを図示している。また、具体的に図
3では、i行目のメモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]
とを図示している。なお、iは1からyまでの任意の数で、jは1からxまでの任意の数
とする。

0081

i行目のメモリセルMC[i、j]と、メモリセルMC[i、j+1]と、メモリセルM
CR[i]とは、配線RW[i]及び配線WW[i]に電気的に接続されている。また、
i+1行目のメモリセルMC[i+1、j]と、メモリセルMC[i+1、j+1]と、
メモリセルMCR[i+1]とは、配線RW[i+1]及び配線WW[i+1]に電気的
に接続されている。

0082

j列目のメモリセルMC[i、j]と、メモリセルMC[i+1、j]とは、配線WD[
j]、配線VR[j]、及び配線BL[j]に電気的に接続されている。また、j+1列
目のメモリセルMC[i、j+1]と、メモリセルMC[i+1、j+1]とは、配線W
D[j+1]、配線VR[j+1]、及び配線BL[j+1]に電気的に接続されている
。また、i行目のメモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]
とは、配線WDREF、配線VRREF、及び配線BLREFに電気的に接続されている

0083

そして、各メモリセルMCと各メモリセルMCRとは、トランジスタTr1と、トランジ
スタTr2と、容量素子C1と、を有する。トランジスタTr2は、メモリセルMCまた
はメモリセルMCRへの第1のアナログ電位の入力を制御する機能を有する。トランジス
タTr1は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。
容量素子C1は、メモリセルMCまたはメモリセルMCRにおいて保持されている、第1
のアナログ電位、または第1のアナログ電位に応じた電位に、第2のアナログ電位、或い
は第2のアナログ電位に応じた電位を加算する機能を有する。

0084

具体的に、図3に示すメモリセルMCでは、トランジスタTr2は、ゲートが配線WWに
電気的に接続され、ソース又はドレインの一方が配線WDに電気的に接続され、ソース又
はドレインの他方がトランジスタTr1のゲートに電気的に接続されている。また、トラ
ンジスタTr1は、ソース又はドレインの一方が配線VRに電気的に接続され、ソース又
はドレインの他方が配線BLに電気的に接続されている。容量素子C1は、第1の電極が
配線RWに電気的に接続され、第2の電極がトランジスタTr1のゲートに電気的に接続
されている。

0085

また、図3に示すメモリセルMCRでは、トランジスタTr2は、ゲートが配線WWに電
気的に接続され、ソース又はドレインの一方が配線WDREFに電気的に接続され、ソー
ス又はドレインの他方がトランジスタTr1のゲートに電気的に接続されている。また、
トランジスタTr1は、ソース又はドレインの一方が配線VRREFに電気的に接続され
、ソース又はドレインの他方が配線BLREFに電気的に接続されている。容量素子C1
は、第1の電極が配線RWに電気的に接続され、第2の電極がトランジスタTr1のゲー
トに電気的に接続されている。

0086

メモリセルMCにおいてトランジスタTr1のゲートをノードNとすると、メモリセルM
Cでは、トランジスタTr2を介してノードNに第1のアナログ電位、または第1のアナ
ログ電位に応じた電位が入力され、次いでトランジスタTr2がオフになるとノードNが
浮遊状態になり、ノードNにおいて第1のアナログ電位、または第1のアナログ電位に応
じた電位が保持される。また、メモリセルMCでは、ノードNが浮遊状態になると、容量
素子C1の第1の電極に入力された第2のアナログ電位、または第2のアナログ電位に応
じた電位がノードNに与えられる。上記動作により、ノードNは、第1のアナログ電位、
または第1のアナログ電位に応じた電位に、第2のアナログ電位、または第2のアナログ
電位に応じた電位が加算されることで得られる電位となる。

0087

なお、容量素子C1の第1の電極の電位は容量素子C1を介してノードNに与えられるた
め、実際には、第1の電極の電位の変化量がそのままノードNの電位の変化量に反映され
るわけではない。具体的には、容量素子C1の容量値と、トランジスタTr1のゲート容
量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第1の電極の電位の変
化量に乗ずることで、ノードNの電位の変化量を正確に算出することができる。以下、説
明を分かり易くするために、第1の電極の電位の変化量がほぼノードNの電位の変化量に
反映されるものとして説明を行う。

0088

トランジスタTr1は、ノードNの電位にしたがってそのドレイン電流が定まる。よって
、トランジスタTr2がオフになることでノードNの電位が保持されると、トランジスタ
Tr1のドレイン電流の値も保持される。上記ドレイン電流には第1のアナログ電位と第
2のアナログ電位が反映されている。

0089

また、メモリセルMCRにおいてトランジスタTr1のゲートをノードNREFとすると
、メモリセルMCRでは、トランジスタTr2を介してノードNREFに第1の参照電位
、または第1の参照電位に応じた電位が入力され、次いでトランジスタTr2がオフにな
るとノードNREFが浮遊状態になり、ノードNREFにおいて第1の参照電位、または
第1の参照電位に応じた電位が保持される。また、メモリセルMCRでは、ノードNRE
Fが浮遊状態になると、容量素子C1の第1の電極に入力された第2のアナログ電位、ま
たは第2のアナログ電位に応じた電位がノードNREFに与えられる。上記動作により、
ノードNREFは、第1の参照電位、または第1の参照電位に応じた電位に、第2のアナ
ログ電位、または第2のアナログ電位に応じた電位が加算されることで得られる電位とな
る。

0090

トランジスタTr1は、ノードNREFの電位にしたがってそのドレイン電流が定まる。
よって、トランジスタTr2がオフになることでノードNREFの電位が保持されると、
トランジスタTr1のドレイン電流の値も保持される。上記ドレイン電流には第1の参照
電位と第2のアナログ電位が反映されている。

0091

メモリセルMC[i、j]のトランジスタTr1に流れるドレイン電流を電流I[i、j
]とし、メモリセルMC[i+1、j]のトランジスタTr1に流れるドレイン電流を電
流I[i+1、j]とすると、配線BL[j]からメモリセルMC[i、j]及びメモリ
セルMC[i+1、j]に供給される電流の和は、電流I[j]となる。また、メモリセ
ルMC[i、j+1]のトランジスタTr1に流れるドレイン電流を電流I[i、j+1
]とし、メモリセルMC[i+1、j+1]のトランジスタTr1に流れるドレイン電流
を電流I[i+1、j+1]とすると、配線BL[j+1]からメモリセルMC[i、j
+1]及びメモリセルMC[i+1、j+1]に供給される電流の和は、電流I[j+1
]となる。また、メモリセルMCR[i]のトランジスタTr1に流れるドレイン電流を
電流IREF[i]とし、メモリセルMCR[i+1]のトランジスタTr1に流れるド
レイン電流を電流IREF[i+1]とすると、配線BLREFからメモリセルMCR[
i]及びメモリセルMCR[i+1]に供給される電流の和は、電流IREFとなる。

0092

次いで、回路13と、回路14と、電流源回路15(CREF)の具体的な構成の一例に
ついて、図4を用いて説明する。

0093

図4では、図3に示すメモリセルMCとメモリセルMCRに対応した、回路13、回路1
4、電流源回路15の構成の一例を示している。具体的に、図4に示す回路13は、j列
目のメモリセルMCに対応した回路13[j]と、j+1列目のメモリセルMCに対応し
た回路13[j+1]とを有する。また、図4に示す回路14は、j列目のメモリセルM
Cに対応した回路14[j]と、j+1列目のメモリセルMCに対応した回路14[j+
1]とを有する。

0094

そして、回路13[j]及び回路14[j]は、配線BL[j]に電気的に接続されてい
る。また、回路13[j+1]及び回路14[j+1]は、配線BL[j+1]に電気的
に接続されている。

0095

電流源回路15は、配線BL[j]、配線BL[j+1]、配線BLREFに電気的に接
続されている。そして、電流源回路15は、配線BLREFに電流IREFを供給する機
能と、電流IREFと同じ電流、または電流IREFに応じた電流を、配線BL[j]及
び配線BL[j+1]のそれぞれに供給する機能を有する。

0096

具体的に、回路13[j]及び回路13[j+1]は、トランジスタTr7乃至Tr9と
、容量素子C3とをそれぞれ有する。オフセットの電流を設定する際に、回路13[j]
において、トランジスタTr7は、電流I[j]が電流IREFよりも大きい場合に、電
流I[j]と電流IREFの差分に相当する電流ICM[j]を生成する機能を有する。
また、回路13[j+1]において、トランジスタTr7は、電流I[j+1]が電流I
REFよりも大きい場合に、電流I[j+1]と電流IREFの差分に相当する電流IC
M[j+1]を生成する機能を有する。電流ICM[j]及び電流ICM[j+1]は、
回路13[j]及び回路13[j+1]から配線BL[j]及び配線BL[j+1]に供
給される。

0097

そして、回路13[j]及び回路13[j+1]において、トランジスタTr7は、ソー
ス又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレイ
ンの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr8
は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレイ
ンの他方がトランジスタTr7のゲートに電気的に接続されている。トランジスタTr9
は、ソース又はドレインの一方がトランジスタTr7のゲートに電気的に接続されており
、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
容量素子C3は、第1の電極がトランジスタTr7のゲートに電気的に接続されており、
第2の電極が所定の電位が供給される配線に電気的に接続されている。

0098

トランジスタTr8のゲートは配線OSMに電気的に接続されており、トランジスタTr
9のゲートは配線ORMに電気的に接続されている。

0099

なお、図4では、トランジスタTr7がpチャネル型であり、トランジスタTr8及びT
r9がnチャネル型である場合を例示している。

0100

また、回路14[j]及び回路14[j+1]は、トランジスタTr4乃至Tr6と、容
量素子C2とをそれぞれ有する。オフセットの電流を設定する際に、回路14[j]にお
いて、トランジスタTr4は、電流I[j]が電流IREFよりも小さい場合に、電流I
REFと電流I[j]の差分に相当する電流ICP[j]を生成する機能を有する。また
、回路14[j+1]において、トランジスタTr4は、電流I[j+1]が電流IRE
Fよりも小さい場合に、電流IREFと電流I[j+1]の差分に相当する電流ICP[
j+1]を生成する機能を有する。電流ICP[j]及び電流ICP[j+1]は、配線
BL[j]及び配線BL[j+1]から回路14[j]及び回路14[j+1]に引き込
まれる。

0101

なお、電流ICM[j]と電流ICP[j]とが、電流Ioffset[j]に相当する
。また、なお、電流ICM[j+1]と電流ICP[j+1]とが、電流Ioffset
[j+1]に相当する。

0102

そして、回路14[j]及び回路14[j+1]において、トランジスタTr4は、ソー
ス又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレイ
ンの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr5
は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレイ
ンの他方がトランジスタTr4のゲートに電気的に接続されている。トランジスタTr6
は、ソース又はドレインの一方がトランジスタTr4のゲートに電気的に接続されており
、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
容量素子C2は、第1の電極がトランジスタTr4のゲートに電気的に接続されており、
第2の電極が所定の電位が供給される配線に電気的に接続されている。

0103

トランジスタTr5のゲートは配線OSPに電気的に接続されており、トランジスタTr
6のゲートは配線ORPに電気的に接続されている。

0104

なお、図4では、トランジスタTr4乃至Tr6がnチャネル型である場合を例示してい
る。

0105

また、電流源回路15は、配線BLに対応したトランジスタTr10と、配線BLREF
に対応したトランジスタTr11とを有する。具体的に、図4に示す電流源回路15は、
トランジスタTr10として、配線BL[j]に対応したトランジスタTr10[j]と
、配線BL[j+1]に対応したトランジスタTr10[j+1]とを有する場合を例示
している。

0106

そして、トランジスタTr10のゲートは、トランジスタTr11のゲートに電気的に接
続されている。また、トランジスタTr10は、ソース又はドレインの一方が対応する配
線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される
配線に電気的に接続されている。トランジスタTr11は、ソース又はドレインの一方が
配線BLREFに電気的に接続されており、ソース又はドレインの他方が所定の電位が供
給される配線に電気的に接続されている。

0107

トランジスタTr10とトランジスタTr11とは、同じ極性を有している。図4では、
トランジスタTr10とトランジスタTr11とが、共にpチャネル型を有する場合を例
示している。

0108

トランジスタTr11のドレイン電流は電流IREFに相当する。そして、トランジスタ
Tr10とトランジスタTr11とはカレントミラー回路としての機能を有するため、ト
ランジスタTr10のドレイン電流は、トランジスタTr11のドレイン電流とほぼ同じ
値、またはトランジスタTr11のドレイン電流に応じた値となる。

0109

なお、図4に示した回路13[j]と回路14[j]の間にスイッチを設けても良い。ま
た、回路13[j+1]と回路14[j+1]の間にスイッチを設けても良い。或いは、
電流源回路15が有するトランジスタTr11と、参照用記憶回路12との間にスイッチ
を設けても良い。

0110

図6に、回路13[j]と、回路14[j]と、回路13[j]と回路14[j]の電気
的な接続を制御するスイッチSW[j]と、電流源回路15との接続関係の一例を示す。
図6には、回路13[j+1]と、回路14[j+1]と、回路13[j+1]と回路1
4[j+1]の電気的な接続を制御するスイッチSW[j+1]と、電流源回路15との
接続関係も例示する。

0111

具体的に、スイッチSW[j]は、回路13[j]のトランジスタTr7のソース又はド
レインの一方と、回路14[j]のトランジスタTr4のソース又はドレインの一方との
間の電気的な接続を制御する機能を有する。また、スイッチSW[j+1]は、回路13
[j+1]のトランジスタTr7のソース又はドレインの一方と、回路14[j+1]の
トランジスタTr4のソース又はドレインの一方との間の電気的な接続を制御する機能を
有する。

0112

スイッチSW[j]を設けることにより、メモリセルMCに第1のアナログ電位を書き込
む際に、電流源回路15或いは回路13[j]と、回路14[j]或いは記憶回路11と
の間に電流が流れるのを防ぐことができる。また、スイッチSW[j+1]を設けること
により、メモリセルMCに第1のアナログ電位を書き込む際に、電流源回路15或いは回
路13[j+1]と、回路14[j+1]或いは記憶回路11との間に電流が流れるのを
防ぐことができる。

0113

次いで、図3乃至図5を用いて、本発明の一態様に係る半導体装置10の具体的な動作の
一例について説明する。

0114

図5は、図3に示すメモリセルMC、メモリセルMCRと、図4に示す回路13、回路1
4、電流源回路15の動作を示すタイミングチャートの一例に相当する。図5では、時刻
T01乃至時刻T04において、メモリセルMC及びメモリセルMCRに第1のアナログ
データを格納する動作が行われる。時刻T05乃至時刻T10において、回路13及び回
路14が流すオフセットの電流Ioffsetの電流値を設定する動作が行われる。時刻
T11乃至時刻T16において、第1のアナログデータと第2のアナログデータとの積和
値に対応したデータを取得する動作が行われる。

0115

なお、配線VR[j]及び配線VR[j+1]にはローレベルの電位が供給されるものと
する。また、回路13に電気的に接続される所定の電位を有する配線は、全てハイレベル
の電位VDDが供給されるものとする。また、回路14に電気的に接続される所定の電位
を有する配線は、全てローレベルの電位VSSが供給されるものとする。また、電流源
路15に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位VDDが
供給されるものとする。

0116

また、トランジスタTr1、Tr4、Tr7、Tr10[j]、Tr10[j+1]、T
r11は飽和領域で動作するものとする。

0117

まず、時刻T01乃至時刻T02において、配線WW[i]にハイレベルの電位が与えら
れ、配線WW[i+1]にローレベルの電位が与えられる。上記動作により、図3に示す
メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]に
おいてトランジスタTr2がオンになる。また、メモリセルMC[i+1、j]、メモリ
セルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr2
がオフの状態を維持する。

0118

また、時刻T01乃至時刻T02では、図3に示す配線WD[j]と配線WD[j+1]
とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えら
れる。具体的に、配線WD[j]には電位VPR−Vx[i、j]が与えられ、配線WD
[j+1]には電位VPR−Vx[i、j+1]が与えられる。また、配線WDREFに
は第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]には基準電
位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与え
られる。

0119

よって、図3に示すメモリセルMC[i、j]のノードN[i、j]にはトランジスタT
r2を介して電位VPR−Vx[i、j]が与えられ、メモリセルMC[i、j+1]の
ノードN[i、j+1]にはトランジスタTr2を介して電位VPR−Vx[i、j+1
]が与えられ、メモリセルMCR[i]のノードNREF[i]にはトランジスタTr2
を介して第1の参照電位VPRが与えられる。

0120

時刻T02が終了すると、図3に示す配線WW[i]に与えられる電位はハイレベルから
ローレベルに変化し、メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモ
リセルMCR[i]においてトランジスタTr2がオフになる。上記動作により、ノード
N[i、j]には電位VPR−Vx[i、j]が保持され、ノードN[i、j+1]には
電位VPR−Vx[i、j+1]が保持され、ノードNREF[i]には第1の参照電位
VPRが保持される。

0121

次いで、時刻T03乃至時刻T04において、図3に示す配線WW[i]の電位はローレ
ベルに維持され、配線WW[i+1]にハイレベルの電位が与えられる。上記動作により
図3に示すメモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモ
リセルMCR[i+1]においてトランジスタTr2がオンになる。また、メモリセルM
C[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトラン
ジスタTr2がオフの状態を維持する。

0122

また、時刻T03乃至時刻T04では、図3に示す配線WD[j]と配線WD[j+1]
とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えら
れる。具体的に、配線WD[j]には電位VPR−Vx[i+1、j]が与えられ、配線
WD[j+1]には電位VPR−Vx[i+1、j+1]が与えられる。また、配線WD
REFには第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]に
は基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/
2が与えられる。

0123

よって、図3に示すメモリセルMC[i+1、j]のノードN[i+1、j]にはトラン
ジスタTr2を介して電位VPR−Vx[i+1、j]が与えられ、メモリセルMC[i
+1、j+1]のノードN[i+1、j+1]にはトランジスタTr2を介して電位VP
R−Vx[i+1、j+1]が与えられ、メモリセルMCR[i+1]のノードNREF
[i+1]にはトランジスタTr2を介して第1の参照電位VPRが与えられる。

0124

時刻T04が終了すると、図3に示す配線WW[i+1]に与えられる電位はハイレベル
からローレベルに変化し、メモリセルMC[i+1、j]、メモリセルMC[i+1、j
+1]、メモリセルMCR[i+1]においてトランジスタTr2がオフになる。上記動
作により、ノードN[i+1、j]には電位VPR−Vx[i+1、j]が保持され、ノ
ードN[i+1、j+1]には電位VPR−Vx[i+1、j+1]が保持され、ノード
NREF[i+1]には第1の参照電位VPRが保持される。

0125

次いで、時刻T05乃至時刻T06において、図4に示す配線ORP及び配線ORMにハ
イレベルの電位が与えられる。図4に示す回路13[j]及び回路13[j+1]では、
配線ORMにハイレベルの電位が与えられることで、トランジスタTr9がオンになり、
トランジスタTr7のゲートは電位VDDが与えられることでリセットされる。また、図
4に示す回路14[j]及び回路14[j+1]では、配線ORPにハイレベルの電位が
与えられることで、トランジスタTr6がオンになり、トランジスタTr4のゲートは電
位VSSが与えられることでリセットされる。

0126

時刻T06が終了すると、図4に示す配線ORP及び配線ORMに与えられる電位はハイ
レベルからローレベルに変化し、回路13[j]及び回路13[j+1]においてトラン
ジスタTr9がオフになり、回路14[j]及び回路14[j+1]においてトランジス
タTr6がオフになる。上記動作により、回路13[j]及び回路13[j+1]におい
てトランジスタTr7のゲートに電位VDDが保持され、回路14[j]及び回路14[
j+1]においてトランジスタTr4のゲートに電位VSSが保持される。

0127

次いで、時刻T07乃至時刻T08において、図4に示す配線OSPにハイレベルの電位
が与えられる。また、図3に示す配線RW[i]及び配線RW[i+1]には基準電位と
して電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられ
る。配線OSPにハイレベルの電位が与えられることにより、回路14[j]及び回路1
4[j+1]においてトランジスタTr5がオンになる。

0128

配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも小さ
い場合、すなわち電流ΔI[j]が正の場合、図3に示すメモリセルMC[i、j]のト
ランジスタTr1が引き込むことのできる電流と、メモリセルMC[i+1、j]のトラ
ンジスタTr1が引き込むことのできる電流との和が、トランジスタTr10[j]のド
レイン電流より小さいことを意味する。よって、電流ΔI[j]が正の場合、回路14[
j]においてトランジスタTr5がオンになると、トランジスタTr10[j]のドレイ
ン電流の一部がトランジスタTr4のゲートに流れ込み、当該ゲートの電位が上昇し始め
る。そして、トランジスタTr4のドレイン電流が電流ΔI[j]とほぼ等しくなると、
トランジスタTr4のゲートの電位は所定の値に収束する。このときのトランジスタTr
4のゲートの電位は、トランジスタTr4のドレイン電流が電流ΔI[j]、すなわち電
流Ioffset[j](=ICP[j])となるような電位に相当する。つまり、回路
14[j]のトランジスタTr4は、電流ICP[j]を流し得る電流源に設定された状
態であると言える。

0129

同様に、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流I
REFよりも小さい場合、つまり電流ΔI[j+1]が正の場合、回路14[j+1]に
おいてトランジスタTr5がオンになると、トランジスタTr10[j+1]のドレイン
電流の一部がトランジスタTr4のゲートに流れ込み、当該ゲートの電位が上昇し始める
。そして、トランジスタTr4のドレイン電流が電流ΔI[j+1]とほぼ等しくなると
、トランジスタTr4のゲートの電位は所定の値に収束する。このときのトランジスタT
r4のゲートの電位は、トランジスタTr4のドレイン電流が電流ΔI[j+1]、すな
わち電流Ioffset[j+1](=ICP[j+1])となるような電位に相当する
。つまり、回路14[j+1]のトランジスタTr4は、電流ICP[j+1]を流し得
る電流源に設定された状態であると言える。

0130

時刻T08が終了すると、図4に示す配線OSPに与えられる電位はハイレベルからロー
レベルに変化し、回路14[j]及び回路14[j+1]においてトランジスタTr5が
オフになる。上記動作により、トランジスタTr4のゲートの電位は保持される。よって
、回路14[j]は電流ICP[j]を流し得る電流源に設定された状態を維持し、回路
14[j+1]は電流ICP[j+1]を流し得る電流源に設定された状態を維持する。

0131

次いで、時刻T09乃至時刻T10において、図4に示す配線OSMにハイレベルの電位
が与えられる。また、図3に示す配線RW[i]及び配線RW[i+1]には基準電位と
して電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられ
る。配線OSMにハイレベルの電位が与えられることにより、回路13[j]及び回路1
3[j+1]においてトランジスタTr8がオンになる。

0132

配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも大き
い場合、すなわち電流ΔI[j]が負の場合、図3に示すメモリセルMC[i、j]のト
ランジスタTr1が引き込むことのできる電流と、メモリセルMC[i+1、j]のトラ
ンジスタTr1が引き込むことのできる電流との和が、トランジスタTr10[j]のド
レイン電流より大きいことを意味する。よって、電流ΔI[j]が負の場合、回路13[
j]においてトランジスタTr8がオンになると、トランジスタTr7のゲートから配線
BL[j]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタ
Tr7のドレイン電流が電流ΔI[j]とほぼ等しくなると、トランジスタTr7のゲー
トの電位は所定の値に収束する。このときのトランジスタTr7のゲートの電位は、トラ
ンジスタTr7のドレイン電流が電流ΔI[j]、すなわち電流Ioffset[j](
=ICM[j])となるような電位に相当する。つまり、回路13[j]のトランジスタ
Tr7は、電流ICM[j]を流し得る電流源に設定された状態であると言える。

0133

同様に、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流I
REFよりも大きい場合、つまり電流ΔI[j+1]が負の場合、回路13[j+1]に
おいてトランジスタTr8がオンになると、トランジスタTr7のゲートから配線BL[
j+1]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタT
r7のドレイン電流が電流ΔI[j+1]の絶対値とほぼ等しくなると、トランジスタT
r7のゲートの電位は所定の値に収束する。このときのトランジスタTr7のゲートの電
位は、トランジスタTr7のドレイン電流が電流ΔI[j+1]、すなわち電流Ioff
set[j+1](=ICM[j+1])の絶対値に等しくなるような電位に相当する。
つまり、回路13[j+1]のトランジスタTr7は、電流ICM[j+1]を流し得る
電流源に設定された状態であると言える。

0134

時刻T10が終了すると、図4に示す配線OSMに与えられる電位はハイレベルからロー
レベルに変化し、回路13[j]及び回路13[j+1]においてトランジスタTr8が
オフになる。上記動作により、トランジスタTr7のゲートの電位は保持される。よって
、回路13[j]は電流ICM[j]を流し得る電流源に設定された状態を維持し、回路
13[j+1]は電流ICM[j+1]を流し得る電流源に設定された状態を維持する。

0135

なお、回路14[j]及び回路14[j+1]において、トランジスタTr4は電流を引
き込む機能を有する。そのため、時刻T07乃至時刻T08において配線BL[j]に流
れる電流I[j]が配線BLREFに流れる電流IREFよりも大きく電流ΔI[j]が
負の場合、或いは、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流
れる電流IREFよりも大きく電流ΔI[j+1]が負の場合、回路14[j]または回
路14[j+1]から過不足なく配線BL[j]または配線BL[j+1]に電流を供給
するのが難しくなる恐れがある。この場合、配線BL[j]または配線BL[j+1]に
流れる電流と、配線BLREFに流れる電流とのバランスを取るために、メモリセルMC
のトランジスタTr1と、回路14[j]または回路14[j+1]のトランジスタTr
4と、トランジスタTr10[j]またはTr10[j+1]とが、共に飽和領域で動作
することが困難になる可能性がある。

0136

時刻T07乃至時刻T08において電流ΔI[j]が負の場合でも、トランジスタTr1
、Tr4、Tr10[j]またはTr10[j+1]における飽和領域での動作を確保す
るために、時刻T05乃至時刻T06において、トランジスタTr7のゲートを電位VD
Dにリセットするのではなく、トランジスタTr7のゲートの電位を所定のドレイン電流
が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタTr10
[j]またはTr10[j+1]のドレイン電流に加えてトランジスタTr7から電流が
供給されるため、トランジスタTr1において引き込めない分の電流を、トランジスタT
r4においてある程度引き込むことができるため、トランジスタTr1、Tr4、Tr1
0[j]またはTr10[j+1]における飽和領域での動作を確保することができる。

0137

なお、時刻T09乃至時刻T10において、配線BL[j]に流れる電流I[j]が配線
BLREFに流れる電流IREFよりも小さい場合、すなわち電流ΔI[j]が正の場合
、時刻T07乃至時刻T08において回路14[j]が電流ICP[j]を流し得る電流
源に既に設定されているため、回路13[j]においてトランジスタTr7のゲートの電
位はほぼ電位VDDのままとなる。同様に、配線BL[j+1]に流れる電流I[j+1
]が配線BLREFに流れる電流IREFよりも小さい場合、すなわち電流ΔI[j+1
]が正の場合、時刻T07乃至時刻T08において回路14[j+1]が電流ICP[j
+1]を流し得る電流源に既に設定されているため、回路13[j+1]においてトラン
ジスタTr7のゲートの電位はほぼ電位VDDのままとなる。

0138

次いで、時刻T11乃至時刻T12において、図3に示す配線RW[i]に第2のアナロ
グ電位Vw[i]が与えられる。また、配線RW[i+1]には、基準電位として電位V
SSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたままであ
る。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位VDDの間の
電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い電位となる
が、以下説明を分かり易くするために、配線RW[i]の電位は第2のアナログ電位Vw
[i]であると仮定する。

0139

配線RW[i]が第2のアナログ電位Vw[i]になると、容量素子C1の第1の電極の
電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図3に示す
メモリセルMC[i、j]におけるノードNの電位はVPR−Vx[i、j]+Vw[i
]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR−Vx[i、
j+1]+Vw[i]となる。そして、上記の式6から、メモリセルMC[i、j]に対
応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]から電
流Ioffset[j]を差し引いた電流、すなわち、配線BL[j]から流れ出る電流
Iout[j]に反映されることが分かる。また、メモリセルMC[i、j+1]に対応
する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]から
電流Ioffset[j+1]を差し引いた電流、すなわち、配線BL[j+1]から流
れ出る電流Iout[j+1]に反映されることが分かる。

0140

時刻T12が終了すると、配線RW[i]には、再度、基準電位である電位VSSと電位
VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。

0141

次いで、時刻T13乃至時刻T14において、図3に示す配線RW[i+1]に第2のア
ナログ電位Vw[i+1]が与えられる。また、配線RW[i]には、基準電位として電
位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたまま
である。具体的に、配線RW[i+1]の電位は、基準電位である電位VSSと電位VD
Dの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高
い電位となるが、以下説明を分かり易くするために、配線RW[i+1]の電位は第2の
アナログ電位Vw[i+1]であると仮定する。

0142

配線RW[i+1]が第2のアナログ電位Vw[i+1]になると、容量素子C1の第1
の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図
3に示すメモリセルMC[i+1、j]におけるノードNの電位はVPR−Vx[i+1
、j]+Vw[i+1]となり、メモリセルMC[i+1、j+1]におけるノードNの
電位はVPR−Vx[i+1、j+1]+Vw[i+1]となる。そして、上記の式6か
ら、メモリセルMC[i+1、j]に対応する第1のアナログデータと第2のアナログデ
ータの積和値は、電流ΔI[j]から電流Ioffset[j]を差し引いた電流、すな
わち、電流Iout[j]に反映されることが分かる。また、メモリセルMC[i+1、
j+1]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI
[j+1]から電流Ioffset[j+1]を差し引いた電流、すなわち、電流Iou
t[j+1]に反映されることが分かる。

0143

時刻T14が終了すると、配線RW[i+1]には、再度、基準電位である電位VSSと
電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。

0144

次いで、時刻T15乃至時刻T16において、図3に示す配線RW[i]に第2のアナロ
グ電位Vw[i]が与えられ、配線RW[i+1]に第2のアナログ電位Vw[i+1]
が与えられる。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位V
DDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い
電位となり、配線RW[i+1]の電位は、基準電位である電位VSSと電位VDDの間
の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高い電位
となるが、以下説明を分かり易くするために、配線RW[i]の電位は第2のアナログ電
位Vw[i]であり、配線RW[i+1]の電位は第2のアナログ電位Vw[i+1]で
あると仮定する。

0145

配線RW[i]が第2のアナログ電位Vw[i]になると、容量素子C1の第1の電極の
電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図3に示す
メモリセルMC[i、j]におけるノードNの電位はVPR−Vx[i、j]+Vw[i
]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR−Vx[i、
j+1]+Vw[i]となる。また、配線RW[i+1]が第2のアナログ電位Vw[i
+1]になると、容量素子C1の第1の電極の電位の変化量がほぼノードNの電位の変化
量に反映されるものと仮定すると、図3に示すメモリセルMC[i+1、j]におけるノ
ードNの電位はVPR−Vx[i+1、j]+Vw[i+1]となり、メモリセルMC[
i+1、j+1]におけるノードNの電位はVPR−Vx[i+1、j+1]+Vw[i
+1]となる。

0146

そして、上記の式6から、メモリセルMC[i、j]とメモリセルMC[i+1、j]と
に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]か
ら電流Ioffset[j]を差し引いた電流、すなわち、電流Iout[j]に反映さ
れることが分かる。また、メモリセルMC[i、j+1]とメモリセルMC[i+1、j
+1]とに対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI
[j+1]から電流Ioffset[j+1]を差し引いた電流、すなわち、電流Iou
t[j+1]に反映されることが分かる。

0147

時刻T16が終了すると、配線RW[i]及び配線RW[i+1]には、再度、基準電位
である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えら
れる。

0148

上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により
、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を
行うことができる。

0149

なお、トランジスタTr2、Tr5、Tr6、Tr8、またはTr9は、オフ電流の著し
く低いトランジスタを用いることが望ましい。トランジスタTr2にオフ電流の著しく低
いトランジスタを用いることにより、ノードNの電位の保持を長時間に渡って行うことが
できる。また、トランジスタTr5及びTr6にオフ電流の著しく低いトランジスタを用
いることにより、トランジスタTr4のゲートの電位の保持を、長時間に渡って行うこと
ができる。また、トランジスタTr8及びTr9にオフ電流の著しく低いトランジスタを
用いることにより、トランジスタTr7のゲートの電位の保持を、長時間に渡って行うこ
とができる。

0150

トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップ
が広い半導体で形成すればよい。半導体のエネルギーギャップは、2.5eV以上、また
は2.7eV以上、または3eV以上であることが好ましい。このような半導体材料とし
酸化物半導体が挙げられる。トランジスタTr2、Tr5、Tr6、Tr8、またはT
r9として、チャネル形成領域に酸化物半導体を含むトランジスタ(以下、OSトランジ
スタという)を用いればよい。チャネル幅規格化したOSトランジスタリーク電流
ソースドレイン間電圧が10V、室温(25℃程度)の状態で10×10−21A/μ
m(10ゼプトA/μm)以下とすることが可能である。Tr2、Tr5、Tr6、Tr
8、またはTr9に適用されるOSトランジスタのリーク電流は、室温(25℃程度)に
て1×10−18A以下、または、1×10−21A以下、または1×10−24A以下
が好ましい。または、リーク電流は85℃にて1×10−15A以下、または1×10−
18A以下、または1×10−21A以下であることが好ましい。

0151

酸化物半導体はエネルギーギャップが大きく、電子励起されにくく、ホール有効質量
が大きい半導体である。このため、OSトランジスタは、シリコン等を用いた一般的なト
ランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊
に起因するホットキャリア劣化等が抑制されることで、OSトランジスタは高いドレイン
耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。

0152

トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム(In)および
亜鉛(Zn)の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸
化物半導体としては、In酸化物、Zn酸化物、In−Zn酸化物、In−M−Zn酸化
物(元素Mは、Al、Ti、Ga、Y、Zr、La、Ce、Nd、またはHf)が代表的
である。これら酸化物半導体は、電子供与体ドナー)となる水素などの不純物を低減し
、かつ酸素欠損も低減することで、酸化物半導体をi型半導体真性半導体)にする、あ
るいはi型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度
化された酸化物半導体と呼ぶことができる。

0153

チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化
物半導体のキャリア密度は、例えば、8×1011/cm3未満1×10−9/cm3以
上であるとよい。キャリア密度は、1×1011/cm3未満が好ましく、1×1010
/cm3未満がさらに好ましい。

0154

高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性
である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低い場合がある。酸化物
半導体のトラップ準位捕獲された電荷は、消失するまでに要する時間が長く、あたかも
固定電荷のように振る舞うことがある。そのため、チャネル形成領域がトラップ準位密度
の高い酸化物半導体である場合、トランジスタの電気特性は不安定になる場合がある。

0155

従って、OSトランジスタの電気特性を安定にするためには、チャネル形成領域の不純物
濃度を低減することが有効である。チャネル形成領域の不純物濃度を低減するためには、
チャネル形成領域に近接する領域の不純物濃度も低いことが好ましい。酸化物半導体の不
純物は、水素、窒素炭素、シリコン、アルカリ金属アルカリ土類金属等である。

0156

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0157

(実施の形態3)
次いで、配線BLに流れるアナログの電流をアナログの電圧に変換する機能を有する、電
電圧変換回路18の構成について説明する。

0158

図7に、電流電圧変換回路18の構成の一例を示す。電流電圧変換回路18は、各配線B
Lに対応したスイッチSWoutと、アンプ19と、抵抗素子20と、を有する。

0159

具体的に図7では、配線BL[j]がスイッチSWout[j]を介してアンプ19[j
]の反転入力端子(−)に電気的に接続されている。アンプ19[j]の非反転入力端子
(+)は、所定の電位が与えられている配線に電気的に接続されている。抵抗素子20[
j]は、一方の端子が反転入力端子(−)に電気的に接続されており、他方の端子がアン
プ19[j]の出力端子UT[j]に電気的に接続されている。アンプ19[j]の出
力端子OUT[j]から、アナログの電流Iout[j]に対応したアナログの電圧が出
力される。

0160

配線BL[j+1]、スイッチSWout[j+1]、アンプ19[j+1]、抵抗素子
20[j+1]の接続関係も、配線BL[j]、スイッチSWout[j]、アンプ19
[j]、抵抗素子20[j]と同様である。

0161

(実施の形態4)
次いで、配線WDに第1のアナログ電位を供給する機能を有する駆動回路と、配線RWに
第2のアナログ電位を供給する機能を有する駆動回路の構成の一例について説明する。

0162

図8に示す駆動回路21(DR)は、デコーダ22(DEC)と、サンプリング回路23
(SAM)と、アナログバッファ24(BUF)と、を有する。

0163

デコーダ22は、メモリセルMCのアドレス情報に従って、配線WD或いは配線RWを選
択する機能を有する。

0164

サンプリング回路23は、選択されたメモリセルMCのアナログデータをサンプリング
る機能を有する。具体的に、駆動回路21(DR)が、配線WDに第1のアナログ電位を
供給する機能を有する場合、選択されたメモリセルMCに対応する第1のアナログ電位を
取得し、保持する機能を有する。また、駆動回路21(DR)が、配線RWに第2のアナ
ログ電位を供給する機能を有する場合、選択されたメモリセルMCに対応する第2のアナ
ログ電位を取得し、保持する機能を有する。サンプリングされたアナログデータは、アナ
ログバッファを介して対応する配線WD或いは配線RWに入力される。

0165

次いで、本発明の一態様に係る半導体装置10の構成を、図9に一例として示す。図9
は、配線WDに第1のアナログ電位を供給する機能を有する駆動回路を、駆動回路21W
(DR)として示す。また、配線RWに第2のアナログ電位を供給する機能を有する駆動
回路を、駆動回路21R(DR)として示す。

0166

さらに、図9に示す半導体装置10は、記憶回路11(MEM)、参照用記憶回路12(
RMEM)、電流源回路15(CREF)、オフセット回路25(OFC)、選択回路
6(SEL)、選択回路27(SEL)を有する。オフセット回路25には、回路13及
び回路14が含まれる。

0167

選択回路26(SEL)は、オフセット回路25に電気的に接続された配線OSM、配線
ORM、配線ORP、配線OSP(図4または図6参照)に供給する電位を制御する機能
を有する。また、選択回路27(SEL)は、記憶回路11(MEM)及び参照用記憶回
路12(RMEM)に電気的に接続された、配線WWに供給する電位を制御する機能を有
する。

0168

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0169

(実施の形態5)
次いで、酸化物半導体を用いたトランジスタの構成例について説明する。

0170

図10(A)はトランジスタの構成例を示す上面図である。図10(B)は、図10(A
)のX1−X2線断面図であり、図10(C)はY1−Y2線断面図である。ここでは、
X1−X2線の方向をチャネル長方向と、Y1−Y2線方向をチャネル幅方向呼称する
場合がある。図10(B)は、トランジスタのチャネル長方向の断面構造を示す図であり
図10(C)は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デ
バイス構造を明確にするため、図10(A)では、一部の構成要素が省略されている。

0171

本発明の一態様に係る半導体装置は、絶縁層512乃至520、金属酸化物膜521乃至
524、導電層550乃至553を有する。トランジスタ501は絶縁表面に形成される
図10では、トランジスタ501が絶縁層511上に形成される場合を例示している。
トランジスタ501は絶縁層518及び絶縁層519で覆われている。

0172

なお、トランジスタ501を構成している絶縁層、金属酸化物膜、導電層等は、単層であ
っても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング
法、分子線エピタキシー法MBE法)、パルスレーザアブレーション法(PLA法)、
CVD法原子層堆積法(ALD法)などの各種の成膜方法を用いることができる。なお
、CVD法は、プラズマCVD法熱CVD法有機金属CVD法などがある。

0173

導電層550は、トランジスタ501のゲート電極として機能する領域を有する。導電層
551、導電層552は、ソース電極またはドレイン電極として機能する領域を有する。
導電層553は、バックゲート電極として機能する領域を有する。絶縁層517は、ゲー
ト電極フロントゲート電極)側のゲート絶縁層として機能する領域を有し、絶縁層51
4乃至絶縁層516の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層と
して機能する領域を有する。絶縁層518は層間絶縁層としての機能を有する。絶縁層5
19はバリア層としての機能を有する。

0174

金属酸化物膜521乃至524をまとめて酸化物層530と呼ぶ。図10(B)、図10
(C)に示すように、酸化物層530は、金属酸化物膜521、金属酸化物膜522、金
酸化物膜524が順に積層されている領域を有する。また、一対の金属酸化物膜523
は、それぞれ導電層551、導電層552上に位置する。トランジスタ501がオン状態
のとき、チャネル形成領域は酸化物層530のうち主に金属酸化物膜522に形成される

0175

金属酸化物膜524は、金属酸化物膜521乃至523、導電層551、導電層552を
覆っている。絶縁層517は金属酸化物膜523と導電層550との間に位置する。導電
層551、導電層552はそれぞれ、金属酸化物膜523、金属酸化物膜524、絶縁層
517を介して、導電層550と重なる領域を有する。

0176

導電層551及び導電層552は、金属酸化物膜521及び金属酸化物膜522を形成す
るためのハードマスクから作製されている。そのため、導電層551及び導電層552は
、金属酸化物膜521および金属酸化物膜522の側面に接する領域を有していない。例
えば、次のような工程を経て、金属酸化物膜521、522、導電層551、導電層55
2を作製することができる。まず、積層された2層の金属酸化物膜上に導電膜を形成する
。この導電膜を所望の形状に加工(エッチング)して、ハードマスクを形成する。ハード
マスクを用いて、2層の金属酸化物膜の形状を加工し、積層された金属酸化物膜521及
び金属酸化物膜522を形成する。次に、ハードマスクを所望の形状に加工して、導電層
551及び導電層552を形成する。

0177

絶縁層511乃至518に用いられる絶縁材料には、窒化アルミニウム酸化アルミニウ
ム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム窒化シリコン
酸化シリコン窒化酸化シリコン酸化窒化シリコン酸化ガリウム酸化ゲルマニウム
酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム酸化ハフニウム
酸化タンタルアルミニウムシリケートなどがある。絶縁層511乃至518はこれら
の絶縁材料でなる単層、または積層して構成される。絶縁層511乃至518を構成する
層は、複数の絶縁材料を含んでいてもよい。

0178

なお、本明細書等において、酸化窒化物とは、酸素含有量が窒素よりも多い化合物であ
り、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。

0179

酸化物層530の酸素欠損の増加を抑制するため、絶縁層516乃至絶縁層518は、酸
素を含む絶縁層であることが好ましい。絶縁層516乃至絶縁層518は、加熱により酸
素が放出される絶縁膜(以下、「過剰酸素を含む絶縁膜」という。)で形成されることが
より好ましい。過剰酸素を含む絶縁膜から酸化物層530に酸素を供給することで、酸化
物層530の酸素欠損を補償することができる。トランジスタ501の信頼性および電気
的特性を向上することができる。

0180

過剰酸素を含む絶縁層とは、TDS(Thermal Desorption Spec
troscopy:昇温脱離ガス分光法)において、膜の表面温度が100℃以上700
℃以下、または100℃以上500℃以下の範囲における酸素分子の放出量が1.0×1
018[分子/cm3]以上である膜とする。酸素分子の放出量は、3.0×1020a
toms/cm3以上であることがより好ましい。

0181

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。
酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法イオンドーピング
法、プラズママージョンイオン注入法、またはプラズマ処理などを用いて行うことがで
きる。酸素を添加するためのガスとしては、16O2もしくは18O2などの酸素ガス
亜酸化窒素ガスまたはオゾンガスなどを用いることができる。

0182

酸化物層530の水素濃度の増加を防ぐために、絶縁層512乃至519中の水素濃度を
低減することが好ましい。特に絶縁層513乃至518の水素濃度を低減することが好ま
しい。具体的には、水素濃度は、2×1020atoms/cm3以下であり、好ましく
は5×1019atoms/cm3以下が好ましく、1×1019atoms/cm3以
下がより好ましく、5×1018atoms/cm3以下がさらに好ましい。

0183

酸化物層530の窒素濃度の増加を防ぐために、絶縁層513乃至518の窒素濃度を低
減することが好ましい。具体的には、窒素濃度は、5×1019atoms/cm3未満
であり、5×1018atoms/cm3以下であり、1×1018atoms/cm3
以下がより好ましく、5×1017atoms/cm3以下がより好ましい。

0184

上掲の水素濃度、窒素濃度は、二次イオン質量分析法SIMS:Secondary
Ion Mass Spectrometry)で測定された値である。

0185

トランジスタ501において、酸素および水素に対してバリア性をもつ絶縁層(以下、バ
リア層)によって酸化物層530が包み込まれる構造であることが好ましい。このような
構造であることで、酸化物層530から酸素が放出されること、酸化物層530に水素が
侵入することを抑えることができる。トランジスタ501の信頼性、電気的特性を向上で
きる。

0186

例えば、絶縁層519をバリア層として機能させ、かつ絶縁層511、512、514の
少なくとも1つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒
アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イット
リウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成すること
ができる。

0187

絶縁層511乃至518の構成例を記す。この例では、絶縁層511、512、515、
519は、それぞれ、バリア層として機能する。絶縁層516乃至518は過剰酸素を含
む酸化物層である。絶縁層511は窒化シリコンであり、絶縁層512は酸化アルミニウ
ムであり、絶縁層513は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層
としての機能を有する絶縁層514乃至516は、酸化シリコン、酸化アルミニウム、酸
化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層
517は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層518は、
酸化シリコンである。絶縁層519は酸化アルミニウムである。

0188

導電層550乃至553に用いられる導電材料には、モリブデンチタンタンタル、タ
ングステン、アルミニウム、銅、クロムネオジムスカンジウム等の金属、または上述
した金属を成分とする金属窒化物窒化タンタル窒化チタン窒化モリブデン、窒化タ
ングステン)等がある。インジウム錫酸化物酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの導電性材料を用いることができる。

0189

導電層550乃至553の構成例を記す。導電層550は窒化タンタル、またはタング
テン単層である。あるいは、導電層550は窒化タンタル、タンタルおよび窒化タンタル
でなる積層である。導電層551は、窒化タンタル単層、または窒化タンタルとタングス
テンとの積層である。導電層552の構成は導電層551と同じである。導電層553は
窒化タンタル単層、または窒化タンタルとタングステンとの積層である。

0190

トランジスタ501のオフ電流の低減のために、金属酸化物膜522は、例えば、エネル
ギーギャップが大きいことが好ましい。金属酸化物膜522のエネルギーギャップは、2
.5eV以上4.2eV以下であり、2.8eV以上3.8eV以下が好ましく、3eV
以上3.5eV以下がさらに好ましい。

0191

酸化物層530は、結晶性を有することが好ましい。少なくとも、金属酸化物膜522は
結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトラ
ンジスタ501を実現できる。

0192

金属酸化物膜522に適用できる酸化物は、例えば、In−Ga酸化物、In−Zn酸化
物、In−M−Zn酸化物(MはAl、Ga、Y、またはSn)である。金属酸化物膜5
22は、インジウムを含む酸化物層に限定されない。金属酸化物膜522は、例えば、Z
n−Sn酸化物、Ga−Sn酸化物、Zn−Mg酸化物等で形成することができる。金属
酸化物膜521、523、524も、金属酸化物膜522と同様の酸化物で形成すること
ができる。特に、金属酸化物膜521、523、524は、それぞれ、Ga酸化物で形成
することができる。

0193

金属酸化物膜522と金属酸化物膜521の界面に界面準位が形成されると、界面近傍
領域にもチャネル領域が形成されるために、トランジスタ501の閾値電圧が変動してし
まう。そのため、金属酸化物膜521は、構成要素として、金属酸化物膜522を構成す
金属元素の少なくとも1つを含むことが好ましい。これにより、金属酸化物膜522と
金属酸化物膜521の界面には、界面準位が形成されにくくなり、トランジスタ501の
閾値電圧等の電気的特性のばらつきを低減することができる。

0194

金属酸化物膜524は、構成要素として、金属酸化物膜522を構成する金属元素の少な
くとも1つを含むことが好ましい。これにより、金属酸化物膜522と金属酸化物膜52
4との界面では、界面散乱が起こりにくくなり、キャリア動き阻害されにくくなるの
で、トランジスタ501の電界効果移動度を高くすることができる。

0195

金属酸化物膜521乃至524のうち、金属酸化物膜522のキャリア移動度が最も高い
ことが好ましい。これにより、絶縁層516、517から離間している金属酸化物膜52
2にチャネルを形成することができる。

0196

例えば、In−M−Zn酸化物等のIn含有金属酸化物は、Inの含有率を高めることで
、キャリア移動度を高めることができる。In−M−Zn酸化物では主として重金属のs
軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多
くのs軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少な
い酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が
多い酸化物を用いることで、キャリア移動度を高めることができる。

0197

そのため、例えば、In−Ga−Zn酸化物で金属酸化物膜522を形成し、Ga酸化物
で金属酸化物膜521、523を形成する。例えば、In−M−Zn酸化物で、金属酸化
物膜521乃至523を形成する場合、Inの含有率は金属酸化物膜522のInの含有
率を金属酸化物膜521、523よりも高くする。In−M−Zn酸化物をスパッタリン
グ法で形成する場合、ターゲットの金属元素の原子数比を変えることで、In含有率を変
化させることができる。

0198

例えば、金属酸化物膜522の成膜に用いるターゲットの金属元素の原子数比In:M:
Znは、1:1:1、3:1:2、または4:2:4.1が好ましい。例えば、金属酸化
物膜521、523の成膜に用いるターゲットの金属元素の原子数比In:M:Znは、
1:3:2、または1:3:4が好ましい。In:M:Zn=4:2:4.1のターゲッ
トで成膜したIn−M−Zn酸化物の原子数比は、およそIn:M:Zn=4:2:3で
ある。

0199

トランジスタ501に安定した電気的特性を付与するには、酸化物層530の不純物濃度
を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および
主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄
与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不
純物準位の形成に寄与する。不純物準位トラップとなり、トランジスタの電気的特性を
劣化させることがある。

0200

例えば、酸化物層530は、シリコン濃度が2×1018atoms/cm3以下、好ま
しくは、2×1017atoms/cm3以下の領域を有する。酸化物層530の炭素濃
度も同様である。

0201

酸化物層530は、アルカリ金属濃度が1×1018atoms/cm3以下の、好まし
くは2×1016atoms/cm3以下の領域を有する。酸化物層530のアルカリ
類金属の濃度についても同様である。

0202

酸化物層530は、窒素濃度が5×1019atoms/cm3未満の、好ましくは5×
1018atoms/cm3以下の、より好ましくは1×1018atoms/cm3以
下の、さらに好ましくは5×1017atoms/cm3以下の領域を有する。

0203

酸化物層530は、水素濃度が1×1020atoms/cm3未満の、好ましくは1×
1019atoms/cm3未満の、より好ましくは5×1018atoms/cm3未
満の、さらに好ましくは1×1018atoms/cm3未満の領域を有する。

0204

上掲した酸化物層530の不純物濃度は、SIMSにより得られる値である。

0205

金属酸化物膜522が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことで
ドナー準位を形成することがある。その結果、トランジスタ501のオン電流を低下させ
要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。
したがって、金属酸化物膜522中の酸素欠損を低減することで、トランジスタ501の
オン電流を大きくすることができる場合がある。よって、金属酸化物膜522の水素を低
減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性
に有効である。

0206

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸
欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成
されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリ
アである電子を生成することがある。金属酸化物膜522にチャネル形成領域が設けられ
るので、金属酸化物膜522に水素が含まれていると、トランジスタ501はノーマリ
オン特性となりやすい。このため、金属酸化物膜522中の水素はできる限り低減されて
いることが好ましい。

0207

図10は、酸化物層530が4層構造の例であるが、これに限定されない。例えば、酸化
物層530を金属酸化物膜521または金属酸化物膜523のない3層構造とすることが
できる。または、酸化物層530の任意の層の間、酸化物層530の上、酸化物層530
の下のいずれか二箇所以上に、金属酸化物膜521乃至524と同様の金属酸化物膜を1
層または複数を設けることができる。

0208

図11を参照して、金属酸化物膜521、522、524の積層によって得られる効果を
説明する。図11は、トランジスタ501のチャネル形成領域のエネルギーバンド構造の
模式図である。

0209

図11中、Ec516e、Ec521e、Ec522e、Ec524e、Ec517eは
、それぞれ、絶縁層516、金属酸化物膜521、金属酸化物膜522、金属酸化物膜5
24、絶縁層517の伝導帯下端エネルギーを示している。

0210

ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真
空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ
HORIBA JOBIN YVON社UT−300)を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析UPS:Ultrav
iolet Photoelectron Spectroscopy)装置(PHI社
VersaProbe)を用いて測定できる。

0211

絶縁層516、517は絶縁体であるため、Ec516eとEc517eは、Ec521
e、Ec522e、およびEc524eよりも真空準位に近い(電子親和力が小さい)。

0212

金属酸化物膜522は、金属酸化物膜521、524よりも電子親和力が大きい。例えば
、金属酸化物膜522と金属酸化物膜521との電子親和力の差、および金属酸化物膜5
22と金属酸化物膜524との電子親和力の差は、それぞれ、0.07eV以上1.3e
V以下である。電子親和力の差は、0.1eV以上0.7eV以下が好ましく、0.15
eV以上0.4eV以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端
のエネルギーとの差である。

0213

トランジスタ501のゲート電極(導電層550)に電圧を印加すると、金属酸化物膜5
21、金属酸化物膜522、金属酸化物膜524のうち、電子親和力が大きい金属酸化物
膜522に主にチャネルが形成される。

0214

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。その
ため、金属酸化物膜524がインジウムガリウム酸化物を含むと好ましい。ガリウム原子
割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに
好ましくは90%以上とする。

0215

また、金属酸化物膜521と金属酸化物膜522との間には金属酸化物膜521と金属酸
化物膜522の混合領域が存在する場合がある。また、金属酸化物膜524と金属酸化物
膜522との間には金属酸化物膜524と金属酸化物膜522の混合領域が存在する場合
がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜521、522、52
4の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する
連続接合ともいう)バンド構造となる。

0216

このようなエネルギーバンド構造を有する酸化物層530において、電子は主に金属酸化
物膜522を移動することになる。そのため、金属酸化物膜521と絶縁層516との界
面に、または、金属酸化物膜524と絶縁層517との界面に準位が存在したとしても、
これらの界面準位により、酸化物層530中を移動する電子の移動が阻害されにくくなる
ため、トランジスタ501のオン電流を高くすることができる。

0217

また、図11に示すように、金属酸化物膜521と絶縁層516の界面近傍、および金属
酸化物膜524と絶縁層517の界面近傍には、それぞれ、不純物や欠陥に起因したトラ
ップ準位Et526e、Et527eが形成され得るものの、金属酸化物膜521、52
4があることにより、金属酸化物膜522をトラップ準位Et526e、Et527eか
ら離間することができる。

0218

なお、Ec521eとEc522eとの差が小さい場合、金属酸化物膜522の電子が該
エネルギー差を越えてトラップ準位Et526eに達することがある。トラップ準位Et
526eに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トラン
ジスタの閾値電圧はプラス方向にシフトしてしまう。Ec522eとEc524eとのエ
ネルギー差が小さい場合も同様である。

0219

トランジスタ501の閾値電圧の変動が低減され、トランジスタ501の電気的特性を良
好なものとするため、Ec521eとEc522eとの差、Ec524eとEc522e
との差を、それぞれ0.1eV以上とすることが好ましく、0.15eV以上とすること
がより好ましい。

0220

トランジスタ501は、バックゲート電極を有さない構造とすることができる。

0221

図12に、図3に示すメモリセルMCが有するトランジスタTr1、Tr2、及び容量素
子C1の積層構造を例示する。

0222

半導体装置10は、CMOS層561、配線層W1乃至W5、トランジスタ層562、配
線層W6、W7の積層で構成されている。

0223

CMOS層561には、シリコンをチャネル形成領域に有するトランジスタが設けられて
いる。当該トランジスタTr1の活性層単結晶シリコンウエハ560に設けられている
。トランジスタTr1のゲートは配線層W1乃至W5を介してトランジスタTr2のソー
ス又はドレインの他方と、容量素子C1の第2の電極565と、に電気的に接続されてい
る。

0224

トランジスタ層562には、トランジスタTr2が設けられている。図12では、トラン
ジスタTr2がトランジスタ501(図10)と同様の構造を有する。なお、本実施の形
態では、トランジスタTr2がバックゲート電極を配線層W5に有する場合を例示してい
る。また、配線層W6には、容量素子C1が設けられている。

0225

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0226

(実施の形態6)
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導
体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体として
は、CAAC−OS(c−axis−aligned crystalline oxi
de semiconductor)、多結晶酸化物半導体、nc−OS(nanocr
ystalline oxide semiconductor)、擬似非晶質酸化物
導体(a−like OS:amorphous−like oxide semico
nductor)および非晶質酸化物半導体などがある。

0227

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−
OS、多結晶酸化物半導体およびnc−OSなどがある。

0228

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態原子の配置
固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。

0229

即ち、安定な酸化物半導体を完全な非晶質(completely amorphous
)酸化物半導体とは呼べない。また、等方的でない(例えば、微小な領域において周期
造を有する)酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、a−li
ke OSは、等方的でないが、鬆(ボイドともいう。)を有する不安定な構造である。
不安定であるという点では、a−like OSは、物性的に非晶質酸化物半導体に近い

0230

CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半
導体の一種である。

0231

CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数の結晶部(ナノ
晶)が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは1nm以上、
または3nm以上である。よって、CAAC−OSの結晶部をナノ結晶と称することがで
き、CAAC−OSを、CAA crystal(c−axis−aligned a−
b−plane−anchored crystal)を有する酸化物半導体と称するこ
ともできる。

0232

CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(
酸素欠損など)の少ない酸化物半導体ともいえる。

0233

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。

0234

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

0235

不純物および酸素欠損の少ないCAAC−OSは、キャリア密度の低い酸化物半導体であ
る。具体的には、8×1011cm−3未満、好ましくは1×1011cm−3未満、さ
らに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥
位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

0236

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3
nm以下の領域)において原子配列に周期性を有する。nc−OSは、異なる結晶部間で
結晶方位規則性が見られない。そのため、膜全体で配向性が見られない。結晶部(ナノ
結晶)間で結晶方位が規則性を有さないことから、nc−OSを、RANC(Rando
m Aligned nanocrystals)を有する酸化物半導体、またはNAN
C(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶ
こともできる。

0237

nc−OSの結晶は配向性を有さないので、nc−OSは、分析方法によっては、a−l
ike OSや非晶質酸化物半導体と区別が付かない場合がある。

0238

なお、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造
である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6
%以上92.3%未満である。また、nc−OSの密度およびCAAC−OSの密度は、
同じ組成の単結晶の密度の92.3%以上100%未満である。単結晶の密度の78%未
満である酸化物半導体は、成膜すること自体が困難である。

0239

例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱
面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3である。よっ
て、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において
、a−like OSの密度は5.0g/cm3以上5.9g/cm3未満である。また
、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、
nc−OSの密度およびCAAC−OSの密度は5.9g/cm3以上6.3g/cm3
未満である。

0240

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。

0241

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、
CAAC−OSのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は
X線回折(XRD)、ナノビーム電子回折TEM透過型電子顕微鏡)観察などによ
って、特定することができる。

0242

次に、酸化物半導体のキャリア密度について、説明する。

0243

酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損(
Vo)、または酸化物半導体中の不純物などが挙げられる。

0244

酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合(この状態をVoHと
もいう)した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。

0245

ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。

0246

トランジスタのしきい値電圧マイナスシフトの抑制、またはトランジスタのオフ電流の
低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい
。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化
物半導体のキャリア密度としては、8×1015cm−3未満、好ましくは1×1011
cm−3未満、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−
3以上とすればよい。

0247

一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのId−Vg
特性のオン/オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位
密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大き
く、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子(キャ
リア)の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和
力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる

0248

上述のキャリア密度が高められた酸化物半導体は、わずかにn型化している。したがって
、キャリア密度が高められた酸化物半導体を、「Slightly−n」と呼称してもよ
い。

0249

実質的に真性の酸化物半導体のキャリア密度は、1×105cm−3以上1×1018c
m−3未満が好ましく、1×107cm−3以上1×1017cm−3以下がより好まし
く、1×109cm−3以上5×1016cm−3以下がさらに好ましく、1×1010
cm−3以上1×1016cm−3以下がさらに好ましく、1×1011cm−3以上1
×1015cm−3以下がさらに好ましい。

0250

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0251

(実施の形態7)
図13(A)に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。

0252

図13(A)に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ
351が、ワイヤボンディング法により、インターポーザ350上の端子352と接続さ
れている。端子352は、インターポーザ350のチップ351がマウントされている面
上に配置されている。そしてチップ351はモールド樹脂353によって封止されていて
も良いが、各端子352の一部が露出した状態で封止されるようにする。

0253

パッケージが回路基板実装されている電子機器のモジュールの構成を、図13(B)に
示す。

0254

図13(B)に示す携帯電話のモジュールは、プリント配線基板801に、パッケージ8
02と、バッテリー804とが実装されている。また、表示素子が設けられたパネル80
0に、プリント配線基板801がFPC803によって実装されている。

0255

図14に、本発明の一態様に係る半導体装置である半導体装置10を用いたプログラマ
ルロジックデバイス(PLD:Programmable Logic Device)
の構成例を示す。図14では、PLD80に、I/O70、PLL(phase loc
k loop)71、RAM72、半導体装置10が設けられている。I/O70は、P
LD80の外部回路からの信号の入力、または外部回路への信号の出力を制御する、イン
ターフェースとしての機能を有する。PLL71は、信号CLKを生成する機能を有する
。RAM72は、論理演算に用いられるデータを格納する機能を有する。半導体装置10
は、積和演算回路としての機能を有する。

0256

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0257

(実施の形態8)
本発明の一態様に係る記憶装置は、表示機器パーソナルコンピュータ記録媒体を備え
画像再生装置(代表的にはDVD:Digital Versatile Disc等
の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることが
できる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として
、携帯電話、携帯型を含むゲーム機携帯情報端末電子書籍端末ビデオカメラ、デジ
タルスチルカメラ等のカメラゴーグル型ディスプレイ(ヘッドマウントディスプレイ
ナビゲーションシステム音響再生装置カーオーディオデジタルオーディオプレイ
ヤー等)、複写機ファクシミリプリンタプリンタ複合機現金自動預け入れ払い機
ATM)、自動販売機医療機器などが挙げられる。これら電子機器の具体例を図15
に示す。

0258

図15(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。本発明の一態様にかかる記憶装置は、携帯型ゲーム機の各種
集積回路に用いることができる。なお、図15(A)に示した携帯型ゲーム機は、2つの
表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数
は、これに限定されない。

0259

図15(B)はノート型パーソナルコンピュータであり、筐体5401、表示部5402
キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。

0260

図15(C)は表示装置であり、筐体5301、表示部5302、支持台5303等を有
する。本発明の一態様に係る半導体装置は、表示部5302に用いることができる。なお
、表示装置には、パーソナルコンピュータ用、TV放送受信用広告表示用などの全ての
情報表示用表示装置が含まれる。

0261

図15(D)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部58
03、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5
804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2
筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接
続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は
、接続部5806により変更が可能である。表示部5803における映像を、接続部58
06における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成
としても良い。

0262

図15(E)は表示装置であり、曲面を有する筐体5701、表示部5702等を有する
。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する
筐体5701に支持された表示部5702に、当該半導体装置を用いることができ、フレ
キシブルかつ軽くて使い勝手の良い表示装置を提供することができる。

0263

図15(F)は携帯電話であり、曲面を有する筐体5901に、表示部5902、マイ
5907、スピーカー5904、カメラ5903、外部接続部5906、操作用のボタン
5905が設けられている。本発明の一態様にかかる記憶装置は、表示部5902に用い
られる表示装置の動作を制御するための各種集積回路に用いることができる。

0264

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0265

10半導体装置
11記憶回路
12参照用記憶回路
13回路
14 回路
15電流源回路
18電流電圧変換回路
19アンプ
20抵抗素子
21駆動回路
21R 駆動回路
22デコーダ
23サンプリング回路
24アナログバッファ
25オフセット回路
26選択回路
27 選択回路
71PLL
72 RAM
80 PLD
350インターポーザ
351チップ
352端子
353モールド樹脂
501トランジスタ
511絶縁層
512 絶縁層
513 絶縁層
514 絶縁層
515 絶縁層
516e Ec
516 絶縁層
517e Ec
517 絶縁層
518 絶縁層
519 絶縁層
520 絶縁層
521金属酸化物膜
521e Ec
522 金属酸化物膜
522e Ec
523 金属酸化物膜
524 金属酸化物膜
524e Ec
527e Et
530酸化物層
550導電層
551 導電層
552 導電層
553 導電層
560単結晶シリコンウエハ
561 CMOS層
562トランジスタ層
565電極
800パネル
801プリント配線基板
802パッケージ
803FPC
804バッテリー
5001筐体
5002 筐体
5003 表示部
5004 表示部
5005マイクロホン
5006スピーカー
5007操作キー
5008スタイラス
5301 筐体
5302 表示部
5303支持台
5401 筐体
5402 表示部
5403キーボード
5404ポインティングデバイス
5701 筐体
5702 表示部
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805レンズ
5806 接続部
5901 筐体
5902 表示部
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5905 ボタン
5906外部接続部
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  • 株式会社半導体エネルギー研究所の「 半導体装置及び電子機器」が 公開されました。( 2021/07/08)

    【課題】半導体素子の微細化に伴うリーク電流を低減し、電源電圧の供給の停止時のデータの保持期間を長くすることのできる半導体装置を提供すること。【解決手段】酸化物半導体をチャネル形成領域に有するトランジス... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2021/07/08)

    【課題】微細な構造のトランジスタを歩留まりよく提供する。また、該トランジスタのオン特性を向上させ、高速応答、高速駆動が可能な半導体装置を提供する。【解決手段】酸化物半導体層、ゲート絶縁層、ゲート電極層... 詳細

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