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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 伊達浩己
出願日 2019年9月17日 (1年9ヶ月経過) 出願番号 2019-168845
公開日 2021年3月25日 (3ヶ月経過) 公開番号 2021-047942
状態 未査定
技術分野
  • -
主要キーワード 略パルス状 太線実線 スイッチ回路群 ロジック制御 遷移量 アシスト電圧 電源入力用 センスユニット
関連する未来課題
重要な関連分野

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図面 (20)

課題

ワード線を所望の電圧高速に設定する。

解決手段

実施形態の半導体記憶装置は、メモリセルアレイと、複数のメモリセルトランジスタゲートにそれぞれ接続された複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び読み出し電圧に第1電圧を付加した電圧、選択ワード線に隣接する隣接ワード線に供給する固定の第2電圧及び第2電圧に第3電圧を付加した電圧を発生する電圧生成回路と、選択ワード線に読み出し電圧を印加し隣接ワード線に第2電圧を印加すると共に、読み出し電圧の遷移時に、第1電圧が付加された読み出し電圧を選択ワード線に印加し第3電圧が付加された第2電圧を隣接ワード線に印加するワード線ドライバと、第1電圧及び第3電圧を読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する。

概要

背景

近年、NAND型FLASHメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、3次元構造化が図られるようになってきた。また、NAND型FLASHメモリでは、メモリセルトランジスタを、1ビット2値)のデータを保持可能なSLC(Single Level Cell)とする場合だけでなく、2ビット(4値)のデータを保持可能なMLC(Multi Level Cell)、3ビット(8値)のデータを保持可能なTLC(Triple Level Cell)または4ビット(16値)のデータを保持可能なQLC(Quad Level Cell)として構成する場合がある。

このようにメモリセルトランジスタを多値化した場合には、データの読み出し時において、メモリセルトランジスタに記憶されたデータに応じて読み出し電圧を変化させる必要があり、各読み出し電圧への遷移高速化する要求がある。

概要

ワード線を所望の電圧に高速に設定する。 実施形態の半導体記憶装置は、メモリセルアレイと、複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び読み出し電圧に第1電圧を付加した電圧、選択ワード線に隣接する隣接ワード線に供給する固定の第2電圧及び第2電圧に第3電圧を付加した電圧を発生する電圧生成回路と、選択ワード線に読み出し電圧を印加し隣接ワード線に第2電圧を印加すると共に、読み出し電圧の遷移時に、第1電圧が付加された読み出し電圧を選択ワード線に印加し第3電圧が付加された第2電圧を隣接ワード線に印加するワード線ドライバと、第1電圧及び第3電圧を読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する。B

目的

特開2017−216025号公報






本実施形態は、ワード線を所望の電圧に高速に設定することができる半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

各々が複数レベル閾値電圧のいずれかに設定可能な複数のメモリセルトランジスタを備えたメモリセルアレイと、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、前記複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び前記読み出し電圧に第1電圧を付加した電圧、前記選択ワード線に隣接する隣接ワード線に供給する固定の第2電圧及び前記第2電圧に第3電圧を付加した電圧を発生する電圧生成回路と、前記複数のメモリセルトランジスタに書き込まれたデータを読み出すために、前記選択ワード線に前記読み出し電圧を印加し前記隣接ワード線に前記第2電圧を印加すると共に、前記読み出し電圧の遷移時に、前記第1電圧が付加された前記読み出し電圧を前記選択ワード線に印加し前記第3電圧が付加された前記第2電圧を前記隣接ワード線に印加するワード線ドライバと、前記第1電圧及び第3電圧を前記読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する半導体記憶装置

請求項2

前記読み出し電圧の遷移は、正方向であり、前記第1電圧は正電圧であり、前記第3電圧は負電圧である請求項1に記載の半導体記憶装置。

請求項3

前記読み出し電圧の遷移は、負方向であり、前記第1電圧は負電圧であり、前記第3電圧は正電圧である請求項1に記載の半導体記憶装置。

請求項4

前記読み出し電圧は、正方向に複数回変化する請求項1から3のいずれか1つに記載の半導体記憶装置。

請求項5

前記読み出し電圧は、負方向に複数回変化する請求項1から3のいずれか1つに記載の半導体記憶装置。

請求項6

前記第1電圧は、前記ワード線ドライバからの距離が異なる前記選択ワード線上の2点のうち前記ワード線ドライバからの距離が近い近端と前記ワード線ドライバからの距離が遠い遠端とにおいて、前記読み出し電圧がターゲット電圧に到達するまでの時間を短縮するための電圧値に設定され、前記第3電圧は、前記ワード線ドライバからの距離が異なる前記隣接ワード線上の2点のうち前記ワード線ドライバからの距離が近い近端と前記ワード線ドライバからの距離が遠い遠端とにおいて、前記第2電圧がターゲット電圧に到達するまでの時間を短縮するための電圧値に設定される請求項1に記載の半導体記憶装置。

技術分野

0001

本発明の実施形態は、半導体記憶装置に関する。

背景技術

0002

近年、NAND型FLASHメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、3次元構造化が図られるようになってきた。また、NAND型FLASHメモリでは、メモリセルトランジスタを、1ビット2値)のデータを保持可能なSLC(Single Level Cell)とする場合だけでなく、2ビット(4値)のデータを保持可能なMLC(Multi Level Cell)、3ビット(8値)のデータを保持可能なTLC(Triple Level Cell)または4ビット(16値)のデータを保持可能なQLC(Quad Level Cell)として構成する場合がある。

0003

このようにメモリセルトランジスタを多値化した場合には、データの読み出し時において、メモリセルトランジスタに記憶されたデータに応じて読み出し電圧を変化させる必要があり、各読み出し電圧への遷移高速化する要求がある。

先行技術

0004

特開2017−216025号公報

発明が解決しようとする課題

0005

本実施形態は、ワード線を所望の電圧に高速に設定することができる半導体記憶装置を提供する。

課題を解決するための手段

0006

実施形態の半導体記憶装置は、各々が複数レベル閾値電圧のいずれかに設定可能な複数のメモリセルトランジスタを備えたメモリセルアレイと、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、前記複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び前記読み出し電圧に第1電圧を付加した電圧、前記選択ワード線に隣接する隣接ワード線に供給する固定の第2電圧及び前記第2電圧に第3電圧を付加した電圧を発生する電圧生成回路と、前記複数のメモリセルトランジスタに書き込まれたデータを読み出すために、前記選択ワード線に前記読み出し電圧を印加し前記隣接ワード線に前記第2電圧を印加すると共に、前記読み出し電圧の遷移時に、前記第1電圧が付加された前記読み出し電圧を前記選択ワード線に印加し前記第3電圧が付加された前記第2電圧を前記隣接ワード線に印加するワード線ドライバと、前記第1電圧及び第3電圧を前記読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する。

図面の簡単な説明

0007

実施形態に関わるメモリシステムの構成例を示すブロック図。
本実施形態の不揮発性メモリの構成例を示すブロック図。
3次元構造のNANDメモリセルアレイ(以下、メモリセルアレイという)23のブロックの構成例を示す図。
3次元構造のNANDメモリセルアレイの一部領域の断面図。
センスアンプ24の構成の一例を示すブロック図。
ロウデコーダ25の構成の一例を示すブロック図。
CGドライバ28Bの構成の一例を示すブロック図。
近端及び遠端を説明するための説明図。
書き込み動作時における各配線電位変化を示す図。
書き込み動作時のストリングの様子を示す回路図。
横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数(セル数)をとって、メモリセルアレイの閾値分布を示す図。
コーディングの一例として2−3−2コーディングを示す説明図。
キック電圧を説明するための図。
読み出し電圧VCGRV遷移時に付加されるポジティブキック電圧による同一選択ワード線WL上の近端及び遠端の電圧波形を示す波形図。
読み出し電圧VCGRV遷移時に付加されるポジティブキック電圧による近端及び遠端の選択ワード線WLn及び隣接ワード線WLn+1の電圧波形(アシスト波形)を示す波形図。
近端及び遠端における電圧波形の相違を示す波形図。
課題を説明するための波形図。
最適な隣接ワード線キック電圧を説明するための図。
最適な隣接ワード線キック電圧を説明するための図。
最適な隣接ワード線キック電圧を説明するための図。
本発明の第2の実施の形態を説明するための図。

実施例

0008

以下、図面を参照して本発明の実施の形態について詳細に説明する。

0009

(第1の実施の形態)
本実施の形態は、書き込み対象のメモリセルトランジスタが接続されたワード線(以下、選択ワード線という)に印加する電圧を遷移させる場合において、セットアップ時間短縮のために印加電圧キック(以下、選択ワード線キックという)を付与すると共に、選択ワード線に隣接するワード線(以下、隣接ワード線という)に対して、選択ワード線キックの正負の方向とは逆方向に、選択ワード線への印加電圧の遷移量に応じたキック(以下、隣接ワード線キックという)を付与することにより、選択ワード線を所望の電圧に高速に設定することを可能にするものである。

0010

(メモリシステムの構成)
図1は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ1と不揮発性メモリ2とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ携帯端末などの電子機器である。

0011

不揮発性メモリ2は、データを不揮発に記憶する半導体記憶装置であり、例えば、NANDフラッシュメモリを備えている。本実施形態では、不揮発性メモリ2は、メモリセルトランジスタあたり3bitを記憶可能なメモリセルトランジスタを有するNANDメモリ、すなわち3bit/Cell(TLC:Triple Level Cell)のNANDメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ2は、3次元化されている。

0012

メモリコントローラ1は、ホストからの書き込みリクエストに従って不揮発性メモリ2へのデータの書き込みを制御する。また、メモリコントローラ1は、ホストからの読み出しリクエストに従って不揮発性メモリ2からのデータの読み出しを制御する。メモリコントローラ1は、RAM(Random Access Memory)11、プロセッサ12、ホストインターフェイス13、ECC(Error Check and Correct)回路14およびメモリインターフェイス15を備える。RAM11、プロセッサ12、ホストインターフェイス13、ECC回路14およびメモリインターフェイス15は、互いに内部バス16により接続される。

0013

ホストインターフェイス13は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス16に出力する。また、ホストインターフェイス13は、不揮発性メモリ2から読み出されたユーザデータ、プロセッサ12からの応答などをホストへ送信する。

0014

メモリインターフェイス15は、プロセッサ12の指示に基づいてユーザデータ等を不揮発性メモリ2へ書き込む処理および不揮発性メモリ2から読み出す処理を制御する。

0015

プロセッサ12は、メモリコントローラ1を統括的に制御する。プロセッサ12は、例えば、CPU(Central Processing Unit)、MPU(Micro Processing Unit)等である。プロセッサ12は、ホストからホストインターフェイス13経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ12は、ホストからのリクエストに従って、不揮発性メモリ2へのユーザデータおよびパリティの書き込みをメモリインターフェイス15へ指示する。また、プロセッサ12は、ホストからのリクエストに従って、不揮発性メモリ2からのユーザデータおよびパリティの読み出しを、メモリインターフェイス15へ指示する。

0016

プロセッサ12は、RAM11に蓄積されるユーザデータに対して、不揮発性メモリ2上の格納領域(以下、メモリ領域という)を決定する。ユーザデータは、内部バス16経由でRAM11に格納される。プロセッサ12は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ2の1ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ2に格納される。

0017

なお、符号化は必須ではない。メモリコントローラ1は、符号化せずにユニットデータを不揮発性メモリ2に格納してもよいが、図1では、一構成例として符号化を行う構成を示している。メモリコントローラ1が符号化を行わない場合には、ページデータはユニットデータと一致する。また、1つのユニットデータに基づいて1つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて1つの符号語が生成されてもよい。また、複数のユニットデータを用いて1つの符号語が生成されてもよい。

0018

プロセッサ12は、ユニットデータごとに書き込み先の不揮発性メモリ2のメモリ領域を決定する。不揮発性メモリ2のメモリ領域には物理アドレス割当てられている。プロセッサ12は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ12は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ2へ書き込むようメモリインターフェイス15へ指示する。プロセッサ12は、ユーザデータの論理アドレス(ホストが管理する論理アドレス)と物理アドレスとの対応を管理する。プロセッサ12は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス15へ指示する。

0019

ECC回路14は、RAM11に格納されたユーザデータを符号化して符号語を生成する。また、ECC回路14は、不揮発性メモリ2から読み出された符号語を復号する。
RAM11は、ホストから受信したユーザデータを不揮発性メモリ2へ記憶するまでに一時格納したり、不揮発性メモリ2から読み出したデータをホストへ送信するまでに一時格納する。RAM11は、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)などの汎用メモリである。

0020

図1では、メモリコントローラ1が、ECC回路14とメモリインターフェイス15をそれぞれ備える構成例を示した。しかしながら、ECC回路14がメモリインターフェイス15に内蔵されていてもよい。また、ECC回路14が、不揮発性メモリ2に内蔵されていてもよい。

0021

ホストから書き込みリクエストを受信した場合、メモリコントローラ1は次のように動作する。プロセッサ12は、書き込みデータをRAM11に一時記憶させる。プロセッサ12は、RAM11にストアされたデータを読み出し、ECC回路14に入力する。ECC回路14は、入力されたデータを符号化し、符号語をメモリインターフェイス15に与える。メモリインターフェイス15は、入力された符号語を不揮発性メモリ2に書き込む。

0022

ホストから読み出しリクエストを受信した場合、メモリコントローラ1は次のように動作する。メモリインターフェイス15は、不揮発性メモリ2から読み出した符号語をECC回路14に与える。ECC回路14は、入力された符号語を復号し、復号されたデータをRAM11にストアする。プロセッサ12は、RAM11にストアされたデータを、ホストインターフェイス13を介してホストに送信する。

0023

(不揮発性メモリの構成)
図2は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ2は、ロジック制御回路21、入出力回路22、メモリセルアレイ23、センスアンプ24、ロウデコーダ25、レジスタ26、シーケンサ27、電圧生成回路28、入出力用パッド群32、ロジック制御パッド群34、及び、電源入力用端子群35を備えている。

0024

メモリセルアレイ23は、複数のブロックを備える。複数のブロックBLKの各々は、複数のメモリセルトランジスタ(メモリセル)を備える。メモリセルアレイ23には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックBLKの具体的な構成については後述する。

0025

入出力用パッド群32は、メモリコントローラ1との間でデータを含む各信号の送受信を行うため、信号DQ<7:0>、及び、データストローブ信号DQS、/DQSに対応する複数の端子パッド)を備えている。

0026

ロジック制御用パッド群34は、メモリコントローラ1との間で各信号の送受信を行うため、チップイネーブル信号/CE、コマドラッチイネーブル信号LEアドレスラッチイネーブル信号ALEライトイネーブル信号/WE、リードイネーブル信号RE、/RE、及びライトプロテクト信号/WPに対応する複数の端子(パッド)を備えている。

0027

信号/CEは、不揮発性メモリ2の選択を可能にする。信号CLEは、信号DQとして送信されるコマンドをコマンドレジスタラッチすることを可能にする。信号ALEは、信号DQとして送信されるアドレスアドレスレジスタにラッチすることを可能にする。信号WEは、書き込みを可能にする。信号REは、読み出しを可能にする。信号WPは、書き込み及び消去禁止する。信号R/Bは、不揮発性メモリ2がレディー状態(外部からの命令受け付けることが可能である状態)であるか、ビジー状態(外部からの命令を受け付けることができない状態)であるかを示す。メモリコントローラ1は、信号R/Bを受けることで、不揮発性メモリ2の状態を知ることができる。

0028

電源入力用端子群35は、外部から不揮発性メモリ2に、種々の動作電源を供給するため、電源電圧Vcc、VccQ、Vppと、接地電圧Vssを入力する複数の端子を備えている。電源電圧Vccは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば3.3V程度の電圧が入力される。電源電圧VccQは、例えば1.2Vの電圧が入力される。電源電圧VccQは、メモリコントローラ1と不揮発性メモリ2との間で信号を送受信する際に用いられる。電源電圧Vppは、電源電圧Vccよりも高圧の電源電圧であり、例えば12Vの電圧が入力される。

0029

ロジック制御回路21及び入出力回路22は、NANDバスを介して、メモリコントローラ1に接続される。入出力回路22は、メモリコントローラ1との間でNANDバスを介して、信号DQ(例えばDQ0〜DQ7)を送受信する。

0030

ロジック制御回路21は、メモリコントローラ1からNANDバスを介して、外部制御信号(例えば、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号/WE、読み出しイネーブル信号RE,/RE、及びライトプロテクト信号/WP)を受信する。信号名に付記された"/"は、アクティブ・ローを示す。また、ロジック制御回路21は、NANDバスを介して、メモリコントローラ1にレディービジー信号/RBを送信する。

0031

レジスタ26は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ2の動作に必要なデータを一時的に保持する。レジスタ26は、例えばSRAMから構成される。

0032

シーケンサ27は、レジスタ26からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ2を制御する。

0033

電圧生成回路28は、不揮発性メモリ2の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路28は、生成した電圧を、メモリセルアレイ23、センスアンプ24、及びロウデコーダ25などに供給する。

0034

ロウデコーダ25は、レジスタ26からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ25は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ25は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

0035

センスアンプ24は、レジスタ26からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ24は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ24は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ24は、データの書き込み時には、書き込みデータをビット線に転送する。

0036

センスアンプ24は、データレジスタ24Bを有しており、データレジスタ24Bは、データの読み出し時には、センスアンプ24により検出したデータを一時的に保持し、これをシリアルに入出力回路22へ転送する。また、データレジスタ24Bは、データの書き込み時には、入出力回路22からシリアルに転送されたデータを一時的に保持し、これをセンスアンプ24へ転送する。データレジスタ24Bは、SRAMなどで構成される。

0037

(メモリセルアレイのブロック構成
図3は、3次元構造のNANDメモリセルアレイ23のブロックの構成例を示す図である。図3はメモリセルアレイ23を構成する複数のブロックのうちの1つのブロックBLKを示している。メモリセルアレイの他のブロックも図3と同様の構成を有する。なお、本実施形態は、2次元構造のメモリセルアレイにも適用可能である。

0038

図示するように、ブロックBLKは、例えば4つのストリングユニット(SU0〜SU3)を含む。また各々のストリングユニットSUは、複数のNANDストリングNSを含む。NANDストリングNSの各々は、ここでは8個のメモリセルトランジスタMT(MT0〜MT7)と、選択ゲートトランジスタST1,ST2とを含む。なお、NANDストリングNSに含まれるメモリセルトランジスタMTの個数は、ここでは8個であるが、8個に限られず、例えば、32個、48個、64個、96個等でもよい。選択ゲートトランジスタST1,ST2は、電気回路上は1つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタST1,ST2として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタMTと選択ゲートトランジスタST1,ST2との間には、ダミーセルトランジスタが設けられていてもよい。

0039

メモリセルトランジスタMTは、選択ゲートトランジスタST1,ST2間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタMT7が、選択ゲートトランジスタST1に接続され、他端側のメモリセルトランジスタMT0が、選択ゲートトランジスタST2に接続されている。

0040

ストリングユニットSU0〜SU3の各々の選択ゲートトランジスタST1のゲートは、それぞれ選択ゲート線GD0〜SGD3に接続される。他方で、選択ゲートトランジスタST2のゲートは、同一のブロックBLK内にある複数のストリングユニットSU間で同一の選択ゲート線SGSに共通接続される。また、同一のブロックBLK内にあるメモリセルトランジスタMT0〜MT7のゲートは、それぞれワード線WL0〜WL7に共通接続される。すなわち、ワード線WL0〜WL7及び選択ゲート線SGSは、同一ブロックBLK内の複数のストリングユニットSU0〜SU3間で共通に接続されているのに対し、選択ゲート線SGDは、同一ブロックBLK内であってもストリングユニットSU0〜SU3毎に独立している。

0041

NANDストリングNSを構成するメモリセルトランジスタMT0〜MT7のゲートには、それぞれワード線WL0〜WL7が接続されている。ブロックBLK内において同一行にあるメモリセルトランジスタMTiのゲートは、同一のワード線WLiに接続される。なお、以下の説明では、NANDストリングNSを単に「ストリング」という場合がある。

0042

各NANDストリングNSは、対応するビット線に接続されている。従って、各メモリセルトランジスタMTは、NANDストリングNSに含まれる選択ゲートトランジスタSTや他のメモリセルトランジスタMTを介して、ビット線に接続されている。上述した通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループMG単位(またはページ単位)で行われる。本明細書では、1つのワード線WLiに接続され、かつ1つのストリングユニットSUに属する複数のメモリセルトランジスタMTをメモリセルグループMGと定義する。本実施形態では、不揮発性メモリ2は3ビット(8値)のデータを保持可能なTLCのNANDメモリである。従って、1つのメモリセルグループMGが、3ページ分のデータを保持することができる。各メモリセルトランジスタMTが保持することができる3ビットは、それぞれこの3ページに対応する。

0043

図4は、3次元構造のNANDメモリセルアレイの一部領域の断面図である。図4に示すように、p型ウェル領域(P−well)上(D3方向)に複数のNANDストリングNSが形成されている。すなわち、p型ウェル領域上には、選択ゲート線SGSとして機能する複数の配線層333、ワード線WLiとして機能する複数の配線層332、および選択ゲート線SGDとして機能する複数の配線層331が積層されている。

0044

そして、これらの配線層333,332,331を貫通してp型ウェル領域に達するメモリホール334が形成されている。メモリホール334の側面には、ブロック絶縁膜335、電荷蓄積膜電荷保持領域)336、およびゲート絶縁膜337が順次形成され、更にメモリホール334内に導電体柱338が埋め込まれている。導電体柱338は、例えばポリシリコンからなり、NANDストリングNSに含まれるメモリセルトランジスタMT並びに選択ゲートトランジスタST1及びST2の動作時にチャネルが形成される領域として機能する。すなわち、配線層331と導電体柱338とそれらの間の膜335〜337がそれぞれ選択ゲートトランジスタST1として機能し、配線層332と導電体柱338とそれらの間の膜335〜337がそれぞれメモリセルトランジスタMTとして機能し、配線層333と各導電体柱338とそれらの間の膜335〜337が選択ゲートトランジスタST2として機能する。

0045

なお、図4では、メモリホール334及び導電体柱338は、同一径の円柱形状であるものとして示したが、実際にはp型ウェル領域に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホール334及び導電体柱338は、テーパ形状の途中で拡径して再びp型ウェル領域に向かって細径となる複数段のテーパ形状を有することもある。

0046

各NANDストリングNSにおいて、p型ウェル領域上に選択ゲートトランジスタST2、複数のメモリセルトランジスタMT、及び選択ゲートトランジスタST1が順に形成されている。導電体柱338よりも上側(D1方向)には、ビット線BLとして機能する配線層が形成される。導電体柱338の上端には、導電体柱338とビット線BLとを接続するコンタクトプラグ339が形成されている。

0047

さらに、p型ウェル領域の表面内には、n+型不純物拡散層およびp+型不純物拡散層が形成されている。n+型不純物拡散層上にはコンタクトプラグ340が形成され、コンタクトプラグ340上には、ソース線SLとして機能する配線層が形成される。

0048

以上の図4に示した構成が、図4紙面の奥行き方向(D2方向)に複数配列されており、奥行き方向に一列に並ぶ複数のNANDストリングの集合によって、1つのストリングユニットSUが形成される。

0049

(センスアンプ)
図5図2中のセンスアンプ24の一例を示すブロック図である。

0050

センスアンプ24は、センスアンプユニット群24A及びデータレジスタ24Bを有する。センスアンプユニット群24Aは、ビット線BL0〜BL(m−1)に対応したセンスアンプユニットSAU0〜SAU(m−1)を備える。各センスアンプユニットSAUは、センスアンプ部SA、及びデータラッチ回路SDL、ADL、BDL、CDLを備える。センスアンプ部SA、及びデータラッチ回路SDL、ADL、BDL、CDLは、互いにデータを転送可能なように接続される。

0051

データラッチ回路SDL、ADL、BDL、CDLは、データを一時的に保持する。書き込み動作時には、センスアンプ部SAは、データラッチ回路SDLが保持するデータに応じて、ビット線BLの電圧を制御する。データラッチ回路ADL、BDL、CDLは、メモリセルトランジスタMTが2ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ADLは、下位ページを保持するために使用される。データラッチ回路BDLは、中位ページを保持するために使用される。データラッチ回路CDLは、上位ページを保持するために使用される。センスアンプユニットSAUが備えるデータラッチ回路の数は、1つのメモリセルトランジスタMTが保持するビット数に応じて任意に変更可能である。

0052

センスアンプ部SAは、読み出し動作時には、対応するビット線BLに読み出されたデータを検知し、データが"0"データであるか"1"データであるかを判定する。また、センスアンプ部SAは、書き込み動作時には、書き込みデータに基づいてビット線BLに電圧を印加する。

0053

データレジスタ29は、センスアンプユニットSAU0〜SAU(m−1)に対応した数のデータラッチ回路XDLを備える。データラッチ回路XDLは、入出力回路21に接続される。データラッチ回路XDLは、入出力回路21から送られた書き込みデータを一時的に保持し、また、センスアンプユニットSAUから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路21とセンスアンプユニットSAU0〜SAU(m−1)との間のデータ転送は、1ページ分のデータラッチ回路XDLを介して行われる。入出力回路21が受信した書き込みデータは、データラッチ回路XDLを介して、データラッチ回路ADL、BDL、CDLのいずれかに転送される。センスアンプ部SAによって読み出された読み出しデータは、データラッチ回路XDLを介して、入出力回路21に転送される。

0054

(ロウデコーダ)
図6Aはロウデコーダ25の構成の一例を示すブロック図であり、図6BはCGドライバ28Bの構成の一例を示すブロック図である。

0055

電圧生成回路28は、信号線SG0〜SG4にそれぞれ電圧を供給する複数のSGドライバ28Aと、信号線CG0〜CG7にそれぞれ電圧を供給する複数のCGドライバ28Bと含む。これらの信号線SG0〜SG4,CG0〜CG7は、ロウデコーダ25によって分岐されて、各ブロックBLKの配線に接続される。すなわち、信号線SG0〜SG3は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ25を介して、各ブロックBLKにおけるローカル選択ゲート線としての選択ゲート線SGD0〜SGD3に接続される。信号線CG0〜CG7は、グローバルワード線として機能し、ロウデコーダ25を介して、各ブロックBLKにおけるローカルワード線としてのワード線WL0〜WL7に接続される。信号線SG4は、グローバルソース側選択ゲート線として機能し、ロウデコーダ25を介して、各ブロックBLKにおけるローカル選択ゲート線としての選択ゲート線SGSに接続される。
電圧生成回路28はシーケンサ27に制御されて、各種の電圧を生成する。SGドライバ(選択ゲート線ドライバ)28A及びCGドライバ(ワード線ドライバ)28Bは、各種の生成された電圧を、対応する信号線SG0〜SG4及び信号線CG0〜CG7にそれぞれ供給する。例えば、図6Bに示すように、各CGドライバ28Bは、読み出し動作における動作の対象(ロウアドレス)に応じて、対応する信号線CG及びワード線WLに応じて、電圧VCGRV、電圧VREAD、又は電圧VREADKのいずれかを選択して供給する。動作の対象となるワード線WLnに対応する信号線CGに接続されたCGドライバ28Bは、電圧VCGRVを供給する。動作の対象となるワード線WLnに隣接するワード線WLn±1に対応する信号線CGn±1に接続されたCGドライバ28Bは、電圧VREADKを供給する。それ以外のワード線WLn±2、WLn±3等に対応する信号線CGn±2、CGn±3等に接続されたCGドライバ28Bは、電圧VREADを供給する。

0056

ロウデコーダ25は、各ブロックにそれぞれ対応した複数のスイッチ回路群25Aと、複数のスイッチ回路群25Aにそれぞれ対応して設けられる複数のブロックデコーダ25Bとを有している。各スイッチ回路群25Aは、信号線SG0〜SG3と選択ゲート線SGD0〜SGD3とをそれぞれ接続する複数のトランジスタTR_SG0〜TR_SG3、信号線CG0〜CG7とワード線WL0〜WL7とをそれぞれ接続する複数のトランジスタTR_CG0〜TR_CG7、信号線SG4と選択ゲート線SGSとを接続するトトランジスタTR_SG4を含む。トランジスタTR_SG0〜TR_SG4およびトランジスタTR_CG0〜TR_CG7の各々は、高耐圧トランジスタである。
各ブロックデコーダ25Bは、ロウアドレスによって自身が指定された場合、トランジスタTR_SG0〜TR_SG4およびトランジスタTR_CG0〜TR_CG7のゲートに、ブロック選択信号BLKSELを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ25Bからブロック選択信号BLKSELが供給されるスイッチ回路群25Aでは、トランジスタTR_SG0〜TR_SG4およびトランジスタTR_CG0〜TR_CG7がオン状態となって導通するため、電源生成回路28から信号線SG0〜SG4及び信号線CG0〜CG7に供給される電圧が、動作対象となるブロックBLKに含まれる選択ゲート線SGD0〜SGD3、SGSおよびワード線WL0〜WL7に供給される。
即ち、電圧生成回路28とロウデコーダ25により、選択ワード線WLnには読み出し電圧VCGRVが供給され、隣接ワード線WLn±1には電圧VREADKが供給され、その他の非選択ワード線WLn±2、WLn±3等には電圧VREADが供給される。また、例えば、動作対象となるストリングユニットSUに属する選択ゲートトランジスタST1に接続されるセレクトゲート線SGD(SGDsel)には電圧VSG1が供給され、動作対象となるストリングユニットSUに属さない選択ゲートトランジスタST1に接続されるセレクトゲート線SGD(SGDusel)には電圧VSG2が供給され、各ブロックBLKで選択ゲートトランジスタST2に一括して接続される選択ゲートセレクトゲート線SGSには電圧VSG3が供給される。

0057

(書き込み動作)
書き込み動作は、メモリセルトランジスタの閾値電圧を上昇するためにプログラム電圧を印加するプログラム動作と、プログラム動作の後、データを読み出すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作とを含む。ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。図7は、書き込み動作(プログラム動作)における各配線の電位変化を示す図である。なお、図7に示す各電圧についても、シーケンサ27に制御された電圧生成回路28によって発生される。

0058

プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。ワード線(図7の選択WL,非選択WL)に電圧が印加されないブロックBLKは、書き込み対象でない非選択BLK(図7下段)である。また、ビット線電圧は、ビット線BLに接続された選択ゲートトランジスタST1が導通することによりメモリセルトランジスタMTに印加されるので、書き込み対象のブロックBLK(選択BLK)のうち、選択ゲート線SGDが印加されないストリングユニットSUは書き込み対象でない非選択SU(図7中段)である。なお、選択BLKの非選択SU(図7中段)についても、プログラム電圧VPGMの印加の前に、選択ゲート線SGDを例えば5Vにして選択ゲートトランジスタST1を導通させておくようにしてもよい。
書き込み対象のブロックBLK(選択BLK)の書き込み対象のストリングユニットSU(選択SU)(図7上段)については、プログラム電圧VPGMの印加の前に、図7上段の左側に示すように、選択ゲート線SGDを例えば5Vにして、選択ゲートトランジスタST1を導通させておく。また、プログラム動作時には、選択ゲート線SGSは例えば0Vである。従って、選択ゲートトランジスタST2はオフ状態となる。一方、図7上段の右側に示すプログラム電圧VPGM印加時には、選択ゲート線SGDを例えば2.5Vとする。これにより、選択ゲートトランジスタST1の導通、非導通の状態は、選択ゲートトランジスタST1に接続されるビット線BLのビット線電圧によって決まる。

0059

上述したように、センスアンプ24は、各ビット線BLにデータを転送する。"0"データが与えられたビット線BLにはビット線電圧Vbl_Lとして例えば0Vの接地電圧Vssが印加される。"1"データが与えられたビット線BLにはビット線電圧Vbl_Hとして書き込み禁止電圧Vinhibit(例えば2.5V)が印加される。従って、プログラム電圧VPGM印加時には、"0"データが与えられたビット線BLに接続された選択ゲートトランジスタST1は導通し、"1"データが与えられたビット線BLに接続された選択ゲートトランジスタST1はカットオフする。カットオフした選択ゲートトランジスタST1に接続されているメモリセルトランジスタMTは書き込み禁止となる。

0060

導通状態となった選択ゲートトランジスタST1に接続されているメモリセルトランジスタMTは、ワード線WLに印加される電圧に従って電荷蓄積膜への電子注入が行われる。ワード線電圧として、電圧VPASSが与えられたワード線WLに接続されたメモリセルトランジスタMTは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧VPGMが与えられたワード線WLに接続されたメモリセルトランジスタMTは、プログラム電圧VPGMに応じて電荷蓄積膜への電子の注入が行われる。

0061

即ち、ロウデコーダ25は、選択ブロックBLKにおいていずれかのワード線WLを選択し、選択ワード線にプログラム電圧VPGMを印加し、その他のワード線(非選択ワード線)WLに電圧VPASSを印加する。プログラム電圧VPGMは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、VPGM>VPASSである。ロウデコーダ25によってワード線WLの電圧を制御しながら、センスアンプ24によって各ビット線BLにデータを供給することで、メモリセルアレイ23の各メモリセルトランジスタMTへの書き込み動作(プログラム動作)が行われる。

0062

図8は書き込み動作(プログラム動作)時のストリングの様子を示す回路図である。

0063

図8では、"0"書き込み対象のビット線BL、及び、"1"書き込み対象のビット線BLに対応する2つのNANDストリングを図示している。また、ワード線WL3が選択された際の様子を示している。

0064

図示するように、選択ワード線WL3にはプログラム電圧VPGMが印加され、非選択ワード線WL0〜WL2及びWL4〜WL7には電圧VPASSが印加される。

0065

そして、"0"書き込み対象のビット線BLに対応するNANDストリングでは、選択ゲートトランジスタST1がオン状態となる。そのため、選択ワード線WL3に接続されたメモリセルトランジスタMT3のチャネル電位Vchは0Vとなる。すなわち、ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積膜に注入されて、メモリセルトランジスタMT3の閾値電圧が上昇される。

0066

"1"書き込み対象のビット線BLに対応するNANDストリングでは、選択ゲートトランジスタST1がカットオフ状態となる。そのため、選択ワード線WL3に接続されたメモリセルトランジスタMT3のチャネルは電気的にフローティングとなり、ワード線WL等との容量カップリングによりチャネル電位Vchはプログラム電圧VPGM近くまで上昇される。すなわち、ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積膜に注入されず、メモリセルトランジスタMT3の閾値電圧は維持される(閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない)。

0067

(閾値分布)
多値のデータをメモリセルトランジスタMTに書き込む場合には、メモリセルトランジスタMTの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタMTにプログラム電圧VPGM及びビット線電圧Vbl_Lを印加すると、電子が電荷蓄積膜336に注入されて閾値電圧が上昇する。プログラム電圧VPGMを大きくすることで電子の注入量を増加させて、メモリセルトランジスタMTの閾値電圧を高くすることができる。しかし、メモリセルトランジスタMTのばらつきにより同一のプログラム電圧VPGMを印加したとしても電子の注入量はメモリセルトランジスタMT毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタMTに設定すべき閾値電圧として許容できる閾値電圧の範囲(以下、ターゲット領域という)を超えないように、プログラム動作とベリファイ動作(ループ)を、プログラム電圧VPGMを徐々に上昇させつつ、複数回行う。

0068

そして、プログラム動作の後、データを読み出すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作が行われる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで上昇される。ベリファイ動作により閾値電圧がターゲット領域まで達した、即ち、ターゲット領域の最低値であるターゲットレベルを超えたと判定されたメモリセルトランジスタは、その後、書き込み禁止とされる。

0069

図9は横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数(セル数)をとって、メモリセルアレイの閾値分布を示す図である。図9では、3bit/Cellの不揮発性メモリ2の閾値分布例を示している。不揮発性メモリ2において、メモリセルトランジスタMTに記憶する多値データの各データ値に応じて、メモリセルトランジスタMTの閾値電圧が設定される。電荷蓄積膜(電荷保持領域)への電荷量の注入は、確率的であるため、図9に示すように、各メモリセルトランジスタMTの閾値電圧も統計的に分布する。

0070

図9は閾値分布をDEr,DA,DB,DC,・・・,DGの8個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図9の例では、8個のターゲット領域内のいずれかにメモリセルトランジスタMTの閾値電圧を設定することで、メモリセルトランジスタMTに8値のデータ(3ビットデータ)を記憶させることが可能である。

0071

本実施形態では、閾値電圧Vthが図9の電圧VrA以下となるターゲット領域をErレベルとよび、閾値電圧が電圧VrAより大きく電圧VrB以下となるターゲット領域をAレベルとよび、閾値電圧が電圧VrBより大きく電圧VrC以下となるターゲット領域をBレベルとよび、閾値電圧が電圧VrCより大きく電圧VrD以下となるターゲット領域をCレベルとよぶ。以下同様に、図9に示すように、DレベルからGレベルが、それぞれの電圧に応じて設定される。

0072

すなわち、レベルは、各メモリセルトランジスタMTに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、3ビット8値の場合にはターゲット領域は、Er,A〜Gレベルの8個のレベルに分けられる。なお、各Er,A,B,・・・,F,Gレベルにそれぞれ対応する閾値分布をそれぞれ分布DEr,DA,DB,・・・,DF,DGと呼ぶ。電圧VrA〜VrGは、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線WLに電圧VrA〜VrGをベリファイレベル(電圧)として印加して読み出し行い、対象のメモリセルトランジスタMTがオフになることによりレベルに対応した閾値電圧に到達したことを判定してもよい。

0073

(読み出し動作)
多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ25によって、選択ワード線WLに読み出し電圧を印加すると共に、センスアンプ24によって、ビット線BLに読み出されたデータをセンスして、読み出したデータが"0"であるか"1"であるかを判定することで行われる。なお、非選択ワード線WLに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ25は、非選択ワード線WLには各メモリセルトランジスタをオンにするために必要な十分に高い電圧VREADを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧VREADよりも若干高い電圧VREADKを与える。

0074

ロウデコーダ25は、選択ワード線に、読み出し電圧を印加し、非選択ワード線に、電圧VREAD又はVEREDKを印加する。読み出し動作時には、センスアンプ24は、ビット線BLを一定の電圧(例えば、0.5V)に固定すると共に、センスユニット321内部の図示しないセンスノードSENをビット線BLの電圧よりも高い所定のプリチャージ電圧Vpreに充電する。この状態で、ロジック制御回路21は、センスノードSENをビット線BLに接続する。そうすると、センスノードSENからビット線BLに電流が流れ、センスノードSENの電圧は次第に低下する。

0075

センスノードSENの電圧は、対応するビット線BLに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードSENの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードSENの電圧が低下する速度は遅くなる。

0076

このようなセンスノードSENの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードSENの電荷を放電し始める放電開始時から所定の第1期間が経過した第1時点で、センスノードSENの電圧がローレベル(以下、"L")であるかハイレベル(以下、"H")であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードSENの電圧は、急速に低下し、電圧降下量は比較的大きく、第1時点において、センスノードSENが"L"になる。

0077

また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードSENの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第1時点において、センスノードSENは、"H"のままとなる。

0078

このように、ロウデコーダ25により選択ワード線に読み出し電圧を印加しながら、センスアンプ回路32がセンスノードSENの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線WLに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。

0079

例えば、TLCの8つの閾値分布にそれぞれデータを割り当てることで、TLCでは、1メモリセルトランジスタ当たり3ビットのデータを記憶可能である。各メモリセルトランジスタには、Er,A,B,…,Gレベルのいずれかのレベルで書き込みが行われ、読出し時には、電圧VrA〜VrGを印加することで、各メモリセルトランジスタのデータの値を判定することができる。

0080

メモリセルトランジスタの各レベル(すなわち閾値分布)にデータ値を対応させるコーディングの手法としては、種々の方法を採用することができる。図10はコーディングの一例として2−3−2コーディングを示す説明図である。図10は各閾値分布に対するデータのUPPER(上位)ビット、MIDDLE(中位)ビット及びLOWER(下位)ビットの値を示している。

0081

図10の例ではErレベルのメモリセルトランジスタは、データ(1,1,1)を記憶し、Aレベルのメモリセルトランジスタは、データ(1,1,0)を記憶し、Bレベルのメモリセルトランジスタは、データ(1,0,0)を記憶し、Cレベルのメモリセルトランジスタは、データ(0,0,0)を記憶し、Dレベルのメモリセルトランジスタは、データ(0,1,0)を記憶し、Eレベルのメモリセルトランジスタは、データ(0,1,1)を記憶し、Fレベルのメモリセルトランジスタは、データ(0,0,1)を記憶し、Gレベルのメモリセルトランジスタは、データ(1,0,1)を記憶することを示している。

0082

各メモリセルトランジスタの上位ビットによるデータ群、中位ビットによるデータ群、下位ビットによるデータ群をそれぞれ、UPPERページ、MIDDLEページ又はLOWERページと呼ぶ。一般的に、読み出しは、これらのページ単位で行われる。

0083

仮に、ページ単位の読み出しではなく、各メモリセルトランジスタに記憶されたデータが3ビットのいずれの値であるかを判定する読み出しを行う場合には、選択ワード線WLに印加する読み出し電圧を、電圧AVから電圧GVまでの最大で7回変化させる必要がある。これに対し、ページ単位の読み出しを行う場合には、電圧を2回又は3回変化させることで読み出しが可能である。

0084

例えば、各メモリセルトランジスタのUPPERページの値を読み出す場合には、読み出し電圧を電圧CVと電圧FVの最大で2回変化させればよい。例えば、読み出し電圧CVを選択ワード線WLに印加した読み出しにおいて、センスアンプ24により読み出し対象のメモリセルトランジスタが導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのUPPERページは、"1"であると判定することができる。

0085

また、例えば、読み出し電圧CVを選択ワード線WLに印加した読み出しにおいて、センスアンプ24により読み出し対象のメモリセルトランジスタが非導通状態であると判定された場合には、次に、読み出し電圧GVにて読み出しを行う。この結果、センスアンプ24により読み出し対象のメモリセルトランジスタが導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのUPPERページは、"0"であると判定することができ、非導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのUPPERページは、"1"であると判定することができる。

0086

このように、図10の2−3−2コーディングでは、UPPERページにおいて最大で2回、MIDDLEページにおいて最大で3回、LOWERページにおいて最大で2回だけ読み出し電圧を変化させることで、読み出しが可能となる。なお、図10に示したコーディングは、任意の2つの隣接する領域間で1ビットのみデータが変化するグレイ符号である。

0087

(隣接ワード線キック)
このように、ページ単位の読み出しでは、選択ワード線WLnに印加する読み出し電圧VCGRVを変化させながら読み出しが行われる。この読み出し電圧VCGRVは、電圧生成回路28から、ロウデコーダ25を介して選択ワード線WLnに供給される。ところが、ワード線WLにおいては、ロウデコーダ25に比較的近い部分(以下、近端という)と、ロウデコーダ25から比較的離間した選択ワード線WLの部分(以下、遠端という)とがある。
図6Cは近端及び遠端を説明するための説明図である。なお、図6CのD1〜D3方向は図4のD1〜D3方向に対応する。より具体的には、図6Cに示すように、近端は、ワード線WLにおいてロウデコーダ25からの配線をワード線WLに接続するためのコンタクトプラグCPに比較的近い部分(Near)であり、遠端はワード線においてコンタクトプラグCPから比較的離間した部分(Far)である。ワード線WLの遠端は、ワード線WLの近端と比べて、ロウデコーダ25からみたRC時定数が大きい。したがって、選択ワード線WLnでは、近端と遠端とで、電圧波形が異なる。
図14Aはこの様子を示す波形図である。RC時定数が大きい遠端では、近端と比べて、読み出し電圧VCGRVが遷移して所望のターゲットレベルに到達するまでに比較的長い時間を要する。
そこで、読み出し電圧VCGRVが遷移を開始してターゲットレベルに到達するまでの時間(セットアップ時間)を短縮するために、電圧生成回路28は、遷移タイミングで、ターゲットレベルを超えるレベルの略パルス状アシスト電圧(キック電圧)を発生させるようになっている。

0088

図11はキック電圧を説明するための図である。図11は、読み出し電圧V1を電圧V2(実線)又はV3(破線)まで正方向に遷移させる場合のキックと、読み出し電圧V1を電圧V4(実線)又はV5(破線)まで負方向に遷移させる場合のキックの例を示している。図11に示すように、読み出し電圧V1を正方向に遷移させてターゲットレベルV2,V3に変化させる場合には、ターゲットレベルよりも正方向に大きなキック電圧を印加するポジティブキックが行われる。また、読み出し電圧V1を負方向に遷移させてターゲットレベルV4,V5に変化させる場合には、ターゲットレベルよりも負方向に大きなキック電圧を印加するネガティブキックが行われる。

0089

図11では示されていないが、実際には、オーバーシュートしたキック電圧が低下してターゲットレベルに達した後アンダーシュートが生じる。このため、必要以上に大きなキック電圧を印加すると、アンダーシュートも大きくなり、結果的に、ターゲットレベルに到達するまでのセットアップ時間が長くなってしまう。そこで、図11に示すように、ポジティブキック電圧及びネガティブキック電圧のいずれについても、読み出し電圧の遷移量が大きい程、ピーク電圧とターゲットレベルとの差電圧が大きいキック電圧を印加し、読み出し電圧の遷移量が小さい程、ピーク電圧とターゲットレベルとの差電圧が小さいキック電圧を印加するようになっている。

0090

図12は読み出し電圧VCGRV遷移時に付加されるポジティブキック電圧による同一選択ワード線WL上の近端及び遠端の電圧波形を示す波形図であり、nearは近端における波形を示し、farは遠端における波形を示している。図12では、6種類の異なるキック電圧における波形を線種を変えて示しており、近端におけるキック電圧のピーク図12の表示領域を超えていることを示している。なお、以下の説明では、キック電圧の付加からターゲットレベルに到達するまでの近端及び遠端における波形をアシスト波形という。

0091

図12に示すように、近端においては、キック電圧ピークとターゲットレベルとの差電圧は十分に大きく、電圧生成回路28が出力するキック電圧波形に近似したアシスト波形が得られる。一方、遠端では、キック電圧は、遅延すると共に比較的大きく鈍り、ターゲットレベルとの差電圧が比較的小さいアシスト波形が得られる。結果的に、近端及び遠端のいずれにおいても、ターゲットレベルに到達する時間は略等しい。

0092

メモリセルトランジスタからのデータの読み出し時には、選択ワード線WLに供給する読み出し電圧VCGRVを遷移させる一方、非選択ワード線WLについては固定の電圧VREAD又はVREADKが印加される。しかしながら、n番目の選択ワード線WLnとn+1番目の隣接ワード線WLn+1又はn−1番目の隣接ワード線WLn−1とのカップリングの影響により、読み出し電圧VCGRVのキック電圧の大きさに応じて、隣接ワード線WLn+1,WLn−1の電圧も変動する。この変動する期間における波形もアシスト波形というものとする。

0093

図13は読み出し電圧VCGRV遷移時に付加されるポジティブキック電圧による近端及び遠端の選択ワード線WLn及び隣接ワード線WLn+1の電圧波形(アシスト波形)を示す波形図であり、nearは近端における波形を示し、farは遠端における波形を示している。図13では、6種類の異なる電圧VREADKにおけるアシスト波形を線種を変えて示している。また、図13では、各アシスト波形の特徴を示すために、各波形の電圧スケールは相互に異なると共に、図13の表示領域を超える電圧については図示していない。

0094

選択ワード線WLnの近端(WLn near)のアシスト波形の立ち上がりに比べて、遠端(WLn far)のアシスト波形の立ち上がりは遅延している。遠端ではキック電圧が比較的大きく鈍る結果、近端及び遠端のいずれにおいても、ターゲットレベルに到達する時間は略等しい。

0095

一方、隣接ワード線WLn+1についても、選択ワード線WLnとのカップリングにより、選択ワード線WLnの近端及び遠端のキック電圧の影響により、それぞれ隣接ワード線WLn+1の近端及び遠端においてアシスト波形が生じる。

0096

選択ワード線WLn及び隣接ワード線WLn+1におけるアシスト波形は、上述したように、オーバーシュートの後ターゲットレベルよりも低下するアンダーシュートを経て、ターゲットレベルに到達する形状を有する。選択ワード線WLnについては、電圧生成回路28によりドライブされている結果、比較的短時間にターゲットレベルに到達するのに対し、隣接ワード線WLn+1については、選択ワード線WLnとのカップリングにより電圧が変動することから、比較的長い期間アシスト波形が継続する。このため、図13では電圧スケールの相違から判別できないが、選択ワード線WLnにおいてアンダーシュートからターゲットレベルに復帰する期間において、隣接ワード線WLn+1はオーバーシュートからレベルが低下している状態となることがある。そうすると、選択ワード線WLnと隣接ワード線WLn+1とのカップリングにより、結果的に、選択ワード線WLnがターゲットレベルに復帰するまでに長時間を要してしまう。

0097

そこで、選択ワード線WLnのセットアップ時間を短縮するために、隣接ワード線WLn±1に生じるアシスト波形の期間を短くするように、隣接ワード線WLn±1に、選択ワード線WLnに供給するキック電圧(選択ワード線キック電圧)に対して逆極性のキック電圧(隣接ワード線キック電圧)を供給する隣接ワード線キックが採用される。

0098

しかしながら、読み出し電圧VCGRVの遷移量は一定であるとは限らない。コーディングの種類及び各レベルの閾値電圧の設定等に応じて、読み出し電圧の遷移量が異なる。このため、選択ワード線WLがターゲットレベルに到達するまでの時間が長くなってしまうという課題があった。

0099

図14Bはこの課題を説明するための波形図である。図14Bは所定のコーディングを採用して書き込みが行われたメモリセルトランジスタからのデータの読み出し時における選択ワード線WLn及び隣接ワード線WLn±1の電圧波形を示している。

0100

メモリセルトランジスタからのページ単位の読み出し方法としては、例えば、読み出し電圧VCGRVを読み出し毎に順次増加させながら行う方法(以下、フォワードリードという)と読み出し電圧VCGRVを読み出し毎に順次低下させながら行う方法(以下、リバースリードという)とがある。図14Bの例は、フォワードリードにおける読み出し電圧VCGRVの変化を示している。

0101

まず、一連の読み出しの開始時において、選択ゲート線SGS0〜SGS3、SGD及び全ワード線CG0〜CG7例えばVREAD(5V)程度の所定の電圧を印加するリードスパイク期間が設けられる。

0102

リードスパイク期間の終了後に、所定レベルのメモリセルトランジスタからの読み出しを行うために、読み出し電圧VCGRVを正方向に遷移させる。図14Bの例では、3回の読み出しのうちの最初の読み出し時には、遷移量ΔV=1.2Vである例を示している。この場合には、電圧生成回路28は、遷移量ΔV=1.2Vに対応したキック電圧を発生する。この結果、近端においては、破線にて示すアシスト波形が得られる。なお、遠端においても、アシスト波形が得られる。

0103

一方、隣接ワード線WLn±1においては、隣接ワード線WLn±1に接続されたメモリセルトランジスタをオンにするための所定の電圧VREADKが印加される。この電圧VREADKは、選択ワード線WLnに印加されたキック電圧の影響により、変動する。図14B細線実線(遠端)及び細線破線(近端)は、この影響によるアシスト波形を示している。上述したように、このような隣接ワード線WLn±1の変動によって、結果的に選択ワード線WLnのセットアップ時間が長くなってしまう。

0104

そこで、選択ワード線キック電圧の極性とは逆極性の隣接ワード線キック電圧を隣接ワード線WLn±1に印加する。図14B太線実線(遠端)及び太線破線(近端)は、隣接ワード線キック電圧として−0.3Vを隣接ワード線WLn±1に印加した例を示している。この結果、図14Bの最初の読み出し時には、隣接ワード線WLn±1の近端及び遠端のいずれにおいても、比較的早くターゲットレベルに復帰する。これにより、結果的に、最初の読み出し時における選択ワード線WLnのセットアップ時間を短縮することができる。

0105

しかしながら、図14Bの2回目の読み出し時には、読み出し電圧VCGRVの遷移量ΔVは、0.8Vである。従って、2回目の読み出し時には、選択ワード線キック電圧による隣接ワード線WLn±1の電圧変化への影響は1回目の読み出し時よりも小さい。このため、2回目の読み出しに時隣接ワード線WLn±1に印加される隣接ワード線キック電圧によって、電圧VREADKは必要以上に低下し(太線実線及び破線)、結果的に、電圧VREADKがターゲットレベルに復帰するまでに長時間を要する。これにより、2回目の読み出し時における選択ワード線WLnのセットアップ時間は比較的長くなってしまう。

0106

また、図14Bの3回目の読み出し時には、読み出し電圧VCGRVの遷移量ΔVは、1.6Vである。従って、3回目の読み出し時には、選択ワード線キック電圧による隣接ワード線WLn±1の電圧変化への影響は1回目の読み出し時よりも大きい。このため、太線実線及び破線に示すように、3回目の読み出しに時隣接ワード線WLn±1に印加される隣接ワード線キック電圧では、電圧VREADKの上昇を十分に抑制することはできず、結果的に、電圧VREADKがターゲットレベルに復帰するまでに長時間を要する。これにより、3回目の読み出し時における選択ワード線WLnのセットアップ時間は比較的長くなってしまう。

0107

(隣接ワード線キック電圧の制御)
そこで、本実施の形態においては、読み出し電圧の遷移量に応じて、隣接ワード線キックのキック量を制御するようになっている。シーケンサ27は、読み出し時における読み出し電圧VCGRVの遷移量の情報及び当該遷移量に対応するワード線キックのキック量(ワード線キック電圧)の情報を保持する図示しないメモリを備える。更に、シーケンサ27のメモリには、読み出し電圧VCGRVの遷移量に対応した隣接ワード線キックのキック量(隣接ワード線キック電圧)の情報を保持する。シーケンサ27は、メモリに記憶されたワード線キック電圧及び隣接ワード線キック電圧を、読み出し電圧VCGRVの遷移時に発生させるように電圧生成回路28を制御する。

0108

図15から図17は、図13と同様の表記方法によって、それぞれ図14Bの1回目、2回目又は3回目の読み出し時における最適な隣接ワード線キック電圧を説明するための図である。即ち、図15はフォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが1.2Vの場合の例であり、図16はフォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが0.8Vの場合の例であり、図17はフォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが1.6Vの場合の例である。図15から図17は、複数種類の隣接ワード線キック電圧における近端及び遠端の選択ワード線WLn及び隣接ワード線WLn±1の電圧波形(アシスト波形)を示している。nearは近端における波形を示し、farは遠端における波形を示している。図15から図17では、6種類の異なる隣接ワード線キック電圧V1〜V6を印加した場合のアシスト波形を線種を変えて示している。また、図15から図17においても、各アシスト波形の特徴を示すために、各波形の電圧スケールは相互に異なると共に、図15から図17の表示領域を超える電圧については図示していない。

0109

図15の例では、隣接ワード線キック電圧V3を隣接ワード線WLn±1に印加した場合において、選択ワード線WLnの近端では時刻t0においてターゲットレベルに到達し、遠端では時刻t1においてターゲットレベルに到達している。他の隣接ワード線キック電圧V1,V2,V4,V5を隣接ワード線WLn±1に印加した場合においては、選択ワード線WLnの近端及び遠端のいずれにおいても、時刻t0,t1よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線WLnの読み出し電圧VCGRVのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はV3であることが分かる。従って、シーケンサ27のメモリには、フォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが1.2Vの場合には、隣接ワード線キック電圧としてネガティブキック電圧V3を指定する情報が記憶される。

0110

図16の例では、隣接ワード線キック電圧V2を隣接ワード線WLn±1に印加した場合において、選択ワード線WLnの近端では時刻t2においてターゲットレベルに到達し、遠端では時刻t3においてターゲットレベルに到達している。他の隣接ワード線キック電圧V1,V3,V4,V5を隣接ワード線WLn±1に印加した場合においては、選択ワード線WLnの近端及び遠端のいずれにおいても、時刻t2,t3よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線WLnの読み出し電圧VCGRVのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はV2であることが分かる。従って、シーケンサ27のメモリには、フォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが0.8Vの場合には、隣接ワード線キック電圧としてネガティブキック電圧V2を指定する情報が記憶される。

0111

図17の例では、隣接ワード線キック電圧V4を隣接ワード線WLn±1に印加した場合において、選択ワード線WLnの近端では時刻t4においてターゲットレベルに到達し、遠端では時刻t5においてターゲットレベルに到達している。他の隣接ワード線キック電圧V1,V2,V3,V5を隣接ワード線WLn±1に印加した場合においては、選択ワード線WLnの近端及び遠端のいずれにおいても、時刻t4,t5よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線WLnの読み出し電圧VCGRVのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はV4であることが分かる。従って、シーケンサ27のメモリには、フォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが1.6Vの場合には、隣接ワード線キック電圧としてネガティブキック電圧V4を指定する情報が記憶される。

0112

次に、このように構成された実施の形態の動作について説明する。

0113

いま、所定のコーディングを採用して書き込みが行われたメモリセルトランジスタから、フォワードリードによりデータの読み出しを行うものとする。シーケンサ27の図示しないメモリには、フォワードリードの一連の読み出しにおける各読み出し電圧VCGRV、その遷移量、遷移量に対応した選択ワード線キック電圧、遷移量に対応した隣接ワード線キック電圧、電圧VREAD、電圧VREADKの情報が記憶されている。シーケンサ27は、これらの情報に基づいて、電圧生成回路28に読み出し時に必要な電圧を発生させる。

0114

即ち、リードスパイク期間の経過の後、シーケンサ27は、電圧生成回路28に1回目の読み出しの読み出し電圧VCGRV及びその遷移量に対応した選択ワード線キック電圧を発生させる。電圧生成回路28は読み出し電圧VCGRVに選択ワード線キック電圧を付加して出力する。ロウデコーダ25はこの電圧を選択ワード線WLnに供給する。

0115

また、シーケンサ27は、フォワードリードの1回目の読み出しに際して、電圧生成回路28に、電圧VREAD,VREADKと読み出し電圧VCGRVの遷移量に対応した隣接ワード線キック電圧(ネガティブキック電圧)を発生させる。ロウデコーダ25は、電圧生成回路28が発生した電圧VREADを非選択ワード線に供給し、電圧VREADKに隣接ワード線キック電圧を付加した電圧を隣接ワード線WLn±1に供給する。

0116

例えば、図14Bのように、フォワードリードにおける読み出し電圧VCGRVの遷移量ΔVが1.2V、0.8V、1.6Vと変化して3回の読み出しが行われるものとする。この場合には、シーケンサ27は、電圧生成回路28に、1回目の読み出しに際して図15のネガティブキック電圧V3の隣接ワード線キック電圧を発生させ、2回目の読み出しに際して図16のネガティブキック電圧V2の隣接ワード線キック電圧を発生させ、3回目の読み出しに際して図17のネガティブキック電圧V4の隣接ワード線キック電圧を発生させる。

0117

これにより、図15図17に示すように、隣接ワード線WLn±1の電圧VREADKは、いずれの読み出しにおいても比較的短時間にターゲット電圧に復帰し、その結果、選択ワード線WLnの読み出し電圧VCGRVも比較的短時間にターゲット電圧に到達して、セットアップ時間が短縮される。

0118

このように本実施の形態においては、選択ワード線に印加する読み出し電圧を遷移させる場合において、セットアップ時間短縮のために読み出し電圧に選択ワード線キック電圧を付加するときには、読み出し電圧の遷移量に応じた隣接ワード線キック電圧を隣接ワード線に印加する。これにより、隣接ワード線の電圧変動を抑制し、電圧を短時間に元のターゲット電圧に戻し、結果的に、選択ワード線を短時間にターゲット電圧に到達させる。例えば、フォワードリードによる複数回の読み出しが行われる場合には、選択ワード線に読み出し電圧の遷移量に応じたポジティブキック電圧を加えると共に、隣接ワード線に読み出し電圧の遷移量に応じたネガティブキック電圧を加える。これにより、選択ワード線のセットアップ時間の短縮が可能となる。

0119

(第2の実施の形態)
図18は本発明の第2の実施の形態を説明するための図である。本実施の形態はリバースリードの例を説明するものであり、ハードウェア構成は第1の実施の形態と同様である。

0120

図18図14Bにおける読み出しに対応したリバースリードにおける選択ワード線WLn及び隣接ワード線WLn±1の電圧波形を示している。即ち、図18はリードスパイク期間の後、図14Bの3番目の読み出し電圧、2番目の読み出し電圧、1番目の読み出し電圧の順に、読み出し電圧VCGRVを読み出し毎に順次低下させながら読み出しを行うリバースリードの例を示している。

0121

リバースリードでは、リードスパイク期間の終了後に、所定レベルのメモリセルトランジスタからの読み出しを行うために、読み出し電圧VCGRVを負方向に遷移させる。図18の例では、3回の読み出しのうちの最初の読み出し時には、遷移量ΔV=−1.4Vである例を示している。この場合には、電圧生成回路28は、遷移量ΔV=−1.4Vに対応したキック電圧(ネガティブキック電圧)を発生する。この結果、近端においては、破線にて示すアシスト波形が得られる。なお、遠端においても、アシスト波形が得られる。

0122

一方、隣接ワード線WLn±1においては、隣接ワード線WLn±1に接続されたメモリセルトランジスタをオンにするための所定の電圧VREADKが印加される。この電圧VREADKは、選択ワード線WLnに印加されたキック電圧の影響により、変動する。図18の細線実線(遠端)及び細線破線(近端)は、この影響によるアシスト波形を示している。このアシスト波形に示すように、遠端及び近端のいずれにおいても、ターゲット電圧に復帰するまでに比較的長い時間を要する。隣接ワード線WLn±1にこのような変動が生じると、結果的に選択ワード線WLnのセットアップ時間が長くなってしまう。

0123

そこで、選択ワード線キック電圧(ネガティブキック電圧)の極性とは逆極性の隣接ワード線キック電圧(ポジティブキック電圧)を隣接ワード線WLn±1に印加する。図18の太線実線(遠端)及び太線破線(近端)は、隣接ワード線キック電圧として+0.3Vを隣接ワード線WLn±1に印加した例を示している。この結果、図18の最初の読み出し時には、隣接ワード線WLn±1の近端及び遠端のいずれにおいても、比較的早くターゲットレベルに復帰する。これにより、結果的に、最初の読み出し時における選択ワード線WLnのセットアップ時間を短縮することができる。

0124

しかしながら、図18の2回目の読み出し時には、読み出し電圧VCGRVの遷移量ΔVは、−1.6Vである。従って、2回目の読み出し時には、選択ワード線キック電圧による隣接ワード線WLn±1の電圧変化への影響は1回目の読み出し時よりも大きい。このため、2回目の読み出し時に隣接ワード線WLn±1に印加される+0.3Vの隣接ワード線キック電圧では、電圧VREADKの低下を十分に抑制することはできず、結果的に、電圧VREADKがターゲットレベルに復帰するまでに長時間を要する。これにより、2回目の読み出し時における選択ワード線WLnのセットアップ時間は比較的長くなってしまう。

0125

また、図18の3回目の読み出し時には、読み出し電圧VCGRVの遷移量ΔVは、−0.8Vである。従って、3回目の読み出し時には、選択ワード線キック電圧による隣接ワード線WLn±1の電圧変化への影響は1回目の読み出し時よりも小さい。このため、3回目の読み出し時に隣接ワード線WLn±1に印加される+0.3Vの隣接ワード線キック電圧によって、電圧VREADKは必要以上に上昇し、結果的に、電圧VREADKがターゲットレベルに復帰するまでに長時間を要する。これにより、3回目の読み出し時における選択ワード線WLnのセットアップ時間は比較的長くなってしまう。

0126

そこで、本実施の形態においても、読み出し電圧の遷移量に応じて、隣接ワード線に印加するポジティブキック電圧を制御する。即ち、読み出し電圧の遷移量が大きい程ポジティブキック電圧としてより大きい電圧が設定され、読み出し電圧の遷移量が小さい程ポジティブキック電圧としてより小さい電圧が設定される。なお、この場合のポジティブキック電圧の情報についても、シーケンサ27の図示しないメモリに記憶されることは、第1の実施の形態と同様である。

0127

このように構成された実施の形態においても、第1の実施の形態と同様の読み出し制御が行われる。

0128

例えば、図18のように、リバースリードにおける読み出し電圧VCGRVの遷移量ΔVが−1.4V、−1.6V、−0.8Vと変化して3回の読み出しが行われるものとする。この場合には、シーケンサ27は、電圧生成回路28に、1回目の読み出しに際して、遷移量−1.4Vに対応した中くらいのポジティブキック電圧を発生させ、2回目の読み出しに際して遷移量−1.6Vに対応した大きいポジティブキック電圧を発生させ、3回目の読み出しに際して遷移量−0.8Vに対応した小さいポジティブキック電圧を発生させる。

0129

これにより、隣接ワード線WLn±1の電圧VREADKは、いずれの読み出しにおいても比較的短時間にターゲット電圧に復帰し、その結果、選択ワード線WLnの読み出し電圧VCGRVも比較的短時間にターゲット電圧に到達して、セットアップ時間が短縮される。

0130

このように本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。

0131

なお、上記各実施の形態においては、読み出し電圧VCGRVの遷移量に応じて隣接ワード線キック電圧を決定する例について説明したが、読み出し電圧VCGRVの遷移量とキック量とに基づいて、隣接ワード線キック電圧を決定してもよい。

0132

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

0133

1メモリコントローラ、2不揮発性メモリ、11 RAM、12プロセッサ、13ホストインターフェイス、14ECC回路、15メモリインターフェイス、21ロジック制御回路、22入出力回路、23メモリセルアレイ、24センスアンプ、25ロウデコーダ、26レジスタ、27シーケンサ、28電圧生成回路。

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