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技術 半導体装置およびその製造方法

出願人 東芝メモリ株式会社
発明者 塩田倫也石田貴士
出願日 2019年9月5日 (1年10ヶ月経過) 出願番号 2019-162305
公開日 2021年3月11日 (4ヶ月経過) 公開番号 2021-040108
状態 未査定
技術分野 不揮発性半導体メモリ 半導体メモリ
主要キーワード ボトム領域 Nチャネル 格子情報 直下領域 シリコン結晶層 半導体ボディ データ記憶層 正方格子配列
関連する未来課題
重要な関連分野

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図面 (20)

課題

半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置を提供する。

解決手段

一実施形態に係る半導体装置は、第1面と、第1面よりも深い位置に設けられた第1コンタクト部と、第1コンタクト部から第1面よりも高い位置まで突出した第2コンタクト部と、を有する半導体基板と、第1面上で絶縁層電極層とが交互に積層された積層体と、第2コンタクト部上で積層体内を第1面に垂直な第1方向に延びる半導体膜と、を備える。第1コンタクト部と第2コンタクト部との界面において、第1コンタクト部の第1面に平行な第2方向の長さが、第2コンタクト部の第2方向の長さよりも長い。

概要

背景

半導体装置には、電極層が積層された3次元積層型半導体記憶装置がある。この3次元積層型半導体記憶装置の製造工程には、半導体基板上で積層された積層体を貫通するホールを形成し、そのホール内で半導体材料エピタキシャル成長させてコンタクト部を形成する工程がある。その後、コンタクト部の上には、メモリ膜を含む半導体膜が形成される。

概要

半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置を提供する。一実施形態に係る半導体装置は、第1面と、第1面よりも深い位置に設けられた第1コンタクト部と、第1コンタクト部から第1面よりも高い位置まで突出した第2コンタクト部と、を有する半導体基板と、第1面上で絶縁層と電極層とが交互に積層された積層体と、第2コンタクト部上で積層体内を第1面に垂直な第1方向に延びる半導体膜と、を備える。第1コンタクト部と第2コンタクト部との界面において、第1コンタクト部の第1面に平行な第2方向の長さが、第2コンタクト部の第2方向の長さよりも長い。

目的

本発明の実施形態は、半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置およびその製造方法を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1面と、前記第1面よりも深い位置に設けられた第1コンタクト部と、前記第1コンタクト部から前記第1面よりも高い位置まで突出した第2コンタクト部と、を有する半導体基板と、前記第1面上で絶縁層電極層とが交互に積層された積層体と、前記第2コンタクト部上で前記積層体内を前記第1面に垂直な第1方向に延びる半導体膜と、を備え、前記第1コンタクト部と前記第2コンタクト部との界面において、前記第1コンタクト部の前記第1面に平行な第2方向の長さが、前記第2コンタクト部の前記第2方向の長さよりも長い、半導体装置

請求項2

前記第2コンタクト部は、前記第2方向の長さが前記積層体に近づくにつれて長くなるように傾斜したテーパ面を有し、前記テーパ面では、シリコン結晶の(111)面が最も露出している、請求項1に記載の半導体装置。

請求項3

前記第1コンタクト部は、ボロンを含み、前記第2コンタクト部は、前記ボロンを含むドープ層と、前記ドープ層上に設けられ、前記ボロンを含まないアンドープ層と、を有する、請求項1または2に記載の半導体装置。

請求項4

前記ドープ層の上端は、前記積層体における最下層の前記絶縁層よりも高くて最下層の前記電極層よりも低い位置に配置されている、請求項3に記載の半導体装置。

請求項5

半導体基板の第1面上に、絶縁層と犠牲層とが前記第1面に垂直な第1方向に交互に積層された積層体を形成し、前記積層体を前記第1方向に貫通し、前記第1面よりも深い位置まで到達するホールを形成し、前記第1面よりも下方の前記ホールの第1部分を異方性エッチングすることによって、前記第1部分の前記第1面に平行な第2方向の長さを、前記ホールの前記第1面よりも上方の第2部分の前記第2方向の長さよりも長くし、前記第1部分で前記半導体基板と同じ半導体材料結晶成長させた第1コンタクト部と、前記第2部分で前記半導体材料を結晶成長させた第2コンタクト部と、を形成し、前記ホール内の前記第2コンタクト部上に半導体膜を形成する、半導体装置の製造方法。

技術分野

0001

本発明の実施形態は、半導体装置およびその製造方法に関する。

背景技術

0002

半導体装置には、電極層が積層された3次元積層型半導体記憶装置がある。この3次元積層型半導体記憶装置の製造工程には、半導体基板上で積層された積層体を貫通するホールを形成し、そのホール内で半導体材料エピタキシャル成長させてコンタクト部を形成する工程がある。その後、コンタクト部の上には、メモリ膜を含む半導体膜が形成される。

先行技術

0003

特開2017−55097号公報

発明が解決しようとする課題

0004

上記ホール内で半導体材料をエピタキシャル成長させると、コンタクト部の上面が凸形状になる場合がある。この場合、コンタクト部が上記半導体膜と接続されない、または接続が不十分になるといった事態が想定される。

0005

本発明の実施形態は、半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置およびその製造方法を提供する。

課題を解決するための手段

0006

一実施形態に係る半導体装置は、第1面と、第1面よりも深い位置に設けられた第1コンタクト部と、第1コンタクト部から第1面よりも高い位置まで突出した第2コンタクト部と、を有する半導体基板と、第1面上で絶縁層と電極層とが交互に積層された積層体と、第2コンタクト部上で積層体内を第1面に垂直な第1方向に延びる半導体膜と、を備える。第1コンタクト部と第2コンタクト部との界面において、第1コンタクト部の第1面に平行な第2方向の長さが、第2コンタクト部の第2方向の長さよりも長い。

図面の簡単な説明

0007

第1実施形態に係るメモリセルアレイ1の斜視図である。
図1に示すメモリセルアレイ1の平面図である。
図2に示す切断線A−A’に沿った断面図である。
図3の一部を拡大した断面図である。
積層体の形成工程を示す断面図である。
メモリホールの形成工程を示す断面図である。
メモリホールの拡大図である。
ボトム領域異方性エッチング工程を示す断面図である。
シリコン結晶のエピタキシャル成長およびボロンイオン注入工程を示す断面図である。
アンドープ層の形成工程を示す断面図である。
半導体膜の成膜工程を示す断面図である。
スリットの形成工程を示す断面図である。
犠牲層エッチング工程を示す断面図である。
絶縁膜の形成工程を示す断面図である。
電極層の形成工程を示す断面図である。
比較例に係る半導体装置の製造方法を説明するための断面図である。
比較例に係る半導体装置の製造方法を説明するための断面図である。
変形例1に係るメモリセルアレイの要部の構造を示す断面図である。
変形例2に係るメモリセルアレイの要部の構造を示す断面図である。

実施例

0008

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

0009

以下の実施形態では、3次元構造のメモリセルアレイを有する半導体記憶装置を説明する。この半導体記憶装置は、データの消去および書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

0010

(第1実施形態)
図1は、第1実施形態に係るメモリセルアレイ1の斜視図である。図2は、図1に示すメモリセルアレイ1の平面図である。図3は、図2に示す切断線A−A’に沿った断面図である。各図において、半導体基板10の上面10a(第1面)に平行な方向であって相互に直交する2方向をX方向およびY方向(第2方向)とする。また、上面10aに垂直な方向であって、X方向およびY方向に対して直交する方向をZ方向(第1方向)とする。

0011

メモリセルアレイ1は、半導体基板10と、半導体基板10上に設けられた積層体100と、複数の半導体膜CLと、複数の分離部60と、ビット線BLと、ソース線SLと、を有する。

0012

半導体膜CLは、積層体100内をZ方向に延びる略円柱状に形成されている。分離部60は、半導体基板10上でZ方向およびX方向に広がり、積層体100をY方向に複数のブロック(またはフィンガー)200に分離している。複数の半導体膜CLは、図2に示すように、例えば千鳥配列されている。なお、複数の半導体膜CLは、X方向およびY方向に沿って正方格子配列されていてもよい。

0013

複数のビット線BLは積層体100の上方に設けられている。複数のビット線BLは、Y方向に延びる例えば金属膜である。複数のビット線BLは、X方向で互いに分離している。

0014

半導体基板10は、例えばシリコン基板である。半導体基板10は、図3に示すように、複数の第1コンタクト部11および複数の第2コンタクト部12を有する。第1コンタクト部11および第2コンタクト部12は、半導体基板10に形成されたメモリホールMHシリコンをエピタキシャル成長させたシリコン結晶層である。

0015

第1コンタクト部11は、半導体基板10の上面10aよりも深い位置に設けられている。また、第1コンタクト部11は、ボロン(B)を含む。第2コンタクト部12は、第1コンタクト部11から上面10aよりも高い位置まで突出したドープ層12aと、ドープ層12a上に設けられたアンドープ層12bと、を有する。ドープ層12aは、第1コンタクト部11と同じボロンを含む。一方、アンドープ層12bはボロンを含んでいない。第1コンタクト部11およびドープ層12aに含まれるボロンの濃度は、好ましくは1×1017〜5×1018m−3の範囲内である。

0016

積層体100は、半導体基板10の上面10a上に設けられている。積層体100は、複数の電極層70を有する。複数の電極層70が、絶縁層72を介して、Z方向に積層されている。各電極層70は、金属層であり、例えばタングステン層またはモリブデン層である。また、半導体基板10の上面10aと、最下層の電極層70との間には、絶縁層41が設けられている。

0017

図4は、図3の一部を拡大した断面図である。図4に示すように、第2コンタクト部12のドープ層12aの上端は、絶縁層41よりも高くて最下層の電極層70よりも低い位置にある。また、第2コンタクト部12のアンドープ層12bの上端は、最下層の電極層70と、下から2層目の電極層70との間に位置する。アンドープ層12bの上端と、下から2層目の電極層70との距離は、アンドープ層12bの上端と、最下層の電極層70との距離よりも短い。最下層の電極層70は、半導体基板10の上面10aよりも上で、柱状の第2コンタクト部12の側面を囲んでいる。

0018

最下層の電極層70は、半導体膜CLの下端よりも下方の高さに位置する。また、絶縁膜42が、第2コンタクト部12の側面と、最下層の電極層70との間に設けられている。第2コンタクト部12の側面は、最下層の絶縁層72、絶縁膜42、および絶縁層41によって覆われている。

0019

最下層の電極層70と、下から2層目の電極層70との間の距離は、他の電極層70間の距離よりも大きい。最下層の絶縁層72の厚さは、他の絶縁層72の厚さよりも厚い。

0020

半導体膜CLは、図4に示すように、メモリ膜30と、半導体ボディ20と、絶縁性コア膜50とを有する。半導体ボディ20、メモリ膜30、およびコア膜50は、第2コンタクト部12の上でZ方向に延びている。

0021

半導体ボディ20は、パイプ状に形成され、その内側にコア膜50が設けられている。半導体ボディ20は、例えばアモルファスシリコン膜であり、半導体ボディ20の下端部は第2コンタクト部12に接している。半導体ボディ20の上端は、図1に示すコンタクトCbおよびコンタクトV1を介してビット線BLに接続している。

0022

メモリ膜30は、最下層の電極層70よりも上の電極層70と、半導体ボディ20との間に設けられ、半導体ボディ20の周囲を囲んでいる。メモリ膜30は、トンネル絶縁膜31と、電荷蓄積膜32と、ブロック絶縁膜33とを含む積層膜である。最下層の電極層70よりも一段上の電極層70と、半導体ボディ20との間に、電極層70側から順に、ブロック絶縁膜33、電荷蓄積膜32、およびトンネル絶縁膜31が設けられている。半導体ボディ20、メモリ膜30、および電極層70は、メモリセルMCを構成する。

0023

メモリセルMCは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、絶縁性の膜中に電荷捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。または、電荷蓄積膜32は、その周囲を絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。

0024

トンネル絶縁膜31は、半導体ボディ20から電荷蓄積膜32に電荷が注入される際、または電荷蓄積膜32に蓄積された電荷が半導体ボディ20に放出される際に電位障壁となる。トンネル絶縁膜31は、例えばシリコン酸化膜を含む。

0025

ブロック絶縁膜33は、電荷蓄積膜32に蓄積された電荷が電極層70へ放出されるのを防止する。また、ブロック絶縁膜33は、電極層70から半導体膜CLへの電子バックトンネリングを防止する。ブロック絶縁膜33は、例えばシリコン酸化膜を含む。または、電荷蓄積膜32と電極層70との間に、シリコン酸化膜と、シリコン酸化膜よりも誘電率の高い金属酸化膜との積層膜をブロック絶縁膜として設けてもよい。

0026

メモリセルMCは、半導体ボディ20の周囲を、メモリ膜30を介して、電極層70が囲んだ縦型トランジスタ構造を有する。この縦型トランジスタ構造のメモリセルMCにおいて、半導体ボディ20はチャネルとして機能し、電極層70はコントロールゲートとして機能する。電荷蓄積膜32は半導体ボディ20から注入される電荷を蓄積するデータ記憶層として機能する。

0027

複数のメモリセルMCは、図1に示すように、ドレイン側選択トランジスタSTDソース側選択トランジスタSTSとの間に設けられている。複数のメモリセルMC、ドレイン側選択トランジスタSTD、およびソース側選択トランジスタSTSは、半導体膜CLの半導体ボディ20を通じて直列接続され、1つのメモリストリングを構成する。このメモリストリングが、XY面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルMCがX方向、Y方向およびZ方向に3次元的に設けられている。

0028

次に、分離部60について説明する。図3に示すように、分離部60は、配線部LIと絶縁膜61を有する。配線部LIは、X方向およびZ方向に広がり、例えば金属を含む膜である。絶縁膜61は、配線部LIの側面に設けられている。絶縁膜61は、積層体100と配線部LIとの間に設けられている。

0029

図3に示すように、半導体基板10の表面に複数の半導体領域13が形成されている。配線部LIの下端は半導体領域13に接している。複数の配線部LIに対応して複数の半導体領域13が設けられている。半導体領域13は、例えばN型シリコン領域である。配線部LIの上端は、コンタクトCsを介してソース線SLに接続されている。データの読み出し動作時、配線部LIから、半導体領域13、半導体基板10の表面および第2コンタクト部12を通じて半導体ボディ20に電子が供給される。

0030

最下層の電極層70は、ボトムトランジスタのコントロールゲートとして機能し、図4に示す絶縁層41および絶縁膜42はボトムトランジスタのゲート絶縁膜として機能する。ボトムトランジスタは、第2コンタクト部12のドープ層12aの周囲を、絶縁膜42を介して、最下層の電極層70が囲んだ構造を有する。また、最下層の電極層70は、絶縁層41を介して、半導体基板10の上面10aに対向している。

0031

最下層の電極層70に与える電位制御により、半導体基板10の上面10a付近、および第2コンタクト部12のドープ層12aの側面付近反転層Nチャネル)を誘起し、半導体領域13と半導体ボディ20の下端との間にセル電流を流すことができる。

0032

以下、本実施形態に係る半導体装置の製造方法について説明する。

0033

まず、図5に示すように、絶縁層41が半導体基板10の上面10aに形成され、その絶縁層41の上に、犠牲層71と絶縁層72とがZ方向に交互に積層される。例えば、犠牲層71はシリコン窒化層であり、絶縁層72はシリコン酸化層である。

0034

次に、図6に示すように、例えば塩素(Cl2)を含むガスを用いたRIE(Reactive Ion Etching)によって、積層体100に複数のメモリホールMHを形成する。メモリホールMHは、積層体100を貫通し、半導体基板10に到達する。

0035

図7は、メモリホールの拡大図である。図7に示すように、メモリホールMHの底面は、半導体基板10の上面10aよりも深い位置にある。上面10aよりも下方のメモリホールMHのボトム領域MHB(第1部分)の深さDは、メモリホールMHの直径dMHよりも大きい。ボトム領域MHBのアスペクト比は1より大きい。このボトム領域MHBのアスペクト比が1より大きくなるようにRIE時間を制御することで、複数のメモリホールMHを確実に半導体基板10に到達させることができる。

0036

次に、図8に示すように、塩化水素(HCl)を含むガスを用いてボトム領域MHBを異方性エッチングする。異方性エッチングの条件は、例えば、チャンバ内の圧力が5333Pa(40Torr)以上であり、10666Pa(80Torr)以下である。塩化水素ガスの流量は1000sccm以上2000sccm以下である。このようなプロセス条件を用いることでエッチングの異方性を大きくすることができる。

0037

上記異方性エッチングによって、ボトム領域MHBのY方向の長さdrは、メモリホールMHの直径dMHよりも長くなる。また、ボトム領域MHBには、上記長さdrが積層体100に近づくにつれて長くなるように傾斜したテーパ面11aが形成される。テーパ面11aの大部分では、シリコン結晶の(111)面が露出している。テーパ面11aは(111)と等価な面である(−111)、(1−11)、(11−1)を含み、ボトム領域MHBは下方向に向かい四角錐状の面形状を有する。

0038

次に、図9に示すように、メモリホールMHのボトム領域MHBで、半導体基板10と同じ半導体材料であるシリコンをエピタキシャル成長させると同時に、ボロンをドーピングする。シリコン結晶のエピタキシャル成長とボロンのドーピングは、上述したボトム領域MHBの異方性エッチングを行った装置内で連続して行われる。

0039

エピタキシャル成長の条件は、例えば、ジクロロシラン(DCS)ガスの流量が100sccm以上400sccm以下であり、塩化水素ガスの流量が100sccm以上250sccm以下であり、チャンバ内の圧力が1333Pa(10Torr)以上、5333Pa(40Torr)以下である。前記異方性エッチングにおける塩化水素ガスの流量は、エピタキシャル成長における塩化水素ガスの流量の10倍より大きく、20倍より小さい。前記異方性エッチングにおける圧力は、エピタキシャル成長における圧力より2倍より大きく4倍より小さい。このようなプロセス条件を用いることでエッチングの異方性を大きくすることができる。また、ボロンのドーピングは、シリコン結晶の高さが、最下層の犠牲層71に達すると終了する。その結果、ボロンがドーピングされた第1コンタクト部11がボトム領域MHBに形成されるとともに、ボロンがドーピングされたドープ層12aが第1コンタクト部11上に形成される。

0040

ボロンのドーピングが終了した後、図10に示すように、シリコン結晶のエピタキシャル成長は、同じ装置内で所定時間継続される。その結果、ボロンがドーピングされていないアンドープ層12bが、ドープ層12a上に形成され、第2コンタクト部12が完成する。

0041

第2コンタクト部12の形成後、図11に示すように、半導体膜CLが第2コンタクト部12のアンドープ層12b上に形成される。具体的には、メモリ膜30、半導体ボディ20、およびコア膜50が順にメモリホールMH内に形成される。このとき、半導体ボディ20の下端部はアンドープ層12bに接する。

0042

半導体膜CLを形成した後、図12に示すように、複数のスリットSTを積層体100に形成する。スリットSTは、例えば、RIEにより形成される。スリットSTは、積層体100を貫通し、半導体基板10に達する。スリットSTのボトムには、イオン注入により不純物打ち込まれる。これにより、半導体領域13が形成される。

0043

次に、図13に示すように、スリットSTを通じて供給されるエッチング液またはエッチングガスにより、犠牲層71を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層71を除去する。これにより、Z方向で隣接する絶縁層72の間に空隙73が形成される。空隙73は、絶縁層41と最下層の絶縁層72との間にも形成される。このとき、複数の絶縁層72は、半導体膜CLとの結合によって支えられ、空隙73が維持される。

0044

次に、図14に示すように、空隙73から露出したドープ層12aに、例えば熱酸化法により、絶縁膜(シリコン酸化膜)を成長させる。これにより、絶縁膜42が、ドープ層12aの側面に形成される。

0045

その後、図15に示すように、電極層70が空隙73に形成される。例えば、CVD(Chemical Vapor Deposition)により、電極層70として例えばタングステン層またはモリブデン層が形成される。

0046

電極層70の形成後、図3に示すように、絶縁膜61と配線部LIを含む分離部60がスリットST内に形成される。配線部LIの下端部は、半導体領域13に接する。

0047

以上説明した本実施形態に係る半導体装置の製造工程に続いて、比較例に係る半導体装置の製造方法について説明する。ここでは、上述した本実施形態と異なる製造工程について説明する。

0048

図16および図17は、比較例に係る半導体装置の製造方法を説明するための断面図である。本比較例では、図16に示すように、メモリホールMHの形成に続いてボトム領域MHBでシリコン結晶をエピタキシャル成長させる。このとき、ボトム領域MHBには、様々な面方位を有するシリコン結晶が露出している。そのため、半導体基板10の格子情報が損なわれ、その結果、図17に示すように、第2コンタクト部120の上端が凸形状になる場合がある。この場合、第2コンタクト部120の上に形成される半導体ボディ20が、第2コンタクト部12と接続されないか、または接続が不十分になる事態が起こり得る。

0049

これに対し、本実施形態では、第2コンタクト部12の上端が凸形状になるのを見越して、メモリホールMHでシリコン結晶をエピタキシャル成長させる前に、ボトム領域MHBを予め異方性エッチングする。この異方性エッチングによって、ボトム領域MHBの長さdrはメモリホールの直径dMHに対してY方向に拡大する(図8参照)。また、上記異方性エッチングによって、テーパ面11aでは、シリコン結晶の(111)面が最も多く露出している。その結果、第2コンタクト部12のアンドープ層12bの上端は、図10に示すように、平坦面となる。よって、半導体ボディ20と第2コンタクト部12との接続を十分に確保することができ、工程不良を低減することが可能となる。また、異方性エッチングとエピタキシャル成長とボロンのドーピングを同一装置・同一炉で連続して行うことで、アンドープ層12bの上端が平坦面になる効果が大きい。

0050

また、本実施形態では、第1コンタクト部11および第2コンタクト部12の一部にボロンが注入されている。このボロンによって、最下層の電極層70に加わる電圧によりオンおよびオフするボトムトランジスタのしきい値電圧(Vth)を制御することができる。そのため、ボトムトランジスタのしきい値電圧のばらつきを抑制することが可能となる。異方性エッチングとエピタキシャル成長とボロンのドーピングとを同一装置・同一炉で連続して行うことで、ボロンの空間的な濃度分布を制御することができ、しきい値電圧のばらつきを抑制することが可能となる。

0051

さらに、上記ボロンの注入領域は、半導体基板10の全面ではなくメモリホールMHの形成領域内に限定されている。そのため、分離部60の半導体領域13から半導体ボディ20の下端までのセル電流の電流経路のうち、半導体基板10の表面部分電気抵抗を必要最小限に抑制することができる。

0052

(変形例1)
図18は、変形例1に係るメモリセルアレイの要部の構造を示す断面図である。上述した第1実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

0053

図18に示すメモリセルアレイ1aでは、ボロンは第1コンタクト部11に含まれている一方で第2コンタクト部12には含まれていない。このような第2コンタクト部12は、シリコン結晶のエピタキシャル成長が、半導体基板10の上面10aに達したときにボロンのドーピングを終了することによって形成できる。

0054

本変形例によれば、ボロンは、少なくとも第1コンタクト部11にドーピングされているため、ボトムトランジスタのばらつきを抑制することが可能となる。さらに本変形例では、第2コンタクト部12にはボロンがドーピングされていないため、ボロンのドーピング領域(第1コンタクト部11)と半導体ボディ20との距離dBが、第1実施形態よりも大きくなる。そのため、上記セル電流の電流経路のうち、第2コンタクト部12の電気抵抗を低減することができる。

0055

(変形例2)
図19は、変形例2に係るメモリセルアレイの要部の構造を示す断面図である。上述した第1実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

0056

図19に示すメモリセルアレイ1bでは、変形例1と同様に、ボロンは、第2コンタクト部12には含まれていない。さらに、本変形例では、ボロンは、第1コンタクト部11における第2コンタクト部12の直下領域にも含まれていない。その一方で、第1コンタクト部11における最下層の電極層70と対向する領域には、ボロンは含まれている。このような第1コンタクト部11は、シリコン結晶のエピタキシャル成長中にドーピングの時間を調整することによって形成できる。

0057

本変形例によれば、第1コンタクト部11の一部にもボロンがドーピングされていない領域が形成されているため、ボロンのドーピング領域と半導体ボディ20との距離dBが、変形例1よりも大きくなる。そのため、上記セル電流の電流経路の電気抵抗をさらに低減することができる。

0058

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

0059

10:半導体基板、10a:上面、11:第1コンタクト部、12:第2コンタクト部、12a:ドープ層、12b:アンドープ層、70:電極層、71:犠牲層、72:絶縁層、100:積層体、CL:半導体膜、MH:メモリホール

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