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技術 PLL回路

出願人 株式会社デンソー
発明者 薄衣辰徳
出願日 2019年6月24日 (1年9ヶ月経過) 出願番号 2019-116473
公開日 2021年1月7日 (2ヶ月経過) 公開番号 2021-002800
状態 未査定
技術分野 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 縮小構成 ストップ周波数 スタート周波数 基本数 基準信号生成器 最終周波数 カウント閾値 セトリングタイム
関連する未来課題
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図面 (17)

課題

位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたPLL回路を提供する。

解決手段

PLL回路が、所定の低周波数fLから所定の高周波数fHへロックさせる場合、低周波数fLから高周波数fHへのロックを開始する第1タイミングt1aからチャージポンプチャージ電流IchaをVCOの制御ノード通電している。その後、オフセット電流引抜部が、第1タイミングt1aから所定時間Taa後の第2タイミングt2a以降にてチャージ電流Ichaの所定割合のオフセット電流IoffaをVCOの制御ノードNinから引き抜くことで位相比較器位相比較出力定常的な位相差となるように収束させる。

概要

背景

一般に、PLL回路は、VCO(Voltage Controlled Oscillator)、分周器位相比較器を主に備え、VCOの出力周波数フィードバック制御することで出力周波数をロックする。例えば、レーダシステムではレーダ波ターゲット照射しターゲットに反射した反射波を受信することでターゲットまでの距離やターゲットとの間の相対速度を測定する。このとき、レーダシステムは、FCM(Fast-ChirpModulation)方式等を用いて所定のチャープ周期毎に初期周波数から最終周波数までPLL回路の出力周波数を漸減(又は漸増)させると共に、送受信レーダ波の周波数変化受信波の到達時間を測定することに基づいて距離、相対速度を測定する。

レーダシステムのPLL回路は、例えばチャープ周期間隔毎に最終周波数から初期周波数まで出力周波数を瞬時に戻す必要があるが、これらの周波数は大きく離間しているため出力周波数を精度良く初期周波数に戻すために時間を要する。一方で、測定速度分解能を高めるためにはチャープ周期間隔を極力狭くすることが望ましい。

本願に関連する文献として特許文献1が挙げられる。特許文献1記載のPLL周波数シンセサイザは、位相引き込み時チャージポンプ回路制御電流を増加させることで周波数ロック時間を短縮している。その後の位相ロック過程ではスイッチングノイズを抑えるように動作させている。

しかし、チャージポンプ回路の制御電流を極力高くすることだけ考慮しながらその挙動を考慮せず、デジタル制御によりロック時の制御電圧まで強制的にチャージさせることになると、PLL回路の出力周波数を最終周波数から初期周波数まで切り替えたときに周波数が大きく変化してしまう。このため、位相比較器の出力を収束させるためには時間を要してしまう。

発明者は、チャープ周期間の間隔を短くするために、例えばループフィルタ帯域拡張セトリングタイムを短縮することが考えたが、例えば位相ノイズに関してFractionalノイズが大きくなったり雑音が増加するなどの理由により位相雑音が悪化してしまうことが判明している。発明者は、Fractionalノイズを抑えるため狭帯域にて設計することを考えたが、この場合セトリングタイムの短縮との両立が難しくなることが判明している。

概要

位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたPLL回路を提供する。PLL回路が、所定の低周波数fLから所定の高周波数fHへロックさせる場合、低周波数fLから高周波数fHへのロックを開始する第1タイミングt1aからチャージポンプチャージ電流IchaをVCOの制御ノード通電している。その後、オフセット電流引抜部が、第1タイミングt1aから所定時間Taa後の第2タイミングt2a以降にてチャージ電流Ichaの所定割合のオフセット電流IoffaをVCOの制御ノードNinから引き抜くことで位相比較器の位相比較出力定常的な位相差となるように収束させる。

目的

特開平10−313248号公報(特許3006540号公報)






本開示の目的は、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたPLL回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

制御ノード入力制御電圧に基づく周波数発振信号を出力するVCO(2)と、前記VCOの出力を分周する分周器(3)と、入力される基準クロックと前記分周器により分周された信号とを位相比較する位相比較器(4)と、前記位相比較器の位相比較出力に基づいて前記VCOの前記制御ノードにチャージ又はディスチャージする電流(Icha、Idis)を調整するチャージポンプ(5)と、を備え、前記チャージポンプの出力に基づいて前記VCOの出力周波数を前記基準クロックの周波数のM逓倍ロックさせるように構成されたPLL回路(1;201;301)であり、前記PLL回路が所定の低周波数から所定の高周波数へロックさせる場合、前記チャージポンプは前記低周波数から前記高周波数へのロックを開始する第1タイミング(t1a)からチャージ電流(Icha)を通電し、前記第1タイミングから所定時間(Taa)の後の第2タイミング(t2a)以降にて前記チャージ電流の所定割合オフセット電流(Ioffa)を前記制御ノードから引き抜くことで前記位相比較器の前記位相比較出力を定常的な位相差となるように収束させるオフセット電流引抜部(7)、を備えるPLL回路。

請求項2

制御ノードの入力制御電圧に基づく周波数の発振信号を出力するVCO(2)と、前記VCOの出力を分周する分周器(3)と、入力される基準クロックと前記分周器により分周された信号とを位相比較する位相比較器(4)と、前記位相比較器の位相比較出力に基づいて前記VCOの前記制御ノードにチャージ又はディスチャージする電流(Icha、Idis)を調整するチャージポンプ(5)と、を備え、前記チャージポンプの出力に基づいて前記VCOの出力の周波数を前記基準クロックの周波数のM逓倍にロックさせるように構成されたPLL回路(1;201;301)であり、前記PLL回路が所定の高周波数から所定の低周波数へロックさせる場合、前記チャージポンプは前記高周波数から前記低周波数へのロックを開始する第1タイミング(t1b)からディスチャージ電流(Idis)を引き抜き、前記第1タイミングから所定時間(Tab)の後の第2タイミング(t2b)以降にて前記ディスチャージ電流の所定割合のオフセット電流(Ioffb)を前記制御ノードに通電することで前記位相比較器の前記位相比較出力を定常的な位相差となるように収束させるオフセット電流通電部(207)、を備えるPLL回路。

請求項3

前記VCOの出力周波数を前記高周波数から前記低周波数に徐々に変化させ、その後、変調終了信号を出力することで前記低周波数から前記高周波数にロックさせるように周波数変調制御する周波数変調制御器(20)を備え、前記周波数変調制御器から前記変調終了信号を入力した前記第1タイミングから前記所定時間を計測する時間計測部(21)を接続して構成され、前記時間計測部により前記第1タイミングから前記所定時間を計測した前記第2タイミング以降に電流制御信号が前記オフセット電流引抜部に出力されると、前記オフセット電流引抜部は、前記電流制御信号を入力した前記第2タイミング以降において前記制御ノードから前記オフセット電流を引き抜く請求項1記載のPLL回路。

請求項4

前記VCOの出力周波数を前記低周波数から前記高周波数に徐々に変化させ、その後、変調終了信号を出力することで前記高周波数から前記低周波数にロックさせるように周波数変調制御する周波数変調制御器(20)を備え、前記周波数変調制御器から前記変調終了信号を入力した前記第1タイミングから前記所定時間を計測する時間計測部(21)を接続して構成され、前記時間計測部により前記第1タイミングから前記所定時間を計測した前記第2タイミング以降に電流制御信号が前記オフセット電流通電部に出力されると、前記オフセット電流通電部は、前記電流制御信号を入力した前記第2タイミング以降において前記制御ノードに前記オフセット電流を通電する請求項2記載のPLL回路。

請求項5

前記時間計測部により計測される前記所定時間は、外部より調整可能に構成されている請求項3又は4記載のPLL回路。

請求項6

前記所定時間は、前記VCOの出力を前記低周波数から前記高周波数へロックさせるときの周波数変化の時間積分が、前記PLL回路の逓倍比M×前記オフセット電流(Ioffa)/前記チャージ電流(Icha)により算出される値と等しくなる関係を満たすことに基づく時間に設定されている請求項1又は3記載のPLL回路。

請求項7

前記所定時間は、前記VCOの出力を前記高周波数から前記低周波数へロックさせるときの周波数変化の時間積分が、前記PLL回路の逓倍比M×前記オフセット電流(Ioffb)/前記ディスチャージ電流(Idis)により算出される値と等しくなる関係を満たすことに基づく時間に設定されている請求項2又は4記載のPLL回路。

技術分野

0001

本発明は、PLL(Phase Locked Loop)回路に関する。

背景技術

0002

一般に、PLL回路は、VCO(Voltage Controlled Oscillator)、分周器位相比較器を主に備え、VCOの出力周波数フィードバック制御することで出力周波数をロックする。例えば、レーダシステムではレーダ波ターゲット照射しターゲットに反射した反射波を受信することでターゲットまでの距離やターゲットとの間の相対速度を測定する。このとき、レーダシステムは、FCM(Fast-ChirpModulation)方式等を用いて所定のチャープ周期毎に初期周波数から最終周波数までPLL回路の出力周波数を漸減(又は漸増)させると共に、送受信レーダ波の周波数変化受信波の到達時間を測定することに基づいて距離、相対速度を測定する。

0003

レーダシステムのPLL回路は、例えばチャープ周期間隔毎に最終周波数から初期周波数まで出力周波数を瞬時に戻す必要があるが、これらの周波数は大きく離間しているため出力周波数を精度良く初期周波数に戻すために時間を要する。一方で、測定速度分解能を高めるためにはチャープ周期間隔を極力狭くすることが望ましい。

0004

本願に関連する文献として特許文献1が挙げられる。特許文献1記載のPLL周波数シンセサイザは、位相引き込み時チャージポンプ回路制御電流を増加させることで周波数ロック時間を短縮している。その後の位相ロック過程ではスイッチングノイズを抑えるように動作させている。

0005

しかし、チャージポンプ回路の制御電流を極力高くすることだけ考慮しながらその挙動を考慮せず、デジタル制御によりロック時の制御電圧まで強制的にチャージさせることになると、PLL回路の出力周波数を最終周波数から初期周波数まで切り替えたときに周波数が大きく変化してしまう。このため、位相比較器の出力を収束させるためには時間を要してしまう。

0006

発明者は、チャープ周期間の間隔を短くするために、例えばループフィルタ帯域拡張セトリングタイムを短縮することが考えたが、例えば位相ノイズに関してFractionalノイズが大きくなったり雑音が増加するなどの理由により位相雑音が悪化してしまうことが判明している。発明者は、Fractionalノイズを抑えるため狭帯域にて設計することを考えたが、この場合セトリングタイムの短縮との両立が難しくなることが判明している。

先行技術

0007

特開平10−313248号公報(特許3006540号公報)

発明が解決しようとする課題

0008

本開示の目的は、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたPLL回路を提供することにある。

課題を解決するための手段

0009

請求項1、2記載の発明によれば、VCO(2)が制御ノード入力制御電圧に基づく周波数の発振信号を出力すると、分周器(3)はVCOの出力を分周し、位相比較器(4)は基準クロックと分周器の分周信号とを位相比較する。そしてチャージポンプ(5)は、位相比較器の位相比較出力に基づいてVCOの制御ノードに通電する電流(Icha、Idis)を調整することで、PLL回路(1)はチャージポンプの出力に基づいてVCOの出力周波数を基準クロックの周波数のM逓倍にロックさせることになる。

0010

請求項1記載の発明によれば、PLL回路が、所定の低周波数から所定の高周波数へロックさせる場合、チャージポンプ(5)は、低周波数から高周波数へのロックを開始する第1タイミング(t1a)からチャージ電流(Icha)を制御ノードに通電する。

0011

オフセット電流引抜部(7)は、第1タイミングから所定時間後の第2タイミング(t2a)以降にてチャージ電流の所定割合のオフセット電流(Ioffa)を制御ノードから引き抜くことで位相比較器の位相比較出力を定常的な位相差となるように収束させている。

0012

他方、請求項2記載の発明によれば、PLL回路が、所定の高周波数から所定の低周波数へロックさせる場合、チャージポンプは、高周波数から低周波数へのロックを開始する第1タイミング(t1b)からディスチャージ電流(Idis)を引き抜く。オフセット電流通電部(207)は、第1タイミングから所定時間後の第2タイミング(t2b)以降にてディスチャージ電流の所定割合のオフセット電流(Ioffb)を制御ノードに通電することで位相比較器の位相比較出力を定常的な位相差となるように収束させる。

0013

請求項1又は2記載の発明によれば、PLL回路の出力周波数が大幅に大きく変化することを抑制しながら、位相比較器の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

図面の簡単な説明

0014

第1実施形態に係るPLL回路の電気的構成ブロック図
チャージポンプの回路図
タイミングチャート
チャージ電流とディスチャージ電流の変化を示す模式図
第2実施形態に係るPLL回路の電気的構成ブロック図
タイミングチャート
第3実施形態におけるPLL回路の電気的構成ブロック図
タイミングチャート
第3実施形態の変形例1に係るPLL回路の電気的構成ブロック図
校正システムの電気的構成ブロック図
PLL回路によるロック条件の説明図
第4実施形態に係るレーダ受信機の電気的構成ブロック図
パッシブミキサバッファアンプの回路図
第5実施形態に係るPLL回路とその制御系の電気的構成ブロック図
分周器による分周数の変化を示す図
動作を説明するフローチャート

実施例

0015

以下、PLL回路の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態では、同一の動作を行う構成については、同一の符号を付して必要に応じて説明を省略することがある。

0016

(第1実施形態)
図1に示すPLL回路1は、VCO(Voltage Controlled Oscillator:電圧制御発振器)2、分周器3、位相比較器4、チャージポンプ5、ループフィルタ6、及びオフセット電流引抜部7を接続して構成される。PLL回路1は、ロジック回路8からイネーブル信号及び電流制御信号を入力すると共に、基準信号生成器(図示せず)により生成された基準クロックを位相比較器4に入力して動作する。ロジック回路8は、デジタル回路等により構成される制御主体を構成するもので、必要に応じて非遷移的実体記録媒体としてのメモリ揮発性メモリ不揮発性メモリ:図示せず)を備えて構成されている。

0017

VCO2は、ループフィルタ6を通じて入力される制御ノードNinの入力制御電圧に基づいて例えば数十GHz帯の出力周波数fcの発振信号を出力する。出力周波数fcは、基準クロックの周波数を逓倍比MによりM逓倍した周波数となる。VCO2は、例えばLC共振発振回路により構成されている。分周器3は、マルチモジュラス分周器(MMD)により構成され、ロジック回路8の小数点演算ロジックにより設定された分周比に基づいてVCO2の出力を分周し、例えば〜数GHz帯に周波数変換して位相比較器4に出力する。

0018

位相比較器4は、基準クロックと分周器3の出力とを位相比較した信号を検出するブロックであり、VCO2の出力の周波数及び位相誤差を検出し、端子4a、4bを通じてそれぞれパルス信号をチャージポンプ5に出力する。位相比較器4は、基準クロックに比較して分周器3の出力が低いときには端子4bよりも端子4aの方が幅の広いパルスを出力する。逆に、位相比較器4は、基準クロックに比較して分周器3の出力が高いときには端子4aよりも端子4bの方が幅の広いパルスを出力する。

0019

チャージポンプ5は、位相比較器4の位相比較出力に基づいてVCO2の制御ノードNinにチャージ又はディスチャージする電流を調整可能に構成される。図2回路構成を示すように、チャージポンプ5は、制御ノードNinに電流を流込可能にする定電流源11aと、位相比較器4の端子4aにゲートが接続されたスイッチングトランジスタ12aと、位相比較器4の端子4bにゲートが接続されたスイッチングトランジスタ12bと、制御ノードNinから電流をグランド引込可能にする定電流源11bと、からなる。定電流源11a、11bの定電流値は互いに同一値に設定されている。チャージポンプ5の回路構成はこの例に限られない。

0020

各スイッチングトランジスタ12a、12bは、ゲートサイズが大きくオン抵抗が無視可能な程度に低いトランジスタであり、それぞれ位相比較器4の端子4a、4bから入力されたパルス状の位相差信号により駆動される。

0021

チャージポンプ5のスイッチングトランジスタ12aは、位相比較器4の端子4aからパルス状の位相差信号を入力し端子4aがHのときにオンする。すると定電流源11aは制御ノードNinに定電流を流し込む。チャージポンプ5のスイッチングトランジスタ12bは、位相比較器4の端子4bからパルス状の位相差信号を入力し、端子4bがHのときにオンする。このとき、定電流源11bは制御ノードNinから定電流を流出させる。

0022

ここでPLL回路1がVCO2の出力周波数fcを、所定の低周波数fLから所定の高周波数fHまでステップ状に変化させる際に、チャージポンプ5により周波数引込時に出力される電流をチャージ電流Ichaと定義する。

0023

図1に示すループフィルタ6は、制御ノードNinに入力される入力制御電圧の高域カットすることでローパスフィルタ処理しDCを含む制御電圧をVCO2の制御ノードNinに出力する。また本実施形態においては、オフセット電流引抜部7が構成されている。オフセット電流引抜部7は、定電流源13及びスイッチ14が制御ノードNinとグランド線との間に直列接続されることで構成される。定電流源13によるオフセット電流Ioffaの電流値は、前述のチャージ電流Ichaの最大電流値の所定割合(例えば、20%程度)に予め設定されており、位相比較特性の線形性を保持するための電流値に設定される。

0024

通常、ロジック回路8は、スイッチ14に電流制御信号をオフに保持することでスイッチ14をオフさせており、これにより制御ノードNinをフローティング状態に保持している。またロジック回路8が、スイッチ14に電流制御信号をオン出力することでスイッチ14をオンさせると、制御ノードNinからオフセット電流Ioffaをグランドに引抜くことができる。

0025

以下、図3及び図4を参照して動作を説明する。本実施形態では、図3に示すように、ある所定の低周波数fLから所定の高周波数fHに対しステップ状に周波数を変化させるときのPLL回路1の動作を説明する。図3には、比較例として従来のセトリング動作を示すと共に、本実施形態に係るPLL回路1におけるセトリング動作を示している。

0026

PLL回路1は、図3のタイミングt0aにおいてVCO2の出力周波数fcを基準クロックの周波数のM逓倍にロックした低周波数fLにて出力している。ロジック回路8が、図3の第1タイミングt1aにイネーブル信号をPLL回路1に出力すると、PLL回路1は、低周波数fLから高周波数fHへのロックを開始する。ロジック回路8は、小数点演算ロジックにより分周器3の分周比を設定することで、分周器3の出力周波数を基準クロックの周波数より低くする。このとき位相比較器4は制御ノードNinに流し込むチャージ電流Ichaを多くする。これによりループフィルタ6が、チャージ電流Ichaを蓄積することで制御ノードNinの電圧を上昇させながら当該制御ノードNinの高域をカットすることで、VCO2の入力制御電圧を上昇させる。この結果、VCO2は出力周波数fcを高くし続ける。

0027

この後、PLL回路1が出力周波数fcを高周波数fHまで高くし続けることになるが、図3の比較例に示すように、チャージポンプ5のチャージ電流Ichaに対するループフィルタ6の応答性が悪いと、制御ノードNinの電圧がオーバーシュートすることで、VCO2の出力周波数fcも大幅に高くなる。この場合、図4の比較例に模式的に示すように、その後の位相引き込み時間Tbには、チャージポンプ5が位相比較器4の出力に基づいてディスチャージ電流Idisをグランドに放出することで、VCO2の出力周波数fcを高周波数fHまで適切に引き戻すことになり、図3の位相引き込み時間Tbを余分に必要としてしまう。

0028

そこで、第1実施形態のロジック回路8は、PLL回路1がロックを開始した第1タイミングt1aから所定時間経過後の第2タイミングt2aにおいて電流制御信号をオン出力することでスイッチ14をオンさせる。すると、オフセット電流Ioffaが第2タイミングt2a以降に制御ノードNinから引き抜かれる。第2タイミングt2aは、PLL回路1の回路特性を考慮して周波数引き込みを終了するタイミングに設定することが望ましい。第1タイミングt1aから第2タイミングt2aまでの周波数引き込みの時間を所定時間Taaと定義する。

0029

所定時間Taaは、VCO2の出力を低周波数fLから高周波数fHへロックさせるときの周波数変化の時間積分が、PLL回路1の逓倍比M×オフセット電流Ioffa/チャージ電流Ichaにより算出される値と等しくなる関係を満たすことに基づく時間に設定されていることが望ましい。より望ましくは、所定時間Taaは、周波数変化の時間積分がPLL回路1の逓倍比M×オフセット電流Ioffa/チャージ電流Ichaにより算出される値と等しくなる関係を満たす時間に設定されていると良い。

0030

この所定時間Taaは、設計者により事前に出力周波数fcの変化曲線を求めることで算出できるため、ロジック回路8の内部メモリに予め記憶させておくことが望ましい。そして、ロジック回路8がこの所定時間Taaを参照して第2タイミングt2aを決定すると良い。すると、図4に示すように、その後の位相引き込み時間Tbaを短縮又は不要にでき、位相ロックするまでの時間を極力短縮できる。

0031

位相ロック時間Tca中には、位相比較器4による端子4a及び4bの各Hパルス幅の差がある一定値に制御され、チャージポンプ5が図4に示すチャージ電流Ichaを基準クロックの周期で繰り返し制御ノードNinに流しながら、オフセット電流引抜部7が制御ノードNinからオフセット電流Ioffaを連続的に引き抜くことになる(図4の位相ロック時Tca参照)。この結果、位相比較器4の位相比較出力を定常的な位相差となるように収束できる。

0032

言い換えると、本実施形態のPLL回路1は、制御ノードNinに過剰にチャージしようとする電流に対し、オフセット電流Ioffaをディスチャージ電流Idisとして放出し、チャージポンプ5によるチャージ電流Ichaと、定電流源13によるオフセット電流Ioffaを釣り合わせる状態に移行させている。この結果、VCO2は出力周波数fcを高周波数fHに適切にロックできる。

0033

<本実施形態のまとめ>
本実施形態によれば、PLL回路1が、所定の低周波数fLから所定の高周波数fHへロックさせる場合には、低周波数fLから高周波数fHへのロックを開始する第1タイミングt1aからチャージポンプ5がチャージ電流Ichaを制御ノードNinに通電している。その後、オフセット電流引抜部7が、第1タイミングt1aから所定時間Taa後の第2タイミングt2a以降にてチャージ電流Ichaの所定割合のオフセット電流Ioffaを制御ノードNinから引き抜くことで位相比較器4の位相比較出力を定常的な位相差となるように収束させている。

0034

これにより、PLL回路1の出力周波数fcが大幅に大きく変化することを抑制しながら、位相比較器4の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

0035

(第2実施形態)
本実施形態では、ある所定の高周波数fHから所定の低周波数fLに対しステップ状に周波数を変化させるための構成を説明する。図5に示すPLL回路201は、PLL回路1と概ね同様の構成を備えているが、オフセット電流引抜部7に代えてオフセット電流通電部207を備えている。オフセット電流通電部207は、定電流源213とスイッチ214を直流電圧源と制御ノードNinとの間に接続して構成されている。

0036

PLL回路201が、VCO2の出力周波数fcを、所定の高周波数fHから所定の低周波数fLまでステップ状に変化させる際に、チャージポンプ5によって周波数引込時にグランドに放出される電流をディスチャージ電流Idisと定義する。
このとき、オフセット電流通電部207の定電流源213の定電流値は、このディスチャージ電流Idisの最大電流値の所定割合(例えば、20%)に予め設定されており、位相比較特性の線形性を保持するための電流値に設定されている。その他の構成は、PLL回路1と同様であるため説明を省略する。

0037

PLL回路1は、図6のタイミングt0bにおいてVCO2の出力周波数fcを高周波数fHに制御している。ロジック回路8が、図6の第1タイミングt1bにイネーブル信号をPLL回路1に出力すると、PLL回路1は、高周波数fHから低周波数fLへのロックを開始する。ロジック回路8は、小数点演算ロジックにより分周比を分周器3に設定することで分周器3の出力周波数を基準クロックの周波数より高くする。このとき、位相比較器4から位相差信号として出力される端子4bのHパルス幅が端子4aのHパルス幅より長くなり、制御ノードNinからグランドに流し出されるディスチャージ電流Idisが多くなる。電流が制御ノードNinから放出されるため制御ノードNinの電圧は下降する。ループフィルタ6が制御ノードNinの電圧の高域をカットすると、VCO2の入力制御電圧は下降する。この結果、VCO2は出力周波数fcを低くし続ける。

0038

この後も、PLL回路1が出力周波数fcを低周波数fLまで低くし続けることになるが、チャージポンプ5のディスチャージ電流Idisに対するループフィルタ6の応答性が悪いと、制御ノードNinの電圧がアンダーシュートすることでVCO2の出力周波数fcも大幅に低くなる。

0039

そこで本実施形態のロジック回路8は、PLL回路1がロックを開始した第1タイミングt1bから所定時間経過後の第2タイミングt2bにおいて電流制御信号をオン出力することでスイッチ214をオンさせる。すると、定電流源213のオフセット電流Ioffbが制御ノードNinに流し込まれる。第2タイミングt2bは、PLL回路1の回路特性を考慮して周波数引込みを終了するタイミングに設定することが望ましい。第1タイミングt1bから第2タイミングt2bまでの周波数引き込みの時間を所定時間Tabと定義する。

0040

所定時間Tabは、VCO2の出力を高周波数fHから低周波数fLへロックさせるときの周波数変化の時間積分が、PLL回路201の逓倍比M×オフセット電流Ioffb/ディスチャージ電流Idisにより算出される値と等しくなる関係を満たすことに基づく時間に設定されていることが望ましい。より望ましくは、所定時間Tabは、周波数変化の時間積分が、PLL回路201の逓倍比M×オフセット電流Ioffb/ディスチャージ電流Idisにより算出される値と等しくなる関係を満たす時間に設定されていると良い。

0041

この所定時間Tabは、設計者により事前に周波数の変化曲線を求めることで算出でき、ロジック回路8のメモリに予め記憶させておくことが望ましく、ロジック回路8がこの所定時間Tabを参照して第2タイミングt2bを決定できる。すると、図6に示すように、その後の位相引き込み時間Tbbを短縮又は不要にでき、位相ロックするまでの時間を極力短縮できる。

0042

位相ロック時間Tcb中には、位相比較器4による端子4a及び4bの各Hパルス幅がある一定差に制御される。チャージポンプ5がディスチャージ電流Idisを基準クロックの周期で繰り返し制御ノードNinから引き抜きながら、オフセット電流通電部207が、オフセット電流Ioffaを制御ノードNinへ連続的に流し込むことになり、位相比較器4の位相比較出力を定常的な位相差となるように収束させることができる。

0043

言い換えると、本実施形態のPLL回路201は、制御ノードNinから過剰にディスチャージしようとする電流に対し、オフセット電流Ioffbをチャージ電流Ichaとして通電し、PLL回路1のチャージポンプ5によるディスチャージ電流Idisと、定電流源213によるオフセット電流Ioffbを釣り合わせる状態に移行させている。この結果、PLL回路201は、制御ノードNinの電圧を低周波数fLに対応した制御電圧に保持でき、VCO2は出力周波数fcを低周波数fLに適切にロックできる。

0044

<本実施形態のまとめ>
本実施形態によれば、PLL回路1が、所定の高周波数fHから所定の低周波数fLへロックさせる場合には、高周波数fHから低周波数fLへのロックを開始する第1タイミングt1bからチャージポンプ5がディスチャージ電流Idisを制御ノードNinに通電している。その後、オフセット電流通電部207は、第1タイミングt1bから所定時間Tab後の第2タイミングt2b以降にてディスチャージ電流Idisの所定割合のオフセット電流Ioffbを制御ノードNinへ通電することで位相比較器4の位相比較出力を定常的な位相差となるように収束させている。

0045

これにより、PLL回路1の出力周波数fcが大幅に大きく変化することを抑制しながら、位相比較器4の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

0046

(第3実施形態)
第3実施形態は、周波数変調した出力周波数fcを出力する形態を説明する。図7に示すように、PLL回路301は、PLL回路201の構成ブロックの他、周波数変調制御器20を備える。周波数変調制御器20は、変調周波数設定信号を入力すると、この入力された設定信号に基づいて周波数変調信号を生成して分周器3に出力する。

0047

例えば、周波数変調制御器20は、図8に示すように、VCO2の出力周波数fcを低周波数fLから高周波数fHに漸増させ、その後、高周波数fHから低周波数fLに瞬時にロックさせるように制御するFCM(Fast Chirp Modulation)変調方式を用いて周波数制御する。

0048

周波数変調制御器20は、分周器3の分周比を変化させることでVCO2の出力周波数fcを高周波数fHに制御し一周期分のFCM周波数制御を終了したときに変調終了信号Saをカウンタ21に出力する。カウンタ21は、周波数変調制御器20から変調終了信号Saを入力した第1タイミングt1bから時間Tabを計測する時間計測部として構成される。なお図7にはロジック回路8を示していないが、前述実施形態で説明したロジック回路8の内部にカウンタ21を構成しても良い。

0049

図8に示すように、カウンタ21は、第1タイミングt1bにおいて一旦電流制御信号をオフにしてスイッチ214をオフさせると共に、第1タイミングt1bからカウントを開始する。

0050

カウンタ21は、時間Tabに対応した所定のカウンタ閾値に達したか否かを判定し、所定のカウンタ閾値に達すると、第2タイミングt2bにおいてスイッチ214に電流制御信号をオン出力する。これにより、高周波数fHから低周波数fLに瞬時にロックさせるときの位相ロックのセトリングタイムを短縮できる。これにより、FCM変調制御一周期当たりのチャープ間隔Tchirpを短縮できる。

0051

<本実施形態のまとめ>
本実施形態によれば、カウンタ21が周波数変調制御器20から変調終了信号Saを入力した第1タイミングt1bから時間Tabを計測開始し、時間Tabを経過した第2タイミングt2b以降にカウンタ21から電流制御信号をスイッチ214にオン出力することで、オフセット電流通電部207が第2タイミングt2b以降に制御ノードNinにオフセット電流Ioffbを通電している。この場合、前述した態様と同様の作用効果を得られる。
本実施形態のPLL回路301はFCM変調方式を用いたレーダ装置に適用できる。レーダ装置は、隣接するチャープ間隔Tchirpの解像度レーダ受信データサンプリングすることでターゲットの移動速度を測定できる。このため、チャープ間隔Tchirpを短縮できればターゲットの移動速度を高分解能で算出できる。

0052

(変形例1)
また図9に示すように、カウンタ321のカウンタ閾値を外部から設定可能に構成しても良い。カウンタ321は、カウント値設定信号を入力可能に構成されている。図8には示していないが、ロジック回路8がカウンタ321を内蔵し、カウント値設定信号を入力するとメモリにカウンタ321のカウンタ閾値を記憶可能になっている。
製造業者が、図10に示すように校正システム322を構成することでカウンタ321のカウント閾値を外部から設定する。校正システム322は、PLL回路301の出力周波数fcのロックを検出するロック検出部323と、ロック検出部323によりロック検出される時間を判定するロック時間判定部324とを接続して構成され、ロック時間判定部324がカウント値設定信号をカウンタ321に出力する。

0053

ロック検出部323は、制御ノードNinの電圧を図示しないA/D変換器によりデジタルコンバートし、PLL回路301の出力周波数fcが所望の周波数で位相ロック検出したか否かを判定する。図11に示すように、ロック時間判定部324は、ロック検出部323による検出結果を用いてA/D変換器による変換後のデジタルコードが一定の時間だけ所定範囲に収束する条件を満たすタイミングt3を求める。

0054

校正システム322は、ロック時間判定部324により判定されたタイミングt3を最小とするようにカウント閾値を求め、このカウント閾値のカウント値設定信号をカウンタ321に出力することでカウンタ321のカウント閾値を変更し、ロジック回路8がこのカウンタ閾値を内部メモリに不揮発的に記憶させる。
これにより、PLL回路301の使用段階においても、カウンタ321は校正システム322によりメモリに設定されたカウント閾値を用いて、スイッチ214に電流制御信号をオン出力する第2タイミングt2bを設定できる。この結果、校正システム322を用いることで、PLL回路301の回路要素の製造ばらつきに起因した所定時間Tabのずれを校正できる。

0055

(変形例2)
前述の第3実施形態における周波数変調制御器20は、VCO2の出力周波数fcを低周波数fLから高周波数fHに漸増させ、その後、高周波数fHから低周波数fLに瞬時にロックさせるように制御する方式を用いた形態を説明したが、これに限定されるものではない。

0056

VCO2の出力周波数fcを高周波数fHから低周波数fLに漸減させ、その後、低周波数fLから高周波数fHに瞬時にロックさせるように制御するFCM(Fast Chirp Modulation)変調方式を適用することもできる。この場合、第1実施形態のPLL回路1に構成したオフセット電流引抜部7を用いて、カウンタ21がスイッチ14をオン・オフ切替えするように構成すると良い。

0057

この場合、カウンタ21が、周波数変調制御器20から変調終了信号Saを入力した第1タイミングt1aから時間Taaを計測し、時間Taaを経過した第2タイミングt2a以降にカウンタ21に電流制御信号をオン出力することで、オフセット電流引抜部7が、第2タイミングt2a以降に制御ノードNinからオフセット電流Ioffaを引き抜くと良い。この場合、前述した第3実施形態の態様と同様の作用効果を得られる。
また、変形例1と同様に、カウンタ21は、カウンタ閾値を変更可能にするカウント値設定信号を入力可能に構成しても良い。このとき、校正システム322がカウンタ21のカウンタ閾値を変形例1と同様に変更設定でき、この結果、PLL回路1の回路要素の製造ばらつきに起因した所定時間Taaのずれを校正できる。

0058

(第4実施形態)
本実施形態は、レーダ受信機40について説明する。レーダ受信機40は、図示しないレーダ送信機と対で用いられる。レーダ送信機が、ターゲットにレーダ波を照射すると、レーダ受信機40はターゲットに反射したレーダ波を受信する。詳述しないが、レーダ受信機40は、受信したレーダ波を公知の方法を用いて処理することでターゲットまでの距離や相対速度などを検出できる。

0059

図12に示すように、レーダ受信機40は、ローノイズアンプ41、パッシブミキサ42、バッファアンプ43、フィルタ44、及びA/D変換器45を縦続接続すると共に、PLL回路46の出力をローカル信号としてアンプ47を介してパッシブミキサ42に入力して構成される。なお、レーダ受信機40は、A/D変換器45の後段デジタル処理部(図示しない)を接続して構成される。

0060

ローノイズアンプ41は、アンテナ48からレーダ波を受信し、受信信号増幅してパッシブミキサ42に出力する。PLL回路46は第1実施形態のPLL回路1や第2実施形態のPLL回路201と同様の構成を用いることができる。このためその説明を省略する。アンプ47は、PLL回路46の出力を差動増幅しパッシブミキサ42に出力する。パッシブミキサ42は、PLL回路46の出力ローカル差動信号をアンプ47を介してローノイズアンプ41の増幅差動信号に混合してダウンコンバートする。

0061

バッファアンプ43は、パッシブミキサ42の出力差動信号を波形成形してフィルタ44に出力する。フィルタ44は、バンドパスフィルタにより構成されイメージ信号を除去して中間周波数帯(IF帯)の信号としてA/D変換器45に出力する。A/D変換器45は、フィルタ44を通じて入力される信号をデジタル変換する。レーダ受信機40は、図示しないデジタル処理部によりA/D変換器45のデジタル変換結果を処理することで、ターゲットとの距離や相対速度などを検出できる。

0062

バッファアンプ43の回路構成を説明する。図13に示すように、バッファアンプ43は、ソースフォロワ回路49とソース接地アンプ50とを接続した中間周波数帯で動作可能なメインアンプである。ソースフォロワ回路49は、差動入力トランジスタ49a、及び電流源49bにより構成される。差動入力トランジスタ49aはFET_M1a、M1bからなり、電流源49bは、FET_M2a、M2bからなる。なお、ソースフォロア回路49とソース接地アンプ50を構成するトランジスタは、全てPチャネル型MOSFETである。

0063

パッシブミキサ42の出力差動信号は、ソースフォロワ回路49の差動入力トランジスタ49aのゲートに入力されている。電流源49bは、FET_M2a、M2bのゲートが共通接続されることで構成され、これらのFET_M2a、M2bはそのソース電源に接続されており、共通ゲートにはレプリカバイアス回路51からバイアス電圧Vbiasが印加されている。

0064

ソース接地アンプ50は、差動入力トランジスタ50b、この差動入力トランジスタ50bの抵抗負荷50cにより構成され、出力ノードIF_P,IF_Nから出力信号をフィルタ44を通じてA/D変換器45に出力する。差動入力トランジスタ50bは、FET_M3a、M3bからなり、抵抗負荷50cは抵抗R1a、R1bからなる。

0065

レプリカバイアス回路51は、バッファアンプ43の回路トポロジを模して構成されるバイアス回路であり、当該バッファアンプ43との間で回路トポロジを極力同一にすることが望ましい。なお、レプリカバイアス回路51は、バッファアンプ43のように差動型に構成する必要はなく、図13に示すように差動の片側だけ模して構成すれば良い。

0066

レプリカバイアス回路51は、オペアンプOP1、FET_M1c〜M3c、抵抗R1cを図示形態に接続して構成される。電源線間には、FET_M3cのソースドレイン間、抵抗R1cが直列接続されており、これらの共通接続点がオペアンプOP1の反転入力端子に接続されている。また、オペアンプOP1の非反転入力端子には参照電圧Vrefが入力されており、オペアンプOP1の出力はFET_M2cのゲートに与えられている。電源線間にはFET_M2c、M1cのソースドレイン間が直列接続されており、FET_M1cのゲートはグランドに接続されている。これは、FET_M1cが模しているFET_M1a、M1bのゲート端子DC電圧が0Vだからである。抵抗R1cは、抵抗R1a、R1bと同一値に設定されている。またFET_M1c、M2c、M3cも、それぞれバッファアンプ43のM1a、M2a、M3aと同じサイズである。

0067

また、レプリカバイアス回路51を構成する各FET_M1c〜M1cの素子サイズゲート幅W)は、バッファアンプ43を構成する対応した各FET_M1a〜M3a、M1b〜M3bとそれぞれ同一サイズ又は縮小サイズにすると良い。特に、各FET_M1c〜M1cの素子サイズは、各FET_M1a〜M3a、M1b〜M3bの素子サイズの1/Nに縮小構成することが望ましい。同時に、抵抗R1cの抵抗値を抵抗R1a、R1bのN倍にすると良い。すると、レプリカバイアス回路51の動作電流を低減できる。

0068

レプリカバイアス回路51は、FET_M3cと抵抗R1cの共通接続点がVrefと等しくなるよう動作する。具体的には、レプリカバイアス回路51は、FET_M3cと抵抗R1cの共通接続点がVrefと等しくなるように、FET_M2cのゲートの電圧Vbiasを制御する。レプリカバイアス回路51は、バッファアンプ43のレプリカとして構成されているため、電圧VbiasをFET_M2a、M2bのゲートに与えれば、バッファアンプ43の出力DC電圧が参照電圧Vrefと同一電圧となる。

0069

バッファアンプ43の製造時には各素子のしきい値がバラつく。しかしレプリカバイアス回路51は、FET_M1a〜M3a、M1b〜M3bを模したFET_M1c〜M3cを用いて構成されているため、FET_M1c〜M3cのしきい値も同様に変化する。したがって、しきい値がバラつくことでFET_M1a〜M3a、M1b〜M3bの電流が変化しても、FET_M1c〜M3cの電流も同様に変化する。このため、バッファアンプ43の内部ノード直流電位は、レプリカバイアス回路51の内部ノードの直流電位と同様に変化することになるため、バッファアンプ43の特性を補償できる。しきい値のほか、各素子のチャネル長Lやチャネル幅Wに関しても同様である。

0070

<本実施形態のまとめ>
ソース接地アンプ50の出力DC電圧を所定電圧に保つため、FET_M3a及びM3bのソース端子テール電流源を付加することが考えられるが、素子を3段積みすることになるため、出力電圧波形が歪みやすくなる。これに対し、本実施形態のソース接地アンプ50は、FET_M3a、M3b及び抵抗R1a、R1bにより素子を2段積みに構成してテール電流源を無くしている。このため、出力電圧振幅を大きく取得でき、出力電圧波形を歪みにくくできる。ソース接地アンプ50の構成素子を単に2段積みにした場合、出力DC電圧を所定電圧(例えば、0.55V)に保つことが難しくなるが、本実施形態では、バッファアンプ50のレプリカバイアス回路51が接続されているため、ソース接地アンプ50の出力DC電圧を所定電圧に保つことができる。

0071

(第5実施形態)
図14から図16を参照して第5実施形態を説明する。第1実施形態と同一又は類似の構成については同一符号を付して説明を省略する。図14に示すように、分周器3にはロジック回路508が接続されている。ロジック回路508は、主系の制御回路508a、及び、従系の制御回路508bを用いて構成され、制御回路508bは、主系の故障に備えて待機する制御系である。

0072

制御回路508a、508bは、ある所定の周期で固定的に整数値となる設定値を用いて分周数を算出し、分周器3に出力して制御するもので、それぞれ独立してnビット表現可能なデジタル整数値により分周器3の分周数を出力可能になっている。

0073

レーダ装置が、スタート周波数からストップ周波数まで漸増又は漸減するFCM(Fast Chirp Modulation)変調方式を適用して、レーダ波の周波数を変化させながらレーダ波をターゲットに照射するときには、分周器3の分周数を細かく変更設定することでレーダ周波数を変更する。

0074

レーダ装置が、FCM変調方式を用いてレーダ周波数を徐々に変化させるためには、図15理想値に示すように、前述の設定値を固定したまま当該設定値に小数点以下を含む基本数(例えば、0.1)の倍数を減算又は加算することで分周器3の分周数を設定することが望ましい。

0075

分周器3のハードウェア構成上、制御回路508a、508bは、分周器3の分周数を正の整数により設定できるものの、小数点以下を含む分周数を設定できない。このため、制御回路508a、508bは、それぞれ小数点ロジックを用いて疑似的に小数点以下を含む分周数を変更設定している。

0076

制御回路508a、508bは、図15の最上段に示すように、時間的に変化する理想的な分周数を演算した上で、これらの理想的な分周数を積算する。そして他方、制御回路508a、508bは、正の整数による分周数を算出し、この分周数の積算値が、理想的な分周数の積算値に近づくように正の整数の分周数を変化させる。
これにより、図15の上から2段目に示すように、制御回路508a、508bは、回路内で算出される分周数を、理想的な分周数に段階的に近似できるようになり、PLL回路1の出力周波数fcを徐々に細かく変化させることができる。

0077

しかし、図15の上から3〜5段目に示すように、何らかの影響により、あるビット(例えば、最下位ビット)が固着してしまったり、一時的なソフトエラーによりビット化けを生じたり、ドリフトの影響等で分周数が前述した設定値以上に徐々に変化する可能性がある。図15の3段目は、全て偶数値となっているが、これは最下位ビットが0に固着したことで偶数値にしか変化していないことを表している。また図15の4段目〜5段目の異常値にはハッチングを付している。

0078

この影響を監視するため、本実施形態では監視回路560を設けている。監視回路560は、制御回路508a、508bにより出力されるnビットのデジタル整数値を監視することで分周数の異常を監視する。通常、監視回路560は、主系の制御回路508aの出力を分周器3に選択出力する。

0079

監視回路560は、図16に示すように、制御回路508a、508bのnビット出力を各ビット毎にパラレル検出し、S1において何れかの出力ビットに固着ビットが存在するか否かを判定する。監視回路560は、主系の制御回路508aの出力ビット値が所定時間以上経過しても変化しない場合には、固着ビットが存在すると判定し、S3において他の従系の制御回路508bに制御系を切替える。これにより、たとえあるビットが固着してしまっても、制御系を切り替えることでフェールセーフ処理できる。

0080

また監視回路560は、制御回路508bに異常を生じていると判定した場合には、主系の制御回路508aによる制御系を保持したまま、制御回路508bが異常である旨をロジック回路508の内部のメモリに記憶させると良い。

0081

また監視回路560は、S2において設定値以上に分周数(分周クロック)が変動したか否かを判定する。例えば、監視回路560は、主系の制御回路508aの第1分周数と従系の制御回路508bの第2分周数との関係について、|第1分周数−第2分周数|が所定値Aより大きく、且つ、分周数の時間変化量が所定値Bより大きいときには異常と判定する。前述した設定値に合わせて、異常を検出するための所定値A、Bのレベルを変更可能に構成してもよい。

0082

また監視回路560は、制御回路508a、508bのnビット出力の何れかのビットが異なっていることを条件として異常と判定しても良いが、この場合、予め製造段階でメモリに記憶設定された正常値と比較して異常であるか否かを判定することが望ましい。また監視回路560は、分周数の変動方向増減の何れかの一方向に所定回数以上継続していたり、分周数の変動方向が目標値とは逆方向に変化していることを検出したことを条件として、S2において設定値以上に分周数が変動したと判定しても良い。

0083

監視回路560は、主系の制御回路508aの出力に異常を生じていると判定したときには、従系の制御回路508bに制御系を切り替えると良い。これにより、監視回路560は、設定値以上に変動する場合の異常を監視できる。

0084

また監視回路560は、連続する2回の分周数の設定タイミングで所定の閾値以上に分周数が変動したことを検出することでビット化けが生じているか否かを異常判定することもできる。

0085

<本実施形態のまとめ>
本実施形態のロジック回路508によれば、PLL回路1の分周器3の分周数の制御系を2重系にして異常を監視している。監視回路560を付加することで制御回路508a、508bを2重系にできると共に、故障発生時に制御系を切替えることができる。これにより、冗長回路を小面積にて構成できる。制御回路508a、508bを2重系に構成した形態を示したが、3重系以上に構成しても良い。

0086

(他の実施形態)
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
第1実施形態のオフセット電流引抜部7と、第2実施形態のオフセット電流通電部207とを同一のPLL回路に構成しても良い。

0087

前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。

0088

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

0089

図面中、1、201、301はPLL回路、2はVCO、3は分周器、4は位相比較器、5はチャージポンプ、Ichaはチャージ電流、Idisはディスチャージ電流、Ninは制御ノード、を示す。

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