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技術 ラッチおよびその駆動方法、ソース駆動回路及び表示装置

出願人 京東方科技集團股ふん有限公司鄂尓多斯市源盛光電有限責任公司
発明者 王継国樊君
出願日 2018年2月9日 (2年10ヶ月経過) 出願番号 2019-568649
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-528568
状態 未査定
技術分野 液晶表示装置の制御 半導体素子を用いたパルス発生器 パルス発生器 陰極線管以外の表示装置の制御
主要キーワード サブ段階 作動プロセス 位相反転器 ラッチ段 データ信号端子 パルス制御信号 各信号端子 中間端子
関連する未来課題
重要な関連分野

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図面 (8)

課題・解決手段

ラッチおよびその駆動方法ソース駆動回路及び表示装置を提供する。当該ラッチは、第1のラッチ回路と第2のラッチ回路とを含み、当該第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、当該データ信号端子からのデータ信号を第1のラッチノードにラッチし、当該データ信号を当該伝送ノードに伝送し、当該第2のラッチ回路は、当該伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、当該伝送ノードからのデータ信号を第2のラッチノードにラッチし、当該データ信号を当該出力ノードに伝送し、第2のラッチ回路がデータ信号を第2のラッチノードに書き込むと、当該第2のラッチ回路におけるフェーズロックループターンオフになる。本発明によるラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。

概要

背景

表示装置駆動回路は、一般に、ゲート駆動回路ソース駆動回路とを含む。駆動の過程中では、ゲート駆動回路によって表示パネルにおける各行の画素ユニットを行ごとに走査し、ソース駆動回路はデータ信号を各列の画素ユニットに入力して、画素ユニットを充電する。

関連技術にはソース駆動回路があり、当該ソース駆動回路は主に水平シフトレジスタと複数のラッチとを含み、当該水平シフトレジスタは複数のカスケード接続されたシフトレジスタユニットを含み、各ラッチは1段のシフトレジスタユニットにそれぞれ接続される。ここで、当該水平シフトレジスタにおける各シフトレジスタユニットは、1つのパルス制御信号を生成し、当該パルス制御信号を対応するラッチに入力する。各ラッチは、パルス制御信号の制御下で、データ信号をラッチした後、対応するデータ信号線に出力して、1列の画素ユニットを充電する。

しかしながら、関連技術におけるラッチは、一般に、多くの構成要素を含み、その構造は比較的複雑である。

概要

ラッチおよびその駆動方法、ソース駆動回路及び表示装置を提供する。当該ラッチは、第1のラッチ回路と第2のラッチ回路とを含み、当該第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、当該データ信号端子からのデータ信号を第1のラッチノードにラッチし、当該データ信号を当該伝送ノードに伝送し、当該第2のラッチ回路は、当該伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、当該伝送ノードからのデータ信号を第2のラッチノードにラッチし、当該データ信号を当該出力ノードに伝送し、第2のラッチ回路がデータ信号を第2のラッチノードに書き込むと、当該第2のラッチ回路におけるフェーズロックループターンオフになる。本発明によるラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。

目的

本発明は、ラッチおよびその駆動方法、ソース駆動回路及び表示装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1のラッチ回路と第2のラッチ回路とを含み、前記第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第1の制御信号端子からの第1のパルス制御信号と、前記第2の制御信号端子からの第2のパルス制御信号との制御下で、前記データ信号端子からのデータ信号ラッチし、前記データ信号を前記伝送ノードに伝送し、前記第2のラッチ回路は、前記伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第1のスイッチ信号端子からの第1のスイッチ信号と、前記第2のスイッチ信号端子からの第2のスイッチ信号との制御下で、前記伝送ノードからのデータ信号をラッチし、前記データ信号を前記出力ノードに伝送し、ここで、前記第2のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループターンオフになる、ラッチ。

請求項2

前記第1のラッチ回路は、第1のスイッチサブ回路と第1のラッチサブ回路とを含み、前記第1のスイッチサブ回路は、前記第1の制御信号端子、前記データ信号端子、および第1のラッチノードにそれぞれ接続され、前記第1のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードに伝送し、前記第1のラッチサブ回路は、前記第2の制御信号端子、前記第1のラッチノード、および前記伝送ノードにそれぞれ接続され、前記第2のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する、請求項1に記載のラッチ。

請求項3

前記第2のラッチ回路は、第2のスイッチサブ回路と第2のラッチサブ回路とを含み、前記第2のスイッチサブ回路は、前記第1のスイッチ信号端子、前記伝送ノード、および第2のラッチノードにそれぞれ接続され、前記第1のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を前記第2のラッチノードに伝送し、前記第2のラッチサブ回路は、前記第2のスイッチ信号端子、前記第2のラッチノード、および前記出力ノードにそれぞれ接続され、前記第2のスイッチ信号の制御下で、前記データ信号を前記第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する、請求項1に記載のラッチ。

請求項4

前記第1のスイッチサブ回路は、第1のトランスミッションゲートを含み、前記第1のトランスミッションゲートの第1の制御端子は、前記第1の制御信号端子に接続され、前記第1のトランスミッションゲートの第2の制御端子は、前記第2の制御信号端子に接続され、前記第1のトランスミッションゲートの入力端子は、前記データ信号端子に接続され、前記第1のトランスミッションゲートの出力端子は、前記第1のラッチノードに接続される、請求項2に記載のラッチ。

請求項5

前記第1のラッチサブ回路は、第2のトランスミッションゲート、第1の位相反転器、第2の位相反転器、および第3の位相反転器を含み、前記第2のトランスミッションゲートの第1の制御端子は、前記第2の制御信号端子に接続され、前記第2のトランスミッションゲートの第2の制御端子は、前記第1の制御信号端子に接続され、前記第2のトランスミッションゲートの入力端子は、前記第3の位相反転器の出力端子に接続され、前記第2のトランスミッションゲートの出力端子は、前記第1のラッチノードに接続され、前記第1の位相反転器の入力端子は、前記第1のラッチノードに接続され、前記第1の位相反転器の出力端子は、前記第2の位相反転器の入力端子および前記第3の位相反転器の入力端子にそれぞれ接続され、前記第2の位相反転器の出力端子は、前記伝送ノードに接続される、請求項2に記載のラッチ。

請求項6

前記第1のスイッチサブ回路は、第1のトランジスタを含み、前記第1のトランジスタのゲートは、前記第1の制御信号端子に接続され、前記第1のトランジスタの第1の極は、前記データ信号端子に接続され、前記第1のトランジスタの第2の極は、前記第1のラッチノードに接続される、請求項2に記載のラッチ。

請求項7

前記第1のラッチサブ回路は、第2のトランジスタ、第1の位相反転器、第2の位相反転器、および第3の位相反転器を含み、前記第2のトランジスタのゲートは、前記第2の制御信号端子に接続され、前記第2のトランジスタの第1の極は、前記第3の位相反転器の出力端子に接続され、前記第2のトランジスタの第2の極は、前記第1のラッチノードに接続され、前記第1の位相反転器の入力端子は、前記第1のラッチノードに接続され、前記第1の位相反転器の出力端子は、前記第2の位相反転器の入力端子および前記第3の位相反転器の入力端子にそれぞれ接続され、前記第2の位相反転器の出力端子は、前記伝送ノードに接続される、請求項2に記載のラッチ。

請求項8

前記第2のスイッチサブ回路は、第3のトランスミッションゲートを含み、前記第3のトランスミッションゲートの第1の制御端子は、前記第1のスイッチ信号端子に接続され、前記第3のトランスミッションゲートの第2の制御信号端子は、前記第2のスイッチ信号端子に接続され、前記第3のトランスミッションゲートの入力端子は、前記伝送ノードに接続され、前記第3のトランスミッションゲートの出力端子は、前記第2のラッチノードに接続される、請求項3に記載のラッチ。

請求項9

前記第2のラッチサブ回路は、第4のトランスミッションゲート、第4の位相反転器、第5の位相反転器、および第6の位相反転器を含み、前記第4のトランスミッションゲートの第1の制御端子は、前記第2のスイッチ信号端子に接続され、前記第4のトランスミッションゲートの第2の制御端子は、前記第1のスイッチ信号端子に接続され、前記第4のトランスミッションゲートの入力端子は、前記第5の位相反転器の出力端子に接続され、前記第4のトランスミッションゲートの出力端子は、前記第2のラッチノードに接続され、前記第4の位相反転器の入力端子は、前記第2のラッチノードに接続され、前記第4の位相反転器の出力端子は、前記第5の位相反転器の入力端子および前記第6の位相反転器の入力端子にそれぞれ接続され、前記第6の位相反転器の出力端子は、前記出力ノードに接続され、ここで、前記第4のトランスミッションゲートがオンになると、前記第4のトランスミッションゲート、前記第4の位相反転器、および前記第5の位相反転器からなるフェーズロックループがオンになる、請求項3に記載のラッチ。

請求項10

前記第2のスイッチサブ回路は、第3のトランジスタを含み、前記第3のトランジスタのゲートは、前記第1のスイッチ信号端子に接続され、前記第3のトランジスタの第1の極は、前記伝送ノードに接続され、前記第3のトランジスタの第2の極は、前記第2のラッチノードに接続される、請求項3に記載のラッチ。

請求項11

前記第2のラッチサブ回路は、第4のトランジスタ、第4の位相反転器、第5の位相反転器、および第6の位相反転器を含み、前記第4のトランジスタのゲートは、前記第2のスイッチ信号端子に接続され、前記第4のトランジスタの第1の極は、前記第5の位相反転器の出力端子に接続され、前記第4のトランジスタの第2の極は、前記第2のラッチノードに接続され、前記第4の位相反転器の入力端子は、前記第2のラッチノードに接続され、前記第4の位相反転器の出力端子は、前記第5の位相反転器の入力端子および前記第6の位相反転器の入力端子にそれぞれ接続され、前記第6の位相反転器の出力端子は、前記出力ノードに接続され、ここで、前記第4のトランジスタがオンになると、前記第4のトランジスタ、前記第4の位相反転器、および前記第5の位相反転器からなるフェーズロックループがオンになる、請求項3に記載のラッチ。

請求項12

前記第2のラッチ回路は、バッファサブ回路をさらに含み、前記バッファサブ回路の一端は、前記第2のラッチサブ回路に接続され、前記バッファサブ回路の他端は、前記出力ノードに接続される、請求項3、8から11のいずれか1項に記載のラッチ。

請求項13

前記バッファサブ回路は、直列された第7の位相反転器と第8の位相反転器を含み、前記第7の位相反転器の入力端子は、前記第2のラッチサブ回路に接続され、前記第7の位相反転器の出力端子は、前記第8の位相反転器の入力端子に接続され、前記第8の位相反転器の出力端子は、前記出力ノードに接続される、請求項12に記載のラッチ。

請求項14

第1のラッチ回路と第2のラッチ回路とを含むラッチの駆動方法であって、第1の制御信号端子から出力された第1のパルス制御信号および第2の制御信号端子から出力された第2のパルス制御信号は、順に第1の電位であり、前記第1のラッチ回路は、データ信号端子からのデータ信号をラッチし、前記データ信号を伝送ノードに伝送する第1のラッチ段階と、第1のスイッチ信号端子から出力された第1のスイッチ信号および第2のスイッチ信号端子から出力された第2のスイッチ信号は、順に第1の電位であり、前記第2のラッチ回路は、伝送ノードからのデータ信号をラッチし、前記データ信号を出力ノードに伝送する第2のラッチ段階と、を含み、ここで、前記第2のラッチ段階において、前記第2のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループがターンオフになる、ラッチの駆動方法。

請求項15

前記第1のラッチ回路は、第1のスイッチサブ回路と第1のラッチサブ回路とを含み、前記第1のラッチ段階は、前記第1のパルス制御信号は、第1の電位であり、前記第2のパルス制御信号は、第2の電位であり、前記第1のスイッチサブ回路は、前記第1のパルス制御信号の制御下で、前記データ信号を第1のラッチノードに伝送する入力サブ段階と、前記第1のパルス制御信号は、第2の電位であり、前記第2のパルス制御信号は、第1の電位であり、前記第1のラッチサブ回路は、前記第2のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する第1のラッチサブ段階と、を含み、ここで、前記第1の制御信号端子から出力された第1のパルス制御信号と前記第2の制御信号端子から出力された第2のパルス制御信号とは、相補信号である、請求項14に記載の方法。

請求項16

前記第2のラッチ回路は、第2のスイッチサブ回路と第2のラッチサブ回路とを含み、前記第2のラッチ段階は、前記第1のスイッチ信号は、第1の電位であり、前記第2のスイッチ信号は、第2の電位であり、前記第2のラッチサブ回路におけるフェーズロックループがターンオフになり、前記第2のスイッチサブ回路は、前記第1のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を第2のラッチノードに伝送する伝送サブ段階と、前記第1のスイッチ信号は、第2の電位であり、前記第2のスイッチ信号は、第1の電位であり、前記第2のラッチサブ回路におけるフェーズロックループがオンになり、前記第2のラッチサブ回路は、前記第2のスイッチ信号の制御下で、前記データ信号を前記第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する第2のラッチサブ段階と、を含み、ここで、前記第1のスイッチ信号端子から出力された第1のスイッチ信号と前記第2のスイッチ信号端子から出力された第2のスイッチ信号とは、相補信号である、請求項14に記載の方法。

請求項17

少なくとも2つのカスケード接続されたシフトレジスタユニットを含み、各前記シフトレジスタユニットの出力端子は、対応する1つのラッチの第1の制御信号端子に接続され、前記ラッチは、第1のラッチ回路と第2のラッチ回路とを含み、前記第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第1の制御信号端子からの第1のパルス制御信号と、前記第2の制御信号端子からの第2のパルス制御信号との制御下で、前記データ信号端子からのデータ信号を第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送し、前記第2のラッチ回路は、前記伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第1のスイッチ信号端子からの第1のスイッチ信号と、前記第2のスイッチ信号端子からの第2のスイッチ信号との制御下で、前記伝送ノードからのデータ信号を第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送し、ここで、前記第2のラッチ回路が前記データ信号を前記第2のラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループがターンオフになる、ソース駆動回路

請求項18

複数の位相反転回路をさらに含み、各前記シフトレジスタユニットの出力端子は、1つの位相反転回路を介して、対応する1つのラッチの第2の制御信号端子にも接続される、請求項17に記載のソース駆動回路。

請求項19

各前記位相反転回路は、位相反転器を含み、前記位相反転器の入力端子は、1つのシフトレジスタユニットの入力端子に接続され、前記位相反転器の出力端子は、対応する1つのラッチの第2の制御信号端子に接続される、請求項18に記載のソース駆動回路。

請求項20

請求項17から19のいずれか1項に記載のソース駆動回路を含む表示装置

技術分野

0001

本出願は、2017年07月26日に中国特許提出された出願番号201710620428.X、発明の名称ラッチおよびその駆動方法ソース駆動回路及び表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本明細書に援用する。

0002

本発明は、表示技術の分野に関し、特に、ラッチおよびその駆動方法、ソース駆動回路及び表示装置に関するものである。

背景技術

0003

表示装置の駆動回路は、一般に、ゲート駆動回路とソース駆動回路とを含む。駆動の過程中では、ゲート駆動回路によって表示パネルにおける各行の画素ユニットを行ごとに走査し、ソース駆動回路はデータ信号を各列の画素ユニットに入力して、画素ユニットを充電する。

0004

関連技術にはソース駆動回路があり、当該ソース駆動回路は主に水平シフトレジスタと複数のラッチとを含み、当該水平シフトレジスタは複数のカスケード接続されたシフトレジスタユニットを含み、各ラッチは1段のシフトレジスタユニットにそれぞれ接続される。ここで、当該水平シフトレジスタにおける各シフトレジスタユニットは、1つのパルス制御信号を生成し、当該パルス制御信号を対応するラッチに入力する。各ラッチは、パルス制御信号の制御下で、データ信号をラッチした後、対応するデータ信号線に出力して、1列の画素ユニットを充電する。

0005

しかしながら、関連技術におけるラッチは、一般に、多くの構成要素を含み、その構造は比較的複雑である。

課題を解決するための手段

0006

本発明は、ラッチおよびその駆動方法、ソース駆動回路及び表示装置を提供する。技術案は以下の通りである。

0007

一側面において、第1のラッチ回路と第2のラッチ回路とを含み、
前記第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第1の制御信号端子からの第1のパルス制御信号と、前記第2の制御信号端子からの第2のパルス制御信号との制御下で、前記データ信号端子からのデータ信号をラッチし、前記データ信号を前記伝送ノードに伝送し、
前記第2のラッチ回路は、前記伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第1のスイッチ信号端子からの第1のスイッチ信号と、前記第2のスイッチ信号端子からの第2のスイッチ信号との制御下で、前記伝送ノードからのデータ信号をラッチし、前記データ信号を前記出力ノードに伝送し、
ここで、前記第2のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループターンオフになる、
ラッチに関する。

0008

選択肢の一つとして、前記第1のラッチ回路は、第1のスイッチサブ回路と第1のラッチサブ回路とを含み、
前記第1のスイッチサブ回路は、前記第1の制御信号端子、前記データ信号端子、および第1のラッチノードにそれぞれ接続され、前記第1のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードに伝送し、
前記第1のラッチサブ回路は、前記第2の制御信号端子、前記第1のラッチノード、および前記伝送ノードにそれぞれ接続され、前記第2のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する。

0009

選択肢の一つとして、前記第2のラッチ回路は、第2のスイッチサブ回路と第2のラッチサブ回路とを含み、
前記第2のスイッチサブ回路は、前記第1のスイッチ信号端子、前記伝送ノード、および第2のラッチノードにそれぞれ接続され、前記第1のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を前記第2のラッチノードに伝送し、
前記第2のラッチサブ回路は、前記第2のスイッチ信号端子、前記第2のラッチノード、および前記出力ノードにそれぞれ接続され、前記第2のスイッチ信号の制御下で、前記データ信号を前記第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する。

0010

選択肢の一つとして、前記第1のスイッチサブ回路は、第1のトランスミッションゲートを含み、
前記第1のトランスミッションゲートの第1の制御端子は、前記第1の制御信号端子に接続され、前記第1のトランスミッションゲートの第2の制御端子は、前記第2の制御信号端子に接続され、前記第1のトランスミッションゲートの入力端子は、前記データ信号端子に接続され、前記第1のトランスミッションゲートの出力端子は、前記第1のラッチノードに接続される。

0011

選択肢の一つとして、前記第1のラッチサブ回路は、第2のトランスミッションゲート、第1の位相反転器、第2の位相反転器、および第3の位相反転器を含み、
前記第2のトランスミッションゲートの第1の制御端子は、前記第2の制御信号端子に接続され、前記第2のトランスミッションゲートの第2の制御端子は、前記第1の制御信号端子に接続され、前記第2のトランスミッションゲートの入力端子は、前記第3の位相反転器の出力端子に接続され、前記第2のトランスミッションゲートの出力端子は、前記第1のラッチノードに接続され、
前記第1の位相反転器の入力端子は、前記第1のラッチノードに接続され、前記第1の位相反転器の出力端子は、前記第2の位相反転器の入力端子および前記第3の位相反転器の入力端子にそれぞれ接続され、前記第2の位相反転器の出力端子は、前記伝送ノードに接続され、
ここで、前記第1の制御信号端子から出力された第1のパルス制御信号と前記第2の制御信号端子から出力された第2のパルス制御信号とは、相補信号である。

0012

選択肢の一つとして、前記第1のスイッチサブ回路は、第1のトランジスタを含み、
前記第1のトランジスタのゲートは、前記第1の制御信号端子に接続され、前記第1のトランジスタの第1の極は、前記データ信号端子に接続され、前記第1のトランジスタの第2の極は、前記第1のラッチノードに接続される。

0013

選択肢の一つとして、前記第1のラッチサブ回路は、第2のトランジスタ、第1の位相反転器、第2の位相反転器、および第3の位相反転器を含み、
前記第2のトランジスタのゲートは、前記第2の制御信号端子に接続され、前記第2のトランジスタの第1の極は、前記第3の位相反転器の出力端子に接続され、前記第2のトランジスタの第2の極は、前記第1のラッチノードに接続され、
前記第1の位相反転器の入力端子は、前記第1のラッチノードに接続され、前記第1の位相反転器の出力端子は、前記第2の位相反転器の入力端子および前記第3の位相反転器の入力端子にそれぞれ接続され、前記第2の位相反転器の出力端子は、前記伝送ノードに接続される。

0014

選択肢の一つとして、前記第2のスイッチサブ回路は、第3のトランスミッションゲートを含み、
前記第3のトランスミッションゲートの第1の制御端子は、前記第1のスイッチ信号端子に接続され、前記第3のトランスミッションゲートの第2の制御信号端子は、前記第2のスイッチ信号端子に接続され、前記第3のトランスミッションゲートの入力端子は、前記伝送ノードに接続され、前記第3のトランスミッションゲートの出力端子は、前記第2のラッチノードに接続される。

0015

選択肢の一つとして、前記第2のラッチサブ回路は、第4のトランスミッションゲート、第4の位相反転器、第5の位相反転器、および第6の位相反転器を含み、
前記第4のトランスミッションゲートの第1の制御端子は、前記第2のスイッチ信号端子に接続され、前記第4のトランスミッションゲートの第2の制御端子は、前記第1のスイッチ信号端子に接続され、前記第4のトランスミッションゲートの入力端子は、前記第5の位相反転器の出力端子に接続され、前記第4のトランスミッションゲートの出力端子は、前記第2のラッチノードに接続され、
前記第4の位相反転器の入力端子は、前記第2のラッチノードに接続され、前記第4の位相反転器の出力端子は、前記第5の位相反転器の入力端子および前記第6の位相反転器の入力端子にそれぞれ接続され、前記第6の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、前記第4のトランスミッションゲートがオンになると、前記第4のトランスミッションゲート、前記第4の位相反転器、および前記第5の位相反転器からなるフェーズロックループがオンになり、前記第1のスイッチ信号端子から出力された第1のスイッチ信号と前記第2のスイッチ信号端子から出力された第2のスイッチ信号とは、相補信号である。

0016

選択肢の一つとして、前記第2のスイッチサブ回路は、第3のトランジスタを含み、
前記第3のトランジスタのゲートは、前記第1のスイッチ信号端子に接続され、前記第3のトランジスタの第1の極は、前記伝送ノードに接続され、前記第3のトランジスタの第2の極は、前記第2のラッチノードに接続される。

0017

選択肢の一つとして、前記第2のラッチサブ回路は、第4のトランジスタ、第4の位相反転器、第5の位相反転器、および第6の位相反転器を含み、
前記第4のトランジスタのゲートは、前記第2のスイッチ信号端子に接続され、前記第4のトランジスタの第1の極は、前記第5の位相反転器の出力端子に接続され、前記第4のトランジスタの第2の極は、前記第2のラッチノードに接続され、
前記第4の位相反転器の入力端子は、前記第2のラッチノードに接続され、前記第4の位相反転器の出力端子は、前記第5の位相反転器の入力端子および前記第6の位相反転器の入力端子にそれぞれ接続され、前記第6の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、前記第4のトランジスタがオンになると、前記第4のトランジスタ、前記第4の位相反転器、および前記第5の位相反転器からなるフェーズロックループがオンになる。

0018

選択肢の一つとして、前記第2のラッチ回路は、バッファサブ回路をさらに含み、
前記バッファサブ回路の一端は、前記第2のラッチサブ回路に接続され、前記バッファサブ回路の他端は、前記出力ノードに接続される。

0019

選択肢の一つとして、前記バッファサブ回路は、直列された第7の位相反転器と第8の位相反転器を含み、
前記第7の位相反転器の入力端子は、前記第2のラッチサブ回路に接続され、前記第7の位相反転器の出力端子は、前記第8の位相反転器の入力端子に接続され、
前記第8の位相反転器の出力端子は、前記出力ノードに接続される。

0020

別の側面において、第1のラッチ回路と第2のラッチ回路とを含むラッチの駆動方法であって、
第1の制御信号端子から出力された第1のパルス制御信号および第2の制御信号端子から出力された第2のパルス制御信号は、順に第1の電位であり、前記第1のラッチ回路は、データ信号端子からのデータ信号をラッチし、前記データ信号を伝送ノードに伝送する第1のラッチ段階と、
第1のスイッチ信号端子から出力された第1のスイッチ信号および第2のスイッチ信号端子から出力された第2のスイッチ信号は、順に第1の電位であり、前記第2のラッチ回路は、伝送ノードからのデータ信号をラッチし、前記データ信号を出力ノードに伝送する第2のラッチ段階と、
を含み、
ここで、前記第2のラッチ段階において、前記第2のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループがターンオフになる、
ラッチの駆動方法に関する。

0021

選択肢の一つとして、前記第1のラッチ回路は、第1のスイッチサブ回路と第1のラッチサブ回路とを含み、
前記第1のラッチ段階は、
前記第1のパルス制御信号は、第1の電位であり、前記第2のパルス制御信号は、第2の電位であり、前記第1のスイッチサブ回路は、前記第1のパルス制御信号の制御下で、前記データ信号を第1のラッチノードに伝送する入力サブ段階と、
前記第1のパルス制御信号は、第2の電位であり、前記第2のパルス制御信号は、第1の電位であり、前記第1のラッチサブ回路は、前記第2のパルス制御信号の制御下で、前記データ信号を前記第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する第1のラッチサブ段階と、
を含み、
ここで、前記第1の制御信号端子から出力された第1のパルス制御信号と前記第2の制御信号端子から出力された第2のパルス制御信号とは、相補信号である。

0022

選択肢の一つとして、前記第2のラッチ回路は、第2のスイッチサブ回路と第2のラッチサブ回路とを含み、
前記第2のラッチ段階は、
前記第1のスイッチ信号は、第1の電位であり、前記第2のスイッチ信号は、第2の電位であり、前記第2のラッチサブ回路におけるフェーズロックループがターンオフになり、前記第2のスイッチサブ回路は、前記第1のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を第2のラッチノードに伝送する伝送サブ段階と、
前記第1のスイッチ信号は、第2の電位であり、前記第2のスイッチ信号は、第1の電位であり、前記第2のラッチサブ回路におけるフェーズロックループがオンになり、前記第2のラッチサブ回路は、前記第2のスイッチ信号の制御下で、前記データ信号を前記第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する第2のラッチサブ段階と、
を含み、
ここで、前記第1のスイッチ信号端子から出力された第1のスイッチ信号と前記第2のスイッチ信号端子から出力された第2のスイッチ信号とは、相補信号である。

0023

他の別の側面において、少なくとも2つのカスケード接続されたシフトレジスタユニットを含み、各前記シフトレジスタユニットの出力端子は、対応する1つのラッチの第1の制御信号端子に接続され、
前記ラッチは、第1のラッチ回路と第2のラッチ回路とを含み、
前記第1のラッチ回路は、第1の制御信号端子、第2の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第1の制御信号端子からの第1のパルス制御信号と、前記第2の制御信号端子からの第2のパルス制御信号との制御下で、前記データ信号端子からのデータ信号を第1のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送し、
前記第2のラッチ回路は、前記伝送ノード、第1のスイッチ信号端子、第2のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第1のスイッチ信号端子からの第1のスイッチ信号と、前記第2のスイッチ信号端子からの第2のスイッチ信号との制御下で、前記伝送ノードからのデータ信号を第2のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送し、
ここで、前記第2のラッチ回路が前記データ信号を前記第2のラッチノードに書き込むと、前記第2のラッチ回路におけるフェーズロックループがターンオフになる、
ソース駆動回路に関する。

0024

選択肢の一つとして、前記ソース駆動回路は、複数の位相反転回路をさらに含み、
各前記シフトレジスタユニットの出力端子は、1つの位相反転回路を介して、対応する1つのラッチの第2の制御信号端子にも接続される。

0025

選択肢の一つとして、各前記位相反転回路は、位相反転器を含み、
前記位相反転器の入力端子は、1つのシフトレジスタユニットの入力端子に接続され、前記位相反転器の出力端子は、対応する1つのラッチの第2の制御信号端子に接続される。

0026

さらに別の側面において、上記側面に記載のソース駆動回路を含む表示装置に関する。

0027

本発明の実施形態における技術案をより明確に説明するために、以下、実施例の説明で使用される図面を簡単に説明する。以下の説明における図面は、本発明のいくつかの実施例に過ぎない。当業者にとって、創造的な作業を行うことなく、これらの図面に基づいて他の図面を得ることもできる。

図面の簡単な説明

0028

本発明の実施例によるラッチの概略構成図である。
本発明の実施例による別のラッチの概略構成図である。
本発明の実施例による他の別のラッチの概略構成図である。
本発明の実施例によるさらに別のラッチの概略構成図である。
本発明の実施例によるラッチの駆動方法のフローチャートである。
本発明の実施例によるラッチにおける各信号端子タイミングチャートである。
本発明の実施例によるラッチにおける第2のラッチノードと関連技術におけるラッチにおける第2のラッチノードとの電位変化の比較図である。

実施例

0029

本発明の目的、技術案および利点をより明確にするために、以下、図面を参照して本発明の実施形態をさらに詳しく説明する。

0030

本発明の各実施例における複数の信号は、第1の電位および第2の電位に対応する。第1の電位および第2の電位は、この信号の電位が2つの状態量を有することを示すだけであり、全文中の第1の電位または第2の電位が特定の数値を有することを示すものではなく、即ち、各信号の第1の電位(または第2の電位)の電位値は同じでもよいし、異なってもよい。

0031

図1は、本発明の実施例によるラッチの概略構成図であり、図1に示すように、当該ラッチは、第1のラッチ回路10と第2のラッチ回路20とを含むことができる。

0032

当該第1のラッチ回路10は、第1の制御信号端子S1、第2の制御信号端子S2、データ信号端子DATA、および伝送ノードP1にそれぞれ接続され、当該第1の制御信号端子S1からの第1のパルス制御信号と、当該第2の制御信号端子S2からの第2のパルス制御信号との制御下で、当該データ信号端子DATAからのデータ信号をラッチし、当該データ信号を当該伝送ノードP1に伝送する。

0033

当該第2のラッチ回路20は、当該伝送ノードP1、第1のスイッチ信号端子SW1、第2のスイッチ信号端子SW2、および出力ノードOUTにそれぞれ接続され、当該第1のスイッチ信号端子SW1からの第1のスイッチ信号と、当該第2のスイッチ信号端子SW2からの第2のスイッチ信号との制御下で、当該伝送ノードP1からのデータ信号をラッチし、当該データ信号を当該出力ノードOUTに伝送する。

0034

ここで、当該第2のラッチ回路20がデータ信号を当該第2のラッチ回路20におけるラッチノードに書き込むと、当該第2のラッチ回路20におけるフェーズロックループがターンオフになる。

0035

以上のように、本発明の実施例はラッチを提供し、当該ラッチは2つのカスケード接続されたラッチ回路を含み、当該2つのラッチ回路は伝送ノードを介して接続され、一方のラッチ回路は2つの制御信号端子の制御下で作動し、他方のラッチ回路は2つのスイッチ信号端子の制御下で作動する。当該ラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。そして、当該第2のラッチ回路がデータ信号を当該第2のラッチ回路におけるラッチノードに書き込むと、当該第2のラッチ回路におけるフェーズロックループがターンオフになるので、フェーズロックループにラッチされた信号が当該データ信号の書き込みに影響を与えることを回避することができ、データ信号の正常な書き込みが保証された。

0036

図2は、本発明の実施例による別のラッチの概略構成図であり、図2に示すように、当該第1のラッチ回路10は、第1のスイッチサブ回路101と第1のラッチサブ回路102とを含むことができる。

0037

当該第1のスイッチサブ回路101は、当該第1の制御信号端子S1、当該データ信号端子DATA、および第1のラッチノードQ1にそれぞれ接続され、当該第1のパルス制御信号の制御下で、当該データ信号を当該第1のラッチノードQ1に伝送する。

0038

例えば、当該第1のスイッチサブ回路101は、第1のパルス制御信号が第1の電位であるときに、データ信号を当該第1のラッチノードQ1に伝送することができる。

0039

当該第1のラッチサブ回路102は、当該第2の制御信号端子S2、当該第1のラッチノードQ1、および当該伝送ノードP1にそれぞれ接続され、当該第2のパルス制御信号の制御下で、当該データ信号を当該第1のラッチノードQ1にラッチし、当該データ信号を当該伝送ノードP1に伝送する。

0040

例えば、当該第1のラッチサブ回路102は、第2のパルス制御信号が第1の電位であるときに、当該データ信号を当該第1のラッチノードQ1にラッチし、当該データ信号を当該伝送ノードP1に伝送することができる。

0041

図2を参照すると、当該第2のラッチ回路20は、第2のスイッチサブ回路201と第2のラッチサブ回路202とを含むことができる。

0042

当該第2のスイッチサブ回路201は、当該第1のスイッチ信号端子SW1、当該伝送ノードP1、および第2のラッチノードQ2にそれぞれ接続され、当該第1のスイッチ信号の制御下で、当該伝送ノードP1からのデータ信号を当該第2のラッチノードQ2に伝送する。

0043

例えば、当該第2のスイッチサブ回路201は、当該第1のスイッチ信号が第1の電位であるときに、当該伝送ノードP1からのデータ信号を当該第2のラッチノードQ2に伝送することができる。

0044

当該第2のラッチサブ回路202は、当該第2のスイッチ信号端子SW2、当該第2のラッチノードQ2、および当該出力ノードOUTにそれぞれ接続され、当該第2のスイッチ信号の制御下で、当該データ信号を当該第2のラッチノードQ2にラッチし、当該データ信号を当該出力ノードOUTに伝送する。

0045

例えば、当該第2のラッチサブ回路202は、当該第2のスイッチ信号が第1の電位であるときに、当該データ信号を当該第2のラッチノードQ2にラッチし、当該データ信号を当該出力ノードOUTに伝送することができる。

0046

図3は、本発明の実施例による他の別のラッチの概略構成図であり、図3に示すように、当該第1のスイッチサブ回路101は、具体的に、第1のトランスミッションゲートT1を含むことができる。

0047

ここで、当該第1のトランスミッションゲートT1の第1の制御端子は、当該第1の制御信号端子S1に接続され、当該第1のトランスミッションゲートT1の第2の制御端子は、当該第2の制御信号端子S2に接続され、当該第1のトランスミッションゲートT1の入力端子は、当該データ信号端子DATAに接続され、当該第1のトランスミッションゲートT1の出力端子は、当該第1のラッチノードQ1に接続される。

0048

当該第1の制御信号端子S1から出力された第1のパルス制御信号が第1の電位であり、第2の制御信号端子S2から出力された第2のパルス制御信号が第2の電位であるとき、当該第1のトランスミッションゲートT1がオンになり、当該データ信号端子DATAがデータ信号を当該第1のラッチノードQ1に伝送することができる。

0049

図3に示すように、当該第1のラッチサブ回路102は、具体的に、第2のトランスミッションゲートT2、第1の位相反転器F1、第2の位相反転器F2、および第3の位相反転器F3を含むことができる。

0050

当該第2のトランスミッションゲートT2の第1の制御端子は、当該第2の制御信号端子S2に接続され、当該第2のトランスミッションゲートT2の第2の制御端子は、当該第1の制御信号端子S1に接続され、当該第2のトランスミッションゲートT2の入力端子は、当該第3の位相反転器F3の出力端子に接続され、当該第2のトランスミッションゲートT2の出力端子は、当該第1のラッチノードQ1に接続される。

0051

当該第1の位相反転器の入力端子F1は、当該第1のラッチノードQ1に接続され、当該第1の位相反転器F1の出力端子は、当該第2の位相反転器F2の入力端子および当該第3の位相反転器F3の入力端子にそれぞれ接続され、当該第2の位相反転器F2の出力端子は、当該伝送ノードP1に接続される。

0052

当該第1の制御信号端子S1から出力された第1のパルス制御信号が第2の電位であり、第2の制御信号端子S2から出力された第2のパルス制御信号が第1の電位であるとき、当該第2のトランスミッションゲートT2がオンになる。図3からわかるように、トランスミッションゲートT2がオンになるとき、当該トランスミッションゲートT2と第1の位相反転器F1および第3の位相反転器F3は、1つのフェーズロックループを構成でき、当該第1のラッチノードQ1の電位をラッチすることができ、即ち、データ信号を当該第1のラッチノードQ1にラッチすることができる。そして、当該第1の位相反転器F1と第2の位相反転器F2は、当該第1のラッチノードQ1にラッチされたデータ信号を伝送ノードP1に伝送することもできる。

0053

引き続き図3を参照すると、当該第2のスイッチサブ回路201は、第3のトランスミッションゲートT3を含むことができる。

0054

当該第3のトランスミッションゲートT3の第1の制御端子は、当該第1のスイッチ信号端子SW1に接続され、当該第3のトランスミッションゲートT3の第2の制御信号端子S2は、当該第2のスイッチ信号端子SW2に接続され、当該第3のトランスミッションゲートT3の入力端子は、当該伝送ノードP1に接続され、当該第3のトランスミッションゲートT3の出力端子は、当該第2のラッチノードQ2に接続される。

0055

当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号が第1の電位であり、当該第2のスイッチ信号端子SW2から出力された第2のスイッチ信号が第2の電位であるとき、当該第3のトランスミッションゲートT3がオンになり、当該伝送ノードP1からのデータ信号を当該第2のラッチノードQ2に伝送することができる。

0056

図3に示すように、当該第2のラッチサブ回路202は、第4のトランスミッションゲートT4、第4の位相反転器F4、第5の位相反転器F5、および第6の位相反転器F6を含むことができる。

0057

当該第4のトランスミッションゲートT4の第1の制御端子は、当該第2のスイッチ信号端子SW2に接続され、当該第4のトランスミッションゲートT4の第2の制御端子は、当該第1のスイッチ信号端子SW1に接続され、当該第4のトランスミッションゲートT4の入力端子は、当該第5の位相反転器F5の出力端子に接続され、当該第4のトランスミッションゲートT4の出力端子は、当該第2のラッチノードQ2に接続される。

0058

当該第4の位相反転器F4の入力端子は、当該第2のラッチノードQ2に接続され、当該第4の位相反転器F4の出力端子は、当該第5の位相反転器F5の入力端子および当該第6の位相反転器F6の入力端子にそれぞれ接続され、当該第6の位相反転器F6の出力端子は、当該出力ノードOUTに接続される。

0059

当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号が第2の電位であり、当該第1のスイッチ信号端子SW2から出力された第2のスイッチ信号が第1の電位であるとき、当該第4のトランスミッションゲートT4がオンになる。図3からわかるように、第4のトランスミッションゲートT4がオンになるとき、当該第4のトランスミッションゲートT4と第4の位相反転器F4および第5の位相反転器F5は、1つのフェーズロックループを構成でき、当該第2のラッチノードQ2の電位をラッチすることができ、即ち、データ信号を当該第2のラッチノードQ2にラッチすることができる。そして、当該第4の位相反転器F4は、当該第2のラッチノードQ2にラッチされたデータ信号を出力ノードOUTに伝送することもできる。

0060

ラッチの作動中では、第1のスイッチ信号端子SW1と第2のスイッチ信号端子SW2により、当該第4のトランスミッションゲートT4のオンまたはターンオフを制御し、ひいては当該フェーズロックループのオンまたはターンオフを制御することができる。

0061

本発明の実施例では、図3から分かるように、当該第3のトランスミッションゲートT3と2つのスイッチ信号端子との接続方式は、第4のトランスミッションゲートT4と2つのスイッチ信号端子との接続方式と逆であるので、第3のトランスミッションゲートT3が当該2つのスイッチ信号端子の制御下でオンになるとき、第4のトランスミッションゲートT4がターンオフになる。逆に、第3のトランスミッションゲートT3が当該2つのスイッチ信号端子の制御下でターンオフになるとき、第4のトランスミッションゲートT4がオンになる。したがって、第3のトランスミッションゲートT3がオンになり、データ信号を第2のラッチノードQ2に入力するとき、当該第1のスイッチ信号端子SW1と第2のスイッチ信号端子SW2は、フェーズロックループを切断するように第4のトランスミッションゲートT4をオフに制御することができることで、フェーズロックループにラッチされた信号と当該第3のトランスミッションゲートT3から入力されるデータ信号との間で競合リスクが生じることを回避することができ、ここで、競合リスクとは、あるノードに入力された信号の電位が前に当該ノードにラッチされた電位と一致せず、当該入力された信号の電位が当該ノードに正常に書き込まれない場合、当該ノードに出現する電位が不安定となる現象である。特に、データ信号の駆動が足りない、または第3のトランスミッションゲートT3の伝送能力が足りない場合、当該第4のトランスミッションゲートT4をターンオフにして、データ信号が第2のラッチノードQ2に正常に書き込まれないことを回避することができる。さらに、当該データ信号が第2のラッチノードQ2に書き込まれた後、第4のトランスミッションゲートT4をオフに制御することで、フェーズロックループが接続され、当該データ信号を第2のラッチノードQ2にラッチする。

0062

なお、図3に示すラッチにおいて、当該第4のトランスミッションゲートT4は、第4の位相反転器F4の出力端子と第5の位相反転器F5の入力端子との間に直列に接続されてもよく、つまり、当該第4のトランスミッションゲートT4と第4の位相反転器F4および第5の位相反転器F5がループを形成することを保証すればよい。本発明の実施例は、当該第4のトランスミッションゲートT4の具体的な接続方式を限定しない。

0063

なお、本発明の実施例によるラッチにおいて、各トランスミッションゲートは、第2の制御端子が第1の電位であり、第2の制御端子が第2の電位であるときに、オン状態となる。相応的に、当該第1の制御信号端子S1から出力された第1のパルス制御信号と当該第2の制御信号端子S2から出力された第2のパルス制御信号とは、相補信号である。当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号と当該第2のスイッチ信号端子SW2から出力された第2のスイッチ信号とは、相補信号であってもよい。ここで、2つの信号が相補信号であるとは、一方の信号が第1の電位であるとき、他方の信号が第2の電位であり、一方の信号が第2の電位であるとき、他方の信号が第1の電位であることを指す。

0064

例として、当該第1の制御信号端子S1が位相反転回路を介して当該第2の制御信号端子S2に接続されることにより、当該第2の制御信号端子S2から出力された第2のパルス制御信号と当該第1の制御信号端子S1から出力された第1のパルス制御信号とが相補的であることを保証することができる。つまり、第1のパルス制御信号が第1の電位であるときに、第2のパルス制御信号が第2の電位であり、当該第1のパルス制御信号が第2の電位であるときに、第2のパルス制御信号が第1の電位である。同様に、当該第1のスイッチ信号端子SW1が位相反転回路を介して当該第2のスイッチ信号端子SW2に接続されることにより、当該第2のスイッチ信号端子SW2から出力された第2のスイッチ信号と当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号端とが相補的であることを保証することもできる。

0065

図4は、本発明の実施例によるさらに別のラッチの概略構成図であり、図4に示すように、当該第1のスイッチサブ回路101は、第1のトランジスタM1を含むことができる。

0066

当該第1のトランジスタM1のゲートは、当該第1の制御信号端子S1に接続され、当該第1のトランジスタM1の第1の極は、当該データ信号端子DATAに接続され、当該第1のトランジスタM1の第2の極は、当該第1のラッチノードQ1に接続される。

0067

当該第1の制御信号端子S1から出力された第1のパルス制御信号が第1の電位であるときに、当該第1のトランジスタM1がオンになり、データ信号端子DATAがデータ信号を第1のラッチノードQ1に伝送することができる。

0068

選択肢の一つとして、図4に示すように、当該第1のラッチサブ回路102は、第2のトランジスタM2、第1の位相反転器F1、第2の位相反転器F2、および第3の位相反転器F3を含むことができる。

0069

当該第2のトランジスタM2のゲートは、当該第2の制御信号端子S2に接続され、当該第2のトランジスタM2の第1の極は、当該第3の位相反転器F3の出力端子に接続され、当該第2のトランジスタM2の第2の極は、当該第1のラッチノードQ1に接続される。

0070

当該第1の位相反転器F1の入力端子は、当該第1のラッチノードQ1に接続され、当該第1の位相反転器F1の出力端子は、当該第2の位相反転器F2の入力端子および当該第3の位相反転器F3の入力端子にそれぞれ接続され、当該第2の位相反転器F2の出力端子は、当該伝送ノードP1に接続される。

0071

当該第2の制御信号端子S1から出力された第2のパルス制御信号が第1の電位であるときに、当該第2のトランジスタM2がオンになり、図4に示すように、当該第2のトランジスタM2と第1の位相反転器F1および第3の位相反転器F3は、1つのフェーズロックループを構成でき、データ信号を当該第1のラッチノードQ1にラッチすることができる。そして、当該第1の位相反転器F1と第2の位相反転器F2は、当該第1のラッチノードQ1にラッチされたデータ信号を伝送ノードP1に伝送することもできる。
引き続き図4を参照すると、当該第2のスイッチサブ回路201は、第3のトランジスタM3を含むことができる。

0072

当該第3のトランジスタM3のゲートは、当該第1のスイッチ信号端子SW1に接続され、当該第3のトランジスタM3の第1の極は、当該伝送ノードP1に接続され、当該第3のトランジスタM3の第2の極は、当該第2のラッチノードQ2に接続される。

0073

当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号が第1の電位であるときに、当該第3のトランジスタM3がオンになり、当該伝送ノードP1からのデータ信号を当該第2のラッチノードQ2に伝送することができる。

0074

選択肢の一つとして、図4に示すように、当該第2のラッチサブ回路202は、第4のトランジスタM4、第4の位相反転器F4、第5の位相反転器F5、および第6の位相反転器F6を含むことができる。

0075

当該第4のトランジスタM4のゲートは、当該第2のスイッチ信号端子SW2に接続され、当該第4のトランジスタM4の第1の極は、当該第5の位相反転器F5の出力端子に接続され、当該第4のトランジスタM4の第2の極は、当該第2のラッチノードQ2に接続される。

0076

当該第4の位相反転器F4の入力端子は、当該第2のラッチノードQ2に接続され、当該第4の位相反転器F4の出力端子は、当該第5の位相反転器F5の入力端子および当該第6の位相反転器F6の入力端子にそれぞれ接続され、当該第6の位相反転器F6の出力端子は、当該出力ノードOUTに接続される。

0077

当該第2のスイッチ信号端子SW2から出力された第2のスイッチ信号が第1の電位であるときに、当該第4のトランジスタM4がオンになる。図4から分かるように、第4のトランジスタM4がオンになるとき、当該第4のトランジスタM4と第4の位相反転器F4および第5の位相反転器F5は、1つのフェーズロックループを構成し、データ信号を当該第2のラッチノードQ2にラッチすることができる。そして、当該第4の位相反転器F4は、当該第2のラッチノードQ2にラッチされたデータ信号を出力ノードOUTに伝送することもできる。

0078

図4に示された構成では、第3のトランジスタM3がオンになり、データ信号を第2のラッチノードQ2に入力するとき、当該第2のスイッチ信号端子SW2は、フェーズロックループを切断するように第4のトランジスタM4をターンオフに制御することができることで、フェーズロックループにラッチされた信号と当該第3のトランジスタM3から入力されるデータ信号との間で競合リスクが生じることを回避することができ、データ信号が第2のラッチノードQ2に正常に書き込まれてラッチされることが保証された。

0079

なお、図4に示す実施例で採用されるトランジスタは、いずれも薄膜トランジスタまたは電界効果トランジスタまたは他の特性が同じデバイスであってもよく、回路における作用に応じて本発明の実施例で採用されるトランジスタは、主にスイッチングトランジスタである。ここで採用されるスイッチングトランジスタのソースドレイン対称なので、そのソース、ドレインは交換可能である。本発明の実施例において、ソースを第1の極と呼び、ドレインを第2の極と呼ぶ。図中の形態に従って、トランジスタの中間端子がゲートであり、信号入力端子がソースであり、信号出力端子がドレインであることが規定されている。また、本発明の実施例で採用されるスイッチングトランジスタは、P型スイッチングトランジスタN型スイッチングトランジスタのいずれかを含むことができ(図4に示す構成ではN型スイッチングトランジスタである)、ここで、P型スイッチングトランジスタは、ゲートが低電位のときにオンになり、ゲートが高電位のときにオフになり、N型スイッチングトランジスタは、ゲートが高電位のときにオンになり、ゲートが低電位のときにオフになる。

0080

さらに、図3図4に示すように、当該第2のラッチ回路20は、バッファサブ回路203をさらに含むことができる。

0081

当該バッファサブ回路203の一端は、第2のラッチサブ回路202に接続されてもよく、例えば当該第6の位相反転器F6の出力端子に接続されてもよく、当該バッファサブ回路203の他端は、当該出力ノードOUTに接続される。つまり、当該第2のラッチサブ回路202は、当該バッファサブ回路203を介して当該出力ノードOUTに接続されることができる。

0082

図3図4を参照すると、当該バッファサブ回路203は、具体的に、直列された第7の位相反転器F7と第8の位相反転器F8を含むことができる。

0083

当該第7の位相反転器F7の入力端子は、当該第6の位相反転器F6の出力端子に接続され、当該第7の位相反転器F7の出力端子は、当該第8の位相反転器F8の入力端子に接続され、当該第8の位相反転器F8の出力端子は、当該出力ノードOUTに接続される。

0084

当該複数の位相反転器からなるバッファサブ回路203は、最終的に画素ユニットに出力されるデータ信号の安定性を保証することができる。

0085

図3からも分かるように、本発明の実施例によるラッチにおける各トランスミッションゲートは、2つの並列されたトランジスタからなることができ、この2つのトランジスタの極性は逆である。

0086

以上のように、本発明の実施例はラッチを提供し、当該ラッチは2つのカスケード接続されたラッチ回路を含み、当該2つのラッチ回路は伝送ノードを介して接続され、一方のラッチ回路は2つの制御信号端子の制御下で作動し、他方のラッチ回路は2つのスイッチ信号端子の制御下で作動する。当該ラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。そして、本発明の実施例はラッチにおいて、第1のラッチ回路がデータ信号を第2のラッチ回路におけるラッチノードに伝送するときに、スイッチ信号端子が当該第2のラッチ回路におけるフェーズロックループのターンオフを制御することにより、前にフェーズロックループにラッチされた信号と当該書き込み待ちのデータ信号との間で競合リスクが生じることを回避することができ、データ信号の正常な書き込みとラッチを保証し、ラッチ作動時の信頼性と安定性を高める。

0087

図5は、本発明の実施例によるラッチの駆動方法のフローチャートであり、当該方法は、図1から図4のいずれかに示すラッチを駆動するために使用されることができる。図1から図4を参照すると、当該ラッチは、具体的に、第1のラッチ回路10と第2のラッチ回路20とを含むことができる。図5を参照すると、当該方法は以下のステップを含む。

0088

ステップ301において、第1のラッチ段階では、第1の制御信号端子S1から出力された第1のパルス制御信号および第2の制御信号端子S2から出力された第2のパルス制御信号は、順に第1の電位であり、当該第1のラッチ回路10は、データ信号端子DATAからのデータ信号をラッチし、当該データ信号を伝送ノードP1に伝送する。

0089

ステップ302において、第2のラッチ段階では、第1のスイッチ信号端子SW1から出力された第1のスイッチ信号および第2のスイッチ信号端子SW2から出力された第2のスイッチ信号は、順に第1の電位であり、当該第2のラッチ回路20は、伝送ノードP1からのデータ信号をラッチし、当該データ信号を出力ノードOUTに伝送する。

0090

ここで、当該第2のラッチ段階では、当該第2のラッチ回路20がデータ信号をラッチノードに書き込むと、当該第2のラッチ回路20におけるフェーズロックループがターンオフになり、これによって、フェーズロックループにラッチされた信号が当該データ信号の書き込みに影響を与えることを回避することができ、データ信号の正常な書き込みが保証された。

0091

選択肢の一つとして、図2に示すように、当該第1のラッチ回路10は、第1のスイッチサブ回路101と第1のラッチサブ回路102とを含むことができ、当該第2のラッチ回路20は、第2のスイッチサブ回路201と第2のラッチサブ回路202とを含むことができる。

0092

相応的に、上記のステップ301に示した第1のラッチ段階は、具体的に、以下の段階を含む。

0093

入力サブ段階において、当該第1のパルス制御信号は、第1の電位であり、当該第2のパルス制御信号は、第2の電位であり、当該第1のスイッチサブ回路101は、当該第1のパルス制御信号の制御下で、当該データ信号を第1のラッチノードQ1に伝送する。

0094

第1のラッチサブ段階において、当該第1のパルス制御信号は、第2の電位であり、当該第2のパルス制御信号は、第1の電位であり、当該第1のラッチサブ回路102は、当該第2のパルス制御信号の制御下で、当該データ信号を当該第1のラッチノードQ1にラッチし、当該データ信号を当該伝送ノードP1に伝送する。

0095

上記のステップ302に示した第2のラッチ段階は、以下の段階を含む。

0096

伝送サブ段階において、当該第1のスイッチ信号は、第1の電位であり、当該第2のスイッチ信号は、第2の電位であり、当該第2のラッチサブ回路202におけるフェーズロックループがターンオフになり、当該第2のスイッチサブ回路201は、当該第1のスイッチ信号の制御下で、当該伝送ノードP1からのデータ信号を第2のラッチノードQ2に伝送する。

0097

第2のラッチサブ段階において、当該第1のスイッチ信号は、第2の電位であり、当該第2のスイッチ信号は、第1の電位であり、当該第2のラッチサブ回路202におけるフェーズロックループがオンになり、当該第2のラッチサブ202回路は、当該第2のスイッチ信号の制御下で、当該データ信号を当該第2のラッチノードQ2にラッチし、当該データ信号を当該出力ノードOUTに伝送する。

0098

図6は、本発明の実施例によるラッチにおける各信号端子のタイミングチャートであり、図3に示すラッチを例にして、本発明の実施例によるラッチの駆動原理を詳細に説明する。ここで、当該第1の制御信号端子S1が位相反転器を介して当該第2の制御信号端子S2に接続され、即ち、第2の制御信号端子S2から出力された第2のパルス制御信号は、第1の制御信号端子S1から出力された第1のパルス制御信号を反転させたものである。当該二つのパルス制御信号は相補的である。図6から分かるように、当該第1のスイッチ信号端子SW1から出力された第1のスイッチ信号と当該第2のスイッチ信号端子SW2から出力された第2のスイッチ信号とも相補的である。

0099

図3図6を参照すると、入力サブ段階t1において、第1の制御信号端子S1から提供された第1のパルス制御信号は、第1の電位であり、相応的に第2の制御端子S2から提供された第2のパルス制御信号は、第2の電位であり、第1のトランスミッションゲートT1はオンになり、第2のトランスミッションゲートT2はターンオフになり、データ信号端子DATAはデータ信号を第1のラッチノードQ1に書き込む。

0100

第1のラッチサブ段階t2において、第1の制御信号端子S1から出力された第1のパルス制御信号は、第2の電位になり、相応的に第2のパルス制御信号は、第1の電位であり、当該第1のトランスミッションゲートT1はターンオフになり、第2のトランスミッションゲートT2はオンになる。このとき、当該第2のトランスミッションゲートT1とと第1の位相反転器F1および第3の位相反転器F3は、フェーズロックループを構成し、即ち、第2のトランスミッションゲートT1と第1の位相反転器F1および第3の位相反転器F3からなるフェーズロックループは、オンになり、当該データ信号を当該第1のラッチノードQ1にラッチする。そして、データ信号端子DATAと当該第1のラッチノードQ1との接続が切断されるので、データ信号端子DATAの電位変化による当該第1のラッチノードQ1にラッチされた電位への影響を回避することができる。

0101

同時に、当該入力サブ段階t1と第1のラッチサブ段階t2において、当該第1のラッチノードQ1でのデータ信号は、第1の位相反転器F1および第2の位相反転器F2を介して伝送ノードP1に伝送されることができる。図6を参照すると、当該入力サブ段階t1と第1のラッチサブ段階t2において、第1のスイッチ信号端子SW1と第2のスイッチ信号端子SW2から出力されたスイッチ信号は、いずれも第2の電位であるので、当該第3のトランスミッションゲートT3はターンオフになり、伝送ノードP1と第2のラッチノードQ2との間はオフになり、データ信号を第2のラッチノードQ2に伝送することができない。

0102

さらに、伝送サブ段階t3において、第1のスイッチ信号端子SW1から出力された第1のスイッチ信号は、第1の電位であり、第2のスイッチ信号端子SW2から出力された第2のスイッチ信号は、第2の電位であり、第3のトランスミッションゲートT3はオンになり、第4のトランスミッションゲートT4はターンオフになり、伝送ノードP1からデータ信号を第2のラッチノードQ2に伝送する。これにより、このとき、第4のトランスミッションゲートT4はターンオフになり、第4の位相反転器F4および第5の位相反転器F5とフェーズロックループを形成できず、つまり、当該第4のトランスミッションゲートT4、第4の位相反転器F4および第5の位相反転器F5からなるフェーズロックループはターンオフになり、当該フェーズロックループは前の段階に書き込まれた信号をラッチすることができず、したがって、現在の伝送ノードP1のデータ信号が第2のラッチノードQ2に正常に書き込まれることが保証される。

0103

関連技術におけるラッチでは、第2のラッチ回路におけるフェーズロックループは2つの位相反転器で構成され、当該フェーズロックループは前の段階に書き込まれた信号をラッチすることができる結果、第1のラッチ回路がデータ信号を第2のラッチ回路における第2のラッチノードQ2に伝送する際に、前に当該フェーズロックループにラッチされた信号との間で競合リスクが生じて、当該データ信号の書き込みが正常に行われず、ラッチの作動に異常が生じる。

0104

図7は、本発明の実施例によるラッチにおける第2のラッチノードQ2と関連技術におけるラッチにおける第2のラッチノードQ2’との電位変化の比較図である。図7から分かるように、関連技術におけるラッチを採用すれば、伝送サブ段階t3において、第3のトランスミッションゲートT3の伝送能力が足りない、またはデータ信号の駆動能力が足りない場合、第2のラッチノードQ2’には競合リスクが生じて、伝送ノードP1から入力されたデータ信号は、従来のフェーズロックループを破ることができず、つまり、データ信号を第2のラッチノードQ2’に正常に書き込むことができない。一方で、本発明の実施例によるラッチにより、当該伝送サブ段階t3では、第2のラッチ回路において、フェーズロックループが形成されず、即ち当該第2のラッチ回路における元々存在するフェーズロックループがターンオフになるので、第2のラッチノードQ2には競合リスクが生じる問題がない。図7に示すように、データ信号は、異なる駆動能力の下で第2のラッチノードQ2に正常に書き込まれるので、ラッチ作動時の安定性が保証される。

0105

さらに、第2のラッチサブ段階t4において、第1のスイッチ信号端子SW1から出力された第1のスイッチ信号は、第2の電位であり、第2のスイッチ信号端子SW2から出力された第2のスイッチ信号は、第1の電位であり、第3のトランスミッションゲートT3はターンオフになり、第4のトランスミッションゲートT4はオンになり、このとき、第4のトランスミッションゲートT4と第4の位相反転器F4および第5の位相反転器F5はフェーズロックループを形成し、つまり、当該第4のトランスミッションゲートT4と第4の位相反転器F4および第5の位相反転器F5からなるフェーズロックループはオンになり、データ信号を当該第2のラッチノードQ2にラッチすることができる。このとき、当該伝送ノードP1と第2のラッチノードQ2との接続が切断されるので、当該第2のラッチノードQ2の電位の安定性が保証された。

0106

同時に、当該第2のラッチサブ段階t2において、当該第2のラッチノードQ2でのデータ信号は、第6の位相反転器F6から第8の位相反転器F8を介して出力ノードOUTに伝送されることができ、当該出力ノードOUTは一つのデータ線に接続される。ゲート駆動回路が画素ユニットを行ごとに走査する過程において、当該データ信号を対応する画素ユニットに書き込むことができる。

0107

なお、図6に示したタイミングチャートにおいて、第1の制御信号端子S1は、水平シフトレジスタのうちのある段のシフトレジスタユニットの出力端子であってもよい。制御信号端子S1−1は、当該段のシフトレジスタユニットの前段のシフトレジスタユニットの出力端子であってもよく、制御信号端子S1+1は、当該段のシフトレジスタユニットの後段のシフトレジスタユニットの出力端子であってもよい。図6から分かるように、水平シフトレジスタのうちの各段のシフトレジスタユニットは、第1の電位にあるパルス制御信号を順次出力することができる。

0108

なお、上記実施例において、いずれも第1の電位が当該第2の電位に対して高電位であり、高電位が有効電位であることを例に挙げて説明した。もちろん、当該第1の電位は、当該第2の電位に対して低電位であってもよく、当該低電位は有効電位であってもよく、このとき、図3図4に示した構成において、各トランジスタの極性を変換でき、つまり、図3に示すラッチにおけるN型トランジスタをP型トランジスタに変更でき、P型トランジスタをN型トランジスタに変更でき、図4に示すラッチにおける各トランジスタをP型トランジスタに変更できる。

0109

本発明の実施例はソース駆動回路に関し、当該ソース駆動回路は、少なくとも2つのカスケード接続されたシフトレジスタユニットを含み、各シフトレジスタユニットの出力端子は、対応する1つのラッチの第1の制御信号端子S1に接続され、当該ラッチは、図1から図4のいずれかに示すラッチであってもよい。

0110

さらに、当該ソース駆動回路は、複数の位相反転回路をさらに含み、ここで、各シフトレジスタユニットの出力端子は、1つの位相反転回路を介して、対応する1つのラッチの第2の制御信号端子S2にも接続される。これにより、各ラッチに接続された2つの制御信号端子から出力されたパルス制御信号が相補信号であることが保証される。

0111

ここで、各位相反転回路は、1つの位相反転器を含み、当該位相反転器の入力端子は、1つのシフトレジスタユニットの入力端子に接続され、当該位相反転器の出力端子は、対応する1つのラッチの第2の制御信号端子S2に接続されることができる。

0112

本発明の実施例は表示装置にも関し、当該表示装置はソース駆動回路を含み、当該ソース駆動回路は少なくとも2つのカスケード接続されたシフトレジスタユニットを含むことができる。各シフトレジスタユニットの出力端子は、対応する1つのラッチの第1の制御信号端子S1に接続され、当該ラッチは、図1から図4のいずれかに示すラッチであってもよい。当該表示装置は、液晶パネル電子ペーパーOLEDパネル、AMOLEDパネル、携帯電話タブレットコンピューター、テレビディスプレイノートパソコンデジタルフォトフレームナビゲーションなど、表示機能を備えた任意の製品部品であってもよい。

0113

なお、本発明の実施例による表示装置は、メモリーインピクセル(Memory In pixel、MIP)技術を採用する表示装置であってもよく、当該MIP技術は、ラッチを表示パネルに実装でき、リフレッシュレートを低減することによって、表示装置の消費電力を大幅に低減させることが可能である。

0114

当業者は、説明の利便性および簡潔性のために、上記で説明したラッチおよび各回路の具体的な作動プロセスに関し、前述の方法の実施例における対応するプロセスを参照できることが理解でき、詳細は本明細書では再度説明しない。

0115

当業者は、上記駆動方法実施例を実現するためのステップの全部または一部をハードウェアで完了させることができ、また、プログラムで関連するハードウェアを命令することにより完了させることを理解できる。前記プログラムは、コンピュータ読取可能な記憶媒体に格納されてもよく、上記した記憶媒体は、読出専用メモリ磁気ディスク光ディスクなどであってもよい。

0116

上記の説明は、本発明の好ましい実施例であり、本発明を限定するものではない。本発明の精神および原理の範囲内でなされた変更、等効の置換、および改良は、本発明の範囲に含まれるものとする。

0117

10 第1のラッチ回路
20 第2のラッチ回路

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