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技術 オールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス

出願人 エルジーイノテックカンパニーリミテッド
発明者 イム,ジュニョンパク,ジョンソクヨン,ユンキュイム,ソンファヤン,ギウクヨ,デサン
出願日 2018年5月9日 (3年1ヶ月経過) 出願番号 2019-562551
公開日 2020年7月9日 (11ヶ月経過) 公開番号 2020-520558
状態 特許登録済
技術分野 ボンディング 半導体または固体装置の組立体 半導体または固体装置のマウント プリント板への電気部品等の実装構造 印刷回路に対する電気部品等の電気的接続
主要キーワード 折曲領域 ローラブル 多層軟 ウェアラブルデバイス 突出パターン オープンエリア フレキシブル特性 軟性基板
関連する未来課題
重要な関連分野

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図面 (20)

課題・解決手段

実施例に係るオールインワンチップオンフィルム軟性回路基板は、基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域において、前記第2メッキ層のスズの含有量は、前記第2オープン領域において、前記第2メッキ層のスズの含有量よりも多いものを含むことができる。

概要

背景

最近、多様な電子製品が薄く、小型化、軽量化されている。これにより、電子デバイスの狭い領域に高密度半導体チップ実装するための多様な研究が進められている。

その中でも、COF(Chip On Film)方式は、フレキシブル基板を使用するので、フラットパネルディスプレイ及びフレキシブルディスプレイの両方に適用することができる。即ち、COF方式は、多様なウェアラブル電子機器に適用できるという点で脚光を浴びている。また、COF方式は、微細ピッチを実現できるので、画素数の増加に伴う高解像度(QHD)のディスプレイを実現するのに使用され得る。

COF(Chip On Film)は、半導体チップを薄いフィルム形態軟性回路基板に装着する方式である。例えば、半導体チップは、集積回路(IntegratedCircuit、IC)チップまたは大規模集積回路(Large Scale Integrated circuit、LSI)チップであり得る。

しかし、COF軟性回路基板は、ディスプレイパネルメインボードとの間に直接連結することができない。

即ち、ディスプレイパネルとメインボードとの間には、少なくとも二つの印刷回路基板が要求される。

ディスプレイ部を有する電子デバイスは、複数の印刷回路基板が要求されることによって、厚さが増加するという問題点がある。また、複数の印刷回路基板のサイズは、電子デバイスの小型化に制約となり得る。また、複数の印刷回路基板の接合不良は、電子デバイスの信頼性を低下させることがある。

したがって、このような問題を解消することができる新しい軟性回路基板が要求される。

概要

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域において、前記第2メッキ層のスズの含有量は、前記第2オープン領域において、前記第2メッキ層のスズの含有量よりも多いものを含むことができる。 a

目的

即ち、実施例は、互いに異なる種類の第1チップと第2チップを一つの軟性回路基板に実装することができるので、向上した信頼性を有するオールインワンチップオンフィルム用軟性回路基板及びチップパッケージを提供する

効果

実績

技術文献被引用数
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請求項1

基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域において、前記第2メッキ層のスズの含有量は、前記第2オープン領域において、前記第2メッキ層のスズの含有量よりも多いオールインワンチップオンフィルム軟性回路基板

請求項2

前記第1オープン領域において、前記第2メッキ層のスズ(Sn)の含有量は、50原子%以上であり、前記第2オープン領域において、前記第2メッキ層のスズ(Sn)の含有量は、50原子%未満である、請求項1に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項3

前記第2オープン領域において、前記第2メッキ層は、銅(Cu)とスズ(Sn)の合金層である、請求項1に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項4

前記第1導電性パターン部は、前記第1導電性パターン部の一端と他端に位置する第1リードパターン部、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部を含み、前記第2導電性パターン部は、前記第2導電性パターン部の一端と他端に位置する第2リードパターン部、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部を含み、前記第1リードパターン部は、前記第2リードパターン部と形状が互いに異なる、請求項1に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項5

前記第1リードパターン部の線幅は、前記第2リードパターン部の線幅よりも小さい、請求項4に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項6

前記第1リードパターン部の線幅は、前記第1延長パターン部の線幅と対応し、前記第2リードパターン部の少なくとも一つの端部の線幅は、前記第2延長パターン部の線幅と異なる、請求項4に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項7

前記第1導電性パターン部は、前記基板上に第1間隔で離隔した複数の第1導電性パターン部を含み、前記第2導電性パターン部は、前記基板上に第2間隔で離隔した複数の第2導電性パターン部を含み、前記第1間隔は、前記第2間隔よりも小さい、請求項4に記載のオールインワンチップオンフィルム用軟性回路基板。

請求項8

基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域において、前記第2メッキ層のスズの含有量は、前記第2オープン領域において、前記第2メッキ層のスズの含有量よりも多く、前記第1オープン領域に配置される第1チップと、前記第2オープン領域に配置される第2チップとを含むオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ

請求項9

前記第1チップは、駆動ICチップ(DriveIcchip)であり、前記第2チップは、ダイオードチップ電源ICチップタッチセンサICチップMLCCチップ、BGAチップ、チップコンデンサの少なくとも一つである、請求項8に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項10

前記第1チップ及び前記第2チップが、前記オールインワンチップオンフィルム用軟性回路基板の同じ一面上に配置される、請求項8に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項11

前記第1導電性パターン部は、前記第1導電性パターン部の一端に位置する第1インナーリードパターン部、前記第1導電性パターン部の他端に位置する第1アウターリードパターン部、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部を含み、前記第2導電性パターン部は、前記第2導電性パターン部の一端に位置する第2インナーリードパターン部、前記第2導電性パターン部の他端に位置する第2アウターリードパターン部、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部を含み、前記第1インナーリードパターン部上には、第1接続部及び第1チップが配置され、前記第2インナーリードパターン部上には、第2接続部及び第2チップが配置される、請求項8に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項12

前記第1接続部及び前記第2接続部は、互いに異なるサイズであり、互いに異なる形状である、請求項11に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項13

前記第1接続部は、金(Au)を含み、前記第2接続部は、金(Au)以外の金属を含む、請求項11に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項14

前記第1インナーリードパターン部の前記第2メッキ層は、スズ(Sn)の含有量が50原子%以上である純スズ層であり、前記第2インナーリードパターン部の前記第2メッキ層は、スズ(Sn)の含有量が50原子%未満のスズ合金層である、請求項11に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項15

前記第1インナーリードパターン部の幅と前記第1接続部の幅は、互いに同一であるか、または20%以内の差を有し、前記第2接続部の幅は、前記第2インナーリードパターン部の幅の1.5倍以上である、請求項11に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。

請求項16

基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域において、前記第2メッキ層のスズの含有量は、前記第2オープン領域において、前記第2メッキ層のスズの含有量よりも多いオールインワンチップオンフィルム用軟性回路基板;前記オールインワンチップオンフィルム用軟性回路基板の一端と連結されるディスプレイパネル;及び前記オールインワンチップオンフィルム用軟性回路基板の前記一端と反対となる他端と連結されるメインボード;を含む電子デバイス

請求項17

前記オールインワンチップオンフィルム用軟性回路基板の前記第1オープン領域に配置される第1チップと、前記第2オープン領域に配置される第2チップは、互いに異なる種類であり、前記表示パネル及び前記メインボードは、互いに向かい合って配置され、前記オールインワンチップオンフィルム用軟性回路基板は、前記ディスプレイパネルと前記メインボードとの間で折り曲げられて配置される、請求項16に記載の電子デバイス。

技術分野

0001

実施例は、オールインワンチップオンフィルム軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスに関するものである。

0002

詳細に、前記オールインワンチップオンフィルム(All in one chip on film)用軟性回路基板は、互いに異なる種類のチップを一つの基板上に実装することができる軟性回路基板及びそのチップパッケージ、これを含む電子デバイスであり得る。

背景技術

0003

最近、多様な電子製品が薄く、小型化、軽量化されている。これにより、電子デバイスの狭い領域に高密度半導体チップを実装するための多様な研究が進められている。

0004

その中でも、COF(Chip On Film)方式は、フレキシブル基板を使用するので、フラットパネルディスプレイ及びフレキシブルディスプレイの両方に適用することができる。即ち、COF方式は、多様なウェアラブル電子機器に適用できるという点で脚光を浴びている。また、COF方式は、微細ピッチを実現できるので、画素数の増加に伴う高解像度(QHD)のディスプレイを実現するのに使用され得る。

0005

COF(Chip On Film)は、半導体チップを薄いフィルム形態の軟性回路基板に装着する方式である。例えば、半導体チップは、集積回路(IntegratedCircuit、IC)チップまたは大規模集積回路(Large Scale Integrated circuit、LSI)チップであり得る。

0006

しかし、COF軟性回路基板は、ディスプレイパネルメインボードとの間に直接連結することができない。

0007

即ち、ディスプレイパネルとメインボードとの間には、少なくとも二つの印刷回路基板が要求される。

0008

ディスプレイ部を有する電子デバイスは、複数の印刷回路基板が要求されることによって、厚さが増加するという問題点がある。また、複数の印刷回路基板のサイズは、電子デバイスの小型化に制約となり得る。また、複数の印刷回路基板の接合不良は、電子デバイスの信頼性を低下させることがある。

0009

したがって、このような問題を解消することができる新しい軟性回路基板が要求される。

発明が解決しようとする課題

0010

実施例は、複数のチップを一つの基板に実装することができるオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供しようとする。

課題を解決するための手段

0011

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記保護層がオープンされた第1オープン領域を含み、前記第2導電性パターン部は、前記保護層がオープンされた第2オープン領域を含み、前記第1オープン領域における前記第2メッキ層のスズの含有量は、前記第2オープン領域における前記第2メッキ層のスズの含有量よりも多いものを含むことができる。

0012

実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、オールインワンチップオンフィルム用軟性回路基板の第1オープン領域に配置される第1チップと、第2オープン領域に配置される第2チップとを含むことができる。

0013

実施例に係る電子デバイスは、オールインワンチップオンフィルム用軟性回路基板;前記オールインワンチップオンフィルム用軟性回路基板の一端と連結されるディスプレイパネル;及び前記オールインワンチップオンフィルム用軟性回路基板の前記一端と反対となる他端と連結されるメインボード;を含むことができる。

発明の効果

0014

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、基板及び基板上に配置される導電性パターン部を含むことができる。

0015

前記導電性パターン部は、前記基板上に互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含むことができる。

0016

前記第1導電性パターン部は、前記第1導電性パターン部の一端と他端に位置する第1リードパターン部、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部を含み、前記第2導電性パターン部は、前記第2導電性パターン部の一端と他端に位置する第2リードパターン部、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部を含むことができる。

0017

前記第1リードパターン部は、前記第2ードパターン部と形状が互いに異なることがある。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、互いに異なる種類の第1チップ及び第2チップの密着力を向上させることができる。

0018

前記導電性パターン部は、配線パターン層、第1メッキ層及び第2メッキ層を含むことができる。

0019

前記導電性パターン部の一領域には、保護層が配置され、保護部を形成することができ、前記一領域と他の領域には、保護部が配置されていないオープン領域であり得る。前記保護部は、前記第1延長パターン部及び前記第2延長パターン部上に配置され得る。前記保護部は、前記第1リードパターン部及び前記第2リードパターン部上に配置されないことがある。即ち、前記第1リードパターン部の一面は外部に露出することがあり、前記保護層がオープンされた第1オープン領域であり得る。前記第2リードパターン部の一面は外部に露出することがあり、前記保護層がオープンされた第2オープン領域であり得る。前記第1オープン領域における前記第1リードパターン部の前記第2メッキ層のスズ(Sn)の含有量は、前記第2オープン領域における前記第2リードパターン部の前記第2メッキ層のスズ(Sn)の含有量と互いに異なることがある。これにより、前記第1リードパターン部は、前記第1リードパターン部上の第1接続部との組立(assembly)に優れることがあり、前記第1接続部上の第1チップとの電気的な連結に優れ得る。また、前記第2リードパターン部は、前記第2リードパターン部上の第2接続部との組立(assembly)に優れることがあり、前記第2接続部上の第2チップとの電気的な連結に優れ得る。即ち、実施例は、互いに異なる種類の第1チップと第2チップを一つの軟性回路基板に実装することができるので、向上した信頼性を有するオールインワンチップオンフィルム用軟性回路基板及びチップパッケージを提供することができる。

0020

また、実施例に係る一つのオールインワンチップオンフィルム用軟性回路基板は、ディスプレイパネルとメインボードを直接連結することができる。これにより、ディスプレイパネルから発生する信号をメインボードまで伝達するための軟性回路基板のサイズ及び厚さが減少し得る。

0021

これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、他の部品スペース及び/またはバッテリスペースを拡張させることができる。

0022

また、複数の印刷回路基板の連結が要求されないので、工程の便宜性と電気的な連結の信頼性が向上することができる。

0023

これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、高解像度のディスプレイ部を有する電子デバイスに適し得る。

図面の簡単な説明

0024

従来の印刷回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。
図1aによる印刷回路基板が折り曲げられた形における断面図である。
図1aによる印刷回路基板が折り曲げられた形における平面図である。
実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。
図2aによるオールインワンチップオンフィルム用軟性回路基板が折り曲げられた形における断面図である。
図2aによるオールインワンチップオンフィルム用軟性回路基板が折り曲げられた形における平面図である。
実施例に係る単面オールインワンチップオンフィルム用多層軟性回路基板の断面図である。
実施例に係る単面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の他の断面図である。
図8aによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージのまた他の断面図である。
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の一 領域を拡大した断面図である。
図8aによる両面オールインワンチップオンフィルム用軟性回路基板の平面図である。
図8aによる両面オールインワンチップオンフィルム用軟性回路基板の低面図である。
図8bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの概略的な平面図である。
図8bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの概略的な平面図である。
図13による両面オールインワンチップオンフィルム用軟性回路基板の断面図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
図14aによる両面オールインワンチップオンフィルム用軟性回路基板を図14bによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。

実施例

0025

実施例の説明において、各層(膜)、領域、パターンまたは構造物が基板、各層(膜)、領域、パッドまたは、パターンの「上/うえ(On)」に、または「下/した(under)」に形成されるものと記載される場合において、「上/うえ(On)」と「下/した(under)」は「直接(directly)」または「他の層を介在して(1ndirectly)」形成されるものをすべて含む。また、各層の上/うえ、または下/したに対する基準は、図面を基準として説明する。

0026

また、ある部分が他の部分と「連結」されているとき、これは「直接的に連結」されている場合だけではなく、その中間に他の部材を間に置いて、「間接的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」とするとき、これは特に反対となる記載がない限り、他の構成要素を除くことではなく、他の構成要素をさらに備えることができることを意味する。

0027

図面において、それぞれの層(膜)、領域、パターンまたは構造物厚さやサイズは、説明の明確性及び便宜のために変形され得るので、実際のサイズを全面的に反映したものではない。

0028

以下、添付された図面を参照して本発明の実施例を詳細に説明すると、次の通りである。

0029

図1aないし図1cを参照して、比較例に係る印刷回路基板を説明する。

0030

ディスプレイ部を有する電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために少なくとも二つの印刷回路基板が要求される。

0031

比較例に係るディスプレイ部を含む電子デバイスに含まれる印刷回路基板は、少なくとも二つであり得る。

0032

比較例に係るディスプレイ部を含む電子デバイスは、第1印刷回路基板10及び第2印刷回路基板20を含むことができる。

0033

前記第1印刷回路基板10は、軟性印刷回路基板であり得る。詳しく、第1印刷回路基板10は、チップオンフィルム(COF、Chip On Film)用軟性印刷回路基板であり得る。前記第1印刷回路基板10は、第1チップC1が実装されるCOF用軟性印刷回路基板であり得る。さらに詳しく、前記第1印刷回路基板10は、駆動ICチップ(Drive IC chip)を配置するためのCOF用軟性印刷回路基板であり得る。

0034

前記第2印刷回路基板20は、軟性印刷回路基板であり得る。詳しく、前記第2印刷回路基板20は、前記第1チップC1と互いに異なる種類の第2チップC2を配置するための軟性印刷回路基板(FPCB、Flexible PrintedCircuit Board)であり得る。ここで、前記第2チップC2は、駆動ICチップ(Drive IC chip)以外のものであって、駆動ICチップ(Drive IC chip)を除いた他のチップ、半導体素子ソケットなど軟性印刷回路基板上に電気的連結のために配置される多様なチップを意味することができる。前記第2印刷回路基板20は、複数の第2チップC2を配置するための軟性印刷回路基板(FPCB、Flexible Printed Circuit Board)であり得る。例えば、前記第2印刷回路基板20は、互いに異なる種類の複数の第2チップC2a、C2bを配置するための軟性印刷回路基板であり得る。

0035

前記第1印刷回路基板10及び前記第2印刷回路基板20は、互いに異なる厚さを有し得る。前記第2印刷回路基板20の厚さは、前記第1印刷回路基板10の厚さよりも小さいことがある。例えば、前記第1印刷回路基板10は、約20μmないし100μmの厚さであり得る。前記第2印刷回路基板20は、約100μmないし200μmの厚さであり得る。例えば、前記第1印刷回路基板10及び前記第2印刷回路基板の総厚さt1は、200μmないし250μmであり得る。

0036

比較例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に第1及び第2印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。詳しく、比較例に係るディスプレイ部を備えた電子デバイスは、上、下に積層される第1及び第2印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。

0037

前記第1印刷回路基板10及び前記第2印刷回路基板20は、互いに異なる工程で形成され得る。例えば、前記第1印刷回路基板10は、ロール・ツー・ロール(roll to roll)工程によって製造され得る。前記第2印刷回路基板20は、シート(sheet)方式で製造され得る。詳細に、微細な間隔で配置される導電性パターン部を有する前記第1印刷回路基板10と100μm以上の間隔で配置される導電性パターン部を有する前記第2印刷回路基板20は、同一の工程を適用することが困難であるので、互いに異なる工程で製造することが一般的であった。

0038

比較例に係る第1及び第2印刷回路基板は、それぞれ互いに異なる工程で形成されるので、工程の効率が低下することがある。

0039

また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上に配置する工程の難易性があるので、別の第1及び第2印刷回路基板が要求される。

0040

また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上で接続させにくいという問題点がある。

0041

即ち、従来のディスプレイパネルとメインボードとの間には、第1及び第2印刷回路基板が配置され得る。

0042

ディスプレイパネル30から発生するR、G、B信号を制御、処理、または伝達するために、第1印刷回路基板10は、ディスプレイパネル30と連結され、第1印刷回路基板10は、再び第2印刷回路基板20と連結され、第2印刷回路基板20は、メインボード40に連結され得る。

0043

前記第1印刷回路基板10の一端は、ディスプレイパネル30と連結され得る。ディスプレイパネル30は、接着層50によって前記第1印刷回路基板10と連結され得る。

0044

前記第1印刷回路基板10の前記一端と反対となる他端は、第2印刷回路基板20と連結され得る。前記第1印刷回路基板10は、前記接着層50によって前記第2印刷回路基板20と連結され得る。

0045

前記第2印刷回路基板20の一端は、前記第1印刷回路基板10と連結され、前記第2印刷回路基板20の前記一端と反対となる他端は、メインボード40と連結され得る。前記第2印刷回路基板20は、前記接着層50によってメインボード40と連結され得る。

0046

比較例に係るディスプレイ部を備えた電子デバイスは、前記ディスプレイパネル30と前記第1印刷回路基板10との間、前記第1印刷回路基板10と前記第2印刷回路基板20との間、前記第2印刷回路基板20と前記メインボード40との間にそれぞれ別の接着層50が要求され得る。即ち、比較例に係るディスプレイ部を備えた電子デバイスは、複数の接着層が要求されるので、接着層の連結不良により、電子デバイスの信頼性が低下することがあるという問題点を有する。また、上、下に連結される前記第1印刷回路基板10及び前記第2印刷回路基板20の間に配置される接着層は、電子デバイスの厚さを増加させることがある。

0047

図1b及び図1cを参照して、比較例に係る電子デバイス内にハウジングされる第1印刷回路基板10、第2印刷回路基板20、ディスプレイパネル30、及びメインボード40を説明する。

0048

図1bは、図1aによる印刷回路基板が折り曲げられた形態における断面図であり、図1cは、図1bの下面における平面図である。

0049

前記ディスプレイパネル30及び前記メインボード40は、対向して配置され得る。互いに向かい合って配置される前記ディスプレイパネル30及び前記メインボード40の間には、折曲(bending)領域を含む第1印刷回路基板10が配置され得る。

0050

前記第1印刷回路基板10は、一領域が折り曲げられ、折り曲げられていない領域に前記第1チップC1が配置され得る。

0051

また、前記第2印刷回路基板20は、前記ディスプレイパネル30と向かい合って配置され得る。前記第2印刷回路基板20の折り曲げられていない領域に前記第2チップC2が配置され得る。

0052

図1cを参照すると、比較例は、複数の基板が要求されるので、一方向における長さA1は、それぞれの前記第1印刷回路基板10及び前記第2印刷回路基板20の長さの合計であり得る。一例として、前記第1印刷回路基板10及び前記第2印刷回路基板20の一方向における長さA1は、前記第1印刷回路基板10の短辺の長さ及び前記第2印刷回路基板20の短辺の長さの合計であり得る。一例として、第1印刷回路基板10及び前記第2印刷回路基板20の一方向における長さA1は、30mmないし40mmであり得る。但し、実装するためのチップの種類、電子デバイスの種類に応じて、前記第1印刷回路基板10及び前記第2印刷回路基板20の一方向における長さA1は、多様なサイズであり得る。

0053

比較例に係る電子デバイスは、複数の印刷回路基板が要求されることによって、他の部品を実装するためのスペースまたはバッテリー60を配置するためのスペースが縮小され得る。

0054

最近、スマートフォンのような電子デバイスは、ユーザーの利便性ないしセキュリティ強化するために、多様な機能を有する部品が追加されている。例えば、スマートフォン、スマートウォッチなどの電子デバイスには、複数のカメラモジュールデュアルカメラモジュール、dual camera module)が搭載されたり、虹彩認識バーチャルリアリティVR、Virtual Reality)のような多様な機能を有する部品が追加されている。これにより、追加される部品を実装するためのスペースの確保が重要である。

0055

また、ウェアラブルデバイスをはじめとする多様な電子デバイスは、ユーザーの利便性の向上のために、バッテリースペースの拡大が要求される。

0056

したがって、従来の電子デバイスに使用された複数の印刷回路基板を一つの印刷回路基板に代替することによって、新たな部品を実装するためのスペースの確保またはバッテリーサイズの拡大のためのスペース確保重要性が台頭される。

0057

比較例に係る電子デバイスは、互いに異なる種類の第1チップ及び第2チップがそれぞれ別の第1印刷回路基板10及び第2印刷回路基板30に配置され得る。これにより、第1印刷回路基板10及び第2印刷回路基板30の間の接着層50の厚さ及び前記第2印刷回路基板30の厚さは、電子デバイスの厚さを増加させるという問題点があった。

0058

また、前記第2印刷回路基板30のサイズだけバッテリースペースないし他の部品を実装するためのスペースが縮小されるという問題点があった。

0059

また、第1及び第2印刷回路基板の接合不良は、電子デバイスの信頼性を低下させるという問題点があった。

0060

実施例は、このような問題点を解消するために、複数のチップを一つの基板に実装することができる新たな構造のオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供することができる。実施例と比較例の同じ図面符号は、同一の構成要素を示し、前述した比較例と重複する説明は除く。

0061

図2aないし図2cを参照して、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスを説明する。

0062

実施例に係る電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために、一つの印刷回路基板を使用することができる。実施例に係るディスプレイ部を含む電子デバイスに含まれる印刷回路基板は、一つの軟性印刷回路基板であり得る。これにより、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、互いに対向するディスプレイ部とメインボードとの間で折り曲げ(bending)られて、ディスプレイ部及びメインボードを連結することができる。

0063

詳しく、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、互いに異なる種類の複数のチップを配置するための一つの基板であり得る。

0064

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、互いに異なる種類の第1チップC1及び第2チップC2を配置するための基板であり得る。

0065

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、20μmないし100μmであり得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、30μmないし80μmであり得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、50μmないし75μmであり得る。実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、実装するためのチップの種類、電子デバイスの種類に応じて、20μmないし100μmの厚さ、または30μmないし80μmの厚さ、または50μmないし75μmの厚さであり得る。

0066

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、比較例に係る複数の第1及び第2印刷回路基板の厚さt1の1/5ないし1/2レベルの厚さを有し得る。即ち、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、比較例に係る複数の第1及び第2印刷回路基板の厚さt1の20%ないし50%のレベルの厚さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、比較例に係る複数の第1及び第2印刷回路基板の厚さt1の25%ないし40%のレベルの厚さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の厚さt2は、比較例に係る複数の第1及び第2印刷回路基板の厚さt1の25%ないし35%のレベルの厚さを有し得る。

0067

実施例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に一つのオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100が要求されるので、電子デバイスの全体的な厚さを減少させることができる。詳しく、実施例に係るディスプレイ部を備えた電子デバイスは、単層の印刷回路基板が要求されるので、電子デバイスの全体的な厚さが減少し得る。

0068

また、実施例は、比較例に含まれた第1印刷回路基板及び第2印刷回路基板の間の接着層50を省略することができるので、オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ及びこれを含む電子デバイスの全体的な厚さを減少させることができる。

0069

また、実施例は、第1印刷回路基板と第2印刷回路基板との間の接着層50を省略することができ、接着不良による問題点を解消することができるので、電子デバイスの信頼性を向上させることができる。

0070

また、複数の印刷回路基板の接着工程を省略することができるので、工程の効率が増加し、工程のコストが低減され得る。

0071

また、別の工程で管理された基板を一つの工程に代替することにより、工程の効率及び製品歩留まりを向上させることができる。

0072

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、折曲領域及び非折曲領域を含むことができる。実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、折曲領域を含むことによって、互いに向かい合って配置される前記ディスプレイパネル30及び前記メインボード40を互いに連結することができる。

0073

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の非折曲(non−bending)領域は、ディスプレイパネル30と、互いに向かい合って配置され得る。実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の非折曲領域上には、第1チップC1及び第2チップC2が配置され得る。これにより、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、前記第1チップC1及び前記第2チップC2安定して実装することができる。

0074

図2cは、図2bの場合、下面における平面図である。

0075

図2cを参照すると、実施例は、一つの基板が要求されるので、一方向における長さA2は、一つの基板の長さであり得る。実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さA2は、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の短辺の長さであり得る。一例として、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さA2は、10mmないし50mmであり得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さA2は、10mmないし30mmであり得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さA2は、15mmないし25mmであり得る。但し、実施例がこれに限定されるものではなく、配置するためのチップの種類及び/または個数、電子デバイスの種類に応じて多様なサイズに設計できることは言うまでもない。

0076

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さL2は、比較例に係る複数の第1及び第2印刷回路基板の一方向における長さL1の50%ないし70%レベルの長さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さL2は、比較例に係る複数の第1及び第2印刷回路基板の一方向における長さL1の55%ないし70%レベルの長さを有し得る。実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100の一方向における長さL2は、比較例に係る複数の第1及び第2印刷回路基板の一方向における長さL1の60%ないし70%レベルの長さを有し得る。

0077

これにより、実施例は、電子デバイス内のオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100を含むチップパッケージのサイズが減少し得るので、バッテリー60を配置するためのスペースを拡大することができる。また、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100を含むチップパッケージは、平面的が減少し得るので、他の部品を搭載するためのスペースの確保が可能である。

0078

図3a図3b図7図8a図8b図9及び図10を参照して、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100及びこれのチップパッケージを説明する。

0079

図3a図3bを参照すると、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、一面上に導電性パターン部CPを有する単面オールインワンチップオンフィルム用軟性回路基板であり得る。

0080

前記基板上に互いに離隔して配置される複数の導電性パターン部CPが配置され得る。前記導電性パターン部CPは、互いに離間して配置される第1導電性パターン部CP1及び第2導電性パターン部CP2を含むことができる。前記第1導電性パターン部CP1及び前記第2導電性パターン部CP2は、互いに異なる第1チップと第2チップの信号をそれぞれ伝達するために互いに離隔し得る。

0081

前記第1導電性パターン部CP1は、基板上で第1間隔(pitch)で互いに離隔して配置される第1導電性パターン部CP1を含むことができる。前記第2導電性パターン部CP2は、基板上で前記第1間隔とは異なる第2間隔(pitch)で互いに離隔して配置される第2導電性パターン部CP2を含むことができる。実施例は、互いに異なる第1チップと第2チップを一つのオールインワンチップオンフィルム用軟性回路基板に実装するために、第1間隔で互いに離隔した第1導電性パターン部CP1及び第2間隔で互いに離隔した第2導電性パターン部CP2を基板の一面上に配置することができる。

0082

前記第1導電性パターン部CP1は、前記第1導電性パターン部の一端及び他端に位置する第1リードパターン部L1、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部E1を含むことができる。詳しく、第1導電性パターン部CP1は、前記第1導電性パターン部の一端に位置する第1インナーリードパターン部I1、第1導電性パターン部の他端に位置する第1アウターリードパターン部O1、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部E1を含むことができる。

0083

前記第2導電性パターン部CP2は、前記第2導電性パターン部の一端及び他端に位置する第2リードパターン部L2、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部E2を含むことができる。詳しく、前記第2導電性パターン部CP2は、前記第2導電性パターン部の一端に位置する第2インナーリードパターン部I2、第2導電性パターン部の他端に位置する第2アウターリードパターン部O2、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部E2を含むことができる。

0084

前記導電性パターン部CPは、配線パターン層120及びメッキ層130を含むことができる。詳しく、第1導電性パターン部CP1及び前記第2導電性パターン部CP2は、それぞれ前記基板上に順に配置される配線パターン層120、第1メッキ層131及び第2メッキ層132を含むことができる。即ち、前記導電性パターン部CPは、ウィスカーを防止し、信頼性を高めるための多層構造のパターンであり得る。

0085

前記導電性パターン部上には、保護層140が部分的に配置され得る。前記導電性パターン部の保護層によって覆われる保護部PPと保護層によって覆われないオープン領域OA1、OA2、OA3を含むことができる。

0086

前記保護部PPが位置した領域において、前記導電性パターン部CPの一面は、前記保護層140と直接接触し、前記導電性パターン部CPの前記一面と反対となる他面は、前記基板110と直接接触することができる。前記保護部PPが位置した領域において、前記導電性パターン部CPの一面は、外部に露出しないことがあり、前記導電性パターン部CPの腐食を防止することができる。

0087

前記オープン領域OA1、OA2、OA3において、前記導電性パターン部CPの一面は、外部に露出し、前記導電性パターン部CPの前記一面と反対となる他面は、前記基板110と直接接触することができる。前記オープン領域OA1、OA2、OA3において、前記導電性パターン部CPの一面は、外部に露出することによって、第1チップ、第2チップ、ディスプレイパネル、メインボードのような別の部品と電気的連結が可能である。

0088

前記保護層140は、前記第1延長パターン部E1及び前記第2延長パターン部E2上に配置され得る。詳しく、前記保護層140は、前記第1延長パターン部E1及び前記第2延長パターン部E2上に全体的に配置され得る。即ち、前記保護層140は、前記第1延長パターン部E1及び前記第2延長パターン部E2上のみに配置され得る。これにより、前記第1リードパターン部L1及び第2リードパターン部L2一面は、外部に露出し得る。例えば、前記第1インナーリードパターン部I1の第2メッキ層132は、外部に露出し得る。例えば、前記第2インナーリードパターン部I2の第2メッキ層132は、外部に露出し得る。

0089

前記第1インナーリードパターン部I1上には、第1接続部70が配置され、前記第1接続部70上には、第1チップC1が配置され得る。即ち、前記第1インナーリードパターン部I1の第2メッキ層132が、前記第1接続部70と直接接触することができる。このとき、前記第1インナーリードパターン部I1の第2メッキ層132aは、純スズ層であり得る。これにより、前記第1インナーリードパターン部I1の第2メッキ層132aは、前記第1接続部70との組立特性が向上することができる。前記第2インナーリードパターン部I2上には、第2接続部80が配置され、前記第2接続部80上には、第2チップC2が配置され得る。即ち、前記第2インナーリードパターン部I2の第2メッキ層132が前記第2接続部80と直接接触することができる。このとき、前記第2インナーリードパターン部I2の第2メッキ層132bは、スズ合金層であり得る。詳しく、第2インナーリードパターン部I2の第2メッキ層132bは、銅とスズの合金層であり得る。これにより、前記第1インナーリードパターン部I1の第2メッキ層132bは、前記第2接続部80との組立特性が向上することができる。

0090

前記第1オープン領域OA1において、前記第1インナーリードパターン部I1及び前記第1接続部70は、上、下に重なることがある。前記第2オープン領域OA2において、前記第2インナーリードパターン部I2及び前記第2接続部80は、上、下に重なることがある。

0091

前記第1インナーリードパターン部I1及び前記第1接続部70の重畳領域面積は、前記第2インナーリードパターン部I2及び前記第2接続部80の重畳領域の面積と異なることがある。例えば、一つの前記第1インナーリードパターン部I1と一つの前記第1接続部70との間の重畳領域の面積は、一つの前記第2インナーリードパターン部I2と一つの前記第2接続部80の重畳領域の面積よりも小さいことがある。これにより、実施例は、互いに異なる第1チップ及び第2チップを実装するとき、高い接合強度を有するオールインワンチップオンフィルム用軟性回路基板を提供することができる。

0092

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、基板110、前記基板110上に配置される配線パターン層120、メッキ層130及び保護層140を含むことができる。

0093

前記基板110は、前記配線パターン層120、メッキ層130及び保護層140を支持する支持基板であり得る。

0094

前記基板110は、折曲領域及び折曲領域以外の領域を含むことができる。即ち、前記基板110は、折り曲げが行われる折曲領域及び折曲領域以外の非折曲領域を含むことができる。

0095

前記基板110は、軟性基板であり得る。これにより、前記基板110は、部分的な折り曲げが可能である。即ち、前記基板110は、延性プラスチックを含むことができる。例えば、前記基板110は、ポリイミド(polyimide、PI)基板であり得る。但し、実施例は、これに限定されず、ポリエチレンテレフタレート(polyethylene terephthalate、PET)、ポリエチレンナフタレート(polyethylene naphthalate、PEN)のような高分子物質で構成された基板であり得る。これにより、前記基板110を含む軟性回路基板は、曲線ディスプレイ装置が備えられた多様な電子デバイスに使用され得る。例えば、前記基板110を含む軟性回路基板は、フレキシブル特性に優れるので、ウェアラブル電子デバイスの半導体チップを実装するのに適し得る。詳しく、実施例は、曲面ディスプレイを含む電子デバイスに適し得る。

0096

前記基板110は、絶縁基板であり得る。即ち、前記基板110は、多様な配線パターンを支持する絶縁基板であり得る。

0097

前記基板110は、20μmないし100μmの厚さを有し得る。例えば、前記基板110は、25μmないし50μmの厚さを有し得る。例えば、前記基板100は、30μmないし40μmの厚さを有し得る。前記基板100の厚さが100μmを超えた場合には、全体的な軟性回路基板の厚さが増加することがある。前記基板100の厚さが20μm未満の場合には、第1チップC1及び第2チップC2を同時に配置することは困難であり得る。前記基板110の厚さが20μm未満の場合には、複数のチップを実装する工程において、前記基板110が熱/圧力などに脆弱であり得るので、複数のチップを同時に配置することは困難であり得る。

0098

前記基板110上には、配線が配置され得る。前記配線は、パターン化された複数の配線であり得る。例えば、前記基板110上で前記複数の配線は、互いに離隔して配置され得る。即ち、前記基板110の一面上には、配線パターン層120が配置され得る。

0099

前記基板110の面積は、前記配線パターン層120の面積よりも大きいことがある。詳しく、前記基板110の平面積は、前記配線パターン層120の平面積よりも大きいことがある。即ち、前記基板110上には、前記配線パターン層120が部分的に配置され得る。例えば、前記配線パターン層120の下面は、前記基板110と接触し、前記複数の配線の間には、前記基板110が露出し得る。前記配線パターン層120は、導電性物質を含むことができる。

0100

例えば、前記配線パターン層120は、電気伝導性に優れた金属物質を含むことができる。さらに詳しく、前記配線パターン層120は、銅(Cu)を含むことができる。但し、実施例がこれに限定されるものではなく、銅(Cu)、アルミニウム(Al)、クロム(CR)、ニッケル(Ni)、銀(Ag)、モリブデン(Mo)、金(Au)、チタン(Ti)及びこれらの合金の少なくとも一つの金属を含むことができることは言うまでもない。

0101

前記配線パターン層120は、1μmないし15μmの厚さに配置され得る。例えば、前記配線パターン層120は、1μmないし10μmの厚さに配置され得る。例えば、前記配線パターン層120は、2μmないし10μmの厚さに配置され得る。

0102

前記配線パターン層120の厚さが1μm未満の場合には、前記配線パターン層の抵抗が増加することがある。前記配線パターン層120の厚さが10μmを超えた場合には、微細パターンを実現することが困難であり得る。

0103

前記配線パターン層120上には、メッキ層130が配置され得る。前記メッキ層130は、第1メッキ層131及び第2メッキ層132を含むことができる。

0104

前記配線パターン層120上には、第1メッキ層131が配置され、前記第1メッキ層131上には、前記第2メッキ層132が配置され得る。前記第1メッキ層131及び前記第2メッキ層132は、ウィスカー(whisker)の形成を防止するために、前記配線パターン層120上に二層に形成され得る。これにより、前記配線パターン層120のパターン間の短絡を防止することができる。韓国登録特許第10−0374075号にも二段のメッキ層を開示している

0105

また、前記配線パターン層120上には、二つの層のメッキ層が配置されることによって、チップとのボンディング特性が向上することができる。前記配線パターン層が銅(Cu)を含む場合には、前記配線パターン層が第1チップC1と直接ボンディングすることができず、別途接着のための処理が要求され得る。一方、前記配線パターン層上に配置される前記メッキ層がスズ(Sn)を含む場合には、前記メッキ層の表面が純スズ層であり得るので、第1チップC1とボンディングが容易にすることができる。このとき、第1チップC1と連結されるワイヤは、純スズ層と熱と圧力だけで簡単に連結することができるので、チップのワイヤボンディングの精度及び製造工程の利便性を向上させることができる。

0106

第1メッキ層131が配置される領域は、前記第2メッキ層132が配置される領域と対応することができる。即ち、前記第1メッキ層131が配置される面積は、前記第2メッキ層132が配置される面積と対応することができる。

0107

前記メッキ層130は、スズ(Sn)を含むことができる。例えば、前記第1メッキ層131及び前記第2メッキ層132は、スズ(Sn)を含むことができる。

0108

一例として、前記配線パターン層120を銅(Cu)に配置し、前記第1メッキ層131及び前記第2メッキ層132をスズ(Sn)に配置することができる。前記メッキ層130がスズを含む場合には、スズ(Sn)の耐食性が優れるので、前記配線パターン層120の酸化を防止することができる。

0109

一方、前記メッキ層130の物質は、前記配線電極層120の物質よりも電気伝導度が低いことがある。前記メッキ層130は、前記配線電極層120と電気的な接続が可能である。

0110

第1メッキ層131及び前記第2メッキ層132は、同じスズ(Sn)に形成されるが、別の工程で形成され得る。

0111

実施例に係る軟性回路基板の製造工程に熱硬化のような熱処理工程が含まれる場合には、前記配線パターン層120の銅(Cu)または前記メッキ層130のスズ(Sn)の拡散作用が起こることがある。詳しく、前記保護層140の硬化を介して、前記配線パターン層120の銅(Cu)または前記メッキ層130のスズ(Sn)の拡散作用が起こることがある。

0112

これにより、前記第1メッキ層131から前記第2メッキ層132表面に行くほど銅(Cu)の拡散濃度が低くなることに従って、銅(Cu)の含有量が連続的に小さくなり得る。一方、前記第1メッキ層131から前記第2メッキ層132表面に行くほどスズ(Sn)の含有量は、連続的に大きくなり得る。これにより、前記メッキ層130の最上部は、純スズ層を含むことができる。

0113

即ち、前記配線パターン層120及び前記メッキ層130は、積層界面での化学作用により、前記メッキ層130の少なくとも一部は、スズ及び銅の合金であり得る。前記配線パターン層120上に前記メッキ層130を形成した後のスズ及び銅の合金の厚さよりも、前記メッキ層130上に前記保護層140を硬化させた後にスズと銅の合金の厚さは、増加することがある。

0114

前記メッキ層130の少なくとも一部に含まれたスズ及び銅の合金は、CuxSnyの化学式を有し、0<x+y<12であり得る。例えば、前記化学式で、xとyの合計は4≦x+y≦11でありえる。例えば、前記メッキ層130に含まれたスズ及び銅の合金は、Cu3SnとCu6Sn5の少なくとも一つを含むことができる。詳しく、第1メッキ層131は、スズ及び銅の合金層であり得る。

0115

また、前記第1メッキ層131及び前記第2メッキ層132は、スズ及び銅の含有量が互いに異なることがある。前記銅配線パターン層と直接接触する前記第1メッキ層131は、前記第2メッキ層132よりも銅の含有量が大きいことがある。

0116

前記第2メッキ層132は、前記第1メッキ層131よりもスズの含有量が大きいことがある。前記第2メッキ層132は、純スズ層を含むことができる。ここで、純スズとは、スズ(Sn)の含有量が50原子%以上であるもの、70原子%以上であるもの、90原子%以上であるものを意味することができる。このとき、スズ以外の元素は銅であり得る。例えば、前記第2メッキ層132は、スズ(Sn)の含有量が50原子%以上であり得る。例えば、前記第2メッキ層132は、スズ(Sn)の含有量が70原子%以上であり得る。例えば、前記第2メッキ層132は、スズ(Sn)の含有量が90原子%以上であり得る。例えば、前記第2メッキ層132は、スズ(Sn)の含有量が95原子%以上であり得る。例えば、前記第2メッキ層132は、スズ(Sn)の含有量が98原子%以上であり得る。

0117

実施例に係るメッキ層は、Cu/Snの拡散現象によって、電気化学的マイグレーション(Electrochemical Migration Resistance)を防止して、金属成長に起因する短絡不良を遮断することができる。

0118

但し、実施例はこれに限定されず、前記メッキ層130は、Ni/au合金、金(Au)、無電解ニッケル金メッキ(Electroless nickel immersion gold、ENIG)、Ni/Pd合金有機化合物メッキ(Organic Solderability Preservative、OSP)のいずれか一つを含むことができることは言うまでもない。

0119

第1メッキ層131と前記第2メッキ層132は、互いに対応するか、または互いに異なる厚さを有し得る。前記第1メッキ層131及び前記第2メッキ層132全体の厚さは、0.3μmないし1μmであり得る。前記第1メッキ層131及び前記第2メッキ層132全体の厚さは、0.3μmないし0.7μmであり得る。前記第1メッキ層131及び前記第2メッキ層132全体の厚さは、0.3μmないし0.5μmであり得る。前記第1メッキ層131及び前記第2メッキ層132いずれか一つのメッキ層は、0.05μmないし0.15μm以下の厚さであり得る。例えば、前記第1メッキ層131及び前記第2メッキ層132いずれか一つのメッキ層は、0.07μmないし0.13μm以下の厚さであり得る。

0120

前記保護層140は、前記配線パターン層120上に部分的に配置され得る。例えば、前記保護層140は、前記配線パターン層120上の前記メッキ層130上に配置され得る。前記保護層140は、前記メッキ層130を覆うことができるので、前記配線パターン層120及び前記メッキ層130の酸化による損傷または脱膜を防止することができる。

0121

前記保護層140は、前記配線パターン層120及び/または前記メッキ層130が、ディスプレイパネル30、メインボード40、第1チップC1または第2チップC2と電気的に連結されるための領域を除いた領域に部分的に配置され得る。

0122

これにより、前記保護層140は、前記配線パターン層120及び/または前記メッキ層130と部分的に重なることがある。

0123

前記保護層140の面積は、基板110の面積よりも小さいことがある。前記保護層140は、基板の終端を除いた領域に配置され、複数のオープン領域を含むことができる。

0124

前記保護層140は、孔のような形状の第1オープン領域OA1を含むことができる。前記第1オープン領域OA1は、前記配線パターン層120及び/または前記メッキ層130が第1チップC1と電気的に連結されるための前記保護層140の非配置領域であり得る。

0125

前記保護層140は、孔のような形状の第2オープン領域OA2を含むことができる。前記第2オープン領域OA2は、前記配線パターン層120及び/または前記メッキ層130が第2チップC2と電気的に連結されるための前記保護層140の非配置領域であり得る。これにより、前記第2オープン領域OA2において、前記メッキ層130は、外部に露出し得る。

0126

前記第2オープン領域OA2では、前記メッキ層130の銅の含有量は、50原子%以上であり得る。例えば、前記メッキ層130での銅の含有量は、60原子%以上であり得る。例えば、前記メッキ層130での銅の含有量は、60原子%ないし80原子%であり得る。詳しく、第2オープン領域OA2で測定された前記第1メッキ層131銅の含有量は、60原子%ないし80原子%であり得る。

0127

前記保護層140は、前記メインボード40または前記ディスプレイパネル30と電気的に連結されるための導電性パターン部上に配置されないことがある。実施例は、前記メインボード40または前記ディスプレイパネル30と電気的に連結されるための導電性パターン部上の前記保護層140の非配置領域である第3オープン領域OA3を含むことができる。これにより、前記第3オープン領域OA3で、前記メッキ層130は、外部に露出し得る。

0128

前記第3オープン領域OA3において、前記メッキ層130の銅の含有量は、50原子%以上であり得る。または、第3オープン領域OA3において、前記メッキ層130の銅の含有量は、50原子%未満であり得る。

0129

前記第3オープン領域OA3は、前記第1オープン領域OA1よりも基板の外郭に位置することができる。また、前記第3オープン領域OA3は、前記第2オープン領域OA2よりも基板の外郭に位置することができる。

0130

前記第1オープン領域OA1及び前記第2オープン領域OA2は、前記第3オープン領域OA3よりも基板の中央領域に位置することができる。

0131

前記保護層140は、折曲領域に配置され得る。これにより、前記保護層140は、折り曲げるときに発生し得る応力を分散させることができる。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板の信頼性を向上させることができる。

0132

前記保護層140は、絶縁性物質を含むことができる。前記保護層140は、導電性パターン部の表面を保護するために塗布された後、加熱して硬化することができる多様な物質を含むことができる。前記保護層140は、レジスト(resist)層であり得る。例えば、前記保護層140は、有機高分子物質を含むソルダーレジスト層であり得る。一例として、前記保護層140は、エポキシアクリレート系の樹脂を含むことができる。詳しく、前記保護層140は、樹脂、硬化剤光開始剤顔料溶媒フィラー添加物アクリル系のモノマーなどを含むことができる。但し、実施例はこれに限定されず、前記保護層140は、フォトソルダーレジスト層カバーレイCover−lay)及び高分子物質のいずれか一つであり得ることは言うまでもない。

0133

前記保護層140の厚さは、1μmないし20μmであり得る。前記保護層140の厚さは、1μmないし15μmであり得る。例えば、前記保護層140の厚さは、5μmないし20μmであり得る。前記保護層140の厚さが20μmを超えた場合には、オールインワンチップオンフィルム用軟性回路基板の厚さが増加することがある。前記保護層140の厚さが1μm未満の場合には、オールインワンチップオンフィルム用軟性回路基板に含まれた導電性パターン部の信頼性が低下することがある。

0134

図3bを参照して、実施例に係る単面オールインワンチップオンフィルム用軟性回路基板100を含むチップパッケージを説明する。

0135

実施例に係る断面オールインワンチップオンフィルム用軟性回路基板100は、基板110、基板の一面上に配置される導電性パターン部CP及び前記導電性パターン部CP上の一領域に部分的に保護層140が配置されて形成される保護部PPを含むことができる。

0136

前記導電性パターン部CPは、前記配線パターン層120及び前記メッキ層130を含むことができる。

0137

前記導電性パターン部CP上の一領域と他の領域上には、前記保護部PPが配置されないことがある。これにより、前記導電性パターン部CP上の一領域と他の領域上には、前記導電性パターン部CPと離隔された前記導電性パターン部CPとの間の基板110が露出し得る。前記導電性パターン部CP上の一領域と他の領域上には、第1接続部70及び第2接続部80がそれぞれ配置され得る。詳しく、前記保護部PPが配置されていない前記導電性パターン部CPの上面には、第1接続部70及び第2接続部80がそれぞれ配置され得る。

0138

前記第1接続部70及び前記第2接続部80は、互いに異なる形状を有し得る。例えば、前記第1接続部70は、六面体形状であり得る。詳しく、前記第1接続部70の断面は、四角形の形状を含むことができる。より詳細に、前記第1接続部70の断面は、長方形または正方形の形状を含むことができる。例えば、前記第2接続部80は、球形の形状を含むことができる。前記第2接続部80の断面は、円形の形状を含むことができる。または、前記第2接続部80は、部分的に、または全体的にラウンドした形状を含むことができる。一例として、第2接続部80の断面形状は、一側面で平面であり、前記一側面と反対となる他側面で曲面であるものを含むことができる。

0139

前記第1接続部70及び前記第2接続部80は、互いに異なるサイズを有し得る。前記第1接続部70は、前記第2接続部80よりも小さいことがある。

0140

前記第1接続部70及び前記第2接続部80の幅は、互いに異なることがある。例えば、一つの第1接続部70の両側面の間の幅D1は、一つの第2接続部80の両側面の間の幅D2よりも小さいことがある。

0141

前記第1接続部70上には、前記第1チップC1が配置され得る。前記第1接続部70は、導電性物質を含むことができる。これにより、前記第1接続部70は、前記第1接続部70の上面に配置される前記第1チップC1及び前記第1接続部70の下面に配置される前記導電性パターン部CPを電気的に連結することができる。

0142

前記第2接続部80上には、前記第2チップC2が配置され得る。前記第2接続部80は、導電性物質を含むことができる。これにより、前記第2接続部80は、前記第2接続部80の上面に配置される前記第2チップC2及び前記第2接続部80の下面に配置される前記導電性パターン部CPを電気的に連結することができる。

0143

実施例に係る断面オールインワンチップオンフィルム用軟性回路基板100の同じ一面上には、互いに異なる種類の第1チップC1及び第2チップC2が配置され得る。詳しく、実施例に係る単面オールインワンチップオンフィルム用軟性回路基板100の同じ一面上には、一つの前記第1チップC1及び複数の第2チップC2が配置され得る。これにより、チップパッケージ工程の効率を向上させることができる。

0144

前記第1チップC1は、駆動ICチップ(Drive IC chip)を含むことができる。

0145

前記第2チップC2は、駆動ICチップ(Drive IC chip)以外のチップを意味することができる。前記第2チップC2は、駆動ICチップ(Drive IC chip)以外のソケットまたはデバイスを含む多様なチップを意味することができる。例えば、前記第2チップC2は、ダイオードチップ電源ICチップタッチセンサICチップMLCCチップ、BGAチップ、チップコンデンサの少なくとも一つであるものを含むことができる。

0146

オールインワンチップオンフィルム用軟性回路基板100上に配置される複数の第2チップC2は、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサの少なくとも一つが複数配置されることを意味することができる。一例として、オールインワンチップオンフィルム用軟性回路基板100上には、複数のMLCCチップが配置され得る。

0147

また、前記第2チップC2は、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサの少なくとも二つを含むことができる。即ち、オールインワンチップオンフィルム用軟性回路基板100上には、互いに異なる種類の複数の第2チップC2a、C2bが配置され得る。例えば、オールインワンチップオンフィルム用軟性回路基板100上には、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのいずれか一つの第2チップC2a及びダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのうち前記いずれか一つと他の一つの第2チップC2bとを含むことができる。

0148

詳細に、オールインワンチップオンフィルム用軟性回路基板100上には、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのいずれか一つの第2チップC2aが複数配置され得、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのうち前記いずれか一つの他の一つの第2チップC2bが複数配置されるものを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板100上には、複数のMLCCチップC2a及び複数の電源ICチップC2bを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板100上には、複数のMLCCチップC2a及び複数のダイオードチップC2bを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板100上には、複数のMLCCチップC2a及び複数のBGAチップC2bを含むことができる。

0149

実施例において、前記第2チップの種類が二つに制限されることではなく、駆動ICチップを除いた多様なチップがすべて第2チップに含まれることは言うまでもない。

0150

前記オールインワンチップオンフィルム用軟性回路基板100の一端は、ディスプレイパネル30と連結され得る。前記オールインワンチップオンフィルム用軟性回路基板100の一端は、ディスプレイパネル30と接着層50によって連結され得る。詳しく、前記接着層50の上面には、前記ディスプレイパネル30が配置され、前記接着層50の下面には、前記のオールインワンチップオンフィルム用軟性回路基板100が配置され得る。これにより、前記ディスプレイパネル30及び前記オールインワンチップオンフィルム用軟性回路基板100は、前記接着層50を間に置いて上、下に合着され得る。

0151

前記のオールインワンチップオンフィルム用軟性回路基板100の前記一端と反対となる他端は、メインボード40と連結され得る。前記オールインワンチップオンフィルム用軟性回路基板100の前記一端と反対となる他端は、メインボード40と接着層50によって連結され得る。詳しく、前記接着層50の上面には、メインボード40が配置され、前記接着層50の下面には、前記のオールインワンチップオンフィルム用軟性回路基板100が配置され得る。これにより、前記メインボード40及び前記オールインワンチップオンフィルム用軟性回路基板100は、前記接着層50を間に置いて上、下に合着され得る。

0152

前記接着層50は、導電性物質を含むことができる。前記接着層50は、導電性粒子接着物質内に分散されたものであり得る。例えば、前記接着層50は、異方性導電性フィルム(ACF)であり得る。

0153

これにより、前記接着層50は、ディスプレイパネル30、前記オールインワンチップオンフィルム用軟性回路基板100及び前記メインボード40の間の電気的な信号を伝達することと、別の構成要素を安定して連結することができる。

0154

図4ないし図6を参照して、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を説明する。

0155

図4を参照すると、基板100の一面上にパターン層120、第1メッキ層131及び第2メッキ層132を含む導電性パターン部CP、及び保護層140を配置して、オールインワンチップオンフィルム用軟性回路基板を用意することができる。

0156

このとき、前記保護層140は、第1オープン領域OA1及び第2オープン領域OA2を含むことができる。

0157

前記第1オープン領域OA1において、前記第2メッキ層132が露出し得る。また、前記第2オープン領域OA2において、前記第2メッキ層132が露出し得る。

0158

図5及び図6を参照して、 前記オールインワンチップオンフィルム用軟性回路基板に第1チップC1を配置する第1ステップ及び第2チップC2を配置する第2ステップを説明する。

0159

先に、実施例に係るオールインワンチップオンフィルム用軟性回路基板に第1チップC1を配置するステップを説明する。

0160

実施例に係るオールインワンチップオンフィルム用軟性回路基板の前記第1オープン領域OA1には、第1接続部70が配置され得る。

0161

前記第1オープン領域OA1において、前記第2メッキ層132aのスズ(Sn)の含有量は、50原子%以上であり得る。前記第1オープン領域OA1において、前記第2メッキ層132aは、純スズ層を含むことができる。例えば、前記第1オープン領域OA1において、前記第2メッキ層132aのスズ(Sn)の含有量は、70原子%以上であり得る。例えば、前記第1オープン領域OA1において、前記第2メッキ層132aのスズ(Sn)の含有量は、90原子%以上であり得る。例えば、前記第1オープン領域OA1において、前記第2メッキ層132aのスズ(Sn)の含有量は、95原子%以上であり得る。例えば、前記第1オープン領域OA1において、前記第2メッキ層132aのスズ(Sn)の含有量は、98原子%以上であり得る。前記第1オープン領域OA1において、前記第2メッキ層132のスズ(Sn)の含有量が50原子%未満の場合には、前記接続部70による前記第2メッキ層132及び前記第1チップC1連結が困難であり得る。詳しく、第1オープン領域OA1において、前記第2メッキ層132のスズ(Sn)の含有量が50原子%未満の場合には、前記接続部70による前記第2メッキ層132及び前記第1チップC1の連結が困難であり得る。

0162

第1接続部70は、金(Au)を含むことができる。前記第1接続部70は、ゴールドバンプであり得る。

0163

実施例に係るオールインワンチップオンフィルム用軟性回路基板に一つの第1チップC1を配置するためには、複数の前記第1接続部70が前記第1チップC1と前記第2メッキ層132aとの間に配置され得る。

0164

第1オープン領域OA1前記第2メッキ層132は、スズ(Sn)の含有量が50原子%以上であることに従って、金(Au)を含む前記第1接続部70と密着特性が優れ得る。実施に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、前記第1接続部70を介して前記第1チップC1と導電性パターンの電気的な連結が優れ得るので、信頼性が向上することができる。

0165

次に、実施例に係るオールインワンチップオンフィルム用軟性回路基板に第2チップC2を配置するステップを説明する。

0166

実施例に係るオールインワンチップオンフィルム用軟性回路基板の前記第2オープン領域OA2には、第2接続部80が配置される。

0167

実施例に係るオールインワンチップオンフィルム用軟性回路基板に第2チップC2を配置するためには、マスクMを介して第2接続部80が配置される領域と対応する部分にのみ選択的に熱Hを供給することができる。詳しく、実施例は、選択的なリフロー(selective reflow)工程を介して第2チップC2を連結するための第2接続部80が配置される領域に選択的に熱を供給することができる。

0168

詳しく、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第1チップC1を実装した後に、第2チップC2を配置する場合にも、選択的なリフロー(selective reflow)工程を介した部分的な熱供給が可能である。

0169

即ち、実施例に係る製造工程は、マスクを介して前記第1オープン領域OAが熱に露出することを防止することができる。これにより、前記第1オープン領域OAに配置される前記第2メッキ層が熱供給によって、純スズ層からのスズ及び銅の合金層に変性されることを防止することができる。これにより、一つのオールインワンチップオンフィルム用軟性回路基板100上に、互いに異なる第1チップC1及び第2チップC2を実装する場合にも、第1オープン領域において、前記第2メッキ層132スズ(Sn)の含有量は、50原子%以上であり得るので、駆動ICチップの組立(assembly)が優れ得る。

0170

一方、前記第2オープン領域OA2と対応する領域にマスクのホールが配置され得る。これにより、前記第2オープン領域OA2において、熱によって露出するメッキ層は、スズ及び銅の合金層に変性され得る。

0171

詳しく、マスクのホールを介して熱によって露出する前記第2メッキ層132一部分は、スズ/銅の拡散現象がさらに進むことがある。これにより、前記第2オープン領域OA2において、前記第2メッキ層132bのスズ(Sn)の含有量は、50原子%未満であり得る。前記第2オープン領域OA2において、前記第2メッキ層132bは、銅(Cu)及びスズ(Sn)の合金層であり得る。

0172

第2接続部80は、金(Au)以外の金属を含むことができる。これにより、前記第2接続部80は、前記第2接続部80の下部に位置した前記第2メッキ層132bが、純スズ層ではない場合にも、第2チップC2との組立性能が優れ得る。また、前記第2接続部80は、金(Au)以外の金属を含むことができるので、製造コストを低減させることができる。

0173

例えば、前記第2接続部80は、銅(Cu)、スズ(Sn)、アルミニウム(Al)、亜鉛(Zn)、インジウム(1n)、鉛(Pb)、アンチモン(Sb)、ビスマス(bi)、銀(Ag)、ニッケル(Ni)の少なくとも一つを含むことができる。

0174

第2接続部80は、ソルダーバンプであり得る。前記第2接続部80は、ソルダーボールであり得る。前記リフロー工程の温度でソルダーボールは、溶融され得る。

0175

実施例に係るオールインワンチップオンフィルム用軟性回路基板に一つの第2チップC2を配置するためには、複数の前記第2接続部80が前記第2チップC2及び前記第2メッキ層132bの間に配置され得る。

0176

前記リフロー工程の温度で、第2チップC2は、第2接続部80を介して前記第2オープン領域OA2上の第2メッキ層132bと優れるボンディングが可能である。

0177

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第1オープン領域で第1接続部70を介して前記第1チップC1接続が優れると共に、第2オープン領域で第2接続部80を介して前記第2チップC2連結が優れ得る。

0178

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、第1オープン領域OA1及び第2オープン領域OA2に互いに異なるスズ(Sn)の含有量を有するメッキ層を含むことができるので、前記第1チップC1組立性能が優れると共に、前記第2チップC2組立性能が優れ得る。

0179

比較例のように、第1印刷回路基板に第1チップを実装し、第2印刷回路基板に第2チップを実装した後に、第1チップを備えた第1印刷回路基板と第2チップを備えた第2印刷回路基板を接着層にボンディングする場合には、第1チップの熱的変性による問題が発生しないことがある。

0180

しかし、実施例のように一つの基板上に互いに異なる第1チップ及び第2チップを実装する場合には、第1チップを連結するための保護層の第1オープン領域で第2メッキ層が熱によって変性されることに従って、第1接続部による第1チップの組み立てが困難であるという問題点があった。

0181

発明者は、このような問題を解決するために、選択的なリフロー工程を経てオールインワンチップオンフィルム用軟性回路基板上に第1チップ及び第2チップを順に配置した。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージは、第1オープン領域での前記第2メッキ層のスズの含有量と、第1オープン領域での前記第2メッキ層のスズの含有量が異なることがある。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、互いに異なる前記第1チップC1及び前記第2チップC2の優れた電気的連結が可能である。

0182

第1オープン領域での純スズ層を含む前記第2メッキ層は、金(Au)を含む第1接続部を介して駆動ICチップである第1チップの安定した実装が可能である。また、前記第2オープンエリアでの銅とスズの合金層を含む前記第2メッキ層は、金(Au)以外の金属を含む第2接続部を介してダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサの少なくとも一つである第2チップの安定した実装が可能である。

0183

これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージは、一つのオールインワン軟性回路基板上に互いに異なる種類の第1チップ及び第2チップの実装が優れた歩留りで可能である。

0184

さらに、既存の複数の印刷回路基板を一つのオールインワンチップオンフィルム用軟性回路基板に代替することができるので、ディスプレイパネルとメインボードを連結するためのオールインワンチップオンフィルム用軟性回路基板の小型化や薄型化が可能である。

0185

したがって、実施例のオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスは、カメラモジュール、虹彩認識モジュールなどのように、多様な機能部の搭載が容易であり得る。また、実施例のオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスは、バッテリスペースを拡張することができる。

0186

また、オールインワンチップオンフィルム用軟性回路基板は、ロール・ツー・ロール工程を介して製造することができ、オールインワンチップオンフィルム用軟性回路基板上のチップの実装は、選択的なリフロー工程を介して可能であるので、製造工程の利便性と製造歩留まりが向上することができる。

0187

前述したように、断面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、第1チップ、第2チップ、ディスプレイパネル及びメインボードがすべて同じ一面に連結され得る。

0188

このような単面オールインワンチップオンフィルム用軟性回路基板は、高解像度(QHD)を有する回路を実現することは困難であり得る。

0189

最近、スマートフォン、テレビモニター電子ペーパー、ウェアラブルデバイスなどのディスプレイ部を有する多様な電子デバイスは、高解像度ディスプレイの実現が要求される。

0190

これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、両面オールインワンチップオンフィルム用軟性回路基板を含むことができる。

0191

両面オールインワンチップオンフィルム用軟性回路基板は、高解像度ディスプレイを実現するために、導電性パターン層が基板の両面に位置することができる。

0192

図7図8a図8b図9及び図10を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を説明する。前述した断面オールインワンチップオンフィルム用軟性回路基板と同一の構成要素については、同一の図面を付与する。それぞれの構成要素の厚さ、それぞれの構成要素の物質など、前述したものと重複する説明は除く。

0193

図7図8a図8b図9は、第1チップの実装を中心に示した実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の多様な断面図である。即ち、図7図8a図8b図9は、第1チップを実装するための第1導電性パターン部の多様な断面構造を説明するための図である。

0194

図7図8a図8b図9及び図10を参照すると、実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、両面上に電極パターン部を有する両面オールインワンチップオンフィルム用軟性回路基板であり得る。

0195

実施例に係るオールインワンチップオンフィルム(All in one chip on film)用軟性回路基板100は、基板110、前記基板110上に配置される配線パターン層120、メッキ層130及び保護層140を含むことことができる。

0196

実施例に係る基板110の一面上に配線パターン層120、メッキ層130及び保護層140を配置した後、前記一面と反対となる他面上に配線パターン層120、メッキ層130及び保護層140を配置することができる。

0197

即ち、実施例に係る基板110の一面上に、上部配線パターン層、上部メッキ層及び上部保護層が配置され得、前記一面と反対となる他面上に下部配線パターン層、下部メッキ層及び下部保護層が配置され得る。

0198

上部配線パターン層は、下部配線パターン層と互いに対応する金属物質を含むことができる。これにより、工程効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。

0199

上部配線パターン層の厚さは、下部配線パターン層の厚さと互いに対応することができる。これにより、工程効率が向上することができる。

0200

上部メッキ層は、下部メッキ層と互いに対応する金属物質を含むことができる。これにより、工程効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。

0201

上部メッキ層の厚さは、下部メッキ層の厚さと互いに対応することができる。これにより、工程効率が向上することができる。

0202

前記基板110は、貫通孔を含むことができる。前記基板110は、複数の貫通孔を含むことができる。前記基板110の複数の貫通孔は、機械的な工程または化学的工程によって、それぞれまたは同時に形成され得る。例えば、前記基板110の複数の貫通孔は、ドリル工程またはエッチング工程によって形成され得る。一例として、前記基板の貫通孔は、レーザーを介したパンチ及びデスミア工程を経て形成され得る。前記デスミア工程は、貫通孔の内側面に付着したポリイミドスミアを除去する工程であり得る。前記デスミア工程により、前記ポリイミド基板の内側面は、直線と類似した傾斜面を有し得る。

0203

前記基板110上には、配線パターン層120、メッキ層130、及び保護層140が配置され得る。詳しく、前記基板110の両面上には、配線パターン層120、メッキ層130、及び保護層140がそれぞれ順に配置され得る。

0204

前記配線パターン層120は、蒸着(Evaporation)、メッキ(plating)、スパッタリング(sputtering)の少なくとも一つの方法で形成され得る。

0205

一例として、回路を形成するための配線層は、スパッタリング後電解メッキによって形成され得る。一例として、回路を形成するための配線層は、無電解メッキにより形成された銅メッキ層であり得る。または、前記配線層は、無電解メッキ及び電解メッキにより形成された銅メッキ層であり得る。

0206

次に、前記配線層上にドライフィルムラミネートした後、露光現像、エッチング工程を介して、軟性回路基板の両面、即ち上面と下面にパターン化された配線層を形成することができる。これにより、前記配線パターン層120を形成することができる。

0207

前記基板110を貫通するビアホールV1、V2、V3内部には、導電性物質が満たされ得る。ビアホールの内部に満たされる導電性物質は、前記配線パターン層120と互いに対応するか、または互いに異なる導電性物質であり得る。例えば、ビアホールの内部に満たされる導電性物質は、銅(Cu)、アルミニウム(Al)、クロム(CR)、ニッケル(Ni)、銀(Ag)、モリブデン(Mo)、金(Au)、チタン(Ti)及びこれらの合金の少なくとも一つの金属を含むことができる。前記基板110の上面の導電性パターン部CPの電気的な信号は、前記ビアホールに満たされた導電性物質を介して前記基板110の下面の導電性パターン部CPに伝達され得る。

0208

次に、前記配線パターン層120上には、メッキ層130が形成され得る。

0209

その後は、導電性パターン部CP上に保護部PPをスクリーン印刷することができる。

0210

導電性パターン部CPは、前記配線パターン層120及び前記メッキ層130を含むことができる。前記配線パターン層120の面積は、前記メッキ層130と互いに対応するか、または互いに異なることがある。前記第1メッキ層131面積は、前記第2メッキ層132面積と互いに対応するか、または異なることがある。

0211

図7を参照すると、前記配線パターン層120の面積は、前記メッキ層130と互いに対応することができる。前記第1メッキ層131面積は、前記第2メッキ層132面積と互いに対応することができる。

0212

図8を参照すると、前記配線パターン層120の面積は、前記メッキ層130と互いに異なることがある。前記配線パターン層120の面積は、前記第1メッキ層131面積と対応することができる。前記第1メッキ層131面積は、前記第2メッキ層132面積と異なることがある。例えば、前記第1メッキ層131面積は、前記第2メッキ層132面積よりも大きいことがある。

0213

図9を参照すると、前記配線パターン層120の面積は、前記メッキ層130と異なることがある。

0214

図10を参照すると、前記基板110の一面において、前記配線パターン層120の面積は、前記メッキ層130と互いに異なり、前記基板110の他面において、前記配線パターン層120の面積は、前記メッキ層130と互いに対応することができる。

0215

前記保護層140は、前記基板110上に直接接触して配置されるか、または前記配線パターン層120上に直接接触して配置されるか、または前記第1メッキ層131上に直接接触して配置されるか、または前記第2メッキ層132上に直接接触して配置され得る。

0216

図7を参照すると、前記配線パターン層120上に前記第1メッキ層131が配置され、前記第1メッキ層131上に前記第2メッキ層132が形成され、前記第2メッキ層132上に部分的に前記保護層140が配置され得る。

0217

図8a及び8bを参照すると、前記配線パターン層120上に前記第1メッキ層131が配置され、前記第1メッキ層131上に部分的に前記保護層140が配置され得る。前記第2メッキ層132は、前記メッキ層131上の前記保護層140が配置された領域以外の領域に配置され得る。

0218

前記保護層140の下面が接触する前記第1メッキ層131は、銅とスズの合金層であり得る。前記保護層140の側面と接触する前記第2メッキ層132は、純スズを含むことができる。これにより、前記保護層140と前記第1メッキ層131との間に共同部が形成されることによる保護層の脱膜を防止することができ、ウィスカーの形成を防止することができるので、保護層の密着力を高めることができる。従って、実施例は、二層のメッキ層を含むことができるので、信頼性の高い電子デバイスを提供することができる。

0219

また、前記配線パターン層120上に単層のスズメッキ層131のみを配置し、一つのスズメッキ層131上に保護層140を配置する場合には、保護層140の熱硬化時に、前記スズメッキ層131が加熱されることにより、前記スズメッキ層131内に銅が拡散することができる。これにより、前記スズメッキ層131は、スズ及び銅の合金層となることがあるので、ゴールドバンプを有する第1チップの実装が堅固に行われないという問題点がある。したがって、実施例に係るメッキ層130は、基板から離れるほどスズの濃度が連続的に増加できる第1メッキ層131及び第2メッキ層132が要求される。

0220

図9を参照すると、前記配線パターン層120上に前記第1メッキ層131が配置され、前記第1メッキ層131上に部分的に前記保護層140が配置され得る。前記第2メッキ層132は、前記メッキ層131上の前記保護層140が配置された領域以外の領域に配置され得る。

0221

このとき、前記配線パターン層120は、第1配線パターン層121及び第2配線パターン層122を含むことができる。即ち、前記基板上に複数の配線パターン層が配置され得る。

0222

また、図面には示さなかったが、前記基板110と前記第1配線パターン層121との間には、前記基板110と前記第1配線パターン層121密着力を向上させるための金属シード層をさらに含むことができる。このとき、金属シード層は、スパッタリングによって形成することができる。金属シード層は、銅を含むことができる。

0223

前記第1配線パターン層121及び前記第2配線パターン層122は、互いに対応するか、または互いに異なる工程で形成され得る。

0224

前記第1配線バトン層121は、0.1μmないし0.5μmの厚さに銅をスパッタリングして形成することができる。前記第1配線バトン層121は、基板の上部、下部、及び貫通孔の内側面に配置され得る。このとき、前記第1配線バトン層121厚さが薄いので、貫通孔の内側面は互いに離隔し得る。

0225

次に、前記第2配線パターン層122は、前記第1配線パターン層121上に配置され得る。また、前記第2配線パターン層122は、メッキによって貫通孔の内部に全体的に満たされ得る。

0226

前記第1配線バトン層121は、スパッタリングによって形成されるので、前記基板110または前記金属シード層との密着力が優れる長所を有するが、製造コストが高いため、前記第1配線パターン層121上に再度、メッキによる前記第2配線パターン層122を形成することによって、製造コストの低減させることができる。また、別に基板の貫通孔に導電性物質を満たさず、前記第1配線パターン層121上に前記第2配線パターン層122を配置すると共に、ビアホール内に銅が充填され得るので、工程効率が向上することができる。また、ビアホール内にボイドが形成されることを防止することができるので、信頼性の高いオールインワンチップオンフィルム用軟性回路基板及びこれを含む電子デバイスを提供することができる。

0227

図10を参照すると、前記基板の一面には、複数の保護層140が配置され得る。前記保護層は、第1保護層141及び第2保護層142を含むことができる。

0228

例えば、前記基板の一面上に、第1保護層141が部分的に配置され、前記保護層141が配置される領域以外の領域上に前記配線パターン層120が配置され得る。

0229

前記保護層141上には、前記第2保護層142が配置され得る。前記第2保護層142は、前記第1保護層141及び前記上部配線パターン層120を覆い、前記第1保護層141よりも大きい領域に配置され得る。

0230

前記保護層142は、前記第1保護層141上面を囲みながら、前記保護層141と対応する領域上に配置され得る。前記第2保護層142幅は、前記保護層141よりも大きいことがある。これにより、前記第2保護層142下面は、前記配線パターン層120及び前記第1保護層141と接触することができる。これにより、前記第2保護層142は、前記第1保護層141と前記配線パターン層120の界面で応力が集中することを緩和することができる。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板をバンディングするとき、発生し得る脱膜またはクラックの発生を減らすことができる。

0231

第2保護層142が配置される領域以外の領域には、前記第2導電性パターン部CP2を構成するメッキ層130が配置され得る。詳しく、前記第2保護層142が配置される領域以外の領域では、前記上部配線パターン層120上に前記第1メッキ層131が配置され、前記第1メッキ層131上に前記第2メッキ層132が順に配置され得る。

0232

前記基板の前記一面と反対となる他面上には、配線パターン層120が配置され得る。配線パターン層120上には、前記メッキ層130が配置され得る。前記メッキ層130上には、部分的に保護層140が配置され得る。

0233

前記基板の一面に配置される保護層と前記基板の他面に配置される保護層の幅は、互いに対応するか、または互いに異なることがある。

0234

図面において、基板の一面にのみ複数の保護層が配置されることを示したが、実施例はこれに限定されず、前記基板の両面にそれぞれ複数の保護層を含めることは言うまでもない。また、基板の一面のみ複数または一つの保護層が配置され得ることは言うまでもない。

0235

また、前記基板の一面または両面の構造は、図7図8a図9図10の少なくとも一つに応じた導電性パターン部、保護部の構造を組み合わせて多様に配置することができることは言うまでもない。

0236

図7図8a図8b図9図11及び図12を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100上に実装される第1チップC1、ディスプレイパネル30及びメインボード40との連結関係を説明する。

0237

実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100は、貫通孔を含む基板100;前記貫通孔を含む基板の両面上にそれぞれ配置される配線パターン層120;前記配線パターン層120上に配置される第1メッキ層131;前記第1メッキ層131上に配置される第2メッキ層132;及び前記配線パターン層上に部分的に配置される保護層140を含むことができる。

0238

前記保護層140が形成される前記保護層140の配置領域は、前記保護部PPであり得る。前記保護層140が形成されない前記保護部PP以外の領域で前記導電性パターン部CPは、外部に露出し得る。即ち、保護層のオープン領域ないし導電性パターン部上に保護部が配置されない領域で前記導電性パターン部CPは、前記第1チップC1、前記ディスプレイパネル30及び前記メインボード40と電気的に連結され得る。

0239

実施例に係るオールインワンチップオンフィルム用軟性回路基板のリードパターン部及びテストパターン部は、保護部と重畳されないことがある。即ち、前記リードパターン部及び前記テストパターン部の保護層により覆われていないオープン領域に位置する導電性パターン部を意味することがあり、機能に応じて、リードパターン部及びテストパターン部に区別することができる。

0240

前記リードパターン部は、前記第1チップ、前記第2チップ、前記ディスプレイパネルまたは前記メインボードと接続されるための導電性パターン部を意味することができる。

0241

前記テストパターン部、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージの製品の不良有無を確認するための導電性パターン部を意味することができる。

0242

前記リードパターン部は、位置に応じてインナーリードパターン部及びアウターリードパターン部に区別することができる。前記第1チップC1と相対的に近くに置かれており、保護層により重畳されていない導電性パターン部の一領域は、インナーリードパターン部と表現されることがある。前記第1チップC1と相対的に遠くに置かれており、保護層により重畳されていない導電性パターン部の一領域は、アウターリードパターン部と表現されることがある。

0243

図7図8a図8b図9図11及び図12を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、第1サブ第1インナーリードパターン部I1a、第2サブ第1インナーリードパターン部I1b、第3サブ第1インナーリードパターン部I1c及び第4サブ第1インナーリードパターン部I1dを含むことができる。

0244

実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、第1サブ第1アウターリードパターン部O1a、第2サブ第1アウターリードパターン部O1b、第3サブ第1アウターリードパターン部O1c及び第4サブ第1アウターリードパターン部O1dを含むことができる。

0245

実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、第1テストパターン部T1及び第2テストパターン部T2を含むことができる。

0246

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の一面上に、前記第1サブ第1インナーリードパターン部I1a、前記第2サブ第1インナーリードパターン部I1b、前記第3サブ第1インナーリードパターン部I1c、前記第1サブ第1アウターリードパターン部O1a、及び前記第2サブ第1アウターリードパターン部O1bが配置され得る。

0247

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の前記一面と反対となる他面上には、前記第4サブ第1インナーリードパターン部I1d、前記第3サブ第1アウターリードパターン部O1c、前記第4サブ第1アウターリードパターン部O1d、前記第1テストパターン部T1及び前記第2テストパターン部T2を含むことができる。

0248

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の一面上に配置される前記第1チップC1は、第1接続部70を介して、前記第1サブ第1インナーリードパターン部I1a、前記第2サブ第1インナーリードパターン部I1bまたは前記第3サブ第1インナーリードパターン部I1cと連結され得る。

0249

前記第1接続部70は、位置および/または機能に応じて、第1サブ第2接続部71、第2サブ第1接続部72及び第3サブ第1接続部73を含むすることができる。

0250

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の一面上に配置される前記第1チップC1は、前記第1サブ第1接続部71を介して前記第1サブ第1インナーリードパターン部I1aと電気的に連結され得る。

0251

前記第1サブ第1インナーリードパターン部I1aは、前記基板110の上面に沿って第2ビアホールV2と隣接した第1サブ第1アウターリードパターン部O1aまで電気的な信号を伝達することができる。前記第2ビアホールV2及び前記第1サブ第1アウターリードパターン部O1aは、電気的に連結され得る。即ち、前記第1サブ第1インナーリードパターン部I1a及び前記第1サブ第1アウターリードパターン部O1aは、一方向に延びる導電性パターン部の一端及び他端であり得る。

0252

例えば、前記第1サブ第1アウターリードパターン部O1a上には、前記メインボード40が接着層50を介して連結され得る。これにより、前記第1チップから伝達される信号は、前記第1サブ第1インナーリードパターン部I1a及び前記第1サブ第1アウターリードパターン部O1aを経て、前記メインボード40にまで伝達され得る。

0253

また、前記第1サブ第1インナーリードパターン部I1aは、前記基板110の上面に沿って第2ビアホールV2まで電気的に連結され、前記第2ビアホールV2に充填された導電性物質を介して前記基板110の下面に沿って前記第2ビアホールV2に隣接した第3サブ第1アウターリードパターン部O1cまでの電気的な信号を伝達することができる。前記第2ビアホールV2は、前記第3サブ第1アウターリードパターン部O1cと電気的に連結され得る。したがって、図面には示さなかったが、前記第3サブ第1アウターリードパターン部O1c上に前記メインボード40が接着層50を介して電気的に連結され得ることは言うまでもない。

0254

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の一面上に配置される前記第1チップC1は、前記第2サブ第1接続部72を介して前記第2サブ第1インナーリードパターン部I1bと電気的に連結され得る。

0255

前記基板110の上面に配置される前記第2サブ第1インナーリードパターン部I1bは、前記第2サブ第1インナーリードパターン部I1bの下部に位置する第1ビアホールV1に充填された導電性物質を介して、前記基板110の下面に沿って前記第1ビアホールV1と隣接した第4サブ第1インナーリードパターン部I1d及び前記第1テストパターン部T1に電気的信号を伝達することができる。前記第1ビアホールV1、前記第1テストパターン部T1及び前記第4サブ第1インナーリードパターン部I1dは、基板の下面で電気的に連結され得る。

0256

第4サブ第1インナーリードパターン部I1d及び第4サブ第1アウターリードパターン部O1dには、ディスプレイパネル30が付着することができる。

0257

前記第1テストパターン部T1は、前記第1ビアホールV1を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第1テストパターン部T1を介して、前記第4サブ第1インナーリードパターン部I1dに伝達される信号の精度を確認することができる。詳しく、前記第1テストパターン部T1で電圧または電流を測定することにより、前記第1チップと前記ディスプレイパネルとの間に位置する導電性パターン部の段落やショート発生有無ないし発生位置を確認することができるので、製品の信頼性を向上させることができる。

0258

実施例に係るオールインワンチップオンフィルム用軟性回路基板100の一面上に配置される前記第1チップC1は、前記第3サブ第1接続部73を介して前記第3サブ第1インナーリードパターン部I1cと電気的に連結され得る。

0259

前記第3サブ第1インナーリードパターン部I1cは、前記基板110の上面に沿って第3ビアホールV3と隣接した第2サブ第1アウターリードパターン部O1bまで電気的な信号を伝達することができる。前記第3ビアホールV3及び前記第2サブ第1アウターリードパターン部O1bは、電気的に連結され得る。即ち、前記第3サブ第1インナーリードパターン部I1c及び前記第2サブ第1アウターリードパターン部O1bは、一方向に延びる導電性パターン部の一端及び他端であり得る。

0260

また、前記第3サブ第1インナーリードパターン部I1cは、前記基板110の上面に沿って第3ビアホールV3まで電気的に連結され、前記第3ビアホールV3に充填された導電性物質を介して前記基板110の下面に沿って、前記第3ビアホールV3に隣接した第4サブ第1アウターリードパターン部O1d及び前記第2テストパターン部T2に電気的信号を伝達することができる。

0261

前記第2ビアホールV2、前記第4サブ第1アウターリードパターン部O1d及び前記第2テストパターン部T2は、基板の下面で電気的に連結され得る。

0262

前述したように、前記第4サブ第1インナーリードパターン部I1d及び第4サブ第1アウターリードパターン部O1d上には、前記ディスプレイパネル30が接着層50を介して付着することができる。

0263

前記第2テストパターン部T2は、前記第3ビアホールV3を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第2テストパターン部T2を介して、前記第4サブ第1アウターリードパターン部O1dに伝達される信号の精度を確認することができる。詳しく、前記第2テストパターン部T2で電圧または電流を測定することにより、前記第1チップと前記ディスプレイパネルとの間に位置する導電性パターン部の段落やショートの発生有無ないし発生位置を確認することができるので、製品の信頼性を向上させることができる。

0264

実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第1チップC1が配置される一面と反対となる他面に前記ディスプレイパネル30を配置することができるので、設計の自由度を向上させることができる。また、複数のチップが実装される一面と反対となる他面のディスプレイパネルを配置することによって、効果的な放熱が可能である。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板の信頼性が向上することができる。

0265

図11は、図8aの平面図であり、図12は、図8aの底面図である。

0266

図11及び図12は、第1チップを配置するための第1導電性パターン部を中心とした実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の上面及び下面における平面図である。

0267

図11及び図12を参照すると、実施例のオールインワンチップオンフィルム用軟性回路基板100は、製作または加工の利便性のために長さ方向の両側の外部にスプロケットホールを備えることができる。したがって、オールインワンチップオンフィルム用軟性回路基板100は、ロール・トゥ・ロール(Roll to roll)方式でスプロケットホールによって巻けたり解けたリすることができる。

0268

オールインワンチップオンフィルム用軟性回路基板100は、点線で示した切断部を基準に、内部領域1R及び外部領域ORと定義することができる。

0269

オールインワンチップオンフィルム用軟性回路基板100の内部領域1Rには、第1チップ、第2チップ、ディスプレイパネル及びメインボードをそれぞれ連結するための導電性パターン部が配置され得る。

0270

オールインワンチップオンフィルム用軟性回路基板100のスプロケットホールが形成された部分を切断し、基板上にチップを配置することにより、オールインワンチップオンフィルム用軟性回路基板100を含むチップパッケージ及びこれを含む電子デバイスに加工することができる。

0271

図11を参照すると、前記のオールインワンチップオンフィルム用軟性回路基板100の上面には、前記保護層140の第1オープン領域OA1を介して導電性パターン部CPの一領域である前記第1サブ第1インナーリードパターン部I1a、前記第2サブ第1インナーリードパターン部I1b及び前記第3サブ第1インナーリードパターン部I1cが外部に露出し得る。

0272

また、前記オールインワンチップオンフィルム用軟性回路基板100の上面には、前記保護層140の第3オープン領域OA3を介して導電性パターン部CPの一領域である前記第1サブ第1アウターリードパターン部O1aが外部に露出し得る。

0273

第1サブ第1インナーリードパターン部I1a及び前記第3サブ第1インナーリードパターン部I1cは、第1接続部を介してチップと連結されるための導電性パターンであり得る。

0274

第1サブ第1インナーリードパターン部I1aの端部及び前記第3サブ第1インナーリードパターン部I1cの端部は、一列に配置され得る。例えば、基板の横方向(x軸方向)で複数の前記第1サブ第1インナーリードパターン部I1aは互いに離隔し、前記第1サブ第1インナーリードパターン部I1aの端部は一列に配置され得る。例えば、基板の横方向(x軸方向)に複数の前記第3サブ第1インナーリードパターン部I1cは互いに離隔し、前記第3サブ第1インナーリードパターン部I1cの端部は一列に配置され得る。これにより、前記第1サブ第1インナーリードパターン部I1a及び前記第3サブ第1インナーリードパターン部I1cは、第1接続部及び第1チップとのボンディングが優れ得る。

0275

基板の横方向(x軸方向)に複数の前記第2ビアホールV2は、互いに離隔し、一列に配置され得る。基板の横方向(x軸方向)に複数の前記第3ビアホールV3は、互いに離隔し、一列に配置され得る。

0276

第1サブ第1インナーリードパターン部I1aの端部は、前記第2サブ第1インナーリードパターン部I1bの端部と互いに離隔し得る。

0277

第2サブ第1インナーリードパターン部I1bは、第1チップとボンディングされていない導電性パターンであり得る。前記第2サブ第1インナーリードパターン部I1bの一端と他端の少なくとも一つの端部は、基板の横方向で一列に配置されないことがある。

0278

例えば、基板の横方向(x軸方向)に複数の前記第2サブ第1インナーリードパターン部I1bは、互いに離隔することができる。また、前記第2サブ第1インナーリードパターン部I1bの一端と他端の少なくとも一つの端部は、基板の横方向(x軸方向)に行くほど前記第1サブ第1インナーリードパターン部I1aの端部との離隔距離が減少することがある。前記第2サブ第1インナーリードパターン部I1bの一端と他端の少なくとも一つの端部は、基板の横方向(x軸方向)に行くほど前記第1サブ第1インナーリードパターン部I1aの端部との離隔距離が増加することがある。

0279

基板の横方向(x軸方向)に複数の前記第1ビアホールV1は、互いに離隔し、互いに異なる列に配置され得る。

0280

前記第2サブ第1インナーリードパターン部I1bの一端と他端との間の長さは、基板の横方向(x軸方向)に行くほど徐々に減少する前記第2サブ第1インナーリードパターン部I1b)の第1セット部を含むことができる。詳しく、前記第2サブ第1インナーリードパターン部I1bの一端と他端との間の長さは、第1長さから基板の横方向(x軸方向)に行くほど徐々に減少して第2長さとなる前記第2サブ第1インナーリードパターン部I1bの第1セット部を含むことができる。前記基板上に複数の第1セット部が配置され得る。したがって、第1長さを有する第2サブ第1インナーリードパターン部I1bから基板の横方向(x軸方向)に行くほど前記第2サブ第1インナーリードパターン部I1bの長さが徐々に減少して、第2長さを有する前記第2サブ第1インナーリードパターン部I1bが配置され得る。前記第1長さを有する一つの第2サブ第1インナーリードパターン部I1b及び前記第2長さを有する一つの前記第2サブ第1インナーリードパターン部I1bの間には、前記第1長さと前記第2長さとの間の長さを有する複数の第2サブ第1インナーリードパターン部I1bが配置され得る。このとき、複数の第2サブ第1インナーリードパターン部I1bは、前記第1長さを有する第2サブ第1インナーリードパターン部I1bの方向から前記第2長さを有する第2サブ第1インナーリードパターン部I1bの方向に行くほど徐々に長さが減少し得る。再び、前記第2サブ第1インナーリードパターン部I1bの一端と他端との間の長さは、第1長さから基板の横方向(x軸方向)に行くほど前記第2サブ第1インナーリードパターン部I1bの長さが徐々に減少して、第2長さとなる前記第2サブ第1インナーリードパターン部I1bが互いに離間して配置されるパターンを繰り返すことができる。このとき、第1長さは、第2長さよりも大きいことがある。前記基板110上には、複数の第1セットが配置され得る。したがって、前記基板110上には、第1長さから第2長さまで徐々に長さが減少する前記第2サブ第1インナーリードパターン部I1bを含むことができる。前記第2長さを有する前記第2サブ第1インナーリードパターン部I1bと隣接した第2サブ第1インナーリードパターン部I1bは、再び第1長さを有し得る。これにより、基板の横方向(x軸方向)に行くほど第1長さから第2長さまで徐々に長さが減少する前記第2サブ第1インナーリードパターン部I1bの第1セット部及び第1長さから第2長さまで徐々に長さが減少する前記第2サブ第1インナーリードパターン部I1bの第1セット部繰り返し配置され得る。

0281

前記第2サブ第1インナーリードパターン部I1bの一端と他端の少なくとも一つの端部は、基板の横方向(x軸方向)に行くほど前記第1サブ第1インナーリードパターン部I1aの端部との離隔距離が減少し得る。

0282

複数の前記第1サブ第1インナーリードパターン部I1aは、第1間隔で離間することができる。

0283

互いに離隔する二つの隣接した前記第1サブ第1インナーリードパターン部I1aの間の領域には、前記第2サブ第1インナーリードパターン部I1bの一端が位置することができる。前記基板の横方向で、前記第1サブ第1インナーリードパターン部I1aの端部と前記第2サブ第1インナーリードパターン部I1bの一端は、交互に配置され得る。

0284

図12を参照すると、前記オールインワンチップオンフィルム用軟性回路基板100の下面においては、前記保護層140の第3オープン領域OA3を介して導電性パターン部CPの一領域である前記第4サブ第1インナーリードパターン部I1dと第4サブ第1アウターリードパターン部O1dが外部に露出し得る。

0285

図8b、図13ないし図17を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100上に第1チップC1及び第2チップC2を含むチップパッケージを詳細に説明する。

0286

図13a及び図13bは、第1チップと第2チップが実装された実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100を含むチップパッケージの概略的な平面図である。

0287

図13a及び図13bを参照すると、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100は、同じ一面上に第1チップC1及び第2チップC2が配置されることを含むことができる。

0288

実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100は、横方向(x軸方向)の長さが縦方向(y軸方向)の長さよりも大きいことがある。即ち、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100は、横方向の二つの長辺と縦方向の二つの短辺とを含むことができる。

0289

前記第1チップC1及び前記第2チップC2は、それぞれ横方向(x軸方向)の長さが縦方向(y軸方向)の長さよりも大きいことがある。即ち、前記第1チップC1及び前記第2チップC2は、横方向の二つの長辺と縦方向の二つの短辺とを含むことができる。

0290

実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100の長辺は、前記第1チップC1長辺及び前記第2チップC2の長辺とそれぞれ平行に配置され得るので、複数のチップを一つの両面オールインワンチップオンフィルム用軟性回路基板100上に効率的に配置することができる。

0291

前記第1チップC1の横方向の長さ(長辺)は、前記第2チップC2の横方向の長さ(長辺)よりも大きいことがある。前記第1チップC1の縦方向の長さ(短辺)は、前記第2チップC2の縦方向の長さ(短辺)よりも小さいことがある。図13aを参照すると、前記第1チップC1の下部に前記第2チップC2が配置され得る。前記第1チップC1長辺と前記第2チップC2の長辺の少なくとも一部または全部は、上、下に重畳されることがある。

0292

図13bを参照すると、前記第1チップC1側部に前記第2チップC2が配置され得る。前記第1チップC1長辺と前記第2チップC2の長辺は、上、下に重畳されないことがある。

0293

前記第1チップC1は、駆動ICチップであり、前記第2チップC2は、ダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのいずれか一つの第2チップC2a及びダイオードチップ、電源ICチップ、タッチセンサICチップ、MLCCチップ、BGAチップ、チップコンデンサのうち前記いずれか一つの他の一つの第2チップC2bを含むことができる。

0294

図14aは、第1チップを配置するための第1導電性パターン部、第2チップを配置するための第2導電性パターン部を示す実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の断面図である。

0295

実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100は、基板110;前記基板上に配置される導電性パターン部CP;前記導電性パターン部上に部分的に配置される保護層140を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部CP1及び第2導電性パターン部CP2を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層120、第1メッキ層131及び第2メッキ層132を含み、前記第1導電性パターン部は、前記第1導電性パターン部の一端に位置する前記第1インナーリードパターン部I1、前記第1導電性パターン部の他端に位置する第1アウターリードパターン部O1、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部E1を含み、前記第2導電性パターン部は、前記第2導電性パターン部の一端に位置する第2インナーリードパターンI2部、前記第2導電性パターン部の他端に位置する第2アウターリードパターン部O2、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部E2を含むことができる。

0296

前記基板の一面と他面上には、互いに離隔して配置される複数の導電性パターン部CPがそれぞれ配置され得る。前記基板の一面上には、互いに離隔して配置される第1導電性パターン部CP1及び第2導電性パターン部CP2を含むことができる。また、前記基板の他面上には、互いに離隔して配置される第1導電性パターン部CP1及び第2導電性パターン部CP2を含むことができる。前記第1導電性パターン部CP1及び前記第2導電性パターン部CP2は、互いに異なる第1チップと第2チップの信号をそれぞれ伝達するために互いに離隔し得る。

0297

前記基板の一面上に配置される上部第1導電性パターン部CP1は、前記基板の他面上に配置される下部第1導電性パターン部CP1とビア(via)を介して電気的に連結され得る。例えば、前記基板の一面上に配置される上部第1導電性パターン部CP1は、前記基板の他面上に配置される下部第1導電性パターン部CP1と第1ビアホールV1に満たされた導電性物質を介して電気的に連結され得る。

0298

また、前記基板の一面上に配置される上部第2導電性パターン部CP2は、前記基板の他面上に配置される下部第2導電性パターン部CP2とビア(via)を介して電気的に連結され得る。例えば、前記基板の一面上に配置される上部第2導電性パターン部CP2は、前記基板の他面上に配置される下部第2導電性パターン部CP2と第4ビアホールV4に満たされた導電性物質を介して電気的に連結され得る。

0299

これにより、実施例は、複数の導電性パターン部を一つの基板上に含むことができる。

0300

図14bは、第1チップ及び第2チップが実装された実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。

0301

前記第1チップC1及び前記第2チップC2は、同じ一面上に互いに異なるサイズに配置され得る。例えば、前記第2チップC2は、前記第1チップC1より大きいことがある。

0302

前記第1チップC1及び前記第2チップC2の下部には、ビアホールが配置され得る。即ち、前記第1オープン領域OA1及び前記第2オープン領域OA2と対応する領域の基板110は、ビアホールを含むことができる。

0303

第1チップC1の電気的な信号は、第1ビアホールV1に配置される導電性物質を介して基板の上面から下面に伝達され得る。

0304

第2チップC2の電気的な信号は、第4ビアホールV4に配置される導電性物質を介して基板の上面から下面に伝達され得る。

0305

前記第2接続部80は、前記第1接続部70よりも大きいことがある。基板の平面で測定された、前記第2オープン領域を介して露出する第1サブ第2インナーリードパターン部I2aまたは前記第2サブ第2インナーリードパターン部I2bの幅は、前記第1オープン領域を介して露出する前記第1サブ第1インナーリードパターン部I1aの幅よりも大きいので、前記第2接続部80は、前記第1接続部70よりも大きいことがある。また、基板の端面から測定された前記第2接続部80の高さ(厚さ)は、前記第1接続部70の高さ(厚さ)よりも大きいことがある。図14a及び図14bを参照して、実施例のオールインワンチップオンフィルム用軟性回路基板100上に第1チップC1及び第2チップC2a、C2bを配置するステップを説明する。

0306

前記第1接続部70上には、第1チップC1が配置され得る。

0307

前記第2接続部80上には、第1チップC2が配置され得る。

0308

前記第1チップC1及び前記第2チップC2は、信号の干渉、または断線などの不良、熱による不良等の問題を防止するために一定の距離で離隔して配置され得る。

0309

図15a図15b図15c図16a図16b図16c図17a図17b及び図17cは、図13による両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージを製造するための工程を示す図である。

0310

図15a図15b及び図15cは、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100の平面図である。

0311

図14a図15a図15b及び図15cを参照すると、前記第1リードパターン部L1は、前記第2リードパターン部L2と形状が互いに異なるものを含むことができる。これにより、実施例は、比較例のチップパッケージよりも第2チップの密着特性を向上させることができる。

0312

実施例のオールインワンチップオンフィルム用軟性回路基板は、前記第1リードパターン部と形状が異なる前記第2リードパターン部を含むことができるので、引張強度を向上させることができる。

0313

実施例のオールインワンチップオンフィルム用軟性回路基板上に第1チップ及び第2チップが実装されたチップパッケージを基板の短辺(y軸方向)に引張して引張強度を測定し、比較例の第2チップが実装された第2プリント回路基板20を短辺(y軸方向)に引張して引張強度を測定した。

0314

実施例においては、比較例よりも平均引張強度が向上することを確認した。

0315

第2チップに含まれたチップの種類に応じて、実施例の引張強度は、比較例の引張強度よりも0.1kgfないし1kgf増加することを確認した。実施例の引張強度は、比較例の引張強度よりも0.1kgfないし0.5kgf増加することを確認した。実施例の引張強度は、比較例の引張強度よりも0.14kgfないし0.45kgf増加することを確認した。

0316

また、互いに異なる形状の前記第1リードパターン部及び前記第2リードパターン部は、一つの基板上に互いに異なる種類の第1チップ及び第2チップが実装されて、一定の接合強度を確保するための最適のパターン設計であり得る。

0317

例えば、前記第1インナーリードパターン部I1平面での形状は、四角形状のストライプパターンであり得る。詳しく、第1インナーリードパターン部I1平面での形状は、均一な幅を有し、一方向に延びる四角形状のストライプパターンであり得る。一例として、前記第1インナーリードパターン部I1一端及び他端の幅は、互いに同じであり得る。

0318

前記第2インナーリードパターン部I2の平面での形状は、少なくとも一つまたはいずれか一つの端部が突出するパターンであり得る。例えば、前記第2インナーリードパターン部I2の平面での形状は、多角形、円形、楕円形ハンマー形状、T字形状ランダム形状などの多様な形状の突出パターンであり得る。詳しく、第2インナーリードパターン部I2の平面での形状は、変動する幅を有し、前記一方向と異なる方向に延びる多角形、円形、楕円形、ハンマー形状、T字形状、ランダム形状などの突出パターンであり得る。一例として、前記第2インナーリードパターン部I2の一端と他端の幅は異なることがある。前記第2インナーリードパターン部I2の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が大きいことがある。但し、実施例はこれに限定されず、前記第2インナーリードパターン部I2の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が小さいことは言うまでもない。

0319

前記第1リードパターン部L1に含まれた第1インナーリードパターン部I1:l1a、l1b、l1c、l1d及び第1アウターリードパターン部O1:O1a、O1b、O1c、O1dの少なくとも一つは、前記第2リードパターン部L1に含まれた第2インナーリードパターン部I2:I2a、I2b及び第2アウターリードパターン部O2:O2a、O2bの少なくとも一つと異なる形状を含むことができる。

0320

例えば、平面図において、前記第1サブ第1アウターリードパターン部O1a、第1サブ第1インナーリードパターン部I1a、第3サブ第1インナーリードパターン部I1c、及び第2サブ第1アウターリードパターン部O1bのいずれか一つのパターン部の形状は、第1サブ第2インナーリードパターン部I2a及び第2サブ第2インナーリードパターン部I2bのいずれか一つのパターン部の形状と互いに異なることがある。

0321

一例として、第2チップがMLCCチップの場合に第2リードパターン部は、図15bの第1サブ第2インナーリードパターン部I2aのような突出したT字形状であり得る。図15bの第1サブ第2インナーリードパターン部I2aの幅は、第1サブ第2アウターリードパターン部O2aの幅よりも大きいことがある。

0322

一例として、第2チップがBGAチップの場合に第2リードパターン部は、図15aの第2サブ第2インナーリードパターン部I2bのような突出した円形状であり得る。図15aの第2サブ第2インナーリードパターン部I2bの幅は、第2サブ第2アウターリードパターン部O2bの幅よりも大きいことがある。図15aの第2サブ第2インナーリードパターン部I2bの幅は、円形パターン部の中心領域で測定した最大直径であり得る。

0323

または、第2チップがBGAチップの場合に第2リードパターン部は、図15bの第2サブ第2インナーリードパターン部I2bのような突出した半円形状または突出した終端がラウンドした形状であり得る。

0324

一例として、第2チップがBGAチップの場合に第2リードパターン部は、図15cの第2サブ第2インナーリードパターン部I2bのような終端がラウンドした形状であり得る。図15cの第2サブ第2インナーリードパターン部I2bの幅は、第2サブ第2アウターリードパターン部O2bよりも小さいことがある。図15cの第2サブ第2インナーリードパターン部I2bの幅は、終端に向かうほど第2サブ第2アウターリードパターン部O2bの幅よりも小さいことがある。

0325

前記第1インナーリードパターン部と前記第1接続部の形状は同じであり得る。例えば、前記第1インナーリードパターン部及び前記第1接続部の平面形状(top view)は、四角形状であり得る。ここで、前記第1インナーリードパターン部と前記第1接続部の形状が同じであるということは、平面形状が同じ多角形であることを意味することであり、サイズが異なるものを含むことができる。

0326

前記第2インナーリードパターン部と前記第2接続部の形状は、互いに同じであるか、互いに異なることがある。

0327

図15a及び図16aを参照すると、前記第1サブ第2インナーリードパターン部I2aの平面形状は、多角形状であり、前記第2接続部の平面形状は、円形状であり得る。前記第2サブ第2インナーリードパターン部I2bの平面形状は、円形状であり、前記第2接続部は、円形状であり得る。

0328

図15b及び図16bを参照すると、第1サブ第2インナーリードパターン部I2aの平面形状は、多角形状であり、前記第2接続部は、丸い角を有する四角形状であり得る。前記第2サブ第2インナーリードパターン部I2bの平面形状は、突出した半円形状であり、前記第2接続部は、円形状であり得る。

0329

図15c及び図16cを参照すると、第1サブ第2インナーリードパターン部I2aの平面形状は、多角形状であり、前記第2接続部は、丸い角を有する四角形状であり得る。前記第2サブ第2インナーリードパターン部I2bの平面形状は、終端がラウンドした半円形状であり、前記第2接続部は、円形状であり得る。

0330

前記第1接続部70の平面形状は、横の長さと縦の長さ(縦横比)が互いに対応するか、異なることがある。例えば、前記第1接続部70の平面形状は、横の長さと縦の長さ(縦横比)が互いに対応する正方形状であるか、横の長さと縦の長さ(縦横比)が互いに異なる長方形状であり得る。

0331

前記第2接続部80の平面形状は、横の長さと縦の長さ(縦横比)が互いに対応するか、異なることがある。例えば、前記第2接続部80の平面形状は、横の長さと縦の長さ(縦横比)が互いに対応する円形状であるか、横の長さと縦の長さ(縦横比)が互いに異なる楕円形状であり得る。

0332

実施例に係る両面オールインワンチップオンフィルム用軟性回路基板100の一面に位置し、前記保護層140は、複数のホールを含むことができる。即ち、前記保護層140は、複数のオープン領域を含むことができる。

0333

前記保護層の第1オープン領域OA1は、第1接続部70と接続されるために露出する領域であり得る。前記保護層の第1オープン領域OA1で露出する導電性パターン部CPは、第1接続部に向けた表面が純メッキを含むことができる。即ち、前記保護層の第1オープン領域OA1において、前記導電性パターン部CPに含まれる前記第2メッキ層のスズの含有量は、50原子%以上であり得る。

0334

前記保護層の第2オープン領域OA2は、第2接続部80と連結するために露出する領域であり得る。前記保護層の第2オープン領域OA2で露出する導電性パターン部CPは、第2接続部に向けた表面が銅とスズの合金層を含むことができる。即ち、前記保護層の第2オープン領域OA2において、前記導電性パターン部CPに含まれる前記第2メッキ層のスズの含有量は、50原子%未満であり得る。

0335

前記第1リードパターン部の線幅は、前記第1延長パターン部の線幅と対応することができる。前記第1オープン領域OA1は、第1チップを連結するための領域であり得る。前記第3オープン領域OA3に位置する第1サブ第1アウターリードパターン部O1aから延びて前記第1オープン領域OA1の内部に向かう前記第1サブ第1インナーリードパターン部I1aは、互いに対応するか、互いに異なる幅を有し得る。例えば、前記第1サブ第1アウターリードパターン部O1aの幅W1は、前記第1サブ第1インナーリードパターン部I1aの幅W2と互いに対応することができる。例えば、前記第1サブ第1アウターリードパターン部O1aの幅W1は、前記第1サブ第1インナーリードパターン部I1aの幅W2よりも大きいことがある。詳しく、第1サブ第1アウターリードパターン部O1aの幅W1は、前記第1サブ第1インナーリードパターン部I1aの幅W2の差は、20%以内であり得る。

0336

前記第1オープン領域OA1内部に向かって延びる前記第1サブ第1インナーリードパターン部I1a及び前記第3サブ第1インナーリードパターン部I1cは、互いに対応する幅を有し得る。

0337

前記第1オープン領域OA1から基板の外郭に向かって延びる前記第1サブ第1アウターリードパターン部O1a及び前記第2サブ第1アウターリードパターン部O1bは、互いに対応する幅を有し得る。

0338

実施例のオールインワンチップオンフィルム用軟性回路基板100は、互いに異なる種類の第2チップC2a、C2bをそれぞれ連結するための複数の前記第2オープン領域OA2を含むことができる。

0339

前記第2リードパターン部の線幅は、前記第2延長パターン部の線幅よりも大きいものを含むことができる。例えば、前記第2インナーリードパターン部の線幅は、前記第2延長パターン部の線幅よりも大きいことがある。

0340

一つの前記第2オープン領域OA2は、一つの第2チップC2aを連結するための領域であり得る。前記第2オープン領域OA2内に位置する第1サブ第2インナーリードパターン部I2aから基板の外郭に向かって延びる第1サブ第2アウターリードパターン部O2aは、異なる幅を有し得る。例えば、前記第1サブ第2インナーリードパターン部I2aの幅W3は、前記第1サブ第2アウターリードパターン部O2aの幅W4よりも大きいことがある。詳しく、前記第1サブ第2インナーリードパターン部I2aの幅W3は、前記第1サブ第2アウターリードパターン部O2aの幅W4よりも1.5倍以上大きいことがある。

0341

他の一つの第2オープン領域OA2は、他の一つの第2チップC2bを連結するための領域であり得る。前記第2オープン領域OA2内に位置する第2サブ第2インナーリードパターン部I2bから基板の外郭に向かって延びる第2サブ第2アウターリードパターン部O2bは、互いに異なる幅を有し得る。例えば、前記第2サブ第2インナーリードパターン部I2bの幅W5は、前記第2サブ第2アウターリードパターン部O2bの幅W6よりも大きいことがある。詳しく、第2サブ第2インナーリードパターン部I2bの幅W5は、前記第2サブ第2アウターリードパターン部O2bの幅W6より1.5倍以上大きいことがある。

0342

前記第1リードパターン部の線幅は、前記第2リードパターン部の線幅よりも小さいものを含むことができる。例えば、前記第1インナーリードパターン部の線幅は、前記第2インナーリードパターン部の線幅よりも小さいものを含むことができる。

0343

前記第2オープン領域を介して露出する第1サブ第2インナーリードパターン部I2aの幅W3及び前記第2サブ第2インナーリードパターン部I2bの幅W5のいずれか一つの幅は、前記第1オープン領域を介して露出する前記第1サブ第1インナーリードパターン部I1aの幅W2よりも大きいことがある。

0344

例えば、前記第1アウターリードパターン部の線幅は、前記第2アウターリードパターン部の線幅よりも小さいものを含むことができる。

0345

前記第1延長パターン部の線幅は、前記第2延長パターン部の線幅よりも小さいものを含むことができる。

0346

隣接する前記第1導電性パターン部CP1の間の間隔である1間隔(pitch)は、隣接する前記第2導電性パターン部CP2の間の間隔である第2間隔(pitch)よりも小さいことがある。このとき、前記第1間隔及び第2間隔は、隣接する二つの導電性パターン部の間の平均離隔間隔を意味することができる。

0347

前記第1間隔は100μm未満であり得る。例えば、前記第1間隔は30μm未満であり得る。例えば、前記第1間隔は、1μmないし25μmであり得る。

0348

前記第2間隔は、100μm以上であり得る。例えば、前記第2間隔は100μmないし500μmであり得る。例えば、前記第2間隔は100μmないし300μmであり得る。

0349

これにより、前記第1導電性パターン部CP1及び前記第2導電性パターン部CP2の間の信号の干渉を防止することができる。また、前記第1導電性パターン部CP1及び前記第2導電性パターン部CP2がそれぞれ第1チップ及び第2チップに伝達する信号の精度を向上させることができる。

0350

前記第1オープン領域OA1において、前記第1インナーリードパターン部I1平面積は、第1接続部70と互いに対応するか、互いに異なることがある。

0351

前記第1インナーリードパターン部I1幅と前記第1接続部70の幅は、互いに同じであるか、または20%以内の差を有し得る。例えば、前記第1インナーリードパターン部I1幅と前記第1接続部70の幅は、互いに同じであるか、または10%以内の差を有し得る。例えば、前記第1インナーリードパターン部I1幅と前記第1接続部70の幅は、互いに同じであるか、または5%以内の差を有し得る。

0352

これにより、前記第1インナーリードパターン部I1及び前記第1接続部70は、安定した実装が可能である。また、前記第1インナーリードパターン部I1及び前記第1接続部70の間の密着特性が向上することができる。

0353

前記第2オープン領域OA2において、前記第2インナーリードパターン部I2の平面積は、第2接続部80と互いに対応するか、互いに異なることがある。

0354

前記第2接続部80の幅は、前記第2インナーリードパターン部I2の幅よりも大きく、前記第2接続部の幅は、前記第2インナーリードパターン部の幅の1.5倍以上であり得る。例えば、前記第2接続部の幅は、前記第2インナーリードパターン部の幅の3倍以上であり得る。例えば、前記第2接続部の幅は、前記第2インナーリードパターン部の幅の5倍以上であり得る。一例として、MLCCチップまたはダイオードチップを連結するための前記第2インナーリードパターン部の幅は、第2接続部の幅よりも小さいことがある。

0355

これにより、前記第2インナーリードパターン部I2及び前記第2接続部80は、安定した実装が可能である。また、前記第2インナーリードパターン部I2及び前記第2接続部80の間の密着特性が向上することができる。

0356

図16a、16b及び図16cを参照して、実施例のオールインワンチップオンフィルム用軟性回路基板100上に第1接続部70及び第2接続部80を配置するステップを説明する。

0357

前記第1オープン領域OA1を介して露出する前記第1サブ第1インナーリードパターン部I1a及び前記第3サブ第1インナーリードパターン部I1c上に、それぞれ第1接続部70が配置され得る。例えば、前記第1接続部70は、前記第1サブ第1インナーリードパターン部I1a及び前記第3サブ第1インナーリードパターン部I1cの上面を全体的にまたは部分的に覆うことができる。

0358

互いに離間して配置される複数の前記第1サブ第1インナーリードパターン部I1a及び互いに離間して配置される複数の前記第3サブ第1インナーリードパターン部I1cの総個数は、前記第1接続部70の数と対応することができる。

0359

例えば、図17a図17b及び図17cを参照すると、互いに離間して配置される複数の第1サブ第1インナーリードパターン部I1aの数は9個であり、互いに離間して配置される複数の前記第3サブ第1インナーリードパターン部I1cの数は9個であり、前記第1接続部70の数は、前記第1サブ第1インナーリードパターン部I1aの数9及び互いに離間して配置される複数の前記第3サブ第1インナーリードパターン部I1cの数は、9の総合計である18個であり得る。

0360

第2オープン領域OA2を介して露出する前記第1サブ第2インナーリードパターン部I2a及び前記第2サブ第2インナーリードパターン部I2b上には、それぞれ第2接続部80が配置され得る。例えば、前記第2接続部80は、前記第1サブ第2インナーリードパターン部I2a及び前記第2サブ第2インナーリードパターン部I2bの上面を全体的にまたは部分的に覆うことができる。

0361

互いに離隔して配置される複数の前記第1サブ第2インナーリードパターン部I2aの数は、前記第1サブ第2インナーリードパターン部I2a上に配置される前記第2接続部80の数と対応することができる。

0362

例えば、図16を参照すると、互いに離間して配置される複数の前記第1サブ第2インナーリードパターン部I2aの数は2個であり、前記第1サブ第2インナーリードパターン部I2a上に配置される前記第2接続部80の数は、2個であり得る。

0363

互いに離隔して配置される複数の前記第2サブ第2インナーリードパターン部I2bの数は、前記第2サブ第2インナーリードパターン部I2b上に配置される前記第2接続部80の数と対応することができる。

0364

例えば、図16a図16b図17a及び図17bを参照すると、互いに離間して配置される複数の前記第2サブ第2インナーリードパターン部I2bの数は3個であり、前記第2サブ第2インナーリードパターン部I2b上に配置される前記第2接続部80の数は、3個であり得る。

0365

例えば、図16c及び図17cを参照すると、互いに離間して配置される複数の前記第2サブ第2インナーリードパターン部I2bの数は2個であり、前記第2サブ第2インナーリードパターン部I2b上に配置される前記第2接続部80の数は、2個であり得る。

0366

実施例に係る電子デバイスは、基板;前記基板上に配置される導電性パターン部;及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第1導電性パターン部及び第2導電性パターン部を含み、前記第1導電性パターン部及び前記第2導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第1メッキ層及び第2メッキ層を含み、前記第1導電性パターン部は、前記第1導電性パターン部の一端に位置する第1インナーリードパターン部、前記第1導電性パターン部の他端に位置する第1アウターリードパターン部、及び前記第1導電性パターン部の前記一端と前記他端を連結する第1延長パターン部を含み、前記第2導電性パターン部は、前記第2導電性パターン部の一端に位置する第2インナーリードパターン部、前記第2導電性パターン部の他端に位置する第2アウターリードパターン部、及び前記第2導電性パターン部の前記一端と前記他端を連結する第2延長パターン部を含み、前記第1インナーリードパターン部上には、第1接続部と第1チップが配置され、前記第2インナーリードパターン部上には、第2接続部及び第2チップが配置されることを含むオールインワン軟性回路基板;前記オールインワン軟性回路基板の一端と連結されるディスプレイパネル;及び前記オールインワン軟性回路基板の前記一端と反対となる他端と連結されるメインボード;を含むことができる。

0367

実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、両面に微細なピッチの導電性パターン部を実現することができ、高解像度のディスプレイ部を有する電子デバイスに適し得る。

0368

また、実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、フレキシブルであり、サイズが小さく、厚さが薄いので、多様な電子デバイスに使用することができる。

0369

例えば、図18を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、ベゼルを縮小することができるので、エッジディスプレイに使用することができる。

0370

例えば、図19を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、曲がるフレキシブル(flexible)電子デバイスに含まれ得る。したがって、これを含むタッチデバイスの装置は、フレキシブルタッチデバイス装置であり得る。したがって、ユーザーが手で曲げたり折れたりすることができる。このようなフレキシブルタッチウィンドウは、ウェアラブルタッチなどに適用することができる。

0371

例えば、図20を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板100は、フォルダブルディスプレイ装置が適用される多様な電子デバイスに適用することができる。図20aないし図20cを参照すると、フォルダブルディスプレイ装置は、フォルダブルカバウィンドウが折ることができる。フォルダブルディスプレイ装置は、多様なポータブル電子機器に含まれ得る。詳しく、フォルダブルディスプレイ装置は、移動式端末機(携帯電話)、ノートパソコン携帯用コンピュータ)などに含まれ得る。これにより、携帯用電子製品のディスプレイ領域は、大きくしながらも、保管や移動時には、装置のサイズを減らすことができ、携帯性を向上させることができる。したがって、携帯用電子機器のユーザーの利便性を向上させることができる。しかし、実施例がこれに限定されるものではなく、フォルダブルディスプレイ装置は、多様な電子製品に使用できることは言うまでもない。

0372

図20aを参照すると、フォルダブルディスプレイ装置は、画面領域で一つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態で、C型の形状を有し得る。即ち、フォルダブルディスプレイ装置は、一端及び前記一端と反対となる他端が互いに重なれ得る。このとき、前記一端と前記他端は、互いに近くに配置され得る。例えば、前記一端と前記他端は、互いに向かい合って配置され得る。

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