技術 時間デジタル変換器、及びＡ／Ｄ変換回路

0001

本発明は、時間デジタル変換器、及びＡ／Ｄ変換回路に関する。

0002

特許文献１には、周期が測定される時間間隔を表す入力パルス信号が供給され、供給される入力パルス信号の終了においてリング発振器の状態がラッチされ、測定される時間間隔の長さに対する「粗」値が高周波数カウンターで記録されたカウント値から得られ、リング発振器の周期フラクションの「細密」値がラッチされた値から得られる時間間隔測定回路（時間デジタル変換器）が開示されている。この時間間隔測定回路では、この「粗」値と「細密」値とを合成することで、リング発振器の遷移状態を取得している。

0003

特開平８−２９７１７７号公報

0004

特許文献１に記載の時間間隔測定回路において、状態遷移部の状態が一巡する周期が短い場合、当該状態遷移部の状態の周期が何巡したかを計数するためのカウンターを備える必要がある。しかしながら、高速で動作する時間間隔測定回路において、当該状態遷移部の状態の周期が何巡したかを計数するためのカウンターを備える場合、高速動作が可能な複雑な構成のカウンターが必要であった。そのため、時間デジタル変換器の構成が複雑になるおそれがある。

0005

本発明に係る時間デジタル変換器の一態様は、
基準信号とトリガー信号とが入力され、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、
内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、
前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、
前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
を備え、
前記内部状態が第１内部状態から第２内部状態に遷移してから、再度、前記第１内部状態に遷移するまでの時間は、前記遷移状態取得部に保持される前記状態情報が更新される周期よりも長い。

0006

前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態情報に基づいて状態遷移回数を演算し、
時間経過に基づいて前記状態遷移回数に重み付けし、
重み付けされた前記状態遷移回数を積算することで前記時間デジタル値を算出し出力してもよい。

0007

前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態遷移部における前記遷移回数が、第１上限値に基づく回数を超えた場合、
前記内部状態の前記遷移回数を前記第１上限値として、前記時間デジタル値を算出してもよい。

0008

前記時間デジタル変換器の一態様において、
前記状態遷移部は、
前記遷移回数が、第２上限値に基づく回数を超えた場合に、前記状態遷移を停止してもよい。

0009

前記時間デジタル変換器の一態様において、
前記状態遷移の前後における前記状態情報のハミング距離は、１であってもよい。

0010

前記時間デジタル変換器の一態様において、
複数の前記トリガー信号が入力され、
複数の前記トリガー信号の内の第１トリガー信号の時間イベントに対応する第１時間デジタル値と、複数の前記トリガー信号の内の第２トリガー信号の時間イベントに対応する第２時間デジタル値との差分から前記時間デジタル値を生成してもよい。

0011

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

0012

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

0013

時間デジタル変換器の構成例を示すブロック図。
状態遷移部、及び遷移状態取得部の構成例を示す図。
伝播情報Ｄ［７，０］の一例を示す図。
カウント情報ｑ［２，０］の一例を示す図。
遷移状態取得部の動作を説明するための図。
状態遷移部の状態遷移において、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部が取得した状態情報が更新される周期の時間との関係を説明するための図。
演算部の構成例を示す図。
計数部の構成例を示す図。
計数値保持部、及び積算部の構成例を示す図。
トリガー信号の時間イベントに対応する時間デジタル値のシミュレーション結果を示す図。
基準クロック信号の基準点に対するトリガー信号の入力位相差を変更した場合の時間デジタル値を示す図。
内部状態の遷移回数に上限を設けた場合におけるシミュレーション結果を示す図。
基準クロック信号の基準点に対するトリガー信号の入力位相差を変更した場合の時間デジタル値を示す図。
時間デジタル変換器の第２実施形態の構成を示す図。
時間デジタル変換器の第２実施形態における演算部の構成を示す図。
時間デジタル変換器の第３実施形態の構成を示す図。
時間デジタル変換器の第３実施形態における演算部の構成を示す図。
Ａ／Ｄ変換回路の第１実施形態の構成を示す図。
Ａ／Ｄ変換回路の第１実施形態における各種信号の波形の一例を示す図。
Ａ／Ｄ変換回路の第１実施形態の変形例を示す図。
Ａ／Ｄ変換回路の第２実施形態の構成を示す図。
Ａ／Ｄ変換回路の第２実施形態における各種信号の波形の一例を示す図。
Ａ／Ｄ変換回路の第２実施形態の変形例を示す図。

0014

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。なお、以下の説明において、各信号の論理レベルがハイレベルであることを単に「Ｈレベル」と称し、各信号の論理レベルがローレベルであることを単に「Ｌレベル」と称する。

0015

１．時間デジタル変換器の構成
１．１ 第１実施形態
［時間デジタル変換器の構成］
図１は、第１実施形態の時間デジタル変換器１の構成例を示すブロック図である。図１に示すように、時間デジタル変換器１は、状態遷移部１０、遷移状態取得部２０、及び演算部３０を備える。また、時間デジタル変換器１には、基準クロック信号ＣＬＫとトリガー信号ＴＲＧとが入力される。そして、時間デジタル変換器１は、基準クロック信号ＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを生成し出力する。ここで、基準クロック信号ＣＬＫが基準信号の一例である。

0016

状態遷移部１０には、トリガー信号ＴＲＧが入力される。そして、状態遷移部１０に入力されるトリガー信号ＴＲＧの論理レベルに基づいて、状態遷移部１０の内部状態が遷移する。換言すれば、状態遷移部１０は、トリガー信号ＴＲＧに基づいて、内部状態が遷移する状態遷移を開始する。そして、状態遷移部１０は、内部状態を示す状態情報として伝播情報Ｄを出力する。ここで、本実施形態における時間デジタル変換器１では、状態遷移部１０が出力する伝播情報Ｄは、信号Ｄ０〜Ｄ７の８ビットの情報を含むとして説明する。そのため、以下の説明では、伝播情報Ｄを伝播情報Ｄ［７，０］と称する場合がある。なお、伝播情報Ｄは、８ビットに限られるものではなく、例えば、４ビット、１６ビット、及び３２ビット等であってもよい。

0017

遷移状態取得部２０は、基準クロック信号ＣＬＫに同期して、状態遷移部１０から状態情報として伝播情報Ｄを取得し、伝播情報Ｓとして保持する。そして、伝播情報Ｓは、基準クロック信号ＣＬＫに同期して遷移状態取得部２０から出力される。ここで、伝播情報Ｄと伝播情報Ｓとは、同じ情報を含む。したがって、遷移状態取得部２０が状態情報として信号Ｄ０〜Ｄ７を含む８ビットの伝播情報Ｄ［７，０］を取得した場合、遷移状態取得部２０は、信号Ｓ０〜Ｓ７を含む８ビットの伝播情報Ｓを保持する。ここで、以下の説明では、伝播情報Ｄ［７，０］に対応する伝播情報Ｓを伝播情報Ｓ［７，０］と称する場合がある。

0018

ここで、遷移状態取得部２０が取得する伝播情報Ｄが本実施形態における状態情報の一例である。また、伝播情報Ｄを基準クロック信号ＣＬＫに同期したタイミングで取得することで得られる伝播情報Ｓも広義の上での状態情報の一例である。

0019

演算部３０には、遷移状態取得部２０から出力された伝播情報Ｓが入力される。そして、演算部３０は、遷移状態取得部２０が取得した伝播情報Ｓに基づいて、状態遷移部１０における内部状態の遷移回数に応じた時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを算出し出力する。

0020

［状態遷移部及び遷移状態取得部の構成］
まず、図２を用いて、状態遷移部１０、及び遷移状態取得部２０の構成について説明する。図２は、状態遷移部１０、及び遷移状態取得部２０の構成例を示す図である。図２に示すように、状態遷移部１０は、タイミング制御回路１１、及び多段遅延線１３を有する回路である。

0021

多段遅延線１３は、バッファー素子やインバーター素子等で構成される複数の遅延素子１５を有する。多段遅延線１３は、入力端から最終段の出力端に至る信号経路に、複数の遅延素子１５がチェーン状に接続された遅延線であって、１つの入力端と複数段の出力端とを有する。このような多段遅延線１３は、タップ付き遅延線（ＴＤＬ：Tapped Delay Line）とも呼ばれる。本実施形態の時間デジタル変換器１が有する多段遅延線１３では、複数の遅延素子１５として、７個の遅延素子１５−１〜１５−７を有する。そして、多段遅延線１３は、遅延素子１５−１〜１５−７が、多段遅延線１３の入力端から出力端に向かい、遅延素子１５−１〜１５−７の順にチェーン状に接続されることで構成される。

0022

多段遅延線１３を構成するチェーンの先頭にある遅延素子１５−１の入力端は、多段遅延線１３の入力端となる。また、チェーンを構成する遅延素子１５−１〜１５−７の各々の入力端、及びチェーンの最後尾にある遅延素子１５−７の出力端が、多段遅延線１３の各段の出力端となる。すなわち、チェーンの先頭にある遅延素子１５−１の入力端は、多段遅延線１３の初段の出力端でもあり、チェーンの最後尾にある遅延素子１５−７の出力端は、多段遅延線１３の最終段の出力端である。したがって、多段遅延線１３の最終段を除く各段の出力端からは、遅延素子１５−１〜１５−７の各々に入力される信号が出力され、多段遅延線１３の最終段の出力端からは、チェーンの最後尾にある遅延素子１５−７から出力される信号が出力される。

0023

ここで、遅延素子１５−１〜１５−７の各々の入力端に位置する多段遅延線１３の出力端から出力される信号が、多段遅延線１３の入力端側から順に、信号Ｄ０〜Ｄ６に相当し、遅延素子１５−７の出力端に位置する多段遅延線１３の出力端から出力される信号が、信号Ｄ７に相当する。換言すれば、多段遅延線１３は、入力された信号を遅延素子１５−１〜１５−７を介して伝播する共に、多段遅延線１３の入力端から最終段の出力端に至る信号経路に設けられた複数段の出力端から、信号Ｄ０〜Ｄ７として出力する。

0024

以上のように構成された多段遅延線１３では、多段遅延線１３の入力端に入力された信号の論理レベルは、遅延素子１５で規定される遅延時間が経過することに伴って、順次後段の遅延素子１５の入力端に伝播される。具体的には、多段遅延線１３の入力端に、Ｈレベルの信号が入力された場合、信号Ｄ０の論理レベルがＨレベルとなる。そして、信号Ｄ０の論理レベルがＨレベルとなった後、遅延素子１５−１で規定される遅延時間が経過すると、信号Ｄ１の論理レベルがＨレベルに変化する。そして、信号Ｄ１の論理レベルがＨレベルとなった後、遅延素子１５−２で規定される遅延時間が経過すると、信号Ｄ２の論理レベルがＨレベルに変化する。すなわち、信号Ｄｉ（ｉは０〜６の何れか）の論理レベルがＨレベルに変化した後、遅延素子１５−ｉ＋１で規定される遅延時間が経過すると、信号Ｄｉ＋１の論理レベルがＨレベルに変化し、同様に、信号Ｄｉの論理レベルがＬレベルに変化した後、遅延素子１５−ｉ＋１で規定される遅延時間が経過すると、信号Ｄｉ＋１の論理レベルがＬレベルに変化する。

0025

すなわち、多段遅延線１３は、入力される信号の論理レベルを遅延素子１５の遅延時間に応じて、逐次後段の遅延素子１５に伝播する。これにより、多段遅延線１３の状態が遷移する。すなわち、多段遅延線１３の状態が遷移することで、状態遷移部１０の内部状態が遷移する状態遷移が行われる。この場合において、多段遅延線１３の各出力端から出力される信号Ｄ０〜Ｄ７が、状態遷移部１０の内部状態を示す。

0026

タイミング制御回路１１は、多段遅延線１３の最終段の出力端から多段遅延線１３の入力端に至る信号経路上に設けられている。そして、タイミング制御回路１１は、トリガー信号ＴＲＧの論理レベルに基づいて、状態遷移部１０における状態遷移の開始タイミングを制御する。

0027

具体的には、タイミング制御回路１１は、排他的論理和回路１１１、カウンター１１２、デコーダー１１３、論理積回路１１４、及び反転回路１１５を有する。また、タイミング制御回路１１には、トリガー信号ＴＲＧと、多段遅延線１３の最終段の出力端から出力される信号Ｄ７と、が入力される。

0028

カウンター１１２には、反転回路１１５を介して、信号Ｄ７が入力される。カウンター１１２は、信号Ｄ７の立ち上がりエッジをカウントする。そして、カウンター１１２は、当該カウントのカウント値をデコーダー１１３に出力する。また、デコーダー１１３には、カウンター１１２によるカウント値の上限を規定する制限回数値ＬＣも入力される。そして、デコーダー１１３は、カウンター１１２によるカウント値と、制限回数値ＬＣとに基づいて、制御信号ＳＳの論理ベルを変更する。なお、カウンター１１２は、例えば信号Ｄ７の立ち下がりエッジをカウントしてもよく、また、立ち上がりエッジ、及び立ち下がりエッジの双方をカウントしてもよい。

0029

排他的論理和回路１１１には、トリガー信号ＴＲＧと制御信号ＳＳとが入力される。排他的論理和回路１１１は、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じ場合、出力する信号をＬレベルとし、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが異なる場合、出力する信号をＨレベルとする。換言すれば、排他的論理和回路１１１は、トリガー信号ＴＲＧ、又は制御信号ＳＳのいずれかの論理レベルが反転した場合、出力する信号の論理レベルを反転する。

0030

論理積回路１１４には、排他的論理和回路１１１の出力信号と、反転回路１１５を介して論理レベルが反転された信号Ｄ７とが入力される。論理積回路１１４は、入力される信号の少なくとも１つがＬレベルの場合、出力する信号をＬレベルとし、入力される全ての信号がＨレベルの場合、出力する信号をＨレベルとする。

0031

以上のように構成された状態遷移部１０は、発振回路として機能する。そして、状態遷移部１０が発振を開始することで、多段遅延線１３から出力される信号Ｄ０〜Ｄ７の状態が変化する。換言すれば、状態遷移部１０が発振を開始することで、状態遷移部１０の状態遷移が開始する。

0032

具体的には、入力されるトリガー信号ＴＲＧがＬレベルであって、制御信号ＳＳがＬレベルである場合、排他的論理和回路１１１は、出力する信号をＬレベルとする。また、入力されるトリガー信号ＴＲＧがＨレベルであって、制御信号ＳＳがＨレベルである場合、排他的論理和回路１１１は、出力する信号をＬレベルとする。そして、排他的論理和回路１１１から出力される信号がＬレベルの場合、論理積回路１１４は、信号Ｄ７の論理レベルに依らず、Ｌレベルの信号を出力する。すなわち、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じ場合、論理積回路１１４は、信号Ｄ７の論理レベルに依らず、Ｌレベルの信号を出力する。この場合、状態遷移部１０は、発振を停止する。換言すれば、状態遷移部１０の状態遷移は生じない。

0033

これに対して、入力されるトリガー信号ＴＲＧがＨレベルであって、制御信号ＳＳがＬレベルである場合、又は、入力されるトリガー信号ＴＲＧがＬレベルであって、制御信号ＳＳがＨレベルである場合、排他的論理和回路１１１は、出力する信号をＨレベルとする。したがって、論理積回路１１４が出力する信号の論理レベルは、反転回路１１５を介して入力される信号Ｄ７の論理レベルに基づいて決定される。そして、論理積回路１１４から出力された信号が、多段遅延線１３で伝播されることで、信号Ｄ０〜Ｄ７の論理レベルが順次変化する。換言すれば、状態遷移部１０の内部状態が遷移する。そして、多段遅延線１３から出力される信号Ｄ７は、反転回路１１５で論理レベルが反転されて、論理積回路１１４に入力される。その後、状態遷移部１０は、同様の動作を繰り返す。すなわち、多段遅延線１３で信号が伝播されるのに要する遅延時間に応じて、論理積回路１１４から出力される信号の論理レベルが反転することで、状態遷移部１０は、発振回路として動作する。これにより、多段遅延線１３には、Ｈレベルの信号Ｄ０、及びＬレベルの信号Ｄ０が交互に入力される。したがって、状態遷移部１０の状態遷移が、継続して実施される。

0034

この場合において、カウンター１１２は、状態遷移部１０の発振動作に伴う信号Ｄ７の論理レベルの反転回数をカウントする。そして、カウンター１１２は、当該カウントに応じたカウント値をデコーダー１１３に出力する。デコーダー１１３は、カウンター１１２から出力されるカウント値と、制限回数値ＬＣとを比較する。そして、デコーダー１１３は、当該カウント値が、制限回数値ＬＣに達した場合に制御信号ＳＳの論理レベルを反転する。これにより、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じとなり、状態遷移部１０は、発振動作を停止する。換言すれば、状態遷移部１０は、内部状態の遷移回数が、制限回数値ＬＣに基づく回数を超えた場合に、状態遷移を停止する。

0035

以上のように、時間デジタル変換器１は、測定対象の計測時間等に応じて、状態遷移部１０の状態遷移を停止する。これにより、状態遷移部１０、及び状態遷移部１０を含む時間デジタル変換器１の動作負荷、及び消費電力を低減できる。なお、制限回数値ＬＣは、時間デジタル変換器１が用いられる構成、測定対象等に応じて、適宜変更可能である。ここで、状態遷移を停止する遷移回数を規定する制限回数値ＬＣが第２上限値の一例である。

0036

また、状態遷移部１０は、カウンター１４を有する。カウンター１４は、タイミング制御回路１１から出力される信号の立ち上がりエッジをカウントする。そして、当該カウントを、３ビットのカウント値ｑ０，ｑ１，ｑ２を含むカウント情報ｑとして出力する。ここで、本実施形態におけるカウンター１４が出力する３ビットのカウント情報ｑを、カウント情報ｑ［２，０］と称する場合がある。なお、カウンター１４は、タイミング制御回
路１１から出力される信号の立ち下がりエッジ、又は立ち上がりエッジと立ち下がりエッジとの双方を検出する構成であってもよい。

0037

遷移状態取得部２０は、多段遅延線１３が有する複数の出力端のそれぞれに対応した複数のＤフリップフロップ２１を有する回路である。すなわち、本実施形態の時間デジタル変換器１が有する遷移状態取得部２０は、状態遷移部１０から出力される信号Ｄ０〜Ｄ７のそれぞれに対応する複数のＤフリップフロップ２１として、８個のＤフリップフロップ２１−０〜２１−７を有する。そして、Ｄフリップフロップ２１−０〜２１−７の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄ０〜Ｄ７の各々を取得し、信号Ｄ０〜Ｄ７の各々の論理レベルに応じた信号Ｓ０〜Ｓ７を保持する。

0038

また、遷移状態取得部２０は、カウント情報ｑ［２，０］を取得し保持するためのＤフリップフロップ２２を有する。Ｄフリップフロップ２２は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０から出力される３ビットのカウント値ｑ０，ｑ１，ｑ２を含むカウント情報ｑ［２，０］を取得し、３ビットのカウント値Ｑ０，Ｑ１，Ｑ２を含むカウント情報Ｑ［２，０］として保持する。なお、上述した通り、本実施形態におけるカウント情報ｑ［２，０］は３ビットのカウント値ｑ０，ｑ１，ｑ２を含む情報である。したがって、図２においてＤフリップフロップ２２は１つのみを図示しているが、実際には、Ｄフリップフロップ２２は３個存在する。

0039

［状態遷移部及び遷移状態取得部の動作］
ここで、状態遷移部１０、及び遷移状態取得部２０の動作について説明する。まず、図３を用いて多段遅延線１３から出力される伝播情報Ｄ［７，０］の一例について説明する。図３は、多段遅延線１３から出力される伝播情報Ｄ［７，０］の一例を示す図である。上述の通り、状態遷移部１０が状態遷移を開始していない場合、論理積回路１１４から出力される信号はＬレベルとなる。したがって、多段遅延線１３の入力端には、Ｌレベルの信号が入力される。よって、信号Ｄ０はＬレベルとなる。そして、信号Ｄ０の論理レベルが、多段遅延線１３の遅延素子１５−１〜１５−７を介して伝播される。その結果、信号Ｄ０〜Ｄ７は、いずれもＬレベルとなる。この信号Ｄ０〜Ｄ７がいずれもＬレベルの状態を第０状態と称する。すなわち、状態遷移部１０が状態遷移を開始していない場合、状態遷移部１０は、第０状態となっている。

0040

そして、入力されるトリガー信号ＴＲＧの論理レベルが反転することで、論理積回路１１４から出力される信号はＨレベルとなる。これにより、状態遷移部１０は、状態遷移を開始する。状態遷移部１０が状態遷移を開始することで、多段遅延線１３には、Ｈレベルの信号が入力される。よって、状態遷移部１０の内部状態は、信号Ｄ０がＨレベル、信号Ｄ１〜Ｄ７がＬレベルとなる第１状態に遷移する。

0041

状態遷移部１０の内部状態が第１状態に遷移した後、遅延素子１５−１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＨレベルに変化する。したがって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１がＨレベル、信号Ｄ２〜Ｄ７がＬレベルとなる第２状態に遷移する。

0042

以降、遅延素子１５−２〜１５−７のそれぞれで規定される遅延時間に応じて、信号Ｄ２〜Ｄ７が、逐次Ｈレベルに変化する。これにより、状態遷移部１０の内部状態は、第３状態から第８状態の順に逐次遷移する。ここで、第８状態とは、多段遅延線１３に入力されたＨレベルの信号が信号Ｄ７に伝播された状態であって、換言すれば信号Ｄ０〜Ｄ７がいずれもＨレベルの状態である。

0043

そして、状態遷移部１０の内部状態が第８状態である場合、信号Ｄ７がＨレベルである
ことから、反転回路１１５により信号Ｄ７の論理レベルが反転されたＬレベルの信号が、論理積回路１１４に入力される。これにより、論理積回路１１４から出力される信号は、Ｌレベルとなる。したがって、多段遅延線１３には、Ｌレベルの信号が入力される。よって、状態遷移部１０の内部状態は、信号Ｄ０がＬレベル、信号Ｄ１〜Ｄ７がＨレベルとなる第９状態に遷移する。

0044

状態遷移部１０の内部状態が第９状態に遷移した後、遅延素子１５−１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＬレベルに変化する。したがって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１がＬレベル、信号Ｄ２〜Ｄ７がＨレベルとなる第１０状態に遷移する。

0045

以降、遅延素子１５−２〜１５−６のそれぞれで規定される遅延時間に応じて、信号Ｄ２〜Ｄ６が、逐次Ｌレベルに変化する。これにより、状態遷移部１０の内部状態は、第１１状態から第１５状態の順に逐次遷移する。

0046

そして、状態遷移部１０の内部状態が第１５状態に遷移した後、遅延素子１５−７で規定される遅延時間を経過した場合、信号Ｄ６の論理レベルが信号Ｄ７に伝播される。これにより、信号Ｄ７がＬレベルに変化する。したがって、状態遷移部１０の内部状態は、信号Ｄ０〜Ｄ７はＬレベルとなる第０状態に遷移する。

0047

以降同様に、状態遷移部１０の内部状態は第０状態から第１５状態の間で状態遷移を繰り返す。

0048

以上のように、本実施形態において、状態遷移部１０の状態遷移の前後において、伝播情報Ｄ［７，０］に含まれる信号は、１ビットのみ変化する。換言すれば、状態遷移の前後における前記伝播情報Ｄ［７，０］のハミング距離は、“１”である。状態遷移部１０に状態遷移が生じた場合における伝播情報Ｄ［７，０］のハミング距離を１とすることで、基準クロック信号ＣＬＫが入力されるタイミングにより遷移状態取得部２０が取得する伝播情報にハザード等の異常が生じるおそれを低減できる。

0049

次に、図４を用いて、カウンター１４から出力されるカウント情報ｑ［２，０］の一例について説明する。図４は、カウンター１４から出力されるカウント情報ｑ［２，０］の一例を示す図である。

0050

カウンター１４は、論理積回路１１４から出力される信号の立ち上がりエッジの回数をカウントする。すなわち、本実施形態では、状態遷移部１０の内部状態が、第０状態から第１状態に遷移した回数をカウントし、カウント値ｑ１，ｑ２，ｑ３からなる３ビットのカウント情報ｑ［２，０］として出力する。

0051

具体的には、カウント値ｑ１，ｑ２，ｑ３が［０，０，０］の場合に、論理積回路１１４から出力される信号の立ち上がりを検出すると、カウンター１４は、カウント値ｑ１，ｑ２，ｑ３が［１，０，０］のカウント情報ｑ［２，０］を出力する。また、カウント値ｑ１，ｑ２，ｑ３が［１，０，０］の場合に、論理積回路１１４から出力される信号の立ち上がりを検出すると、カウンター１４は、カウント値ｑ１，ｑ２，ｑ３が［１，１，０］のカウント情報ｑ［２，０］を出力する。以降、カウンター１４は、論理積回路１１４から出力される信号の立ち上がりを検出する度に、図４に記載の内容に則り、カウント情報ｑ［２，０］を変更する。なお、図４に示す「カウント値［Ｄｅｃ］」とは、カウンター１４が検出した論理積回路１１４から出力される信号の立ち上がり回数を１０進数で表示したものである。

0052

なお、本実施形態におけるカウンター１４は、状態遷移部１０が状態遷移を開始した直後における論理積回路１１４から出力される信号の立ち上がりに対して、カウントしない。また、カウンター１４は、状態遷移部１０が状態遷移を開始した直後における論理積回路１１４から出力される信号の立ち上がりを検出することで、カウンター１４のカウント値が初期化される仕様であってもよい。

0053

また、カウンター１４は、論理積回路１１４から出力される信号の立ち上がり回数をカウントできる構成であればよく、例えばリプルカウンターであってもよい。しかしながら、本実施形態に示すようにカウンター１４をハミング距離が“１”のカウンターであることが好ましく、例えば、グレイコードカウンターとすることが好ましい。これにより、基準クロック信号ＣＬＫが入力されるタイミングよりハザードが生じるおそれを低減できる。また、本実施形態では、カウンター１４は、３ビットのカウンターであるとして説明を行ったが、時間デジタル変換器１の使用環境に応じて、３ビット以上のカウンターであってもよく、また、２ビット以下のカウンターであってもよい。また、本実施形態では、カウンター１４は、論理積回路１１４から出力される信号の立ち上がりエッジの回数をカウントするが、立ち下がりエッジ、又は立ち上がりエッジと立ち下がりエッジの双方でカウントしてもよい。

0054

次に、図５を用いて遷移状態取得部２０の動作について説明する。図５は遷移状態取得部２０の動作を説明するための図である。遷移状態取得部２０は、基準クロック信号ＣＬＫに同期して、状態遷移部１０から出力される伝播情報Ｄ［７，０］、及びカウント情報ｑ［２，０］を取得し、伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］として保持する。

0055

図５に示すように、時間デジタル変換器１には、時間ｔ０においてトリガー信号ＴＲＧの論理レベルがＬレベルからＨレベルに反転する。これにより、状態遷移部１０は、状態遷移を開始する。具体的には、トリガー信号ＴＲＧの論理レベルが反転することで、状態遷移部１０の内部状態は、信号Ｄ０がＨレベルとなる第１状態に遷移する。状態遷移部１０の内部状態は、第１状態に遷移した後、時間Δｔ１を経過することで、信号Ｄ１がＨレベルとなる第２状態に遷移する。ここで、図５に示す時間Δｔ１〜Δｔ７は、遅延素子１５−１〜１５−７のそれぞれの遅延時間である。すなわち、状態遷移部１０は、時間Δｔ１〜Δｔ７に従い、図３に示す内容で状態遷移を継続する。

0056

遷移状態取得部２０は、時間ｔ１における基準クロック信号ＣＬＫの立ち上がりに同期して、第４状態に対応する伝播情報Ｄ［７，０］を取得する。具体的には、遷移状態取得部２０が有するＤフリップフロップ２１−０〜２１−７のそれぞれが、基準クロック信号ＣＬＫに同期して、第４状態に対応する信号Ｄ０〜Ｄ７を取得し、信号Ｓ０〜Ｓ７として保持する。また、遷移状態取得部２０は、時間ｔ１における基準クロック信号ＣＬＫの立ち上がりに同期して、カウント値ｑ１，ｑ２，ｑ３＝［０，０，０］をカウント情報ｑ［２，０］として取得する。具体的には、遷移状態取得部２０が有するＤフリップフロップ２２が、基準クロック信号ＣＬＫに同期して、カウント値［Ｄｅｃ］が“０”に対応するカウント値ｑ１，ｑ２，ｑ３を取得し、カウント情報Ｑ［２,０］として保持する。そして、遷移状態取得部２０は、保持する伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］を、演算部３０に出力する。

0057

遷移状態取得部２０は、時間ｔ２における基準クロック信号ＣＬＫの立ち上がりに同期して、第１２状態に対応する伝播情報Ｄ［７，０］と、カウント値ｑ１，ｑ２，ｑ３＝［０，０，０］を含むカウント情報ｑ［２，０］とを取得する。

0058

また、遷移状態取得部２０は、時間ｔ３における信号Ｄ０の立ち上がりにおいて、カウ
ンター１４は、カウント情報ｑ［２，０］を、カウント値ｑ１，ｑ２，ｑ３＝［１，０，０］とする。そして、遷移状態取得部２０は、時間ｔ４における基準クロック信号ＣＬＫの立ち上がりに同期して、第４状態に対応する伝播情報Ｄ［７，０］と、カウント値ｑ１，ｑ２，ｑ３＝［１，０，０］を含むカウント情報ｑ［２，０］とを取得する。そして、遷移状態取得部２０は、取得した伝播情報Ｄ［７，０］、及びカウント情報ｑ［２，０］を、伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］として保持し、演算部３０に出力する。

0059

その後、状態遷移部１０、及び遷移状態取得部２０は、図５に示すように同様の動作を繰り返すことで、演算部３０に継続して伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］を出力する。

0060

ここで、図６を用いて、状態遷移部１０の内部状態が、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部２０が取得した状態情報が更新される周期の時間との関係について説明する。図６は、状態遷移部１０の状態遷移において、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部２０が取得した状態情報が更新される周期の時間との関係を説明するための図である。

0061

前述の通り、本実施形態における状態遷移部１０の内部状態は、第０状態、第１状態、第２状態、・・、第１５状態の順に状態遷移する。そして、状態遷移部１０の内部状態は、第１５状態まで遷移した後、再度、第０状態に遷移する。すなわち、状態遷移部の１０の内部状態は、第０状態から第１５状態までを１周期として周期的に遷移する。具体的には、図６に示すように状態遷移部１０の内部状態として第１状態に着目した場合、状態遷移部１０の内部状態は、第１状態から第２状態に遷移し、その後、時間間隔ｔ５を経過することで、第０状態から第１状態と遷移する。換言すれば、状態遷移部１０の内部状態は、第１状態から第２状態に遷移してから、再度、第１状態に遷移するまでに時間間隔ｔ５の時間を要する。

0062

これに対して、本実施形態における遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジを検出することで、新たな伝播情報Ｄ［７，０］を取得し、伝播情報Ｓ［７，０］として保持する。換言すれば、遷移状態取得部２０は、基準クロック信号ＣＬＫの周期ｔ６に従って、保持する伝播情報Ｓ［７，０］を更新する。

0063

ここで仮に、時間間隔ｔ５が周期ｔ６よりも短い場合、遷移状態取得部２０が保持する伝播情報Ｓ［７，０］を更新する周期ｔ６において、状態遷移部１０の内部状態は、複数周期にわたり遷移する場合がある。そのため、状態遷移部１０は、内部状態の遷移数を計測するために、周期ｔ６の間に内部状態が遷移した周期の回数をカウントするためのカウンターを備える必要がある。しかしながら、内部状態の遷移周期が、基準クロック信号ＣＬＫの周期に対して短い場合、当該遷移周期の回数を計数するためのカウンターは、高速で動作する必要があり、そのため、当該カウンター、及び当該カウンターを備えた時間デジタル変換器１の構成が複雑になるおそれがある。

0064

そこで、本実施形態における時間デジタル変換器１では、図６に示すように、状態遷移部１０の内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの時間間隔ｔ５は、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］が更新される周期ｔ６の間隔よりも長いとの構成を有する。

0065

時間間隔ｔ５を周期ｔ６よりも長くすることで、遷移状態取得部２０が保持する伝播情報Ｓ［７，０］を更新する周期ｔ６において、状態遷移部１０は、同じ内部状態を取りえない。したがって、状態遷移部１０は、状態遷移の周期数をカウントするためのカウンタ
ーを備える必要がない。また、仮に状態遷移部１０が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号ＣＬＫに対して、状態遷移部１０の状態遷移の周期が長いため、状態遷移部１０は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部１０、及び状態遷移部１０を備えた時間デジタル変換器１の構成が複雑になるおそれを低減できる。

0066

ここで、状態遷移部１０の内部状態である第０状態〜第１５状態のいずれかが、第１内部状態の一例であり、第１内部状態に相当する第０状態〜第１５状態の次に遷移する内部状態が第２内部状態の一例である。

0067

また、本実施形態に示すように、多段遅延線１３が、複数の遅延素子１５を有する場合、状態遷移部１０の内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの周期が何巡したかを、カウンター１４でカウントするための十分な時間を確保できる。このような場合においては、状態遷移部１０から出力される伝播情報Ｄ［７，０］とカウント情報ｑ［２，０］とを組み合わせた状態が、状態遷移部１０の１つの内部状態に相当する。

0068

そして、伝播情報Ｄ［７，０］とカウント情報ｑ［２，０］と組み合わせた状態を、１つの内部状態であるとした場合、当該内部状態が、次の内部状態に遷移し、再度、元の内部状態に遷移するまでの時間が、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］が更新される周期の間隔よりも長ければよい。

0069

例えば、伝播情報Ｄ［７，０］に含まれる信号Ｄ０〜Ｄ７の論理レベルがいずれもＬレベルであって、且つカウント情報ｑ［２，０］に含まれるカウント値ｑ０〜ｑ１の論理レベルがいずれもＬレベルの状態から、伝播情報Ｄ［７，０］に含まれる信号Ｄ０の論理レベルがＨレベル、信号Ｄ１〜Ｄ７の論理レベルがいずれもＬレベルであって、且つカウント情報ｑ［２，０］に含まれるカウント値ｑ０〜ｑ１の論理レベルがいずれもＬレベルの状態に遷移したときから、再度、伝播情報Ｄ［７，０］に含まれる信号Ｄ０〜Ｄ７の論理レベルがいずれもＬレベル、カウント情報ｑ［２，０］に含まれるカウント値ｑ０〜ｑ１の論理レベルがいずれもＬレベルの状態に遷移したときまでの時間が、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］が更新される周期の間隔よりも長ければよい。

0070

このような場合において、上述した時間間隔ｔ５を周期ｔ６よりも長くした場合と同様の効果が得られる。なお、任意の伝播情報Ｄ［７，０］とカウント情報ｑ［２，０］と組み合わせた内部状態が第１内部状態の他の一例であり、第１内部状態の次に遷移する任意の伝播情報Ｄ［７，０］とカウント情報ｑ［２，０］と組み合わせた内部状態が第２内部状態の他の一例である。

0071

［演算部の構成］
次に、演算部３０の構成について説明する。図７は、演算部３０の構成例を示す図である。図７に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０、及び変換部７０を有する。そして、演算部３０は、伝播情報Ｓ［７，０］に基づいて状態遷移部１０における状態遷移回数を演算し、演算した状態遷移回数に対して、時間経過に基づく重み付けを行い、重み付けされた状態遷移回数を積算することで、時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを算出し出力する。なお、演算部３０はＭＰＵ(Micro Processing Unit)やＦＰＧＡ（field-programmable gate array）等で構成することができる。

0072

図８は、計数部４０の構成例を示す図である。計数部４０は、ＭＵＸ（multiplexer）４１、反転回路４２、カウント回路４３、乗算器４４、加算器４５，４６、Ｄフリップフロップ４７、減算器４８、乗算器４９、コード変換器５３、乗算器５４、及びカウンター５５を有する。なお、図８では図示の簡略化のため、Ｄフリップフロップ４７は１つのみを図示しているが、実際には加算器４６から出力されるビット数に対応する数のＤフリップフロップ４７が存在する。

0073

ＭＵＸ４１には、信号Ｓ０の論理反転信号と、伝播情報Ｓ［７，０］と、伝播情報Ｓ［７，０］の論理レベルが反転回路４２により反転された信号と、が入力される。そして、ＭＵＸ４１は、反転された信号Ｓ０の論理レベルに基づいて、伝播情報Ｓ［７，０］をカウント回路４３に出力するのか、又は論理レベルが反転された伝播情報Ｓ［７，０］をカウント回路４３に出力するのかを選択する。なお、本実施形態のＭＵＸ４１は、信号Ｄ０がＨレベルの場合、すなわち、ＭＵＸ４１にＬレベルの信号が入力される場合に、伝播情報Ｓ［７，０］をカウント回路４３に出力し、信号Ｄ０がＬレベルの場合、ＭＵＸ４１にＨレベルの信号が入力される場合、論理レベルが反転された伝播情報Ｓ［７，０］をカウント回路４３に出力する。

0074

カウント回路４３は、ＭＵＸ４１から入力される信号に含まれる“０”又は“１”の数をポピュレーションカウントし、“０”〜“８”のいずれかの値を有する信号を生成し、加算器４５に出力する。なお、本実施形態では、ＭＵＸ４１から入力される信号に含まれる“１”の数をポピュレーションカウントする。

0075

乗算器４４は、信号Ｓ０の論理反転信号の値と“８”との乗算を行い、“０”又は“８”の値を有する信号を生成し、加算器４５に出力する。

0076

加算器４５は、カウント回路４３から出力される信号の値に、乗算器４４から出力される信号の値を加算する。ここで、カウント回路４３は、演算した演算結果が“１６”の場合には、演算結果を“０”とみなす。したがって、カウント回路４３は、“０”〜“１５”のいずれかの値を有する信号を生成し、加算器４６に出力する。この加算器４５が出力する信号の値が、状態遷移部１０の内部状態に相当する。

0077

コード変換器５３には、カウント情報Ｑ［２，０］が入力される。そして、コード変換器５３は、図４に示される内容に従って、入力されるカウント情報Ｑ［２，０］を、対応するカウント値［Ｄｅｃ］に変換する。その後、コード変換器５３は、カウント値［Ｄｅｃ］に対応する２進数の信号を生成し、乗算器５４に出力する。乗算器５４は、コード変換器５３から出力された信号に“１６”を掛け合わせることで、演算結果に応じた値の信号を生成し、加算器４６に出力する。ここで、乗算器５４が演算に用いる“１６”とは、カウンター１４におけるカウントの間隔において、多段遅延線１３で生じる状態遷移の回数に相当する。すなわち、本実施形態では、論理積回路１１４から出力される信号に立ち上がりエッジが生じる間隔において、多段遅延線１３に生じる状態遷移の回数に相当する。

0078

加算器４６は、加算器４５から出力される信号の値と、乗算器５４から出力される信号の値とを足し合わせて演算結果を出力する。加算器４６が出力する信号の値は、時間デジタル変換器１にトリガー信号ＴＲＧが入力されてから遷移状態取得部２０が伝播情報Ｄ［７，０］を取得するまでの時間に、状態遷移部１０の内部状態が遷移した遷移回数に相当する。

0079

複数のＤフリップフロップ４７の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４６から出力される信号の値を取り込んで保持する。

0080

減算器４８は、加算器４６から出力される信号の値から複数のＤフリップフロップ４７が保持している信号の値を減算し、演算結果の値を乗算器４９に出力する。ここで、減算器４８から出力される演算結果の値は、基準クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０の内部状態が遷移した回数に相当する。なお、以下の説明において、基準クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０の内部状態が遷移した回数を計数値と称する場合がある。

0081

カウンター５５は、基準クロック信号ＣＬＫに同期してカウントアップするアップカウンターである。カウンター５５は、基準クロック信号ＣＬＫをカウントした結果を示す信号の値を乗算器４９に出力する。すなわち、カウンター５５は、時間デジタル変換器１にトリガー信号が入力されてからの経過時間に応じて値が増加する信号を出力する。以下の説明では、このカウンター５５が出力する信号を重み係数信号と称し、重み係数信号に含まれる値を重み係数と称する場合がある。

0082

乗算器４９は、計数値と、重み係数とを掛け合わせることで、重付計数値ＣＮＴを算出し、計数部４０から出力する。

0083

ここで、本実施形態における、基準クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０の内部状態が遷移した回数である計数値が状態遷移回数の一例である。なお、本実施形態では、基準クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０が有する多段遅延線１３の状態が遷移した回数に、重み係数を掛け合わせることで重付計数値ＣＮＴを算出したが、時間デジタル変換器１にトリガー信号が入力されてから、遷移状態取得部２０が伝播情報Ｄ［７，０］を取得するまでの間に、状態遷移部１０の内部状態が遷移した遷移回数に対して重み係数を掛け合わせることで、重付計数値ＣＮＴを算出してもよい。すなわち、当該遷移回数もまた、状態遷移回数に相当する。

0084

また、図８では、図示及び説明を省略しているが、複数のＤフリップフロップ４７、及びカウンター５５には、多段遅延線１３の状態遷移が所定の回数に達した場合や、状態遷移部１０の状態遷移が停止した場合等において、保持する値を“０”に初期化するリセット信号が入力されてもよい。

0085

次に図９を用いて、計数値保持部５０、及び積算部６０の構成について説明する。図９は、計数値保持部５０、及び積算部６０の構成例を示す図である。図９に示すように、計数値保持部５０は、Ｄフリップフロップ５１を含む。また、積算部６０は、加算器６１、及びＤフリップフロップ６２を含む。なお、図９では図示の簡略化のため、Ｄフリップフロップ５１、及びＤフリップフロップ６２はそれぞれ１つのみ図示されているが、実際には、Ｄフリップフロップ５１、及び、Ｄフリップフロップ６２は、取得し保持する信号のビット数に応じて複数個存在してもよい。

0086

Ｄフリップフロップ５１は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、計数部４０から出力される重付計数値ＣＮＴを取得し、重付計数値ＤＣＮＴとして保持する。

0087

加算器６１は、Ｄフリップフロップ５１が保持している重付計数値ＤＣＮＴと、Ｄフリップフロップ６２が保持している値と、を加算しＤフリップフロップ６２に出力する。そして、Ｄフリップフロップ６２の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器６１から出力される信号の各値を取り込んで時間デジタル値ＴＤとして保持する。

0088

なお、図９では図示を省略するが、Ｄフリップフロップ５１、及びＤフリップフロップ６２のそれぞれには、保持する値を“０”に初期化するリセット信号が入力されてもよい。これにより、時間デジタル値ＴＤも０に初期化される。

0089

図７に戻り、変換部７０には、積算部６０から出力される時間デジタル値ＴＤが入力される。そして、変換部７０は、時間デジタル値ＴＤを変換することで時間デジタル値ＴＤＸを生成する。例えば、変換部７０は、時間デジタル値ＴＤに対して所定のスケーリングを行って時間デジタル値ＴＤＸを生成してもよく、また、変換部７０は、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤを時間デジタル値ＴＤＸに変換してもよい。なお、演算部３０は、変換部７０を含まなくてもよい。

0090

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとは、非同期である。したがって、時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸは、トリガー信号ＴＲＧの時間イベントに対応するタイムスタンプとして用いることができる。

0091

そして、演算部３０により演算された時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸは、不図示の端子を介して時間デジタル変換器１から出力される。

0092

［時間デジタル変換器の動作］
ここで、以上に説明した演算部３０における時間デジタル値ＴＤの演算方法について説明する。図１０は、トリガー信号ＴＲＧの時間イベントに対応する時間デジタル値のシミュレーション結果を示す図である。また、図１０には、基準クロック信号ＣＬＫの基準点を“０”とした場合における基準クロック信号ＣＬＫの立ち上がりエッジの回数を、エッジ回数ＣＬＫ−Ｎｏとして示している。

0093

図１０に示すシミュレーションの実施条件は以下の通りである。
・状態遷移部１０の状態遷移周波数：２．１２ＧＨｚ
・基準クロック信号ＣＬＫの周波数 ：２５５ＭＨｚ
・内部状態が一巡する周期に要する
内部状態の遷移回数：１６回
・基準クロック信号ＣＬＫの基準点に対する
トリガー信号ＴＲＧの入力位相差 ：１．５ＣＬＫ

0094

図１０に示すように、エッジ回数ＣＬＫ−Ｎｏが“０”又は“１”の場合、状態遷移部１０は、内部状態の状態遷移を停止している。したがって、状態遷移部１０の内部状態は第０状態である。そのため、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］に含まれる信号Ｓ０〜Ｓ７はいずれも“０”であり、また、状態遷移部１０が状態遷移を開始していないため、カウント情報Ｑ［２，０］に応じたカウント値［Ｄｅｃ］も“０”である。したがって、加算器４６から出力される状態遷移部１０の遷移回数に相当する信号の値も“０”である。よって、計数部４０から、重付計数値ＣＮＴとして“０”が出力される。

0095

エッジ回数ＣＬＫ−Ｎｏが“２”の場合、遷移状態取得部２０は、第４状態に対応する伝播情報Ｓ［７，０］を保持している。すなわち、遷移状態取得部２０は、信号Ｄ０〜Ｄ３として“１”を保持し、信号Ｄ４〜Ｄ７として“０”を保持する。したがって、カウント回路４３は、“４”を出力する。また、信号Ｄ０が“１”であることから、乗算器４４は“０”を出力する。その結果、加算器４５は、“４”を出力する。この場合において、遷移状態取得部２０が保持するカウント情報Ｑ［２，０］に対応するカウント値［Ｄｅｃ
］は、図１０に示すように“０”である。よって、加算器４６は、状態遷移部１０の遷移回数として“４”を出力する。加算器４６は、エッジ回数ＣＬＫ−Ｎｏが“２”の場合の遷移回数から、エッジ回数ＣＬＫ−Ｎｏが“１”の場合の遷移回数を減算する。これにより、減算器４８は、計数値として“４”を出力する。そして、乗算器４９が、減算器４８から出力される計数値と、カウンター５５から出力される重み係数の“２”とを掛け合わせることで、計数部４０から重付計数値ＣＮＴとして“８”が出力される。

0096

以降、同様に計数部４０は、基準クロック信号ＣＬＫに同期して、遷移状態取得部２０が取得する伝播情報Ｓ［７，０］に対して演算を繰り返す。これにより、計数部４０は、エッジ回数ＣＬＫ−Ｎｏが“３”〜“１５”のそれぞれにおいて、図１０に示す重付計数値ＣＮＴを算出する。

0097

計数部４０が算出した重付計数値ＣＮＴは、基準クロック信号ＣＬＫに同期して、計数値保持部５０に保持されたのち、積算部６０において逐次積算される。これにより、演算部３０から時間デジタル値ＴＤとしての“９８２”が出力される。

0098

図１１は、図１０に示すトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値のシミュレーションにおいて、基準クロック信号ＣＬＫの基準点に対するトリガー信号ＴＲＧの入力位相差を変更した場合の時間デジタル値を示す図である。

0099

図１１に示すように、本実施形態に示すような内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの時間間隔ｔ５は、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］が更新される周期ｔ６の間隔よりも長いとの構成を有する時間デジタル変換器１であっても、トリガー信号ＴＲＧの時間イベントに対応するタイムスタンプとしての時間デジタル値ＴＤが出力される。

0100

［作用効果］
本実施形態における時間デジタル変換器１では、内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの時間間隔ｔ５は、遷移状態取得部２０に保持される伝播情報Ｓ［７，０］が更新される周期ｔ６の間隔よりも長くすることで、遷移状態取得部２０が保持する伝播情報Ｓ［７，０］を更新する周期ｔ６において、状態遷移部１０は、同じ内部状態を取りえない。したがって、状態遷移部１０は、状態遷移の周期数をカウントするためのカウンターを備える必要がない。また、仮に状態遷移部１０が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号ＣＬＫに対して、状態遷移部１０の状態遷移の周期が長いため、状態遷移部１０は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部１０、及び状態遷移部１０を備えた時間デジタル変換器１の構成が複雑になるおそれを低減できる。

0101

［変形例］
上述した時間デジタル変換器１において、演算部３０は、状態遷移部１０における内部状態の遷移回数が、所定の上限値に基づく回数を超えた場合に、内部状態の遷移回数を当該上限値として、時間デジタル値を算出してもよい。

0102

図１２は、図１０に示したトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値のシミュレーションにおいて、内部状態の遷移回数に上限を設けた場合におけるシミュレーション結果を示す図である。また、図１３は、図１０及び図１２に示すトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値のシミュレーションにおいて、基準クロック信号ＣＬＫの基準点に対するトリガー信号ＴＲＧの入力位相差を変更した場合の時間デジタル値を示す図である。なお、図１２に示すシミュレーションでは、当該上限値を“
６４”として実行している。また、図１２に結果を示すシミュレーションの条件と、図１０に結果を示すシミュレーションの条件とは、内部状態の遷移回数に上限を設けた点以外は、同様である。

0103

図１２、及び図１３に示すように、内部状態の遷移回数に上限を設けることで、基準クロック信号ＣＬＫの基準点に対するトリガー信号ＴＲＧの入力位相差に対して、得られる時間デジタル値ＴＤは線形性を有する。したがって、内部状態の遷移回数に上限を設けることにより、時間デジタル変換器１で得られる時間デジタル値ＴＤに基づいて、基準クロック信号ＣＬＫとトリガー信号ＴＲＧとの位相差を容易に得られるので、時間デジタル変換器１の利便性が向上する。

0104

ここで、内部状態の遷移回数に上限を設ける方法としては、例えば、加算器４６から出力される遷移回数が上限値に達した場合、伝播情報Ｓ［７，０］、及びカウント情報Ｑ［２，０］に依らず、当該上限値を加算器４６の出力として用いることで実現できる。この、内部状態の遷移回数に設けられる上限値が、第１上限値の一例である。

0105

１．２ 第２実施形態
時間デジタル変換器１の第２実施形態は、複数のトリガー信号ＴＲＧの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。なお、第２実施形態における時間デジタル変換器１を説明するにあたり、第１実施形態の時間デジタル変換器１と同じ構成には、同じ符号を付し、説明を省略、又は簡略化する場合がある。

0106

図１４は、時間デジタル変換器１の第２実施形態の構成を示す図である。図１４に示すように、時間デジタル変換器１の第２実施形態は、状態遷移部１０、遷移状態取得部２０、及び演算部３０を含む。

0107

状態遷移部１０には、ｎ個（ｎ≧２）のトリガー信号ＴＲＧ１〜ＴＲＧｎが入力される。状態遷移部１０は、入力されるトリガー信号ＴＲＧ１〜ＴＲＧｎのそれぞれに応じて状態遷移を開始する。なお、第２実施形態では、トリガー信号ＴＲＧ１〜ＴＲＧｎの各時間イベントが、この順に所定の時間以上の間隔で到来するものとする。

0108

遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、伝播情報Ｄを取得し、伝播情報Ｓとして保持する。また、遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、カウント情報ｑを取得し、カウント情報Ｑとして保持する。そして、遷移状態取得部２０が保持する伝播情報Ｓ、及びカウント情報Ｑは、演算部３０に出力される。

0109

図１５は、時間デジタル変換器１の第２実施形態における演算部３０の構成を示す図である。図１５に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０、及び時間デジタル値生成部８０を有する。計数部４０は、遷移状態取得部２０から出力される伝播情報Ｓ、及びカウント情報Ｑに基づいて、重付計数値ＣＮＴを生成する。なお、計数部４０は、トリガー信号ＴＲＧｉ（ｉは１〜ｎ−１の各々）の時間イベントが到来することで、トリガー信号ＴＲＧｉに対応する重付計数値ＣＮＴを出力する。計数部４０が、トリガー信号ＴＲＧｉに対応する重付計数値ＣＮＴを出力した後、計数部４０の保持される重付計数値ＣＮＴは“０”に初期化される。その後、計数部４０は、トリガー信号ＴＲＧｉ＋１の時間イベントの到来に伴い、トリガー信号ＴＲＧｉ＋１に対応する重付計数値ＣＮＴを出力する。

0110

計数値保持部５０は、基準クロック信号ＣＬＫに同期して、計数部４０から順番に出力
されるｎ個の重付計数値ＣＮＴを逐次取り込んで重付計数値ＤＣＮＴとして保持する。

0111

積算部６０は、基準クロック信号ＣＬＫに同期して、計数値保持部５０で順番に保持されたｎ個の重付計数値ＤＣＮＴの各々を逐次積算することで、トリガー信号ＴＲＧ１〜ＴＲＧｎの各々の時間イベントと、基準クロック信号ＣＬＫの時間イベントと、の時間間隔に対応するｎ個の時間デジタル値ＴＤを順番に生成する。なお、計数値保持部５０、及び積算部６０は、例えば不図示のリセット信号等が入力されることにより初期化される。

0112

時間デジタル値生成部８０は、基準クロック信号ＣＬＫに同期して、トリガー信号ＴＲＧ１〜ＴＲＧｎに対応するｎ個の時間デジタル値ＴＤに基づいて、トリガー信号ＴＲＧ１〜ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。換言すれば、時間デジタル変換器１は、トリガー信号ＴＲＧ１〜ＴＲＧｎのいずれかの時間イベントに対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧ１〜ＴＲＧｎの異なるいずれかの時間イベントに対応する時間デジタル値ＴＤとの差分から、２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹを生成する。

0113

例えば、ｍ＝ｎ−１であり、時間デジタル値ＴＤＹｉ（ｉは１〜ｎ−１の各々）は、トリガー信号ＴＲＧｉ＋１に対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧｉに対する時間デジタル値ＴＤとの差分であってもよい。ここで、トリガー信号ＴＲＧ１〜ＴＲＧｎのいずれかが、第１トリガー信号の一例であり、対応する時間デジタル値ＴＤが第１時間デジタル値の一例である。また、トリガー信号ＴＲＧ１〜ＴＲＧｎの異なるいずれかが、第２トリガー信号の一例であり、対応する時間デジタル値ＴＤが第２時間デジタル値の一例である。そして、トリガー信号ＴＲＧ１〜ＴＲＧｎのいずれかに対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧ１〜ＴＲＧｎの異なるいずれかに対応する時間デジタル値ＴＤとの差分により算出される時間デジタル値ＴＤＹが、第２実施形態における時間デジタル値の一例である。

0114

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントとは非同期である。したがって、時間デジタル値ＴＤ１〜ＴＤｎは、トリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号ＴＲＧ１〜ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを取得することができる。

0115

また、時間デジタル値生成部８０は、時間デジタル値ＴＤＹ１〜ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１〜ＴＤＹｍを変換して出力してもよい。

0116

以上に説明した時間デジタル変換器１の第２実施形態によれば、時間デジタル変換器１の第１実施形態と同様の効果を奏することができる。また、時間デジタル変換器１の第２実施形態によれば、トリガー信号ＴＲＧ１〜ＴＲＧｎに対して、計数部４０、計数値保持部５０、及び積算部６０を共用して、時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成するので、小型化できる。

0117

１．３ 第３実施形態
時間デジタル変換器１の第３実施形態は、第２実施形態と同様、複数のトリガー信号ＴＲＧの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。ただし、時間デジタル変換器１の第３実施形態では、複数の状態遷移部１０、及び複数の遷移状態取得部２０が用いられる。

0118

図１６は、時間デジタル変換器１の第３実施形態の構成を示す図である。図１６に示すように、時間デジタル変換器１の第３実施形態は、ｎ個（ｎ≧２）の状態遷移部１０−１〜１０−ｎ、ｎ個の遷移状態取得部２０−１〜２０−ｎ、及び演算部３０を含む。

0119

ｎ個の状態遷移部１０−１〜１０−ｎのそれぞれには、ｎ個のトリガー信号ＴＲＧ１〜ＴＲＧｎが入力される。そして、状態遷移部１０−１〜１０−ｎのそれぞれは、入力されるトリガー信号ＴＲＧ１〜ＴＲＧｎのそれぞれに応じて状態遷移を開始する。

0120

遷移状態取得部２０−１〜２０−ｎのそれぞれは、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０−１〜１０−ｎのそれぞれから出力される伝播情報Ｄ１［７，０］〜Ｄｎ［７，０］を取得し、伝播情報Ｓ１［７，０］〜Ｓｎ［７，０］として保持する。また、遷移状態取得部２０−１〜２０−ｎのそれぞれは、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０−１〜１０−ｎのそれぞれから出力されるカウント情報ｑ１［２，０］〜ｑｎ［２，０］を取得し、カウント情報Ｑ１［２，０］〜Ｑｎ［２，０］として保持する。そして、遷移状態取得部２０−１〜２０−ｎのそれぞれが保持する伝播情報Ｓ１［７，０］〜Ｓｎ［７，０］、及びカウント情報Ｑ１［２，０］〜Ｑｎ［２，０］は、演算部３０に出力される。

0121

図１７は、時間デジタル変換器１の第３実施形態における演算部３０の構成を示す図である。図１７に示すように、演算部３０は、ｎ個の計数部４０−１〜４０−ｎ、ｎ個の計数値保持部５０−１〜５０−ｎ、ｎ個の積算部６０−１〜６０−ｎ、及び時間デジタル値生成部８０を有する。

0122

計数部４０−１〜４０−ｎのそれぞれは、遷移状態取得部２０−１〜２０−ｎのそれぞれから出力される伝播情報Ｓ１［７，０］〜Ｓｎ［７，０］、及びカウント情報Ｑ１［２，０］〜Ｑｎ［２，０］に基づいて、重付計数値ＣＮＴ１〜ＣＮＴｎを生成する。

0123

計数値保持部５０−１〜５０−ｎは、基準クロック信号ＣＬＫに同期して、遷移状態取得部２０−１〜２０−ｎの各々から出力される重付計数値ＣＮＴ１〜ＣＮＴｎを取り込んで重付計数値ＤＣＮＴ１〜ＤＣＮＴｎとして保持する。また、計数値保持部５０−１〜５０−ｎは、不図示のリセット信号が入力されると、“０”に初期化される。

0124

積算部６０−１〜６０−ｎは、基準クロック信号ＣＬＫに同期して、計数値保持部５０−１〜５０−ｎで保持された重付計数値ＤＣＮＴ１〜ＤＣＮＴｎの各々を積算し、トリガー信号ＴＲＧ１〜ＴＲＧｎの各々の時間イベントと、基準クロック信号ＣＬＫの時間イベントと、の時間間隔に対応するｎ個の時間デジタル値ＴＤ１〜ＴＤｎを生成する。また、積算部６０−１〜６０−ｎは、不図示のリセット信号により“０”に初期化される。

0125

時間デジタル値生成部８０は、基準クロック信号ＣＬＫに同期して、積算部６０−１〜６０−ｎが生成した時間デジタル値ＴＤ１〜ＴＤｎに基づいて、トリガー信号ＴＲＧ１〜ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。例えば、ｍ＝ｎ−１であり、時間デジタル値ＴＤＹｉ（ｉは１〜ｎ−１の各々）は、時間デジタル値ＴＤｉ＋１と時間デジタル値ＴＤｉとの差分であってもよい。すなわち、時間デジタル値ＴＤＹｉは、トリガー信号ＴＲＧｉの時間イベントとトリガー信号ＴＲＧｉ＋１の時間イベントとの時間間隔に対応していてもよい。

0126

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントとは非同期である。
したがって、時間デジタル値ＴＤ１〜ＴＤｎは、トリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号ＴＲＧ１〜ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを取得することができる。

0127

時間デジタル値生成部８０は、時間デジタル値ＴＤＹ１〜ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１〜ＴＤＹｍを変換して出力してもよい。

0128

以上に説明した時間デジタル変換器１の第３実施形態によれば、時間デジタル変換器１の第１実施形態と同様の効果を奏することができる。

0129

また、時間デジタル変換器１の第３実施形態によれば、トリガー信号ＴＲＧ１〜ＴＲＧｎに対して、状態遷移部１０−１〜１０−ｎ、遷移状態取得部２０−１〜２０−ｎ、計数値保持部５０−１〜５０−ｎ、及び積算部６０−１〜６０−ｎが並行して動作するので、トリガー信号ＴＲＧ１〜ＴＲＧｎの時間イベントが到来する時間間隔が短い場合でも時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成することができる。

0130

２．Ａ／Ｄ変換
２．１ 第１実施形態
次に、上記の時間デジタル変換器１を用いたＡ／Ｄ変換回路について説明する。図１８は、Ａ／Ｄ変換回路１００の第１実施形態の構成を示す図である。図１８に示すように、Ａ／Ｄ変換回路１００の第１実施形態は、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含む。そして、Ａ／Ｄ変換回路１００は、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

0131

基準波形信号生成回路１０２は、基準クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、基準クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、基準クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、基準クロック信号ＣＬＫを分周した信号に基づいて生成することで、時間デジタル変換器１における計時精度が向上し、その結果、Ａ／Ｄ変換の精度、及び分解能が高まる。

0132

比較器１０３は、アナログ信号ＡＩＮの電圧と基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。

0133

時間デジタル変換器１は、トリガー信号ＴＲＧの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを出力する。

0134

そして、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。

0135

図１９は、Ａ／Ｄ変換回路１００の第１実施形態における各種信号の波形の一例を示す図である。図１９の例では、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧とな
る三角波信号である。また、トリガー信号ＴＲＧは、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

0136

図１９の例では、アナログ信号ＡＩＮの電圧の値がＶａ，Ｖｂ，Ｖｃであるときのトリガー信号ＴＲＧの立ち上がりエッジと、基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力できる。

0137

Ａ／Ｄ変換回路１００の第１実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現できる。

0138

図２０は、Ａ／Ｄ変換回路１００の第１実施形態の変形例を示す図である。図２０に示すＡ／Ｄ変換回路１００は、図１８に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２０において、図１８と同様の構成要素には同じ符号が付されており、その説明を省略する。

0139

図２０に示すＡ／Ｄ変換回路１００は、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含み、さらに、マルチプレクサー１０４、切替信号生成回路１０５、及び補正回路１０６を含む。

0140

マルチプレクサー１０４は、切替信号ＳＥＬがローレベルのときはアナログ信号ＡＩＮを選択し、切替信号ＳＥＬがハイレベルのときは基準電圧ＶＲを選択し、選択したアナログ信号ＡＩＮ、又は基準電圧ＶＲをアナログ信号ＡＩＮＸとして出力する。基準電圧ＶＲはあらかじめ決められた一定電圧である。

0141

切替信号生成回路１０５は、基準クロック信号ＣＬＫに同期して切替信号ＳＥＬを生成する。例えば、切替信号生成回路１０５は、Ａ／Ｄ変換回路１００がＡ／Ｄ変換処理を開始する直前に、或いは、定期的に、切替信号ＳＥＬをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

0142

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸは比較器１０３に入力され、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

0143

補正回路１０６は、切替信号ＳＥＬがハイレベルのときは、基準クロック信号ＣＬＫに同期して、基準値と基準電圧ＶＲに対して生成された時間デジタル値ＴＤとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路１０６は、切替信号ＳＥＬがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号ＡＩＮに対して生成された時間デジタル値ＴＤを補正してデジタル信号ＤＯＵＴを生成する。

0144

Ａ／Ｄ変換回路１００の第１実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正できるので、Ａ／Ｄ変換を高精度に行える。

0145

２．２ 第２実施形態
図２１は、Ａ／Ｄ変換回路１００の第２実施形態の構成を示す図である。図２１に示すように、Ａ／Ｄ変換回路１００の第２実施形態は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含み、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

0146

サンプルホールド回路１０１は、基準クロック信号ＣＬＫに同期して、アナログ信号ＡＩＮの電圧をサンプリングして保持する。

0147

基準波形信号生成回路１０２は、基準クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、基準クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、基準クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、基準クロック信号ＣＬＫを分周した信号に基づいて生成することで、時間デジタル変換器１における計時精度が向上し、その結果、Ａ／Ｄ変換の精度、及び分解能が高まる。

0148

比較器１０３は、サンプルホールド回路１０１が保持する電圧ＶＨと基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。

0149

時間デジタル変換器１は、トリガー信号ＴＲＧの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを出力する。

0150

そして、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。

0151

図２２は、Ａ／Ｄ変換回路１００の第２実施形態における各種信号の波形の一例を示す図である。図２２の例では、基準クロック信号ＣＬＫの立ち上がりエッジ毎に、アナログ信号ＡＩＮの電圧がサンプリングされて保持されている。また、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号ＴＲＧは、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

0152

図２２の例では、アナログ信号ＡＩＮの電圧が保持された電圧ＶＨの値がＶａ，Ｖｂ，Ｖｃであるとき、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力できる。

0153

Ａ／Ｄ変換回路１００の第２実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現できる。また、サンプルホールド回路１０１によりサンプルタイミングを一定にできるので、Ａ／Ｄ変換タイミングのジッターを軽減できる。

0154

図２３は、Ａ／Ｄ変換回路１００の第２実施形態の変形例を示す図である。図２３に示すＡ／Ｄ変換回路１００は、図２１に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２３において、図２１と同様の構成要素には同じ符号が付されており、その説明を省略する。

0155

図２３に示すＡ／Ｄ変換回路１００は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含み、さらに、マルチプレクサー１０４、切替信号生成回路１０５、及び補正回路１０６を含む。

0156

マルチプレクサー１０４は、切替信号ＳＥＬがローレベルのときはアナログ信号ＡＩＮを選択し、切替信号ＳＥＬがハイレベルのときは基準電圧ＶＲを選択し、選択したアナログ信号ＡＩＮ又は基準電圧ＶＲをアナログ信号ＡＩＮＸとして出力する。基準電圧ＶＲはあらかじめ決められた一定電圧である。

0157

切替信号生成回路１０５は、基準クロック信号ＣＬＫに同期して切替信号ＳＥＬを生成する。例えば、切替信号生成回路１０５は、Ａ／Ｄ変換回路１００がＡ／Ｄ変換処理を開始する直前に、あるいは、定期的に、切替信号ＳＥＬをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

0158

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸはサンプルホールド回路１０１に入力され、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

0159

補正回路１０６は、切替信号ＳＥＬがハイレベルのときは、基準クロック信号ＣＬＫに同期して、基準値と基準電圧ＶＲに対して生成された時間デジタル値ＴＤとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路１０６は、切替信号ＳＥＬがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号ＡＩＮに対して生成された時間デジタル値ＴＤを補正してデジタル信号ＤＯＵＴを生成する。

0160

Ａ／Ｄ変換回路１００の第２実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正できるので、Ａ／Ｄ変換を高精度に行える。また、サンプルホールド回路１０１によりサンプルタイミングを一定にできるので、Ａ／Ｄ変換タイミングのジッターを軽減できる。

0161

以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

0162

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成できる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

0163

１…時間デジタル変換器、１０…状態遷移部、１１…タイミング制御回路、１３…多段遅延線、１４…カウンター、１５…遅延素子、２０…遷移状態取得部、２１…Ｄフリップフロップ、２２…Ｄフリップフロップ、３０…演算部、４０…計数部、４１…ＭＵＸ、４
２…反転回路、４３…カウント回路、４４…乗算器、４５…加算器、４６…加算器、４７…Ｄフリップフロップ、４８…減算器、４９…乗算器、５０…計数値保持部、５１…Ｄフリップフロップ、５３…コード変換器、５４…乗算器、５５…カウンター、６０…積算部、６１…加算器、６２…Ｄフリップフロップ、７０…変換部、８０…時間デジタル値生成部、１００…Ａ／Ｄ変換回路、１０１…サンプルホールド回路、１０２…基準波形信号生成回路、１０３…比較器、１０４…マルチプレクサー、１０５…切替信号生成回路、１０６…補正回路、１１１…排他的論理和回路、１１２…カウンター、１１３…デコーダー、１１４…論理積回路、１１５…反転回路