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技術 時間デジタル変換器、及びA/D変換回路

出願人 セイコーエプソン株式会社
発明者 轟原正義
出願日 2019年4月15日 (1年10ヶ月経過) 出願番号 2019-076940
公開日 2020年10月29日 (3ヶ月経過) 公開番号 2020-178152
状態 未査定
技術分野 未知の時間間隔を測定するもの アナログ←→デジタル変換 パルスの操作
主要キーワード アップカウンター リプルカウンタ 遷移周期 基準波形信号 切替信号生成回路 伝播情報 ランプ波信号 立ち上がり回数
関連する未来課題
重要な関連分野

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図面 (20)

課題

構成が複雑になるおそれが低減された時間デジタル変換器を提供すること。

解決手段

基準信号トリガー信号とが入力され、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、を備え、前記内部状態が第1内部状態から第2内部状態に遷移してから、再度、前記第1内部状態に遷移するまでの時間は、前記遷移状態取得部に保持される前記状態情報が更新される周期よりも長い、時間デジタル変換器。

概要

背景

特許文献1には、周期が測定される時間間隔を表す入力パルス信号が供給され、供給される入力パルス信号の終了においてリング発振器の状態がラッチされ、測定される時間間隔の長さに対する「粗」値が高周波数カウンターで記録されたカウント値から得られ、リング発振器の周期フラクションの「細密」値がラッチされた値から得られる時間間隔測定回路時間デジタル変換器)が開示されている。この時間間隔測定回路では、この「粗」値と「細密」値とを合成することで、リング発振器の遷移状態を取得している。

概要

構成が複雑になるおそれが低減された時間デジタル変換器を提供すること。基準信号トリガー信号とが入力され、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、を備え、前記内部状態が第1内部状態から第2内部状態に遷移してから、再度、前記第1内部状態に遷移するまでの時間は、前記遷移状態取得部に保持される前記状態情報が更新される周期よりも長い、時間デジタル変換器。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

基準信号トリガー信号とが入力され、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、を備え、前記内部状態が第1内部状態から第2内部状態に遷移してから、再度、前記第1内部状態に遷移するまでの時間は、前記遷移状態取得部に保持される前記状態情報が更新される周期よりも長い、ことを特徴とする時間デジタル変換器。

請求項2

前記演算部は、前記状態情報に基づいて状態遷移回数を演算し、時間経過に基づいて前記状態遷移回数に重み付けし、重み付けされた前記状態遷移回数を積算することで前記時間デジタル値を算出し出力する、ことを特徴とする請求項1に記載の時間デジタル変換器。

請求項3

前記演算部は、前記状態遷移部における前記遷移回数が、第1上限値に基づく回数を超えた場合、前記内部状態の前記遷移回数を前記第1上限値として、前記時間デジタル値を算出する、ことを特徴とする請求項1又は2に記載の時間デジタル変換器。

請求項4

前記状態遷移部は、前記遷移回数が、第2上限値に基づく回数を超えた場合に、前記状態遷移を停止する、ことを特徴とする請求項1乃至3のいずれか1項に記載の時間デジタル変換器。

請求項5

前記状態遷移の前後における前記状態情報のハミング距離は、1である、ことを特徴とする請求項1乃至4のいずれか1項に記載の時間デジタル変換器。

請求項6

複数の前記トリガー信号が入力され、複数の前記トリガー信号の内の第1トリガー信号の時間イベントに対応する第1時間デジタル値と、複数の前記トリガー信号の内の第2トリガー信号の時間イベントに対応する第2時間デジタル値との差分から前記時間デジタル値を生成する、ことを特徴とする請求項1乃至5のいずれか1項に記載の時間デジタル変換器。

請求項7

入力されたアナログ信号デジタル信号に変換して出力するA/D変換回路であって、請求項1乃至6のいずれか1項に記載の時間デジタル変換器と、前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、を備え、前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する、A/D変換回路。

請求項8

入力されたアナログ信号をデジタル信号に変換して出力するA/D変換回路であって、請求項1乃至6のいずれか1項に記載の時間デジタル変換器と、前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、を備え、前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する、A/D変換回路。

技術分野

0001

本発明は、時間デジタル変換器、及びA/D変換回路に関する。

背景技術

0002

特許文献1には、周期が測定される時間間隔を表す入力パルス信号が供給され、供給される入力パルス信号の終了においてリング発振器の状態がラッチされ、測定される時間間隔の長さに対する「粗」値が高周波数カウンターで記録されたカウント値から得られ、リング発振器の周期フラクションの「細密」値がラッチされた値から得られる時間間隔測定回路(時間デジタル変換器)が開示されている。この時間間隔測定回路では、この「粗」値と「細密」値とを合成することで、リング発振器の遷移状態を取得している。

先行技術

0003

特開平8−297177号公報

発明が解決しようとする課題

0004

特許文献1に記載の時間間隔測定回路において、状態遷移部の状態が一巡する周期が短い場合、当該状態遷移部の状態の周期が何巡したかを計数するためのカウンターを備える必要がある。しかしながら、高速で動作する時間間隔測定回路において、当該状態遷移部の状態の周期が何巡したかを計数するためのカウンターを備える場合、高速動作が可能な複雑な構成のカウンターが必要であった。そのため、時間デジタル変換器の構成が複雑になるおそれがある。

課題を解決するための手段

0005

本発明に係る時間デジタル変換器の一態様は、
基準信号トリガー信号とが入力され、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、
内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、
前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、
前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
を備え、
前記内部状態が第1内部状態から第2内部状態に遷移してから、再度、前記第1内部状態に遷移するまでの時間は、前記遷移状態取得部に保持される前記状態情報が更新される周期よりも長い。

0006

前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態情報に基づいて状態遷移回数を演算し、
時間経過に基づいて前記状態遷移回数に重み付けし、
重み付けされた前記状態遷移回数を積算することで前記時間デジタル値を算出し出力してもよい。

0007

前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態遷移部における前記遷移回数が、第1上限値に基づく回数を超えた場合、
前記内部状態の前記遷移回数を前記第1上限値として、前記時間デジタル値を算出してもよい。

0008

前記時間デジタル変換器の一態様において、
前記状態遷移部は、
前記遷移回数が、第2上限値に基づく回数を超えた場合に、前記状態遷移を停止してもよい。

0009

前記時間デジタル変換器の一態様において、
前記状態遷移の前後における前記状態情報のハミング距離は、1であってもよい。

0010

前記時間デジタル変換器の一態様において、
複数の前記トリガー信号が入力され、
複数の前記トリガー信号の内の第1トリガー信号の時間イベントに対応する第1時間デジタル値と、複数の前記トリガー信号の内の第2トリガー信号の時間イベントに対応する第2時間デジタル値との差分から前記時間デジタル値を生成してもよい。

0011

本発明に係るA/D変換回路の一態様は、
入力されたアナログ信号デジタル信号に変換して出力するA/D変換回路であって、
前記時間デジタル変換器の一態様と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

0012

本発明に係るA/D変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するA/D変換回路であって、
前記時間デジタル変換器の一態様と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

図面の簡単な説明

0013

時間デジタル変換器の構成例を示すブロック図。
状態遷移部、及び遷移状態取得部の構成例を示す図。
伝播情報D[7,0]の一例を示す図。
カウント情報q[2,0]の一例を示す図。
遷移状態取得部の動作を説明するための図。
状態遷移部の状態遷移において、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部が取得した状態情報が更新される周期の時間との関係を説明するための図。
演算部の構成例を示す図。
計数部の構成例を示す図。
計数値保持部、及び積算部の構成例を示す図。
トリガー信号の時間イベントに対応する時間デジタル値のシミュレーション結果を示す図。
基準クロック信号基準点に対するトリガー信号の入力位相差を変更した場合の時間デジタル値を示す図。
内部状態の遷移回数に上限を設けた場合におけるシミュレーション結果を示す図。
基準クロック信号の基準点に対するトリガー信号の入力位相差を変更した場合の時間デジタル値を示す図。
時間デジタル変換器の第2実施形態の構成を示す図。
時間デジタル変換器の第2実施形態における演算部の構成を示す図。
時間デジタル変換器の第3実施形態の構成を示す図。
時間デジタル変換器の第3実施形態における演算部の構成を示す図。
A/D変換回路の第1実施形態の構成を示す図。
A/D変換回路の第1実施形態における各種信号波形の一例を示す図。
A/D変換回路の第1実施形態の変形例を示す図。
A/D変換回路の第2実施形態の構成を示す図。
A/D変換回路の第2実施形態における各種信号の波形の一例を示す図。
A/D変換回路の第2実施形態の変形例を示す図。

実施例

0014

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。なお、以下の説明において、各信号の論理レベルハイレベルであることを単に「Hレベル」と称し、各信号の論理レベルがローレベルであることを単に「Lレベル」と称する。

0015

1.時間デジタル変換器の構成
1.1 第1実施形態
[時間デジタル変換器の構成]
図1は、第1実施形態の時間デジタル変換器1の構成例を示すブロック図である。図1に示すように、時間デジタル変換器1は、状態遷移部10、遷移状態取得部20、及び演算部30を備える。また、時間デジタル変換器1には、基準クロック信号CLKとトリガー信号TRGとが入力される。そして、時間デジタル変換器1は、基準クロック信号CLKに対するトリガー信号TRGの時間イベントに対応する時間デジタル値TD、或いは時間デジタル値TDXを生成し出力する。ここで、基準クロック信号CLKが基準信号の一例である。

0016

状態遷移部10には、トリガー信号TRGが入力される。そして、状態遷移部10に入力されるトリガー信号TRGの論理レベルに基づいて、状態遷移部10の内部状態が遷移する。換言すれば、状態遷移部10は、トリガー信号TRGに基づいて、内部状態が遷移する状態遷移を開始する。そして、状態遷移部10は、内部状態を示す状態情報として伝播情報Dを出力する。ここで、本実施形態における時間デジタル変換器1では、状態遷移部10が出力する伝播情報Dは、信号D0〜D7の8ビットの情報を含むとして説明する。そのため、以下の説明では、伝播情報Dを伝播情報D[7,0]と称する場合がある。なお、伝播情報Dは、8ビットに限られるものではなく、例えば、4ビット、16ビット、及び32ビット等であってもよい。

0017

遷移状態取得部20は、基準クロック信号CLKに同期して、状態遷移部10から状態情報として伝播情報Dを取得し、伝播情報Sとして保持する。そして、伝播情報Sは、基準クロック信号CLKに同期して遷移状態取得部20から出力される。ここで、伝播情報Dと伝播情報Sとは、同じ情報を含む。したがって、遷移状態取得部20が状態情報として信号D0〜D7を含む8ビットの伝播情報D[7,0]を取得した場合、遷移状態取得部20は、信号S0〜S7を含む8ビットの伝播情報Sを保持する。ここで、以下の説明では、伝播情報D[7,0]に対応する伝播情報Sを伝播情報S[7,0]と称する場合がある。

0018

ここで、遷移状態取得部20が取得する伝播情報Dが本実施形態における状態情報の一例である。また、伝播情報Dを基準クロック信号CLKに同期したタイミングで取得することで得られる伝播情報Sも広義の上での状態情報の一例である。

0019

演算部30には、遷移状態取得部20から出力された伝播情報Sが入力される。そして、演算部30は、遷移状態取得部20が取得した伝播情報Sに基づいて、状態遷移部10における内部状態の遷移回数に応じた時間デジタル値TD、或いは時間デジタル値TDXを算出し出力する。

0020

[状態遷移部及び遷移状態取得部の構成]
まず、図2を用いて、状態遷移部10、及び遷移状態取得部20の構成について説明する。図2は、状態遷移部10、及び遷移状態取得部20の構成例を示す図である。図2に示すように、状態遷移部10は、タイミング制御回路11、及び多段遅延線13を有する回路である。

0021

多段遅延線13は、バッファー素子インバーター素子等で構成される複数の遅延素子15を有する。多段遅延線13は、入力端から最終段出力端に至る信号経路に、複数の遅延素子15がチェーン状に接続された遅延線であって、1つの入力端と複数段の出力端とを有する。このような多段遅延線13は、タップ付き遅延線(TDL:Tapped Delay Line)とも呼ばれる。本実施形態の時間デジタル変換器1が有する多段遅延線13では、複数の遅延素子15として、7個の遅延素子15−1〜15−7を有する。そして、多段遅延線13は、遅延素子15−1〜15−7が、多段遅延線13の入力端から出力端に向かい、遅延素子15−1〜15−7の順にチェーン状に接続されることで構成される。

0022

多段遅延線13を構成するチェーン先頭にある遅延素子15−1の入力端は、多段遅延線13の入力端となる。また、チェーンを構成する遅延素子15−1〜15−7の各々の入力端、及びチェーンの最後尾にある遅延素子15−7の出力端が、多段遅延線13の各段の出力端となる。すなわち、チェーンの先頭にある遅延素子15−1の入力端は、多段遅延線13の初段の出力端でもあり、チェーンの最後尾にある遅延素子15−7の出力端は、多段遅延線13の最終段の出力端である。したがって、多段遅延線13の最終段を除く各段の出力端からは、遅延素子15−1〜15−7の各々に入力される信号が出力され、多段遅延線13の最終段の出力端からは、チェーンの最後尾にある遅延素子15−7から出力される信号が出力される。

0023

ここで、遅延素子15−1〜15−7の各々の入力端に位置する多段遅延線13の出力端から出力される信号が、多段遅延線13の入力端側から順に、信号D0〜D6に相当し、遅延素子15−7の出力端に位置する多段遅延線13の出力端から出力される信号が、信号D7に相当する。換言すれば、多段遅延線13は、入力された信号を遅延素子15−1〜15−7を介して伝播する共に、多段遅延線13の入力端から最終段の出力端に至る信号経路に設けられた複数段の出力端から、信号D0〜D7として出力する。

0024

以上のように構成された多段遅延線13では、多段遅延線13の入力端に入力された信号の論理レベルは、遅延素子15で規定される遅延時間が経過することに伴って、順次後段の遅延素子15の入力端に伝播される。具体的には、多段遅延線13の入力端に、Hレベルの信号が入力された場合、信号D0の論理レベルがHレベルとなる。そして、信号D0の論理レベルがHレベルとなった後、遅延素子15−1で規定される遅延時間が経過すると、信号D1の論理レベルがHレベルに変化する。そして、信号D1の論理レベルがHレベルとなった後、遅延素子15−2で規定される遅延時間が経過すると、信号D2の論理レベルがHレベルに変化する。すなわち、信号Di(iは0〜6の何れか)の論理レベルがHレベルに変化した後、遅延素子15−i+1で規定される遅延時間が経過すると、信号Di+1の論理レベルがHレベルに変化し、同様に、信号Diの論理レベルがLレベルに変化した後、遅延素子15−i+1で規定される遅延時間が経過すると、信号Di+1の論理レベルがLレベルに変化する。

0025

すなわち、多段遅延線13は、入力される信号の論理レベルを遅延素子15の遅延時間に応じて、逐次後段の遅延素子15に伝播する。これにより、多段遅延線13の状態が遷移する。すなわち、多段遅延線13の状態が遷移することで、状態遷移部10の内部状態が遷移する状態遷移が行われる。この場合において、多段遅延線13の各出力端から出力される信号D0〜D7が、状態遷移部10の内部状態を示す。

0026

タイミング制御回路11は、多段遅延線13の最終段の出力端から多段遅延線13の入力端に至る信号経路上に設けられている。そして、タイミング制御回路11は、トリガー信号TRGの論理レベルに基づいて、状態遷移部10における状態遷移の開始タイミングを制御する。

0027

具体的には、タイミング制御回路11は、排他的論理和回路111、カウンター112、デコーダー113、論理積回路114、及び反転回路115を有する。また、タイミング制御回路11には、トリガー信号TRGと、多段遅延線13の最終段の出力端から出力される信号D7と、が入力される。

0028

カウンター112には、反転回路115を介して、信号D7が入力される。カウンター112は、信号D7の立ち上がりエッジカウントする。そして、カウンター112は、当該カウントのカウント値をデコーダー113に出力する。また、デコーダー113には、カウンター112によるカウント値の上限を規定する制限回数値LCも入力される。そして、デコーダー113は、カウンター112によるカウント値と、制限回数値LCとに基づいて、制御信号SS論理ベルを変更する。なお、カウンター112は、例えば信号D7の立ち下がりエッジをカウントしてもよく、また、立ち上がりエッジ、及び立ち下がりエッジの双方をカウントしてもよい。

0029

排他的論理和回路111には、トリガー信号TRGと制御信号SSとが入力される。排他的論理和回路111は、トリガー信号TRGと制御信号SSとの論理レベルが同じ場合、出力する信号をLレベルとし、トリガー信号TRGと制御信号SSとの論理レベルが異なる場合、出力する信号をHレベルとする。換言すれば、排他的論理和回路111は、トリガー信号TRG、又は制御信号SSのいずれかの論理レベルが反転した場合、出力する信号の論理レベルを反転する。

0030

論理積回路114には、排他的論理和回路111の出力信号と、反転回路115を介して論理レベルが反転された信号D7とが入力される。論理積回路114は、入力される信号の少なくとも1つがLレベルの場合、出力する信号をLレベルとし、入力される全ての信号がHレベルの場合、出力する信号をHレベルとする。

0031

以上のように構成された状態遷移部10は、発振回路として機能する。そして、状態遷移部10が発振を開始することで、多段遅延線13から出力される信号D0〜D7の状態が変化する。換言すれば、状態遷移部10が発振を開始することで、状態遷移部10の状態遷移が開始する。

0032

具体的には、入力されるトリガー信号TRGがLレベルであって、制御信号SSがLレベルである場合、排他的論理和回路111は、出力する信号をLレベルとする。また、入力されるトリガー信号TRGがHレベルであって、制御信号SSがHレベルである場合、排他的論理和回路111は、出力する信号をLレベルとする。そして、排他的論理和回路111から出力される信号がLレベルの場合、論理積回路114は、信号D7の論理レベルに依らず、Lレベルの信号を出力する。すなわち、トリガー信号TRGと制御信号SSとの論理レベルが同じ場合、論理積回路114は、信号D7の論理レベルに依らず、Lレベルの信号を出力する。この場合、状態遷移部10は、発振を停止する。換言すれば、状態遷移部10の状態遷移は生じない。

0033

これに対して、入力されるトリガー信号TRGがHレベルであって、制御信号SSがLレベルである場合、又は、入力されるトリガー信号TRGがLレベルであって、制御信号SSがHレベルである場合、排他的論理和回路111は、出力する信号をHレベルとする。したがって、論理積回路114が出力する信号の論理レベルは、反転回路115を介して入力される信号D7の論理レベルに基づいて決定される。そして、論理積回路114から出力された信号が、多段遅延線13で伝播されることで、信号D0〜D7の論理レベルが順次変化する。換言すれば、状態遷移部10の内部状態が遷移する。そして、多段遅延線13から出力される信号D7は、反転回路115で論理レベルが反転されて、論理積回路114に入力される。その後、状態遷移部10は、同様の動作を繰り返す。すなわち、多段遅延線13で信号が伝播されるのに要する遅延時間に応じて、論理積回路114から出力される信号の論理レベルが反転することで、状態遷移部10は、発振回路として動作する。これにより、多段遅延線13には、Hレベルの信号D0、及びLレベルの信号D0が交互に入力される。したがって、状態遷移部10の状態遷移が、継続して実施される。

0034

この場合において、カウンター112は、状態遷移部10の発振動作に伴う信号D7の論理レベルの反転回数をカウントする。そして、カウンター112は、当該カウントに応じたカウント値をデコーダー113に出力する。デコーダー113は、カウンター112から出力されるカウント値と、制限回数値LCとを比較する。そして、デコーダー113は、当該カウント値が、制限回数値LCに達した場合に制御信号SSの論理レベルを反転する。これにより、トリガー信号TRGと制御信号SSとの論理レベルが同じとなり、状態遷移部10は、発振動作を停止する。換言すれば、状態遷移部10は、内部状態の遷移回数が、制限回数値LCに基づく回数を超えた場合に、状態遷移を停止する。

0035

以上のように、時間デジタル変換器1は、測定対象計測時間等に応じて、状態遷移部10の状態遷移を停止する。これにより、状態遷移部10、及び状態遷移部10を含む時間デジタル変換器1の動作負荷、及び消費電力を低減できる。なお、制限回数値LCは、時間デジタル変換器1が用いられる構成、測定対象等に応じて、適宜変更可能である。ここで、状態遷移を停止する遷移回数を規定する制限回数値LCが第2上限値の一例である。

0036

また、状態遷移部10は、カウンター14を有する。カウンター14は、タイミング制御回路11から出力される信号の立ち上がりエッジをカウントする。そして、当該カウントを、3ビットのカウント値q0,q1,q2を含むカウント情報qとして出力する。ここで、本実施形態におけるカウンター14が出力する3ビットのカウント情報qを、カウント情報q[2,0]と称する場合がある。なお、カウンター14は、タイミング制御
路11から出力される信号の立ち下がりエッジ、又は立ち上がりエッジと立ち下がりエッジとの双方を検出する構成であってもよい。

0037

遷移状態取得部20は、多段遅延線13が有する複数の出力端のそれぞれに対応した複数のDフリップフロップ21を有する回路である。すなわち、本実施形態の時間デジタル変換器1が有する遷移状態取得部20は、状態遷移部10から出力される信号D0〜D7のそれぞれに対応する複数のDフリップフロップ21として、8個のDフリップフロップ21−0〜21−7を有する。そして、Dフリップフロップ21−0〜21−7の各々は、基準クロック信号CLKの立ち上がりエッジに同期して、信号D0〜D7の各々を取得し、信号D0〜D7の各々の論理レベルに応じた信号S0〜S7を保持する。

0038

また、遷移状態取得部20は、カウント情報q[2,0]を取得し保持するためのDフリップフロップ22を有する。Dフリップフロップ22は、基準クロック信号CLKの立ち上がりエッジに同期して、状態遷移部10から出力される3ビットのカウント値q0,q1,q2を含むカウント情報q[2,0]を取得し、3ビットのカウント値Q0,Q1,Q2を含むカウント情報Q[2,0]として保持する。なお、上述した通り、本実施形態におけるカウント情報q[2,0]は3ビットのカウント値q0,q1,q2を含む情報である。したがって、図2においてDフリップフロップ22は1つのみを図示しているが、実際には、Dフリップフロップ22は3個存在する。

0039

[状態遷移部及び遷移状態取得部の動作]
ここで、状態遷移部10、及び遷移状態取得部20の動作について説明する。まず、図3を用いて多段遅延線13から出力される伝播情報D[7,0]の一例について説明する。図3は、多段遅延線13から出力される伝播情報D[7,0]の一例を示す図である。上述の通り、状態遷移部10が状態遷移を開始していない場合、論理積回路114から出力される信号はLレベルとなる。したがって、多段遅延線13の入力端には、Lレベルの信号が入力される。よって、信号D0はLレベルとなる。そして、信号D0の論理レベルが、多段遅延線13の遅延素子15−1〜15−7を介して伝播される。その結果、信号D0〜D7は、いずれもLレベルとなる。この信号D0〜D7がいずれもLレベルの状態を第0状態と称する。すなわち、状態遷移部10が状態遷移を開始していない場合、状態遷移部10は、第0状態となっている。

0040

そして、入力されるトリガー信号TRGの論理レベルが反転することで、論理積回路114から出力される信号はHレベルとなる。これにより、状態遷移部10は、状態遷移を開始する。状態遷移部10が状態遷移を開始することで、多段遅延線13には、Hレベルの信号が入力される。よって、状態遷移部10の内部状態は、信号D0がHレベル、信号D1〜D7がLレベルとなる第1状態に遷移する。

0041

状態遷移部10の内部状態が第1状態に遷移した後、遅延素子15−1で規定される遅延時間を経過した場合、信号D0の論理レベルは、信号D1に伝播される。これにより、信号D1がHレベルに変化する。したがって、状態遷移部10の内部状態は、信号D0,D1がHレベル、信号D2〜D7がLレベルとなる第2状態に遷移する。

0042

以降、遅延素子15−2〜15−7のそれぞれで規定される遅延時間に応じて、信号D2〜D7が、逐次Hレベルに変化する。これにより、状態遷移部10の内部状態は、第3状態から第8状態の順に逐次遷移する。ここで、第8状態とは、多段遅延線13に入力されたHレベルの信号が信号D7に伝播された状態であって、換言すれば信号D0〜D7がいずれもHレベルの状態である。

0043

そして、状態遷移部10の内部状態が第8状態である場合、信号D7がHレベルである
ことから、反転回路115により信号D7の論理レベルが反転されたLレベルの信号が、論理積回路114に入力される。これにより、論理積回路114から出力される信号は、Lレベルとなる。したがって、多段遅延線13には、Lレベルの信号が入力される。よって、状態遷移部10の内部状態は、信号D0がLレベル、信号D1〜D7がHレベルとなる第9状態に遷移する。

0044

状態遷移部10の内部状態が第9状態に遷移した後、遅延素子15−1で規定される遅延時間を経過した場合、信号D0の論理レベルは、信号D1に伝播される。これにより、信号D1がLレベルに変化する。したがって、状態遷移部10の内部状態は、信号D0,D1がLレベル、信号D2〜D7がHレベルとなる第10状態に遷移する。

0045

以降、遅延素子15−2〜15−6のそれぞれで規定される遅延時間に応じて、信号D2〜D6が、逐次Lレベルに変化する。これにより、状態遷移部10の内部状態は、第11状態から第15状態の順に逐次遷移する。

0046

そして、状態遷移部10の内部状態が第15状態に遷移した後、遅延素子15−7で規定される遅延時間を経過した場合、信号D6の論理レベルが信号D7に伝播される。これにより、信号D7がLレベルに変化する。したがって、状態遷移部10の内部状態は、信号D0〜D7はLレベルとなる第0状態に遷移する。

0047

以降同様に、状態遷移部10の内部状態は第0状態から第15状態の間で状態遷移を繰り返す。

0048

以上のように、本実施形態において、状態遷移部10の状態遷移の前後において、伝播情報D[7,0]に含まれる信号は、1ビットのみ変化する。換言すれば、状態遷移の前後における前記伝播情報D[7,0]のハミング距離は、“1”である。状態遷移部10に状態遷移が生じた場合における伝播情報D[7,0]のハミング距離を1とすることで、基準クロック信号CLKが入力されるタイミングにより遷移状態取得部20が取得する伝播情報にハザード等の異常が生じるおそれを低減できる。

0049

次に、図4を用いて、カウンター14から出力されるカウント情報q[2,0]の一例について説明する。図4は、カウンター14から出力されるカウント情報q[2,0]の一例を示す図である。

0050

カウンター14は、論理積回路114から出力される信号の立ち上がりエッジの回数をカウントする。すなわち、本実施形態では、状態遷移部10の内部状態が、第0状態から第1状態に遷移した回数をカウントし、カウント値q1,q2,q3からなる3ビットのカウント情報q[2,0]として出力する。

0051

具体的には、カウント値q1,q2,q3が[0,0,0]の場合に、論理積回路114から出力される信号の立ち上がりを検出すると、カウンター14は、カウント値q1,q2,q3が[1,0,0]のカウント情報q[2,0]を出力する。また、カウント値q1,q2,q3が[1,0,0]の場合に、論理積回路114から出力される信号の立ち上がりを検出すると、カウンター14は、カウント値q1,q2,q3が[1,1,0]のカウント情報q[2,0]を出力する。以降、カウンター14は、論理積回路114から出力される信号の立ち上がりを検出する度に、図4に記載の内容に則り、カウント情報q[2,0]を変更する。なお、図4に示す「カウント値[Dec]」とは、カウンター14が検出した論理積回路114から出力される信号の立ち上がり回数10進数で表示したものである。

0052

なお、本実施形態におけるカウンター14は、状態遷移部10が状態遷移を開始した直後における論理積回路114から出力される信号の立ち上がりに対して、カウントしない。また、カウンター14は、状態遷移部10が状態遷移を開始した直後における論理積回路114から出力される信号の立ち上がりを検出することで、カウンター14のカウント値が初期化される仕様であってもよい。

0053

また、カウンター14は、論理積回路114から出力される信号の立ち上がり回数をカウントできる構成であればよく、例えばリプルカウンターであってもよい。しかしながら、本実施形態に示すようにカウンター14をハミング距離が“1”のカウンターであることが好ましく、例えば、グレイコードカウンターとすることが好ましい。これにより、基準クロック信号CLKが入力されるタイミングよりハザードが生じるおそれを低減できる。また、本実施形態では、カウンター14は、3ビットのカウンターであるとして説明を行ったが、時間デジタル変換器1の使用環境に応じて、3ビット以上のカウンターであってもよく、また、2ビット以下のカウンターであってもよい。また、本実施形態では、カウンター14は、論理積回路114から出力される信号の立ち上がりエッジの回数をカウントするが、立ち下がりエッジ、又は立ち上がりエッジと立ち下がりエッジの双方でカウントしてもよい。

0054

次に、図5を用いて遷移状態取得部20の動作について説明する。図5は遷移状態取得部20の動作を説明するための図である。遷移状態取得部20は、基準クロック信号CLKに同期して、状態遷移部10から出力される伝播情報D[7,0]、及びカウント情報q[2,0]を取得し、伝播情報S[7,0]、及びカウント情報Q[2,0]として保持する。

0055

図5に示すように、時間デジタル変換器1には、時間t0においてトリガー信号TRGの論理レベルがLレベルからHレベルに反転する。これにより、状態遷移部10は、状態遷移を開始する。具体的には、トリガー信号TRGの論理レベルが反転することで、状態遷移部10の内部状態は、信号D0がHレベルとなる第1状態に遷移する。状態遷移部10の内部状態は、第1状態に遷移した後、時間Δt1を経過することで、信号D1がHレベルとなる第2状態に遷移する。ここで、図5に示す時間Δt1〜Δt7は、遅延素子15−1〜15−7のそれぞれの遅延時間である。すなわち、状態遷移部10は、時間Δt1〜Δt7に従い、図3に示す内容で状態遷移を継続する。

0056

遷移状態取得部20は、時間t1における基準クロック信号CLKの立ち上がりに同期して、第4状態に対応する伝播情報D[7,0]を取得する。具体的には、遷移状態取得部20が有するDフリップフロップ21−0〜21−7のそれぞれが、基準クロック信号CLKに同期して、第4状態に対応する信号D0〜D7を取得し、信号S0〜S7として保持する。また、遷移状態取得部20は、時間t1における基準クロック信号CLKの立ち上がりに同期して、カウント値q1,q2,q3=[0,0,0]をカウント情報q[2,0]として取得する。具体的には、遷移状態取得部20が有するDフリップフロップ22が、基準クロック信号CLKに同期して、カウント値[Dec]が“0”に対応するカウント値q1,q2,q3を取得し、カウント情報Q[2,0]として保持する。そして、遷移状態取得部20は、保持する伝播情報S[7,0]、及びカウント情報Q[2,0]を、演算部30に出力する。

0057

遷移状態取得部20は、時間t2における基準クロック信号CLKの立ち上がりに同期して、第12状態に対応する伝播情報D[7,0]と、カウント値q1,q2,q3=[0,0,0]を含むカウント情報q[2,0]とを取得する。

0058

また、遷移状態取得部20は、時間t3における信号D0の立ち上がりにおいて、カウ
ンター14は、カウント情報q[2,0]を、カウント値q1,q2,q3=[1,0,0]とする。そして、遷移状態取得部20は、時間t4における基準クロック信号CLKの立ち上がりに同期して、第4状態に対応する伝播情報D[7,0]と、カウント値q1,q2,q3=[1,0,0]を含むカウント情報q[2,0]とを取得する。そして、遷移状態取得部20は、取得した伝播情報D[7,0]、及びカウント情報q[2,0]を、伝播情報S[7,0]、及びカウント情報Q[2,0]として保持し、演算部30に出力する。

0059

その後、状態遷移部10、及び遷移状態取得部20は、図5に示すように同様の動作を繰り返すことで、演算部30に継続して伝播情報S[7,0]、及びカウント情報Q[2,0]を出力する。

0060

ここで、図6を用いて、状態遷移部10の内部状態が、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部20が取得した状態情報が更新される周期の時間との関係について説明する。図6は、状態遷移部10の状態遷移において、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部20が取得した状態情報が更新される周期の時間との関係を説明するための図である。

0061

前述の通り、本実施形態における状態遷移部10の内部状態は、第0状態、第1状態、第2状態、・・、第15状態の順に状態遷移する。そして、状態遷移部10の内部状態は、第15状態まで遷移した後、再度、第0状態に遷移する。すなわち、状態遷移部の10の内部状態は、第0状態から第15状態までを1周期として周期的に遷移する。具体的には、図6に示すように状態遷移部10の内部状態として第1状態に着目した場合、状態遷移部10の内部状態は、第1状態から第2状態に遷移し、その後、時間間隔t5を経過することで、第0状態から第1状態と遷移する。換言すれば、状態遷移部10の内部状態は、第1状態から第2状態に遷移してから、再度、第1状態に遷移するまでに時間間隔t5の時間を要する。

0062

これに対して、本実施形態における遷移状態取得部20は、基準クロック信号CLKの立ち上がりエッジを検出することで、新たな伝播情報D[7,0]を取得し、伝播情報S[7,0]として保持する。換言すれば、遷移状態取得部20は、基準クロック信号CLKの周期t6に従って、保持する伝播情報S[7,0]を更新する。

0063

ここで仮に、時間間隔t5が周期t6よりも短い場合、遷移状態取得部20が保持する伝播情報S[7,0]を更新する周期t6において、状態遷移部10の内部状態は、複数周期にわたり遷移する場合がある。そのため、状態遷移部10は、内部状態の遷移数を計測するために、周期t6の間に内部状態が遷移した周期の回数をカウントするためのカウンターを備える必要がある。しかしながら、内部状態の遷移周期が、基準クロック信号CLKの周期に対して短い場合、当該遷移周期の回数を計数するためのカウンターは、高速で動作する必要があり、そのため、当該カウンター、及び当該カウンターを備えた時間デジタル変換器1の構成が複雑になるおそれがある。

0064

そこで、本実施形態における時間デジタル変換器1では、図6に示すように、状態遷移部10の内部状態が第1状態から第2状態に遷移してから、再度、前記第1状態に遷移するまでの時間間隔t5は、遷移状態取得部20に保持される伝播情報S[7,0]が更新される周期t6の間隔よりも長いとの構成を有する。

0065

時間間隔t5を周期t6よりも長くすることで、遷移状態取得部20が保持する伝播情報S[7,0]を更新する周期t6において、状態遷移部10は、同じ内部状態を取りえない。したがって、状態遷移部10は、状態遷移の周期数をカウントするためのカウンタ
ーを備える必要がない。また、仮に状態遷移部10が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号CLKに対して、状態遷移部10の状態遷移の周期が長いため、状態遷移部10は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部10、及び状態遷移部10を備えた時間デジタル変換器1の構成が複雑になるおそれを低減できる。

0066

ここで、状態遷移部10の内部状態である第0状態〜第15状態のいずれかが、第1内部状態の一例であり、第1内部状態に相当する第0状態〜第15状態の次に遷移する内部状態が第2内部状態の一例である。

0067

また、本実施形態に示すように、多段遅延線13が、複数の遅延素子15を有する場合、状態遷移部10の内部状態が第1状態から第2状態に遷移してから、再度、前記第1状態に遷移するまでの周期が何巡したかを、カウンター14でカウントするための十分な時間を確保できる。このような場合においては、状態遷移部10から出力される伝播情報D[7,0]とカウント情報q[2,0]とを組み合わせた状態が、状態遷移部10の1つの内部状態に相当する。

0068

そして、伝播情報D[7,0]とカウント情報q[2,0]と組み合わせた状態を、1つの内部状態であるとした場合、当該内部状態が、次の内部状態に遷移し、再度、元の内部状態に遷移するまでの時間が、遷移状態取得部20に保持される伝播情報S[7,0]、及びカウント情報Q[2,0]が更新される周期の間隔よりも長ければよい。

0069

例えば、伝播情報D[7,0]に含まれる信号D0〜D7の論理レベルがいずれもLレベルであって、且つカウント情報q[2,0]に含まれるカウント値q0〜q1の論理レベルがいずれもLレベルの状態から、伝播情報D[7,0]に含まれる信号D0の論理レベルがHレベル、信号D1〜D7の論理レベルがいずれもLレベルであって、且つカウント情報q[2,0]に含まれるカウント値q0〜q1の論理レベルがいずれもLレベルの状態に遷移したときから、再度、伝播情報D[7,0]に含まれる信号D0〜D7の論理レベルがいずれもLレベル、カウント情報q[2,0]に含まれるカウント値q0〜q1の論理レベルがいずれもLレベルの状態に遷移したときまでの時間が、遷移状態取得部20に保持される伝播情報S[7,0]、及びカウント情報Q[2,0]が更新される周期の間隔よりも長ければよい。

0070

このような場合において、上述した時間間隔t5を周期t6よりも長くした場合と同様の効果が得られる。なお、任意の伝播情報D[7,0]とカウント情報q[2,0]と組み合わせた内部状態が第1内部状態の他の一例であり、第1内部状態の次に遷移する任意の伝播情報D[7,0]とカウント情報q[2,0]と組み合わせた内部状態が第2内部状態の他の一例である。

0071

[演算部の構成]
次に、演算部30の構成について説明する。図7は、演算部30の構成例を示す図である。図7に示すように、演算部30は、計数部40、計数値保持部50、積算部60、及び変換部70を有する。そして、演算部30は、伝播情報S[7,0]に基づいて状態遷移部10における状態遷移回数を演算し、演算した状態遷移回数に対して、時間経過に基づく重み付けを行い、重み付けされた状態遷移回数を積算することで、時間デジタル値TD、或いは時間デジタル値TDXを算出し出力する。なお、演算部30はMPU(Micro Processing Unit)やFPGA(field-programmable gate array)等で構成することができる。

0072

図8は、計数部40の構成例を示す図である。計数部40は、MUX(multiplexer)41、反転回路42、カウント回路43、乗算器44、加算器45,46、Dフリップフロップ47、減算器48、乗算器49、コード変換器53、乗算器54、及びカウンター55を有する。なお、図8では図示の簡略化のため、Dフリップフロップ47は1つのみを図示しているが、実際には加算器46から出力されるビット数に対応する数のDフリップフロップ47が存在する。

0073

MUX41には、信号S0の論理反転信号と、伝播情報S[7,0]と、伝播情報S[7,0]の論理レベルが反転回路42により反転された信号と、が入力される。そして、MUX41は、反転された信号S0の論理レベルに基づいて、伝播情報S[7,0]をカウント回路43に出力するのか、又は論理レベルが反転された伝播情報S[7,0]をカウント回路43に出力するのかを選択する。なお、本実施形態のMUX41は、信号D0がHレベルの場合、すなわち、MUX41にLレベルの信号が入力される場合に、伝播情報S[7,0]をカウント回路43に出力し、信号D0がLレベルの場合、MUX41にHレベルの信号が入力される場合、論理レベルが反転された伝播情報S[7,0]をカウント回路43に出力する。

0074

カウント回路43は、MUX41から入力される信号に含まれる“0”又は“1”の数をポピュレーションカウントし、“0”〜“8”のいずれかの値を有する信号を生成し、加算器45に出力する。なお、本実施形態では、MUX41から入力される信号に含まれる“1”の数をポピュレーションカウントする。

0075

乗算器44は、信号S0の論理反転信号の値と“8”との乗算を行い、“0”又は“8”の値を有する信号を生成し、加算器45に出力する。

0076

加算器45は、カウント回路43から出力される信号の値に、乗算器44から出力される信号の値を加算する。ここで、カウント回路43は、演算した演算結果が“16”の場合には、演算結果を“0”とみなす。したがって、カウント回路43は、“0”〜“15”のいずれかの値を有する信号を生成し、加算器46に出力する。この加算器45が出力する信号の値が、状態遷移部10の内部状態に相当する。

0077

コード変換器53には、カウント情報Q[2,0]が入力される。そして、コード変換器53は、図4に示される内容に従って、入力されるカウント情報Q[2,0]を、対応するカウント値[Dec]に変換する。その後、コード変換器53は、カウント値[Dec]に対応する2進数の信号を生成し、乗算器54に出力する。乗算器54は、コード変換器53から出力された信号に“16”を掛け合わせることで、演算結果に応じた値の信号を生成し、加算器46に出力する。ここで、乗算器54が演算に用いる“16”とは、カウンター14におけるカウントの間隔において、多段遅延線13で生じる状態遷移の回数に相当する。すなわち、本実施形態では、論理積回路114から出力される信号に立ち上がりエッジが生じる間隔において、多段遅延線13に生じる状態遷移の回数に相当する。

0078

加算器46は、加算器45から出力される信号の値と、乗算器54から出力される信号の値とを足し合わせて演算結果を出力する。加算器46が出力する信号の値は、時間デジタル変換器1にトリガー信号TRGが入力されてから遷移状態取得部20が伝播情報D[7,0]を取得するまでの時間に、状態遷移部10の内部状態が遷移した遷移回数に相当する。

0079

複数のDフリップフロップ47の各々は、基準クロック信号CLKの立ち上がりエッジに同期して、加算器46から出力される信号の値を取り込んで保持する。

0080

減算器48は、加算器46から出力される信号の値から複数のDフリップフロップ47が保持している信号の値を減算し、演算結果の値を乗算器49に出力する。ここで、減算器48から出力される演算結果の値は、基準クロック信号CLKの直近の1周期の時間に、状態遷移部10の内部状態が遷移した回数に相当する。なお、以下の説明において、基準クロック信号CLKの直近の1周期の時間に、状態遷移部10の内部状態が遷移した回数を計数値と称する場合がある。

0081

カウンター55は、基準クロック信号CLKに同期してカウントアップするアップカウンターである。カウンター55は、基準クロック信号CLKをカウントした結果を示す信号の値を乗算器49に出力する。すなわち、カウンター55は、時間デジタル変換器1にトリガー信号が入力されてからの経過時間に応じて値が増加する信号を出力する。以下の説明では、このカウンター55が出力する信号を重み係数信号と称し、重み係数信号に含まれる値を重み係数と称する場合がある。

0082

乗算器49は、計数値と、重み係数とを掛け合わせることで、重付計数値CNTを算出し、計数部40から出力する。

0083

ここで、本実施形態における、基準クロック信号CLKの直近の1周期の時間に状態遷移部10の内部状態が遷移した回数である計数値が状態遷移回数の一例である。なお、本実施形態では、基準クロック信号CLKの直近の1周期の時間に状態遷移部10が有する多段遅延線13の状態が遷移した回数に、重み係数を掛け合わせることで重付計数値CNTを算出したが、時間デジタル変換器1にトリガー信号が入力されてから、遷移状態取得部20が伝播情報D[7,0]を取得するまでの間に、状態遷移部10の内部状態が遷移した遷移回数に対して重み係数を掛け合わせることで、重付計数値CNTを算出してもよい。すなわち、当該遷移回数もまた、状態遷移回数に相当する。

0084

また、図8では、図示及び説明を省略しているが、複数のDフリップフロップ47、及びカウンター55には、多段遅延線13の状態遷移が所定の回数に達した場合や、状態遷移部10の状態遷移が停止した場合等において、保持する値を“0”に初期化するリセット信号が入力されてもよい。

0085

次に図9を用いて、計数値保持部50、及び積算部60の構成について説明する。図9は、計数値保持部50、及び積算部60の構成例を示す図である。図9に示すように、計数値保持部50は、Dフリップフロップ51を含む。また、積算部60は、加算器61、及びDフリップフロップ62を含む。なお、図9では図示の簡略化のため、Dフリップフロップ51、及びDフリップフロップ62はそれぞれ1つのみ図示されているが、実際には、Dフリップフロップ51、及び、Dフリップフロップ62は、取得し保持する信号のビット数に応じて複数個存在してもよい。

0086

Dフリップフロップ51は、基準クロック信号CLKの立ち上がりエッジに同期して、計数部40から出力される重付計数値CNTを取得し、重付計数値DCNTとして保持する。

0087

加算器61は、Dフリップフロップ51が保持している重付計数値DCNTと、Dフリップフロップ62が保持している値と、を加算しDフリップフロップ62に出力する。そして、Dフリップフロップ62の各々は、基準クロック信号CLKの立ち上がりエッジに同期して、加算器61から出力される信号の各値を取り込んで時間デジタル値TDとして保持する。

0088

なお、図9では図示を省略するが、Dフリップフロップ51、及びDフリップフロップ62のそれぞれには、保持する値を“0”に初期化するリセット信号が入力されてもよい。これにより、時間デジタル値TDも0に初期化される。

0089

図7戻り、変換部70には、積算部60から出力される時間デジタル値TDが入力される。そして、変換部70は、時間デジタル値TDを変換することで時間デジタル値TDXを生成する。例えば、変換部70は、時間デジタル値TDに対して所定のスケーリングを行って時間デジタル値TDXを生成してもよく、また、変換部70は、所定の変換式あるいはテーブル情報に従って時間デジタル値TDを時間デジタル値TDXに変換してもよい。なお、演算部30は、変換部70を含まなくてもよい。

0090

本実施形態では、基準クロック信号CLKの時間イベントは、トリガー信号TRGの時間イベントとは独立して設定されている。すなわち、基準クロック信号CLKの時間イベントとトリガー信号TRGの時間イベントとは、非同期である。したがって、時間デジタル値TD、或いは時間デジタル値TDXは、トリガー信号TRGの時間イベントに対応するタイムスタンプとして用いることができる。

0091

そして、演算部30により演算された時間デジタル値TD、或いは時間デジタル値TDXは、不図示の端子を介して時間デジタル変換器1から出力される。

0092

[時間デジタル変換器の動作]
ここで、以上に説明した演算部30における時間デジタル値TDの演算方法について説明する。図10は、トリガー信号TRGの時間イベントに対応する時間デジタル値のシミュレーション結果を示す図である。また、図10には、基準クロック信号CLKの基準点を“0”とした場合における基準クロック信号CLKの立ち上がりエッジの回数を、エッジ回数CLK−Noとして示している。

0093

図10に示すシミュレーションの実施条件は以下の通りである。
・状態遷移部10の状態遷移周波数:2.12GH
・基準クロック信号CLKの周波数 :255MH
・内部状態が一巡する周期に要する
内部状態の遷移回数:16回
・基準クロック信号CLKの基準点に対する
トリガー信号TRGの入力位相差 :1.5CLK

0094

図10に示すように、エッジ回数CLK−Noが“0”又は“1”の場合、状態遷移部10は、内部状態の状態遷移を停止している。したがって、状態遷移部10の内部状態は第0状態である。そのため、遷移状態取得部20に保持される伝播情報S[7,0]に含まれる信号S0〜S7はいずれも“0”であり、また、状態遷移部10が状態遷移を開始していないため、カウント情報Q[2,0]に応じたカウント値[Dec]も“0”である。したがって、加算器46から出力される状態遷移部10の遷移回数に相当する信号の値も“0”である。よって、計数部40から、重付計数値CNTとして“0”が出力される。

0095

エッジ回数CLK−Noが“2”の場合、遷移状態取得部20は、第4状態に対応する伝播情報S[7,0]を保持している。すなわち、遷移状態取得部20は、信号D0〜D3として“1”を保持し、信号D4〜D7として“0”を保持する。したがって、カウント回路43は、“4”を出力する。また、信号D0が“1”であることから、乗算器44は“0”を出力する。その結果、加算器45は、“4”を出力する。この場合において、遷移状態取得部20が保持するカウント情報Q[2,0]に対応するカウント値[Dec
]は、図10に示すように“0”である。よって、加算器46は、状態遷移部10の遷移回数として“4”を出力する。加算器46は、エッジ回数CLK−Noが“2”の場合の遷移回数から、エッジ回数CLK−Noが“1”の場合の遷移回数を減算する。これにより、減算器48は、計数値として“4”を出力する。そして、乗算器49が、減算器48から出力される計数値と、カウンター55から出力される重み係数の“2”とを掛け合わせることで、計数部40から重付計数値CNTとして“8”が出力される。

0096

以降、同様に計数部40は、基準クロック信号CLKに同期して、遷移状態取得部20が取得する伝播情報S[7,0]に対して演算を繰り返す。これにより、計数部40は、エッジ回数CLK−Noが“3”〜“15”のそれぞれにおいて、図10に示す重付計数値CNTを算出する。

0097

計数部40が算出した重付計数値CNTは、基準クロック信号CLKに同期して、計数値保持部50に保持されたのち、積算部60において逐次積算される。これにより、演算部30から時間デジタル値TDとしての“982”が出力される。

0098

図11は、図10に示すトリガー信号TRGの時間イベントに対応する時間デジタル値のシミュレーションにおいて、基準クロック信号CLKの基準点に対するトリガー信号TRGの入力位相差を変更した場合の時間デジタル値を示す図である。

0099

図11に示すように、本実施形態に示すような内部状態が第1状態から第2状態に遷移してから、再度、前記第1状態に遷移するまでの時間間隔t5は、遷移状態取得部20に保持される伝播情報S[7,0]が更新される周期t6の間隔よりも長いとの構成を有する時間デジタル変換器1であっても、トリガー信号TRGの時間イベントに対応するタイムスタンプとしての時間デジタル値TDが出力される。

0100

作用効果
本実施形態における時間デジタル変換器1では、内部状態が第1状態から第2状態に遷移してから、再度、前記第1状態に遷移するまでの時間間隔t5は、遷移状態取得部20に保持される伝播情報S[7,0]が更新される周期t6の間隔よりも長くすることで、遷移状態取得部20が保持する伝播情報S[7,0]を更新する周期t6において、状態遷移部10は、同じ内部状態を取りえない。したがって、状態遷移部10は、状態遷移の周期数をカウントするためのカウンターを備える必要がない。また、仮に状態遷移部10が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号CLKに対して、状態遷移部10の状態遷移の周期が長いため、状態遷移部10は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部10、及び状態遷移部10を備えた時間デジタル変換器1の構成が複雑になるおそれを低減できる。

0101

[変形例]
上述した時間デジタル変換器1において、演算部30は、状態遷移部10における内部状態の遷移回数が、所定の上限値に基づく回数を超えた場合に、内部状態の遷移回数を当該上限値として、時間デジタル値を算出してもよい。

0102

図12は、図10に示したトリガー信号TRGの時間イベントに対応する時間デジタル値のシミュレーションにおいて、内部状態の遷移回数に上限を設けた場合におけるシミュレーション結果を示す図である。また、図13は、図10及び図12に示すトリガー信号TRGの時間イベントに対応する時間デジタル値のシミュレーションにおいて、基準クロック信号CLKの基準点に対するトリガー信号TRGの入力位相差を変更した場合の時間デジタル値を示す図である。なお、図12に示すシミュレーションでは、当該上限値を“
64”として実行している。また、図12に結果を示すシミュレーションの条件と、図10に結果を示すシミュレーションの条件とは、内部状態の遷移回数に上限を設けた点以外は、同様である。

0103

図12、及び図13に示すように、内部状態の遷移回数に上限を設けることで、基準クロック信号CLKの基準点に対するトリガー信号TRGの入力位相差に対して、得られる時間デジタル値TDは線形性を有する。したがって、内部状態の遷移回数に上限を設けることにより、時間デジタル変換器1で得られる時間デジタル値TDに基づいて、基準クロック信号CLKとトリガー信号TRGとの位相差を容易に得られるので、時間デジタル変換器1の利便性が向上する。

0104

ここで、内部状態の遷移回数に上限を設ける方法としては、例えば、加算器46から出力される遷移回数が上限値に達した場合、伝播情報S[7,0]、及びカウント情報Q[2,0]に依らず、当該上限値を加算器46の出力として用いることで実現できる。この、内部状態の遷移回数に設けられる上限値が、第1上限値の一例である。

0105

1.2 第2実施形態
時間デジタル変換器1の第2実施形態は、複数のトリガー信号TRGの時間イベントの少なくとも2つの時間間隔に対応する時間デジタル値TDY1〜TDYmを生成する。なお、第2実施形態における時間デジタル変換器1を説明するにあたり、第1実施形態の時間デジタル変換器1と同じ構成には、同じ符号を付し、説明を省略、又は簡略化する場合がある。

0106

図14は、時間デジタル変換器1の第2実施形態の構成を示す図である。図14に示すように、時間デジタル変換器1の第2実施形態は、状態遷移部10、遷移状態取得部20、及び演算部30を含む。

0107

状態遷移部10には、n個(n≧2)のトリガー信号TRG1〜TRGnが入力される。状態遷移部10は、入力されるトリガー信号TRG1〜TRGnのそれぞれに応じて状態遷移を開始する。なお、第2実施形態では、トリガー信号TRG1〜TRGnの各時間イベントが、この順に所定の時間以上の間隔で到来するものとする。

0108

遷移状態取得部20は、基準クロック信号CLKの立ち上がりエッジに同期して、伝播情報Dを取得し、伝播情報Sとして保持する。また、遷移状態取得部20は、基準クロック信号CLKの立ち上がりエッジに同期して、カウント情報qを取得し、カウント情報Qとして保持する。そして、遷移状態取得部20が保持する伝播情報S、及びカウント情報Qは、演算部30に出力される。

0109

図15は、時間デジタル変換器1の第2実施形態における演算部30の構成を示す図である。図15に示すように、演算部30は、計数部40、計数値保持部50、積算部60、及び時間デジタル値生成部80を有する。計数部40は、遷移状態取得部20から出力される伝播情報S、及びカウント情報Qに基づいて、重付計数値CNTを生成する。なお、計数部40は、トリガー信号TRGi(iは1〜n−1の各々)の時間イベントが到来することで、トリガー信号TRGiに対応する重付計数値CNTを出力する。計数部40が、トリガー信号TRGiに対応する重付計数値CNTを出力した後、計数部40の保持される重付計数値CNTは“0”に初期化される。その後、計数部40は、トリガー信号TRGi+1の時間イベントの到来に伴い、トリガー信号TRGi+1に対応する重付計数値CNTを出力する。

0110

計数値保持部50は、基準クロック信号CLKに同期して、計数部40から順番に出力
されるn個の重付計数値CNTを逐次取り込んで重付計数値DCNTとして保持する。

0111

積算部60は、基準クロック信号CLKに同期して、計数値保持部50で順番に保持されたn個の重付計数値DCNTの各々を逐次積算することで、トリガー信号TRG1〜TRGnの各々の時間イベントと、基準クロック信号CLKの時間イベントと、の時間間隔に対応するn個の時間デジタル値TDを順番に生成する。なお、計数値保持部50、及び積算部60は、例えば不図示のリセット信号等が入力されることにより初期化される。

0112

時間デジタル値生成部80は、基準クロック信号CLKに同期して、トリガー信号TRG1〜TRGnに対応するn個の時間デジタル値TDに基づいて、トリガー信号TRG1〜TRGnの少なくとも2つの時間イベントの時間間隔に対応する時間デジタル値TDY1〜TDYmを生成する。換言すれば、時間デジタル変換器1は、トリガー信号TRG1〜TRGnのいずれかの時間イベントに対応する時間デジタル値TDと、トリガー信号TRG1〜TRGnの異なるいずれかの時間イベントに対応する時間デジタル値TDとの差分から、2つの時間イベントの時間間隔に対応する時間デジタル値TDYを生成する。

0113

例えば、m=n−1であり、時間デジタル値TDYi(iは1〜n−1の各々)は、トリガー信号TRGi+1に対応する時間デジタル値TDと、トリガー信号TRGiに対する時間デジタル値TDとの差分であってもよい。ここで、トリガー信号TRG1〜TRGnのいずれかが、第1トリガー信号の一例であり、対応する時間デジタル値TDが第1時間デジタル値の一例である。また、トリガー信号TRG1〜TRGnの異なるいずれかが、第2トリガー信号の一例であり、対応する時間デジタル値TDが第2時間デジタル値の一例である。そして、トリガー信号TRG1〜TRGnのいずれかに対応する時間デジタル値TDと、トリガー信号TRG1〜TRGnの異なるいずれかに対応する時間デジタル値TDとの差分により算出される時間デジタル値TDYが、第2実施形態における時間デジタル値の一例である。

0114

本実施形態では、基準クロック信号CLKの時間イベントは、トリガー信号TRG1〜TRGnの時間イベントとは独立して設定されている。すなわち、基準クロック信号CLKの時間イベントとトリガー信号TRG1〜TRGnの時間イベントとは非同期である。したがって、時間デジタル値TD1〜TDnは、トリガー信号TRG1〜TRGnの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号TRG1〜TRGnの少なくとも2つの時間イベントの時間間隔に対応する時間デジタル値TDY1〜TDYmを取得することができる。

0115

また、時間デジタル値生成部80は、時間デジタル値TDY1〜TDYmに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値TDY1〜TDYmを変換して出力してもよい。

0116

以上に説明した時間デジタル変換器1の第2実施形態によれば、時間デジタル変換器1の第1実施形態と同様の効果を奏することができる。また、時間デジタル変換器1の第2実施形態によれば、トリガー信号TRG1〜TRGnに対して、計数部40、計数値保持部50、及び積算部60を共用して、時間デジタル値TDY1〜TDYmを生成するので、小型化できる。

0117

1.3 第3実施形態
時間デジタル変換器1の第3実施形態は、第2実施形態と同様、複数のトリガー信号TRGの時間イベントの少なくとも2つの時間間隔に対応する時間デジタル値TDY1〜TDYmを生成する。ただし、時間デジタル変換器1の第3実施形態では、複数の状態遷移部10、及び複数の遷移状態取得部20が用いられる。

0118

図16は、時間デジタル変換器1の第3実施形態の構成を示す図である。図16に示すように、時間デジタル変換器1の第3実施形態は、n個(n≧2)の状態遷移部10−1〜10−n、n個の遷移状態取得部20−1〜20−n、及び演算部30を含む。

0119

n個の状態遷移部10−1〜10−nのそれぞれには、n個のトリガー信号TRG1〜TRGnが入力される。そして、状態遷移部10−1〜10−nのそれぞれは、入力されるトリガー信号TRG1〜TRGnのそれぞれに応じて状態遷移を開始する。

0120

遷移状態取得部20−1〜20−nのそれぞれは、基準クロック信号CLKの立ち上がりエッジに同期して、状態遷移部10−1〜10−nのそれぞれから出力される伝播情報D1[7,0]〜Dn[7,0]を取得し、伝播情報S1[7,0]〜Sn[7,0]として保持する。また、遷移状態取得部20−1〜20−nのそれぞれは、基準クロック信号CLKの立ち上がりエッジに同期して、状態遷移部10−1〜10−nのそれぞれから出力されるカウント情報q1[2,0]〜qn[2,0]を取得し、カウント情報Q1[2,0]〜Qn[2,0]として保持する。そして、遷移状態取得部20−1〜20−nのそれぞれが保持する伝播情報S1[7,0]〜Sn[7,0]、及びカウント情報Q1[2,0]〜Qn[2,0]は、演算部30に出力される。

0121

図17は、時間デジタル変換器1の第3実施形態における演算部30の構成を示す図である。図17に示すように、演算部30は、n個の計数部40−1〜40−n、n個の計数値保持部50−1〜50−n、n個の積算部60−1〜60−n、及び時間デジタル値生成部80を有する。

0122

計数部40−1〜40−nのそれぞれは、遷移状態取得部20−1〜20−nのそれぞれから出力される伝播情報S1[7,0]〜Sn[7,0]、及びカウント情報Q1[2,0]〜Qn[2,0]に基づいて、重付計数値CNT1〜CNTnを生成する。

0123

計数値保持部50−1〜50−nは、基準クロック信号CLKに同期して、遷移状態取得部20−1〜20−nの各々から出力される重付計数値CNT1〜CNTnを取り込んで重付計数値DCNT1〜DCNTnとして保持する。また、計数値保持部50−1〜50−nは、不図示のリセット信号が入力されると、“0”に初期化される。

0124

積算部60−1〜60−nは、基準クロック信号CLKに同期して、計数値保持部50−1〜50−nで保持された重付計数値DCNT1〜DCNTnの各々を積算し、トリガー信号TRG1〜TRGnの各々の時間イベントと、基準クロック信号CLKの時間イベントと、の時間間隔に対応するn個の時間デジタル値TD1〜TDnを生成する。また、積算部60−1〜60−nは、不図示のリセット信号により“0”に初期化される。

0125

時間デジタル値生成部80は、基準クロック信号CLKに同期して、積算部60−1〜60−nが生成した時間デジタル値TD1〜TDnに基づいて、トリガー信号TRG1〜TRGnの少なくとも2つの時間イベントの時間間隔に対応する時間デジタル値TDY1〜TDYmを生成する。例えば、m=n−1であり、時間デジタル値TDYi(iは1〜n−1の各々)は、時間デジタル値TDi+1と時間デジタル値TDiとの差分であってもよい。すなわち、時間デジタル値TDYiは、トリガー信号TRGiの時間イベントとトリガー信号TRGi+1の時間イベントとの時間間隔に対応していてもよい。

0126

本実施形態では、基準クロック信号CLKの時間イベントは、トリガー信号TRG1〜TRGnの時間イベントとは独立して設定されている。すなわち、基準クロック信号CLKの時間イベントとトリガー信号TRG1〜TRGnの時間イベントとは非同期である。
したがって、時間デジタル値TD1〜TDnは、トリガー信号TRG1〜TRGnの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号TRG1〜TRGnの少なくとも2つの時間イベントの時間間隔に対応する時間デジタル値TDY1〜TDYmを取得することができる。

0127

時間デジタル値生成部80は、時間デジタル値TDY1〜TDYmに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値TDY1〜TDYmを変換して出力してもよい。

0128

以上に説明した時間デジタル変換器1の第3実施形態によれば、時間デジタル変換器1の第1実施形態と同様の効果を奏することができる。

0129

また、時間デジタル変換器1の第3実施形態によれば、トリガー信号TRG1〜TRGnに対して、状態遷移部10−1〜10−n、遷移状態取得部20−1〜20−n、計数値保持部50−1〜50−n、及び積算部60−1〜60−nが並行して動作するので、トリガー信号TRG1〜TRGnの時間イベントが到来する時間間隔が短い場合でも時間デジタル値TDY1〜TDYmを生成することができる。

0130

2.A/D変換
2.1 第1実施形態
次に、上記の時間デジタル変換器1を用いたA/D変換回路について説明する。図18は、A/D変換回路100の第1実施形態の構成を示す図である。図18に示すように、A/D変換回路100の第1実施形態は、基準波形信号生成回路102、比較器103、及び時間デジタル変換器1を含む。そして、A/D変換回路100は、入力されたアナログ信号AINをデジタル信号DOUTに変換して出力する。

0131

基準波形信号生成回路102は、基準クロック信号CLKに基づいて、基準波形信号REFを生成する。基準波形信号REFは、基準クロック信号CLKと同じ周期で電圧が変化する信号であり、例えば、三角波信号ランプ波信号正弦波信号余弦波信号等であってもよい。また、基準波形信号生成回路102は、基準クロック信号CLKを分周した信号に基づいて、基準波形信号REFを生成してもよい。この場合、基準波形信号REFは、基準クロック信号CLKを分周した周期で電圧が変化する信号であってもよい。基準波形信号REFを、基準クロック信号CLKを分周した信号に基づいて生成することで、時間デジタル変換器1における計時精度が向上し、その結果、A/D変換の精度、及び分解能が高まる。

0132

比較器103は、アナログ信号AINの電圧と基準波形信号生成回路102が生成した基準波形信号REFの電圧とを比較してトリガー信号TRGを出力する。

0133

時間デジタル変換器1は、トリガー信号TRGの時間イベントと基準クロック信号CLKの時間イベントとの時間間隔に対応する時間デジタル値TDを出力する。

0134

そして、A/D変換回路100は、時間デジタル値TDに基づくデジタル信号DOUTを出力する。例えば、A/D変換回路100は、時間デジタル値TDを有するデジタル信号DOUTとして出力してもよいし、時間デジタル値TDを、アナログ信号AINの電圧に対して線形に変化する値を有するデジタル信号DOUTに変換して出力してもよい。

0135

図19は、A/D変換回路100の第1実施形態における各種信号の波形の一例を示す図である。図19の例では、基準波形信号REFは、基準クロック信号CLKの立ち上がりエッジで最低電圧となり、基準クロック信号CLKの立ち下がりエッジで最高電圧とな
る三角波信号である。また、トリガー信号TRGは、アナログ信号AINの電圧が基準波形信号REFの電圧よりも高ければハイレベルとなり、アナログ信号AINの電圧が基準波形信号REFの電圧よりも低ければローレベルとなっている。

0136

図19の例では、アナログ信号AINの電圧の値がVa,Vb,Vcであるときのトリガー信号TRGの立ち上がりエッジと、基準クロック信号CLKの立ち上がりエッジとの時間間隔がそれぞれta,tb,tcになっている。そして、Va<Vb<Vcに対してta<tb<tcであり、トリガー信号TRGの立ち上がりエッジと基準クロック信号CLKの立ち上がりエッジとの時間間隔はアナログ信号AINの電圧に対して線形に変化している。したがって、A/D変換回路100は、ta,tb,tcに対応する時間デジタル値TDを有するデジタル信号DOUTとして出力できる。

0137

A/D変換回路100の第1実施形態によれば、時間デジタル変換器1を用いることにより、高精度、高分解能高速処理低消費電力化、小型化等を実現できる。

0138

図20は、A/D変換回路100の第1実施形態の変形例を示す図である。図20に示すA/D変換回路100は、図18に示したA/D変換回路100に対してキャリブレーション機能が付加されている。図20において、図18と同様の構成要素には同じ符号が付されており、その説明を省略する。

0139

図20に示すA/D変換回路100は、基準波形信号生成回路102、比較器103、及び時間デジタル変換器1を含み、さらに、マルチプレクサー104、切替信号生成回路105、及び補正回路106を含む。

0140

マルチプレクサー104は、切替信号SELがローレベルのときはアナログ信号AINを選択し、切替信号SELがハイレベルのときは基準電圧VRを選択し、選択したアナログ信号AIN、又は基準電圧VRをアナログ信号AINXとして出力する。基準電圧VRはあらかじめ決められた一定電圧である。

0141

切替信号生成回路105は、基準クロック信号CLKに同期して切替信号SELを生成する。例えば、切替信号生成回路105は、A/D変換回路100がA/D変換処理を開始する直前に、或いは、定期的に、切替信号SELをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

0142

マルチプレクサー104から出力されるアナログ信号AINXは比較器103に入力され、基準波形信号生成回路102、比較器103、及び時間デジタル変換器1により、時間デジタル値TDに変換される。

0143

補正回路106は、切替信号SELがハイレベルのときは、基準クロック信号CLKに同期して、基準値と基準電圧VRに対して生成された時間デジタル値TDとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路106は、切替信号SELがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号AINに対して生成された時間デジタル値TDを補正してデジタル信号DOUTを生成する。

0144

A/D変換回路100の第1実施形態の変形例によれば、基準電圧VRを用いたキャリブレーションを実行することにより、温度変化電源電圧変化経時変化等の影響を補正できるので、A/D変換を高精度に行える。

0145

2.2 第2実施形態
図21は、A/D変換回路100の第2実施形態の構成を示す図である。図21に示すように、A/D変換回路100の第2実施形態は、サンプルホールド回路101、基準波形信号生成回路102、比較器103、及び時間デジタル変換器1を含み、入力されたアナログ信号AINをデジタル信号DOUTに変換して出力する。

0146

サンプルホールド回路101は、基準クロック信号CLKに同期して、アナログ信号AINの電圧をサンプリングして保持する。

0147

基準波形信号生成回路102は、基準クロック信号CLKに基づいて、基準波形信号REFを生成する。基準波形信号REFは、基準クロック信号CLKと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路102は、基準クロック信号CLKを分周した信号に基づいて、基準波形信号REFを生成してもよい。この場合、基準波形信号REFは、基準クロック信号CLKを分周した周期で電圧が変化する信号であってもよい。基準波形信号REFを、基準クロック信号CLKを分周した信号に基づいて生成することで、時間デジタル変換器1における計時精度が向上し、その結果、A/D変換の精度、及び分解能が高まる。

0148

比較器103は、サンプルホールド回路101が保持する電圧VHと基準波形信号生成回路102が生成した基準波形信号REFの電圧とを比較してトリガー信号TRGを出力する。

0149

時間デジタル変換器1は、トリガー信号TRGの時間イベントと基準クロック信号CLKの時間イベントとの時間間隔に対応する時間デジタル値TDを出力する。

0150

そして、A/D変換回路100は、時間デジタル値TDに基づくデジタル信号DOUTを出力する。例えば、A/D変換回路100は、時間デジタル値TDを有するデジタル信号DOUTとして出力してもよいし、時間デジタル値TDを、アナログ信号AINの電圧に対して線形に変化する値を有するデジタル信号DOUTに変換して出力してもよい。

0151

図22は、A/D変換回路100の第2実施形態における各種信号の波形の一例を示す図である。図22の例では、基準クロック信号CLKの立ち上がりエッジ毎に、アナログ信号AINの電圧がサンプリングされて保持されている。また、基準波形信号REFは、基準クロック信号CLKの立ち上がりエッジで最低電圧となり、基準クロック信号CLKの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号TRGは、電圧VHが基準波形信号REFの電圧よりも高ければハイレベルとなり、電圧VHが基準波形信号REFの電圧よりも低ければローレベルとなっている。

0152

図22の例では、アナログ信号AINの電圧が保持された電圧VHの値がVa,Vb,Vcであるとき、トリガー信号TRGの立ち上がりエッジと基準クロック信号CLKの立ち上がりエッジとの時間間隔がそれぞれta,tb,tcになっている。そして、Va<Vb<Vcに対してta<tb<tcであり、トリガー信号TRGの立ち上がりエッジと基準クロック信号CLKの立ち上がりエッジとの時間間隔はアナログ信号AINの電圧に対して線形に変化している。したがって、A/D変換回路100は、ta,tb,tcに対応する時間デジタル値TDを有するデジタル信号DOUTとして出力できる。

0153

A/D変換回路100の第2実施形態によれば、時間デジタル変換器1を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現できる。また、サンプルホールド回路101によりサンプルタイミングを一定にできるので、A/D変換タイミングジッターを軽減できる。

0154

図23は、A/D変換回路100の第2実施形態の変形例を示す図である。図23に示すA/D変換回路100は、図21に示したA/D変換回路100に対してキャリブレーション機能が付加されている。図23において、図21と同様の構成要素には同じ符号が付されており、その説明を省略する。

0155

図23に示すA/D変換回路100は、サンプルホールド回路101、基準波形信号生成回路102、比較器103、及び時間デジタル変換器1を含み、さらに、マルチプレクサー104、切替信号生成回路105、及び補正回路106を含む。

0156

マルチプレクサー104は、切替信号SELがローレベルのときはアナログ信号AINを選択し、切替信号SELがハイレベルのときは基準電圧VRを選択し、選択したアナログ信号AIN又は基準電圧VRをアナログ信号AINXとして出力する。基準電圧VRはあらかじめ決められた一定電圧である。

0157

切替信号生成回路105は、基準クロック信号CLKに同期して切替信号SELを生成する。例えば、切替信号生成回路105は、A/D変換回路100がA/D変換処理を開始する直前に、あるいは、定期的に、切替信号SELをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

0158

マルチプレクサー104から出力されるアナログ信号AINXはサンプルホールド回路101に入力され、サンプルホールド回路101、基準波形信号生成回路102、比較器103及び時間デジタル変換器1により、時間デジタル値TDに変換される。

0159

補正回路106は、切替信号SELがハイレベルのときは、基準クロック信号CLKに同期して、基準値と基準電圧VRに対して生成された時間デジタル値TDとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路106は、切替信号SELがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号AINに対して生成された時間デジタル値TDを補正してデジタル信号DOUTを生成する。

0160

A/D変換回路100の第2実施形態の変形例によれば、基準電圧VRを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正できるので、A/D変換を高精度に行える。また、サンプルホールド回路101によりサンプルタイミングを一定にできるので、A/D変換タイミングのジッターを軽減できる。

0161

以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

0162

本発明は、実施形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成できる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

0163

1…時間デジタル変換器、10…状態遷移部、11…タイミング制御回路、13…多段遅延線、14…カウンター、15…遅延素子、20…遷移状態取得部、21…Dフリップフロップ、22…Dフリップフロップ、30…演算部、40…計数部、41…MUX、4
2…反転回路、43…カウント回路、44…乗算器、45…加算器、46…加算器、47…Dフリップフロップ、48…減算器、49…乗算器、50…計数値保持部、51…Dフリップフロップ、53…コード変換器、54…乗算器、55…カウンター、60…積算部、61…加算器、62…Dフリップフロップ、70…変換部、80…時間デジタル値生成部、100…A/D変換回路、101…サンプルホールド回路、102…基準波形信号生成回路、103…比較器、104…マルチプレクサー、105…切替信号生成回路、106…補正回路、111…排他的論理和回路、112…カウンター、113…デコーダー、114…論理積回路、115…反転回路

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