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技術 タイミング発生器および半導体集積回路

出願人 ローム株式会社
発明者 辻将信
出願日 2019年3月29日 (1年11ヶ月経過) 出願番号 2019-066511
公開日 2020年10月8日 (4ヶ月経過) 公開番号 2020-167529
状態 未査定
技術分野 パルスの操作 パルス回路
主要キーワード Nチャンネル 中間ライン 時間変換器 ラッチ端 天地反転 電源電圧条件 デジタルコントローラ ロー区間
関連する未来課題
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図面 (20)

課題

高精度なタイミング発生器を提供する。

解決手段

タイミング発生器100は、複数の位相補間器PIを含み、各位相補間器PIは、第1タイミングにエッジを有する第1信号と、第2タイミングにエッジを有する第2信号と、を受け、制御コードに応じたタイミングにエッジを有する出力信号を生成可能に構成される。タイミング発生器100はM個(M≧2)のステージを備え、各ステージは、第1位相補間器112および第2位相補間器114を含む。コードスクランブラ130は、少なくともひとつのステージにおいて、位相補間器のペア112,114に設定する遅延量のペアをダイナミック入れ替え可能に構成される。

概要

背景

半導体集積回路(以下、IC)において、内部信号のタイミング(位相)を高精度にデジタル制御したい場合がある。本明細書において、任意のタイミング(位相)を発生する回路を、タイミング発生器と称する。

図1(a)〜(c)は、従来のタイミング発生器の回路図である。図1(a)のタイミング発生器10は、デジタルカウンタ12および判定器14を含む。カウンタ12には、目標となるタイミングに応じた初期値INITがセットされる。基準となるタイミングでカウンタ12をアクティブにすると、カウント動作が開始する。判定器14は、カウンタ12のカウント値所定値になると、出力OUTを変化させる。出力OUTは、基準となるタイミングから、TCK×INITだけ遅延した信号となる。このタイミング発生器10における時間分解能はTCKであり、カウンタ12に与えるクロック信号CLKの周波数による制約を受ける。

図1(b)のタイミング発生器20は、直列に接続された複数の遅延要素バッファ)D1〜DNと、複数の遅延要素の出力タップを選択するセレクタ22を含む。この構成における時間分解能は、遅延要素の遅延時間τdによる制約を受ける。遅延時間τdは製造バラツキ、温度、電源電圧条件により大きく変わるため、通常は遅延時間τdを安定化するためのフィードバックループ構築される。

図1(c)のタイミング発生器30は、PLL(Phase Locked Loop)回路を含む。PLL回路は、位相比較器PC、チャージポンプCP、VCO(Voltage Controlled Oscillator)32および分周器34を含む。VCO32は、リング発振器を含み、リング発振器に設けられた複数のタップから、セレクタ36によってひとつのクロックが選択可能となっている。図1(c)のタイミング発生器30は回路面積が大きく、また消費電力が大きい。またフィードバックループが安定化されるまでに時間を要するため、起動時間が長いという問題がある。

図1(a)〜(c)のタイミング発生器を用いると、それを利用した応用回路の速度の上限もしくは最小値遅延値が、タイミング発生器によって制約を受ける。そこで別のアプローチとして、位相補間器(PI:Phase Interpolator)を利用した回路が提案されている(非特許文献1)。非特許文献1には、2入力、3出力の位相補間器(フェーズブレンダとも称される)を多段に接続する回路構成が開示されている。図2(a)、(b)は、従来の位相補間器を用いたタイミング発生器の回路図である。図2(a)のタイミング発生器40は、トーナメント状に配置された複数の位相補間器42で構成される。この方式の場合、Mビット(2M階調)の分解能を得るために、(2×2M−1)個の位相補間器42が必要であり、回路面積が膨大となる。またタイミングの異なる2M個の位相出力φoutの中の出力から一つを選択するためのマルチプレクサ44が必要である。さらに、最終的な出力に寄与しない信号経路の位相補間器42も動作するため、無駄な電力消費が発生している。

図2(b)のタイミング発生器50は、直列に接続された複数の位相補間器52およびマルチプレクサ54を備えるパイプライン型で構成される。この方式の場合、Mビット(2M階調)の分解能を得るために、(M+1)個の位相補間器52とM個のマルチプレクサ54で済むため、図2(a)のタイミング発生器40に比べて回路面積を大幅に削減できる。

概要

高精度なタイミング発生器を提供する。タイミング発生器100は、複数の位相補間器PIを含み、各位相補間器PIは、第1タイミングにエッジを有する第1信号と、第2タイミングにエッジを有する第2信号と、を受け、制御コードに応じたタイミングにエッジを有する出力信号を生成可能に構成される。タイミング発生器100はM個(M≧2)のステージを備え、各ステージは、第1位相補間器112および第2位相補間器114を含む。コードスクランブラ130は、少なくともひとつのステージにおいて、位相補間器のペア112,114に設定する遅延量のペアをダイナミック入れ替え可能に構成される。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1基準タイミング信号および第2基準タイミング信号を受け、制御コードに応じたタイミングにエッジを有する出力タイミング信号を生成するタイミング発生器であって、M段(MはM≧2の整数)の遅延ステージを形成する複数の位相補間器と、前記制御コードにもとづいて、前記複数の位相補間器に設定すべきコードを生成するコードスクランブラと、を備え、第1段〜第(M−1)段の遅延ステージは、前記位相補間器のペアを含み、前記位相補間器は、第1入力ノード、第2入力ノード、出力ノードを有し、前記出力ノードに、前記第1入力ノードの信号と前記第2入力ノードの信号のうち早い方を、設定された前記コードに応じた時間、遅延した信号を発生可能に構成され、第1段において、前記位相補間器の前記第1入力ノードには、前記第1基準タイミング信号が入力され、前記位相補間器の前記第2入力ノードには、前記第2基準タイミング信号が入力され、第i段(2≦i≦M)において、前記位相補間器の第1、第2入力ノードはそれぞれ、第(i−1)段の前記位相補間器のペアの一方、他方それぞれの前記出力ノードと接続され、前記コードスクランブラは、前記M段の遅延ステージの少なくともひとつにおいて、前記位相補間器のペアに設定する遅延量のペアをダイナミック入れ替え可能に構成されることを特徴とするタイミング発生器。

請求項2

前記第1基準タイミング信号と前記第2基準タイミング信号の順序スクランブル可能であることを特徴とする請求項1に記載のタイミング発生器。

請求項3

M=2であり、(i)前記第1基準タイミング信号が前記第2基準タイミング信号に先行し、1段目の位相補間器のペアの一方の遅延量が、他方の遅延量より小さい状態、(ii)前記第1基準タイミング信号が前記第2基準タイミング信号に後続し、1段目の位相補間器のペアの前記一方の遅延量が、前記他方の遅延量より小さい状態、(iii)前記第1基準タイミング信号が前記第2基準タイミング信号に先行し、1段目の位相補間器のペアの前記一方の遅延量が、前記他方の遅延量より大きい状態、(iv)前記第1基準タイミング信号が前記第2基準タイミング信号に後続し、1段目の位相補間器のペアの前記一方の遅延量が、前記他方の遅延量より大きい状態、がダイナミックに切りかえ可能であることを特徴とする請求項1または2に記載のタイミング発生器。

請求項4

M≧3であり、2×M個の状態が切りかえ可能であることを特徴とする請求項1または2に記載のタイミング発生器。

請求項5

前記位相補間器は、第1電圧が供給される第1ラインと、第2電圧が供給される第2ラインと、中間ラインと、一端が前記中間ラインと接続されるキャパシタと、前記第1入力ノードに入力される第1信号と前記第2入力ノードに入力される第2信号がともに第1レベルである期間、前記キャパシタの電圧を初期化する初期化回路と、前記コードに含まれる各ビットに対応し、前記中間ラインと前記第2ラインの間に並列に接続された複数の回路ユニットと、前記キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備え、各回路ユニットは、前記中間ラインと前記第2ラインの間に直列に設けられる抵抗および第1経路と、前記第1経路と並列に設けられる第2経路と、を含み、前記第1経路は、前記第1信号が第2レベルであり、かつ前記コードの対応するビットが第1値であるときオンとなるよう構成され、前記第2経路は、前記第2信号が前記第2レベルであり、かつ前記コードの対応するビットが第2値であるときオンとなるように構成されることを特徴とする請求項1から4のいずれかに記載のタイミング発生器。

請求項6

前記コードはサーモメータコードであり、前記コードスクランブラは、マークされるビットをスクランブルすることを特徴とする請求項5に記載のタイミング発生器。

請求項7

セット信号を生成するセット信号発生器と、リセット信号を生成するリセット信号発生器と、前記セット信号に応じて第1レベル、前記リセット信号に応じて第2レベルに遷移するパルス信号を出力する出力回路と、を備え、前記セット信号発生器と前記リセット信号発生器の少なくとも一方は、請求項1から6のいずれかに記載のタイミング発生器を含むことを特徴とする半導体集積回路

請求項8

前記パルス信号は、パルス幅変調信号であることを特徴とする請求項7に記載の半導体集積回路。

請求項9

級アンプコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。

請求項10

DC/DCコンバータのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。

請求項11

LEDドライバのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。

請求項12

モータのコントローラであることを特徴とする請求項7または8に記載の半導体集積回路。

技術分野

0001

本発明は、タイミング発生器に関する。

背景技術

0002

半導体集積回路(以下、IC)において、内部信号のタイミング(位相)を高精度にデジタル制御したい場合がある。本明細書において、任意のタイミング(位相)を発生する回路を、タイミング発生器と称する。

0003

図1(a)〜(c)は、従来のタイミング発生器の回路図である。図1(a)のタイミング発生器10は、デジタルカウンタ12および判定器14を含む。カウンタ12には、目標となるタイミングに応じた初期値INITがセットされる。基準となるタイミングでカウンタ12をアクティブにすると、カウント動作が開始する。判定器14は、カウンタ12のカウント値所定値になると、出力OUTを変化させる。出力OUTは、基準となるタイミングから、TCK×INITだけ遅延した信号となる。このタイミング発生器10における時間分解能はTCKであり、カウンタ12に与えるクロック信号CLKの周波数による制約を受ける。

0004

図1(b)のタイミング発生器20は、直列に接続された複数の遅延要素バッファ)D1〜DNと、複数の遅延要素の出力タップを選択するセレクタ22を含む。この構成における時間分解能は、遅延要素の遅延時間τdによる制約を受ける。遅延時間τdは製造バラツキ、温度、電源電圧条件により大きく変わるため、通常は遅延時間τdを安定化するためのフィードバックループ構築される。

0005

図1(c)のタイミング発生器30は、PLL(Phase Locked Loop)回路を含む。PLL回路は、位相比較器PC、チャージポンプCP、VCO(Voltage Controlled Oscillator)32および分周器34を含む。VCO32は、リング発振器を含み、リング発振器に設けられた複数のタップから、セレクタ36によってひとつのクロックが選択可能となっている。図1(c)のタイミング発生器30は回路面積が大きく、また消費電力が大きい。またフィードバックループが安定化されるまでに時間を要するため、起動時間が長いという問題がある。

0006

図1(a)〜(c)のタイミング発生器を用いると、それを利用した応用回路の速度の上限もしくは最小値遅延値が、タイミング発生器によって制約を受ける。そこで別のアプローチとして、位相補間器(PI:Phase Interpolator)を利用した回路が提案されている(非特許文献1)。非特許文献1には、2入力、3出力の位相補間器(フェーズブレンダとも称される)を多段に接続する回路構成が開示されている。図2(a)、(b)は、従来の位相補間器を用いたタイミング発生器の回路図である。図2(a)のタイミング発生器40は、トーナメント状に配置された複数の位相補間器42で構成される。この方式の場合、Mビット(2M階調)の分解能を得るために、(2×2M−1)個の位相補間器42が必要であり、回路面積が膨大となる。またタイミングの異なる2M個の位相出力φoutの中の出力から一つを選択するためのマルチプレクサ44が必要である。さらに、最終的な出力に寄与しない信号経路の位相補間器42も動作するため、無駄な電力消費が発生している。

0007

図2(b)のタイミング発生器50は、直列に接続された複数の位相補間器52およびマルチプレクサ54を備えるパイプライン型で構成される。この方式の場合、Mビット(2M階調)の分解能を得るために、(M+1)個の位相補間器52とM個のマルチプレクサ54で済むため、図2(a)のタイミング発生器40に比べて回路面積を大幅に削減できる。

0008

特開2001−273048号公報
特開2002−190724号公報
特開2003−87113号公報
特開2006−319966号公報
特開2001−339280号公報
特開2011−259286号公報
特開2013−46271号公報
特開2012−2313894号公報
国際公開WO2012/167239号公報

先行技術

0009

Aravind Tharayil Narayanan et al., "A Fractional-N Sub-SamplingPLL using a Pipelined Phase-Interpolator With an FoM of .250 dB"、IEEE JOURNALOF SOLID-STATECIRCUITS, VOL. 51, NO. 7, JULY 2016

発明が解決しようとする課題

0010

本発明者は、図2(b)のタイミング発生器50について検討した結果、以下の課題を認識するに至った。図2(b)のタイミング発生器50では、中間的な信号がマルチプレクサ(アナログスイッチ)54を通過する。

0011

各マルチプレクサ54は、常に2つの信号経路が選択されるが、選択される2つの信号経路の遅延量は完全に同一であることが求められる。言い換えれば、タイミング発生器50のタイミング制御線形性(すなわち実効的な時間分解能)は、マルチプレクサ54の遅延量のバラツキによって制約を受ける。

0012

加えて、パルス信号がマルチプレクサを通過すると、波形歪みが発生する。この波形歪みも、タイミング発生器50のタイミング制御の線形性を劣化させる要因となる。

0013

さらに、時間分解能を1ビット高めるごとに、位相補間器52およびマルチプレクサ54の組み合わせを1段追加する必要がある。これは時間分解能1ビットの向上と引き替えに、遅延量のバラツキが増大することを意味し、このトレードオフの関係により、時間分解能の向上が大きな制約を受ける。

0014

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高精度なタイミング発生器の提供にある。

課題を解決するための手段

0015

本発明のある態様は、タイミング発生器に関する。タイミング発生器は、第1基準タイミング信号および第2基準タイミング信号を受け、制御コードに応じたタイミングにエッジを有する出力タイミング信号を生成する。タイミング発生器は、M段(MはM≧2の整数)の遅延ステージを形成する複数の位相補間器と、制御コードにもとづいて、複数の位相補間器に設定すべきコードを生成するコードスクランブラと、を備える。第1段〜第(M−1)段の遅延ステージは、前記位相補間器のペアを含む。位相補間器は、第1入力ノード、第2入力ノード、出力ノードを有し、出力ノードに、第1入力ノードの信号と第2入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成される。第1段において、位相補間器の前記第1、第2入力ノードには、前記第1、第2基準タイミング信号がそれぞれ入力される。第i段(2≦i≦M)において、位相補間器の第1、第2入力ノードはそれぞれ、第(i−1)段の前記位相補間器のペアの一方、他方それぞれの出力ノードと接続される。コードスクランブラは、M段の遅延ステージの少なくともひとつにおいて、位相補間器のペアに設定する遅延量のペアをダイナミック入れ替え可能に構成される。

0016

この態様によると、2つのタイミング信号伝搬経路が、ダイナミックに入れ替えられる。これにより、同じステージをなす位相補間器のペアのばらつきは時間平均され、そのばらつきの影響を低減でき、高精度なタイミング生成が可能となる。

0017

第1基準タイミング信号と第2基準タイミング信号の順序スクランブル可能であってもよい。これにより初段の位相補間器のペアのばらつきの影響を低減できる。

0018

M=2であり、(i)第1基準タイミング信号が第2基準タイミング信号に先行し、1段目の位相補間器のペアの一方の遅延量が、他方の遅延量より小さい状態、(ii)第1基準タイミング信号が第2基準タイミング信号に後続し、1段目の位相補間器のペアの一方の遅延量が、他方の遅延量より小さい状態、(iii)第1基準タイミング信号が第2基準タイミング信号に先行し、1段目の位相補間器のペアの一方の遅延量が、他方の遅延量より大きい状態、(iv)第1基準タイミング信号が第2基準タイミング信号に後続し、1段目の位相補間器のペアの一方の遅延量が、他方の遅延量より大きい状態、がダイナミックに切りかえ可能であってもよい。

0019

M≧3であり、2×M個の状態が切りかえ可能であってもよい。

0020

位相補間器は、第1電圧が供給される第1ラインと、第2電圧が供給される第2ラインと、中間ラインと、一端が中間ラインと接続されるキャパシタと、第1入力ノードに入力される第1信号と第2入力ノードに入力される第2信号がともに第1レベルである期間、キャパシタの電圧を初期化する初期化回路と、コードに含まれる各ビットに対応し、中間ラインと第2ラインの間に並列に接続された複数の回路ユニットと、キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備えてもよい。各回路ユニットは、中間ラインと第2ラインの間に直列に設けられる抵抗および第1経路と、第1経路と並列に設けられる第2経路と、を含んでもよい。第1経路は、第1信号が第2レベルであり、かつコードの対応するビットが第1値であるときオンとなるよう構成され、第2経路は、第2信号が第2レベルであり、かつコードの対応するビットが第2値であるときオンとなるように構成されてもよい。

0021

コードはサーモメータコードであってもよい。コードスクランブラは、マークされるビットをスクランブルしてもよい。これにより位相補間器の内部の素子ばらつきは時間平均され、そのばらつきの影響を低減でき、さらにタイミング精度を高めることができる

0022

本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、遅延パルス発生器を備える。遅延パルス発生器は、セット信号を生成するセット信号発生器と、リセット信号を生成するリセット信号発生器と、セット信号に応じて第1レベル、リセット信号に応じて第2レベルに遷移するパルス信号を出力する出力回路と、を備えてもよい。セット信号発生器とリセット信号発生器の少なくとも一方は、タイミング発生器を含んでもよい。

0023

パルス信号は、パルス幅変調信号であってもよい。両側のエッジを変調する場合、セット信号発生器とリセット信号発生器の両方を、上述のタイミング発生器で構成してもよい。片側のエッジのみを変調する場合、セット信号発生器とリセット信号発生器の一方のみを、上述のタイミング発生器で構成し、他方は固定遅延回路で構成してもよい。

0024

半導体集積回路は、D級アンプコントローラ、DC/DCコンバータのコントローラ、LEDドライバのコントローラ、モータのコントローラであってもよい。

0025

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

0026

さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

発明の効果

0027

本発明のある態様によれば、高精度なタイミング発生器を提供できる。

図面の簡単な説明

0028

図1(a)〜(c)は、従来のタイミング発生器の回路図である。
図2(a)、(b)は、従来の位相補間器を用いたタイミング発生器の回路図である。
実施の形態に係るタイミング発生器のブロック図である。
位相補間器の基本動作を説明する図である。
図3のタイミング発生器の動作波形図である。
図3のタイミング発生器のパイプライン動作を説明する図である。
位相補間器PIの別の動作を説明する図である。
図8(a)〜(d)は、タイミング発生器のダイナミックパスマッチングを説明する図である。
第1の実施の形態に係る位相補間器の回路図である。
第1実施例に係る位相補間器の回路図である。
図11(a)〜(c)は、出力回路の構成例の回路図である。
出力回路の別の構成例の回路図である。
出力回路の別の構成例の回路図である。
位相補間器の動作波形図である。
図15(a)、(b)は、位相補間器の動作を説明する等価回路図である。
位相補間器の動作の制御コードの依存性を説明する図である。
第1の比較技術に係る位相補間器の簡略化された回路図である。
第2の比較技術に係る位相補間器の簡略化された回路図である。
第1実施例に係る位相補間器の回路図である。
第2実施例に係る位相補間器の回路図である。
図21(a)〜(c)は、第1〜第3実施例に係る位相補間器それぞれの動作波形図である。
図22(a)、(b)は、第1〜第3実施例に係る位相補間器それぞれの、入力コードと遅延量の関係を示す図である。
図23(a)は、第1〜第3実施例に係る位相補間器それぞれのDNLを示す図であり、図23(b)は、第1〜第3実施例に係る位相補間器それぞれのINLを示す図である。
第2の実施の形態に係る位相補間器の回路図である。
第4実施例に係る位相補間器の回路図である。
第5実施例に係る位相補間器の回路図である。
第3の実施の形態に係る位相補間器の回路図である。
第6実施例に係る位相補間器の回路図である。
図28の位相補間器の動作波形図である。
タイミング発生器を用いた遅延パルス発生器の回路図である。
デジタル制御のスイッチング電源のブロック図である。
モータ駆動システムのブロック図である。
図33(a)、(b)は、オーディオ回路のブロック図である。
発光装置のブロック図である。

実施例

0029

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0030

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0031

同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0032

図3は、実施の形態に係るタイミング発生器100のブロック図である。タイミング発生器100は、第1基準タイミング信号φa0および第2基準タイミング信号φb0を受け、制御コードDCNTに応じたタイミングにエッジを有する出力タイミング信号φOUTを生成する。2つの基準信号φa0とφb0の時間差は一定ΔT0である。

0033

タイミング発生器100は、M段(M≧2)の遅延ステージ110と、コードスクランブラ130と、を備える。第1〜第(M−1)段の遅延ステージ110_1〜110_(M−1)は、位相補間器PIのペア112,114を含む。最終段(第M段)の遅延ステージ110_Mは、1個の位相補間器112を含む。変形例において、最終段の遅延ステージ110_Mにも2個の位相補間器112,114を設け、一方の出力を不使用としてもよい。

0034

タイミング発生器100は、同じ構成を有する複数の位相補間器PIの組み合わせで構成される。位相補間器PIは、第1入力ノードI1、第2入力ノードI2、出力ノードOを有する。位相補間器PIは、出力ノードOに、第1入力ノードI1の信号(第1信号φaという)と第2入力ノードI2の信号(第2信号φbともいう)のうち早い方を、外部から設定された制御コード(コードという)に応じた時間Td、遅延した信号を発生可能に構成される。

0035

図4は、位相補間器PIの基本動作を説明する図である。時刻t0に入力ノードIN1の第1信号φaのエッジが発生し、時刻t0から所定時間ΔT経過後の時刻t1に、入力ノードIN2の第2信号φbのエッジが発生する。この位相補間器PIの階調数をN(N≧2)、時間分解能をΔtとするとき、入力される2つのタイミング信号φa、φbの時間差ΔTは、N×Δtである。位相補間器PIには、制御コード(コード)CODEが与えられる。位相補間器PIは、制御コードCODEの値を10進数でd(d=0,1,…,N−1)とするとき、dに対して線形に変化する遅延量を発生するデジタル−時間変換器(DTC:Digital to Time Converter)である。第1信号φaに対する出力信号φoの遅延量はTdは以下の式で与えられる。
Td=τ+d×Δt
τは所定のオフセット遅延量でありτ≧ΔTを満たす定数である。

0036

位相補間器PIの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。

0037

図3に戻る。第1段の遅延ステージ110_1の位相補間器のペア112,114の第1入力ノードI1には、第1基準タイミング信号φa0が入力され、それらの第2入力ノードI2には、第2基準タイミング信号φb0が入力される。2段目以降の遅延ステージ110_j(2≦j≦M)に関して、位相補間器112,114のペアの第1入力ノードI1は、前段の遅延ステージ110_(j−1)の位相補間器のペア112、114の一方112の出力ノードOと接続され、位相補間器112,114のペアの第2入力ノードI2は、前段の遅延ステージ110_(j−1)の位相補間器のペア112、114の他方114の出力ノードOと接続される。

0038

コードスクランブラ130は、制御コードDCNTにもとづいて、各遅延ステージ110_#(#=1,…,M)の位相補間器112,114それぞれに設定すべきコードDa#,Db#を生成する。コードDa#,Db#の値(10進数)をa#、b#と表記する。

0039

コードスクランブラ130は、i段目の遅延ステージ110_iに含まれる位相補間器112,114それぞれが生成するタイミング信号φai,φbiが所定の時間差ΔTiを有するように、コードDai,Dbiを生成する。コードの値ai,biの差分は一定であり、たとえば2つの値ai,biの差分を1とするとき、2つのタイミング信号φaiとφbiの時間差ΔTiは、そのステージの分解能Δtiと等しくなる。

0040

各ステージは、異なる階調数Nを有することができ、i番目のステージの階調数をNiと表す。このとき、
ΔTi=Δti+1×Ni+1
の関係が成り立つものとする。

0041

続いてタイミング発生器100全体の基本動作を説明する。図5は、図3のタイミング発生器100の動作波形図である。ここでは理解の容易化のために、ステージ数M=2、N1=N2=4とする。図5の例では、遅延ステージ110_1に設定されるコードDa1、Db1それぞれの値は、a1=1,b1=2である。遅延ステージ110_2に設定されるコードDa2値はa2=3である。

0042

時刻t0に、第1基準タイミング信号φa0が入力され、それからΔT0後の時刻t1に、第1基準タイミング信号φb0が入力される。

0043

1段目の遅延ステージ110_1の一方の位相補間器112の出力φa1のエッジは、時刻t0から遅延時間Td1経過後の時刻t2に発生する。
Td1=τ1+a1×Δt1
1段目の遅延ステージ110_1の他方の位相補間器114の出力φb1のエッジは、φa1の発生時刻t2からΔT1=Δt1経過後の時刻t3に発生する。

0044

2段目の遅延ステージ110_2の位相補間器112の出力φOUTのエッジは、時刻t2から、遅延時間Td2経過後の時刻t4に発生する。
Td2=τ2+a2×Δt2

0045

したがって時刻t0から時刻t4までのトータルの遅延時間Td(TOTAL)は、
Td(TOTAL)=τ1+a1×Δt1+τ2+a2×Δt2
となる。τ1,τ2はステージごとの固有の遅延である。

0046

任意のM段(M≧2)の遅延ステージ110を備えるタイミング発生器100に一般化すると、第1基準タイミング信号φa0に対する出力信号φOUTの遅延量は、以下の式で表される。
Td(TOTAL)=Σi=1:M(τi+Δti×ai)

0047

図6は、図3のタイミング発生器のパイプライン動作を説明する図である。Liは、i番目のステージの分解能を表しており、Ni=2Liの関係が成り立つ。ステージが進む毎に、前のステージの2つの出力φa,φbの時間差ΔTが、1/2Li倍となり、時間分解能が高くなっていく。

0048

以上がタイミング発生器100の動作である。このタイミング発生器100によれば、ステージの段数Mを増やすにしたがい、また各ステージの分解能Niを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器100の階調数は、N1×N2×・・・×NMとなる。ステージ数をN,分解能をN1=N2=・・・=NM=Nとすれば、NM階調での位相制御が可能となり、時間分解能はΔT0/NMとなる。たとえばN=16、M=2の場合、256階調(8ビット相当)の制御が可能である。

0049

タイミング発生器100は、以下のような利点を有する。
第1に、タイミング発生器100は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、2つの基準信号φa0,φb0の時間差ΔT0が大きい場合には、ステージ数Mを増やす、および/または、各ステージの階調数Nを増やすことにより、時間分解能を高くすることができる。

0050

第2に、タイミング発生器100は回路面積が小さく、また消費電力も小さいという利点を有する。具体的には図2(a)のタイミング発生器40との対比において、同じ時間分解能を得るために必要な位相補間器PIの個数を大幅に減らすことができる。また図2(b)のタイミング発生器50も含めた対比においては、ステージごとの分解能Nを高めることで、同じ時間分解能を得るために必要なステージ数を減らすことができる。

0051

加えてタイミング発生器100ではすべての位相補間器PIが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。

0052

さらに消費電力に関連して、タイミング発生器100は、2つの基準信号φa0,φb0が変化したときだけ動作するため、無駄な消費電力が発生しない。

0053

第3に、タイミング発生器100は、信号経路上にアナログスイッチ(マルチプレクサ)が不要であり、かつ各ステージの分解能Niとステージ数Mの両方を、設計パラメータとすることができる。上述したように、図2(b)のタイミング発生器50は、信号経路上のマルチプレクサ(スイッチ)52によって、時間分解能が低下し、あるいは制約を受ける。また、図2(b)のタイミング発生器50では、必要な時間分解能に応じてステージ数を増やさなければならない。ステージ数が増加すると、遅延量のバラツキを大きく受けることになり、タイミング制御の線形性が劣化し、実効的な時間分解能が低下する。これに対してタイミング発生器100では、信号経路を切りかえる必要がなく、マルチプレクサが不要であり、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ps以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器100を、数十ps〜サブnsの時間分解能が要求されるアプリケーションに用いてもよい。

0054

第4に、タイミング発生器100はフィードバックループを有しないため、起動が高速であるという利点がある。

0055

<ダイナミックパスマッチング>
続いて、タイミング発生器100における信号経路のスクランブル(以下、ダイナミックパスマッチングと称する)について説明する。

0056

位相補間器PIは、第1入力ノードI1の第1信号φaが、第2入力ノードI2の第2信号φbに先行する場合のみでなく、第1信号φaが第2信号φbに後続する場合にも動作可能である。図7は、位相補間器PIの別の動作を説明する図である。時刻t0に入力ノードIN2の第2信号φbのエッジが発生し、時刻t0から所定時間ΔT経過後の時刻t1に、入力ノードIN1の第1信号φaのエッジが発生する。出力信号φOは先行する第2信号φbを基準として生成され、第2信号φbに対する出力信号φoの遅延量はTdは以下の式で与えられる。
Td=τ+d×Δt
したがって位相補間器PIは、第1信号φa、第2信号φbのうち、早く変化する一方から、遅延量Td遅延した信号φOを生成するものと把握できる。

0057

タイミング発生器100に入力される2つの基準タイミング信号φa0、φb0の順序は、接続される位相補間器112,114が対称配線接続および回路構成であるため、入れ替え可能となっている。

0058

図8(a)〜(d)は、タイミング発生器100のダイナミックパスマッチングを説明する図である。ここでは、M=2のタイミング発生器100を考える。このタイミング発生器100には、同じ遅延量を生成する状態が4つ存在する。図8(a)~(d)は、第1状態(i)〜第4状態(iv)を示す。以下、位相補間器112を第1位相補間器、位相補間器114を第2位相補間器と称して区別する。

0059

コードスクランブラ130は、各ステージにおいて、2個の位相補間器112,114が生成する遅延量を入れ替え可能となっており、具体的には、コードDaiとDbiの値を入れ替え可能である。

0060

(i)第1状態
第1基準タイミング信号φa0が第2基準タイミング信号φb0に先行する。コードスクランブラ130は、第1位相補間器112_1の遅延量を、第2位相補間器114_1の遅延量より小さく設定し、φa1を先行させる。
(ii)第2状態
第1基準タイミング信号φa0が第2基準タイミング信号φb0に後続する。コードスクランブラ130は、第1位相補間器112_1の遅延量を、第2位相補間器114_1の遅延量より小さく設定し、φa1を先行させる。
(iii)第3状態
第1基準タイミング信号φa0が第2基準タイミング信号φb0に先行する。コードスクランブラ130は、第1位相補間器112_1の遅延量を、第2位相補間器114_1の遅延量より大きく設定し、φb1を先行させる。
(iv)第4状態
第1基準タイミング信号φa0が第2基準タイミング信号φabに後続する。コードスクランブラ130は、第1位相補間器112_1の遅延量を、第2位相補間器114_1の遅延量より大きく設定し、φb1を先行させる。

0061

タイミング発生器100は、この4つの状態を、φOUTの生成ごとに、所定の順序で、あるいはランダムに、切りかえる。各遅延ステージ110の入力あるいは出力における2つのタイミング信号の伝搬経路がダイナミックに入れ替えることにより、同じステージの第1位相補間器112、第2位相補間器114のばらつきは時間平均され、そのばらつきの影響を低減でき、高精度なタイミングを生成できる。

0062

M段のタイミング発生器100に一般化すると、2×M個の状態をダイナミックに切りかえることができる。

0063

なお、基準タイミング信号φa0,φb0の関係は固定しておき、遅延ステージ110_1〜110_(M−1)に与えるコードのみをスクランブルしてもよい。この場合、2×(M−1)個の状態が切りかえられる。あるいはコードの入れ替え(すなわち遅延量の逆転)は、すべて必ずしもすべてのステージにおいて行う必要はなく、一部のステージのみで行ってもよい。

0064

<位相補間器PI>
位相補間器PIの構成は特に限定されず、たとえば、特許文献1〜9に記載されているような公知の位相補間器を用いることができる。しかしながら、タイミング発生器100のさらに高い線形性を実現するために、以下に説明する位相補間器PIを用いることができる。

0065

(第1の実施の形態)
図9は、第1の実施の形態に係る位相補間器700の回路図である。位相補間器700は、第1入力ノードIN1、第2入力ノードIN2および出力ノードOUTを有する。2つの入力ノードIN1,IN2には、第1タイミングφAにエッジを有する第1信号S1と、第2タイミングφBにエッジを有する第2信号S2が入力される。位相補間器700は、入力コードDCNTに応じたタイミングφOUTにエッジを有する出力信号SOUTを生成し、出力ノードOUTから出力する。

0066

初めに、第1タイミングφAは、第2タイミングφBに先行する場合を説明する。2つのタイミングの時間差をTPとする。この時間差TPを基準時間TPとも称する。また、この実施の形態ではタイミング(位相)を規定するエッジは、ポジエッジ立ち上がりエッジリーディングエッジ)とする。

0067

位相補間器700は、第1ライン702、第2ライン704、中間ライン706、キャパシタC1、初期化回路710、複数の回路ユニット720_1〜720_N、出力回路730および入力バッファ740を備える。回路ユニット720の個数Nは、位相補間器700の階調数(時間分解能)、言い換えれば入力コードDCNTの階調数に対応しており、入力コードDCNTをサーモメータコードで表記したときのビット数と等しい。この入力コードは、コードスクランブラ130が生成するコードである。

0068

第1ライン702には第1電圧が、第2ライン704には第2電圧が供給されている。本実施の形態において第1電圧は電源電圧DD、第2電圧は接地電圧SS(VGND)であり、したがって第1ライン702は電源ライン、第2ライン704は接地ラインとなる。

0069

キャパシタC1の一端は中間ライン706と接続され、他端は接地されてその電位が固定されている。

0070

初期化回路710は、第1ライン702と中間ライン706の間に設けられ、第1信号S1と第2信号S2が両方とも第1レベル(ローレベル)である期間、キャパシタC1の電圧(キャパシタ電圧VC1という)を初期化する。ここでは初期化電圧は、第1ライン702の電源電圧VDDである。

0071

複数の回路ユニット720_1〜720_Nは、中間ライン706と第2ライン704の間に並列に接続される。複数の回路ユニット720_1〜720_Nは、キャパシタC1の電荷放電する機能を有する。

0072

出力回路730は、キャパシタ電圧VC1が所定のしきい値VTHとクロスするとレベルが変化する出力信号SOUTを生成する。キャパシタ電圧VC1と所定のしきい値VTHがクロスするタイミングが出力タイミングφOUTであり、出力信号SOUTは出力タイミングφOUTにエッジを有する。その限りでないが、たとえば出力回路730は、たとえばCMOSインバータあるいはバッファ、電圧コンパレータダイナミックラッチ回路レベルシフト回路など、電圧信号を2値化する電圧比較手段で構成できる。

0073

複数の回路ユニット720_1〜720_Nは同様に構成される。各回路ユニット720は、抵抗Rg、第1経路724、第2経路726を含む。

0074

抵抗Rgの一端は、第2ライン704と接続される。第1経路724は、抵抗Rgの他端と中間ライン706の間に設けられる。第1経路724は、第1信号S1が第2レベル(ハイ)であり、かつ入力コードDCNTの対応するビットsel[0:N−1]が第1値(ここでは1とする)であるときオンとなる。

0075

また第2経路726は、抵抗Rgの他端と中間ライン706の間に、第1経路724と並列に設けられる。第2経路726は、第2信号S2が第2レベル(ハイ)であり、かつ入力コードDCNTの対応するビットselが第2値(ここでは0とする)であるときオンとなる。

0076

第1信号S1のエッジが、第2信号S2のエッジに後続する場合、すべてのビットsel[0:N−1]を反転させた入力コードDCNTを与えればよい。この反転は、コードスクランブラ130において行うことができる。

0077

以上が位相補間器700の基本構成である。
この位相補間器700は、回路構成がシンプルであり、電流源を有しないため、低電圧で動作可能である。また、詳しくは後述するように、プロセスばらつき電源電圧変動温度変動の影響を受けにくく、また高速で起動させることができる。

0078

また抵抗Rgのばらつきは、第1信号S1および第2信号S2のエッジのタイミングφA,φBの相対時間差内に圧縮されて現れるため、その影響は実質的に無視できる。これにより、抵抗Rgを高精度にトリミングするなどの処理が不要となる。

0079

抵抗Rgのばらつきは、第1信号S1および第2信号S2のエッジのタイミングφA,φBの相対時間差内に圧縮されて現れるため、その影響は実質的に無視できる。これにより、抵抗Rgを高精度にトリミングするなどの処理が不要となる。

0080

(第1実施例)
図10は、第1実施例に係る位相補間器700Aの回路図である。初期化回路710は、PMOSトランジスタである初期化トランジスタMP1と、論理ゲート712を含む。論理ゲート712は、第1信号S1と第2信号S2の論理和に応じた信号を、初期化トランジスタMP1のゲートに出力する。この例では論理ゲート712はORゲートであり、第1信号S1と第2信号S2が両方ローレベルの期間、初期化トランジスタMP1がオンとなり、キャパシタ電圧VC1がVDDに初期化される。

0081

第1経路724は、直列に接続された第1スイッチSWA1〜第3スイッチSWA3を含む。同様に第2経路726は、直列に接続された第1スイッチSWB1〜第3スイッチSWB3を含む。

0082

第1スイッチSWA1,SWB1はNMOSトランジスタであり、それぞれのゲートには、第1信号S1,S2が入力される。第1経路724の第1スイッチSWA1は、第1信号S1が第2レベル(ハイ)の期間にオンとなり、第2経路726の第1スイッチSWB1は、第2信号S2が第2レベル(ハイ)の期間にオンとなる。入力バッファ740は、第1信号S1、第2信号S2に応じて複数の回路ユニット720に含まれる複数の第1スイッチSWA1,SWB1を駆動する。なお、第1信号S1および第2信号S2を生成する回路の出力インピーダンスが十分に低い場合(駆動能力が高い場合)、入力バッファ740は省略してもよい。

0083

第1経路724の第2スイッチSWA2と第3スイッチSWA3のペアは、第2経路726の第2スイッチSWB2と第3スイッチSWB3のペアと相補的にオン(オフ)する。第2スイッチおよび第3スイッチSWA2,SWA2,SWB2,SWB2は、第1スイッチSWA1,SWB1と同型トランジスタ(すなわちNMOSトランジスタ)を用いればよい。

0084

位相補間器700に入力される入力コードDCNTはNビットのサーモメータコードとすることができ、サーモメータコードは、N個のビットsel[0]〜sel[N−1]を含む。各ビットselは、複数の回路ユニット720のうち対応するひとつに供給される。各回路ユニット720_i(1≦i≦N)において、第1経路724の第2スイッチSWA2と第3スイッチSWA3のペアは、対応するビットsel[i−1]に応じて制御され、第2経路726の第2スイッチSWB2と第3スイッチSWB3のペアは、対応するビットsel[i−1]の反転信号#sel[i−1]に応じて制御される。反転信号#selは、インバータ722によって生成することができる。

0085

複数の回路ユニット720_1〜720_Nに関して、第1経路724(もしくは第2経路726)が導通状態であるときに、その経路のインピーダンスは等しいものとし、そのインピーダンスをRとする。第1経路724のインピーダンスRは、抵抗Rgの抵抗値と、複数のスイッチSWA1〜SWA3のオン抵抗の合計であり、第2経路726のインピーダンスRは、抵抗Rgの抵抗値と、複数のスイッチSWB1〜SWB3のオン抵抗の合計である。

0086

図11(a)〜(c)は、出力回路730の構成例の回路図である。図11(a)の出力回路730は、CMOSインバータである。図11(b)の出力回路730は、差動アンプを用いた電圧コンパレータである。図11(c)の出力回路730は、レベルシフト回路を利用して構成される。

0087

図12は、出力回路730の構成例の回路図である。図12の出力回路730は、ダイナミックラッチ回路を利用して構成される。キャパシタ電圧VC1は、ダイナミックラッチ回路のイネーブル端子ラッチ端子、クロック入力)に入力される。この出力回路730にはさらにリセット信号RST(反転論理)が入力されており、電圧比較動作前に初期化可能に構成される。初期化された状態では出力SOUTはハイである。キャパシタ電圧VC1がしきい値VTHとクロスすると、ダイナミックラッチ回路が活性化し、VDDとVGNDの電圧比較が行われ、出力SOUTがローレベルに遷移する。

0088

出力回路730は、位相補間器700の後段の回路と一体に形成されてもよい。たとえば位相補間器700の後段に、差動フリップフロップが配置される場合、出力回路730は差動フリップフロップに内蔵することができる。図13は、出力回路730が組み込まれた差動フリップフロップの回路図である。図13の出力回路730の構成は図12のダイナミックラッチ回路と同様である。

0089

以上が位相補間器700Aの構成である。続いて位相補間器700Aの動作を説明する。
図14は、位相補間器700Aの動作波形図である。ここではN=4を例とする。時刻t0より前において、第1信号S1、第2信号S2はともにローレベルであり、したがってキャパシタ電圧VC1は初期値である電源電圧VDDに初期化されている。第1信号S1、第2信号S2がローレベルであるから、第1スイッチSWA1、SWB1はともにオフであり、第1経路724、第2経路726は遮断状態であり、キャパシタC1に電荷が保持される。

0090

図15(a)、(b)は、位相補間器700の動作を説明する等価回路図である。図15(a)は、第1信号S1がハイレベル、第2信号S2がローレベルの状態、すなわち図14の時刻t0〜t1を表す。また図15(b)は、第1信号S1および第2信号S2が両方ハイレベルの状態、すなわち図14の時刻t1以降を表す。キャパシタ電圧VC1がしきい値電圧VTHとクロスすると、出力信号SOUTが遷移する。

0091

位相補間器700に入力されるサーモメータコードsel[N−1:0]のうち、値が1(マークという)であるビットの個数をK(0≦K≦N−1)とする。値Kは、図2におけるコードDa、Dbの値a,bに対応する。

0092

図15(a)の状態では、キャパシタC1は、K個の抵抗Rの並列接続回路721aによって放電される。並列接続回路721aの抵抗は、R/Kであり、時定数はC R/Kである。したがって図14の時刻t1におけるキャパシタ電圧VC1(t1)は、式(1)で表される。
VC1(t1)=VDD・exp(−TP/(C R/K)) …(1)

0093

図15(b)の状態では、制御コードDCNTの値(すなわちK)に依存せず、キャパシタC1は、N個すべての抵抗Rの並列接続回路721bによって放電される。並列接続回路721bの抵抗はR/Nであり、時定数はC R/Nである。

0094

式(1)の電圧VC1(t1)を初期値として、電圧VC1がしきい値電圧VTHに低下するのに要する時間τは、式(2)で表される。
τ=C R/N ln(VC1(t1)/VTH) …(2)

0095

式(1)を式(2)に代入すると、式(3)を得る。
τ=C R/N ln(VDD・exp(−TP/(C R/K))/VTH)
=C R/N {ln(VDD/VTH)−TP/(C R/K))}
=C R/N ln(VDD/VTH)−TP K/N (3)

0096

したがって、時刻t0から時刻t3までの遅延時間TDELAYは、式(4)で表される。
TDELAY=TP+τ
=C R/N ln(VDD/VTH)+TP (N−K)/N (4)

0097

式(4)の右辺第1項は制御コードに依存しない定数(オフセット遅延)である。したがって実施の形態に係る位相補間器700によれば、基準時間TP/Nを時間分解能(単位遅延幅)として、出力信号SOUTの位相φOUTを制御することができる。

0098

定電流源でキャパシタを放電(あるいは充電)すると、キャパシタ電圧は直線的に変化する。一方、抵抗でキャパシタを放電(あるいは充電)すると、キャパシタ電圧はCR時定数でCR時定数で決まる指数関数にしたがって非直線的に変化する。したがって、直感的には、抵抗を用いると、定電流源を用いる場合に比べて精度が劣化するように思われる。しかしながら、式(4)は、遅延時間を単位遅延幅TP/N刻みで正確に制御可能であることを数学的に示しており、抵抗を用いることのデメリットは存在しない。抵抗を用いることのメリットについては後述する。

0099

この位相補間器700により正確な位相遅延を発生させるためには、(N−K)=1であるときの遅延時間TDELAYが、基準時間TPより大きくなければならない。そうすると、基準時間TPは、以下の範囲で用いることができる。
TP<C R ln(VDD/VTH)/(N−1)

0100

なお、初期化されたキャパシタC1を、N個すべての回路ユニット720で放電したときに、放電開始から基準時間TPの経過後に、キャパシタ電圧VC1がしきい値電圧VTHとクロスするように、インピーダンスRおよびキャパシタCを定めてもよい。言い換えれば、以下の関係式が成り立つように、RとCを定めてもよい。
TP=C R/N ln(VDD/VTH) …(5)

0101

式(5)を式(4)に代入すると、式(6)を得る。
TDELAY=TP+TP/N×(N−K) …(6)
を得る。つまりK=Nの場合に、出力信号SOUTの位相を、第2信号S2の位相と一致させることができる。

0102

図16は、位相補間器700の動作の制御コードの依存性を説明する図である。ここでは理解の容易化のためキャパシタ電圧VC1の電圧変化を直線で表す。また式(5)を満たすように回路が設計されているものとする。図16には、制御コードsel[3:0]=[1111]〜[0000]それぞれの波形が示される。なお、制御コードはサーモメータコードであり、1の個数のみに意味があり、ビットの順序に本質的な意味はないことに留意されたい。図16から明らかなように、出力信号SOUTの位相φOUTを、制御コードsel[3:0]に応じて制御することができる。

0103

以上が位相補間器700Aの動作である。続いて位相補間器700Aの利点を説明する。位相補間器700の利点は、いくつかの比較技術との対比によって明確となる。

0104

(第1の比較技術)
図17は、第1の比較技術に係る位相補間器700Rの簡略化された回路図である。なお、比較技術を公知技術と認定してはならない。位相補間器700Rの回路ユニット720Rは、回路ユニット720の抵抗Rgに代えて、電流源CSが設けられる。この位相補間器700Rでは、電流源CSの両端間電圧ΔVを、飽和電圧VSATより大きく維持しなければならない。そのため、電源電圧VDDを小さくすることができず、また消費電力が大きくなってしまう。

0105

これに対して実施の形態に係る位相補間器700では、電流源CSが存在しないため、電源電圧VDDを低くすることができ、消費電力を下げることができる。たとえば、0.18μm〜28nmのプロセス世代では、MOSトランジスタのしきい値は、Vth=0.25〜0.7V、オーバードライバ電圧はVod=0.15〜0.2V程度である。したがって、実施の形態に係る位相補間器700では、VDD=1V以下での動作が可能であり、製作したサンプルでは、0.6V以下での動作も可能であった。

0106

また比較技術のように電流源CSを用いると、電流源CSをバイアスするためのバイアス回路750が必要となるため、回路面積の点でも有利である。また、バイアス電圧ノイズの影響を考慮する必要がないため、レイアウトが容易となる。

0107

さらに比較技術では、ICの電源投入後、バイアス回路750が起動して初めて、位相補間器700Rが動作可能となる。

0108

これに対して実施の形態に係る位相補間器700では、ICの電源投入後、直ちに動作可能となる。

0109

(第2の比較技術)
図18は、第2の比較技術に係る位相補間器700Sの簡略化された回路図である。位相補間器700Sの回路ユニット720Sは、図17の位相補間器700Rから電流源CSを省略した構成である。この比較技術では、第1経路724のインピーダンスRは、第1スイッチSWA1およびスイッチSWA2のオン抵抗の合計で規定され、第2経路726のインピーダンスRは、第1スイッチSWB1およびスイッチSWB2のオン抵抗の合計で規定される。

0110

位相補間器700Sの消費電力を下げるためには、インピーダンスRを高くして、放電電流を小さくすることが望ましい。しかしながら位相補間器700Sにおいて、スイッチSWA1、SWA2(SWB1,SWB2)のオン抵抗を大きくするためには、MOSトランジスタのゲート長Lを長くしなければならない。ゲート長Lが長くなると、MOSトランジスタのゲート容量が増大するため、ゲート電圧スルーレートが低下し、スイッチング損失が増大する。また、スイッチをターンオン、あるいはターンオフさせるために必要なゲート駆動電流も増大する。このため図18の位相補間器700Sでは、消費電力の低下に限界がある。

0111

一方、MOSトランジスタのチャネル幅Wにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Wを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Wの最小幅には、プロセス製造上の限界がある。そのため、MOSFETパラメータW/Lのみによる充放電電流の設計手法では、低消費電力高性能両立することは難しい。

0112

これに対して位相補間器700(700A、あるいは後出の700B,700C)によれば、抵抗Rgの抵抗値を大きくすれば、SWA1〜SWA3,SWB1〜SWB3のゲート長Lを長くする必要がないため、スイッチング損失を低減でき、またゲート駆動電流を低減でき、チャネル幅Wを小さくする必要がないため、バラツキの増加およびそれに伴う性能の低下を抑制できる。

0113

図3に戻る。位相補間器PIを位相補間器700Aで構成すると、コードDa,Dbはサーモメータコードとなる。コードスクランブラ130は、コードDa、Dbのマークするビットを、循環的あるいはランダムに変化させてもよい(DEM:Dynamic Element Matching)。DEM処理により、複数の回路ユニット720_1〜720_Nのばらつきの影響を低減できる。DEM処理は、上述のダイナミックパスマッチング処理と併用することができる。DEM処理の方法は特に限定されないが、たとえばDWA(Data Weighted Averaging)法を用いてもよい。

0114

(第2実施例)
図19は、第2実施例に係る位相補間器700Bの回路図である。この実施例では、図2の回路ユニット720から、中間ライン706側の第3スイッチSWA3,SWB3が省略されている。その他の構成は、位相補間器700Aと同様である。第2実施例によっても、制御コードに応じた位相を有する出力信号SOUTを生成できる。また第1実施例に関連して説明したのと同様の利点を有する。

0115

(第3実施例)
図20は、第3実施例に係る位相補間器700Cの回路図である。この実施例では、図2の回路ユニット720から、抵抗Rg側の第2スイッチSWA2,SWB2が省略されている。その他の構成は、位相補間器700Aと同様である。第3実施例によっても、制御コードに応じた位相を有する出力信号SOUTを生成できる。また第1実施例に関連して説明したのと同様の利点を有する。

0116

比較評価
続いて、第1〜第3実施例に係る位相補間器700A,700B,700Cの特性を比較する。

0117

図21(a)〜(c)は、第1〜第3実施例に係る位相補間器700A〜700Cそれぞれの動作波形図である。図21(a)〜(c)はシミュレーション結果であり、VDD=1.5V、N=16である。図21(a)〜(c)を対比すると、第1信号S1、第2信号S2が遷移するタイミングにおけるキャパシタ電圧VC1の振る舞いが異なっている。

0118

図22(a)、(b)は、第1〜第3実施例に係る位相補間器700A〜700Cそれぞれの、入力コードと遅延量の関係を示す図である。図22(b)は、入力コードがゼロであるときの遅延量がゼロになるようにオフセットした相対遅延時間を示す。

0119

図23(a)は、第1〜第3実施例に係る位相補間器700A〜700CそれぞれのDNLを示す図であり、図23(b)は、第1〜第3実施例に係る位相補間器700A〜700CそれぞれのINLを示す図である。

0120

シミュレーション結果について説明する。
・第1実施例
より詳しくは、第1実施例700Aに関連する図21(a)を参照すると、図16に示すような最も理想に近い波形で動作する。第1経路724側に着目すると、第1スイッチSWA1の両側にスイッチSWA2,SWA3が設けたことにより、第1スイッチSWA1におけるクロックフィードスルーおよびチャージインジェクションが抑制されていることに起因する。

0121

すなわち、第1信号S1が入力される第1スイッチSWA1の上下のスイッチSWA2,SWA3をオフできるため、第1スイッチSWA1のクロックフィードスルー、チャージインジェクションによる中間ライン706への不要な、あるいは好ましくないチャージが抑制され、不要な電圧変動が抑制される。

0122

さらに上下のスイッチSWA2,SWA3をオフできるため、SWA1とSWA2間のノード、SWA1とSWA3の間のノードに対する不要な、あるいは好ましくないチャージが抑制され、これにより中間ライン706の電圧VC1への不要な影響が取り除かれている。第2経路726側についても同様である。

0123

第1実施例では、上述のように、上側、下側両方に対するチャージインジェクション、クロックフィードスルーの影響が抑制されているため、図23(a)、(b)に示すように、INL,DNLともに、ゼロに近いきわめて良好な特性を示している。

0124

・第2実施例
第2実施例700Bに関連する図21(b)を参照すると、上側のスイッチSWA3が無いため、第1スイッチSWA1のクロックフィードスルー、チャージインジェクションにより、中間ライン706への不要なチャージが発生し、キャパシタ電圧VC1が変動する(作用1)。

0125

さらに上側のスイッチSWA3が無いため、第1スイッチSWA1がターンオンしたときに、SWA1とSWA2間のノードに対する不要な、あるいは好ましくないチャージが発生し、中間ライン706の電荷から不要なディスチャージを発生させる(作用2)。

0126

図23(a)を参照すると、DNLの初めのコードでズレが大きく、少しずつ減少し、理想に近づくが、最終的に理想と交わることはなく、中間のコード(6から7)を境界として、DNLが増加する。これは、作用1と作用2は互いに相殺しあうが、作用1の方がわずかに大きい影響をもつためであり、わずかに遅延が大きくなり、結果としてDNLが増加する。DNLが理想より大きいため、図23(b)に示すようにINLは単調増加を示す。

0127

・第3実施例
第3実施例700Cに関連する図21(c)では、上側のスイッチSWA3が存在するため、第1スイッチSWA1から中間ライン706へのクロックフィードスルー、チャージインジェクションは抑制されている。

0128

一方、下側のスイッチSWA2が無いため、第1スイッチSWA1がターンオンしたときに、SWA1とSWA3の間のノードの余分なチャージが発生する。このチャージによって、抵抗Rgの上側ノードの電圧が下がり、第1スイッチSWA1のゲートソース間電圧Vgsが大きくなり、オン抵抗が小さくなり、中間ライン706の放電が早まってしまう。

0129

図23(a)を参照すると、第3実施例ではDNLのズレがマイナス側に大きくなる。これは、第2実施例とは異なり、ディスチャージの影響が大きいことに起因する。そのため図23(b)に示すようにINLも大きく減少していく。

0130

これらの比較結果から、第1、第2、第3実施例の順で、すぐれた特性を示す。したがって、回路素子数が大きくて構わない場合には、第1実施例を採用するとよい。一方、特性を妥協できる場合には、第2実施例を採用することで回路面積を小さくできる。第3実施例を積極的に採用すべき理由は見当たらないが、要求される性能によっては、第3実施例であっても十分に有用である。

0131

(第2の実施の形態)
図24は、第2の実施の形態に係る位相補間器700Cの回路図である。この位相補間器700Cは、第1の実施の形態に係る位相補間器700(図1)と抵抗Rgの配置が異なっている。すなわち第1の実施の形態では、抵抗Rgが第1経路724よりも第2ライン704側に設けられていたのに対して、第2の実施の形態に係る位相補間器700Cでは、抵抗Rgが第1経路724よりも中間ライン706側に設けられている。この位相補間器700Cによっても、第1の実施の形態と同じ効果を得ることができる。

0132

(第4実施例)
続いて、第2の実施の形態に係る位相補間器700Cの具体的な構成例を説明する。図25は、第4実施例に係る位相補間器700Dの回路図である。位相補間器700Dにおいて、第1経路724、第2経路726の構成は、図2のそれらと同様である。これにより、クロックフィードスルーおよびチャージインジェクションの影響を抑制でき、DNL(微分非直線性誤差)、INL(積分非直線性誤差)を小さくできる。

0133

(第5実施例)
図26は、第5実施例に係る位相補間器700Eの回路図である。位相補間器700Eでは、第1経路724から、第2ライン704側のスイッチSWA2が省略され、また第2経路726からも、第2ライン704側のスイッチSWB2が省略されている。

0134

第5実施例では、第1スイッチSWA1と抵抗Rgの間には第3スイッチSWA3が設けられ、第1スイッチSWB1と抵抗Rgの間には、第3スイッチSWB3が設けられる。したがって第3スイッチSWA3,SWB3によって、抵抗側に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制できる。

0135

一方、第2ライン704が接地ライン(あるいは電源ライン)の場合、そのインピーダンスは十分に低いため、第1スイッチSWA1、第1スイッチSWB1のソース側へのチャージインジェクション、クロックフィードスルーが発生しても、第2ライン704の電位の変動は無視できる。したがって第2スイッチSWA2、第2スイッチSWB2を省略したとしても、第4実施例と遜色の無いDNL,INLを実現できる。第5実施例は、トランジスタの個数を減らすことができるため、回路面積を小さくできる。

0136

(第3の実施の形態)
図27は、第3の実施の形態に係る位相補間器700Fの回路図である。第1、第2の実施の形態では、第1信号S1、第2信号S2のポジエッジの位相に着目したが、第3の実施の形態では、ネガエッジ立ち下がりエッジトレーリングエッジ)をトリガとして動作する。位相補間器700Fは、図1の位相補間器700を天地反転した構成を有する。

0137

(第6実施例)
図28は、第6実施例に係る位相補間器700Gの回路図である。回路ユニット720において、第1経路724、第2経路726はそれぞれ、第1実施例と同様に、3個のスイッチSWA1〜SWA3,SWB1〜SWB3を含む。各スイッチはPMOSトランジスタである。

0138

初期化回路710は、NMOSトランジスタである初期化トランジスタMN1と、論理ゲート712を含む。この実施例では、論理ゲート712はAND(論理積)ゲートである。

0139

図29は、図28の位相補間器700Gの動作波形図である。図27図29を参照して説明したように、ネガエッジをトリガとする位相補間器700も構成できる。また図28の位相補間器700GからスイッチSWA3,SWB3を省略してもよい。あるいは図28の位相補間器700GからスイッチSWA2,SWB2を省略してもよい。

0140

以上、位相補間器に関して、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

0141

第2の実施の形態(図24図26)に関しても、天地反転してPチャンネルNチャンネルを入れ替えた構成も本発明の一態様として有効である。

0142

第1経路724の上側、下側の両方に抵抗Rgを挿入し、第1経路724と並列に第2経路726を接続してもよい。

0143

制御コードDCNTがMビットのバイナリコードとして与えられる場合、制御コードDCNTを複数のビットsel[0]〜sel[N−1]に展開すればよい。これには、バイナリコードをサーモメータコードに変換するデコーダを用いてもよいが、簡易には以下の処理を行ってもよい。たとえばM=3の場合、N=2M=8階調の制御が可能である。この場合、バイナリのMSB(Most Significant Bit)を、sel[0]〜sel[3]とし、バイナリの2ビット目を、sel[4]〜sel[5]とし、バイナリのLSB(Least Significant Bit)を、sel[6]としてもよい。

0144

<用途>
続いて、タイミング発生器100の用途を説明する。図30は、タイミング発生器100を用いた遅延パルス発生器200の回路図である。遅延パルス発生器200は、セット信号発生器210、リセット信号発生器220、出力回路230、基準信号発生器240を備える。セット信号発生器210、リセット信号発生器220の少なくとも一方は、図3のタイミング発生器100を備える。

0145

基準信号発生器240は、所定の周波数を有する基準タイミング信号φa0,φb0を生成し、セット信号発生器210およびリセット信号発生器220に供給する。セット信号発生器210は、制御コードDCNT_SETに対応するタイミングt1にエッジを有するセット信号SSETを生成する。リセット信号発生器220は、制御コードDCNT_RESETに対応するタイミングt2にエッジを有するリセット信号SRESETを生成する。出力回路230はセット信号SSETに応答して第1レベル(たとえばハイ)、リセット信号SRESETに応答して第2レベル(たとえばロー)に遷移するパルス信号SOUTを生成する。出力回路230の構成は限定されず、フリップフロップやラッチで構成することができる。

0146

この遅延パルス発生器200は、制御コードDCNT_SET,DCNT_RESETに応じて、パルス信号SOUTのエッジを任意のタイミングt1,t2に設定できる。遅延パルス発生器200は、たとえばデジタルパルス幅変調器DPMW)として利用できる。

0147

デジタルパルス幅変調器として利用する場合には、パルス信号SOUTの周期は一定であるから、制御コードDCNT_SET,DCNT_RESETの一方の値(すなわちパルス信号SOUTのポジエッジ(立ち上がりエッジ、リーディングエッジ)とネガエッジ(立ち下がりエッジ、トレーリングエッジ)の一方のタイミング)を固定し、他方を可変とすることで、パルス幅ハイ区間またはロー区間の長さ)を変化させることができる。

0148

あるいは、パルス信号SOUTのポジエッジのタイミングを固定する場合、リセット信号発生器220のみをタイミング発生器100を用いて構成し、セット信号発生器210は遅延回路で構成してもよい。反対にパルス信号SOUTのネガエッジのタイミングを固定する場合、セット信号発生器210のみをタイミング発生器100を用いて構成し、リセット信号発生器220は遅延回路で構成してもよい。

0149

続いて、遅延パルス発生器200の用途を説明する。遅延パルス発生器200は、デジタルのさまざまなコントローラIC(IntegratedCircuit)に用いることができる。

0150

図31は、デジタル制御のスイッチング電源550のブロック図である。スイッチング電源550は、コントローラ560に加えて、周辺回路552を備える。図31には降圧(Buck)コンバータを示すが、周辺回路552のトポロジーはそれに限定されず、昇圧コンバータ昇降圧コンバータフライバックコンバータフォワードコンバータなどさまざまな回路構成を取り得る。

0151

コントローラ560は、一つの半導体チップ集積化されたIC(IntegratedCircuit)である。トランジスタMH,MLはコントローラ560に集積化されてもよい。コントローラ560のフィードバック(FB)ピンには、出力電圧VOUTに応じたフィードバック信号VFBが入力される。A/Dコンバータ562は、フィードバック信号VFBをデジタル信号DFBに変換する。デジタルコントローラ564は、デジタル信号DFBが目標値DREFに近づくように、デューティ比指令値DUTYをフィードバック制御する。デジタルコントローラ564は、PI(比例・積分)制御器あるいはPID(比例・積分・微分)制御器を含む。

0152

デジタルパルス幅変調器566は、図30の遅延パルス発生器200のアーキテクチャを用いて構成され、デューティ比指令値DUTYに応じたパルス幅を有するハイサイドパルスSHと、それと相補的なローサイドパルスSLを生成する。ハイサイドドライバ568H、ローサイドドライバ568Lはそれぞれ、ハイサイドパルスSH、ローサイドパルスSLに応じて、周辺回路552のトランジスタMH,MLを駆動する。

0153

図31は、デジタル制御のスイッチング電源300のブロック図である。スイッチング電源300は、コントローラ400に加えて、周辺回路310を備える。図31には降圧(Buck)コンバータを示すが、周辺回路310のトポロジーはそれに限定されず、昇圧コンバータ、昇降圧コンバータ、フライバックコンバータやフォワードコンバータなどさまざまな回路構成を取り得る。

0154

コントローラ400は、一つの半導体チップに集積化されたIC(IntegratedCircuit)である。トランジスタMH,MLはコントローラ400に集積化されてもよい。コントローラ400のフィードバック(FB)ピンには、出力電圧VOUTに応じたフィードバック信号VFBが入力される。A/Dコンバータ410は、フィードバック信号VFBをデジタル信号DFBに変換する。デジタルコントローラ420は、デジタル信号DFBが目標値DREFに近づくように、デューティ比指令値DUTYをフィードバック制御する。デジタルコントローラ420は、PI(比例・積分)制御器あるいはPID(比例・積分・微分)制御器を含む。

0155

デジタルパルス幅変調器430は、図30の遅延パルス発生器200のアーキテクチャを用いて構成され、デューティ比指令値DUTYに応じたパルス幅を有するハイサイドパルスSHと、それと相補的なローサイドパルスSLを生成する。ハイサイドドライバ440H、ローサイドドライバ440Lはそれぞれ、ハイサイドパルスSH、ローサイドパルスSLに応じて、周辺回路310のトランジスタMH,MLを駆動する。

0156

この例では定電圧出力を説明したが、定電流出力にも本発明は適用可能である。

0157

図32は、モータ駆動システム500のブロック図である。モータ駆動システム500は、三相モータ502、三相インバータ510、回転数検出器520およびモータコントローラ600を備える。

0158

回転数検出器520は、三相モータ502の回転数を示す回転数信号SDETを生成する。モータコントローラ600は、回転数信号SDETが示す現在の回転数が目標回転数に近づくように、三相インバータ510を制御する。

0159

モータコントローラ600は一つの半導体チップに集積化されたIC(IntegratedCircuit)である。モータコントローラ600は、デジタルコントローラ610、デジタルパルス変調器620U〜620W、ゲートドライバ630U〜630Wを備える。

0160

デジタルコントローラ610は、回転数信号SDETが示す現在の回転数が目標回転数に近づくように、デューティ比指令値DUTY_U〜DUTY_Wを生成する。デジタルコントローラ610の構成や制御方式は特に限定されず、公知技術を用いればよい。デジタルパルス変調器620U〜630Wは、対応するデューティ比指令値DUTY_U〜DUTY_Wに応じたパルス幅を有するパルス信号SOUT_U〜SOUT_Wを生成する。ゲートドライバ630U〜630Wは、対応するパルス信号SOUT_U〜SOUT_Wに応じて、三相インバータ510の対応するレグを駆動する。

0161

この例では、回転数制御のシステムを説明したが、トルク制御位置制御のモータ駆動システムにも本発明は適用可能である。また、デジタルパルス変調器620およびゲートドライバ630をひとつのICに集積化してもよい。

0162

図33(a)、(b)は、オーディオ回路のブロック図である。図33(a)はシングルエンド方式であり、図33(b)はBTL(Bridged Transformerless)方式であるが、基本構成は同様である。オーディオ回路800は、電気音響変換素子802、フィルタ804およびオーディオIC820を備える。電気音響変換素子802は、スピーカあるいはヘッドホンであり、電気信号音響信号に変換する。フィルタ804は、オーディオIC820が生成するPWM(Pulse Width Modulation)信号の高周波成分を除去し、電気音響変換素子802に供給する。

0163

オーディオIC820は、デジタルパルス幅変調器822、ゲートドライバ824、D級アンプ826を備える。デジタルパルス幅変調器822は、デジタルオーディオ信号DINをPWM信号SPWMに変換する。ゲートドライバ824は、PWM信号に応じてD級アンプ826を駆動する。

0164

図33(a)、(b)において、デジタルパルス幅変調器822を、上述の遅延パルス発生器200のアーキテクチャを用いて構成することができる。

0165

図34は、発光装置のブロック図である。発光装置900は、LED902、調光回路904、DC/DCコンバータ906およびLEDドライバコントローラ920を備える。

0166

DC/DCコンバータ906は、LED902に駆動電圧VOUTを供給するとともに、一定量に安定化された電流ILEDを出力する。DC/DCコンバータ906のトポロジーは限定されず、同期整流型降圧コンバータであってもよい。あるいはDC/DCコンバータ906は昇圧コンバータや、フライバックコンバータであってもよい。センス抵抗RSは、LED902(もしくは調光回路910)に流れる電流ILEDを検出するためにLED902と直列に設けられる。調光回路910は、LED902に流れる電流ILEDを、目標輝度に応じたデューティ比スイッチングする。調光回路910は、LED902と並列なバイパススイッチ912と、デジタルパルス幅変調器914を含む。デジタルパルス幅変調器914は、LED902の目標輝度に応じたデューティ比のPWM信号を生成し、PWM信号に応じてバイパススイッチ912を駆動する。デジタルパルス幅変調器914は上述の遅延パルス発生器200のアーキテクチャを用いて構成することができる。

0167

LEDドライバコントローラ920は、DC/DCコンバータ906の出力電流ILEDが一定となるように、DC/DCコンバータ906のスイッチング素子908を駆動する。A/Dコンバータ922は、電流ILEDがある程度大きい動作領域では、電流検出信号VCSの一方をデジタル値に変換する。コントローラ924は、電流検出信号VCSが目標値に近づくように、デューティ比指令値DUTYを生成する(定電流モード)。電流ILEDが小さい動作領域では、電流検出信号VCSの検出が困難であるため、A/Dコンバータ922は、出力電圧VOUTをデジタル値に変換する。コントローラ924は出力電圧VOUTが目標値に近づくように、デューティ比指令値DUTYを生成する(定電圧モード)。デジタルパルス幅変調器926は、デューティ比指令値DUTYに応じたPWM信号SPWMを生成する。ドライバ928は、PWM信号SPWMに応じて、DC/DCコンバータ906のスイッチング素子を駆動する。デジタルパルス幅変調器926を、上述の遅延パルス発生器200のアーキテクチャを用いて構成してもよい。

0168

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

0169

100タイミング発生器
102位相補間器
110遅延ステージ
112,114,PI 位相補間器
130 コードスクランブラ
200遅延パルス発生器
210セット信号発生器
220リセット信号発生器
230出力回路
300スイッチング電源
310周辺回路
400コントローラ
410 A/Dコンバータ
420デジタルコントローラ
430デジタルパルス幅変調器
440ドライバ
500モータ駆動システム
502三相モータ
510三相インバータ
520回転数検出器
600モータコントローラ
610 デジタルコントローラ
620デジタルパルス変調器
630ゲートドライバ
700 位相補間器
702 第1ライン
704 第2ライン
706中間ライン
710初期化回路
712論理ゲート
720回路ユニット
722インバータ
724 第1経路
726 第2経路
730 出力回路
800オーディオIC
802 デジタルパルス幅変調器
804 ゲートドライバ
806 D級アンプ
900発光装置
902LED
906 DC/DCコンバータ
910調光回路
912バイパススイッチ
914 デジタルパルス幅変調器
920LEDドライバ
922 A/Dコンバータ
924 コントローラ
926 デジタルパルス幅変調器
928 ドライバ

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