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技術 パルス発生器、発生方法および半導体集積回路

出願人 ローム株式会社
発明者 辻将信
出願日 2019年3月29日 (1年10ヶ月経過) 出願番号 2019-066510
公開日 2020年10月8日 (4ヶ月経過) 公開番号 2020-167528
状態 未査定
技術分野 パルス発生器
主要キーワード 時間変換器 遅延制御量 IGN信号 デジタルコントローラ デューティ比指令値 デジタルパルス ローサイドドライバ 遅延ステージ
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重要な関連分野

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図面 (20)

課題

狭いパルスを生成可能であるとともに、回路動作状態を検証可能なパルス発生器を提供する。

解決手段

セットパルス発生器210は、第1制御コードDHに応じたタイミングにエッジを有するセットパルスSETを発生する。リセットパルス発生器220は、第2制御コードDLに応じたタイミングにエッジを有するリセットパルスRSTを発生する。位相周波数検出器240は、セットパルスSETとリセットパルスRSTを受け、アップパルスUPおよびダウンパルスDNを生成する。論理ゲート250は、アップパルスUPおよびダウンパルスDNを受け、それらを論理演算して出力パルスSOUTを生成する。符号判定回路260は、アップパルスUPのエッジがダウンパルスDNのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号SIGNを生成する。

概要

背景

デジタルアナログさまざまな半導体集積回路(以下、IC)の内部において、パルス信号が利用される。たとえばDC/DCコンバータモータドライバオーディオ回路では、デューティ比が調節可能なPWM(Pulse Width Modulation)信号が生成される。

図1は、パルス発生器の構成例を示す図である。パルス発生器2は、セット信号生成回路4、リセット信号生成回路6、SRラッチ8を備える。セット信号生成回路4は、基準クロックを受け、デジタルの制御コードに応じたタイミングtsにエッジを有するセット(SET)信号を生成する。同様にリセット信号生成回路6は、基準クロックREFCLKを受け、デジタルの制御コードに応じたタイミングtrにエッジを有するリセット(RST)信号を生成する。

SRラッチ8は、セット端子(S)、リセット端子(R)に、SET信号RST信号を受け、それらのレベルの組み合わせに応じたパルス信号SOUTを生成する。

概要

狭いパルスを生成可能であるとともに、回路動作状態を検証可能なパルス発生器を提供する。セットパルス発生器210は、第1制御コードDHに応じたタイミングにエッジを有するセットパルスSETを発生する。リセットパルス発生器220は、第2制御コードDLに応じたタイミングにエッジを有するリセットパルスRSTを発生する。位相周波数検出器240は、セットパルスSETとリセットパルスRSTを受け、アップパルスUPおよびダウンパルスDNを生成する。論理ゲート250は、アップパルスUPおよびダウンパルスDNを受け、それらを論理演算して出力パルスSOUTを生成する。符号判定回路260は、アップパルスUPのエッジがダウンパルスDNのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号SIGNを生成する。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、前記セットパルスと前記リセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、を備えることを特徴とするパルス発生器

請求項2

前記符号判定回路は、直列に接続される2段のラッチ回路を含むことを特徴とする請求項1に記載のパルス発生器。

請求項3

前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項1または2に記載のパルス発生器。

請求項4

前記符号信号にもとづいて、前記セットパルス発生器、前記リセットパルス発生器を校正するキャリブレーション回路をさらに備えることを特徴とする請求項1から3のいずれかに記載のパルス発生器。

請求項5

前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードを同値とした状態で、前記可変遅延器の遅延量を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項4に記載のパルス発生器。

請求項6

前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードの差分を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項4に記載のパルス発生器。

請求項7

前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であり、前記第1レベルと前記第2レベルそれぞれの発生確率が等しくなるように、前記第1制御コードおよび前記第2制御コードの差分を変化させ、最終的に得られた前記差分を保持可能であることを特徴とする請求項4に記載のパルス発生器。

請求項8

前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であり、前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードを同値とした状態で、前記第1レベルと前記第2レベルそれぞれの発生確率が等しくなるように、前記可変遅延器の遅延量を変化させることを特徴とする請求項4に記載のパルス発生器。

請求項9

前記セットパルス発生器および前記リセットパルス発生器はそれぞれ、M段(MはM≧2の整数)の遅延ステージを形成する複数の位相補間器を備え、第1段〜第(M−1)段の遅延ステージは、前記位相補間器のペアを含み、前記位相補間器は、第1入力ノード、第2入力ノード、出力ノードを有し、前記出力ノードに、前記第1入力ノードの信号と前記第2入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成され、第1段において、前記位相補間器の前記第1、第2入力ノードには、第1、第2基準タイミング信号がそれぞれ入力され、第i段(2≦i≦M)において、前記位相補間器の第1、第2入力ノードはそれぞれ、第(i−1)段の前記位相補間器のペアの一方、他方それぞれの前記出力ノードと接続されることを特徴とする請求項1から8のいずれかに記載のパルス発生器。

請求項10

前記位相周波数検出器の前段に設けられ、前記第1段〜第(M−1)段の前記位相補間器のペアの出力を受け、ひとつのペアを選択可能なマルチプレクサをさらに備えることを特徴とする請求項9に記載のパルス発生器。

請求項11

第1から第6位相補間器と、前記第3位相補間器の出力と前記第6位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、を備え、各位相補間器は、2つの入力端子に受ける2つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、前記第1、第2位相補間器および前記第4、第5位相補間器それぞれの2つの入力には、所定の時間差を有する入力クロックが供給され、前記第3位相補間器の2つの入力には、前記第1、第2位相補間器の出力が供給され、前記第6位相補間器の2つの入力には、前記第4、第5位相補間器の出力が供給されることを特徴とするパルス発生器。

請求項12

第1マルチプレクサ、第2マルチプレクサをさらに備え、前記第1マルチプレクサは、前記第1、第3、第4位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の一方の入力に供給可能であり、前記第2マルチプレクサは、前記第2、第4、第6位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の他方の入力に供給可能であることを特徴とする請求項11に記載のパルス発生器。

請求項13

前記符号判定回路は、直列に接続される2段のラッチ回路を含むことを特徴とする請求項11または12に記載のパルス発生器。

請求項14

前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項11から13のいずれかに記載のパルス発生器。

請求項15

前記第1マルチプレクサと前記第2マルチプレクサが選択する位相補間器のペアを校正するキャリブレーション回路をさらに備えることを特徴とする請求項12に記載のパルス発生器。

請求項16

請求項1から15のいずれかに記載のパルス発生器を備えることを特徴とする半導体集積回路

請求項17

前記出力パルスは、パルス幅変調信号であることを特徴とする請求項16に記載の半導体集積回路。

請求項18

級アンプコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。

請求項19

DC/DCコンバータのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。

請求項20

LEDドライバのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。

請求項21

モータのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。

請求項22

パルスの発生方法であって、第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するステップと、第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するステップと、位相周波数検出器を用いて、前記セットパルスと前記リセットパルスに応じたアップパルスおよびダウンパルスを生成するステップと、前記アップパルスおよび前記ダウンパルスを論理演算して出力パルスを生成するステップと、前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成するステップと、を備えることを特徴とするパルスの発生方法。

技術分野

0001

本発明は、パルス発生器に関する。

背景技術

0002

デジタルアナログさまざまな半導体集積回路(以下、IC)の内部において、パルス信号が利用される。たとえばDC/DCコンバータモータドライバオーディオ回路では、デューティ比が調節可能なPWM(Pulse Width Modulation)信号が生成される。

0003

図1は、パルス発生器の構成例を示す図である。パルス発生器2は、セット信号生成回路4、リセット信号生成回路6、SRラッチ8を備える。セット信号生成回路4は、基準クロックを受け、デジタルの制御コードに応じたタイミングtsにエッジを有するセット(SET)信号を生成する。同様にリセット信号生成回路6は、基準クロックREFCLKを受け、デジタルの制御コードに応じたタイミングtrにエッジを有するリセット(RST)信号を生成する。

0004

SRラッチ8は、セット端子(S)、リセット端子(R)に、SET信号RST信号を受け、それらのレベルの組み合わせに応じたパルス信号SOUTを生成する。

0005

特開2001−273048号公報
特開2002−190724号公報
特開2003−87113号公報
特開2006−319966号公報
特開2001−339280号公報
特開2011−259286号公報
特開2013−46271号公報
特開2012−2313894号公報
国際公開WO2012/167239号公報

先行技術

0006

Aravind Tharayil Narayanan et al ., "A Fractional-N Sub-SamplingPLL using a Pipelined Phase-Interpolator With an FoM of .250 dB"、IEEE JOURNALOF SOLID-STATECIRCUITS, VOL. 51, NO. 7, JULY 2016

発明が解決しようとする課題

0007

図2(a)〜(c)は、図1のパルス発生器の動作波形図である。図2(a)には正常動作が示されており、出力パルスSOUTは、SET信号のポジティブエッジのタイミングtsでハイに、RST信号のポジティブエッジのタイミングtrでローに遷移する。

0008

SET信号とRST信号のエッジの間隔が近接した場合、理想的には図2(b)の左側に示すように狭いパルスSOUTが生成されるべきである。ところが図2(b)に示すように、SET信号とRST信号のエッジの間隔Δtが、SET信号のパルス幅Tより短くなると、SRラッチ8の2入力が両方ハイとなる期間が発生する。SRラッチ8は、2つの入力が両方ハイとなる状態は禁止されるため、RST信号のポジティブエッジによって正しくリセットされず、右側に示すように、出力パルスSOUTは期待した波形とはならない。

0009

さらに図2(c)の左側に示すように、SET信号とRST信号のエッジのタイミングを一致させると、理想的には出力パルスSOUTのパルス幅はゼロ(言い換えればデューティ比はゼロ)となるべきである。ところが、ジッタやばらつきの影響は無視できず、右側に示すように、RST信号のエッジがSET信号のエッジに先行するような状況が発生すると、非常に長いパルス幅を有する(言い換えればデューティ比が100%に近い)出力パルスSOUTが生成されてしまい、期待される信号とは正反対の信号が生成されてしまう。

0010

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、狭いパルスを生成可能であるとともに、回路動作状態を検証可能なパルス発生器の提供にある。

課題を解決するための手段

0011

本発明のある態様はパルス発生器に関する。パルス発生器は、第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、を備える。

0012

本発明の別の態様もまた、パルス発生器である。このパルス発生器は、第1位相補間器、第2位相補間器、第3位相補間器、第4位相補間器、第5位相補間器、第6位相補間器と、第3位相補間器の出力と第6位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより速いとき第1レベル、遅いとき第2レベルとなる符号信号を生成する符号判定回路と、を備える。各位相補間器は、2つの入力端子に受ける2つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、第1、第2、第4、第5位相補間器それぞれの2つの入力には、所定の時間差を有する入力クロックが供給される。第3位相補間器の2つの入力には、第1、第2位相補間器の出力が供給され、第6位相補間器の2つの入力には、第4、第5位相補間器の出力が供給される。

0013

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

0014

さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

発明の効果

0015

本発明のある態様によれば、狭いパルスを生成可能であり、回路の動作状態を検証可能なパルス発生器を提供できる。

図面の簡単な説明

0016

パルス発生器の構成例を示す図である。
図2(a)〜(c)は、図1のパルス発生器の動作波形図である。
実施の形態に係るパルス発生器のブロック図である。
図4(a)〜(c)は、図3のパルス発生器の出力回路の動作波形図である。
図5(a)、(b)は、パルス発生器の符号判定回路の動作波形図である。
第1のキャリブレーション方法フローチャートである。
第2のキャリブレーション方法のフローチャートである。
第3のキャリブレーション方法のフローチャートである。
第4のキャリブレーション方法のフローチャートである。
実施の形態に係るタイミング発生器のブロック図である。
位相補間器PIの基本動作を説明する図である。
図10のタイミング発生器の動作波形図である。
図10のタイミング発生器のパイプライン動作を説明する図である。
第1変形例に係るタイミング発生器の回路図である。
図10のタイミング発生器を用いて構成されるパルス発生器のブロック図である。
デジタル制御スイッチング電源のブロック図である。
モータ駆動システムのブロック図である。
図18(a)、(b)は、オーディオ回路のブロック図である。
発光装置のブロック図である。

実施例

0017

(実施の形態の概要
本明細書に開示される一実施の形態はパルス発生器に関する。パルス発生器は、第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れる第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、を備える。

0018

この態様によれば、SRラッチに代えて、位相周波数検出器(Phase Frequency Detector)を用いて出力パルスを生成することにより、狭いパルスを生成することが可能となる。また位相周波数検出器が生成するアップパルス、ダウンパルスにもとづいて、パルス発生器の動作状態を監視することができる。

0019

符号判定回路は、直列に接続される2段のラッチ回路を含んでもよい。この構成によれば、前段のラッチ回路により、アップパルス、ダウンパルスのエッジのタイミングを判定し、後段のラッチ回路により、判定結果をラッチすることができる。

0020

パルス発生器は、符号信号にもとづいて異常を検出する異常検出回路をさらに備えてもよい。パルス発生器が正常に動作するとき、セットパルス(アップパルス)はリセットパルス(ダウンパルス)に先行するため、符号信号が第2レベルとなったときに異常と判定できる。

0021

パルス発生器は、符号信号にもとづいて、セットパルス発生器、リセットパルス発生器を校正するキャリブレーション回路をさらに備えてもよい。符号信号にもとづいて、セットパルスとリセットパルスが同時に発生する動作条件を探索することができ、探索結果にもとづいてセットパルス発生器、リセットパルス発生器のばらつきをキャンセルできる。

0022

セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第1制御コードと第2制御コードを同値とした状態で、可変遅延器の遅延量を変化させ、符号信号のレベルの変化点を検出可能であってもよい。

0023

キャリブレーション回路は、第1制御コードと第2制御コードの差分を変化させ、符号信号のレベルの変化点を検出可能であってもよい。

0024

キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であってもよい。第1レベルと第2レベルそれぞれの発生確率が等しくなるように、第1制御コードおよび第2制御コードの差分を変化させ、最終的に得られた差分を保持可能であってもよい。ばらつきのない理想的な状態では、セットパルス発生器とリセットパルス発生器に同じ制御コードを与えると、セットパルスとリセットパルスのエッジは実質的に同じ時刻に発生し、ジッタによりタイミングが前後にずれることにより、第1レベル、第2レベルの発生確率は等しくなる。そこで、第1レベル、第2レベルの発生確率が近づくように回路の状態を校正することで、セットパルス発生器とリセットパルス発生器の特性を揃えることが可能となる。この方式はジッタの影響が大きい場合に有効である。

0025

キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であってもよい。
セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第1制御コードと第2制御コードを同値とした状態で、第1レベルと第2レベルそれぞれの発生確率が等しくなるように、可変遅延器の遅延量を変化させてもよい。

0026

セットパルス発生器およびリセットパルス発生器はそれぞれ、M個(M≧2)の遅延ステージを備えてもよい。第1段〜第(M−1)段の遅延ステージは、位相補間器のペアを含んでもよい。位相補間器は、第1入力ノード、第2入力ノード、出力ノードを有し、出力ノードに、第1入力ノードの信号と第2入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成されてもよい。第1段において、位相補間器の第1、第2入力ノードには、第1、第2基準タイミング信号がそれぞれ入力されてもよい。第i段(2≦i≦M)において、位相補間器の第1、第2入力ノードはそれぞれ、第(i−1)段の位相補間器のペアの一方、他方それぞれの出力ノードと接続されてもよい。この構成によれば、各遅延ステージにおける分解能Kを設計パラメータとすることができ、この分解能Kと遅延ステージの個数Mに応じて、パルス発生器全体としての分解能を規定できる。理論上は、基準信号周波数に制限されずに、無限に高い時間分解能を得ることができる。またエッジにタイミング情報を有する信号がマルチプレクサ(アナログスイッチ)を通過しないため、高精度なタイミング制御が可能となる。また、各ステージの分解能Kを調整することで、遅延ステージの個数Mを抑える設計が可能であり、ステージ数の増加に伴うばらつきの抑制も可能となる。

0027

パルス発生器は、位相周波数検出器の前段に設けられたマルチプレクサをさらに備えてもよい。マルチプレクサは、M個の遅延ステージそれぞれの出力信号を選択可能であってもよい。この構成により、セットパルス発生器、リセットパルス発生器に含まれる位相補間器のペアをキャリブレーションすることが可能となる。

0028

(実施の形態)
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0029

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0030

同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0031

図3は、実施の形態に係るパルス発生器200のブロック図である。パルス発生器200は、セットパルス発生器210、リセットパルス発生器220、出力回路230、符号判定回路260を備える。

0032

セットパルス発生器210は、第1制御コードDHに応じたタイミングにエッジを有するセットパルスSETを発生する。リセットパルス発生器220は、第2制御コードDLに応じたタイミングにエッジを有するリセットパルスRSTを発生する。

0033

出力回路230は、セットパルスSETのエッジ、リセットパルスRSTのエッジに応じてレベルが変化する出力パルスSOUTを生成する。出力回路230は、位相周波数検出器(PFD:Phase Frequency Detector)240および論理ゲート250、252を含む。

0034

位相周波数検出器240は、PLL(Phase Locked Loop)回路などによく用いられ、フリップフロップ242,244およびANDゲート246を含むが、同様の動作をする論理ゲートであればその構成は問われない。位相周波数検出器240は、セットパルスSETとリセットパルスRSTを受け、2つのパルスSET,RSTの位相/周波数に応じたアップパルスUP、ダウンパルスDNを生成可能に構成される。

0035

論理ゲート250は、アップパルスUPおよびダウンパルスDNを受け、それらを論理演算して出力パルスSOUTを生成する。本実施の形態では、論理ゲート250はANDゲートであり、アップパルスUPと、ダウンパルスDNの反転信号論理積をとって出力パルスSOUTとする。論理ゲート252は出力に直接寄与せず、回路の対称性を高めるために設けられたダミーである。

0036

符号判定回路260は、アップパルスUPのエッジがダウンパルスDNのエッジより早く現れるとき第1レベル(たとえばハイ)、遅く現れるとき第2レベル(たとえばロー)となる符号信号SIGNを生成する。

0037

符号判定回路260は、直列に接続される2段のラッチ回路262,264を含む。その限りでないが、ラッチ回路262は、クロスカップルされたNANDゲートのペア(すなわち反転入力型のSRラッチ)で構成することができる。前段のラッチ回路262により、アップパルスUP、ダウンパルスDNのエッジのタイミング(早い、遅い)が判定され、後段のラッチ回路264により、判定結果がラッチされ、SIGN信号が生成される。

0038

以上がパルス発生器200の構成である。続いてその動作を説明する。図4(a)〜(c)は、図3のパルス発生器200の出力回路230の動作波形図である。図4(a)、(b)を参照する。フリップフロップ242,244の出力であるアップパルスUP,ダウンパルスDNは、セットパルスSET、リセットパルスRSTのポジティブエッジ(リーディングエッジ)のタイミングで順にハイに遷移する。アップパルスUPとダウンパルスDNが両方ハイに遷移すると、フリップフロップ242,244がリセットされ、アップパルスUPとダウンパルスDNがローに遷移する。そして論理ゲート250によって、アップパルスUPのみがハイの区間切り出され、出力パルスSOUTが生成される。

0039

図4(c)には、リセットパルスRSTがセットパルスSETに先行するときの動作が示される。この場合、ダウンパルスDNが先にハイに遷移し、続いてアップパルスUPがハイに遷移する。アップパルスUPのみがハイの区間は存在しないため、出力パルスSOUTはローを維持する。

0040

このように実施の形態に係るパルス発生器200によれば、図4(b)に示すように、セットパルスSET、リセットパルスRSTのパルス幅の影響を受けずに、出力パルスSOUTを生成することができる。これによりSRラッチを用いた場合に比べて、細い出力パルスSOUTを生成することができる。

0041

また図4(c)に示すように、リセットパルスRSTがセットパルスSETに先行した場合において出力パルスSOUTをローに維持でき、図2(c)に示すようにデューティ比が大きい出力パルスSOUTの発生を防止できる。

0042

図5(a)、(b)は、パルス発生器200の符号判定回路260の動作波形図である。図5(a)は、セットパルスSET、すなわちアップパルスUPが先行しているときの動作を、図5(b)は、リセットパルスRST、すなわちダウンパルスDNが先行しているときの動作を示す。

0043

符号判定回路260を設けたことにより、アップパルスUP、ダウンパルスDNの発生順序を検出でき、符号信号SIGNはパルス発生器200の動作状態の監視に用いることができる。たとえば、パルス発生器200を通常動作させる場合(パルス幅が非ゼロ)、アップパルスUPのエッジは必ずダウンパルスDNのエッジに先行するから、符号信号SIGNは常にハイとなるべきである。そこで図3に示すように、SIGN信号を監視する異常検出回路270を設けて、ローのSIGN信号が発生すると、異常と判定してもよい。

0044

またSIGN信号はパルス発生器200のキャリブレーションに利用することができる。パルス発生器200は、異常検出回路270に代えて、またはそれに加えて、キャリブレーション回路280を備えることができる。キャリブレーション回路280は、SIGN信号にもとづいて、セットパルス発生器210、リセットパルス発生器220の遅延量を校正する。

0045

SIGN信号にもとづいて、セットパルスSETとリセットパルスRSTが同時に発生する動作条件を探索することができ、その探索結果を用いてセットパルス発生器210、リセットパルス発生器220のばらつきをキャンセルできる。

0046

以下、キャリブレーション方法についていくつかの例を説明する。

0047

(第1のキャリブレーション方法)
キャリブレーション回路280は、第1制御コードDHと第2制御コードDLの差分を変化させ、SIGN信号のレベルの変化点を検出する。

0048

図6は、第1のキャリブレーション方法のフローチャートである。本明細書に示されるフローチャートは、複数の処理の順序を限定するものでなく、複数の処理は、支障のない範囲で適宜入れ替えることができる。

0049

制御コードDH,DLが初期化される(S100)。この状態でパルス発生器200を動作させ(S102)、SIGN信号を取得する(S104)。SIGN信号のレベルが、前回取得したレベルから変化したか否かが判定され(S106)、変化した場合(S106のY)、制御コードDHとDLの差分が保存され(S110)、キャリブレーションは終了する。保存された制御コードDH,DLは、パルス発生器200を通常動作させる際に、制御コードDH,DLのオフセットとして用いられる。SIGN信号のレベルが変化しないとき(S106のN)、制御コードDH,DLの差分を変化させ(S108)、ステップS102に戻る。

0050

(第2のキャリブレーション方法)
セットパルス発生器210、リセットパルス発生器220の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含む。キャリブレーション回路280は、第1制御コードDHと第2制御コードDLを同値とした状態で、可変遅延器の遅延量を変化させ、SIGN信号のレベルの変化点を検出する。可変遅延器の構成および遅延量の調節方法は限定されず、遅延経路に接続された可変キャパシタの容量を調節してもよいし、電流源付きのインバータ電流量を調整してもよいし、CR遅延器抵抗値容量値を調整してもよい。

0051

図7は、第2のキャリブレーション方法のフローチャートである。制御コードDH,DLに同値がセットされ(S200)、可変遅延器が初期化される(S202)。この状態でパルス発生器200を動作させ(S204)、SIGN信号を取得する(S206)。SIGN信号のレベルが、前回取得したレベルから変化したか否かが判定され(S208)、変化した場合(S208のY)、可変遅延器の遅延量を保存し(S212)、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器200の通常動作時において固定的に用いられる。

0052

SIGN信号のレベルが変化しないとき(S208のN)、可変遅延器の遅延量を変化させ(S210)、ステップS204に戻る。

0053

(第3のキャリブレーション方法)
セットパルス、リセットパルスにジッタが含まれる場合、セットパルスとリセットパルスのタイミングが揃った状態において、SIGN信号のハイ(H)とロー(L)の発生確率は50%に近づく。そこでキャリブレーション回路280は、パルス発生器200を動作させ、ある期間にわたって得られるSIGN信号のH/Lの発生確率を示すデータを生成可能である。得られた発生確率にもとづいて、セットパルス発生器210、リセットパルス発生器220を校正する。

0054

たとえばキャリブレーション回路280はアップダウンカウンタを含み、初期値フルスケールの1/2にセットした状態でカウントを開始してもよい。発生確率が等しければ、カウント値は実質的に初期値近傍に維持されるが、発生確率に偏りがあれば、カウント値は時間とともに上昇あるいは下降する。したがって最終的なカウント値は、発生確率を表すデータとなる。

0055

図8は、第3のキャリブレーション方法のフローチャートである。
制御コードDH,DLが初期化される(S300)。この状態でパルス発生器200をある期間にわたり連続動作させ(S302)、SIGN信号のH/Lの発生確率を取得する(S304)。そしてH/Lの発生確率が50%であるか否かが判定され(S306)、50%である場合(S306のY)、制御コードDHとDLの差分が保存され(S310)、キャリブレーションは終了する。保存された制御コードDH,DLは、パルス発生器200を通常動作させる際に、制御コードDH,DLのオフセットとして用いられる。発生確率が50%でないとき(S306のN)、制御コードDH,DLの差分を変化させ(S308)、ステップS302に戻る。なお処理S306において、厳密に50%であるかを判定する必要はなく、確率が50%近傍の許容範囲に含まれるかを判定すればよい。

0056

(第4のキャリブレーション方法)
図9は、第4のキャリブレーション方法のフローチャートである。制御コードDH,DLに同値がセットされ(S400)、可変遅延器が初期化される(S402)。この状態でパルス発生器200をある期間にわたり連続動作させ(S404)、SIGN信号のH/Lの発生確率を取得する(S406)。発生確率が50%であるか否かが判定され(S408)、50%であるとき(S408のY)、可変遅延器の遅延量を保存し(S412)、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器200の通常動作時において固定的に用いられる。

0057

確率が50%でないとき(S408のN)、可変遅延器の遅延量を変化させ(S410)、ステップS404に戻る。

0058

続いて、セットパルス発生器210、リセットパルス発生器220(以下、タイミング発生器と総称する)の構成例を説明する。

0059

図10は、実施の形態に係るタイミング発生器100のブロック図である。タイミング発生器100は、第1基準タイミング信号φa0および第2基準タイミング信号φb0を受け、制御コードDCNTに応じたタイミングにエッジを有する出力タイミング信号φOUTを生成する。2つの基準信号φa0とφb0の時間差は一定ΔT0である。

0060

タイミング発生器100は、M段(M≧2)の遅延ステージ110と、デコーダ120を備える。第1段〜第(M−1)段の遅延ステージ110_1〜110_(M−1)は、位相補間器PIのペア112,114を含む。最終段(第M段)の遅延ステージ110_Mは、1個の位相補間器112を含む。変形例において、最終段の遅延ステージ110_Mにも2個の位相補間器112,114を設け、一方の出力を不使用としてもよい。

0061

図11は、位相補間器PIの基本動作を説明する図である。時刻t0に入力ノードIN1の第1信号φaのエッジが発生し、時刻t0から所定時間ΔT経過後の時刻t1に、入力ノードIN2の第2信号φbのエッジが発生する。この位相補間器PIの階調数をN(N≧2)、時間分解能をΔtとするとき、入力される2つのタイミング信号φa、φbの時間差ΔTは、N×Δtである。位相補間器PIには、制御コード(コード)CODEが与えられる。位相補間器PIは、制御コードCODEの値を10進数でd(d=0,1,…,N−1)とするとき、dに対して線形に変化する遅延量を発生するデジタル−時間変換器(DTC:Digital to Time Converter)である。第1信号φaに対する出力信号φoの遅延量はTdは以下の式で与えられる。
Td=τ+d×Δt
τは所定のオフセット遅延量でありτ≧ΔTを満たす定数である。

0062

位相補間器PIの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。

0063

図10に戻る。タイミング発生器100は、M段(M≧2)の遅延ステージ110_1〜110_Mを備える。第1段の遅延ステージ110_1の位相補間器のペア112,114の第1入力ノードI1には、第1基準タイミング信号φa0が入力され、それらの第2入力ノードI2には、第2基準タイミング信号φb0が入力される。2段目以降の遅延ステージ110_j(2≦j≦M)に関して、位相補間器112,114のペアの第1入力ノードI1は、前段の遅延ステージ110_(j−1)の位相補間器のペア112、114の一方112の出力ノードOと接続され、位相補間器112,114のペアの第2入力ノードI2は、前段の遅延ステージ110_(j−1)の位相補間器のペア112、114の他方114の出力ノードOと接続される。

0064

デコーダ120は、制御コードDCNTにもとづいて、各遅延ステージ110_#(#=1,…,M)の位相補間器112,114それぞれに設定すべきコードDa#,Db#を生成する。コードDa#,Db#の値(10進数)をa#、b#と表記する。

0065

デコーダ120は、i段目の遅延ステージ110_iに含まれる位相補間器112,114それぞれが生成するタイミング信号φai,φbiが所定の時間差ΔTiを有するように、コードDai,Dbiを生成する。コードの値ai,biの差分は一定であり、たとえば2つの値ai,biの差分を1とするとき、2つのタイミング信号φaiとφbiの時間差ΔTiは、そのステージの分解能Δtiと等しくなる。

0066

各ステージは、異なる階調数Nを有することができ、i番目のステージの階調数をNiと表す。このとき、
ΔTi=Δti+1×Ni+1
の関係が成り立つものとする。

0067

続いてタイミング発生器100全体の基本動作を説明する。図12は、図10のタイミング発生器100の動作波形図である。ここでは理解の容易化のために、ステージ数M=2、N1=N2=4とする。図12の例では、遅延ステージ110_1に設定されるコードDa1、Db1それぞれの値は、a1=1,b1=2である。遅延ステージ110_2に設定されるコードDa2値はa2=3である。

0068

時刻t0に、第1基準タイミング信号φa0が入力され、それからΔT0後の時刻t1に、第1基準タイミング信号φb0が入力される。

0069

1段目の遅延ステージ110_1の一方の位相補間器112の出力φa1のエッジは、時刻t0から遅延時間Td1経過後の時刻t2に発生する。
Td1=τ1+a1×Δt1
1段目の遅延ステージ110_1の他方の位相補間器114の出力φb1のエッジは、φa1の発生時刻t2からΔT1=Δt1経過後の時刻t3に発生する。

0070

2段目の遅延ステージ110_2の位相補間器112の出力φOUTのエッジは、時刻t2から、遅延時間Td2経過後の時刻t4に発生する。
Td2=τ2+a2×Δt2

0071

したがって時刻t0から時刻t4までのトータルの遅延時間Td(TOTAL)は、
Td(TOTAL)=τ1+a1×Δt1+τ2+a2×Δt2
となる。τ1,τ2はステージごとの固有の遅延である。

0072

任意のM段(M≧2)の遅延ステージ110を備えるタイミング発生器100に一般化すると、第1基準タイミング信号φa0に対する出力信号φOUTの遅延量は、以下の式で表される。
Td(TOTAL)=Σi=1:M(τi+Δti×ai)

0073

図13は、図10のタイミング発生器のパイプライン動作を説明する図である。Liは、i番目のステージの分解能を表しており、Ni=2Liの関係が成り立つ。ステージが進む毎に、前のステージの2つの出力φa,φbの時間差ΔTが、1/2Li倍となり、時間分解能が高くなっていく。

0074

以上がタイミング発生器100の動作である。このタイミング発生器100によれば、ステージの段数Mを増やすにしたがい、また各ステージの分解能Niを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器100の階調数は、N1×N2×・・・×NMとなる。ステージ数をN,分解能をN1=N2=・・・=NM=Nとすれば、NM階調での位相制御が可能となり、時間分解能はΔT0/NMとなる。たとえばN=16、M=2の場合、256階調(8ビット相当)の制御が可能である。

0075

タイミング発生器100は、以下のような利点を有する。
第1に、タイミング発生器100は、微細な時間分解能を得るために、必ずしも高速クロックを必要としない。低速なクロックしか存在せず、2つの基準信号φa0,φb0の時間差ΔT0が大きい場合には、ステージ数Mを増やす、および/または、各ステージの階調数Nを増やすことにより、時間分解能を高くすることができる。

0076

第2に、タイミング発生器100は回路面積が小さく、また消費電力も小さいという利点を有する。加えてタイミング発生器100ではすべての位相補間器PIが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。

0077

さらに消費電力に関連して、タイミング発生器100は、2つの基準信号φa0,φb0が変化したときだけ動作するため、無駄な消費電力が発生しない。

0078

第3に、タイミング発生器100は、信号経路上にアナログスイッチ(マルチプレクサ)が不要であり、かつ各ステージの分解能Niとステージ数Mの両方を、設計パラメータとすることができる。実施の形態に係るタイミング発生器100では、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ps以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器100を、数十ps〜サブnsの時間分解能が要求されるアプリケーションに用いてもよい。

0079

第4に、タイミング発生器100はフィードバックループを有しないため、起動が高速であるという利点がある。

0080

続いてタイミング発生器100の変形例を説明する。

0081

(第1変形例)
図14は、第1変形例に係るタイミング発生器100の回路図である。1番目の遅延ステージ110_1において、位相補間器112の第1入力ノードIN1には基準信号φa0が、位相補間器112の第2入力ノードIN2と位相補間器114の第1入力ノードIN1には、共通の基準信号φb0が、位相補間器114の第2入力ノードIN2には、基準信号φc0が入力される。

0082

(第2変形例)
実施の形態では位相補間器112を基準として、位相補間器114の出力を遅延させる場合を説明したが、その限りでなく、位相補間器114の出力を基準として、位相補間器112の出力を先行させてもよい。

0083

図15は、図10のタイミング発生器100を用いて構成されるパルス発生器200のブロック図である。セットパルス発生器210、リセットパルス発生器220はそれぞれ、N=2段のタイミング発生器100として構成される。セットパルス発生器210は、第1位相補間器PI1〜第3位相補間器PI3を含む。リセットパルス発生器220は、第4位相補間器PI4〜第6位相補間器PI6を含む。

0084

位相周波数検出器240は、第3位相補間器PI3の出力であるセットパルスSETと第6位相補間器PI6の出力であるリセットパルスRSTを受け、アップパルスUPおよびダウンパルスDNを生成する。論理ゲート250は、アップパルスUPおよびダウンパルスDNを受け、それらを論理演算して出力パルスSOUTを生成する。

0085

符号判定回路260は、アップパルスUPのエッジがダウンパルスDNのエッジより早く現れるとき第1レベル(H)、遅く現れるとき第2レベル(L)となるSING信号を生成する。

0086

第1マルチプレクサMUX1は、第1位相補間器PI1、第4位相補間器PI4、第3位相補間器PI3の出力を受け、ひとつを選択して位相周波数検出器240の一方の入力に供給可能である。また第2マルチプレクサMUX2は、第2位相補間器PI2、第5位相補間器PI5、第6位相補間器PI6の出力を受け、ひとつを選択して位相周波数検出器240の他方の入力に供給可能である。

0087

第1マルチプレクサMUX1,第2マルチプレクサMUX2は、キャリブレーション動作において、(i)第1位相補間器PI1、第2位相補間器PI2のペア、(ii)第4位相補間器PI4、第5位相補間器PI5のペア、(iii)第3位相補間器PI3、第6位相補間器PI6のペア、を選択可能である。また第1マルチプレクサMUX1,第2マルチプレクサMUX2は、通常動作において、(iii)第3位相補間器PI3、第6位相補間器PI6のペアを選択する。

0088

キャリブレーション回路280によるキャリブレーションを説明する。はじめにマルチプレクサMUX1,MUX2により(i)第1位相補間器PI1、第2位相補間器PI2のペアを選択し、SIGN信号にもとづいて、第1位相補間器PI1、第2位相補間器PI2の遅延のばらつきを校正する。

0089

またマルチプレクサMUX1,MUX2により(ii)第4位相補間器PI4、第5位相補間器PI5のペアを選択し、SIGN信号にもとづいて、第4位相補間器PI4、第5位相補間器PI5の遅延のばらつきを校正する。

0090

さらにマルチプレクサMUX1,MUX2により(iii)第3位相補間器PI3、第6位相補間器PI6のペアを選択し、SIGN信号にもとづいて、第3位相補間器PI3、第6位相補間器PI6の遅延のばらつきを校正する。

0091

これらの校正には、第1〜第4のキャリブレーション方法を用いることができる。たとえば複数の位相補間器PI1〜PI6それぞれの伝搬経路に可変遅延器を設け、その遅延量を調節してもよい。あるいは、PI1とPI2に与える制御コードのオフセット、PI4とPI5に与える制御コードのオフセット、PI3とPI6に与える制御コードのオフセットを最適化してもよい。

0092

図15のパルス発生器200Aによれば、セットパルス発生器210、リセットパルス発生器220(タイミング発生器100)の内部の位相補間器を校正でき、位相補間器PIのばらつきによる遅延制御量非線形で発生するセットパルス発生器210の遅延制御量の線形性を向上させることができる。

0093

続いて、パルス発生器200の用途を説明する。パルス発生器200は、デジタルのさまざまなコントローラIC(IntegratedCircuit)に用いることができる。

0094

図16は、デジタル制御のスイッチング電源300のブロック図である。スイッチング電源300は、コントローラ400に加えて、周辺回路310を備える。図16には降圧(Buck)コンバータを示すが、周辺回路310のトポロジーはそれに限定されず、昇圧コンバータ昇降圧コンバータフライバックコンバータフォワードコンバータなどさまざまな回路構成を取り得る。

0095

コントローラ400は、一つの半導体チップ集積化されたIC(IntegratedCircuit)である。トランジスタMH,MLはコントローラ400に集積化されてもよい。コントローラ400のフィードバック(FB)ピンには、出力電圧VOUTに応じたフィードバック信号VFBが入力される。A/Dコンバータ410は、フィードバック信号VFBをデジタル信号DFBに変換する。デジタルコントローラ420は、デジタル信号DFBが目標値DREFに近づくように、デューティ比指令値DUTYをフィードバック制御する。デジタルコントローラ420は、PI(比例・積分)制御器あるいはPID(比例・積分・微分)制御器を含む。

0096

デジタルパルス幅変調器430は、図2のパルス発生器200のアーキテクチャを用いて構成され、デューティ比指令値DUTYに応じたパルス幅を有するハイサイドパルスSHと、それと相補的ローサイドパルスSLを生成する。ハイサイドドライバ440H、ローサイドドライバ440Lはそれぞれ、ハイサイドパルスSH、ローサイドパルスSLに応じて、周辺回路310のトランジスタMH,MLを駆動する。

0097

この例では定電圧出力を説明したが、定電流出力にも本発明は適用可能である。

0098

図17は、モータ駆動システム500のブロック図である。モータ駆動システム500は、三相モータ502、三相インバータ510、回転数検出器520およびモータコントローラ600を備える。

0099

回転数検出器520は、三相モータ502の回転数を示す回転数信号SDETを生成する。モータコントローラ600は、回転数信号SDETが示す現在の回転数が目標回転数に近づくように、三相インバータ510を制御する。

0100

モータコントローラ600は一つの半導体チップに集積化されたIC(IntegratedCircuit)である。モータコントローラ600は、デジタルコントローラ610、デジタルパルス変調器620U〜620W、ゲートドライバ630U〜630Wを備える。

0101

デジタルコントローラ610は、回転数信号SDETが示す現在の回転数が目標回転数に近づくように、デューティ比指令値DUTY_U〜DUTY_Wを生成する。デジタルコントローラ610の構成や制御方式は特に限定されず、公知技術を用いればよい。デジタルパルス変調器620U〜630Wは、対応するデューティ比指令値DUTY_U〜DUTY_Wに応じたパルス幅を有するパルス信号SOUT_U〜SOUT_Wを生成する。ゲートドライバ630U〜630Wは、対応するパルス信号SOUT_U〜SOUT_Wに応じて、三相インバータ510の対応するレグを駆動する。

0102

この例では、回転数制御のシステムを説明したが、トルク制御位置制御のモータ駆動システムにも本発明は適用可能である。また、デジタルパルス変調器620およびゲートドライバ630をひとつのICに集積化してもよい。

0103

図18(a)、(b)は、オーディオ回路のブロック図である。図18(a)はシングルエンド方式であり、図18(b)はBTL(Bridged TiedLoad)方式であるが、基本構成は同様である。オーディオ回路800は、電気音響変換素子802、フィルタ804およびオーディオIC820を備える。電気音響変換素子802は、スピーカあるいはヘッドホンであり、電気信号音響信号に変換する。フィルタ804は、オーディオIC820が生成するPWM(Pulse Width Modulation)信号の高周波成分を除去し、電気音響変換素子802に供給する。

0104

オーディオIC820は、デジタルパルス幅変調器822、ゲートドライバ824、D級アンプ826を備える。デジタルパルス幅変調器822は、デジタルオーディオ信号DINをPWM信号SPWMに変換する。ゲートドライバ824は、PWM信号に応じてD級アンプ826を駆動する。

0105

図18(a)、(b)において、デジタルパルス幅変調器822を、上述のパルス発生器200のアーキテクチャを用いて構成することができる。

0106

図19は、発光装置のブロック図である。発光装置900は、LED902、調光回路904、DC/DCコンバータ906およびLEDドライバコントローラ920を備える。

0107

DC/DCコンバータ906は、LED902に駆動電圧VOUTを供給するとともに、一定量に安定化された電流ILEDを出力する。DC/DCコンバータ906のトポロジーは限定されず、同期整流型降圧コンバータであってもよい。あるいはDC/DCコンバータ906は昇圧コンバータや、フライバックコンバータであってもよい。センス抵抗RSは、LED902(もしくは調光回路910)に流れる電流ILEDを検出するためにLED902と直列に設けられる。調光回路910は、LED902に流れる電流ILEDを、目標輝度に応じたデューティ比でスイッチングする。調光回路910は、LED902と並列バイパススイッチ912と、デジタルパルス幅変調器914を含む。デジタルパルス幅変調器914は、LED902の目標輝度に応じたデューティ比のPWM信号を生成し、PWM信号に応じてバイパススイッチ912を駆動する。デジタルパルス幅変調器914は上述のパルス発生器200のアーキテクチャを用いて構成することができる。

0108

LEDドライバコントローラ920は、DC/DCコンバータ906の出力電流ILEDが一定となるように、DC/DCコンバータ906のスイッチング素子908を駆動する。A/Dコンバータ922は、電流ILEDがある程度大きい動作領域では、電流検出信号VCSの一方をデジタル値に変換する。コントローラ924は、電流検出信号VCSが目標値に近づくように、デューティ比指令値DUTYを生成する(定電流モード)。電流ILEDが小さい動作領域では、電流検出信号VCSの検出が困難であるため、A/Dコンバータ922は、出力電圧VOUTをデジタル値に変換する。コントローラ924は出力電圧VOUTが目標値に近づくように、デューティ比指令値DUTYを生成する(定電圧モード)。デジタルパルス幅変調器926は、デューティ比指令値DUTYに応じたPWM信号SPWMを生成する。ドライバ928は、PWM信号SPWMに応じて、DC/DCコンバータ906のスイッチング素子を駆動する。デジタルパルス幅変調器926を、上述のパルス発生器200のアーキテクチャを用いて構成してもよい。

0109

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

0110

100タイミング発生器
110遅延ステージ
112位相補間器
114 位相補間器
PI 位相補間器
200パルス発生器
210セットパルス発生器
220リセットパルス発生器
230出力回路
240位相周波数検出器
242,244フリップフロップ
246ANDゲート
250,252論理ゲート
260符号判定回路
262,264ラッチ回路
270異常検出回路
280キャリブレーション回路
300スイッチング電源
310周辺回路
400コントローラ
410 A/Dコンバータ
420デジタルコントローラ
430デジタルパルス幅変調器
440ドライバ
500モータ駆動システム
502三相モータ
510三相インバータ
520回転数検出器
600モータコントローラ
610 デジタルコントローラ
620デジタルパルス変調器
630ゲートドライバ
700オーディオ回路
702電気音響変換素子
704フィルタ
800オーディオIC
802 デジタルパルス幅変調器
804 ゲートドライバ
806 D級アンプ
900発光装置
902LED
906 DC/DCコンバータ
910調光回路
912バイパススイッチ
914 デジタルパルス幅変調器
920LEDドライバ
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