技術 パルス発生器、発生方法および半導体集積回路

0008

ＳＥＴ信号とＲＳＴ信号のエッジの間隔が近接した場合、理想的には図２（ｂ）の左側に示すように狭いパルスＳＯＵＴが生成されるべきである。ところが図２（ｂ）に示すように、ＳＥＴ信号とＲＳＴ信号のエッジの間隔Δｔが、ＳＥＴ信号のパルス幅Ｔより短くなると、ＳＲラッチ８の２入力が両方ハイとなる期間が発生する。ＳＲラッチ８は、２つの入力が両方ハイとなる状態は禁止されるため、ＲＳＴ信号のポジティブエッジによって正しくリセットされず、右側に示すように、出力パルスＳＯＵＴは期待した波形とはならない。

0009

さらに図２（ｃ）の左側に示すように、ＳＥＴ信号とＲＳＴ信号のエッジのタイミングを一致させると、理想的には出力パルスＳＯＵＴのパルス幅はゼロ（言い換えればデューティ比はゼロ）となるべきである。ところが、ジッタやばらつきの影響は無視できず、右側に示すように、ＲＳＴ信号のエッジがＳＥＴ信号のエッジに先行するような状況が発生すると、非常に長いパルス幅を有する（言い換えればデューティ比が１００％に近い）出力パルスＳＯＵＴが生成されてしまい、期待される信号とは正反対の信号が生成されてしまう。

0010

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、狭いパルスを生成可能であるとともに、回路の動作状態を検証可能なパルス発生器の提供にある。

課題を解決するための手段

0011

本発明のある態様はパルス発生器に関する。パルス発生器は、第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。

0012

本発明の別の態様もまた、パルス発生器である。このパルス発生器は、第１位相補間器、第２位相補間器、第３位相補間器、第４位相補間器、第５位相補間器、第６位相補間器と、第３位相補間器の出力と第６位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより速いとき第１レベル、遅いとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。各位相補間器は、２つの入力端子に受ける２つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、第１、第２、第４、第５位相補間器それぞれの２つの入力には、所定の時間差を有する入力クロックが供給される。第３位相補間器の２つの入力には、第１、第２位相補間器の出力が供給され、第６位相補間器の２つの入力には、第４、第５位相補間器の出力が供給される。

0013

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

0014

さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

発明の効果

0015

本発明のある態様によれば、狭いパルスを生成可能であり、回路の動作状態を検証可能なパルス発生器を提供できる。

図面の簡単な説明

0016

パルス発生器の構成例を示す図である。
図２（ａ）〜（ｃ）は、図１のパルス発生器の動作波形図である。
実施の形態に係るパルス発生器のブロック図である。
図４（ａ）〜（ｃ）は、図３のパルス発生器の出力回路の動作波形図である。
図５（ａ）、（ｂ）は、パルス発生器の符号判定回路の動作波形図である。
第１のキャリブレーション方法のフローチャートである。
第２のキャリブレーション方法のフローチャートである。
第３のキャリブレーション方法のフローチャートである。
第４のキャリブレーション方法のフローチャートである。
実施の形態に係るタイミング発生器のブロック図である。
位相補間器ＰＩの基本動作を説明する図である。
図１０のタイミング発生器の動作波形図である。
図１０のタイミング発生器のパイプライン動作を説明する図である。
第１変形例に係るタイミング発生器の回路図である。
図１０のタイミング発生器を用いて構成されるパルス発生器のブロック図である。
デジタル制御のスイッチング電源のブロック図である。
モータ駆動システムのブロック図である。
図１８（ａ）、（ｂ）は、オーディオ回路のブロック図である。
発光装置のブロック図である。

図１

図１８

図５

実施例

0017

（実施の形態の概要）
本明細書に開示される一実施の形態はパルス発生器に関する。パルス発生器は、第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れる第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。

0018

この態様によれば、ＳＲラッチに代えて、位相周波数検出器（Phase Frequency Detector）を用いて出力パルスを生成することにより、狭いパルスを生成することが可能となる。また位相周波数検出器が生成するアップパルス、ダウンパルスにもとづいて、パルス発生器の動作状態を監視することができる。

0019

符号判定回路は、直列に接続される２段のラッチ回路を含んでもよい。この構成によれば、前段のラッチ回路により、アップパルス、ダウンパルスのエッジのタイミングを判定し、後段のラッチ回路により、判定結果をラッチすることができる。

0020

パルス発生器は、符号信号にもとづいて異常を検出する異常検出回路をさらに備えてもよい。パルス発生器が正常に動作するとき、セットパルス（アップパルス）はリセットパルス（ダウンパルス）に先行するため、符号信号が第２レベルとなったときに異常と判定できる。

0021

パルス発生器は、符号信号にもとづいて、セットパルス発生器、リセットパルス発生器を校正するキャリブレーション回路をさらに備えてもよい。符号信号にもとづいて、セットパルスとリセットパルスが同時に発生する動作条件を探索することができ、探索結果にもとづいてセットパルス発生器、リセットパルス発生器のばらつきをキャンセルできる。

0022

セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第１制御コードと第２制御コードを同値とした状態で、可変遅延器の遅延量を変化させ、符号信号のレベルの変化点を検出可能であってもよい。

0023

キャリブレーション回路は、第１制御コードと第２制御コードの差分を変化させ、符号信号のレベルの変化点を検出可能であってもよい。

0024

キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であってもよい。第１レベルと第２レベルそれぞれの発生確率が等しくなるように、第１制御コードおよび第２制御コードの差分を変化させ、最終的に得られた差分を保持可能であってもよい。ばらつきのない理想的な状態では、セットパルス発生器とリセットパルス発生器に同じ制御コードを与えると、セットパルスとリセットパルスのエッジは実質的に同じ時刻に発生し、ジッタによりタイミングが前後にずれることにより、第１レベル、第２レベルの発生確率は等しくなる。そこで、第１レベル、第２レベルの発生確率が近づくように回路の状態を校正することで、セットパルス発生器とリセットパルス発生器の特性を揃えることが可能となる。この方式はジッタの影響が大きい場合に有効である。

0025

キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であってもよい。
セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第１制御コードと第２制御コードを同値とした状態で、第１レベルと第２レベルそれぞれの発生確率が等しくなるように、可変遅延器の遅延量を変化させてもよい。

0026

セットパルス発生器およびリセットパルス発生器はそれぞれ、Ｍ個（Ｍ≧２）の遅延ステージを備えてもよい。第１段〜第（Ｍ−１）段の遅延ステージは、位相補間器のペアを含んでもよい。位相補間器は、第１入力ノード、第２入力ノード、出力ノードを有し、出力ノードに、第１入力ノードの信号と第２入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成されてもよい。第１段において、位相補間器の第１、第２入力ノードには、第１、第２基準タイミング信号がそれぞれ入力されてもよい。第ｉ段（２≦ｉ≦Ｍ）において、位相補間器の第１、第２入力ノードはそれぞれ、第（ｉ−１）段の位相補間器のペアの一方、他方それぞれの出力ノードと接続されてもよい。この構成によれば、各遅延ステージにおける分解能Ｋを設計パラメータとすることができ、この分解能Ｋと遅延ステージの個数Ｍに応じて、パルス発生器全体としての分解能を規定できる。理論上は、基準信号の周波数に制限されずに、無限に高い時間分解能を得ることができる。またエッジにタイミング情報を有する信号がマルチプレクサ（アナログスイッチ）を通過しないため、高精度なタイミング制御が可能となる。また、各ステージの分解能Ｋを調整することで、遅延ステージの個数Ｍを抑える設計が可能であり、ステージ数の増加に伴うばらつきの抑制も可能となる。

0027

パルス発生器は、位相周波数検出器の前段に設けられたマルチプレクサをさらに備えてもよい。マルチプレクサは、Ｍ個の遅延ステージそれぞれの出力信号を選択可能であってもよい。この構成により、セットパルス発生器、リセットパルス発生器に含まれる位相補間器のペアをキャリブレーションすることが可能となる。

0028

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0029

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0030

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0031

図３は、実施の形態に係るパルス発生器２００のブロック図である。パルス発生器２００は、セットパルス発生器２１０、リセットパルス発生器２２０、出力回路２３０、符号判定回路２６０を備える。

0032

セットパルス発生器２１０は、第１制御コードＤＨに応じたタイミングにエッジを有するセットパルスＳＥＴを発生する。リセットパルス発生器２２０は、第２制御コードＤＬに応じたタイミングにエッジを有するリセットパルスＲＳＴを発生する。

0033

出力回路２３０は、セットパルスＳＥＴのエッジ、リセットパルスＲＳＴのエッジに応じてレベルが変化する出力パルスＳＯＵＴを生成する。出力回路２３０は、位相周波数検出器（ＰＦＤ：Phase Frequency Detector）２４０および論理ゲート２５０、２５２を含む。

0034

位相周波数検出器２４０は、ＰＬＬ（Phase Locked Loop）回路などによく用いられ、フリップフロップ２４２，２４４およびＡＮＤゲート２４６を含むが、同様の動作をする論理ゲートであればその構成は問われない。位相周波数検出器２４０は、セットパルスＳＥＴとリセットパルスＲＳＴを受け、２つのパルスＳＥＴ，ＲＳＴの位相／周波数に応じたアップパルスＵＰ、ダウンパルスＤＮを生成可能に構成される。

0035

論理ゲート２５０は、アップパルスＵＰおよびダウンパルスＤＮを受け、それらを論理演算して出力パルスＳＯＵＴを生成する。本実施の形態では、論理ゲート２５０はＡＮＤゲートであり、アップパルスＵＰと、ダウンパルスＤＮの反転信号の論理積をとって出力パルスＳＯＵＴとする。論理ゲート２５２は出力に直接寄与せず、回路の対称性を高めるために設けられたダミーである。

0036

符号判定回路２６０は、アップパルスＵＰのエッジがダウンパルスＤＮのエッジより早く現れるとき第１レベル（たとえばハイ）、遅く現れるとき第２レベル（たとえばロー）となる符号信号ＳＩＧＮを生成する。

0037

符号判定回路２６０は、直列に接続される２段のラッチ回路２６２，２６４を含む。その限りでないが、ラッチ回路２６２は、クロスカップルされたＮＡＮＤゲートのペア（すなわち反転入力型のＳＲラッチ）で構成することができる。前段のラッチ回路２６２により、アップパルスＵＰ、ダウンパルスＤＮのエッジのタイミング（早い、遅い）が判定され、後段のラッチ回路２６４により、判定結果がラッチされ、ＳＩＧＮ信号が生成される。

0038

以上がパルス発生器２００の構成である。続いてその動作を説明する。図４（ａ）〜（ｃ）は、図３のパルス発生器２００の出力回路２３０の動作波形図である。図４（ａ）、（ｂ）を参照する。フリップフロップ２４２，２４４の出力であるアップパルスＵＰ，ダウンパルスＤＮは、セットパルスＳＥＴ、リセットパルスＲＳＴのポジティブエッジ（リーディングエッジ）のタイミングで順にハイに遷移する。アップパルスＵＰとダウンパルスＤＮが両方ハイに遷移すると、フリップフロップ２４２，２４４がリセットされ、アップパルスＵＰとダウンパルスＤＮがローに遷移する。そして論理ゲート２５０によって、アップパルスＵＰのみがハイの区間が切り出され、出力パルスＳＯＵＴが生成される。

0039

図４（ｃ）には、リセットパルスＲＳＴがセットパルスＳＥＴに先行するときの動作が示される。この場合、ダウンパルスＤＮが先にハイに遷移し、続いてアップパルスＵＰがハイに遷移する。アップパルスＵＰのみがハイの区間は存在しないため、出力パルスＳＯＵＴはローを維持する。

0040

このように実施の形態に係るパルス発生器２００によれば、図４（ｂ）に示すように、セットパルスＳＥＴ、リセットパルスＲＳＴのパルス幅の影響を受けずに、出力パルスＳＯＵＴを生成することができる。これによりＳＲラッチを用いた場合に比べて、細い出力パルスＳＯＵＴを生成することができる。

0041

また図４（ｃ）に示すように、リセットパルスＲＳＴがセットパルスＳＥＴに先行した場合において出力パルスＳＯＵＴをローに維持でき、図２（ｃ）に示すようにデューティ比が大きい出力パルスＳＯＵＴの発生を防止できる。

0042

図５（ａ）、（ｂ）は、パルス発生器２００の符号判定回路２６０の動作波形図である。図５（ａ）は、セットパルスＳＥＴ、すなわちアップパルスＵＰが先行しているときの動作を、図５（ｂ）は、リセットパルスＲＳＴ、すなわちダウンパルスＤＮが先行しているときの動作を示す。

図５

0043

符号判定回路２６０を設けたことにより、アップパルスＵＰ、ダウンパルスＤＮの発生順序を検出でき、符号信号ＳＩＧＮはパルス発生器２００の動作状態の監視に用いることができる。たとえば、パルス発生器２００を通常動作させる場合（パルス幅が非ゼロ）、アップパルスＵＰのエッジは必ずダウンパルスＤＮのエッジに先行するから、符号信号ＳＩＧＮは常にハイとなるべきである。そこで図３に示すように、ＳＩＧＮ信号を監視する異常検出回路２７０を設けて、ローのＳＩＧＮ信号が発生すると、異常と判定してもよい。

0044

またＳＩＧＮ信号はパルス発生器２００のキャリブレーションに利用することができる。パルス発生器２００は、異常検出回路２７０に代えて、またはそれに加えて、キャリブレーション回路２８０を備えることができる。キャリブレーション回路２８０は、ＳＩＧＮ信号にもとづいて、セットパルス発生器２１０、リセットパルス発生器２２０の遅延量を校正する。

0045

ＳＩＧＮ信号にもとづいて、セットパルスＳＥＴとリセットパルスＲＳＴが同時に発生する動作条件を探索することができ、その探索結果を用いてセットパルス発生器２１０、リセットパルス発生器２２０のばらつきをキャンセルできる。

0046

以下、キャリブレーション方法についていくつかの例を説明する。

0047

（第１のキャリブレーション方法）
キャリブレーション回路２８０は、第１制御コードＤＨと第２制御コードＤＬの差分を変化させ、ＳＩＧＮ信号のレベルの変化点を検出する。

0048

図６は、第１のキャリブレーション方法のフローチャートである。本明細書に示されるフローチャートは、複数の処理の順序を限定するものでなく、複数の処理は、支障のない範囲で適宜入れ替えることができる。

図６

0049

制御コードＤＨ，ＤＬが初期化される（Ｓ１００）。この状態でパルス発生器２００を動作させ（Ｓ１０２）、ＳＩＧＮ信号を取得する（Ｓ１０４）。ＳＩＧＮ信号のレベルが、前回取得したレベルから変化したか否かが判定され（Ｓ１０６）、変化した場合（Ｓ１０６のＹ）、制御コードＤＨとＤＬの差分が保存され（Ｓ１１０）、キャリブレーションは終了する。保存された制御コードＤＨ，ＤＬは、パルス発生器２００を通常動作させる際に、制御コードＤＨ，ＤＬのオフセットとして用いられる。ＳＩＧＮ信号のレベルが変化しないとき（Ｓ１０６のＮ）、制御コードＤＨ，ＤＬの差分を変化させ（Ｓ１０８）、ステップＳ１０２に戻る。

0050

（第２のキャリブレーション方法）
セットパルス発生器２１０、リセットパルス発生器２２０の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含む。キャリブレーション回路２８０は、第１制御コードＤＨと第２制御コードＤＬを同値とした状態で、可変遅延器の遅延量を変化させ、ＳＩＧＮ信号のレベルの変化点を検出する。可変遅延器の構成および遅延量の調節方法は限定されず、遅延経路に接続された可変キャパシタの容量を調節してもよいし、電流源付きのインバータの電流量を調整してもよいし、ＣＲ遅延器の抵抗値や容量値を調整してもよい。

0051

図７は、第２のキャリブレーション方法のフローチャートである。制御コードＤＨ，ＤＬに同値がセットされ（Ｓ２００）、可変遅延器が初期化される（Ｓ２０２）。この状態でパルス発生器２００を動作させ（Ｓ２０４）、ＳＩＧＮ信号を取得する（Ｓ２０６）。ＳＩＧＮ信号のレベルが、前回取得したレベルから変化したか否かが判定され（Ｓ２０８）、変化した場合（Ｓ２０８のＹ）、可変遅延器の遅延量を保存し（Ｓ２１２）、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器２００の通常動作時において固定的に用いられる。

図７

0052

ＳＩＧＮ信号のレベルが変化しないとき（Ｓ２０８のＮ）、可変遅延器の遅延量を変化させ（Ｓ２１０）、ステップＳ２０４に戻る。

0053

（第３のキャリブレーション方法）
セットパルス、リセットパルスにジッタが含まれる場合、セットパルスとリセットパルスのタイミングが揃った状態において、ＳＩＧＮ信号のハイ（Ｈ）とロー（Ｌ）の発生確率は５０％に近づく。そこでキャリブレーション回路２８０は、パルス発生器２００を動作させ、ある期間にわたって得られるＳＩＧＮ信号のＨ／Ｌの発生確率を示すデータを生成可能である。得られた発生確率にもとづいて、セットパルス発生器２１０、リセットパルス発生器２２０を校正する。

0054

たとえばキャリブレーション回路２８０はアップダウンカウンタを含み、初期値をフルスケールの１／２にセットした状態でカウントを開始してもよい。発生確率が等しければ、カウント値は実質的に初期値近傍に維持されるが、発生確率に偏りがあれば、カウント値は時間とともに上昇あるいは下降する。したがって最終的なカウント値は、発生確率を表すデータとなる。

0055

図８は、第３のキャリブレーション方法のフローチャートである。
制御コードＤＨ，ＤＬが初期化される（Ｓ３００）。この状態でパルス発生器２００をある期間にわたり連続動作させ（Ｓ３０２）、ＳＩＧＮ信号のＨ／Ｌの発生確率を取得する（Ｓ３０４）。そしてＨ／Ｌの発生確率が５０％であるか否かが判定され（Ｓ３０６）、５０％である場合（Ｓ３０６のＹ）、制御コードＤＨとＤＬの差分が保存され（Ｓ３１０）、キャリブレーションは終了する。保存された制御コードＤＨ，ＤＬは、パルス発生器２００を通常動作させる際に、制御コードＤＨ，ＤＬのオフセットとして用いられる。発生確率が５０％でないとき（Ｓ３０６のＮ）、制御コードＤＨ，ＤＬの差分を変化させ（Ｓ３０８）、ステップＳ３０２に戻る。なお処理Ｓ３０６において、厳密に５０％であるかを判定する必要はなく、確率が５０％近傍の許容範囲に含まれるかを判定すればよい。

図８

0056

（第４のキャリブレーション方法）
図９は、第４のキャリブレーション方法のフローチャートである。制御コードＤＨ，ＤＬに同値がセットされ（Ｓ４００）、可変遅延器が初期化される（Ｓ４０２）。この状態でパルス発生器２００をある期間にわたり連続動作させ（Ｓ４０４）、ＳＩＧＮ信号のＨ／Ｌの発生確率を取得する（Ｓ４０６）。発生確率が５０％であるか否かが判定され（Ｓ４０８）、５０％であるとき（Ｓ４０８のＹ）、可変遅延器の遅延量を保存し（Ｓ４１２）、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器２００の通常動作時において固定的に用いられる。

図９

0057

確率が５０％でないとき（Ｓ４０８のＮ）、可変遅延器の遅延量を変化させ（Ｓ４１０）、ステップＳ４０４に戻る。

0058

続いて、セットパルス発生器２１０、リセットパルス発生器２２０（以下、タイミング発生器と総称する）の構成例を説明する。

0059

図１０は、実施の形態に係るタイミング発生器１００のブロック図である。タイミング発生器１００は、第１基準タイミング信号φａ０および第２基準タイミング信号φｂ０を受け、制御コードＤＣＮＴに応じたタイミングにエッジを有する出力タイミング信号φＯＵＴを生成する。２つの基準信号φａ０とφｂ０の時間差は一定ΔＴ０である。

0060

タイミング発生器１００は、Ｍ段（Ｍ≧２）の遅延ステージ１１０と、デコーダ１２０を備える。第１段〜第（Ｍ−１）段の遅延ステージ１１０＿１〜１１０＿（Ｍ−１）は、位相補間器ＰＩのペア１１２，１１４を含む。最終段（第Ｍ段）の遅延ステージ１１０＿Ｍは、１個の位相補間器１１２を含む。変形例において、最終段の遅延ステージ１１０＿Ｍにも２個の位相補間器１１２，１１４を設け、一方の出力を不使用としてもよい。

0061

図１１は、位相補間器ＰＩの基本動作を説明する図である。時刻ｔ０に入力ノードＩＮ１の第１信号φａのエッジが発生し、時刻ｔ０から所定時間ΔＴ経過後の時刻ｔ１に、入力ノードＩＮ２の第２信号φｂのエッジが発生する。この位相補間器ＰＩの階調数をＮ（Ｎ≧２）、時間分解能をΔｔとするとき、入力される２つのタイミング信号φａ、φｂの時間差ΔＴは、Ｎ×Δｔである。位相補間器ＰＩには、制御コード（コード）ＣＯＤＥが与えられる。位相補間器ＰＩは、制御コードＣＯＤＥの値を１０進数でｄ（ｄ＝０，１，…，Ｎ−１）とするとき、ｄに対して線形に変化する遅延量を発生するデジタル−時間変換器（ＤＴＣ:Digital to Time Converter）である。第１信号φａに対する出力信号φｏの遅延量はＴｄは以下の式で与えられる。
Ｔｄ＝τ＋ｄ×Δｔ
τは所定のオフセット遅延量でありτ≧ΔＴを満たす定数である。

図１１

0062

位相補間器ＰＩの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。

0063

図１０に戻る。タイミング発生器１００は、Ｍ段（Ｍ≧２）の遅延ステージ１１０＿１〜１１０＿Ｍを備える。第１段の遅延ステージ１１０＿１の位相補間器のペア１１２，１１４の第１入力ノードＩ１には、第１基準タイミング信号φａ０が入力され、それらの第２入力ノードＩ２には、第２基準タイミング信号φｂ０が入力される。２段目以降の遅延ステージ１１０＿ｊ（２≦ｊ≦Ｍ）に関して、位相補間器１１２，１１４のペアの第１入力ノードＩ１は、前段の遅延ステージ１１０＿（ｊ−１）の位相補間器のペア１１２、１１４の一方１１２の出力ノードＯと接続され、位相補間器１１２，１１４のペアの第２入力ノードＩ２は、前段の遅延ステージ１１０＿（ｊ−１）の位相補間器のペア１１２、１１４の他方１１４の出力ノードＯと接続される。

0064

デコーダ１２０は、制御コードＤＣＮＴにもとづいて、各遅延ステージ１１０＿＃（＃＝１，…，Ｍ）の位相補間器１１２，１１４それぞれに設定すべきコードＤａ＃，Ｄｂ＃を生成する。コードＤａ＃，Ｄｂ＃の値（１０進数）をａ＃、ｂ＃と表記する。

0065

デコーダ１２０は、ｉ段目の遅延ステージ１１０＿ｉに含まれる位相補間器１１２，１１４それぞれが生成するタイミング信号φａｉ，φｂｉが所定の時間差ΔＴｉを有するように、コードＤａｉ，Ｄｂｉを生成する。コードの値ａｉ，ｂｉの差分は一定であり、たとえば２つの値ａｉ，ｂｉの差分を１とするとき、２つのタイミング信号φａｉとφｂｉの時間差ΔＴｉは、そのステージの分解能Δｔｉと等しくなる。

0066

各ステージは、異なる階調数Ｎを有することができ、ｉ番目のステージの階調数をＮｉと表す。このとき、
ΔＴｉ＝Δｔｉ＋１×Ｎｉ＋１
の関係が成り立つものとする。

0067

続いてタイミング発生器１００全体の基本動作を説明する。図１２は、図１０のタイミング発生器１００の動作波形図である。ここでは理解の容易化のために、ステージ数Ｍ＝２、Ｎ１＝Ｎ２＝４とする。図１２の例では、遅延ステージ１１０＿１に設定されるコードＤａ１、Ｄｂ１それぞれの値は、ａ１＝１，ｂ１＝２である。遅延ステージ１１０＿２に設定されるコードＤａ２値はａ２＝３である。

図１２

0068

時刻ｔ０に、第１基準タイミング信号φａ０が入力され、それからΔＴ０後の時刻ｔ１に、第１基準タイミング信号φｂ０が入力される。

0069

１段目の遅延ステージ１１０＿１の一方の位相補間器１１２の出力φａ１のエッジは、時刻ｔ０から遅延時間Ｔｄ１経過後の時刻ｔ２に発生する。
Ｔｄ１＝τ１＋ａ１×Δｔ１
１段目の遅延ステージ１１０＿１の他方の位相補間器１１４の出力φｂ１のエッジは、φａ１の発生時刻ｔ２からΔＴ１＝Δｔ１経過後の時刻ｔ３に発生する。

0070

２段目の遅延ステージ１１０＿２の位相補間器１１２の出力φＯＵＴのエッジは、時刻ｔ２から、遅延時間Ｔｄ２経過後の時刻ｔ４に発生する。
Ｔｄ２＝τ２＋ａ２×Δｔ２

0071

したがって時刻ｔ０から時刻ｔ４までのトータルの遅延時間Ｔｄ（ＴＯＴＡＬ）は、
Ｔｄ（ＴＯＴＡＬ）＝τ１＋ａ１×Δｔ１＋τ２＋ａ２×Δｔ２
となる。τ１，τ２はステージごとの固有の遅延である。

0072

任意のＭ段（Ｍ≧２）の遅延ステージ１１０を備えるタイミング発生器１００に一般化すると、第１基準タイミング信号φａ０に対する出力信号φＯＵＴの遅延量は、以下の式で表される。
Ｔｄ（ＴＯＴＡＬ）＝Σｉ＝１：Ｍ（τｉ＋Δｔｉ×ａｉ）

0073

図１３は、図１０のタイミング発生器のパイプライン動作を説明する図である。Ｌｉは、ｉ番目のステージの分解能を表しており、Ｎｉ＝２Ｌｉの関係が成り立つ。ステージが進む毎に、前のステージの２つの出力φａ，φｂの時間差ΔＴが、１／２Ｌｉ倍となり、時間分解能が高くなっていく。

図１３

0074

以上がタイミング発生器１００の動作である。このタイミング発生器１００によれば、ステージの段数Ｍを増やすにしたがい、また各ステージの分解能Ｎｉを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器１００の階調数は、Ｎ１×Ｎ２×・・・×ＮＭとなる。ステージ数をＮ，分解能をＮ１＝Ｎ２＝・・・＝ＮＭ＝Ｎとすれば、ＮＭ階調での位相制御が可能となり、時間分解能はΔＴ０／ＮＭとなる。たとえばＮ＝１６、Ｍ＝２の場合、２５６階調（８ビット相当）の制御が可能である。

0075

タイミング発生器１００は、以下のような利点を有する。
第１に、タイミング発生器１００は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、２つの基準信号φａ０，φｂ０の時間差ΔＴ０が大きい場合には、ステージ数Ｍを増やす、および／または、各ステージの階調数Ｎを増やすことにより、時間分解能を高くすることができる。

0076

第２に、タイミング発生器１００は回路面積が小さく、また消費電力も小さいという利点を有する。加えてタイミング発生器１００ではすべての位相補間器ＰＩが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。

0077

さらに消費電力に関連して、タイミング発生器１００は、２つの基準信号φａ０，φｂ０が変化したときだけ動作するため、無駄な消費電力が発生しない。

0078

第３に、タイミング発生器１００は、信号経路上にアナログスイッチ（マルチプレクサ）が不要であり、かつ各ステージの分解能Ｎｉとステージ数Ｍの両方を、設計パラメータとすることができる。実施の形態に係るタイミング発生器１００では、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ｐｓ以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器１００を、数十ｐｓ〜サブｎｓの時間分解能が要求されるアプリケーションに用いてもよい。

0079

第４に、タイミング発生器１００はフィードバックループを有しないため、起動が高速であるという利点がある。

0080

続いてタイミング発生器１００の変形例を説明する。

0081

（第１変形例）
図１４は、第１変形例に係るタイミング発生器１００の回路図である。１番目の遅延ステージ１１０＿１において、位相補間器１１２の第１入力ノードＩＮ１には基準信号φａ０が、位相補間器１１２の第２入力ノードＩＮ２と位相補間器１１４の第１入力ノードＩＮ１には、共通の基準信号φｂ０が、位相補間器１１４の第２入力ノードＩＮ２には、基準信号φｃ０が入力される。

図１４

0082

（第２変形例）
実施の形態では位相補間器１１２を基準として、位相補間器１１４の出力を遅延させる場合を説明したが、その限りでなく、位相補間器１１４の出力を基準として、位相補間器１１２の出力を先行させてもよい。

0083

図１５は、図１０のタイミング発生器１００を用いて構成されるパルス発生器２００のブロック図である。セットパルス発生器２１０、リセットパルス発生器２２０はそれぞれ、Ｎ＝２段のタイミング発生器１００として構成される。セットパルス発生器２１０は、第１位相補間器ＰＩ１〜第３位相補間器ＰＩ３を含む。リセットパルス発生器２２０は、第４位相補間器ＰＩ４〜第６位相補間器ＰＩ６を含む。

図１５

0084

位相周波数検出器２４０は、第３位相補間器ＰＩ３の出力であるセットパルスＳＥＴと第６位相補間器ＰＩ６の出力であるリセットパルスＲＳＴを受け、アップパルスＵＰおよびダウンパルスＤＮを生成する。論理ゲート２５０は、アップパルスＵＰおよびダウンパルスＤＮを受け、それらを論理演算して出力パルスＳＯＵＴを生成する。

0085

符号判定回路２６０は、アップパルスＵＰのエッジがダウンパルスＤＮのエッジより早く現れるとき第１レベル（Ｈ）、遅く現れるとき第２レベル（Ｌ）となるＳＩＮＧ信号を生成する。

0086

第１マルチプレクサＭＵＸ１は、第１位相補間器ＰＩ１、第４位相補間器ＰＩ４、第３位相補間器ＰＩ３の出力を受け、ひとつを選択して位相周波数検出器２４０の一方の入力に供給可能である。また第２マルチプレクサＭＵＸ２は、第２位相補間器ＰＩ２、第５位相補間器ＰＩ５、第６位相補間器ＰＩ６の出力を受け、ひとつを選択して位相周波数検出器２４０の他方の入力に供給可能である。

0087

第１マルチプレクサＭＵＸ１，第２マルチプレクサＭＵＸ２は、キャリブレーション動作において、（i）第１位相補間器ＰＩ１、第２位相補間器ＰＩ２のペア、（ii）第４位相補間器ＰＩ４、第５位相補間器ＰＩ５のペア、（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペア、を選択可能である。また第１マルチプレクサＭＵＸ１，第２マルチプレクサＭＵＸ２は、通常動作において、（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペアを選択する。

0088

キャリブレーション回路２８０によるキャリブレーションを説明する。はじめにマルチプレクサＭＵＸ１，ＭＵＸ２により（i）第１位相補間器ＰＩ１、第２位相補間器ＰＩ２のペアを選択し、ＳＩＧＮ信号にもとづいて、第１位相補間器ＰＩ１、第２位相補間器ＰＩ２の遅延のばらつきを校正する。

0089

またマルチプレクサＭＵＸ１，ＭＵＸ２により（ii）第４位相補間器ＰＩ４、第５位相補間器ＰＩ５のペアを選択し、ＳＩＧＮ信号にもとづいて、第４位相補間器ＰＩ４、第５位相補間器ＰＩ５の遅延のばらつきを校正する。

0090

さらにマルチプレクサＭＵＸ１，ＭＵＸ２により（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペアを選択し、ＳＩＧＮ信号にもとづいて、第３位相補間器ＰＩ３、第６位相補間器ＰＩ６の遅延のばらつきを校正する。

0091

これらの校正には、第１〜第４のキャリブレーション方法を用いることができる。たとえば複数の位相補間器ＰＩ１〜ＰＩ６それぞれの伝搬経路に可変遅延器を設け、その遅延量を調節してもよい。あるいは、ＰＩ１とＰＩ２に与える制御コードのオフセット、ＰＩ４とＰＩ５に与える制御コードのオフセット、ＰＩ３とＰＩ６に与える制御コードのオフセットを最適化してもよい。

0092

図１５のパルス発生器２００Ａによれば、セットパルス発生器２１０、リセットパルス発生器２２０（タイミング発生器１００）の内部の位相補間器を校正でき、位相補間器ＰＩのばらつきによる遅延制御量の非線形で発生するセットパルス発生器２１０の遅延制御量の線形性を向上させることができる。

図１５

0093

続いて、パルス発生器２００の用途を説明する。パルス発生器２００は、デジタルのさまざまなコントローラＩＣ（IntegratedCircuit）に用いることができる。

0094

図１６は、デジタル制御のスイッチング電源３００のブロック図である。スイッチング電源３００は、コントローラ４００に加えて、周辺回路３１０を備える。図１６には降圧（Buck）コンバータを示すが、周辺回路３１０のトポロジーはそれに限定されず、昇圧コンバータ、昇降圧コンバータ、フライバックコンバータやフォワードコンバータなどさまざまな回路構成を取り得る。

図１６

0095

コントローラ４００は、一つの半導体チップに集積化されたＩＣ（IntegratedCircuit）である。トランジスタＭＨ，ＭＬはコントローラ４００に集積化されてもよい。コントローラ４００のフィードバック（ＦＢ）ピンには、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢが入力される。Ａ／Ｄコンバータ４１０は、フィードバック信号ＶＦＢをデジタル信号ＤＦＢに変換する。デジタルコントローラ４２０は、デジタル信号ＤＦＢが目標値ＤＲＥＦに近づくように、デューティ比指令値ＤＵＴＹをフィードバック制御する。デジタルコントローラ４２０は、ＰＩ（比例・積分）制御器あるいはＰＩＤ（比例・積分・微分）制御器を含む。

0096

デジタルパルス幅変調器４３０は、図２のパルス発生器２００のアーキテクチャを用いて構成され、デューティ比指令値ＤＵＴＹに応じたパルス幅を有するハイサイドパルスＳＨと、それと相補的なローサイドパルスＳＬを生成する。ハイサイドドライバ４４０Ｈ、ローサイドドライバ４４０Ｌはそれぞれ、ハイサイドパルスＳＨ、ローサイドパルスＳＬに応じて、周辺回路３１０のトランジスタＭＨ，ＭＬを駆動する。