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図面 (6)

課題

低電圧クロック高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能なサンプリングクロック生成回路を提供する。

解決手段

高電圧クロック生成回路100は、基本クロック信号に基づいて、基本クロック信号のクロックタイミングに応じて信号レベルが変化する第1クロック信号を生成し、基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、第1クロック信号と位相が異なる第2クロック信号を生成するDLL回路と、第2クロック信号をレベルシフトして高電圧クロック信号を生成し、DLL回路に供給するレベルシフタと、を有する。DLL回路は、第1クロック信号、低電圧クロック信号及び高電圧クロック信号の供給を受け、低電圧クロック信号と高電圧クロック信号との位相差に応じて第1クロック信号を遅延させることにより、第2クロック信号を生成する。

概要

背景

近年、LCD(Liquid Crystal Display)ドライバやOLED(Organic Light Emitting Diode)ドライバの駆動回路高集積化が進み、高電圧電源電圧で駆動回路が駆動される一方、ロジック素子を駆動する低電圧側の電源電圧については益々低電圧化が進んでいる。

また、TV等に用いる大型のOLEDでは、パネル素子の特性のばらつきや経時劣化が発生する。このため、画素の特性を補正するべく、OLEDドライバにパネル素子の特性測定用ADC(Analog to Digital Converter)を搭載して素子特性の測定が行われている。このADCによるAD変換高速化に伴い、表示パネル電圧及び電流サンプリングするクロックを生成するクロック生成回路が必要となる。例えば、外部クロック周期に応じて位相関係が一定になる複数のクロックを出力するクロック生成回路が提案されている(例えば、特許文献1)。

概要

低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能なサンプリングクロック生成回路を提供する。高電圧クロック生成回路100は、基本クロック信号に基づいて、基本クロック信号のクロックタイミングに応じて信号レベルが変化する第1クロック信号を生成し、基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、第1クロック信号と位相が異なる第2クロック信号を生成するDLL回路と、第2クロック信号をレベルシフトして高電圧クロック信号を生成し、DLL回路に供給するレベルシフタと、を有する。DLL回路は、第1クロック信号、低電圧クロック信号及び高電圧クロック信号の供給を受け、低電圧クロック信号と高電圧クロック信号との位相差に応じて第1クロック信号を遅延させることにより、第2クロック信号を生成する。

目的

本発明は、上記問題点に鑑みてなされたものであり、低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能な高電圧クロック生成回路を提供する

効果

実績

技術文献被引用数
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請求項1

基本クロック信号に基づいて、前記基本クロック信号のクロックタイミングに応じて信号レベルが変化する第1クロック信号を生成するとともに、前記基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、前記第1クロック信号と位相が異なる第2クロック信号を生成するDLL回路と、前記第2クロック信号をレベルシフトして前記高電圧クロック信号を生成し、当該高電圧クロック信号を出力するとともに前記DLL回路に供給するレベルシフタと、を有し、前記DLL回路は、前記第1クロック信号、前記低電圧クロック信号、及び前記高電圧クロック信号の供給を受け、前記低電圧クロック信号と前記高電圧クロック信号との位相差に応じて前記第1クロック信号を遅延させることにより、前記第2クロック信号を生成することを特徴とする高電圧クロック生成回路

請求項2

前記低電圧クロック信号は、第1の低電圧クロック信号及び第2の低電圧クロック信号からなる一対のクロック信号であり、前記クロック生成部は、前記第1の低電圧クロック信号を前記DLL回路に供給し、前記高電圧クロック信号は、前記第1の低電圧クロック信号に対応するクロックタイミングを有する第1の高電圧クロック信号と、前記第2の低電圧クロック信号に対応するクロックタイミングを有する第2の高電圧クロック信号と、からなる一対のクロック信号であり、前記レベルシフタは、前記第2クロック信号に基づいて、前記第1の高電圧クロック信号及び前記第2の高電圧クロック信号を生成し、前記第1の高電圧クロック信号を前記DLL回路に供給する、ことを特徴とする請求項1に記載の高電圧クロック生成回路。

請求項3

前記DLL回路は、前記第1の低電圧クロック信号と前記第1の高電圧クロック信号との位相差に応じて、所定のノードに接続された容量を充電又は放電し、当該所定のノードの電位に基づく遅延時間で前記第1クロック信号を遅延させることにより、前記第2クロック信号を生成することを特徴とする請求項2に記載の高電圧クロック生成回路。

請求項4

コンデンサ充放電切り替えることによりADを行うサンプルホールド回路に接続され、前記第1の低電圧クロック信号、前記第2の低電圧クロック信号、前記第1の高電圧クロック信号及び前記第2の高電圧クロック信号を、前記コンデンサの充放電の切り替えを制御する制御信号として、前記サンプルホールド回路に供給することを特徴とする請求項2又は3に記載の高電圧クロック生成回路。

技術分野

0001

本発明は、高電圧クロック生成回路に関する。

背景技術

0002

近年、LCD(Liquid Crystal Display)ドライバやOLED(Organic Light Emitting Diode)ドライバの駆動回路高集積化が進み、高電圧の電源電圧で駆動回路が駆動される一方、ロジック素子を駆動する低電圧側の電源電圧については益々低電圧化が進んでいる。

0003

また、TV等に用いる大型のOLEDでは、パネル素子の特性のばらつきや経時劣化が発生する。このため、画素の特性を補正するべく、OLEDドライバにパネル素子の特性測定用ADC(Analog to Digital Converter)を搭載して素子特性の測定が行われている。このADCによるAD変換高速化に伴い、表示パネル電圧及び電流サンプリングするクロックを生成するクロック生成回路が必要となる。例えば、外部クロック周期に応じて位相関係が一定になる複数のクロックを出力するクロック生成回路が提案されている(例えば、特許文献1)。

先行技術

0004

特開2010−128988号公報

発明が解決しようとする課題

0005

大型のOLEDドライバ等に搭載されるクロック生成回路では、低電圧ロジック回路で作成されたクロックをレベルシフタにより高電圧のクロックに変換することが行われる。このような高電圧のクロックを用いてスイッチをオン及びオフすることにより、サンプルホールド回路において高圧信号をサンプリングすることが可能となる。

0006

しかし、低電圧ロジック回路で生成されたクロックを高電圧のクロックに変換する佐生、レベルシフタの動作によるクロックの遅延が発生し、温度、電圧、プロセスによりクロックタイミングに大きなばらつきが発生してしまう。このばらつきは、サンプリング動作の高速化を阻害する原因となる。

0007

本発明は、上記問題点に鑑みてなされたものであり、低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能な高電圧クロック生成回路を提供することを目的とする。

課題を解決するための手段

0008

本発明に係る高電圧クロック生成回路は、基本クロック信号に基づいて、前記基本クロック信号のクロックタイミングに応じて信号レベルが変化する第1クロック信号を生成するとともに、前記基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、前記第1クロック信号と位相が異なる第2クロック信号を生成するDLL回路と、前記第2クロック信号をレベルシフトして前記高電圧クロック信号を生成し、当該高電圧クロック信号を出力するとともに前記DLL回路に供給するレベルシフタと、を有し、前記DLL回路は、前記第1クロック信号、前記低電圧クロック信号、及び前記高電圧クロック信号の供給を受け、前記低電圧クロック信号と前記高電圧クロック信号との位相差に応じて前記第1クロック信号を遅延させることにより、前記第2クロック信号を生成することを特徴とする。

発明の効果

0009

本発明の高電圧クロック生成回路によれば、低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能となる。

図面の簡単な説明

0010

本実施例の高電圧クロック生成回路の構成を示すブロック図である。
本実施例のDLL回路の構成を示す回路図である。
本実施例のサンプルホールド回路の構成を示す回路図である。
各信号の時間変化を示すタイムチャートである。
制御ノードの電圧と遅延時間との関係を示すグラフである。

実施例

0011

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

0012

本実施例の高電圧クロック生成回路は、低電圧ロジック回路により生成されたクロック信号(以下、低電圧クロック信号と称する)に基づいて高電圧信号としてのクロック信号(以下、高電圧クロック信号と称する)を生成する回路である。本実施例の高電圧クロック生成回路により生成された高電圧クロック信号は、例えば表示ドライバにおいて表示パネルの素子の特性を測定するためのAD変換のサンプリングクロックとして用いられる。

0013

図1は、本実施例の高電圧クロック生成回路100の構成を示すブロック図である。高電圧クロック生成回路100は、クロック生成部11、DLL(Delayed Locked Loop)回路12、及びレベルシフタ13から構成されている。

0014

クロック生成部11は、高電圧クロック生成回路100の外部に設けられた低電圧ロジック回路であるクロック信号源(図示せず)によって生成された基本クロック信号CLKの入力を受ける。そして、クロック生成部11は、基本クロック信号CLKに基づいて、低電圧クロック信号S3CK及びH3CKを生成する。また、クロック生成部11は、基本クロック信号CLKに基づいて第1クロック信号CK1を生成し、出力端子HVOから出力する。

0015

クロック生成部11から出力された第1クロック信号CK1は、DLL回路12の入力端子INに供給される。また、クロック生成部11から出力された低電圧クロック信号H3CKは、DLL回路12の第1端子T1に供給される。

0016

DLL回路12は、第2端子T2にレベルシフタ13から出力された高電圧クロック信号H3CK_HVの供給を受ける。そして、低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVの立ち上がりが同じタイミングとなるように位相調整を行う。DLL回路12は、当該位相調整の結果を反映した第2クロック信号CK2をレベルシフタ13に供給する。

0017

図2は、DLL回路12の構成を示す回路図である。DLL回路12は、位相比較ブロック21、チャージポンプブロック22、及びDLブロック23から構成されている。

0018

位相比較ブロック21は、NANDゲートND1、第1DフリップフロップDFF1、第2DフリップフロップDFF2及びインバータINV1を含む。

0019

NANDゲートND1は、2入力のNANDゲート回路である。NANDゲートND1は、一方の入力端に低電圧クロック信号H3CK、他方の入力端に高電圧クロック信号H3CK_HVの入力を受け、低電圧クロック信号H3CKと高電圧クロック信号H3CK_HVとの否定論理積リセットノードRSTBに出力する。

0020

第1DフリップフロップDFF1は、低電圧クロック信号H3CKの立ち上がりに応じて電源電圧VDDを取り込み、出力信号UPとして出力する。第1DフリップフロップDFF1は、リセットノードRSTBに接続されたリセット端子を有し、リセットノードRSTBの電位立下りに応じてリセット初期化)される。

0021

第2DフリップフロップDFF2は、高電圧クロック信号H3CK_HVの立ち上がりに応じて電源電圧VDDを取り込み、出力信号DOWNとして出力する。第2DフリップフロップDFF2は、リセットノードRSTBに接続されたリセット端子を有し、リセットノードRSTBの電位の立下りに応じてリセット(初期化)される。

0022

インバータINV1は、入力端が第1DフリップフロップDFF1の出力端子に接続されている。インバータINV1は、第1DフリップフロップDFF1から出力された出力信号UPを反転させた反転信号を出力する。

0023

チャージポンプブロック22は、トランジスタM1、M2、M3、M4、M5及びM6と、抵抗R0と、コンデンサC0と、を有する。

0024

トランジスタM1は、例えばPチャネル型MOSFETから構成され、ドレインが制御ノードCTRLに接続されている。トランジスタM1は、ゲートに第1DフリップフロップDFF1の出力信号UPを反転させた反転信号の供給を受け、当該反転信号の信号レベルに応じてオン及びオフに制御される。すなわち、トランジスタM1は、反転信号の信号レベルが論理レベル0の場合にオンとなり、反転信号の信号レベルが論理レベル1の場合にオフとなる。

0025

トランジスタM2は、例えばNチャネル型MOSFETから構成され、ドレインが制御ノードCTRLに接続されている。トランジスタM2は、ゲートに第2DフリップフロップDFF2の出力信号DOWNの供給を受け、出力信号DOWNの信号レベルに応じてオン及びオフに制御される。すなわち、トランジスタM2は、出力信号DOWNの信号レベルが論理レベル1の場合にオンとなり、出力信号DOWNの信号レベルが論理レベル0の場合にオフとなる。

0026

トランジスタM3及びM4は、例えばPチャネル型MOSFETから構成されている。トランジスタM3及びM4のソースは互いに接続され、電源電圧VDDの印加を受ける。また、トランジスタM3及びM4の各々のゲートは、互いに接続されている。トランジスタM4のドレインはトランジスタM1のソースに接続されている。トランジスタM3及びM4は、トランジスタM3のソースドレイン間に流れる電流に応じた電流をトランジスタM1のソースドレイン間に流すためのカレントミラーとしての機能を有する。

0027

トランジスタM5及びM6は、例えばNチャネル型MOSFETから構成されている。トランジスタM5及びM6のソースは互いに接続され、接地電位SSの印加を受ける。また、トランジスタM5及びM6の各々のゲートは、互いに接続されている。トランジスタM6のドレインはトランジスタM2のソースに接続されている。トランジスタM5及びM6は、トランジスタM5のドレインソース間に流れる電流に応じた電流をトランジスタM2のドレインソース間に流すためのカレントミラーとしての機能を有する。

0028

抵抗R0は、一端がトランジスタM3のドレインに接続され、他端がトランジスタM5のドレインに接続されている。抵抗R0は所定の抵抗値を有し、トランジスタM3、抵抗R0及びトランジスタM5からなる電流ラインに定電流を送出する定電流送出部としての機能を有する。

0029

コンデンサC0は、一端が制御ノードCTRLに接続され、他端が接地されている。コンデンサC0は、制御ノードCTRLを流れる電流により充放電される。コンデンサC0の充放電により、制御ノードCTRLの電位が変化する。

0030

DLブロック23は、インバータINV2、INV3、INV4及びINV5から構成される可変遅延回路である。インバータINV2の入力端は、DLL回路12の入力端子INに接続され、第1クロック信号CK1の入力を受ける。インバータINV2は、第1クロック信号CK1を反転した信号を出力する。

0031

インバータINV3の入力端は、インバータINV2の出力端に接続されている。インバータINV3は、インバータINV2の出力信号を反転した信号を出力する。インバータINV4の入力端は、インバータINV3の出力端に接続されている。インバータINV4は、インバータINV3の出力信号を反転した信号を出力する。インバータINV4の入力端は、インバータINV3の出力端に接続されている。インバータINV4は、インバータINV3の出力信号を反転した信号を出力する。

0032

DLブロック23からは、第1クロック信号CK1がINV2〜INV5を経て遅延した信号が第2クロック信号CK2として出力される。そして、その遅延時間(ディレイタイム)は、制御ノードCTRLの電圧に応じて調整される。

0033

再び図1を参照すると、レベルシフタ13は、DLL回路12から入力端子INに供給された第2クロック信号CK2を高電圧信号にレベルシフトすることにより、高電圧クロック信号S3CK_HV及びH3CK_HVを生成する。レベルシフタ13は、高電圧クロック信号S3CK_HV及びH3CK_HVをともに高電圧クロック生成回路100の外部に設けられたサンプルホールド回路に出力する一方、バッファ14を介して高電圧クロック信号H3CK_HVをDLL回路12に帰還供給する。

0034

図3は、高電圧クロック信号S3CK_HV及びH3CK_HVの入力を受けるサンプルホールド回路200の構成を示す回路図である。

0035

サンプルホールド回路200は、アンプ回路AMP1と、コンデンサC1、C2、C3及びC4と、スイッチSW1、SW2、SW3、SW4、SW5、SW6及びSW7と、を含む。

0036

スイッチSW1及びSW2は、高電圧クロック信号S3CK_HVに基づいてオン及びオフとなるスイッチである。SW4、SW5、SW6及びSW7は、低電圧クロック信号S3CKに基づいてオン及びオフとなるスイッチである。本実施例の低電圧クロック信号S3CK及び高電圧クロック信号S3CK_HVも、立ち上がりタイミングが同期した信号となる。このため、スイッチSW1及びSW2と、スイッチSW4、SW5、SW6及びSW7とは、同じタイミングでオンとなるように制御される。

0037

一方、スイッチSW3は、高電圧クロック信号H3CK_HVに基づいてオン及びオフとなるスイッチである。本実施例において、高電圧クロック信号H3CK_HVは、高電圧クロック信号S3CK_HVの立ち上がりに応じて立ち下がり、高電圧クロック信号S3CK_HVの立ち下がりに応じて立ち上がる信号波形を有する。従って、スイッチSW3は、スイッチSW1及びSW2がオンの期間においてオフとなり、スイッチSW1及びSW2がオフの期間においてオンとなる(すなわち、相補的にオン及びオフとなる)ように制御される。

0038

コンデンサC1の一端は、スイッチSW2に接続され、スイッチSW2を介して負入力電圧NNの供給を受ける。コンデンサC1の他端は、アンプ回路AMP1の反転入力端に接続されるとともに、スイッチSW5を介してバイアス電圧biasの供給を受ける。コンデンサC1には、スイッチSW2及びSW5がオンのときに、負入力電圧INNとバイアス電圧biasとの電位差に基づいた電荷が蓄えられる。

0039

コンデンサC2の一端は、スイッチSW1に接続され、スイッチSW1を介して正入力電圧INPの供給を受ける。コンデンサC2の他端は、アンプ回路AMP1の非反転入力端に接続されるとともに、スイッチSW4を介してバイアス電圧biasの供給を受ける。コンデンサC2には、スイッチSW1及びSW4がオンのときに、正入力電圧INPとバイアス電圧biasとの電位差に基づいた電荷が蓄えられる。

0040

また、コンデンサC1の一端及びコンデンサC2の他端は、スイッチSW3を介して接続されている。スイッチSW3がオンとなり、コンデンサC1及びC2の各々の一端が接続されると、コンデンサC1及びC2に蓄えられた電荷が保持される。

0041

コンデンサC3の一端は、アンプ回路AMP1の反転入力端に接続されるとともに、スイッチSW5を介してバイアス電圧biasの供給を受ける。コンデンサC3の他端は、スイッチSW7に接続され、スイッチSW7を介してコモン電圧CMの供給を受ける。コンデンサC3には、スイッチSW5及びSW7がオンのときに、コモン電圧CMとバイアス電圧biasとの電位差に基づいた電荷が蓄えられる。

0042

コンデンサC4の一端は、アンプ回路AMP1の非反転入力端に接続されるとともに、スイッチSW4を介してバイアス電圧biasの供給を受ける。コンデンサC4の他端は、スイッチSW6に接続され、スイッチSW6を介してコモン電圧CMの供給を受ける。コンデンサC4には、スイッチSW5及びSW7がオンのときに、コモン電圧CMとバイアス電圧biasとの電位差に基づいた電荷が蓄えられる。

0043

アンプAMP1は、非反転入力端及び反転入力端に供給された電圧を増幅して正出力端O1P及び負出力端O1Nから出力する。スイッチSW1、SW2、SW4、SW5、SW6及びSW7がオンであり、且つスイッチSW3がオフであるサンプル期間において、各コンデンサには電荷が充電される。一方、スイッチSW1、SW2、SW4、SW5、SW6及びSW7がオフであり、且つスイッチSW3がオンであるホールド期間において、正出力端O1P及び負出力端O1Nの出力電圧が保持される。

0044

次に、本実施例の高電圧クロック生成回路100の動作について説明する。図4は、本実施例の高電圧クロック生成回路100の各部において生成及び入出力される信号を示すタイムチャートである。

0045

クロック生成部11は、高電圧クロック生成回路100の外部から供給された基本クロック信号CLKに基づいて、内部クロック信号S0CKを生成する。内部クロック信号S0CKは、例えば基本クロック信号CLKと同じタイミングで信号レベルが論理レベル1及び論理レベル0に遷移する信号である。

0046

また、クロック生成部11は、自身の内部に設けられた内部ディレイ回路(図示せず)により基本クロック信号CLKを遅延させ、遅延クロック信号DL1、DL2及びDL3を生成する。例えば、遅延クロック信号DL1、DL2及びDL3は、基本クロック信号CLKを所定の遅延間隔で順次遅延させた信号となる。

0047

クロック生成部11は、遅延クロック信号DL1、DL2及びDL3に基づいて、低電圧クロック信号S3CKを生成する。例えば、低電圧クロック信号S3CKは、遅延クロック信号DL2及びDL3の論理積により生成され、遅延クロック信号DL3が立ち上がるタイミングで立ち上がり、遅延クロック信号DL2が立ち下がるタイミングで立ち下がる信号波形となる。すなわち、低電圧クロック信号S3CKは、遅延クロック信号DL2及びDL3がともに論理レベル1の期間で論理レベル1の信号レベルを有する信号波形となる。一方、低電圧クロック信号H3CKは、遅延クロック信号DL2及びDL3の論理積により生成され、遅延クロック信号DL3が立ち下がるタイミングで立ち上がり、遅延クロック信号DL2が立ち上がるタイミングで立ち下がる信号波形となる。すなわち、低電圧クロック信号H3CKは、遅延クロック信号DL2及びDL3がともに論理レベル0の期間で論理レベル1の信号レベルを有する信号波形となる。

0048

クロック生成部11は、内部クロック信号S0CKに基づいて第1クロック信号CK1を生成し、出力端子HVOから出力する。第1クロック信号CK1は、例えば内部クロック信号S0CKの信号レベルを反転させたクロック信号となる。第1クロック信号CK1は、DLL回路12の入力端子INに供給される。

0049

DLL回路12の第1端子T1には、クロック生成部11から出力された低電圧クロック信号H3CKが供給される。DLL回路12の第2端子T2には、レベルシフタ13から帰還供給された高電圧クロック信号H3CK_HVが供給される。

0050

DLL回路12は、低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVの各々の位相が揃うように位相調整を行う。低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVのいずれの立ち上がりが早いかによって、DLL回路12の各部(図2を参照)の動作は異なる。

0051

[H3CKの立ち上がりがH3CK_HVの立ち上がりよりも早い場合]
低電圧クロック信号H3CKの立ち上がりが高電圧クロック信号H3CK_HVの立ち上がりよりも早い場合、まず、低電圧クロック信号H3CKの立ち上がりに応じて、DLL回路12の第1DフリップフロップDFF1の出力信号UPが立ち上がる。インバータINV1は、第1DフリップフロップDFF1の出力信号UPを反転させた反転信号を出力する。

0052

トランジスタM1は、ゲートに論理レベル0の当該反転信号の供給を受けてオンとなる。これにより、抵抗R0により生成される定電流がトランジスタM1のソースドレイン間に流れる。トランジスタM1のソースドレイン間に流れる定電流は、制御ノードCTRLを充電して電圧を上昇させる。

0053

次に、高電圧クロック信号H3CK_HVの立ち上がりに応じて、第2DフリップフロップDFF2の出力信号DOWNが立ち上がる。出力信号DOWNは、トランジスタM2のゲートに供給される。

0054

トランジスタM2は、論理レベル1の出力信号DOWNに応じてオンとなり、抵抗R0により生成される定電流がトランジスタM2のドレインソース間に流れる。トランジスタM2のドレインソース間に流れる定電流は、制御ノードCTRLを放電して電圧を微小に減少させる。

0055

これと同時に、NANDゲートND1の出力により、リセットノードRSTBの電位が立ち下がり、第1DフリップフロップDFF1及び第2DフリップフロップDFF2がリセットされる。

0056

制御ノードCTRLの電圧が上昇すると、DLブロック23におけるディレイ(遅延時間)が変化して、入力端子INから入力された信号が出力端子OUTから出力されるタイミングが早くなる。図4に示すように、制御ノードCTRLの電圧が高いほど遅延時間は短くなる。

0057

このようにDLの遷移タイミングが早くなると、高電圧クロック信号H3CK_HVの遷移タイミングが早くなり、低電圧クロック信号H3CKの遷移タイミングに近づく。

0058

[H3CK_HVの立ち上がりがH3CKの立ち上がりよりも早い場合]
高電圧クロック信号H3CK_HVの立ち上がりが低電圧クロック信号H3CKの立ち上がりよりも早い場合、まず、高電圧クロック信号H3CK_HVの立ち上がりに応じて、第2DフリップフロップDFF2の出力信号DOWNが立ち上がる。

0059

トランジスタM2は、ゲートに論理レベル1の出力信号DOWNの供給を受けてオンとなる。これにより、トランジスタM2のドレインソース間には、抵抗R0により生成される定電流が流れる。トランジスタM2のドレインソース間に流れる定電流は、制御ノードCTRLを放電して電圧を減少させる。

0060

次に、低電圧クロック信号H3CKの立ち上がりに応じて、第1DフリップフロップDFF1の出力信号UPが立ち上がる。出力信号UPは、トランジスタM1のゲートに供給される。インバータINV1は、第1DフリップフロップDFF1の出力信号UPを反転させた反転信号を出力する。

0061

トランジスタM1は、ゲートに論理レベル0の当該反転信号の供給を受けてオンとなる。これにより、抵抗R0により生成される定電流がトランジスタM1のソースドレイン間に流れる。トランジスタM1のソースドレイン間に流れる定電流は、制御ノードCTRLを充電し、電圧を微小に上昇させる。

0062

これと同時に、NANDゲートND1の出力により、リセットノードRSTBの電位が立ち下がり、第1DフリップフロップDFF1及び第2DフリップフロップDFF2がリセットされる。

0063

制御ノードCTRLの電圧が減少すると、DLブロック23におけるディレイ(遅延時間)が変化して、入力端子INから入力された信号が出力端子OUTから出力されるタイミングが遅くなる。図4に示すように、制御ノードCTRLの電圧が低いほど遅延時間は長くなる。

0064

このようにDLの遷移タイミングが遅くなると、高電圧クロック信号H3CK_HVの遷移タイミングが遅くなり、低電圧クロック信号H3CKの遷移タイミングに近づく。

0065

上記の動作により、低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVの位相調整が行われる。当該位相調整を反映した第2クロック信号CK2が出力端子OUTから出力される。なお、図4のタイムチャートにおいて、「DLL」として示す部分は、位相調整が行われる期間を模式的に示している。

0066

第2クロック信号CK2は、レベルシフタ13の入力端子INに入力される。レベルシフタ13は、第2クロック信号CK2を高電圧信号にレベルシフトし、高電圧クロック信号S3CK_HV及びH3CK_HVとして出力する。

0067

図4のタイムチャートの楕円部分に示すように、高電圧クロック信号H3CK_HVは、低電圧クロック信号H3CKの立ち上がりと同じタイミングで立ち上がる信号となる。また、高電圧クロック信号S3CK_HVは、低電圧クロック信号H3CKの立ち上がりと同じタイミングで立ち下がる信号となる。

0068

レベルシフタ13から出力された高電圧クロック信号S3CK_HV及びH3CK_HVは、サンプルホールド回路200に供給される。高電圧クロック信号S3CK_HVの論理レベル1の期間が、サンプルホールド回路200によるサンプル期間となる。また、高電圧クロック信号H3CK_HVの論理レベル1の期間が、サンプルホールド回路200によるホールド期間となる。

0069

図3に示すサンプルホールド回路200では、サンプル期間中にスイッチSW1、SW2、SW4、SW5、SW6及びSW7がオンとなる。一方、スイッチSW3はオフとなる。これにより、コンデンサC1が充電され、正入力電圧INPとバイアス電圧biasとの電位差に応じた電荷が蓄えられる。また、コンデンサC2が充電され、負入力電圧INNとバイアス電圧biasとの電位差に応じた電荷が蓄えられる。また、コンデンサC3及びC4が充電され、コモン電圧CMとバイアス電圧biasとの電位差に応じた電荷が蓄えられる。

0070

ホールド期間では、スイッチSW3がオフとなり、それ以外のスイッチSW1、SW2、SW4、SW5、SW6及びSW7がオフとなる。これにより、アンプ回路AMP1の正出力端O1P及び負出力端O1Nの電圧が保持される。

0071

上記のように、DLL回路12によって低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVの位相調整がなされることにより、低電圧クロック信号S3CK及び高電圧クロック信号S3CK_HVも同様の位相調整がなされる。そして、このように位相調整された低電圧クロック信号S3CK、高電圧クロック信号S3CK_HV及び高電圧クロック信号H3CK_HVによりサンプルホールド回路200が制御されることにより、サンプルホールド回路200によるホールド期間を長くとることができる。これにより、ホールドスイッチ及びアンプの充電率を十分に取ることができるため、高精度なサンプリングを行うことが可能となる。

0072

以上のように、本実施例の高電圧クロック生成回路100によれば、クロック生成部11とレベルシフタ13との間に設けられたDLL回路12が位相調整を行うことにより、低電圧クロック信号H3CKのクロックタイミングと高電圧クロック信号H3CK_HVのクロックタイミングとの間のずれ(すなわち、遅延)の発生を抑制することができる。

0073

仮に、本実施例とは異なり、クロック生成部から出力された低電圧クロック信号S3CK及びH3CKをそのままレベルシフタが高電圧クロック信号S3CK_HV及びH3CK_HVにレベルシフトする構成だったとすると、各低電圧クロック信号と各高電圧クロック信号との間には、レベルシフタの動作による遅延が発生する。

0074

レベルシフタによる遅延量は、低電圧電源(LV電源)の電圧レベル、高電圧電源の電圧レベル、温度、プロセス条件等により大きく異なる。例えば、仮に低温条件で低電圧電源を高電圧に設定し、プロセスFAST条件で低電圧クロック信号H3CK及び高電圧クロック信号H3CK_HVのクロックタイミングが同時となるように回路定数を設定したとする。そうすると、この回路を高温条件で低電圧電源を低電圧に設定し、プロセスSLOW条件で仕上げた場合、高電圧クロック信号H3CK_HVのクロックタイミングは、低電圧クロック信号H3CKのクロックタイミングよりも大きく遅れる。このため、サンプルホールド回路200によるホールド期間が短くなり、ホールドスイッチ及びアンプの充電率を十分に取ることができない。

0075

これに対し、本実施例の高電圧クロック生成回路100によれば、プロセス、温度、電圧等の条件が異なっていても、低電圧クロック信号H3CKのクロックタイミングと高電圧クロック信号H3CK_HVのクロックタイミングとが同じタイミングとなるように調整されるため、ホールド期間が最大となる。従って、ホールドスイッチ及びアンプの充電率を最大にすることができるため、高精度なサンプリングが可能となる。

0076

本実施例の高電圧クロック生成回路は、高電圧信号をサンプリングするために、低電圧電源動作のコントローラなどから制御信号を生成して、高電圧信号をサンプリングする用途に応用することができる。例えば、LCD(Liquid Crystal Display)ドライバやOLEDドライバ等の表示ドライバでは、タイミングコントローラ等のI/Fから低電圧信号が生成され、表示ドライバ内部のロジック回路サンプリング信号が生成され、レベルシフタを経由して高電圧サンプリング制御信号が生成される。

0077

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、本実施例において生成される高電圧クロック信号が、表示ドライバにおけるAD変換のサンプリングクロックとして用いられる場合を例として説明した。しかし、これ以外にも、電源コントローラ昇圧コントローラ等、高電圧回路を含む製品に広く応用が可能である。

0078

また、上記実施例で示したDLL回路やサンプルホールド回路の構成は例示にすぎず、これらと同様の動作を行う回路を用いて高電圧クロック生成回路を構成することが可能である。

0079

100高電圧クロック生成回路
11クロック生成部
12DLL回路
13レベルシフタ
21位相比較ブロック
22チャージポンプブロック
23 DLブロック

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