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技術 抵抗内蔵トランジスタ

出願人 イサハヤ電子株式会社
発明者 松永平柿山誠之
出願日 2019年3月29日 (2年2ヶ月経過) 出願番号 2019-067606
公開日 2020年10月8日 (8ヶ月経過) 公開番号 2020-167305
状態 特許登録済
技術分野 バイポーラIC 半導体集積回路 半導体または固体装置の組立体 バイポーラトランジスタ
主要キーワード 高速動作型 抵抗内蔵トランジスタ 裏面接続 マスタ基板 下辺近傍 配線工数 コレクタ負荷抵抗 外寄り
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この項目の情報は公開日時点(2020年10月8日)のものです。
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図面 (11)

課題

抵抗内蔵トランジスタにおいて、1つの半導体チップに形成したトランジスタ、複数の抵抗、接続領域及び3つ以上の裏面接続電極等に対して、様々なパターン配線を施すことができるようにすること及び1つの半導体チップに複数のトランジスタを形成するとともに、配線パターンをより簡略化できるようにすること。

解決手段

半導体チップにトランジスタ、複数の抵抗、接続領域及び3つ以上の裏面接続電極を形成し、トランジスタはベース領域と電気的に接続されている表面側B電極、コレクタ領域若しくはエミッタ領域と電気的に接続されている表面側CE電極及びベース領域の外側の領域と電気的に接続されている裏面接続電極を有しており、少なくとも一つの裏面接続電極は、抵抗の外側近傍に設けられており、半導体チップの2辺以上の周辺部に、それぞれ1つ以上の裏面接続電極が設けられている抵抗内蔵トランジスタ。

概要

背景

電子部品市場では近年、チップ抵抗チップコンデンサなどの面実装小型受動部品需要が増加しており、その一方で供給側の生産能力が追いつかず、これらの受動部品の入手難の問題が発生している。特に、チップ抵抗は全ての電子回路に必要不可欠であり産業機器分野の生産への悪影響が深刻となっている。
抵抗内蔵トランジスタとしては、特許文献1(特許第3154090号公報)に記載されているように、半導体基板(32)にトランジスタ(24)及び抵抗(26)、(30)を一体化して設けることで1チップ化するとともに、ベース(34)とエミッタ(36)が電極(42)、抵抗(30)及びエミッタ電極(40)を介して電気的に接続され、ベース(34)とベース電極(44)が電極(42)及び抵抗(26)を介して電気的に接続されたものが知られている(特に、段落0019、0020及び図2、3を参照)。
また、特許文献2(特開平3−218668号公報)には、マスタ基板(100)にマトリクス状に配置された基本セル(10)がNPNトランジスタ(Q1)〜(Q3)と抵抗(R1)〜(R6)を有し、複数の抵抗のうちどの抵抗を接続するか選択することで、高速動作型回路としたり低消費電力型回路としたりすることのできる半導体集積回路装置が記載されている(特に、図1〜3、特許請求の範囲、第2頁左下欄、第3頁左上欄及び第3頁左下欄〜右下欄を参照)。

特許文献1に記載されている抵抗内蔵トランジスタは、抵抗を外部接続する必要がなく、配線工数の簡略化、各種使用機器の小型化、軽量化等を図ることができるものの、専用の抵抗(26)、(30)がトランジスタに接続されており、抵抗値を変更することができなかった。
また、特許文献2に記載されている半導体集積回路装置は、基本セル(10)に対する配線を変更することにより回路構成を変更することはできるものの、配線は全て表面側で行われており、半導体基板本体やその裏面側を利用して電気的な接続を行えるものではなかった。そして、抵抗(R1)と(R2)はトランジスタ(Q1)のコレクタ負荷抵抗として、抵抗(R3)と(R4)はトランジスタ(Q2)のコレクタ負荷抵抗として、抵抗(R5)と(R6)はトランジスタ(Q3)のエミッタ抵抗として用いられており、配線の接続や配置の自由度が低いものであった。

概要

抵抗内蔵トランジスタにおいて、1つの半導体チップに形成したトランジスタ、複数の抵抗、接続領域及び3つ以上の裏面接続電極等に対して、様々なパターンの配線を施すことができるようにすること及び1つの半導体チップに複数のトランジスタを形成するとともに、配線パターンをより簡略化できるようにすること。半導体チップにトランジスタ、複数の抵抗、接続領域及び3つ以上の裏面接続電極を形成し、トランジスタはベース領域と電気的に接続されている表面側B電極、コレクタ領域若しくはエミッタ領域と電気的に接続されている表面側CE電極及びベース領域の外側の領域と電気的に接続されている裏面接続電極を有しており、少なくとも一つの裏面接続電極は、抵抗の外側近傍に設けられており、半導体チップの2辺以上の周辺部に、それぞれ1つ以上の裏面接続電極が設けられている抵抗内蔵トランジスタ。

目的

そうすることで、リードフレームリード端子及び封止用の型等を統一することができ、より低コストパッケージを提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

1つの半導体チップに形成された少なくとも1つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側B電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側CE電極を有しており、前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられていることを特徴とする抵抗内蔵トランジスタ。

請求項2

前記裏面接続電極を3つ以上有し、前記半導体チップの2辺以上の周辺部に、それぞれ1つ以上の前記裏面接続電極が設けられていることを特徴とする請求項1記載の抵抗内蔵トランジスタ。

請求項3

前記1つの半導体チップには、複数のベース領域が形成され、該複数のベース領域内に前記コレクタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有していることを特徴とする請求項1又は2記載の抵抗内蔵トランジスタ。

技術分野

0001

本発明は、1つのチップ内トランジスタと複数の抵抗等を内蔵しており、適宜の配線を施しトランジスタの電極や抵抗等を接続することによって、多様な抵抗とトランジスタの構成が可能な抵抗内蔵トランジスタに関するものである。

背景技術

0002

電子部品市場では近年、チップ抵抗チップコンデンサなどの面実装小型受動部品需要が増加しており、その一方で供給側の生産能力が追いつかず、これらの受動部品の入手難の問題が発生している。特に、チップ抵抗は全ての電子回路に必要不可欠であり産業機器分野の生産への悪影響が深刻となっている。
抵抗内蔵トランジスタとしては、特許文献1(特許第3154090号公報)に記載されているように、半導体基板(32)にトランジスタ(24)及び抵抗(26)、(30)を一体化して設けることで1チップ化するとともに、ベース(34)とエミッタ(36)が電極(42)、抵抗(30)及びエミッタ電極(40)を介して電気的に接続され、ベース(34)とベース電極(44)が電極(42)及び抵抗(26)を介して電気的に接続されたものが知られている(特に、段落0019、0020及び図2、3を参照)。
また、特許文献2(特開平3−218668号公報)には、マスタ基板(100)にマトリクス状に配置された基本セル(10)がNPNトランジスタ(Q1)〜(Q3)と抵抗(R1)〜(R6)を有し、複数の抵抗のうちどの抵抗を接続するか選択することで、高速動作型回路としたり低消費電力型回路としたりすることのできる半導体集積回路装置が記載されている(特に、図1〜3、特許請求の範囲、第2頁左下欄、第3頁左上欄及び第3頁左下欄〜右下欄を参照)。

0003

特許文献1に記載されている抵抗内蔵トランジスタは、抵抗を外部接続する必要がなく、配線工数の簡略化、各種使用機器の小型化、軽量化等を図ることができるものの、専用の抵抗(26)、(30)がトランジスタに接続されており、抵抗値を変更することができなかった。
また、特許文献2に記載されている半導体集積回路装置は、基本セル(10)に対する配線を変更することにより回路構成を変更することはできるものの、配線は全て表面側で行われており、半導体基板本体やその裏面側を利用して電気的な接続を行えるものではなかった。そして、抵抗(R1)と(R2)はトランジスタ(Q1)のコレクタ負荷抵抗として、抵抗(R3)と(R4)はトランジスタ(Q2)のコレクタ負荷抵抗として、抵抗(R5)と(R6)はトランジスタ(Q3)のエミッタ抵抗として用いられており、配線の接続や配置の自由度が低いものであった。

先行技術

0004

特許第3154090号公報
特開平3−218668号公報

発明が解決しようとする課題

0005

本発明は、抵抗内蔵トランジスタにおいて、1つの半導体チップに形成したトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極等に対して、様々なパターンの配線を施すことができるようにすることを第一の課題としている。
また、本発明は、抵抗内蔵トランジスタにおいて、1つの半導体チップに複数のトランジスタを形成するとともに、各トランジスタのエミッタ領域又はコレクタ領域配線パターンによって電気的に接続することなく共通化して、配線パターンを簡略化できるようにすることを第二の課題としてなされたものである。

課題を解決するための手段

0006

請求項1に係る発明は、図1及び3に示すように、1つの半導体チップに形成された少なくとも1つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、
前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側B電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側CE電極を有しており、
前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、
前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられていることを特徴とする。

0007

請求項2に係る発明は、請求項1に記載の抵抗内蔵トランジスタにおいて、
図2に示すように、前記裏面接続電極を3つ以上有し、
前記半導体チップの2辺以上の周辺部に、それぞれ1つ以上の前記裏面接続電極が設けられていることを特徴とする。

0008

請求項3に係る発明は、請求項1又は2に記載の抵抗内蔵トランジスタにおいて、
図3に示すように、前記1つの半導体チップには、複数のベース領域が形成され、
該複数のベース領域内に前記コレクタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有していることを特徴とする。

発明の効果

0009

請求項1に係る発明の抵抗内蔵トランジスタは、図1に示すように、1つの半導体チップにトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極が形成され、かつ、複数の抵抗及び接続領域は、図3に示すように、ベース領域の外側に絶縁膜を介して設けられており、また、ベース領域の外側の領域と電気的に接続される裏面接続電極のうちの少なくとも一つは抵抗の外側近傍に設けられている。
そして、エミッタ電極又はコレクタ電極としての機能を有する複数の裏面接続電極のうちのいずれを用いても、他の電極や抵抗等とエミッタ又はコレクタとを電気的に接続できることも相まって、半導体チップの表面側に比較的短い配線を配置するだけで、トランジスタの各電極(表面側B電極、表面側CE電極及び裏面接続電極)、複数の抵抗並びに接続領域に対して様々な接続パターンの配線を施すことができる。
そのため、請求項1に係る発明の抵抗内蔵トランジスタによれば、利用者希望に応じた多様な抵抗とトランジスタの構成を低コストで提供できる。

0010

請求項2に係る発明によれば、請求項1に係る発明の抵抗内蔵トランジスタによる効果に加え、図2に示すように、裏面接続電極を3つ以上有し、半導体チップの2辺以上の周辺部に、それぞれ1つ以上の裏面接続電極が設けられているので、表面側B電極、表面側CE電極、複数の抵抗及び接続領域といずれかの裏面接続電極を、より短い配線を用いて電気的に接続することができる。
なお、裏面接続電極は、ベース領域内にコレクタ領域が形成されている場合にはベース領域の外側のエミッタ領域と電気的に接続され、ベース領域内にエミッタ領域が形成されている場合にはベース領域の外側のコレクタ領域と電気的に接続されることとなるので、前者の場合エミッタとの接続が必要な配線、後者の場合コレクタとの接続が必要な配線は、3つ以上ある裏面接続電極のいずれかに接続すれば良いこととなる。

0011

請求項3に係る発明によれば、請求項1又は2に係る発明の抵抗内蔵トランジスタによる効果に加え、図3に示すように、1つの半導体チップには複数のベース領域が形成され、各ベース領域内にコレクタ領域が形成されている場合には複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、各ベース領域内にエミッタ領域が形成されている場合には複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有するので、前者の場合各トランジスタのエミッタ領域は配線を施すことなく電気的に接続された状態となっており、後者の場合各トランジスタのコレクタ領域は配線を施すことなく電気的に接続された状態となっているため、エミッタ同士又はコレクタ同士を接続する必要のあるトランジスタ回路を構成する場合には、配線パターンをより簡略化することができる。

図面の簡単な説明

0012

請求項1に係る抵抗内蔵トランジスタ1の構成を示す平面図。
請求項2に係る抵抗内蔵トランジスタ2の構成を示す平面図。
請求項3に係る抵抗内蔵トランジスタ3の構成を示す断面図。
実施例1の抵抗内蔵トランジスタ1の構成を示す平面図及び断面図。
抵抗内蔵トランジスタ1を搭載したパッケージ4の一例を示す図。
実施例2の抵抗内蔵トランジスタ2の構成を示す平面図。
抵抗内蔵トランジスタ2を搭載したパッケージ5の一例を示す図。
等価回路(1)及び抵抗内蔵トランジスタ2に対して等価回路(1)に対応する接続パターンの配線を施した例を示す図。
実施例3の抵抗内蔵トランジスタ3の構成を示す平面図、断面図、等価回路(3)及び抵抗内蔵トランジスタ3に対して等価回路(3)に対応する接続パターンの配線を施した例を示す図。
変形例(5)に係る抵抗内蔵トランジスタの構成を示す平面図。

0013

以下、実施例によって本発明の実施形態を説明する。

0014

図4(1)は実施例1の抵抗内蔵トランジスタ1の構成を示す平面図であり、図4(2)は図4(1)のAA線断面図である。
実施例1の抵抗内蔵トランジスタ1は、図4に示すように、n型の半導体チップ11の表面層に選択的にp型の導電領域を設けることによってトランジスタ12のベース領域13が形成され、ベース領域13の表面層に選択的にn型の導電領域を設けることによってトランジスタ12のエミッタ領域14が形成されており、ベース領域13及びエミッタ領域14を除く半導体チップ11本体部はコレクタ領域15となっている。
また、半導体チップ11の表面には、SiO2等で形成された絶縁膜16が形成され、絶縁膜16の表面には、複数の抵抗17がポリシリコン等から成る薄膜抵抗によって形成され、各抵抗17の表面も絶縁膜で覆われている。
そして、絶縁膜16等におけるベース領域13、エミッタ領域14及び複数の抵抗17の上面の一部並びにコレクタ領域15(半導体チップ11本体部)の上辺及び右辺近傍の中央付近には、コンタクト用の穴が形成されているとともに、その穴の内部及び開口部付近アルミニウム等の金属を蒸着することにより、ベース電極13E、エミッタ電極14E、抵抗接続電極17E及び裏面接続電極15Eが形成されている。
さらに、絶縁膜16の左上隅付近及び右下隅付近の表面には、アルミニウム等の金属を蒸着することにより、接続領域18A及び18Bが形成されている。

0015

図5は、実施例1の半導体チップ11の表面側に必要な配線を施した抵抗内蔵トランジスタ1を搭載したパッケージ4の一例を示す図であり、図5(1)はパッケージ4の平面図、図5(2)はパッケージ4の正面図である。
図5に示すとおり、パッケージ4は、抵抗内蔵トランジスタ1、リードフレーム41、リード端子42A、42B及び42Eの上部等の周囲をモールド樹脂43で封止したものとなっている。
そして、リードフレーム41の上面には、半導体チップ11の裏面側が接合体44によって接合され、半導体チップ11の表面側に形成されている接続領域18A、18B及びエミッタ電極14Eが、それぞれリード端子42A、42B及び42Eに導電性ワイヤ45A、45B及び45Eでワイヤボンディングされている。
なお、リードフレーム41にはリード端子42Bと平行に延長部が形成され、リード端子42Cとなっている。

0016

図6は、実施例2の抵抗内蔵トランジスタ2の構成を示す平面図である。
実施例2の抵抗内蔵トランジスタ2は、n型の半導体チップ21の表面層の2箇所に選択的にp型の導電領域を設けることによってトランジスタ22A、22Bのベース領域23A、23Bが形成され、ベース領域23A、23Bの表面層に選択的にn型の導電領域を設けることによってトランジスタ22A、22Bのコレクタタ領域(図示せず)が形成されており、ベース領域23A、23B及びコレクタ領域を除く半導体チップ21本体部はエミッタ領域(図示せず)となっている。
また、半導体チップ21の表面には、SiO2等で形成された絶縁膜26が形成され、絶縁膜26の表面には、複数の抵抗27がポリシリコン等から成る薄膜抵抗によって形成され、各抵抗27の表面も絶縁膜で覆われている。
そして、絶縁膜26等におけるベース領域23A、23B、コレクタ領域及び複数の抵抗27の上面の一部並びにエミッタ領域(半導体チップ21本体部)の上辺近傍の2箇所及び右辺、左辺下辺近傍の中央付近には、コンタクト用の穴が形成されているとともに、その穴の内部及び開口部付近にアルミニウム等の金属を蒸着することにより、ベース電極23E、コレクタ電極24E、抵抗接続電極27E及び裏面接続電極25Eが形成されている。
さらに、絶縁膜26の左上隅付近、上方中央付近及び右上隅付近の表面には、アルミニウム等の金属を蒸着することにより、接続領域28A〜28Cが形成されている。

0017

図7は、実施例1の抵抗内蔵トランジスタ2を搭載したパッケージ5の一例を示す平面図である。
図7に示すとおり、パッケージ5は、抵抗内蔵トランジスタ2、リードフレーム51及びリード端子52A〜52Eの上部等の周囲をモールド樹脂53で封止したものとなっている。
そして、リードフレーム51の上面には、半導体チップ21の裏面側が接合体(図示せず)によって接合され、半導体チップ21の表面側に形成されている接続領域28A〜28Cが、それぞれリード端子52A〜52Cに導電性ワイヤ55A〜55Cでワイヤボンディングされ、また、2つのトランジスタのコレクタ電極24E、24Eが、それぞれリード端子52D、52Eに導電性ワイヤ55D、55Eでワイヤボンディングされている。
なお、リードフレーム51にはリード端子52D、52Eと平行に延長部が形成され、リード端子52Fとなっている。

0018

図8(1)は或るトランジスタ回路の等価回路を示し、図8(2)は抵抗内蔵トランジスタ2に対して等価回路(1)に対応する接続パターンの配線を施した例を示す図である。
図8(2)において、網掛け部分が配線を施した部分を示している。
図8(2)に示すように、トランジスタ22A(Tr1)と接続領域28Aとの間の領域に形成した6つの抵抗のうち、上段の2つの抵抗を直列に接続して抵抗R1とし、中段の2つの抵抗を直列に接続して抵抗R2とし、接続領域28Aと28Bとの間の領域に形成した2つの抵抗を直列に接続して抵抗R3とし、トランジスタ22B(Tr2)と接続領域28Cとの間の領域に形成した6つの抵抗のうち、上段の2つの抵抗を直列に接続して抵抗R4とし、中段の2つの抵抗を直列に接続して抵抗R5とし、接続領域28Bと28Cとの間の領域に形成した2つの抵抗を直列に接続して抵抗R6としている。
そして、抵抗R3及び抵抗R6とした2つの抵抗における中央寄り下側にある抵抗接続電極は、いずれも接続領域28Bと接続され、外寄り下側にある抵抗接続電極は、それぞれTr1及びTr2のコレクタ電極24Eと接続され、抵抗R1とした2つの抵抗における最も外寄りにある抵抗接続電極は、接続領域28Aと接続され、抵抗R2とした2つの抵抗における最も外寄りにある抵抗接続電極は、左辺近傍の中央付近に形成されている裏面接続電極25Eと接続され、抵抗R1、R2とした4つの抵抗における最も中央寄りにある2つの抵抗接続電極は、いずれもTr1のベース電極23Eと接続され、抵抗R4とした2つの抵抗における最も外寄りにある抵抗接続電極は、接続領域28Cと接続され、抵抗R5とした2つの抵抗における最も外寄りにある抵抗接続電極は、右辺近傍の中央付近に形成されている裏面接続電極25Eと接続され、抵抗R4、R5とした4つの抵抗における最も中央寄りにある2つの抵抗接続電極は、いずれもTr2のベース電極23Eと接続されている。

0019

図9(1)は実施例3の抵抗内蔵トランジスタ3の構成を示す平面図であり、図9(2)は図9(1)のBB線断面図である。
実施例3の抵抗内蔵トランジスタ3は、図9に示すように、実施例2の抵抗内蔵トランジスタ2のトランジスタ22Bに代えて、コンデンサ39を形成したものである。
コンデンサ39は、絶縁膜36の一部を薄く形成し、その上にポリシリコン等からなる容量電極を積層して形成される。
そして、n型の半導体チップ31、トランジスタ32のベース領域33及びコレクタ領域34、エミッタ領域35、絶縁膜36、複数の抵抗37、接続領域38A〜38C、ベース電極33E、コレクタ電極34E、裏面接続電極35E及び抵抗接続電極37Eについては、実施例2と同じなので詳しい説明は省略する。
また、パッケージについても実施例2と同様の構成となるが、コンデンサ39の容量電極とリード端子をワイヤボンディングする必要はない。

0020

図9(3)はコンデンサを含む或るトランジスタ回路の等価回路を示し、図9(4)は抵抗内蔵トランジスタ3に対して等価回路(3)に対応する接続パターンの配線を施した例を示す図である。
図9(4)において、網掛け部分が配線を施した部分を示している。
図9(4)に示すように、接続領域38Aと38Bとの間の領域に形成した2つの抵抗を並列に接続して抵抗Rとしている。
そして、抵抗Rとした2つの抵抗における上側にある2つの抵抗接続電極37Eは、いずれも裏面接続電極35Eと接続され、下側にある2つの抵抗接続電極37Eは、いずれも接続領域38B及びトランジスタ32(Tr)のベース電極33E(上側)と接続され、Trのベース電極33E(右側)は、コンデンサ39の容量電極と接続されている。

0021

実施例1〜3の変形例を列記する。
(1)実施例1〜3では、エミッタ領域及びコレクタ領域をn型、ベース領域をp型としたが、エミッタ領域及びコレクタ領域をp型、ベース領域をn型とすることもできる。
また、実施例1ではベース領域13の表面層にエミッタ領域14を形成し、半導体チップ11本体部をコレクタ領域15としたが、ベース領域13の表面層にコレクタ領域を形成し、半導体チップ11本体部をエミッタ領域とすることもできる。
さらに、実施例2及び3ではベース領域23A、23B及び33の表面層にコレクタ領域を形成し、半導体チップ21及び31本体部をエミッタ領域としたが、ベース領域23A、23B及び33の表面層にエミッタ領域を形成し、半導体チップ21及び31本体部をコレクタ領域とすることもできる。
そのため、特許請求の範囲においては、ベース領域の表面側に形成される電極を表面側B電極と記載し、ベース領域の表面層に形成されるコレクタ領域又はエミッタ領域の表面側に形成される電極を表面側CE電極と記載している。

0022

(2)パッケージ4においては、リードフレーム41の上面と半導体チップ11の裏面側が接合体44によって接合されていたが、接合体44による接合に代えて、半導体チップ11の表面側に形成されている裏面接続電極15Eや半導体チップ11の側面部とリード端子42Cとを導電性ワイヤでワイヤボンディングして電気的に接続しても良い。
同様に、パッケージ5においても、接合体による接合に代えて、半導体チップ21の表面側に形成されている裏面接続電極25Eや半導体チップ21の側面部とリード端子52Fとを導電性ワイヤでワイヤボンディングして電気的に接続しても良い。
(3)パッケージ4、5は、半導体チップ11、21の表面側に必要な配線を施し、抵抗内蔵トランジスタ1、2とリードフレーム41、51やリード端子42A〜42C、42E、52A〜52Fとを、接合体44や導電性ワイヤ45A、45B、45E、55A〜55Eを用いて電気的に接続した後、それらの周囲をモールド樹脂43、53で封止したものとなっていたが、パッケージ4、5は、抵抗内蔵トランジスタ1、2を収容し、抵抗内蔵トランジスタ1、2とリード端子等との電気的接続を維持できる機能を有していれば、どのようなものであっても良い。
また、パッケージ4、5では、全てのリード端子を抵抗内蔵トランジスタ1、2と電気的に接続していたが、要求されるトランジスタ回路の構成によっては、一部のリード端子は利用しない場合も有り得る。
(4)パッケージ4とパッケージ5は、大きさやリード端子の数が異なっていたが、実施例1の抵抗内蔵トランジスタ1を収容する場合においても、パッケージ5を用いるようにしても良い。
そうすることで、リードフレーム、リード端子及び封止用の型等を統一することができ、より低コストでパッケージを提供することが可能となる。

実施例

0023

(5)実施例2の抵抗内蔵トランジスタ2は、トランジスタ22A及び22Bを横並びに配置していたが、図10に示すように、半導体チップ21の右側の構成(トランジスタ22B、左辺近傍の中央付近に形成されている裏面接続電極25E、8つの抵抗27及び接続領域28C)を上下反転させた構成としても良い。
このように、2つのトランジスタ22A及び22Bを対角線上に配置することで、両者が対向する部分の面積が小さくなるので寄生素子の動作を抑制することができる。
(6)実施例3の抵抗内蔵トランジスタ3では、実施例2のトランジスタ22Bに代えてコンデンサ39を形成したが、実施例2にコンデンサを追加形成したり、実施例2の接続領域28A〜28Cのいずれかに代えてコンデンサを形成したりしても良い。
(7)実施例3の抵抗内蔵トランジスタ3や上記(6)の変形例では、コンデンサのみを形成したが、コンデンサに代えて又は加えてダイオードを形成しても良い。
そうした場合、より多様なニーズに対応可能な抵抗内蔵トランジスタを提供できる。

0024

1、2、3抵抗内蔵トランジスタ4、5パッケージ
11、21、31半導体チップ12、22A、22B、32トランジスタ
13、23A、23B、33ベース領域 13E、23E、33Eベース電極
14、35エミッタ領域 14Eエミッタ電極15、34コレクタ領域
15E、25E、35E裏面接続電極16、26、36絶縁膜
17、27、37抵抗17E、27E、37E抵抗接続電極
18A、18B、28A〜28C、38A〜38C 接続領域
24E、34Eコレクタ電極39コンデンサ41、51リードフレーム
42A〜42C、42E、52A〜52Fリード端子43、53モールド樹脂
44接合体45A、45B、45E、55A〜55E 導電性ワイヤ

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