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技術 伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置

出願人 ミハル通信株式会社
発明者 三輪昌寛山野直樹
出願日 2019年3月26日 (1年10ヶ月経過) 出願番号 2019-059523
公開日 2020年10月1日 (4ヶ月経過) 公開番号 2020-161986
状態 未査定
技術分野 デジタル伝送方式における同期
主要キーワード デジタル部品 振幅軸 揺らぎ成分 アナログ部品 ルビジウム発振器 データ補間装置 書き込みクロック信号 読み出しクロック信号
関連する未来課題
重要な関連分野

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図面 (7)

課題

簡易回路構成によって、安定したクロック信号を提供する。

解決手段

伝送装置10Aにおいて、変調された信号を受信する受信手段(復調部11)と、受信手段によって受信された信号を復調してデジタルデータを生成する復調手段(復調部11)と、得られたデジタルデータを記憶する記憶手段(記憶部12)と、記憶手段からデジタルデータを読み出す読み出し手段(標本化周波数変換部31)と、読み出されたデジタルデータを変調する変調手段(変調部15)と、変調された信号を送信する送信手段(変調部15)と、クロック信号を生成して読み出し手段および変調手段に供給する供給手段(VCO21、クロック信号発生部23,33)と、記憶手段に記憶されているデジタルデータの個数に応じてクロック信号の周波数を調整する調整手段(基準値出力部16〜LPF20)と、を有する。

概要

背景

放送信号からクロック信号を生成する技術としては、特許文献1に開示される技術がある。

特許文献1の技術では、放送信号に含まれている時刻情報を利用してクロック信号を生成している。

概要

簡易回路構成によって、安定したクロック信号を提供する。伝送装置10Aにおいて、変調された信号を受信する受信手段(復調部11)と、受信手段によって受信された信号を復調してデジタルデータを生成する復調手段(復調部11)と、得られたデジタルデータを記憶する記憶手段(記憶部12)と、記憶手段からデジタルデータを読み出す読み出し手段(標本化周波数変換部31)と、読み出されたデジタルデータを変調する変調手段(変調部15)と、変調された信号を送信する送信手段(変調部15)と、クロック信号を生成して読み出し手段および変調手段に供給する供給手段(VCO21、クロック信号発生部23,33)と、記憶手段に記憶されているデジタルデータの個数に応じてクロック信号の周波数を調整する調整手段(基準値出力部16〜LPF20)と、を有する。

目的

本発明は、このような課題を解決するためのものであり、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能な伝送装置、伝送装置の制御方法クロック生成装置、および、データ補間装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とする伝送装置

請求項2

前記調整手段は、前記記憶手段に記憶されている前記デジタルデータの個数と、所定の基準値との差分値演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする請求項1に記載の伝送装置。

請求項3

前記調整手段は、前記記憶手段の書き込みアドレス読み出しアドレスの差分値から前記デジタルデータの個数を求め、求めた前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする請求項1に記載の伝送装置。

請求項4

前記記憶手段の前段または後段に設けられ、前記デジタルデータに対して内挿処理を施すことで、前記デジタルデータの標本化周波数を変換する変換手段を有することを特徴とする請求項1乃至3のいずれか1項に記載の伝送装置。

請求項5

変調された信号を受信する受信ステップと、前記受信ステップにおいて受信された信号を復調してデジタルデータを生成する復調ステップと、前記復調ステップにおける復調によって得られた前記デジタルデータを記憶部に記憶させる記憶ステップと、前記記憶部から前記デジタルデータを読み出す読み出しステップと、前記読み出しステップにおいて読み出された前記デジタルデータを変調する変調ステップと、前記変調ステップにおいて変調された信号を送信する送信ステップと、クロック信号を生成して前記読み出しステップおよび前記変調ステップに供給する供給ステップと、前記記憶部に記憶されている前記デジタルデータの個数に応じて前記供給ステップが生成する前記クロック信号の周波数を調整する調整ステップと、を有することを特徴とする伝送装置の制御方法

請求項6

デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、クロック信号を生成して前記読み出し手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とするクロック生成装置

請求項7

変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、前記デジタルデータの標本化周波数を変換するために、前記デジタルデータを時間軸方向でなく、振幅軸方向に前記デジタルデータを補間する補間手段と、を有することを特徴とするデータ補間装置

技術分野

0001

本発明は、伝送装置、伝送装置の制御方法クロック生成装置、および、データ補間装置に関するものである。

背景技術

0002

放送信号からクロック信号を生成する技術としては、特許文献1に開示される技術がある。

0003

特許文献1の技術では、放送信号に含まれている時刻情報を利用してクロック信号を生成している。

先行技術

0004

特開2001−028738号公報

発明が解決しようとする課題

0005

ところで、特許文献1に開示された技術では、時刻情報を放送信号から取得する回路が必要となるため回路構成が複雑化するという問題点がある。また、取得したデータにジッタ等の揺らぎ成分が含まれている場合には、クロック信号にも揺らぎが生じてしまうため、他の回路を同期させることが困難となるという問題点もある。

0006

また、データレートクロックレートに対して非常に大きい場合や非整数の関係にある場合データの補間ができないという問題がある。

0007

本発明は、このような課題を解決するためのものであり、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能な伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置を提供するものである。

課題を解決するための手段

0008

上記課題を解決するために、本発明は、変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とする。
このような構成によれば、簡易な回路構成によって、安定したクロック信号を得ることが可能となる。

0009

また、本発明は、前記調整手段は、前記記憶手段に記憶されている前記デジタルデータの個数と、所定の基準値との差分値演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする。
このような構成によれば、記憶手段に記憶されているデジタルデータの個数を確実に検出して取りこぼしたりせず、送信源に同期したクロック信号を得ることができる。

0010

また、本発明は、前記調整手段は、前記記憶手段の書き込みアドレス読み出しアドレスの差分値から前記デジタルデータの個数を求め、求めた前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする。
このような構成によれば、記憶されているデジタルデータの個数を出力する機能がない記憶手段に記憶されているデジタルデータの個数を確実に検出して、送信源に同期したクロック信号を得ることができる。

0011

また、本発明は、前記記憶手段の前段または後段に設けられ、前記デジタルデータに対して内挿処理を施すことで、前記デジタルデータの標本化周波数を変換する変換手段を有することを特徴とする。
このような構成によれば、クロック周波数を不必要に高くすることなく、標本化周波数を変換することができる。

0012

また、本発明は、変調された信号を受信する受信ステップと、前記受信ステップにおいて受信された信号を復調してデジタルデータを生成する復調ステップと、前記復調ステップにおける復調によって得られた前記デジタルデータを記憶部に記憶させる記憶ステップと、前記記憶部から前記デジタルデータを読み出す読み出しステップと、前記読み出しステップにおいて読み出された前記デジタルデータを変調する変調ステップと、前記変調ステップにおいて変調された信号を送信する送信ステップと、クロック信号を生成して前記読み出しステップおよび前記変調ステップに供給する供給ステップと、前記記憶部に記憶されている前記デジタルデータの個数に応じて前記供給ステップが生成する前記クロック信号の周波数を調整する調整ステップと、を有することを特徴とする。
このような方法によれば、簡易な回路構成によって、安定したクロック信号を得ることが可能となる。

0013

また、本発明は、デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、クロック信号を生成して前記読み出し手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とする。
このような構成によれば、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能となる。

0014

また、本発明は、変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、前記デジタルデータの標本化周波数を変換するために、前記デジタルデータを時間軸方向でなく、振幅軸方向に前記デジタルデータを補間する補間手段と、を有することを特徴とする。
このような構成によれば、動作クロックに関し回路構成に制限を持たせずに、送信源に同期したクロック信号を得ることが可能となる。

発明の効果

0015

本発明によれば、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能な伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置を提供することが可能となる。

図面の簡単な説明

0016

本発明の第1実施形態に係る伝送装置の構成例を示す図である。
本発明の第2実施形態に係る伝送装置の構成例を示す図である。
本発明の第3実施形態に係る伝送装置の構成例を示す図である。
本発明の第4実施形態に係る伝送装置の構成例を示す図である。
本発明の第5実施形態に係る伝送装置の構成例を示す図である。
本発明の変形実施形態に係る構成例を示す図である。

実施例

0017

次に、本発明の実施形態について説明する。

0018

(A)本発明の第1実施形態の構成の説明
図1は、本発明の第1実施形態に係る伝送装置の構成例を示す図である。図1に示すように、本発明の第1実施形態に係る伝送装置10は、復調部11、記憶部12、信号処理部13、メモリ14、変調部15、基準値出力部16、減算部17、ループフィルタ18、データ電圧変換部19、LPF(Low Pass Filter)20、VCO(Voltage Controlled Oscillator)21、および、クロック信号発生部22,23を有している。

0019

ここで、復調部11は、アナログ信号である放送信号を入力し、復調処理を施して得られたデジタル信号としてのデータ(DATA)を出力するとともに、放送信号に含まれるクロック信号を抽出して、書き込みクロック信号(WCLK)として出力する。

0020

記憶部12は、例えば、FIFO(First In First Out)メモリ、または、RAM(Random Access Memory)等によって構成され、復調部11から供給されるデータを、書き込みクロック信号に同期して記憶するとともに、読み出しクロック信号(RCLK)に同期して読み出し、信号処理部13に供給する。また、記憶部12は、記憶しているデータの個数(Number ofDATA)を減算部17に通知する。

0021

信号処理部13は、記憶部12に格納されているデータを読み出すとともに、所定の信号処理を施して出力する。

0022

メモリ14は、信号処理部13から供給されるデータを記憶し、変調部15から供給される読み出しクロック信号(RCLK)に同期してデータを読み出して変調部15に供給する。

0023

変調部15は、メモリ14から供給されるデータを変調し、アナログ信号としての放送信号を生成して出力する。

0024

基準値出力部16は、記憶部12に記憶されているデータの個数の基準となる基準値を記憶しており、当該基準値を出力する。

0025

減算部17は、記憶部12から供給されるデータの記憶個数(Number ofDATA)から、基準値出力部16から供給される基準値を減算して出力する。

0026

ループフィルタ18は、例えば、IIR(Infinite Impulse Response)等によるLPF(Low Pass Filter)によって構成され、減算部17から出力されるデータに対してフィルタ処理を施すことでスムージングして出力する。なお、アナログ電子部品で構成する場合には、例えば、ラグリードフィルタを用いるようにしてもよい。

0027

データ電圧変換部19は、例えば、D/A(Digital to Analog)変換部またはPWM(Pulse Width Modulation)変換部等によって構成され、デジタル信号をアナログ信号(電圧が連続的に変化する信号)に変換して出力する。

0028

LPF20は、データ電圧変換部19から出力されるアナログ信号に含まれる高調波成分スイッチング等によって生じる成分)を減衰しつつ、データ電圧変換部の平均値を出力する。

0029

VCO21は、LPF20から供給される信号に基づいた周波数で発振し、正弦波または矩形波を出力する。

0030

クロック信号発生部22は、VCO21から供給される信号に基づいてクロック信号を生成し、記憶部12に読み出しクロック信号(RCLK)として供給する。

0031

クロック信号発生部23は、VCO21から供給される信号に基づいてクロック信号(CLK)を生成して変調部15にクロック信号として供給する。

0032

なお、図1において、復調部11、変調部15、データ電圧変換部19、LPF20、VCO21、および、クロック信号発生部22,23は、個別の電子回路として構成され、それ以外は論理回路として構成される。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

0033

(B)本発明の第1実施形態の動作の説明
つぎに、本発明の第1実施形態の動作について説明する。復調部11が放送信号を受信すると、復調部11はアナログ信号である放送信号に対して復調処理を施し、得られた信号をA/D変換して得られるデジタル信号としてのデジタルデータ(以下、単に「データ」と称する)と、クロック信号とを出力する。なお、放送信号に含まれる映像信号等のデータは、ヘッドエンド側が有する高精度のクロック信号(例えば、ルビジウム発振器から出力されるクロック信号(またはGPS(Global Positioning System)信号もしくはPTP(Precision Time Protocol)信号))に同期してデータを送信するので、放送信号に含まれるデータの単位時間あたりのデータの個数は一定である。しかしながら、復調部11から出力されるクロック信号(WCLK)は、送信源のクロック信号とは異なる復調部11自体のクロック信号を利用している異なるクロック信号で動作をしているので、揺らぎや位相差を有している。

0034

復調部11から出力されるデータは、書き込みクロック信号(WCLK)に同期して記憶部12に格納される。記憶部12は、所定の個数(例えば、32個)のデータを格納可能な容量を有する。記憶部12は、格納しているデータの個数を減算部17に通知する。例えば、17個のデータを格納している場合には、減算部17に“17”を通知する。

0035

基準値出力部16は、記憶部12に格納されているデータの基準値を記憶しており、当該基準値を出力する。基準値としては、例えば、格納可能なデータの個数の半分の値(例えば、32個のデータを格納可能な場合には“16”)とすることができる。もちろん、これ以外の値でもよい。

0036

減算部17は、記憶部12から通知される格納しているデータの個数から、基準値出力部16から出力される基準値を減算して出力する。例えば、格納しているデータの個数が“17”であり、基準値が“16”である場合には、“1”(=17−16)が出力される。

0037

ループフィルタ18は、減算部17から出力されるデータに対して、スムージング処理ローパスフィルタ処理)を施し、得られたデータを出力する。

0038

データ電圧変換部19は、ループフィルタ18から供給されるデータ(デジタル信号)を、D/A変換またはPWM変換によって電圧(アナログ信号)に変換して出力する。

0039

LPF20は、データ電圧変換部19から供給されるアナログ信号に含まれている高調波成分(スイッチング等よって発生する成分)を減衰させて出力する。

0040

VCO21は、LPF20から供給される信号に基づいて発振周波数を調整して出力する。例えば、LPF20から供給される信号がプラスの値である場合にはその値に応じて発振周波数を増加し、LPF20から供給される信号がマイナスの値である場合にはその値に応じて発振周波数を減少し、LPF20から供給される信号が“0”である場合には同じ発振周波数を維持する。この結果、記憶部12に格納されているデータの個数が基準値出力部16から供給される基準値よりも大きい場合にはVCO21の発振周波数が増加し、記憶部12に格納されているデータの個数が基準値出力部16から供給される基準値よりも小さい場合にはVCO21の発振周波数が減少する。

0041

クロック信号発生部22は、VCO21から供給される信号に基づいてクロック信号を生成し、読み出しクロック信号(RCLK)として記憶部12に供給する。また、クロック信号発生部23は、VCO21から供給される信号に基づいてクロック信号(CLK)を生成し、変調部15に供給する。

0042

信号処理部13は、クロック信号発生部22から供給される読み出しクロック信号(RCLK)に同期して記憶部12に格納されているデータを読み出す。前述したように、クロック信号発生部22から供給される読み出しクロック信号は、記憶部12に格納されているデータの個数に応じて周波数が変化する。より詳細には、記憶部12に格納されているデータの個数が基準値出力部16から出力される基準値よりも多い場合には周波数が増加し、記憶部12に格納されているデータの個数が基準値出力部16から出力される基準値よりも少ない場合には周波数が減少する。これにより、信号処理部13は、記憶部12に格納されているデータの個数が基準値に近づくように読み出しを実行する。

0043

前述したように、放送信号に含まれている単位時間あたりのデータの数は、ルビジウム発振器精度で一定であるので、このような制御によれば、クロック信号発生部22から出力されるクロック信号は略一定になる。

0044

信号処理部13は、記憶部12から読み出したデータに対して所定の信号処理を施して出力する。信号処理部13から出力されるデータは、メモリ14に格納される。

0045

変調部15は、クロック信号発生部23から供給されるクロック信号(CLK)に同期してメモリ14からデータを読み出し、変調処理を施してアナログ信号を生成した後、放送信号として出力する。ここで、クロック信号発生部23から出力されるクロック信号は、VCO21から供給される信号に基づいており、前述したように、VCO21から出力される信号の周波数は略一定であるので、変調部15から出力される放送信号も一定のデータレートとなるように制御される。

0046

以上に説明したように、本発明の第1実施形態によれば、記憶部12に格納されているデータの個数が基準値と等しくなるように読み出しクロック信号を制御するようにしたので、送信源に同期したクロック信号を得ることができる。

0047

(C)本発明の第2実施形態の構成の説明
つぎに、本発明の第2実施形態について説明する。図2は、本発明の第2実施形態に係る伝送装置10Aの構成例を示す図である。なお、図2において、図1と対応する部分には同一の符号を付してその説明を省略する。図2では、図1と比較すると、信号処理部13が標本化周波数変換部31に置換され、メモリ14が記憶部32に置換され、クロック信号発生部22がクロック信号発生部33に置換されている。これ以外は、図1と同様である。

0048

ここで、標本化周波数変換部31は、記憶部12から出力されるデータの標本化周波数(例えば、115.44MHz)を、これとは異なる標本化周波数(例えば、111MHz)に変換して出力する。より詳細には、標本化周波数変換部31は、内挿処理および間引き処理によって標本化周波数を変換して出力する。より詳細には、標本化周波数変換部31は、デジタルデータの標本化周波数を変換するために、デジタルデータの時間軸方向(動作クロックの周波数を増加する方向)でなく、振幅軸方向(デジタルデータのビット幅増減する方向)にデジタルデータを補間する処理を実行する。なお、ビット幅を増減するのではなく、ベクトル演算による並列処理を用いるようにしてもよい。また、時間軸方向のデータを増減することで、標本化周波数を変換することももちろん可能である。

0049

記憶部32は、記憶部12と同様の構成とされ、クロック信号発生部33から供給される書き込みクロック(WCLK)に同期してデータを書き込み、変調部15から供給される読み出しクロック(RCLK)に同期してデータを読み出して変調部15に供給する。

0050

クロック信号発生部33は、VCO21から供給される信号に基づいて読み出しクロック(RCLK)を生成してクロック信号発生部33に供給し、クロック信号(CLK)を生成して標本化周波数変換部31に供給し、書き込みクロック信号(WCLK)を生成して記憶部32に供給する。

0051

なお、図2において、復調部11、変調部15、データ電圧変換部19、LPF20、VCO21、および、クロック信号発生部23は、個別の電子部品として構成され、それ以外は論理回路として構成される。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

0052

(D)本発明の第2実施形態の動作の説明
つぎに、本発明の第2実施形態の動作について説明する。なお、以下では、第1実施形態と異なる部分を中心に説明する。第2実施形態では、第1実施形態と同様に、記憶部12に格納されているデータの個数が、基準値出力部16から出力される基準値と同じになるようにVCO21の周波数が調整される。これにより、VCO21の周波数が一定となるように制御される。

0053

第2実施形態では、記憶部12から読み出されたデータは、標本化周波数変換部31に供給される。標本化周波数変換部31では、記憶部12から出力されるデータの標本化周波数を変換して出力する。より詳細には、標本化周波数変換部31は、例えば、記憶部12から読み出されたデータの標本化周波数である115.44MHzを、111MHzに変換して出力する。

0054

ここで、115.44MHを111MHzに変換するためには、26/25倍する必要がある。周波数を変換する方法としては、例えば、5倍し、1/2倍し、5倍し、1/13倍する方法がある。この場合、5倍し、1/2倍し、5倍した時点で115.44MHzが1443MHzになり、1GHzを超える。図2に示す構成を、例えば、FPGA(Field Programmable Gate Array)によって実現する場合、FPGAの動作クロック周波数と標本化周波数が等しい場合、FPGAでは動作クロックの周波数が数GHzを超える信号を扱うことが困難であるので、このような周波数変換を行うことは実現可能性が低い。

0055

そこで、第2実施形態では、周波数を5倍する(時間軸方向のデータ数を増加する)代わりに、内挿処理によって振幅方向のデータ量を5倍にすることで、周波数を増加することなく、標本化周波数を増加する。また、前述した1/2倍および1/13倍については、クロック信号を減少させたり、あるいは間引き処理によって減少させたりすることができる。これにより、前述した標本化周波数の変換を、例えば、FPGAによって実現することができる。

0056

標本化周波数変換部31によって標本化周波数が変換されたデータは、記憶部32に対して、書き込みクロック信号に同期して書き込まれる。なお、書き込みクロック信号は、標本化周波数が変換された後の周波数に対応しているので、記憶部32には書き込みクロック信号に同期してデータが書き込まれる。

0057

変調部15は、変換された後の標本化周波数に対応する読み出しクロック信号(RCLK)に同期して記憶部32からデータを読み出し、変調処理を施してアナログ信号とした後、放送信号として送信する。

0058

以上に説明したように、本発明の第2実施形態では、入力される放送信号と出力される放送信号の標本化周波数が異なる場合でも、例えば、FPGA等のデバイスを用いて変換処理を実行することができる。

0059

(E)本発明の第3実施形態の構成の説明
つぎに、本発明の第3実施形態について説明する。図3は、本発明の第3実施形態に係る伝送装置10Bの構成例を示す図である。なお、図3において、図2と対応する部分には同一の符号を付しているので、その説明を省略する。図3では、図2と比較すると、減算部17の接続先が記憶部12から記憶部32に変更されている。また、クロック信号発生部51,52が追加されている。これら以外の構成は、図2と同様である。

0060

ここで、減算部17は、記憶部32に記憶されているデータの個数を示す値から、基準値出力部16から供給される基準値を減算して出力する。

0061

クロック信号発生部51は、復調部11から供給されるクロック信号(CLK)に基づいて読み出しクロック信号(RCLK)を生成して記憶部12に供給し、クロック信号(CLK)を生成して標本化周波数変換部31に供給する。

0062

クロック信号発生部52は、VCO21から供給される信号に基づいて書き込みクロック信号(WCLK)を生成して記憶部32に供給する。

0063

なお、図3において、復調部11、変調部15、データ電圧変換部19、LPF20、VCO21、および、クロック信号発生部23,51,52は、個別の部品として構成され、それ以外はソフトウエアとして構成される。もちろん、これ以外の構成であってもよい。

0064

(F)本発明の第3実施形態の動作の説明
つぎに、本発明の第3実施形態の動作について説明する。なお、以下では、図2と動作が異なる部分を中心に説明する。

0065

復調部11は、復調によって得られたデータ(WDATA)を記憶部12に供給するとともに、書き込みクロック信号(WCLK)を生成して記憶部12に供給する。これにより、書き込みクロック信号に同期してデータが記憶部12に書き込まれる。

0066

クロック信号発生部51は、復調部11から供給されるクロック信号(CLK)に基づいて読み出しクロック信号(RCLK)を記憶部12に供給する。記憶部12は、読み出しクロック信号に同期してデータを読み出して標本化周波数変換部31に供給する。

0067

標本化周波数変換部31は、記憶部12から供給されるデータの標本化周波数を第2実施形態と同様の処理によって変換して出力する。

0068

記憶部32は、標本化周波数変換部31から出力されるデータを、クロック信号発生部52から供給される書き込みクロック信号(WCLK)に同期して書き込む。なお、クロック信号発生部52から供給される書き込みクロック信号は、VCO21から出力される周波数が略一定のクロック信号であるので、記憶部32にはデータが一定の速度で書き込みされる。

0069

変調部15は、VCO21から供給される信号に基づいてクロック信号発生部23が発生する読み出しクロック信号(RCLK)に基づいて記憶部32からデータを読み出す。このため、変調部15は、単位時間あたり一定量のデータを記憶部32から読み出し、変調処理を施してアナログ信号を生成して送信する。

0070

以上に説明したように、本発明の第3実施形態では、記憶部32に格納されているデータの個数が一定となるようにVCO21が発生する信号の周波数を制御するようにしたので、変調部15に供給される単位時間あたりのデータ量を送信源と同期して一定とすることができる。

0071

(G)本発明の第4実施形態の構成の説明
つぎに、本発明の第4実施形態について説明する。図4は、本発明の第4実施形態に係る伝送装置10Cの構成例を示す図である。なお、図4において、図2と対応する部分には同一の符号を付しているので、その説明を省略する。図4では、図2と比較すると、クロック信号発生部23が除外され、また、クロック信号発生部33がクロック信号発生部61に置換されている。これら以外の構成は、図2と同様である。

0072

ここで、クロック信号発生部61は、VCO21から供給される信号に基づいて、読み出しクロック信号(RCLK)を生成して記憶部12に供給し、クロック信号(CLK)を生成して標本化周波数変換部31に供給し、書き込みクロック信号(WCLK)を生成して記憶部32に供給し、クロック信号(CLK)を生成して変調部15に供給する。

0073

なお、図4において、復調部11、変調部15、データ電圧変換部19、LPF20、VCO21、および、クロック信号発生部61は、個別の電子回路として構成され、それ以外は論理回路として構成される。もちろん、これ以外の構成であってもよい。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

0074

(H)本発明の第4実施形態の動作の説明
つぎに、本発明の第4実施形態の動作について説明する。なお、以下では、図2と動作が異なる部分を中心に説明する。図4では、図2と比較すると、クロック信号発生部61がクロック信号発生部23の代わりにクロック信号(CLK)を生成して変調部15に供給する以外は、図2と同様である。

0075

クロック信号発生部61から出力される読み出しクロック信号(RCLK)、クロック信号(CLK)、書き込みクロック信号(WCLK)、および、クロック信号(CLK)は、VCO21から供給される信号に基づいて生成されることから、各部が安定して動作を実行することができる。

0076

以上に説明したように、本発明の第4実施形態では、入力される放送信号と出力される放送信号の標本化周波数が異なる場合でも、例えば、FPGA等のデバイスを用いて変換処理を実行することができる。

0077

(I)本発明の第5実施形態の構成の説明
つぎに、本発明の第5実施形態について説明する。図5は、本発明の第5実施形態に係る伝送装置10Dの構成例を示す図である。なお、図5において、図3と対応する部分には同一の符号を付しているので、その説明を省略する。図5では、図3と比較すると、クロック信号発生部23が除外され、クロック信号発生部52がクロック信号発生部71に置換されている。これら以外の構成は、図3と同様である。

0078

ここで、クロック信号発生部71は、VCO21から供給される信号に基づいて、書き込みクロック信号(WCLK)を生成して記憶部32に供給し、クロック信号(CLK)を生成して変調部15に供給する。

0079

なお、図5において、復調部11、変調部15、データ電圧変換部19、LPF20、VCO21、および、クロック信号発生部71は、個別の部品として構成され、それ以外はソフトウエアとして構成される。もちろん、これ以外の構成であってもよい。

0080

(J)本発明の第5実施形態の動作の説明
つぎに、本発明の第5実施形態の動作について説明する。なお、以下では、図3と動作が異なる部分を中心に説明する。図5では、図3と比較すると、クロック信号発生部71がクロック信号発生部23の代わりにクロック信号(CLK)を生成して変調部15に供給する以外は、図3と同様である。

0081

クロック信号発生部71は、VCO21から供給される信号に基づいて書き込みクロック信号(WCLK)を生成して記憶部32に供給するとともに、クロック信号(CLK)を生成して変調部15に供給する。VCO21から出力される信号は周波数が略一定であるので、記憶部32からは一定の頻度でデータが読み出され、変調部15で変調されて送信されるので、送信される信号のデータレートは一定となる。

0082

以上に説明したように、本発明の第5実施形態では、記憶部32に格納されているデータの個数が一定となるようにVCO21が発生する信号の周波数を制御するようにしたので、変調部15に供給される単位時間あたりのデータ量を一定とすることができる。

0083

(K)変形実施形態の説明
以上の各実施形態は一例であって、本発明が上述したような場合のみに限定されるものでないことはいうまでもない。例えば、以上の各実施形態における各構成要素を、個別の電子回路として構成するか、論理回路として構成するか、または、ソフトウエアとして構成するかは、一例であって、前述した場合に限定されるものではない。また、各構成要素をデジタル部品デジタル回路として構成するか、あるいは、アナログ部品アナログ回路として構成するかは任意である。

0084

また、以上の各実施形態では、記憶部12,32として、例えば、FIFOメモリを用いる場合を例に挙げて説明したが、図6に示すように記憶部82として、例えば、RAM(Random Access Memory)を用いることも可能である。図6に示す構成例では、図1図5の記憶部12または記憶部32に関連する部分を抜き出して示している。図6に示す構成例では、例えば、図1の記憶部12に関連する部分と比較すると、記憶部12が記憶部82に置換され、アドレスカウンタ81,83および減算部84が新たに追加されている。また、これ以外にもSDR(Single Data Rate)、DDR(Double Rate Ram)、SDRAM(Synchronous Dynamic Random Access Memory)、フラッシュメモリ等を用いても同様である。

0085

アドレスカウンタ81は、記憶部82に入力される書き込みクロック信号(WCLK)と、書き込みイネーブル信号(WEN)とを入力し、書き込みアドレス信号(WADD)を生成して記憶部82と減算部84に供給する。

0086

アドレスカウンタ83は、クロック信号発生部22から供給されるクロック信号(CLK)に基づいて読み出しイネーブル信号(REN)と、読み出しアドレス信号RADD)を生成して記憶部82と減算部84に供給する。

0087

記憶部82は、アドレスカウンタ81から供給される書き込みアドレス信号(WADD)によって指定されるアドレスに、書き込みクロック信号(WCLK)に同期して、書き込みデータ(WDATA)を書き込む。また、記憶部82は、アドレスカウンタ83から供給される読み出しアドレス信号(RADD)によって指定されるアドレスから、読み出しクロック信号(RCLK)に同期して、読み出しデータ(RDATA)を読み出す。

0088

減算部84は、アドレスカウンタ81から供給される書き込みアドレス信号(WADD)の値から、アドレスカウンタ83から供給される読み出しアドレス信号(RADD)の値を減算して出力する。なお、読み出しアドレス信号(RADD)の値から、書き込みアドレス信号(WADD)の値を減算して得られる値は、記憶部82に格納されているデータの個数を示す。

0089

減算部17以降の処理は、図1図6の場合と同様である。これにより、VCO21から出力される信号は、記憶部82に格納されているデータの個数が一定になるように制御される。

0090

以上に説明したように、図6に示す記憶部82を用いた場合でも、図1図5に示す記憶部12,32と同様の効果を得ることができる。

0091

10,10A〜10D伝送装置
11復調部
12 記憶部
13信号処理部
14 記憶部
15変調部
16基準値出力部
17 減算部
18ループフィルタ
19データ電圧変換部
20LPF
22,23クロック信号発生部
31標本化周波数変換部
32 記憶部
33,51,52,53,61,71 クロック信号発生部
81,83アドレスカウンタ
82 記憶部
84 減算部

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