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技術 スイッチング電源

出願人 株式会社東芝東芝デバイス&ストレージ株式会社
発明者 行川敏正
出願日 2019年3月20日 (1年9ヶ月経過) 出願番号 2019-052950
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-156215
状態 未査定
技術分野 DC‐DCコンバータ
主要キーワード 一点斜線 トップ電圧 自動運転動作 ボーデ線図 反転差 許容最小電圧 パルス幅デューティ スイッチングドライバ
関連する未来課題
重要な関連分野

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図面 (20)

課題

応答特性と安定性両立が可能なスイッチング電源を提供する。

解決手段

スイッチング電源100は、スイッチング回路部2と、平滑回路部3と、差分信号出力部6、7と、信号出力部9と、パルス駆動信号出力部1と、信号生成部9と、を備える。スイッチング回路部2は、パルス状波形電圧を出力する。平滑回路部3は、パルス状波形の電圧を直流に変換して出力する。差分信号出力部6、7は、出力電圧基準電位との電位差に基づく差分信号を出力する。信号出力部9は、クロック信号に同期した信号を発生する。パルス駆動信号出力部1は、差分信号と信号とが同値になる時点に基づき、電圧を出力する時比率を調整し、パルス駆動信号を出力する。信号生成部9は、差分信号及び信号の内の少なくとも一方の信号を入力電圧が高くなるに従い、クロック信号の1周期内における基準時から時点までの間隔がより短くなるように生成する。

概要

背景

自動運転装置を構成する制御用コンピュータ操縦用モータなどには、安定した電力供給が可能である電源が必要である。制御用コンピュータや操縦用モータの消費電力は大きく、変動が激しいという特徴がある。このため、電力効率の面で有利であるスイッチング電源の利用が適していると考えられている。

しかしながら、自動運転装置などでは、入力電圧の上限と下限との差が例えば10倍程度まで変動してしまい、従来の主として電流を制御するスイッチング電源では、応答特性と安定性とが低下してしまう恐れがある。このため、入力電圧の上限と下限との差が大きくなる場合にも応答特性と安定性の両立が可能なスイッチング電源が望まれている。

概要

応答特性と安定性の両立が可能なスイッチング電源を提供する。スイッチング電源100は、スイッチング回路部2と、平滑回路部3と、差分信号出力部6、7と、信号出力部9と、パルス駆動信号出力部1と、信号生成部9と、を備える。スイッチング回路部2は、パルス状波形電圧を出力する。平滑回路部3は、パルス状波形の電圧を直流に変換して出力する。差分信号出力部6、7は、出力電圧基準電位との電位差に基づく差分信号を出力する。信号出力部9は、クロック信号に同期した信号を発生する。パルス駆動信号出力部1は、差分信号と信号とが同値になる時点に基づき、電圧を出力する時比率を調整し、パルス駆動信号を出力する。信号生成部9は、差分信号及び信号の内の少なくとも一方の信号を入力電圧が高くなるに従い、クロック信号の1周期内における基準時から時点までの間隔がより短くなるように生成する。

目的

このため、入力電圧の上限と下限との差が大きくなる場合にも応答特性と安定性の両立が可能なスイッチング電源が望まれている

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力された入力電圧クロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形電圧を出力するスイッチング回路部と、前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、前記出力電圧と基準電位との電位差に基づく差分信号を出力する差分信号出力部と、前記クロック信号に同期した信号を出力する信号出力部と、前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記パルス駆動信号を出力するパルス駆動信号出力部と、前記差分信号及び前記信号の内の少なくとも一方の信号を前記入力電圧が高くなるに従い、前記クロック信号の1周期内における基準時から前記時点までの間隔がより短くなるように生成する信号生成部と、を備える、スイッチング電源

請求項2

前記信号生成部は、前記差分信号の値を下に凸の入出力特性を有する曲線に基づき、生成する、請求項1に記載のスイッチング電源。

請求項3

前記曲線は、指数関数で示すことが可能である、請求項2に記載のスイッチング電源。

請求項4

前記信号生成部は、前記信号の値を上に凸の入出力特性を有する曲線に基づき、生成する、請求項1に記載のスイッチング電源。

請求項5

前記出力電圧の高周波を抑制する第2平滑回路部を更に備え、前記信号生成部は、前記第2平滑回路部により高周波を抑制された前記入力電圧に前記信号の振幅を比例させる、請求項1に記載のスイッチング電源。

請求項6

入力された入力電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力するスイッチング回路部と、前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、前記出力電圧と基準電位との電位差に応じた差分信号を下に凸の入出力特性を有する曲線に基づき出力する差分信号出力部と、前記クロック信号に同期した信号を出力する信号出力部と、前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記クロック信号に同期した前記パルス駆動信号を出力するパルス駆動信号出力部と、を備える、スイッチング電源。

請求項7

入力された入力電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力するスイッチング回路部と、前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、前記出力電圧と基準電位との電位差に基づく差分信号を出力する差分信号出力部と、前記クロック信号に同期した信号の値を上に凸の入出力特性を有する曲線に基づき、出力する信号出力部と、前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記クロック信号に同期した前記パルス駆動信号を出力するパルス駆動信号出力部と、を備える、スイッチング電源。

技術分野

0001

本発明の実施形態は、スイッチング電源に関する。

背景技術

0002

自動運転装置を構成する制御用コンピュータ操縦用モータなどには、安定した電力供給が可能である電源が必要である。制御用コンピュータや操縦用モータの消費電力は大きく、変動が激しいという特徴がある。このため、電力効率の面で有利であるスイッチング電源の利用が適していると考えられている。

0003

しかしながら、自動運転装置などでは、入力電圧の上限と下限との差が例えば10倍程度まで変動してしまい、従来の主として電流を制御するスイッチング電源では、応答特性と安定性とが低下してしまう恐れがある。このため、入力電圧の上限と下限との差が大きくなる場合にも応答特性と安定性の両立が可能なスイッチング電源が望まれている。

先行技術

0004

特開2005−86759号公報

発明が解決しようとする課題

0005

応答特性と安定性の両立が可能なスイッチング電源を提供する。

課題を解決するための手段

0006

本実施形態によれば、スイッチング電源は、スイッチング回路部と、平滑回路部と、差分信号出力部と、信号出力部と、パルス駆動信号出力部と、信号生成部とを備える。スイッチング回路部は、入力された電圧クロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力する。平滑回路部は、パルス状波形の電圧を直流に変換して出力する。差分信号出力部は、出力電圧基準電位との電位差に基づく差分信号を出力する。信号出力部は、クロック信号に同期した信号を発生する。パルス駆動信号出力部は、差分信号と信号とが同値になる時点に基づき、電圧を出力する時比率を調整し、パルス駆動信号を出力する。信号生成部は、差分信号及び信号の内の少なくとも一方の信号を入力電圧が高くなるに従い、クロック信号の1周期内における基準時から時点までの間隔がより短くなるように生成する。

図面の簡単な説明

0007

第1実施形態に係るスイッチング電源の構成例を示す図。
第1実施形態に係るスイッチング電源の動作波形を示す図。
出力電圧のフィードバック制御による安定性を示すボーデ線図
第1実施形態のスイッチング電源の効果例を示す動作波形図。
第2実施形態に係るスイッチング電源の詳細な構成例を示す図。
第3実施形態の電力増幅器通常運転時の接続状態例を示す図。
ゲイン補償器入出力特性を示す図。
ゲイン補償器のゲイ補償倍率を示す図。
入力電圧とゲイン補償倍率との関係を示す図。
第4実施形態に係るスイッチング電源の構成例を示す図。
ゲイン補償鋸波信号SawGcmpの動作波形を示す図。
第5実施形態に係るスイッチング電源の構成例を示す図。
ゲイン補償機能付き鋸波発生器の動作波形を示す図。
第6実施形態に係る小信号伝達ゲイン特性の補償例を示す図。
第6実施形態に係るスイッチング電源の構成例を示す図。
第6実施形態に用いられるゲイン補償機能付き鋸波発生器の詳細な構成例を示す図。
第6実施形態の動作説明波形図。
フィードバック制御ループのボーデ線図。
ボーデ線図から得られる小信号ゲイン周波数積の入力電圧依存性を示す図。

実施例

0008

以下、図面を参照して、本発明の実施形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。

0009

(第1実施形態)
図1は、第1実施形態に係るスイッチング電源100の構成例を示す図である。スイッチング電源100は、入力電源VINの入力電圧Viを出力電圧Voとして出力する。スイッチング電源100は、パルス幅変調器1(以下、PWM1と記す)と、スイッチングドライバ2と、LCローパスフィルタ3と、分圧器4と、基準電圧源5と、エラーアンプ6と、位相補償器7(以下、PCMP7)と、クロック発振器8(以下では、CLK8と記す場合がある)と、ゲイン補償機能付き発生器9(以下では、ゲイン補償機能付き発生器9を発生器9と記す場合がある)と、ローパスフィルタ9aとを備えて構成されている。例えば入力電源VINの電圧値は4〜40ボルトであり、この電圧値の上限と下限との差は10倍程度に達する。

0010

PWM1は、デューティ指示電圧信号Vdと振幅変調信号SawGcmpとが入力され、振幅変調信号SawGcmpに同期したパルス幅変調信号Pwmpを出力する。振幅変調信号SawGcmpは鋸波であり、パルス幅変調信号Pwmpは矩形波である。より詳細には、PWM1は、デューティ指示電圧信号Vdと、振幅変調信号SawGcmpとの電圧を比較する。これにより、PWM1は、デューティ指示電圧信号Vdよりも振幅変調信号SawGcmpが、小さい場合にHiのパルス幅変調信号Pwmpを出力し、大きい場合にLowのパルス幅変調信号Pwmpを出力する。すなわち、PWM1は、デューティ指示電圧信号Vdと幅変調信号SawGcmpとが同値になる時点に基づき、電圧を出力する時比率を調整し、クロック信号に同期したパルス幅変調信号Pwmpを出力する。なお、本実施形態に係るPWM1がパルス駆動信号出力部に対応し、パルス幅変調信号Pwmpがパルス駆動信号に対応し、デューティ指示電圧信号Vdが差分信号に対応する。

0011

スイッチングドライバ2は、PWM1と接続され、パルス幅変調信号PwmpをPWM1から入力し、パルス幅変調信号Pwmpの電位が高いときに入力電源VINとLCローパスフィルタ3とを低抵抗で接続する。一方で、パルス幅変調信号Pwmpの電位が低いときに接地電源とLCローパスフィルタ3とを低抵抗で接続する。すなわち、スイッチングドライバ2は、パルス幅変調信号Pwmpに基づいてパルス状波形のスイッチング信号Swを出力する。なお、本実施形態に係るスイッチングドライバ2がスイッチング回路部に対応する。

0012

LCローパスフィルタ3は、インダクタ平滑キャパシタにより構成される。インダクタは一方の端子をスイッチングドライバ2に接続され、他方の端子を平滑キャパシタに接続される。これにより、LCローパスフィルタ3は、供給される電位を平滑キャパシタにより平滑して、出力電圧Voを生成する。すなわち、LCローパスフィルタ3は、スイッチィング信号Swを直流に変換して出力電圧Voを出力する。なお、本実施形態に係るLCローパスフィルタ3が、平滑回路部に対応する。

0013

分圧器4は、出力電圧Voを分圧し、フィードバック信号Fbを生成する。
基準電圧源5は、基準電圧Vrefを出力する。

0014

エラーアンプ6は、反転差入力端子に分圧器4が接続され、非反転差動入力端子に基準電圧源5が接続されている。すなわち、エラーアンプ6は、反転差動入力端子にフィードバック信号Fbを入力し、非反転差動入力端子に基準電圧Vrefを入力して、両者の電位差を増幅してエラー信号Errを出力する。

0015

PCMP7は、入力端子にエラーアンプ6が接続され、出力端子にPWM1が接続されている。これにより、PCMP7は、エラー信号Errを入力し、デューティ指示電圧信号Vdを出力する。なお、本実施形態に係るエラーアンプ6及びPCMP7が差分信号出力部に対応する。

0016

クロック発振器8は、クロック信号Clkを生成する。クロック信号Clkは極端にHiパルス幅デューティが低い一定周期矩形波信号である。なお、本実施形態に係るクロック信号ClkがLowに変化した時が基準時に対応する。

0017

発生器9は、入力端子にクロック発振器8が接続され、出力端子にPWM1が接続されている。これにより、発生器9は、クロック信号Clkに同期し、且つ入力電源VINの入力電圧Viに比例する振幅変調信号SawGcmpを出力する。また、発生器9は、入力電圧Viが高くなるに従い、クロック信号Clkの基準時から、デューティ指示電圧信号Vdと振幅変調信号SawGcmpとが同値になる時点までの間隔がより短くなるように、振幅変調信号SawGcmpを生成する。ローパスフィルタ9aは、入力電圧Viの時間変動を抑制するフィルタである。なお、本実施形態に係る発生器9が鋸波信号出力部及び信号生成部に対応する。

0018

このような構成により、振幅変調信号SawGcmpの電圧は、クロック信号Clkの立ち上りの瞬間に低電圧リセットされ、その後、徐々に昇圧する鋸状の波形となる。すなわち、振幅変調信号SawGcmpにおける波形の振幅は入力電源VINの電圧に比例する。

0019

図2は、第1実施形態に係るスイッチング電源の動作波形を示す図である。横軸は時間を示している。上段から順に、入力電源VINの入力電圧Vi、実線負荷電流Iload、破線インダクタ電流ilを示す。

0020

次段にクロック信号Clk、実線で振幅変調信号SawGcmp、破線でデューティ指示電圧信号Vdを示す。さらに、次段にパルス幅変調波Pwmp、最下段に実線でスイッチング信号Swと破線で出力電圧Voを示す。

0021

ここで、入力電圧Viには、はじめ通常電圧が与えられているが、途中から異常な高電圧となり、後に通常電圧に戻る状態を示している。負荷電流Iloadは、はじめは比較的軽負荷一定状態を保っているが、後に重負荷状態急変し、後に再び軽負荷状態に急変する。このとき、インダクタ電流ilは負荷電流Iloadに追随して増減するが、その増減の速度は、LCローパスフィルタ3のインダクタンス、入力電圧Vi、及び出力電圧Voにより定まる傾きとなり、緩やかである。クロック信号Clkは、短い期間Hiとなるパルス信号一定間隔で繰り返す。クロック信号ClkがLowに変化した瞬間が基準時に対応する。

0022

振幅変調信号SawGcmpは本実施形態に係る特徴的な波形である。クロック信号ClkがHiとなる期間に、振幅変調信号SawGcmpは低電圧に急変する。その後、クロック信号ClkがLowに変化した瞬間からその電位は上昇を開始する。その電位上昇の傾きは入力電圧Viに比例して、一定である。ここで、クロック信号Clkの周期は一定なので、振幅変調信号SawGcmpは、その振幅が入力電圧Viに比例する。この際に、入力電圧Viは、ローパスフィルタ9aにより高周波数の時間変動が抑制されているので、ノイズの影響を回避でき、幅変調信号SawGcmpの特性を維持できる。特に、入力電圧Viの大きさにより振幅変調信号SawGcmpの振幅が変動してしまうので、入力電圧Viの高周波成分を抑制することが出力電圧Voを一定化する上で重要となる。

0023

デューティ指示電圧信号Vdは、基準電圧Vrefから、フィードバック信号Fbの電位を引いて得られる電圧をエラーアンプ6により増幅したエラー信号Errを、さらにPCMP7により変化速度を鈍らして得られる。

0024

パルス幅変調信号Pwmpは、振幅変調信号SawGcmpの電位がデューティ指示電圧信号Vdの電位より低いときにHiとなり、高いときにLowとなる。入力電圧Viが大きくなるほど、パルス幅変調信号PwmpのHiの継続時間は短くなる。すなわち、発生器9は、振幅変調信号SawGcmpを入力電圧Viが高くなるに従い、クロック信号Clkの基準時から、振幅変調信号SawGcmpと電圧信号Vdが同値となる時点までの間隔、すなわちパルス幅変調信号PwmpのHiの継続時間がより短くなるように生成する。

0025

スイッチングドライバ2の不図示のスイッチング素子は、パルス幅変調信号Pwmpの状態に従ってHiまたはLowとなる。Hiにおけるスイッチング素子は入力電源VINに、Lowにおけるスイッチング素子は接地電源に、それぞれ低抵抗で接続される。出力電圧Voは、スイッチングドライバ2のスイッチング素子からLCローパスフィルタ3を介して出力される。

0026

このように、振幅変調信号SawGcmpの振幅を入力電圧Viに比例させる。これにより、入力電圧Viが高くなるほど振幅変調信号SawGcmpの電位がデューティ指示電圧信号Vdを超える時間が短くなる。これから分かるように、入力電圧Viが高くなるほど、入力電源VINとスイッチングドライバ2のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Voを一定値に保つように作用させることが可能となる。すなわち、振幅変調信号SawGcmpとデューティ指示電圧信号Vdとに基づき、出力電圧Voは所定値に保たれる。

0027

図3は、出力電圧Voのフィードバック制御による安定性を示すボーデ線図である。(a)図は、パワー段周波数伝達特性を示す図である。このパワー段の周波数伝達特性とは、パルス幅変調信号PwmpのHiの時間割合い、つまり、デューティd(f)を入力として、サイン波信号を与えたとき、出力電圧Voの電圧変動v(f)を出力として得られるサイン波信号の変化を表す。

0028

また、(b)図は、制御段の周波数伝達特性を示す図である。制御段の周波数伝達特性とは、出力電圧Voの変動v(f)を入力として、サイン波信号を与えたとき、パルス幅変調信号Pwmpのデューティd(f)を出力として得られるサイン波信号の変化を表す。そして、(c)図は、オープンループ伝達特性を示す図である。オープンループ伝達特性は、パワー段と制御段との周波数伝達特性を合成して得られる。

0029

それぞれのグラフの横軸は対数表示されたサイン波信号の周波数である。左縦軸はdB単位の振幅ゲイン(倍率)であり、一点斜線で示すレベルを0dB、つまり、1倍として、振幅ゲインを実線で示している。また、右縦軸は角度単位位相差であり、基準として同位相を表すレベル0°、位相が進んで逆相となることを表すレベル180°、位相が遅れて逆相となることを表すレベル−180°を一点鎖線で示している。入力サイン波信号に対する出力サイン波信号の位相差は破線で示している。

0030

(a)図のパワー段の周波数伝達特性は、出力ドライバ2とLCローパスフィルタ3との伝達特性の合成である。そのゲインは、LCローパスフィルタ3のカットオフ周波数fLCより、小さい領域では基礎ゲインGoで一定となり、大きい領域では周波数の二乗反比例して小さくなる。また、その位相差は、カットオフ周波数fLCより十分に小さい(例えば、十分の一以下)領域では、ほぼ0°と見なすことができる。一方で、カットオフ周波数fLCに近付くに従い遅れが生じ、カットオフ周波数fLCのサイン波信号の位相差は90°となる。カットオフ周波数fLCより10倍大きい(例えば、10倍程の)周波数のサイン波信号の位相差はほぼ−180、つまり、逆相となる。

0031

さらに、周波数fがスイッチング周波数の半分であるfsw/2に近付くと、位相遅れが急速に増大する。また、デューティd(f)は0から1までの範囲の信号であり、それに比例して、出力電圧Voは0Vから入力電圧Viまで変化する。したがって、基礎ゲインGoは式1のように表すことができる。

0032

(c)図のオープンループ伝達特性は、スイッチング電源のフィードバック制御を安定させるために目指すべき特性を表している。その目指すべきオープンループ伝達特性は、(c)図に示すように、十分に高いDCゲインGDCから第1ポール周波数fp1で折れ曲がり、サイン波信号の周波数fに反比例して低下し、ユニティゲイン周波数fuを超えてから第2ポールfp2で再びゲインが折れ曲がるような、1ポール型の伝達特性である。このため、実線で表されるゲイン特性と破線で表される位相特性を次のように設定する。

0033

まず、目指すべきゲイン特性として、周波数fが非常に低い領域のときのDCゲインGDCが大きな値になるように設定する。DCゲインGDCが大きい程、フィードバック制御ループを構成したとき、出力電圧Voの制御精度が高くなる。DCゲインGDCは、例えば60dBより大きく設定する。ここで、1ポール型の伝達特性では、第1ポール周波数fp1とDCゲインGDCの積は、ゲインが0dB(一倍)になるユニティゲイン周波数fuと等しくなる。つまり、式2のように表される。

0034

ユニティゲイン周波数fuは制御帯域とも呼ばれ、フィードバック制御ループの負荷変動に対する応答の速さを表す指標となる。制御帯域fuが大きい程、負荷が急変した際の応答が速くなる。さらに、スイッチング電源の場合、LCローパスフィルタ3のLC共振の影響を抑えるため、そのカットオフ周波数fLCより大きな値に制御帯域fuを設定する必要がある。一方、制御帯域fuの上限はスイッチング周波数の半分であるfsw/2となる。この関係が逆転すると、スイッチング動作に伴い生じるノイズにフィードバック制御ループが反応し、出力電圧Voが不安定になる。したがって、制御帯域fuの設定範囲は式3で表される。

0035

一方、目指すべき位相特性は、ネガティブフィードバック制御を行うため、周波数fが非常に低い領域では、逆相の信号の180°である。位相は第1ポール周波数fp1で45°遅れて135°となり、第1ポール周波数fp1の10倍程度の周波数では90°の遅れになる。

0036

第1ポール周波数fp1の10倍の周波数より高い周波数領域では位相特性は一旦90°に留まる。第1ポール周波数fp1の10倍の周波数より高周波のLCローパスフィルタ周波数fLCでは位相差は180°にまで遅れる。LCローパスフィルタ周波数fLCの10倍の周波数では270°にまで遅れる。このような遅れを防ぐため、第1ゼロ周波数fz1と第2ゼロ周波数fz2とをLCローパスフィルタ周波数fLCを挟んで配置する。これにより、位相差は若干増減するものの、ほぼ90°を保ち続ける。ユニティゲイン周波数fuを超え、スイッチング周波数fswに近付くと、位相が急激に遅れ、スイッチング周波数の半分であるfsw/2では位相差は0°を下回る。

0037

ここで、フィードバック制御の安定性を表す重要な指標が位相余裕θmである。位相余裕θmはユニティゲイン周波数fuのときの位相差である。位相差が45°以下では、そのフィードバック制御は不安定であると判定される。位相余裕θmが45°以下のとき、負荷の急激な変動に対して、出力は数回振動しながら設定値に安定する。そして、位相余裕θmが0°を下回ると発振する。位相余裕θmが60°のとき、若干のオーバーシュートを伴いながらも、安定状態になるまでの時間が最も短くなる。

0038

このように、位相余裕θmが72°のとき、オーバーシュートが消え、応答速度も速く、理想的な制御となる。位相余裕θmが90°を超えると、フィードバック制御は安定であるが、応答が緩慢であると評価される。以上をまとめると、目指すべきは1ポール型の伝達特性であり、DCゲインGDCを、例えば60dBを目標として十分に大きく設定し、制御帯域fuをLCローパスフィルタ3のカットオフ周波数fLCとスイッチング周波数の半分であるfsw/2の中間の値に設定し、位相余裕θmを72°を目標にして45°以上を保つこととなる。

0039

このため、(c)図で示すオープンループ伝達特性を得るために、(a)図で示すパワー段の周波数伝達特性に対して、(b)図で示す制御段の周波数伝達特性を実現するPCMP7(図1)を設計する。まず、第1の条件である十分に大きなDCゲインGDCを得るため、エラーアンプ6のゲインGampを定める。ここで、パワー段の周波数伝達特性には基礎ゲインG0があるので、ゲインGampとの関係は式4で表される。

0040

MOSトランジスタを用いて差動増幅器を構成すれば、60dB以上のゲインGampを得ることは容易である。しかし、ゲインGampと第1ポール周波数fp1は、MOSトランジスタの特性変動の影響を受けるため、温度や電源電圧、製造プロセスのバラツキによって、大きく変動する。そこで、ゲインGampと第1ポール周波数fp1を設定する代わりに、PCMP7にゼロ点微分特性)を追加して、その第1ゼロ周波数fz1と第1ゼロ周波数におけるゲインGz1を設定する。第1ゼロ周波数fz1と第1ゼロゲインGz1は、PCMP7を構成する抵抗素子および容量素子により設定することができる。温度や電源電圧、製造プロセスのバラツキによる影響を受けにくいという利点がある。

0041

第1ゼロ周数fz1を周波数fLCより低く設定すれば、第1ゼロ周数fz1と第1ゼロゲインGz1の積は、ユニティゲイン周波数fuと等しくなり、式5が得られる。

0042

基礎ゲインG0は式1により既知なので、PCMP7により付加される第1ゼロ周波数fz1と第1ゼロゲインGz1の積を設定することにより、ユニティゲイン周波数、つまり、制御帯域fuを定めることができる。これにより、制御帯域fuをカットオフ周波数fLCとスイッチング周波数の半分であるfsw/2の中間程の値に設定するという第2の条件を満たすこともできる。

0043

最後に、位相余裕θmを72°を目標にし、45°以上に保つという第3の条件を満たすようにする。制御帯域fuはカットオフ周波数fLCより十分に高い値に設定される。したがって、(a)図で示されるように、出力段の位相余裕θmは、基礎的にはほぼ0°となる。

0044

さらに、(b)図で示すように、PCMP7には、制御帯域fuより十分に低い第1ポール周波数fp1と、第1ゼロ周数fz1が設定されている。第1ポール周波数fp1により90°遅れた位相差が、第1ゼロ周数fz1により再び0°に戻されるので、このままフィードバック制御回路を構成すると、極めて不安定な状態となる。

0045

そこで、PCMP7に第2のゼロ点(微分特性)を追加して、位相を補償する。同時に、制御帯域fuを丁度中央で挟むように、第2ポール周波数fp2を配置する。第2ゼロ周波数fz2で進んだ位相が、第2ポール周波数fp2で再び遅れることになるので、位相余裕θmは式6のように表される。



これを解くと、位相余裕をθm=72°に設定するための第2ゼロ周波数fz2と第2ポール周波数fp2を式7と式8のように表すことができる。

0046

0047

このように、図3の(a)で示すパワー段の周波数伝達特性を持つ出力段と、(b)で示す制御段の周波数伝達特性を持つ制御段を接続して、(c)で示すオープンループ伝達特性を得て、フィードバックループ制御の安定性を確保することが可能となる。また、出力電圧Voは、基準電圧源5が出力する基準電圧Vrefと分圧器4の分圧比Hoにより定まり、式9のように表される。つまり、出力電圧Voは入力電圧Viとは無関係となる。これは定電圧電源として好ましい特性である。



再び式1を参照すると、基礎ゲインGoは入力電圧Viに比例して大きくなることが示されている。その様子を図3の(a)図で示すパワー段の周波数伝達特性に細い実線で示す。また、式1と式5を組み合わせると、式10となる。

0048

制御帯域fuが入力電圧Viに比例して大きくなる特性は、定電圧電源として好ましくない。そこで、本実施形態では、発生器9により、式11に示すように、振幅変調信号SawGcmpの電圧上昇速度dVsaw/dtを入力電圧Viに比例するように調整する。

0049

制御帯域fuの入力電圧Viへの依存性が信号SawGcmp電圧上昇速度dVsaw/dtを電圧Viで除算した比例係数Msawにより補償され、式12のように、制御帯域fuの変動が抑えられる。

0050

従来の入力電圧Viの許容範囲は、例えば、6Vから12Vまでというように、下限値と上限値の比が2倍程度に制限されている。しかし、自動運転装置などに用いられる入力電圧Viの許容範囲は、例えば、4Vから40Vまでというように、下限値と上限値の比が10倍に達する程に広い。これにより、入力電源VINが故障したとしても、自動運転動作を継続できるよう補償する。

0051

図4は、スイッチング電源の効果例を示す動作波形図である。上段の図は、負荷電流Iloadの時間変化を示しており、中段の図は、出力電圧Voの時間変化を示しており、下段の図は、従来における出力電圧Voの時間変化示している。縦軸は、それぞれ、負荷電流Iload、出力電圧Vo、従来における出力電圧Voを示し、横軸は時間を示している。中段、下段の図は、入力電圧Viとして4V〜40Vの範囲で9種類の異なる電圧を用いた例である。すなわち、中段、下段の図では、入力電圧Viを4Vから40Vまで変更してスイッチング電源100に入力した際の出力電圧Voの波形を9種類表示している。

0052

負荷電流Iloadは始め50mAの低い値で一定となっているが、3.0msのとき、ステップ状に750mAにまで上昇している。その後、3.2msまで750mAの高い値で一定となるが、3.2msのとき、ステップ状の50mAの低い値に再び戻る。

0053

負荷電流Iloadの急変により、出力電圧Voはそれぞれ20mVほど変動するが、フィードバック制御回路の働きにより、その電圧は3Vに戻される。ここで、9種類の出力電圧Voに対する波形を図示しているが、一本の波形に見えるほど全く同じ反応を示す。このように、入力電圧Viの変動による影響はゲイン補償機能付き発生器9の働きにより打ち消されることが分かる。

0054

一方、ゲイン補償機能を有さない従来のスイッチング電源では、その出力電圧Voutの負荷変動応答特性は入力電圧Viの影響を受ける。入力電圧Viが40Vと高い値のとき、出力電圧Voの負荷変動応答特性は良好で、電圧変動は20mV程度に抑えられている。しかし、入力電圧Viが低くなるのにしたがい、出力電圧Voの負荷変動応答特性が劣化する。入力電圧Viが4Vになると、出力電圧の変動量は80mVに達する。

0055

本実施形態によれば、発生器9が出力する振幅変調信号SawGcmpの振幅を入力電圧Viに比例させることとした。これにより、入力電圧Viが高くなるほど振幅変調信号SawGcmpの電位がデューティ指示電圧信号Vdを超える時間が短くなり、入力電源VINとスイッチングドライバ2のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Voを一定値に保もつように作用させることが可能となる。この場合、入力電源VINにローパスフィルタをかけることにより、より安定して出力電圧Voを一定値に保もつことができる。

0056

(第2実施形態)
図5は、第2実施形態に係るスイッチング電源の詳細な構成例を示す図である。第2実施形態は、第1実施形態に係るスイッチング電源の詳細な内部構成を示すものである。同一の構成要素には同一の番号を付して、説明を省略する。

0057

スイッチングドライバ2は、プレドライバ21と、P型MOSトランジスタ22と、非同期パワーダイオード23とを有している。プレドライバ21は、入力端子にPWM1の出力端子が接続され、出力端子にトランジスタ22のゲートが接続される。プレドライバ21は、パルス幅変調波信号Pwmpを反転してトランジスタ22のゲートにドライブ信号PDRVnを出力する。その際、ドライブ信号PDRVnがLowのときは入力電源VINの入力電位Viとなり、Hiのときは入力電位Viより数ボルト低い電位になるように、レベルシフトされる。

0058

トランジスタ22は、ソース端子に入力電源VINが接続され、ドレイン端子にLCローパスフィルタ3及びダイオード23のカソード端子が接続され、ゲート端子にプレドライバ21の出力端子が接続される。トランジスタ22は、ゲート端子に入力されるドライブ信号PDRVnがHiのとき、すなわちゲート端子の電位がHiのとき、ソース端子とドレイン端子の間は低抵抗となり、ドライブ信号PDRVnがLowのとき、すなわちゲート端子の電位がLowのときソース端子とドレイン端子の間は高抵抗となる。

0059

ダイオード23は、アノード端子が接地電源に接続され、カソード端子がトランジスタ22のドレイン端子及びLCローパスフィルタ3に接続されている。このダイオード23は、カソード端子がアノード端子より低電位のとき両者間は低抵抗となり、逆に、カソード端子がアノード端子より高電位のとき両者間は高抵抗となる。

0060

LCローパスフィルタ3はインダクタンスLoのインダクタとキャパシタンスCoのキャパシタから構成されるローパスフィルタである。その入力端子にトランジスタ22のドレイン端子とダイオード23のカソード端子が接続され、その出力端子から出力電圧Voが出力される。LCローパスフィルタ3は、入力電源VINと接地電源との電位の間で矩形動作するスイッチング信号Swを平滑して、一定の出力電圧Voを出力する。LCローパスフィルタ3のカットオフ周波数fLCを第1実施形態の式3を満たすように、スイッチング周波数fswに対して二桁ほど小さい値に設定する。そのカットオフ周波数fLCは式13に示すように設定が可能である。

0061

なお、スイッチングドライバ2とLCローパスフィルタ3はスイッチング電源のパワー段PWRを構成する。このパワー段PWRは、入力電源VINから電力を受け、出力電圧Voへ電力を供給する電圧源として動作する。その出力電圧Voは、クロック信号Clkの周期に対するパルス幅変調波信号PwmpのHiの割合(デューティ)Dにより、式14に示すように制御される。

0062

ここで、LCローパスフィルタ3のカットオフ周波数fLCより十分に低い周波数領域におけるパワー段PWRの入力デューティDから出力電圧Voに至る小振幅信号の伝達ゲイン、つまり基礎ゲインGoは、式15に示すように出力電圧VoをデューティDで微分して得ることができる。このため、入力電圧Viに等しくなる。これは第1実施形態の式1と同じである。

0063

分圧器4は、直列接続されるRc2抵抗素子42と、Rc3抵抗素子43と、Rc4抵抗素子44と、Cc2キャパシタ73とを有している。抵抗素子42の一方の端子にLCローパスフィルタ3の出力端子が接続され、抵抗素子44の一方の端子に接地電源が接続され、抵抗素子43と抵抗素子44の接点電流増幅器61の反転入力端子が接続されている。また、抵抗素子42にはキャパシタ73が並列接続されている。分圧器4の分圧比Hoは、抵抗素子42、43、44の抵抗Rc2と、Rc3と、Rc4とに基づき、式16に示すように定められる。すなわち、出力電圧Voに分圧比Hoを乗算した分圧器4の分圧電圧がフィードバック信号Fbとして電流増幅器61の反転入力端子に入力される。

0064

なお、分圧器4に流れる電流IFBは、出力電圧Voと、3つの抵抗Rc2と、Rc3と、Rc4と、に基づき17式で示される。



軽負荷時の電力効率を考慮すると電流IFBを小さな値に設定する方が好ましい。しかし、電流IFBを小さな値に設定しすぎると、雑音寄生素子リーク電流または素子定数のバラツキの影響が大きくなる。このため、電力効率と出力電圧の精度のトレードオフを考慮して、電流IFBは設定される。ただし、本実施形態に係るスイッチング電源を集積回路実装するならば、雑音や寄生素子やリーク電流または素子定数のバラツキを小さく抑えることが可能であり、チップ面積縮小するために電流IFBを1uA程度に設定するのが適当である。

0065

基準電圧源5は基準電圧Vrefを出力する。図5では、理想電圧源で表現されているが、実際にはバンドギャップリファレンス回路などの様々な構成の回路が用いられる。フィードバック制御ループにより、式18に示すように、フィードバック信号Fbの電圧Hoと基準電圧Vrefが同じ電位になるように制御される。

0066

エラーアンプ6は電流増幅器61により構成される。電流増幅器61の反転入力端子には、抵抗素子43と抵抗素子44との間のノードが接続され、非反転入力端子には基準電圧源5が接続され、出力端子には電圧比較器11の反転入力端子が接続される。これにより、電流増幅器61は、基準電圧Vrefに対するフィードバック信号Fbの電位差を増幅し、その電位差に比例する電流に基づきデューティ指示電圧信号Vdを出力する。

0067

PCMP7は、抵抗素子71、キャパシタ72、および、抵抗素子42に並列接続されるキャパシタ73により構成される。抵抗素子71とキャパシタ72とは、直列接続され、キャパシタ72側の一端は、電流増幅器61の反転入力端子に接続され、他端は差動電流増幅器61の出力端子に接続される。

0068

これにより、分圧器4と基準電圧源5とエラーアンプ6とPCMP7とは、広義のエラーアンプEAMPとして動作する。出力電圧Voを入力として、式19に示されるエラーアンプ電流IEAMPでデューティ指示電圧信号Vdを充放電する。



ここで、gampは電流増幅器61の増幅率を表す相互コンダクタンスである。集積回路で実装される相互コンダクタンスgampは数十マイクロジーメンス(μS)程度であるが、電流増幅器61の内部出力抵抗roampは数百メガオーム(MW)と非常に大きく、出力容量Coampは1ピコファラットpF)未満と小さいものである。このため、エラーアンプEAMPの電圧増幅率GEAMPを60dB以上の大きな値を得ることが可能となる。

0069

しかし、相互コンダクタンスgamp、gamp内部出力抵抗roamp、及びgamp出力容量Coampは、電源電圧、温度、及び製造プロセスバラツキの影響を大きく受けるため、一意に定めることは困難となってしまう。そこで、PCMP7の第1ゼロ周波数fz1と第1ゼロゲインGz1により、式20に示すように電圧増幅率GEAMPを設定する。

0070

ここで、第1ゼロ周波数fz1と第1ゼロゲインGz1は、キャパシタンスCc1と抵抗Rc1と、Rc2と、Rc3とに基づき、式21と式22に示すように設定できる。

0071

また、上述したように、第1実施形態の式7と式8に示される位相帯域fuにおける位相余裕θmは、72°のとき、オーバーシュートが消え、応答速度も速く、理想的な制御となる。このため、位相帯域fuにおける位相余裕θmが72°となるように、第2ゼロ周波数fz2と第2ポール周波数fp2を設定する。第2ゼロ周波数fz2と第2ポール周波数fp2は、キャパシタンスCc2と抵抗Rc2とRc3により、式23と式24に示すように設定される。






クロック発振器8はほぼ一定の周波数fswでHiとLowを繰り返すクロック信号Clkを生成するクロック回路である。その構成はどのようなものであっても構わない。

0072

ただし、本実施形態のクロック信号Clkは、そのHiの期間がLowの期間に比べてより短いパルス波である。ここで、発振周波数fswと位相帯域fuとカットオフ周波数fLCの大小関係を式25に示すように設定する必要がある。



式25に示される3つの周波数の設定条件は式3と同じである。発振周波数fswとカットオフ周波数fLCは入力電圧Viに因らずほぼ一定に保たれる。一方、制御帯域fuは、式5で示されるように、基礎ゲインGoと第1ゼロゲインGz1と第1ゼロ周波数fz1の積となる。基礎ゲインGoは式15に示されるように入力電圧Viに比例して変動するので、制御帯域fuも同様に変動する。

0073

従来のスイッチング電源の使用条件では、入力電圧の上限値と下限値の比が2倍程度に制限されており、制御帯域fuが入力電圧Viにより変動しても問題になることはなかった。しかし、自動制御用のスイッチング電源では、その安全性のため、入力電圧Viの上限値と下限値の比が10倍に達することも珍しくない。このため、入力電圧Viの許容範囲が広くなると式25の条件を満たすことができない。これに対し、本実施形態に係る発生器9は、このような入力電圧依存性を補償するゲイン補償機能を有するので、入力電圧Viの上限値と下限値の比が10倍に達しても、出力電圧Voは所定値に保たれる。

0074

発生器9は、抵抗RS1の抵抗素子91と、抵抗RS2の抵抗素子92と、抵抗RS3の抵抗素子93と、差動増幅器94と、電流ミラーPMOSトランジスタ95、96と、ボトム電圧源97と、容量Csawの電圧上昇速度調整容量98と、リセットNMOSトランジスタ99とを有している。抵抗素子91と92とは、入力電源VINと接地電源との間に直列に接続され、電圧Viを分圧する。抵抗素子91と92の中間ノードと、差動増幅器94の反転端子が接続されている。これにより、差動増幅器94の反転端子には、分圧V1が印加される。差動増幅器94の出力端子は、トランジスタ95、96のゲート端子に接続されている。

0075

抵抗素子93は、一方の端子にトランジスタ95のドレイン端子が接続され、他方の端子に接地電源が接続される。また、トランジスタ95のドレイン端子と抵抗素子93の接続ノードと差動増幅器94の非反転端子が接続されている。これにより、トランジスタ95のドレイン端子と抵抗素子93との接続ノードにおける電圧V2が差動増幅器94の非反転端子に印加される。差動増幅器94により、分圧V1と電圧V2との差分電圧であるゲート駆動信号Gcmがトランジスタ95とトランジスタ96のゲート端子に印加される。

0076

トランジスタ95と96は同等の電気特性を持つ素子である。共に、ソース端子に制御回路用電源が接続され、ゲート端子にゲート駆動信号Gcmが供給される。また、トランジスタ95のドレイン端子に電圧V2が供給される。一方、トランジスタ96のドレイン端子に、トランジスタ99のソース端子が接続され、振幅変調信号SawGcmpが供給される。

0077

ボトム電圧源97は振幅変調信号SawGcmpの低電位側の基準となるボトム電圧信号Vbtmを生成する。図5のボトム電圧源97は理想電圧源で表されているが、どのような構成の定電圧源でも構わない。

0078

電圧上昇速度調整容量98の一方の端子に、ボトム電圧源97及びトランジスタ99のソース端子が接続されている。トランジスタ99は、ソース端子にボトム電圧信号Vbtmが供給され、ドレイン端子から振幅変調信号SawGcmpが供給される。トランジスタ99のゲート端子にはクロック信号Clkが供給される。

0079

発生器9は入力電圧Viに応じて信号SawGcmpの立ち上がり電圧速度dVsaw/dtを調整することにより小信号伝達ゲイン特性を補償する。入力電圧Viを分圧して、分圧V1を得て、差動増幅器94にて同電位の電圧V2を抵抗素子93に印加する。その抵抗素子93に流れる電流Isawをトランジスタ95と96を用いて複製し、同じ大きさの電流Isawで容量Csawの調整容量98を充電する。これにより、式26で表されるような入力電圧Viに比例する信号SawGcmp立ち上がり電圧速度dVsaw/dtを得る。また、クロック周波数fswは一定なので、信号SawGcmpは、その振幅が入力電圧Viに比例する振幅変調信号となる。

0080

PWM1は、電圧比較器11と、Dフリップフロップ12とを有する。電圧比較器11は、反転入力端子にデューティ指示電圧信号Vdが入力され、非反転入力端子に振幅変調信号SawGcmpが入力され、出力端子からリセット信号Rstpが出力される。電圧比較器11は、振幅変調信号SawGcmpの電位がデューティ指示電圧信号Vdの電位より高い時に、リセット信号RstpをHiとして出力し、それ以外の時はリセット信号RstpをLowとして出力する。

0081

Dフリップフロップ12は、反転クロック入力端子CKnにクロック信号Clkが入力され、データ入力端子Dpに常時Hiの信号が入力され、リセット端子Rpにリセット信号Rstpが入力され、データ出力端子Qpからパルス幅変調波信号Pwmpが出力される。

0082

Dフリップフロップ12は、クロック信号ClkがLowに変化した瞬間に、そのデータ入力端子Dpから常時Hiを取り込み、内部に保持して、同時に、そのデータ出力端子QpからHiのパルス幅変調波Pwmpを出力する。また、Dフリップフロップ12は、リセット信号RstpがHiのとき、反転クロック端子CKnおよびデータ入力端子Dpの入力に関わらず、内部をLowにリセットして、データ出力端子QpからLowのパルス幅変調波Pwmpを出力する。

0083

振幅変調信号SawGcmpは、クロック信号ClkがHiの期間にトランジスタ99により放電され、ボトム電圧信号Vbtmとなる。クロック信号ClkがLowになると、振幅変調信号SawGcmpの電位は上昇を開始する。その瞬間、Dフリップフロップ12はデータ入力端子Dpに入力される常時Hiの信号を取り込み、パルス幅変調波信号PwmpはHiになる。

0084

その後、振幅変調信号SawGcmpがデューティ指示電圧信号Vdより高くなった瞬間に、リセット信号Rstpを受けて、Dフリップフロップ12はリセットされ、パルス幅変調波信号PwmpはLowになる。このように、パルス幅変調波信号PwmpのHiの時間割合、つまり、デューティDは、式27に示すように、デューティ指示電圧信号Vdにより制御される。



ただし、デューティ指示電圧信号Vdは、フィードバック制御ループにより出力電圧Voが式18を保つように制御されるため、一意に定まらない。

0085

そこで、式27の両辺を出力電圧Voで微分して、式28を得る。ここで、出力電圧Voを入力とし、デューティ指示電圧信号Vdを出力とする小信号電圧増幅率dVd/dVoはエラーアンプEAMPの電圧増幅率GEAMPである。GEAMPは、式20に示すように、位相補償器3の第1ゼロ周波数fz1とゲインGz1で設定される。



式28の(dD/dVo)は制御段のゲインである。式15の出力段のゲイン(dVo/dD)との積をとって、オープンループ伝達特性の制御帯域fuを表す式29を得る。

0086

すなわち、制御帯域fuから入力電圧Viの依存性が打ち消される。

0087

以上説明したように、本実施形態によれば、出力電圧Voとその制御帯域fuと位相余裕θmを基準電圧Vrefとスイッチング周波数fswと3つの容量Cc1、Cc2、Csawと7つの抵抗Rc1,Rc2,Rc3,Rc4,Rs1,Rs2,Rs3の回路定数により設定することが可能である。これらの回路定数は電圧と温度とプロセスバラツキから受ける影響が小さいため、より安定した出力電圧となるスイッチング電源を設計することができる。したがって、例えば自動運転に供するような広い電圧許容範囲において、高速負荷応答特性を有するスイッチング電源を提供することができる。

0088

(第3実施形態)
第3実施形態は、PCMP7とPWM1の間に挿入されるゲイン補償器10(以下、GCMP10)によりフィードバック制御のオープンループのゲインを調整する点で第1実施形態に係るスイッチング電源と相違する。以下では、第1実施形態に係るスイッチング電源と相違する点に関して説明する。図6は、第3実施形態に係るスイッチング電源の構成例を示す図である。

0089

本実施形態は、ゲイン補償付き発生器9(図1)は用いず、通常の発生器90を用いる。GCMP10は、デューティ指示電圧信号Vdの電圧を式30に従い、ゲイン補償デューティ指示電圧信号VdGcmpに変換し、出力する。すなわち、GCMP10は、デューティ指示電圧信号Vdを指数倍して、ゲイン補償デューティ指示電圧信号VdGcmpを出力する。発生器90は、振幅変調信号Sawを出力する。なお、GCMP10が信号生成部に対応し、発生器90が信号出力部に対応する。また、エラーアンプ6、PCMP7、及びGCMP10が差分信号出力部に対応する。



ここで、Vdはデューティ指示電圧信号Vdの電圧であり、VdGcmpはゲイン補償デューティ指示電圧信号VdGcmpの電圧である。また、Vbtmは振幅変調信号Sawの最低電圧であり、Vtopは最高電圧である。

0090

また、Cは任意の定数であり、3から5程度までの値に設定する。ただし、Cを大きな値に設定するほど、入力電圧Viが低いとき、小信号伝達ゲインの補償倍率が大きくなり、出力電圧Voが雑音の影響を受けやすくなる。したがって、Cは、できる限り小さな値に設定するのが好ましい。しかし、Cの値が小さすぎると、デューティが小さいパルスが出なくなる。このため、入力電源VINが許容最大電圧Vimaxのとき、出力電源最小電圧Vominを出力することができるように、定数Cを設定する。



例えば、入力電源が許容最大電圧Vimax=40Vのとき、出力電源の最小電圧Vomin=0.5Vを安定して出力することが可能なようにするには、定数Cをlog(40V/0.5)=4.38より大きな値に設定する。

0091

図7は、GCMP10の入出力特性を示す図である。横軸は、デューティ指示電圧信号Vdを示し、縦軸は、ゲイン補償デューティ指示電圧信号VdGcmpを示す。ここでは、信号Sawの最低電圧Vbtm=0.5V、最高電圧Vtop=1.5V、定数C=4:38に設定されている。このように、GCMP10のデューティ指示電圧信号Vdに対するゲイン補償デューティ指示電圧信号VdGcmpは、下に凸の電圧遷移曲線に従い遷移する。すなわち、GCMP10は、デューティ指示電圧信号Vdを下に凸の入出力特性を有する曲線に基づき、ゲイン補償デューティ指示電圧信号VdGcmpに変換する。そして、凸の入出力特性を有する曲線は、指数関数で示すことが可能である。なお、本実施形態に係るデューティ指示電圧信号Vdが、差分信号に対応する。

0092

ゲイン補償デューティ指示電圧信号VdGcmpをデューティ指示電圧信号Vdで微分して、その傾きdVdGcmp/dVdを求めると、式32のように、その傾きも指数関数で表すことができる。この傾きdVdGcmp/dVdが小信号伝達ゲインの補償倍率Gcmpとなる。

0093

図8は、GCMP10のゲイン補償倍率を示す図である。横軸は、デューティ指示電圧信号Vdを示し、縦軸は、ゲイン補償デューティ指示電圧信号VdGcmpのゲイン補償倍率Gcmpを示す。ゲイン補正後デューティ指示電圧信号VdGcmpはフィードバック制御ループの働きにより、式33のように、入力電圧Viに対する出力電圧Voの比に比例する電圧となる。



式30と式33から、式34に示される入力電圧Viと出力電圧Voとデューティ指示電圧信号Vdの関係を得ることが可能である。



これを式32に代入して、式35に示されるゲイン補償倍率Gcmpと入力電圧Viの関係を得る。

0094

図9は、入力電圧Viとゲイン補償倍率Gcmpとの関係を示す図である。横軸は入力電圧Viを示し、縦軸はゲイン補償倍率Gcmpを示す。式35から、ゲイン補償倍率Gcmpと入力電圧Viは反比例する。入力電圧Viが低いときゲイン補償倍率Gcmpは大きな値となり、入力電圧Viが出力電圧Voとほぼ同じ値になると、そのゲイン補償倍率Gcmpは定数Cとなる。また、入力電圧Viが高くなるのにしたがって、ゲイン補償倍率Gcmpは反比例して小さくなる。

0095

本実施形態によれば、デューティ指示電圧信号Vdを、指数関数で示すことが可能な入出力特性、すなわち下に凸の電圧遷移特性を有する曲線を用いたGCMP10でゲイン補正することとした。これにより、入力電圧が高くなるほど振幅変調信号Sawの電位がGCMP10のゲイン補償後デューティ指示電圧信号VdGCMPの電位を超える時間が短くなり、入力電源VINとスイッチングドライバ2のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Voを一定値に保もつように作用させることが可能となる。このように、入力電圧Viを基準とすることなく、位相帯域fu(式2)に与える入力電圧Viの影響を打ち消すことができる。したがって、本実施形態によれば、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧が一定となるスイッチング電源を提供することができる。

0096

(第4実施形態)
第4実施形態に係るスイッチング電源は、GCMP10を発生器90とPWM1の間に挿入する点で第3実施形態に係るスイッチング電源100と相違する。以下では、第3実施形態に係るスイッチング電源100と相違する点に関して説明する。

0097

図10は、第4実施形態に係るスイッチング電源100の構成例を示す図である。第4実施形態に係るGCMP10は、発生器90とPWM1の間に挿入される。また、GCMP10は、その入力である信号Sawの電圧VsawGcmpを式36に示すように対数変換し、ゲイン補償信号SawGcmpを出力する。なお、本実施形態に係るGCMP10が信号生成部に対応し、発生器90、及びGCMP10が信号出力部に対応する。



式36の対数関数は、第3実施形態の式30の指数関数の逆関数に対応する。したがって、GCMP10の出力であるゲイン補償信号SawGcmpをPWM1に適用することにより、第3実施形態と同様なゲイン補償Gcmp(式35)を得ることができる。

0098

図11は、ゲイン補償信号SawGcmpの動作波形例を示す図である。上段にクロック信号Clkの動作波形が示され、下段に信号SawGcmpの動作波形例が示されている。上段の縦軸は、クロックのONタイムを示し、下段の縦軸はゲイン補償信号SawGcmpの電圧VsawGcmpを示し、横軸は時刻を示す。式36を正確に計算すると、GCMP10への入力信号Sawが最低電圧Vbtmと等しいとき、出力のゲイン補償信号SawGcmpは無限小となる。図11に示すように、実際の回路では、最低電圧Vbtmと最高電圧Vtopとの間で振動する定周期の発振信号となる。また、式36のCは任意の定数であり、3から5程度までの値に設定する。その理由は、第3実施形態での説明と同様である。すなわち、入力電源VINが許容最大電圧Vimaxのときに、出力電圧Voの最小電圧Vominを出力することができるように、定数Cを設定する。

0099

このように、GCMP10は、入力信号Sawを上に凸の電圧遷移特性曲線により、ゲイン補償信号SawGcmpに変換する。また、上に凸の入出力特性を有する曲線は、対数関数で示すことが可能である。

0100

以上のように、GCMP10は、入力信号Sawを上に凸の電圧遷移特性曲線により、ゲイン補償信号SawGcmpに変換する。これにより、入力電圧Viが高くなるほど、ゲイン補償信号SawGcmpがPCMP7の出力するデューティ指示電圧信号Vdを超える時間が短くなり、入力電源VINとスイッチングドライバ2のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Voを一定値に保もつように作用させることが可能となる。これにより、入力電圧Viを基準とすることなく、位相帯域fu(式2)に与える入力電圧Viの影響を打ち消すことができる。したがって、本実施形態によれば、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧が一定となるスイッチング電源を提供することができる。

0101

(第5実施形態)
第5実施形態に係るスイッチング電源は、第4実施形態に係るスイッチング電源の詳細な構成例である。図12は、第5実施形態に係るスイッチング電源100の構成例を示す図である。第4実施形態に係る発生器90とGCMP10の具体的な構成例をゲイン補償機能付き発生器90aとして示すものである。なお、第2実施形態に記載されるボトム電圧源97と、電圧上昇速度調整容量98と、トランジスタ99と同一の構成要素には同一の番号を付して、説明を省略する。

0102

ゲイン補償機能付き発生器90aは、ボトム電圧源97と、電圧上昇速度調整容量98と、トランジスタ99と、トップ電圧源910と、充電抵抗911とを有している。電圧上昇速度調整容量98の他方の端子に充電抵抗911の一端が接続される。充電抵抗911の他端は、トップ電圧源910に接続されている。すなわち、トップ電圧源910の一端は充電抵抗911に接続され、他端は接地電源に接続されている。

0103

図13は、ゲイン補償機能付き発生器9の動作波形を示す図である。図13の上段にクロック信号Clkの動作波形が示され、その下段に信号SawGcmpの動作波形例が示されている。上段の縦軸は、クロックのONタイムを示し、下段の縦軸は信号SawGcmpを示し、横軸は時間を示す。クロック信号Clkは、1MHzの周波数のHiパルス幅デューティが極端に小さい波信号である。クロック信号ClkがHiのとき、トランジスタ99は導通となり、そのソース端子とドレイン端子の間の抵抗が小さくなる。それにより、電圧上昇速度調整容量98に蓄えられた電荷が放電され、信号SawGcmpは、電圧Vbtmとほぼ等しくなる。その後、クロック信号ClkがLowとなると、トランジスタ99のソース端子とドレイン端子間は高抵抗となる。トップ電圧源910から充電抵抗911を介して、電圧上昇速度調整容量98に電荷が充電されて、信号SawGcmpの電圧が徐々に上昇する。この動作を周波数1MHzのクロック信号Clkに従って繰り返す。

0104

信号SawGcmpをクロック信号Clkのダウンエッジを基準にした時刻tで表すと、式37のように、指数関数で表すことができる。



式37の指数関数は第5実施形態の式36の対数関数とは異なる。したがって、本実施形態により得られるゲイン補償の効果は第5実施形態のものとは異なり、小信号伝達ゲイン特性への入力電圧Viから受ける影響を完全には抑制できない。

0105

図14は、第5実施形態に係る小信号伝達ゲイン特性の補償例を示す図である。横軸は、入力電圧Viの対数を示し、縦軸は小信号伝達ゲイン周波数特性を示している。入力電源VINの許容最大電圧Vimaxを40で示し、許容最小電圧Viminを4で示している。実線でデューティD(式27)から出力電圧Voへ到る小信号伝達ゲイン特性Go(式15)を示し、破線で出力電圧VoからデューティD(式27)へ到る小信号伝達ゲイン特性Gz1fz1を示し、点線で制御帯域fu(式29)を示している。ここで、fu=GoGz1fz1の関係を有している。信号伝達ゲイン特性Goが直線であるのに対して、小信号伝達ゲイン特性Gz1fz1は湾曲している。これは、出力段の小信号伝達ゲイン特性Goは入力電圧Viに比例して増加しているのに対して、制御段の小信号伝達ゲイン特性Gz1fz1は入力電圧Viに反比例していないことを示している。したがって、その積である制御帯域fuは入力電圧Viに対して一定とはならない。しかし、その変動幅は2倍程度に小さく抑えることが可能であることを示している。

0106

小信号伝達ゲイン特性Goの傾き、つまり、小信号伝達ゲイン特性GoGz1fz1と入力電圧Viの関係は、式38に示すように、電圧上昇速度調整容量98の容量値Csawと充電抵抗911の抵抗値Rsawの積に対するクロック信号Clkの周期Tclkの比Kにより調整が可能である。



Kが大きい程、破線の傾き、つまり、小信号伝達ゲイン特性Gz1fz1に対する入力電圧Viの補償は大きくなる。Kは3から5程度までの値が適当である。

0107

以上説明したように、本実施形態によれば、上に凸の電圧遷移特性を持つ信号SawGcmpを用いてパルス幅変調掛けることとした。これにより、フィードバック帯域fuに与える入力電圧Viの影響を軽減することが可能となる。また、信号SawGcmpを発生する発生器9は簡素なRC遅延回路で構成することが可能である。したがって、本実施形態によれば、安価に、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧Voが一定となるスイッチング電源を提供することができる。

0108

(第6実施形態)
第6実施形態に係るPWM1は、デューティ指示電圧信号Vdとゲイン補償信号SawGcmpを入力として、降圧用パルス幅変調波信号Pwmbkpと昇圧用パルス幅変調波信号Pwmbtpと昇降圧動作信号Bbdurpを出力する点で第1実施形態および第2実施形態と相違する。以下では第1実施形態および第2実施形態と相違する点に関して説明する。

0109

図15は、第6実施形態に係るスイッチング電源100の構成例を示す図である。
第6実施形態に係るスイッチング電源は、PWM1と、スイッチングドライバ2と、LCローパスフィルタ3と、分圧器4と、基準電圧源5と、エラーアンプ6と、PCMP7と、クロック発振器8と、ゲイン補償機能付き発生器9と、を備える。降圧用パルス幅変調波信号Pwmbkpと昇圧用パルス幅変調波信号Pwmbtpは共にスイッチングドライバ2に入力され、昇降圧動作信号Bbdurpはゲイン補償機能付き発生器9に入力される。PWM1は、降圧用電圧比較器11−BKと、降圧用Dフリップフロップ12−BKと、昇圧用電圧比較器11−BTと、昇圧用Dフリップフロップ12−BTと、デューティ指示電圧減算器13と、昇降圧動作判定ロジック回路14と、昇降圧動作検知信号ラッチDフリップフロップ15を備えている。なお、デューティ指示電圧減算器13は、理想電圧源で構成されている。また、本実施形態に係る発生器9が信号出力部及び信号生成部に対応する。

0110

降圧用電圧比較器11−BKの非反転入力端子にゲイン補償機能付き発生器9が接続され、反転入力端子に、PCMP7が接続される。また、降圧用電圧比較器11−BKの出力端子は降圧Dフリップフロップ12−BKのリセット端子Rpに接続されている。降圧用電圧比較器11−BKは、ゲイン補償機能付き発生器9から入力されるゲイン補償信号SawGcmpの電位Vsawが、PCMP7から入力されるパルス幅指示電圧信号Vdの電位Vdより高くなったことを検知して、降圧パルスリセット信号RbkpをHiにし、それ以外のときは降圧パルスリセット信号RbkpをLowにする。

0111

降圧Dフリップフロップ12−BKの反転クロック入力端子CKnには、クロック発振器8が接続され、リセット端子Rpに降圧用電圧比較器11−BKの出力端子が接続され、出力端子に降圧用のプレドライバ21が接続されている。また、降圧Dフリップフロップ12−BKのデータ入力端子Dpには、常時Hiの信号が入力されている。

0112

これにより、降圧Dフリップフロップ12−BKは、クロック発振器8が出力するクロック信号ClkがLowに変化した瞬間に、データ入力端子Dpに入力される常時Hiの信号を入力し、内部に保持して、同時に、そのデータ出力端子Qpから降圧パルス幅変調波PwmbkpをHiとして出力する。また、降圧Dフリップフロップ12−BKは、降圧パルスリセット信号RbkpがHiのとき、その反転クロック端子CKnのおよびデータ入力端子Dpに関わらず、内部信号をLowにリセットして、データ出力端子Qpから出力するパルス幅変調波信号PwmbkpをLowとする。

0113

昇圧用電圧比較器11−BTと昇圧用Dフリップフロップ12−BTの構成および動作は、降圧用電圧比較器11−BKと降圧用Dフリップフロップ12−BKの構成および動作と同等である。ただし、昇圧用電圧比較器11−BTの反転入力端子にデューティ指示電圧減算器13のマイナス電圧端子が接続され、昇圧用Dフリップフロップ12−BTの出力端子に昇圧用プレドライバ24が接続される点で相違している。

0114

デューティ指示電圧減算器13のプラス電圧端子に降圧用パルス幅指示電圧信号Vdが接続され、マイナス電圧端子に昇圧用パルス幅指示電圧信号Vdbtが接続される。デューティ指示電圧減算器13は降圧用パルス幅指示電圧信号Vdの電位Vdから昇降圧デューティ差ギャップ電圧Vgapを減じた電位の昇圧用パルス幅指示電圧信号Vdbtを出力する。なお、デューティ指示電圧減算器13は理想電圧源を用いているが、昇降圧デューティ差ギャップ電圧Vgapを減じる作用をするならば、どのような構成の回路でも良い。

0115

昇降圧デューティ差ギャップ電圧Vgapは、昇圧と昇降圧と降圧の三つの動作の切り替わる入力電電圧Viと出力電圧Voの比を調整するパラメータである。その値は式39に示されるように、ゲイン補償信号SawGcmpの振幅Vtop−Vbtmより若干小さい値を設定するのが好ましい。すなわち、係数Kの値は1より若干小さい値を設定するのが好ましい。

0116

昇降圧動作判定ロジック回路14の一方の入力端子に昇圧用Dフリップフロップ12−BTの出力端子が接続され、他方の入力端子に昇圧用電圧比較器11−BTの出力端子が接続され、出力端子は昇降圧動作検知信号ラッチDフリップフロップ15のデータ入力端子Dpに接続される。これにより、昇降圧動作判定ロジック回路14の一方の入力端子に降圧用パルス幅変調波信号Pwmbkpが入力され、他方の入力端子に昇圧用パルスリセット信号RBTpが入力され、出力端子から昇降圧動作検知信号Bbdtpが出力される。

0117

昇降圧動作判定ロジック回路14は、降圧用パルス幅変調波信号PwmbkpがHiでかつ、昇圧用パルスリセット信号RBTpがLowのとき、昇降圧動作中と判断して昇降圧動作検知信号BbdtpをHiにする。

0118

昇降圧動作検知信号ラッチDフリップフロップ15のデータ入力端子Dpに昇降圧動作判定ロジック回路14の出力端子が接続され、反転クロック端子CKnにクロック発振器8が接続され、データ出力端子Qpは、ゲイン補償機能付き発生器9に接続されている。これにより、昇降圧動作検知信号ラッチDフリップフロップ15のデータ入力端子Dpに昇降圧動作検知信号Bbdtpが入力され、反転クロック端子CKnにクロック信号Clkが入力される。そして、データ出力端子Qpからゲイン補償機能付き発生器9に昇降圧動作中信号Bbdurpが出力される。

0119

昇降圧動作検知信号ラッチDフリップフロップ15は、クロック信号ClkがLowになる瞬間に昇降圧動作検知信号Bbdtpを内部に保持し、昇降圧動作中信号Bbdurpへ出力する。そして、次にクロック信号ClkがLowになる瞬間まで、昇降圧動作検知信号Bbdtpを内部に保持する。

0120

スイッチングドライバ2およびLCローパスフィルタ3はパワー段PWRを構成する。このスイッチングドライバ2は、降圧用のプレドライバ21と、降圧用トランジスタ22と、降圧用の非同期パワーダイオード23と、昇圧用プレドライバ24と、昇圧用スイッチングドライバN型MOSトランジスタ25と、昇圧用非同期パワーダイオード26とを、備えている。また、LCローパスフィルタ3は、出力インダクタ31と、出力容量32とを、有している。

0121

降圧用プレドライバ21の入力端子には、降圧用Dフリップフロップ12−BKの出力端子が接続され、出力端子に降圧用トランジスタ22のゲート端子が接続されている。降圧用プレドライバ21の入力端子に降圧用パルス幅変調波信号Pwmbkpが入力され、その出力端子から降圧用駆動信号Pdrvbknが出力される。

0122

降圧用22の駆動信号Pdrvbknは降圧用パルス幅変調波信号PwmbkpがHiのときLowとなり、それ以外のときHiとなる反転信号である。ただし、その電位はレベル変換され、Hiのとき入力電圧Viとなり、Lowのとき降圧用トランジスタ22が充分に低い抵抗値で導通となる電位、例えば入力電圧Viより5V程低い電位となる。

0123

降圧用トランジスタ22のゲート端子には、ように降圧用のプレドライバ21の出力端子が接続され、ソース端子には入力電源VINが接続され、ドレイン端子には降圧用非同期パワーダイオード23のカソード端子と出力インダクタ31の一端が接続されている。これにより、降圧用トランジスタ22のゲート端子には、降圧用駆動信号Pdrvbknが入力され、ソース端子には入力電源VINが入力され、ドレイン端子から降圧スイッチング信号Swbkが出力される。

0124

降圧用非同期パワーダイオード23のカソード端子には、降圧用トランジスタ22のドレイン端子が接続され、アノード端子には、接地電源が接続されている。この降圧スイッチング信号SwBKの電位は、降圧用パルス幅変調波信号Pwmbkpに従って、入力電位Viと接地電源の電位0Vとの間で遷移する。

0125

昇圧用プレドライバ24の入力端子には、昇圧用Dフリップフロップ12−BTの出力端子が接続され、出力端子に昇圧用スイッチングドライバN型MOSトランジスタ25のゲート端子が接続されている。これにより、昇圧用プレドライバ24の入力端子には、昇圧用パルス幅変調波信号Pwmbtpが入力され、その出力端子から昇圧用スイッチングドライバN型MOSトランジスタゲート駆動信号Ndrvbtpが出力されている。

0126

トランジスタゲート駆動信号Ndrvbtpは昇圧用パルス幅変調波信号PwmbtpがHiのときHiとなり、それ以外のときLowとなる非反転信号である。その電位はレベル変換され、Lowのとき接地電源の電位0Vとなり、Hiのとき昇圧用スイッチングドライバN型MOSトランジスタ25が充分に低い抵抗値で導通となる電位、例えば5V程の電位となる。

0127

昇圧用スイッチングドライバN型MOSトランジスタ25のゲート端子には昇圧用プレドライバ24の出力端子が接続され、そのソース端子には接地電源が接続され、そのドレイン端子には昇圧用非同期パワーダイオード26のアノード端子が接続されている。すなわち、昇圧用非同期パワーダイオード26のアノード端子には昇圧用プレドライバ24のドレイン端子が接続され、そのカソード端子には、出力容量32の一方の端子が接続されている。昇圧スイッチング信号SwBTの電位は、昇圧用パルス幅変調波信号Pwmbtpに従って、出力電圧Voと接地電源の電位0Vとの間で遷移する。

0128

出力インダクタ31の一方の端子には、ように、降圧用トランジスタ22のカソード端子と出力インダクタ31の一端が接続され、他方の端子には、昇圧用非同期パワーダイオード26の入力端子と昇圧用スイッチングドライバN型MOSトランジスタ25のドレイン端が接続されている。
また、出力容量32の一方の端子に出力電圧Voを出力する出力端子が接続され、他方の端子に接地電源が接続されている。

0129

このように、出力インダクタ31と出力容量32は、昇圧用非同期パワーダイオード26を介して接続され、LCローパスフィルタを構成する。これにより、出力インダクタ31を流れるインダクタ電流ILを制御する。

0130

フィードバック制御ループは、出力電圧Voが基準電圧Vrefと分圧器4の分圧比Hoで式40のように表される値に保つように制御する。



詳細な構成および動作は、第1実施形態および第2実施形態のそれと同等である。

0131

図16は、本実施形態に用いられるゲイン補償機能付き発生器9の詳細な構成例を示す図である。その構成は第2実施形態のゲイン補償機能付き発生器9とほぼ同じであり、昇降圧動作時ゲイン補償用定電流源912と昇降圧動作時ゲイン補償用N型MOSトランジスタ913が加わる。その他の同じ構成要素には同じ番号を附し、説明を省略する。

0132

昇降圧動作時ゲイン補償用定電流源912の一方の端子は内部電源に接続され、昇降圧動作時ゲイン補償用N型MOSトランジスタ913を介して、ゲイン補償信号SawGcmpにある一定の昇降圧動作時ゲイン補償電流IsawBBを流し込む。昇降圧動作時ゲイン補償用N型MOSトランジスタ913のソース端子に昇降圧動作時ゲイン補償用定電流源912の他方の端子が接続され、そのドレイン端子にゲイン補償信号SawGcmpが接続され、そのゲート端子に電圧上昇速度調整容量98の一端と、リセットN型MOSトランジスタ99のソース端子が接続されている。昇降圧動作時ゲイン補償用N型MOSトランジスタ913は、昇降圧動作中信号BbdurpがHiのとき導通となり、容量値Csawの電圧上昇速度調整容量98を昇降圧動作時ゲイン補償電流IsawBBで充電し、それ以外のときは昇降圧動作時ゲイン補償電流IsawBBを遮断する。

0133

図17は、第6実施形態の動作説明波形図である。最上段の実線で入力電圧Viを示し、破線で出力電圧Voを示す。本実施形態の昇スイッチング電源は、電圧Viが出力電圧Voより高いときは降圧動作を行い、逆に、入力電圧Viが出力電圧Voより低いときは昇圧動作を行う。また、両者の電圧がほぼ等しいときは昇降圧動作となる。なお、フィードバック制御ループの働きにより自動的に動作が切り替わる。

0134

次段の実線によりクロック信号Clkが示されている。クロック信号Clkは極端にHiパルス幅デューティが低い一定周期の波信号である。次段の実線でゲイン補償信号SawGcmpを示し、破線でデューティ指示電圧信号Vdを示し、点線で昇圧用デューティ指示電圧信号Vdbtを示す。ゲイン補償信号SawGcmpは入力電圧Viに応じて振幅が変化する信号である。

0135

フィードバック制御ループは、ゲイン補償信号SawGcmpの電圧に対して、デューティ指示電圧信号Vdおよび昇圧用デューティ指示電圧信号Vdbtを変更することにより、出力電圧Voを一定に保つように動作する。次段の実線で降圧用パルス幅変調波信号Pwmbkpを示す。降圧用パルス幅変調波信号Pwmbkpは、クロック信号ClkがLowになる瞬間にHiに遷移し、その後、ゲイン補償信号SawGcmpの電位がデューティ指示電圧信号Vdの電位より高くなった瞬間に、Lowに遷移する。そのHiパルス幅デューティはフィードバック制御ループの働きにより制御され、入力電源電圧Viが出力電圧Voに対して充分に高いときに小さくなり、入力電圧Viが低くなるのに従って大きくなり、電位関係が逆転すると遂には常にHiとなる。

0136

次段の実線で昇圧用パルス幅変調波信号Pwmbtpを示す。昇圧用パルス幅変調波信号Pwmbtpは、クロック信号ClkがLowになる瞬間にHiに遷移し、その後、ゲイン補償信号SawGcmpの電位が昇圧デューティ指示電圧信号Vdbtの電位より高くなった瞬間に、Lowに遷移する。昇圧用パルス幅変調波信号PwmbtpのHiパルス幅デューティはフィードバック制御ループの働きにより制御される。昇圧用パルス幅変調波信号Pwmbtpは、入力電圧Viが出力電圧Voに対して高いときには、常にLowとなる。入力電圧Viが低くなり出力電圧Voに近付くと、極小さなデューティのパルスが出始め、入力電圧Viが出力電圧Voに対して低くなるのに従って、そのデューティは大きくなる。最下段に、昇降圧動作中信号Bbdurpを示す。クロック信号Clkの一周期内に、降圧用パルス幅変調波信号Pwmbkpと昇圧用パルス幅変調波Pwmbtpの両方が現れると、昇降圧動作中とし、昇降圧動作中信号BbdurpがHiとなる。

0137

図18Aは、本実施形態のフィードバック制御ループのボーデ(Bode)線図である。横軸は小信号周波数の対数を示し、縦軸はdB表示の小信号伝達ゲイン特性を示し、右横軸が小信号伝達位相特性を示す。このグラフ上に、入力電圧Viを3Vから40Vまで複数の条件に変化させたときの、ゲイン特性と位相特性を重ねてプロットした図である。

0138

ループ制御帯域fuより低い周波数領域では、それぞれ特性は入力電圧Viの影響を受け、複数の曲線に分かれる。しかし、高い周波数領域では、それぞれの曲線はほぼ一本にまとまり、入力電圧Viに依存せずループ制御帯域fuは一定となり、位相余裕も約80°で一定となる。

0139

図18Bは、ボーデ(Bode)線図から得られる小信号ゲイン周波数積の入力電源Vi依存性を示す図である。横軸は入力電圧を示し、縦軸はゲイン周波数積を示す。実線でパワー段のゲイン周波数積Goを示し、破線で制御段のゲイン周波数積Gz1fz1を示し、点線でフィードバック制御のオープンループ伝達特性のゲイン周波数積GoGz1fz1、つまり、フィードバック制御帯域fuを示す。パワー段のゲイン周波数積Goは入力電圧Viに依存し、比例して増加する。また、不連続があり、上に凸の形状となる。これは、昇降圧動作時に、昇圧側ドライバと降圧側ドライバが同時に動作することにより、小信号伝達ゲインが1.6倍程度に増加するためである。この入力電圧Viの依存性を打ち消すように、制御段のゲイン周波数積Gz1fz1を補償する。

0140

ゲイン補償機能付き発生器9では、入力電圧Viに比例する電流Isawで電圧上昇速度調整容量98を充電する。加えて、昇降圧動作中信号BbdurpがHiのとき、一定電流IsawBBを加算して電圧上昇速度調整容量98を充電する。このゲイン補償信号SawGcmpをPWM1に用いると、入力電圧Viに反比例し、昇降圧動作中に更にゲインが絞られる制御段のゲイン周波数積Gz1fz1が得られる。

0141

パワー段のゲイン周波数積Goと制御段のゲイン周波数積Gz1fz1の入力電圧Vi依存性は互いに打ち消し合い、フィードバック制御帯域fuは入力電圧Viに依らず一定に保たれる。

0142

以上説明したように、本実施形態によれば、ゲイン補償信号SawGcmpの電圧に対して、デューティ指示電圧信号Vdおよび昇圧用デューティ指示電圧信号Vdbtを変更することにより、出力電圧Voを一定に保つように動作することとした。これにより、広い電圧許容範囲と高速な負荷応答特性を有する昇スイッチング電源を提供することができる。

0143

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

0144

1:PWM、2:スイッチングドライバ、3:LCローパスフィルタ、4:分圧回路、5:基準電圧源、6:エラーアンプ、7:位相補償器、8:クロック発振器、9:発生器、9a:ローパスフィルタ、10:ゲイン補償器

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