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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 峯村洋一
出願日 2019年3月18日 (1年9ヶ月経過) 出願番号 2019-050388
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-155494
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 階段領域 各柱状体 両側駆動 片側駆動 シャント接続 増大抑制 駆動電極膜 電荷蓄積能力
関連する未来課題
重要な関連分野

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図面 (12)

課題

一つの実施形態は、動作特性を容易に向上できる半導体記憶装置を提供することを目的とする。

解決手段

一つの実施形態によれば、半導体記憶装置において、第1半導体ピラーは、第1領域内を第1方向に延在する。第2半導体ピラーは、第2領域内を第1方向に延在する。第1電荷蓄積層は、第1半導体ピラーと第1領域との間に配置されている。第2電荷蓄積層は、第2半導体ピラーと第2領域との間に配置されている。第1コンタクトプラグは、第3領域の第3方向における一端側に設けられる。第3領域は、第2導電層における第2分断膜の間の領域である。第2コンタクトプラグは、第4領域の第3方向における一端側に設けられる。第4領域は、第2導電層における第1分断膜と第2分断膜との間の領域である。第3コンタクトプラグは、第3領域の第3方向における他端側に設けられる。

概要

背景

次元構造を有する半導体記憶装置では、複数の導電層が積層されその積層方向半導体チャネルが貫通し、各導電層と半導体チャネルとの交差位置にメモリセルが配置される。これらの導電層のうち選択ゲート線として機能する導電層をさらに分割して個別に選択可能とする方式では、分割された導電層によって動作特性が異なることがあり、その結果として全体の動作特性が損なわれることがあった。

概要

一つの実施形態は、動作特性を容易に向上できる半導体記憶装置を提供することを目的とする。一つの実施形態によれば、半導体記憶装置において、第1半導体ピラーは、第1領域内を第1方向に延在する。第2半導体ピラーは、第2領域内を第1方向に延在する。第1電荷蓄積層は、第1半導体ピラーと第1領域との間に配置されている。第2電荷蓄積層は、第2半導体ピラーと第2領域との間に配置されている。第1コンタクトプラグは、第3領域の第3方向における一端側に設けられる。第3領域は、第2導電層における第2分断膜の間の領域である。第2コンタクトプラグは、第4領域の第3方向における一端側に設けられる。第4領域は、第2導電層における第1分断膜と第2分断膜との間の領域である。第3コンタクトプラグは、第3領域の第3方向における他端側に設けられる。

目的

特開2018−156969号公報






実施形態は、動作特性をより向上することができる半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

第1方向に積層された複数の第1導電層と、前記複数の第1導電層の前記第1方向に配された第2導電層と、前記第1方向と交差する第2方向に前記複数の第1導電層及び前記第2導電層を分断し、前記第1方向と前記第1方向及び前記第2方向に交差する第3方向とに延在する複数の第1分断膜と、前記第2導電層における隣り合う前記第1分断膜の間の領域を前記第2方向に分断し、前記第1方向と前記第3方向とに延在する複数の第2分断膜と、前記第1導電層における隣り合う前記第2分断膜の間の領域である第1領域内を前記第1方向に延在する第1半導体ピラーと、前記第1導電層における隣り合う前記第1分断膜と前記第2分断膜と間の領域である第2領域内を前記第1方向に延在する第2半導体ピラーと、前記第1半導体ピラーと前記第1領域との間に配置された第1電荷蓄積層と、前記第2半導体ピラーと前記第2領域との間に配置された第2電荷蓄積層と、前記第2導電層の前記第3方向における一端側に設けられる第1駆動回路と、前記第2導電層の前記第3方向における他端側に設けられる第2駆動回路と、前記第2導電層における前記第2分断膜の間の領域である第3領域の前記第3方向における一端側に設けられ、前記第3領域を前記第1駆動回路に電気的に接続する第1コンタクトプラグと、前記第2導電層における前記第1分断膜と前記第2分断膜との間の領域である第4領域の前記第3方向における一端側に設けられ、前記第4領域を前記第1駆動回路に電気的に接続する第2コンタクトプラグと、前記第3領域の前記第3方向における他端側に設けられ、前記第3領域を前記第2駆動回路に電気的に接続する第3コンタクトプラグと、を備えた半導体記憶装置

請求項2

前記第1領域における導電物質の占める割合は、前記第2領域における導電物質の占める割合より低い請求項1に記載の半導体記憶装置。

請求項3

前記第2駆動回路は、前記第4領域に電気的に接続されていない請求項1又は2に記載の半導体記憶装置。

請求項4

前記第1駆動回路及び前記第2駆動回路は、前記第3領域に対するプリチャージを第1の時間で行い、前記第1駆動回路は、前記第4領域に対するプリチャージを前記第1の時間と異なる第2の時間で行う請求項1から3のいずれか1項に記載の半導体記憶装置。

請求項5

前記第1の時間は、前記第2の時間より短い請求項4に記載の半導体記憶装置。

技術分野

0001

本実施形態は、半導体記憶装置に関する。

背景技術

0002

次元構造を有する半導体記憶装置では、複数の導電層が積層されその積層方向半導体チャネルが貫通し、各導電層と半導体チャネルとの交差位置にメモリセルが配置される。これらの導電層のうち選択ゲート線として機能する導電層をさらに分割して個別に選択可能とする方式では、分割された導電層によって動作特性が異なることがあり、その結果として全体の動作特性が損なわれることがあった。

先行技術

0003

特開2018−156969号公報

発明が解決しようとする課題

0004

実施形態は、動作特性をより向上することができる半導体記憶装置を提供することを目的とする。

課題を解決するための手段

0005

一つの実施形態によれば、複数の第1導電層と第2導電層と複数の第1分断膜と複数の第2分断膜と第1半導体ピラーと第2半導体ピラーと第1電荷蓄積層と第2電荷蓄積層と第1駆動回路と第2駆動回路と第1コンタクトプラグと第2コンタクトプラグと第3コンタクトプラグとを有する半導体記憶装置が提供される。複数の第1導電層は、第1方向に積層されている。第2導電層は、複数の第1導電層の第1方向に配されている。複数の第1分断膜は、第2方向に複数の第1導電層及び第2導電層を分断する。第2方向は、第1方向と交差する方向である。複数の第1分断膜は、第1方向と第3方向とに延在する。第3方向は、第1方向及び第2方向に交差する方向である。複数の第2分断膜は、第2導電層における隣り合う第1分断膜の間の領域を第2方向に分断する。複数の第2分断膜は、第1方向と第3方向とに延在する。第1半導体ピラーは、第1領域内を第1方向に延在する。第1領域は、第1導電層における隣り合う第2分断膜の間の領域である。第2半導体ピラーは、第2領域内を第1方向に延在する。第2領域は、第1導電層における隣り合う第1分断膜と第2分断膜と間の領域である。第1電荷蓄積層は、第1半導体ピラーと第1領域との間に配置されている。第2電荷蓄積層は、第2半導体ピラーと第2領域との間に配置されている。第1駆動回路は、第2導電層の第3方向における一端側に設けられる。第2駆動回路は、第2導電層の第3方向における他端側に設けられる。第1コンタクトプラグは、第3領域の第3方向における一端側に設けられる。第3領域は、第2導電層における第2分断膜の間の領域である。第1コンタクトプラグは、第3領域を第1駆動回路に電気的に接続する。第2コンタクトプラグは、第4領域の第3方向における一端側に設けられる。第4領域は、第2導電層における第1分断膜と第2分断膜との間の領域である。第2コンタクトプラグは、第4領域を第1駆動回路に電気的に接続する。第3コンタクトプラグは、第3領域の第3方向における他端側に設けられる。第3コンタクトプラグは、第3領域を第2駆動回路に電気的に接続する。

図面の簡単な説明

0006

図1は、第1の実施形態に係る半導体記憶装置の構成を示す斜視図である。
図2は、第1の実施形態に係る半導体記憶装置の構成を示すブロック図である。
図3は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す回路図である。
図4は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの駆動について説明するための図である。
図5は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す断面図である。
図6は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す平面図である。
図7は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す断面図である。
図8は、第1の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する駆動電圧印加タイミングを示すタイミングチャートである。
図9は、第1の実施形態に係る半導体記憶装置の第1の変形例に含まれるメモリセルアレイの駆動について説明するための図である。
図10は、第1の実施形態に係る半導体記憶装置の第2の変形例に含まれるメモリセルアレイの駆動について説明するための図である。
図11は、第1の実施形態に係る半導体記憶装置の第2の変形例に含まれるメモリセルアレイに対する駆動電圧の印加タイミングを示すタイミングチャートである。

実施例

0007

以下に実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

0008

(第1の実施形態)
図1は、第1の実施形態に係る半導体記憶装置1に含まれるメモリセルアレイ2の構成を模式的に示す斜視図である。半導体記憶装置1は、3次元配置されたメモリセルを含むNAND型不揮発性メモリである。

0009

以下の説明では、図1等に示すように、半導体基板SUBの表面に平行な平面内で互いに直交する方向をX方向及びY方向とし、より具体的には、X方向はワード線WLの延びる方向とし、Y方向はビット線BLの延びる方向とする。Z方向は、半導体基板SUBに直交する方向とする。このため、Z方向は、X方向及びY方向と直交する。

0010

図1に示すように、半導体記憶装置1には、選択ゲートSGSと、ワード線WLと、選択ゲートSGDとが含まれる。選択ゲートSGSは、層間絶縁膜7を介して半導体基板SUBの上に積層される。図1の例では、選択ゲートSGSは3層設けられる。ワード線WLは、最上層の選択ゲートSGSの上に層間絶縁膜7を介して積層される。図1の例では、ワード線WLは8層設けられる。選択ゲートSGDは、同じ層に含まれ分割された複数の選択ゲートを意味する。図1の例では、Y方向に分割された選択ゲートSGD0とSGD1が示されている。選択ゲートSGDは、最上層のワード線WLの上に層間絶縁膜7を介して積層される。選択ゲートSGS、ワード線WLおよび選択ゲートSGDは、それぞれX方向及びY方向に延びる板状である。

0011

図1の例では、選択ゲートSGD、ワード線WL、及び選択ゲートSGSは、スリットSTによりY方向に分断され絶縁される。スリットSTは、半導体基板SUBに設けられ、X方向及びZ方向に延在する。

0012

選択ゲートSGDは、例えば、絶縁膜53によりY方向に分断される。絶縁膜53は、ワード線WLの上方(+Z側)に設けられ、X方向及びZ方向に延在する。このため、ワード線WL上には、選択ゲートSGD0と選択ゲートSGD1とがY方向に並んで配置される。図1の例では、選択ゲートSGD0およびSGD1は、それぞれ、3層設けられる。

0013

半導体基板SUBは、例えば、シリコン基板である。選択ゲートSGS、ワード線WL、選択ゲートSGDは、例えば、タングステン(W)を含む金属層である。層間絶縁膜7および絶縁膜53は、例えば、酸化シリコンを含む絶縁体である。

0014

半導体記憶装置1は、複数の柱状体4をさらに有する。柱状体4は、選択ゲートSGS、ワード線WLおよび選択ゲートSGDを貫いて、その積層方向であるZ方向に延びる。半導体記憶装置1は、選択ゲートSGDの上方に設けられた複数のビット線BLと、ソース線SLと、をさらに備える。

0015

柱状体4は、それぞれコンタクトプラグ31を介してビット線BLに電気的に接続される。例えば、選択ゲートSGD0を共有する柱状体4のうちの1つと、選択ゲートSGD1を共有する柱状体4のうちの1つは、1つのビット線BLに電気的に接続される。

0016

なお、図1では、図示の簡略化のために、選択ゲートSGDとビット線BLとの間に設けられる層間絶縁膜を省略している。また、第1の実施形態では、選択ゲートSGDとして隣り合うスリットSTの間に4つの選択ゲートが設けられる。このため、図1における選択ゲートSGD1の−Y側には、絶縁膜53を介して選択ゲートSGD3及び選択ゲートSGD4がさらに配置される。

0017

半導体記憶装置1のように3次元的構造を有する半導体記憶装置(メモリ)の場合、ワード線WLと柱状体4とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが3次元的に配列されたメモリセルアレイ2が構成される。また、選択ゲートSGSと柱状体4とが交差する部分がソース側の選択ゲートとして機能し、選択ゲートSGD0,SGD1と柱状体4とが交差する部分がドレイン側の選択ゲートとする。半導体記憶装置1では、積層体におけるワード線WLの積層数を増やすことによって、より微細パターニング技術を利用しなくても、記憶容量を増加することが可能である。

0018

図2は、半導体記憶装置1の構成を示すブロック図である。

0019

図2に示すように、半導体記憶装置1は、メモリセルアレイ2、周辺回路10、及びインタフェース20を有している。周辺回路10は、WL駆動回路11、SGS駆動回路12、SGD駆動回路13、SL駆動回路14、及びセンスアンプ回路15を含む。

0020

WL駆動回路11は、ワード線WLへの印加電圧を制御する回路であり、SGS駆動回路12は、選択ゲートSGSに印加する電圧を制御する回路である。SGD駆動回路13は、選択ゲートSGDに印加する電圧を制御する回路であり、SL駆動回路14は、ソース線SLに印加する電圧を制御する回路である。センスアンプ回路15は、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。

0021

周辺回路10は、インタフェース20経由で外部(例えば、半導体記憶装置1が適用されるメモリシステムメモリコントローラ)から入力された指示に基づいて、半導体記憶装置1の動作を制御する。例えば、周辺回路10は、書き込み指示を受けた場合、書き込みが指示されたアドレスのメモリセルをSGS駆動回路12、SGD駆動回路13、及びWL駆動回路11により選択し、選択メモリセルにデータに応じた電圧を印加して書き込む。また、周辺回路10は、読み出し指示を受けた場合、メモリセルアレイ2における指示されたアドレスのメモリセルをSGS駆動回路12、SGD駆動回路13、及びWL駆動回路11により選択し、選択メモリセルからの信号に応じて読み出したデータをセンスアンプ回路15で判定し、そのデータをインタフェース20経由で外部(メモリコントローラ)へ出力する。

0022

次に、メモリセルアレイ2の構成について図3を用いて説明する。図3は、半導体記憶装置1に含まれるメモリセルアレイ2の構成を示す回路図である。

0023

メモリセルアレイ2は、各々が複数のメモリセルトランジスタMT集合である複数のブロックBLKを有する。各ブロックBLKは、ワード線WLおよびビット線BLに関連付けられたメモリセルトランジスタMTの集合である複数のストリングユニットSU0,SU1,SU2,SU3を有する。各ストリングユニットSU0〜SU3は、メモリセルトランジスタMTが直列接続された複数のメモリストリングMSTを有する。なお、ストリングユニットSU0〜SU3内のメモリストリングMSTの数は任意である。

0024

複数のストリングユニットSU0,SU1,SU2,SU3は、複数の選択ゲートSGD0,SGD1,SGD3,SGD4に対応しているとともに選択ゲートSGSを共有しており、ブロックBLKにおける複数の駆動単位として機能する。各ストリングユニットSUは、その対応する選択ゲートSGDと選択ゲートSGSとで駆動され得る。また、各ストリングユニットSUは、複数のメモリストリングMSTを含む。

0025

各メモリストリングMSTは、例えば8個のメモリセルトランジスタMT(MT0〜MT7)および選択トランジスタSDT,SSTを含んでいる。メモリセルトランジスタMTは、コントロールゲートと電荷蓄積層とを有し、データを不揮発に保持する。そして8個のメモリセルトランジスタMT(MT0〜MT7)は、選択トランジスタSDTのソースと選択トランジスタSSTのドレインとの間に直列接続されている。なお、メモリストリングMST内のメモリセルトランジスタMTの個数は8個に限定されない。

0026

各ストリングユニットSUにおける選択トランジスタSDTのゲートは、それぞれ選択ゲートSGDに接続される。これに対して各ストリングユニットSUにおける選択トランジスタSSTのゲートは、例えば選択ゲートSGSに共通接続される。

0027

各ストリングユニットSU内にある各メモリストリングMSTの選択トランジスタSDTのドレインは、それぞれ異なるビット線BL0〜BLk(kは任意の2以上の整数)に接続される。また、ビット線BL0〜BLkは、複数のブロックBLK間で各ストリングユニットSU内にある1つのメモリストリングMSTを共通に接続する。更に、各選択トランジスタSSTのソースは、ソース線SLに共通に接続されている。

0028

つまりストリングユニットSUは、異なるビット線BL0〜BLkに接続され、且つ同一の選択ゲートSGDに接続されたメモリストリングMSTの集合である。またブロックBLKは、ワード線WLを共通にする複数のストリングユニットSU0〜SU3の集合である。そしてメモリセルアレイ2は、ビット線BL0〜BLkを共通にする複数のブロックBLKの集合である。

0029

なお、ワード線WLを共有するメモリセルトランジスタMTの群を「メモリセルグループCG」と呼ぶことにすると、メモリセルグループMCGは、ワード線WLを介して一括して所定の電圧(例えば、書き込み電圧読み出し電圧)を印加可能なメモリセルの集合の最小単位である。

0030

次に、メモリセルアレイ2の具体的な構成について図4図7を用いて説明する。図4は、第1の実施形態に係る半導体記憶装置1に含まれるメモリセルアレイ2の駆動について説明するための図である。図5は、第1の実施形態に係る半導体記憶装置1に含まれるメモリセルアレイ2の構成を示すZY断面図である。図6は、第1の実施形態に係る半導体記憶装置1に含まれるメモリセルアレイ2の構成を示すXY平面図である。図7は、第1の実施形態に係る半導体記憶装置1に含まれるメモリセルアレイ2の構成を示すZX断面図である。

0031

メモリセルアレイ2は、図4図7に示すように、半導体基板SUBの+Z側において、柱状体4がXY方向に2次元的に配列されるとともに、複数層のワード線WLが柱状体4で貫通されて3次元的なメモリセルの配列として構成される。

0032

図4に示すように、XY平面視において、複数の柱状体4は、例えば、16列(16レーン)を構成するように配されている。各列(各レーン)は、X方向に沿って延びているとともに、Y方向に配列されている。16列におけるY方向に近接する列(レーン)は、柱状体4の配置位置がX方向における配置ピッチの略半分で互いにシフトしている。XY平面視において、複数の柱状体4は、千鳥状に配列されていると見なすこともできる。各柱状体4は、Z方向に配置された複数のメモリトランジスタMTを含む。すなわち、複数の柱状体4のXY方向の配列と各柱状体4内における複数のメモリトランジスタMTのZ方向の配列とにより、複数のメモリトランジスタMTの3次元的な配列と複数の選択トランジスタSDTの配列とが構成される。

0033

3次元的に配列された複数のメモリトランジスタMTのうち略同じZ座標で16列(16レーン)を構成する複数のメモリトランジスタMTは、例えばワード線WLとしての導電層6を共有し、周辺回路10から同じ制御電圧プログラム電圧)が供給され得る。

0034

また、複数の選択トランジスタSDTは、複数のメモリトランジスタMT0〜MT7の+Z側に配され、4列(4レーン)単位でグループ化される。すなわち、選択ゲートSGDとしての各導電層は、XZ方向に延びた略板状(略フィン形状)の絶縁膜(第2分断膜)53で複数の駆動電極膜61〜64に分割(分断)されている。2次元的に又は3次元的に配列された複数の選択トランジスタSDTのうち略同じZ座標の4列(4レーン)の選択トランジスタSDTは、例えば選択ゲートSGDとしての駆動電極膜を共有し、周辺回路10から同じ制御電圧(駆動電圧)が供給される。

0035

これに応じて、複数のメモリトランジスタMTの配列は、4列(4レーン)単位でストリングユニットSU0〜SU3としてグループ化される。すなわち、各ストリングユニットSU0〜SU3は、ブロックBLK0における駆動電極膜による被駆動単位として機能する。すなわち、各ストリングユニットSU0〜SU3は、4列(4レーン)の選択トランジスタSDTと4列(4レーン)のメモリトランジスタMT0〜MT63と4列(4レーン)の選択トランジスタSSTとを含む(図3参照)。

0036

メモリセルアレイ2における複数のストリングユニットSU0〜SU3のうち、スリットSTからの距離が近いストリングユニットSU0,SU3を外側のストリングユニットSU0,SU3と呼び、スリットSTからの距離が遠いストリングユニットSU1,SU2を内側のストリングユニットSU1,SU2と呼ぶことにする。外側のストリングユニットSU0,SU3は、スリットSTに接するストリングユニットとみなすこともでき、内側のストリングユニットSU1,SU2は、スリットSTに接しないストリングユニットとみなすこともできる。

0037

メモリセルアレイ2では、導電層6と絶縁層7とが交互に繰り返し積層され、さらに駆動電極膜61〜64と絶縁層7とが交互に繰り返し積層されている。各導電層6は、導電物(例えば、タングステンなどの金属)を主成分とする材料で形成され得る。各絶縁層7は、絶縁物(例えば、シリコン酸化物などの半導体酸化物)を主成分とする材料で形成され得る。導電層6は、ワード線WLとして機能する。駆動電極膜61〜64は、それぞれ、導電物(例えば、タングステンなどの金属)を主成分とする材料で形成され得る。駆動電極膜61は、選択ゲートSGD0として機能し、駆動電極膜62は、選択ゲートSGD1として機能し、駆動電極膜63は、選択ゲートSGD2として機能し、駆動電極膜64は、選択ゲートSGD3として機能する。

0038

また、メモリセルアレイ2において、柱状体4は、コア絶縁膜41、半導体チャネル42、及び絶縁膜43を含む。コア絶縁膜41は、絶縁物(例えば、シリコン酸化物)を主成分とする材料で形成され得る。半導体チャネル42は、コア絶縁膜41を外側から囲むように配され柱状体4の中心軸に沿って延びた略円筒状の形状を含む。

0039

半導体チャネル42は、メモリストリングMSTにおけるチャネル領域アクティブ領域)を含み、実質的に不純物を含まない半導体(例えば、ポリシリコン)を主成分とする材料で形成することができる。

0040

絶縁膜43は、駆動電極膜61〜64又は導電層6(ワード線WL)と半導体チャネル42との間に配され、平面視において半導体チャネル42を囲っている。絶縁膜43は、半導体チャネル42の側面を覆っている。絶縁膜43は、導電層6(ワード線WL)と半導体チャネル42との間に配される部分において、電荷蓄積能力を有するように構成される。絶縁膜43は、図6に示すように、半導体チャネル42側から順に、トンネル絶縁膜431/電荷蓄積膜432/ブロック絶縁膜433の3層構造で構成され得る。トンネル絶縁膜431は、酸化物(例えば、シリコン酸化物)を主成分とする材料で形成され得る。電荷蓄積膜432は、窒化物(例えば、シリコン窒化物)を主成分とする材料で形成され得る。ブロック絶縁膜433は、酸化物(例えば、シリコン酸化物、金属酸化物またはそれらの積層)を主成分とする材料で形成され得る。すなわち、絶縁膜43は、導電層6(ワード線WL)と半導体チャネル42との間に配される部分において、電荷蓄積膜が1対の絶縁膜(トンネル絶縁膜、ブロック絶縁膜)で挟まれたONO型の3層構造を有していてもよい。また、絶縁膜43は、駆動電極膜61〜64と半導体チャネル42との間に配される部分において、ゲート絶縁膜単層構造で構成されていてもよい。ゲート絶縁膜は、酸化物(例えば、シリコン酸化物)を主成分とする材料で形成され得る。

0041

図7(a)及び図7(b)に示すように、半導体記憶装置1は、メモリセルアレイ領域MARを有するとともに、メモリセルアレイ領域MARの+X側に階段領域STRを有し、メモリセルアレイ領域MARの−X側に階段領域STR’を有する。各階段領域STR,STR’では、各駆動電極膜61〜64が階段状に引き出されている。

0042

また、図4に示すように、階段領域STR’の−X側の周辺回路領域PHR’には、SGD駆動回路13(図2参照)の一部であるSGD駆動回路13aが配され、階段領域STRの+X側の周辺回路領域PHRには、SGD駆動回路13(図2参照)の他の一部であるSGD駆動回路13bが配される。SGD駆動回路13aは、配線CWを介して、階段領域STR’に引き出された各駆動電極膜61〜64の−X側の端部に電気的に接続されている。SGD駆動回路13bは、配線CWを介して、階段領域STRに引き出された駆動電極膜62、63のそれぞれの+X側の端部に電気的に接続されている。階段領域STRに引き出された駆動電極膜61、64のそれぞれの+X側の端部は、シャント配線NTシャント接続されているが、SGD駆動回路13bには接続されていない。

0043

ここで、図4及び図5に示すように、外側のストリングユニットSU0,SU3の駆動電極膜61,64に比べて、内側のストリングユニットSU1,SU2の駆動電極膜62,63は、パターン密度(配置領域に占める駆動電極膜の占有率、すなわち、配置領域に占める導電物質の占有率)が低くなっている。これにより、外側のストリングユニットSU0,SU3の駆動電極膜61,64に比べて、内側のストリングユニットSU1,SU2の駆動電極膜62,63は、X方向で平均した導電部分のYZ断面積が小さくなる傾向にある。この結果、外側のストリングユニットSU0,SU3の駆動電極膜61,64におけるRC遅延に比べて、内側のストリングユニットSU1,SU2の駆動電極膜62,63におけるRC遅延が相対的に大きくなり得る。

0044

それに対して、半導体記憶装置1は、メモリセルアレイ2における外側のストリングユニットSU0,SU3の駆動電極膜61,64に対しては、図7(a)に示すように片側の階段領域STR’で制御電圧を印加する駆動(片側駆動と呼ぶことにする)を行うように構成されている。また、内側のストリングユニットSU1,SU2の駆動電極膜62,63に対しては、図7(b)に示すように両側の階段領域STR,STR’で制御電圧を印加する駆動(両側駆動と呼ぶことにする)を行うように構成されている。図7(a)は、外側のストリングユニットSU0の断面構成を示し、図7(b)は、内側のストリングユニットSU1の断面構成を示している。なお、外側のストリングユニットSU3の断面構成は、図7(a)に示される断面構成と同様であり、内側のストリングユニットSU2の断面構成は、図7(b)に示される断面構成と同様である。

0045

図7(a)に示すように、メモリセルアレイ領域MARの−X側の階段領域STR’では、配線CWとしての導電膜32が、複数のコンタクトプラグ31を介して、選択ゲートSGD0としての複数の駆動電極膜61に接続されている。導電膜32は、他の配線等を介して(例えば、周辺領域PHR’においてコンタクトプラグPLを介して)、SGD駆動回路13a(図4参照)に電気的に接続されている。導電膜32は、導電物(例えば、タングステン、アルミニウムなどの金属)を主成分とする材料で形成され得る。コンタクトプラグ31は、導電物(例えば、タングステンなどの金属)を主成分とする材料で形成され得る。層間絶縁膜8は、絶縁物(例えば、シリコン酸化物などの半導体酸化物)を主成分とする材料で形成され得る。また、メモリセルアレイ領域MARの+X側の階段領域STRでは、シャント配線SNTとしての導電膜34が、複数のコンタクトプラグ31を介して、複数の駆動電極膜61を互いに接続(シャント接続)している。導電膜34は、SGD駆動回路13b(図4参照)に電気的に接続されていない。すなわち、外側のストリングユニットSU0の駆動電極膜61は、SGD駆動回路13から片側(−X側)の階段領域STR’で駆動電圧が印加され得るように構成され、片側駆動されるように構成されている。

0046

図7(b)に示すように、メモリセルアレイ領域MARの−X側の階段領域STR’では、配線CWとしての導電膜32が、複数のコンタクトプラグ31を介して、選択ゲートSGD1としての複数の駆動電極膜62に接続されている。導電膜32は、他の配線等を介して(例えば、周辺領域PHR’においてコンタクトプラグPLを介して)、SGD駆動回路13a(図4参照)に電気的に接続されている。また、積層体LMBにおける+X側の階段領域STRでは、配線CWとしての導電膜32が、複数のコンタクトプラグ31を介して、選択ゲートSGD1としての複数の駆動電極膜62に接続されている。導電膜32は、他の配線等を介して(例えば、周辺領域PHRにおいてコンタクトプラグPLを介して)、SGD駆動回路13bに電気的に接続されている。駆すなわち、内側のストリングユニットSU1の駆動電極膜62は、SGD駆動回路13から両側(−X側及び+X側)の階段領域STR,STR’で駆動電圧が印加され得るように構成され、両側駆動されるように構成されている。

0047

例えば、外側のストリングユニットSU0に属するメモリセルMTに対する書き込み指示を外部(メモリコントローラ)から受けると、周辺回路10は、書き込み電圧Vpgmを求めてWL駆動回路11へ通知する。

0048

そして、図4に示すSGD駆動回路13aは、片側の階段領域STR’において、駆駆動電極膜61(選択ゲートSGD0)に選択電位VSLを有する駆動電圧VSGD0を印加し、駆動電極膜64(選択ゲートSGD4)に非選択電位VUSを有する駆動電圧VSGD3を印加する。SGD駆動回路13a,13bは、両側の階段領域STR,STR’において、選択ゲートSGD1,SGD3としての駆動電極膜62(選択ゲートSGD1)、駆動電極膜63(選択ゲートSGD3)に非選択電位VUSを有する駆動電圧VSGD1,VSGD2をそれぞれ印加する。図4は、外側のストリングユニットSU0に対する駆動電圧の印加動作を示す図であり、アクティブ制御ライン実線で示し、ノンアクティブな制御ラインを破線で示している。

0049

また、例えば、外側のストリングユニットSU3に属するメモリセルMTに対する書き込み指示を外部から受けると、周辺回路10は、書き込み電圧Vpgmを求めてWL駆動回路11へ通知する。

0050

そして、図4に示すSGD駆動回路13aは、片側の階段領域STR’において、駆動電極膜64に選択電位VSLを有する駆動電圧VSGD3を印加し、駆動電極膜61に非選択電位VUSを有する駆動電圧VSGD0を印加する。SGD駆動回路13a,13bは、両側の階段領域STR,STR’において、駆動電極膜62,63に非選択電位VUSを有する駆動電圧VSGD1,VSGD2をそれぞれ印加する。

0051

すなわち、片側駆動により、選択された外側のストリングユニットの選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。また、両側駆動により、非選択の内側のストリングユニットの選択トランジスタSDTがオフして各半導体チャネル42がフローティング状態になる。これにより、外側のストリングユニットSU0,SU3に対応した駆動電極膜61,64と内側のストリングユニットSU1,SU2に対応した駆動電極膜62,63との間におけるRC遅延差の影響を低減できる。この結果、選択された外側のストリングユニットの選択トランジスタSDTのオンタイミングと非選択の内側のストリングユニットの選択トランジスタSDTのオフタイミングとを近づけることができる。

0052

それとともに、WL駆動回路11は、書き込み指示で指示されたアドレスに応じたワード線としての導電層に、書き込み電圧Vpgmを印加する。これにより、選択された外側のストリングユニットに属するメモリセルMTに対して書き込み処理が行われる。

0053

このとき、非選択の内側のストリングユニットでは、フローティング状態になっている半導体チャネル42a,41bとワード線としての導電層とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル42の電位がブースト電位に上昇され得ることにより、メモリセルMTに情報が書き込まれない。

0054

また、例えば、内側のストリングユニットSU1に属するメモリセルMTに対する書き込み指示を外部から受けると、周辺回路10は、書き込み電圧Vpgmを求めてWL駆動回路11へ通知する。

0055

そして、図4に示すSGD駆動回路13aは、片側の階段領域STR’において、駆動電極膜61,64に非選択電位VUSを有する駆動電圧VSGD0,VSGD3をそれぞれ印加する。SGD駆動回路13a,13bは、両側の階段領域STR,STR’において、駆動電極膜62に選択電位VSLを有する駆動電圧VSGD1を印加し、駆動電極膜63に非選択電位VUSを有する駆動電圧VSGD2を印加する。

0056

また、例えば、内側のストリングユニットSU2に属するメモリセルMTに対する書き込み指示を外部から受けると、周辺回路10は、書き込み電圧Vpgmを求めてWL駆動回路11へ通知する。

0057

そして、図4に示すSGD駆動回路13aは、片側の階段領域STR’において、駆動電極膜61,64に非選択電位VUSを有する駆動電圧VSGD0,VSGD3をそれぞれ印加する。SGD駆動回路13a,13bは、両側の階段領域STR,STR’において、駆動電極膜63に選択電位VSLを有する駆動電圧VSGD2を印加し、駆動電極膜62に非選択電位VUSを有する駆動電圧VSGD1を印加する。

0058

すなわち、片側駆動により、非選択の外側のストリングユニットの選択トランジスタSDTがオフして各半導体チャネル42がフローティング状態になる。また、両側駆動により、選択された内側のストリングユニットの選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。これにより、外側のストリングユニットSU0,SU3に対応した駆動電極膜61,64と内側のストリングユニットSU1,SU2に対応した駆動電極膜62,63との間におけるRC遅延差の影響を低減できる。この結果、非選択の外側のストリングユニットの選択トランジスタSDTのオフタイミングと選択された内側のストリングユニットの選択トランジスタSDTのオンタイミングとを近づけることができる。

0059

それとともに、WL駆動回路11は、書き込み指示で指示されたアドレスに応じたワード線としての導電層に、書き込み電圧Vpgmを印加する。これにより、選択された内側のストリングユニットに属するメモリセルMTに対して書き込み処理が行われる。

0060

このとき、非選択の外側の複数のストリングユニットでは、フローティング状態になっている半導体チャネル42とワード線としての導電層とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル42の電位がブースト電位に上昇され得ることにより、メモリセルMTに情報が書き込まれない。

0061

また、図8に示すように、SGD駆動回路13は、駆動を高速化するために、駆動を開始するタイミングより前に各駆動電極膜61〜64に対してプリチャージを行ってもよい。

0062

例えば、外側の複数のストリングユニットSU0が駆動される場合、すなわち、選択SGDが駆動電極膜61である場合、図8(a)に示すように、駆動を開始するタイミングt3より前に各駆動電極膜61〜64に対してプリチャージを行ってもよい。図8(a)は、外側の複数のストリングユニットSU0に対する駆動電圧の印加動作を示す波形図である。

0063

タイミングt1において、SGD駆動回路13は、片側駆動で駆動電極膜61,64にプリチャージ電位Vpreを印加し、両側駆動で駆動電極膜62,63にプリチャージ電位Vpreを印加すると、各ストリングユニットSU0〜SU3の選択トランジスタSDTがオンする。

0064

タイミングt2において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,63に非選択電位VUSを印加すると、各ストリングユニットSU0〜SU3の選択トランジスタSDTがオフする。

0065

タイミングt3において、SGD駆動回路13は、片側駆動で駆動電極膜61に選択電位VSLを印加し、片側駆動で駆動電極膜64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,63に非選択電位VUSを印加して、選択SGDとしての駆動電極膜61の駆動を開始する。これに応じて、駆動電極膜61の電位が非選択電位VUSから選択電位VSLに上昇すると、外側のストリングユニットSU0の選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。

0066

タイミングt4において、WL駆動回路11は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Vpgmより低く閾値電圧より高い転送電位Vpassを印加し、各半導体チャネル42内に電荷のチャネルを形成して電荷が転送されるようにする。

0067

タイミングt5において、WL駆動回路11は、選択ワード線としての導電層に選択的に書き込み電圧Vpgmを印加し、選択されたメモリセルMTに情報が書き込まれるようにする。

0068

図8(a)に示されるように、選択SGDとしての駆動電極膜が片側駆動される外側の複数のストリングユニットSU0の駆動電極膜61であることに応じて、プリチャージ期間T1が長めに確保されている。

0069

また、例えば、内側の複数のストリングユニットSU1が駆動される場合、すなわち、選択SGDが駆動電極膜62である場合、図8(b)に示すように、駆動を開始するタイミングt13より前に各駆動電極膜61〜64に対してプリチャージを行ってもよい。図8(b)は、内側のストリングユニットSU1に対する駆動電圧の印加動作を示す波形図である。

0070

タイミングt11において、SGD駆動回路13は、片側駆動で駆動電極膜61,64にプリチャージ電位Vpreを印加し、両側駆動で駆動電極膜62,63にプリチャージ電位Vpreを印加すると、各ストリングユニットSU0〜SU3の選択トランジスタSDTがオンする。

0071

タイミングt12において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,63に非選択電位VUSを印加すると、各ストリングユニットSU0〜SU3の選択トランジスタSDTがオフする。

0072

タイミングt13において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62に選択電位VSLを印加し、両側駆動で駆動電極膜63に非選択電位VUSを印加して、選択SGDとしての駆動電極膜62の駆動を開始する。これに応じて、駆動電極膜62の電位が非選択電位VUSから選択電位VSLに上昇すると、内側のストリングユニットSU1の選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。

0073

タイミングt14において、WL駆動回路11は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Vpgmより低く閾値電圧より高い転送電位Vpassを印加し、各半導体チャネル42内に電荷のチャネルを形成して電荷が転送されるようにする。

0074

タイミングt15において、WL駆動回路11は、選択ワード線としての導電層に選択的に書き込み電圧Vpgmを印加し、選択されたメモリセルMTに情報が書き込まれるようにする。

0075

図8(b)に示されるように、選択SGDとしての駆動電極膜が両側駆動される内側のストリングユニットSU1の駆動電極膜62であることに応じて、プリチャージ期間T1’を図8(a)に示すプリチャージ期間T1より短くすることができる。

0076

以上のように、半導体記憶装置1において、メモリセルアレイ2における外側のストリングユニットSU0,SU3の駆動電極膜61,64に対しては片側の階段領域STR’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットSU1,SU2の駆動電極膜62,63に対しては両側の階段領域STR,STR’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層ライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置1の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置1における書き込み処理等の駆動性能を向上できる。したがって、半導体記憶装置1における回路面積の増大抑制と駆動性能の向上とを容易に両立化できる。

0077

なお、図4では、外側のストリングユニットの駆動電極膜が−X側の階段領域STR’で片側駆動される場合を例示しているが、外側のストリングユニットの駆動電極膜は、+X側の階段領域STRで片側駆動されてもよい。この場合、+X側の階段領域STRに引き出された外側のストリングユニットの駆動電極膜の+X側の端部に接続された複数のコンタクトプラグ31は、シャント配線で互いに接続され、SGD駆動回路13aには接続されない。−X側の階段領域STR’に引き出された外側のストリングユニットの駆動電極膜の−X側の端部に接続されたコンタクトプラグ31は、配線CWを介して、SGD駆動回路13bに電気的に接続される。この構成においても、実施形態と同様の効果を実現可能である。

0078

あるいは、メモリセルアレイ2における内側のストリングユニットの数は1つでもよい。例えば、第1の実施形態の第1の変形例として、図9に示すように、半導体記憶装置1では、XY平面視において、複数の柱状体4は、例えば、12列(12レーン)を構成するように配されていてもよい。図9は、第1の実施形態に係る半導体記憶装置の第1の変形例に含まれるメモリセルアレイの駆動について説明するための図である。図9に示すメモリセルアレイ2は、図4に示すストリングユニットSU2及び駆動電極膜63(選択ゲートSGD3)を省略することで構成される。

0079

この構成においても、メモリセルアレイ2における外側のストリングユニットSU0,SU3の駆動電極膜61,64に対しては、片側の階段領域STR’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットSU1の駆動電極膜62に対しては、両側の階段領域STR,STR’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層のライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置1の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置1における書き込み処理等の駆動性能を向上できる。

0080

あるいは、メモリセルアレイ2における内側のストリングユニットの数は2つより多くてもよい。例えば、第1の実施形態の第2の変形例として、図10に示すように、半導体記憶装置1では、XY平面視において、複数の柱状体4は、例えば、20列(20レーン)を構成するように配されていてもよい。図10は、第1の実施形態に係る半導体記憶装置の第2の変形例に含まれるメモリセルアレイの駆動について説明するための図である。図10に示すメモリセルアレイ2は、図4に示すストリングユニットSU1とストリングユニットSU2との間にストリングユニットSU5を追加し、駆動電極膜62(選択ゲートSGD1)と駆動電極膜63(選択ゲートSGD3)との間に駆動電極膜65(選択ゲートSGD5)を追加することで構成される。

0081

この構成においても、メモリセルアレイ2における外側のストリングユニットSU0,SU3の駆動電極膜61,64に対しては、片側の階段領域STR’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットSU1,SU2の駆動電極膜62,63と最も内側のストリングユニットSU5の駆動電極膜65とに対しては、両側の階段領域STR,STR’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層のライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置1の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置1における書き込み処理等の駆動性能を向上できる。

0082

あるいは、図11に示すように、SGD駆動回路13は、駆動を高速化するために、駆動を開始するタイミングより前に各駆動電極膜61,62,65,63,64に対してプリチャージを行ってもよい。また、このとき、複数のストリングユニットSU0,SU1,SU5,SU2,SU3の駆動を多段階的に行ってもよい。図11は、第1の実施形態に係る半導体記憶装置1の第2の変形例に含まれるメモリセルアレイに対する駆動電圧の印加タイミングを示すタイミングチャートである。

0083

例えば、外側のストリングユニットSU0が駆動される場合、すなわち、選択SGDが駆動電極膜61である場合、図11(a)に示すように、駆動を開始するタイミングt23より前に各駆動電極膜61,62,65,63,64に対してプリチャージを行ってもよい。図8(a)は、外側の複数のストリングユニットSU0に対する駆動電圧の印加動作を示す波形図である。

0084

タイミングt21において、SGD駆動回路13は、片側駆動で駆動電極膜61,64にプリチャージ電位Vpreを印加し、両側駆動で駆動電極膜62,65,63にプリチャージ電位Vpreを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオンする。

0085

タイミングt22において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,65,63に非選択電位VUSを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオフする。

0086

タイミングt23において、SGD駆動回路13は、片側駆動で駆動電極膜61に選択電位VSLを印加し、片側駆動で駆動電極膜64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,65,63に非選択電位VUSを印加する。これにより、選択SGDとしての駆動電極膜61の駆動が開始される。これに応じて、駆動電極膜61の電位が非選択電位VUSから選択電位VSLに上昇すると、外側のストリングユニットSU0の選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。

0087

タイミングt24において、WL駆動回路11は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Vpgmより低く閾値電圧より高い転送電位Vpassを印加し、各半導体チャネル42内に電荷のチャネルを形成して電荷が転送されるようにする。

0088

タイミングt25において、WL駆動回路11は、選択ワード線としての導電層に選択的に書き込み電圧Vpgmを印加し、選択されたメモリセルMTに情報が書き込まれるようにする。

0089

図11(a)に示されるように、選択SGDとしての駆動電極膜が片側駆動される外側の複数のストリングユニットSU0の駆動電極膜61であることに応じて、プリチャージ期間T1jが長めに確保されている。

0090

また、例えば、内側のストリングユニットSU1が駆動される場合、すなわち、選択SGDが駆動電極膜62である場合、図11(b)に示すように、駆動を開始するタイミングt33より前に各駆動電極膜61,62,65,63,64に対してプリチャージを行ってもよい。図11(b)は、内側のストリングユニットSU1に対する駆動電圧の印加動作を示す波形図である。

0091

タイミングt31において、SGD駆動回路13は、片側駆動で駆動電極膜61,64にプリチャージ電位Vpreを印加し、両側駆動で駆動電極膜62,65,63にプリチャージ電位Vpreを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオンする。

0092

タイミングt32において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,65,63に非選択電位VUSを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオフする。

0093

タイミングt33において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜65,63に非選択電位VUSを印加し、両側駆動で駆動電極膜62に選択電位VSLを印加する。これにより、選択SGDとしての駆動電極膜62の駆動が開始される。これに応じて、駆動電極膜62の電位が非選択電位VUSから選択電位VSLに上昇すると、内側のストリングユニットSU1の選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。

0094

タイミングt34において、WL駆動回路11は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Vpgmより低く閾値電圧より高い転送電位Vpassを印加し、各半導体チャネル42内に電荷のチャネルを形成して電荷が転送されるようにする。

0095

タイミングt35において、WL駆動回路11は、選択ワード線としての導電層に選択的に書き込み電圧Vpgmを印加し、選択されたメモリセルMTに情報が書き込まれるようにする。

0096

図11(b)に示されるように、選択SGDとしての駆動電極膜が両側駆動される内側のストリングユニットSU1の駆動電極膜62であることに応じて、プリチャージ期間T1j’を図11(a)に示すプリチャージ期間T1jより短くすることができる。

0097

また、例えば、最も内側の複数のストリングユニットSU5が駆動される場合、すなわち、選択SGDが駆動電極膜65である場合、図11(c)に示すように、駆動を開始するタイミングt43より前に各駆動電極膜61,62,65,63,64に対してプリチャージを行ってもよい。図11(c)は、最も内側のストリングユニットSU5に対する駆動電圧の印加動作を示す波形図である。

0098

タイミングt41において、SGD駆動回路13は、片側駆動で駆動電極膜61,64にプリチャージ電位Vpreを印加し、両側駆動で駆動電極膜62,65,63にプリチャージ電位Vpreを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオンする。

0099

タイミングt42において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,65,63に非選択電位VUSを印加すると、各ストリングユニットSU0,SU1,SU5,SU2,SU3の選択トランジスタSDTがオフする。

0100

タイミングt43において、SGD駆動回路13は、片側駆動で駆動電極膜61,64に非選択電位VUSを印加し、両側駆動で駆動電極膜62,63に非選択電位VUSを印加し、両側駆動で駆動電極膜65に選択電位VSLを印加する。これにより、選択SGDとしての駆動電極膜65の駆動が開始される。これに応じて、駆動電極膜65の電位が非選択電位VUSから選択電位VSLに上昇すると、最も内側のストリングユニットSU5の選択トランジスタSDTがオンして各半導体チャネル42の電位がビット線BLの電位に応じた電位に設定される。

0101

タイミングt44において、WL駆動回路11は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Vpgmより低く閾値電圧より高い転送電位Vpassを印加し、各半導体チャネル42内に電荷のチャネルを形成して電荷が転送されるようにする。

0102

タイミングt45において、WL駆動回路11は、選択ワード線としての導電層に選択的に書き込み電圧Vpgmを印加し、選択されたメモリセルMTに情報が書き込まれるようにする。

0103

図11(c)に示されるように、選択SGDとしての駆動電極膜が両側駆動される最も内側のストリングユニットSU5の駆動電極膜65であることに応じて、プリチャージ期間T1j”を図11(a)に示すプリチャージ期間T1jより短くすることができる。また、プロセス上の理由に応じて、プリチャージ期間T1j”を図11(b)に示すプリチャージ期間T1j’より若干長くすることができる。プロセス上の理由は、例えば、最も内側のストリングユニットの駆動電極膜における導電物質の埋め込み率が内側のストリングユニットの駆動電極膜における導電物質の埋め込み率より相対的に低くなることがあり、最も内側のストリングユニットの駆動電極膜のパターン密度が内側のストリングユニットの駆動電極膜のパターン密度より小さくなり得ることである。

0104

このように、積層体LMBにおける内側のストリングユニットの数が2つより多い場合において、多段階的にプリチャージの時間を変えることで、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体としてさらに早めることができる。

0105

また、図11(a)〜図11(c)で示される外側のストリングユニットのプリチャージ期間T1j、内側のストリングユニットプリチャージ期間T1j’、最も外側のストリングユニットのプリチャージ期間T1j”の大小関係(T1j>T1j”>T1j’)は、例示であり、異なる大小関係になることもある。例えば、T1j<T1j’<T1j”であってもよい。この場合でも、多段階的にプリチャージの時間を変えることで、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体としてさらに早めることができる。

0106

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0107

1半導体記憶装置、6導電層、13,13a,13b SGD駆動回路、31コンタクトプラグ、42半導体チャネル、43絶縁膜、53 絶縁膜、STスリット。

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