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技術 半導体装置

出願人 本田技研工業株式会社国立大学法人東京工業大学
発明者 作井康司大場隆之
出願日 2019年3月18日 (1年9ヶ月経過) 出願番号 2019-050061
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-155474
状態 未査定
技術分野 半導体集積回路 半導体または固体装置の組立体 三次元集積回路
主要キーワード ウェアラブルデバイス 内蔵キャパシタ 半導体酸化膜 ロジックチップ 大容量キャパシタ 貫通配線 蓄電器 チップ基板
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年9月24日)のものです。
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図面 (5)

課題

基板面積の増大を抑えつつ、内蔵キャパシタ大容量化することが可能な、半導体装置を提供する。

解決手段

本発明の半導体装置100は、厚み方向Tに並ぶ複数の半導体チップ101と、複数の半導体チップ101を、厚み方向Tに貫通する第一貫通配線107および第二貫通配線108と、を有し、各半導体チップ101を構成し、厚み方向Tに隣接する二つの導電体層107、108のうち、一方が第一貫通配線102に接続され、他方が第二貫通配線103に接続されている。

概要

背景

腕時計等のウェアラブルデバイスには、信号処理のためのCPU、メモリセンサ等の素子集積されている(特許文献1参照)。これらの素子は、蓄電器大容量キャパシタ回路)に蓄えられた電力を使用して動作するように構成されている。また、多数の素子が集積されているウェアラブルデバイスには、素子の影響による電源電圧不安定化を防ぐことを目的として、安定化キャパシタが備わっている。

概要

基板面積の増大を抑えつつ、内蔵キャパシタ大容量化することが可能な、半導体装置を提供する。本発明の半導体装置100は、厚み方向Tに並ぶ複数の半導体チップ101と、複数の半導体チップ101を、厚み方向Tに貫通する第一貫通配線107および第二貫通配線108と、を有し、各半導体チップ101を構成し、厚み方向Tに隣接する二つの導電体層107、108のうち、一方が第一貫通配線102に接続され、他方が第二貫通配線103に接続されている。

目的

本発明は上記事情に鑑みてなされたものであり、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能な、半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

厚み方向に並ぶ複数の半導体チップと、複数の前記半導体チップを、前記厚み方向に貫通する第一貫通配線および第二貫通配線と、を有し、各半導体チップを構成し、前記厚み方向に隣接する二つの導電体層のうち、一方が前記第一貫通配線に接続され、他方が前記第二貫通配線に接続されていることを特徴とする半導体装置

請求項2

複数の前記半導体チップ同士が、直接または中間層を挟んで密着していることを特徴とする請求項1に記載の半導体装置。

請求項3

前記第一貫通配線および前記第二貫通配線が、いずれも銅を主成分として含む材料によって構成されていることを特徴とする請求項1または2のいずれかに記載の半導体装置。

請求項4

複数の前記半導体チップのそれぞれに、リングオシレータADコンバータが搭載され、二つの前記導電体層に対し、電気的に接続されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。

請求項5

複数の半導体チップの厚み方向における一方の側に、リングオシレータ、ADコンバータが搭載されたベースロジックチップをさらに有し、それぞれの前記半導体チップの二つの前記導電体層に対し、前記第一貫通配線および前記第二貫通配線を介して電気的に接続されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

腕時計等のウェアラブルデバイスには、信号処理のためのCPU、メモリセンサ等の素子集積されている(特許文献1参照)。これらの素子は、蓄電器大容量キャパシタ回路)に蓄えられた電力を使用して動作するように構成されている。また、多数の素子が集積されているウェアラブルデバイスには、素子の影響による電源電圧不安定化を防ぐことを目的として、安定化キャパシタが備わっている。

先行技術

0003

特開2006−179564号公報

発明が解決しようとする課題

0004

素子を高機能化高集積化しようとすると、その消費電力を賄い、電源安定化の機能を高めるために、蓄電器、安定化キャパシタ等の内蔵キャパシタ大容量化が必要となり、その結果として、半導体チップ面積が増大し、コスト増加を招くことが問題になっている。

0005

本発明は上記事情に鑑みてなされたものであり、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能な、半導体装置を提供することを目的とする。

課題を解決するための手段

0006

上記課題を解決するため、本発明は以下の手段を採用している。

0007

(1)本発明の一態様に係る半導体装置は、厚み方向に並ぶ複数の半導体チップと、複数の前記半導体チップを、前記厚み方向に貫通する第一貫通配線および第二貫通配線と、を有し、各半導体チップを構成し、前記厚み方向に隣接する二つの導電体層のうち、一方が前記第一貫通配線に接続され、他方が前記第二貫通配線に接続されている。

0008

(2)前記(1)に記載の半導体装置において、複数の前記半導体チップ同士が、直接または中間層を挟んで密着していることが好ましい。

0009

(3)前記(1)または(2)のいずれかに記載の半導体装置において、前記第一貫通配線および前記第二貫通配線が、いずれも銅を主成分として含む材料によって構成されていることが好ましい。

0010

(4)前記(1)〜(3)のいずれか一つに記載の半導体装置において、複数の前記半導体チップのそれぞれに、リングオシレータADコンバータが搭載され、二つの前記導電体層に対し、電気的に接続されていてもよい。

0011

(5)前記(1)〜(3)のいずれか一つに記載の半導体装置において、複数の半導体チップの厚み方向における一方の側に、リングオシレータ、ADコンバータが搭載されたベースロジックチップをさらに有し、それぞれの前記半導体チップの二つの前記導電体層に対し、前記第一貫通配線および前記第二貫通配線を介して電気的に接続されていてもよい。

発明の効果

0012

本発明の半導体装置では、第一貫通配線に接続された各半導体チップの一方の導電体層同士が等電位となり、かつ、第二貫通配線に接続された各半導体チップの他方の導電体層同士が等電位となる。したがって、各半導体チップにおいて、一方の導電体層と他方の導電体層とで構成されるキャパシタは、他の全ての半導体チップのキャパシタと並列接続されることになるため、合成容量が、各半導体チップのキャパシタの容量を足し合わせた大きさになる。本発明の半導体装置は、半導体チップをいくつ重ねても基板面積が変わることはないため、多層構造とすることにより、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能となる。

図面の簡単な説明

0013

本発明の一実施形態に係る半導体装置とその実装基板の断面図である。
図1の半導体装置を、その積層方向から平面視した図である。
変形例1に係る半導体装置を、その積層方向から平面視した図である。
変形例2に係る半導体装置を、その積層方向から平面視した図である。

実施例

0014

以下、本発明を適用した実施形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

0015

図1は、本発明の一実施形態に係る半導体装置100と、半導体装置100を実装した基板(実装基板)200の断面図である。半導体装置100は、厚み方向Tに並ぶ複数の半導体チップ101と、それらを厚み方向Tに貫通する第一貫通配線102および第二貫通配線103と、を有する。半導体装置100は、実装基板200に対してバンプを介さずに接合されている。

0016

半導体チップ101は、主に、チップ基板104と、チップ基板の一方の主面104a側に設けられた機能素子(不図示)と、キャパシタ105と、それらの隙間を埋める層間絶縁膜106と、で構成されている。

0017

キャパシタ105は、平板状の二つの導電体層107、108を、それぞれの一方の主面107a、108a同士が対向するように、かつ略平行になるように設けられている。ここでの導電体層107、108は、それぞれ、キャパシタ105の上部電極、下部電極として機能するものである。

0018

導電体層107、108の材料としては、例えば、銅、アルミニウム等の金属、ポリシリコンシリサイド等が用いられる。層間絶縁膜106は、チップ基板104と導電体層108の間に形成される絶縁体層106−1、導電体層107と導電体層108の間に形成される絶縁体層106−2、導電体層107より上に形成される絶縁体層106−3を有する。絶縁体層106−1、106−2、106−3は、例えば、酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)等の半導体酸化膜金属酸化膜等によって構成されていることが好ましい。絶縁体層106−2を比誘電率の高い材料で形成することにより、導電体層107と導電体層108の間のキャパシタ容量を増大させることができる。なお、導電体層107、108の材料は、半導体装置100としての合成容量を求める観点から、積層される半導体チップ101全体で揃っていることが好ましい。

0019

各半導体チップを構成し、厚み方向Tに隣接する二つの導電体層107、108のうち一方の導電体層107は、第一貫通配線102に対して電気的に接続され、他方の導電体層108は、第二貫通配線102に対して電気的に接続されている。より詳細には、導電体層107の端部に貫通孔107Hが設けられており、ここに第一貫通配線102が挿入され、第一貫通配線102の外壁面と、貫通孔107Hの内壁面とが接触することにより、導電体層107と第一貫通配線102とが電気的に接続されている。同様に、導電体層108の端部に貫通孔108Hが設けられており、ここに第二貫通配線103が挿入され、第二貫通配線103の外壁面と、貫通孔108Hの内壁面とが接触することにより、導電体層108と第二貫通配線103とが電気的に接続されている。

0020

第一貫通配線102および第二貫通配線103は、少なくとも、半導体装置100を構成する全半導体チップの厚みの合計以上の長さを有する。これらは、加工性電気特性、コストの観点から、いずれも、銅のみ、または銅を主成分として約80%以上含む材料によって、構成されていることが好ましい。第一貫通配線102および第二貫通配線103の他の材料としては、例えば、タングステン(W)等も挙げることができる。

0021

図1では、複数の半導体チップ101同士が、互いに離間した状態を示しているが、実用上、これらは直接または中間層(接着剤層等)を挟んで密着していることが好ましい。

0022

図2は、図1の半導体装置100を、半導体チップ101が並ぶ方向(厚み方向T)から平面視した図である。ここでは、導電体層107、108の重なり具合が明示されるように、層間絶縁膜106を透明化している。

0023

同平面視において、2つの導電体層107、108は、互いに重なっている領域R1と、重なっていない領域R2とを有し、2つの領域の面積は、互いに反比例の関係にある。キャパシタ105の電気容量を大きくするためには、領域R1の面積を大きくすることが好ましいが、少なくとも第一貫通配線102、第二貫通配線103が貫通できる分の面積を領域R2に確保する必要がある。なお、同平面視における導電体層107、108の面積、および領域R1、R2の面積は、積層される半導体チップ101ごとに異なっていてもよい。

0024

第一貫通配線102、第二貫通配線103は、それぞれ導電体層107、108に対し、少なくとも1本ずつ設けられていればよいが、電荷の供給速度を向上させる観点、構造を安定化する観点から、図2に示すように複数本略等間隔で設けることが好ましい。

0025

図3は、2つの導電体層107、108の重なり方に関する変形例1として、半導体装置を図2と同様に平面視した図である。図2では、領域R1が2つの領域R2に挟まれている場合について例示しているが、ここでは、領域R1が全周囲(ここでは4方向)の領域R2から囲まれた状態になっている。変形例1の構成は、加工上の難しさはあるが、電荷の供給速度を向上させる観点、構造を安定化する観点から好ましい。

0026

図4は、複数のキャパシターの配置に関する変形例2として、半導体装置を図2、3と同様に平面視した図である。図4では、一つの半導体チップ101に、導電体層107Aと導電体層108Aとで構成されるキャパシタ105A、導電体層107Bと導電体層108Bとで構成されるキャパシタ105Bが設けられている場合について例示している。二つの導電体層の間に挟まれる絶縁層は共通となる。ここでは、一つの半導体チップ101に対し、2つのキャパシタ105A、105Bが設けられている場合について例示しているが、3つ以上のキャパシタが設けられていてもよい。複数のキャパシタの導電体層同士の面積は、揃っていてもよいし、揃っていなくてもよい。

0027

キャパシタ動作に関連するリングオシレータ、ADコンバータ等の機能素子については、複数の半導体チップ101のそれぞれに搭載し、二つの導電体層107、108に対して電気的に接続することができる。

0028

複数の半導体チップ101の厚み方向Tにおける一方の側(図1では上側または下側のいずれか)に、これらの機能素子が搭載されたベースロジックチップをさらに有する場合には、別の接続を行うこともできる。すなわち、当該機能素子を、それぞれの半導体チップ101の二つの導電体層107、108に対し、第一貫通配線102および第二貫通配線103を介して電気的に接続することができる。

0029

上述した半導体装置は、主に、次の手順で製造することができる。まず、所定の機能素子を搭載した複数の半導体チップを準備し、それぞれの半導体チップに対し、貫通孔の形成が可能な厚さ(5〜10μm程度)になるように、基板側から研磨を行う。

0030

次に、研磨された複数の半導体チップを、接着剤を用いて厚み方向に貼り合わせた上で、所定の位置において、エッチング法を用いて、貼り合わせた全半導体チップを貫通する貫通孔を形成する。続いて、形成された貫通孔に対し、スパッタリング法等を用いて導電材料を埋め込むことにより、第一貫通配線107、第二貫通配線108を形成する。

0031

最後に、第一貫通配線、第二貫通配線が形成された半導体チップの積層体を、実装基板に取り付けることにより、本実施形態の半導体装置100を得ることができる。

0032

以上により、本実施形態に係る半導体装置100では、第一貫通配線102に接続された各半導体チップ101の一方の導電体層107同士が等電位となり、かつ、第二貫通配線108に接続された各半導体チップ101の他方の導電体層108同士が等電位となる。したがって、各半導体チップ101において、一方の導電体層107と他方の導電体層108とで構成されるキャパシタ105は、他の全ての半導体チップ101のキャパシタと並列接続されることになるため、合成容量が、各半導体チップのキャパシタ105の容量を足し合わせた大きさになる。本実施形態の半導体装置100は、半導体チップ101をいくつ重ねても基板面積が変わることはないため、多層構造とすることにより、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能となる。

0033

100・・・半導体装置
101・・・半導体チップ
102・・・第一貫通配線
103・・・第二貫通配線
104・・・チップ基板
104a・・・チップ基板の一方の主面
105・・・キャパシタ
106・・・層間絶縁膜
107、107A、107B、108、108A、108B・・・導電体層
107a、108a・・・導電体層の一方の主面
200・・・実装基板
R1、R2・・・領域
T・・・厚み方向

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