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技術 メモリから読み取られたバイナリ信号の変換

出願人 インフィニオンテクノロジーズアクチエンゲゼルシャフト
発明者 ミヒャエルゲッセルトーマスケアントーマスラーベナルト
出願日 2020年3月19日 (9ヶ月経過) 出願番号 2020-049414
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-155197
状態 未査定
技術分野 静的磁気メモリ 特殊メモリ(超電導/光/流体)
主要キーワード 読み出しウィンドウ 測定増幅器 ブール方程式 時間的シーケンス Dフリップフロップ 値割り当て 概略線図 アナロジー
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年9月24日)のものです。
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図面 (15)

課題

メモリから読み取られたバイナリ信号を変換するための効率的なアプローチ及び装置を提供する。

解決手段

方法は、メモリから読み取られた第1のバイナリ信号を変換するための方法であって、第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、第1のバイナリ信号が第2のバイナリ信号に変換され、第1のバイナリ信号がn者択k符号の符号語または所定の符号語でない場合には、第1のバイナリ信号が所定の信号に変換され、所定の信号は、第2のバイナリ信号とは異なる。

概要

背景

米国特許第9805771号明細書からは、メモリセルから読み取られた状態を評価し、これらの状態を時間領域に変換し、これに応じて、時間的により早期に到着した状態を、メモリセルを効率的に読み出すために利用することが公知である。

概要

メモリから読み取られたバイナリ信号を変換するための効率的なアプローチ及び装置を提供する。方法は、メモリから読み取られた第1のバイナリ信号を変換するための方法であって、第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、第1のバイナリ信号が第2のバイナリ信号に変換され、第1のバイナリ信号がn者択k符号の符号語または所定の符号語でない場合には、第1のバイナリ信号が所定の信号に変換され、所定の信号は、第2のバイナリ信号とは異なる。なし

目的

課題は、既存の解決策を改善し、とりわけ、メモリから読み取られたバイナリ信号を変換するための効率的なアプローチを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリから読み取られた第1のバイナリ信号を変換するための方法であって、・前記第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、前記第1のバイナリ信号が第2のバイナリ信号に変換され、・前記第1のバイナリ信号が前記n者択k符号の符号語または所定の符号語でない場合には、前記第1のバイナリ信号が所定の信号に変換され、・前記所定の信号は、前記第2のバイナリ信号とは異なる、方法。

請求項2

前記第1のバイナリ信号は、前記メモリのn個のメモリセルから読み出される、請求項1記載の方法。

請求項3

前記メモリの1つのメモリセルは、2つ以上の状態をとることができる、請求項2記載の方法。

請求項4

前記所定の信号は、以下の可能性、すなわち、・所定のビットシーケンス、・有効性信号、とりわけ有効性ビットを有する所定のビットシーケンス、・前記第2のバイナリ信号と同じ個数の場所を有する所定のビットシーケンス、のうちの少なくとも1つを含む、請求項1から3までのいずれか1項記載の方法。

請求項5

・前記第1のバイナリ信号は、n個のバイナリ値を有し、・前記第2のバイナリ信号は、n以下の個数のバイナリ値を有する、請求項1から4までのいずれか1項記載の方法。

請求項6

前記第2のバイナリ信号または前記所定の信号は、ラッチの配列に保存され、前記ラッチの個数は、前記第2のバイナリ信号のバイナリ値の個数に対応する、請求項1から5までのいずれか1項記載の方法。

請求項7

・前記第1のバイナリ信号および前記第2のバイナリ信号は、それぞれn個のバイナリ値を有し、・前記第1のバイナリ信号が前記n者択k符号の符号語または所定の符号語である場合には、前記第1のバイナリ信号が前記第2のバイナリ信号に変換され、前記第1のバイナリ信号と前記第2のバイナリ信号とは、同一である、請求項1から6までのいずれか1項記載の方法。

請求項8

・1つのメモリの複数のメモリセルから、それぞれn個の状態が読み取られ、・前記第1のバイナリ信号のk個の最速の状態、または(n−k)個の最速の状態が、時間領域において特定される、請求項1から7までのまでのいずれか1項記載の方法。

請求項9

前記最速の状態は、0状態である、請求項8記載の方法。

請求項10

前記最速の状態に属していない残りの状態が、相応にセットされる、請求項8または9記載の方法。

請求項11

前記メモリは、以下のメモリ、すなわち、・フローティングゲートセル、・PCRAM、・RRAM、・MRAM、・MONOS型コンポーネント、・ナノクリスタルセル、・ROM、のうちの少なくとも1つを含む、請求項1から10までのいずれか1項記載の方法。

請求項12

メモリから読み取られた第1のバイナリ信号を変換するための装置であって、前記装置は、処理ユニットを含み、前記処理ユニットは、・前記第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、前記第1のバイナリ信号を第2のバイナリ信号に変換し、・前記第1のバイナリ信号が前記n者択k符号の符号語または所定の符号語でない場合には、前記第1のバイナリ信号を所定の信号に変換する、ように構成されており、・前記所定の信号は、前記第2のバイナリ信号とは異なる、装置。

請求項13

前記装置は、ラッチの配列をさらに含み、・前記第2のバイナリ信号または前記所定の信号は、ラッチの配列に保存され、前記ラッチの個数は、前記第2のバイナリ信号のバイナリ値の個数に対応する、請求項12記載の装置。

請求項14

請求項12または13記載の装置を少なくとも1つ含む、システム

請求項15

請求項1から11までのいずれか1項記載の方法のステップを実行するように構成されたプログラムコード部分を含む、デジタルコンピュータのメモリに直接的にロード可能な、コンピュータプログラム

請求項16

コンピュータが請求項1から11までのいずれか1項記載の方法のステップを実行するように構成された、コンピュータによって実行可能な命令を含む、コンピュータ可読記憶媒体

技術分野

0001

本発明は、メモリから読み取られたバイナリ信号の変換に関する。

背景技術

0002

米国特許第9805771号明細書からは、メモリセルから読み取られた状態を評価し、これらの状態を時間領域に変換し、これに応じて、時間的により早期に到着した状態を、メモリセルを効率的に読み出すために利用することが公知である。

発明が解決しようとする課題

0003

課題は、既存の解決策を改善し、とりわけ、メモリから読み取られたバイナリ信号を変換するための効率的なアプローチを提供することである。

課題を解決するための手段

0004

上記の課題は、独立請求項に記載の特徴によって解決される。好ましい実施形態は、とりわけ従属請求項から見て取ることができる。

0005

メモリから読み取られた第1のバイナリ信号を変換するための方法であって、
・第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、第1のバイナリ信号が第2のバイナリ信号に変換され、
・第1のバイナリ信号がn者択k符号の符号語または所定の符号語でない場合には、第1のバイナリ信号が所定の信号に変換され、
・所定の信号は、第2のバイナリ信号とは異なる、
方法が提案される。

0006

変換は、例えば論理回路および/または表を用いて実装され得る。

0007

とりわけ、1≦k≦nが当てはまり得る。

0008

好ましくは、n者択k符号のそれぞれの所定の符号語に対して1つの(別個の)第2のバイナリ信号が存在する。

0009

例えば、誤りのない場合には、第1の信号は、n者択k符号の所定の符号語である。このようにして所定の符号語が検出されると、第1のバイナリ信号が、第2のバイナリ信号に変換される。

0010

第1のバイナリ信号を、所定の信号に変換することができ、所定の信号は、(例えば、有効性ビットの形態の)有効性信号を含むことができる(所定の信号は、有効性信号でもあり得る)。したがって、有効性信号は、第1のバイナリ信号がn者択k符号の符号語または所定の符号語ではないことを示すことができる。任意選択的に、このような有効性信号は、第1のバイナリ信号がn者択k符号の符号語または所定の符号語であるので、第2のバイナリ信号が有効であることを示すこともできる。

0011

第2の信号への変換が実施されるのではなく、その代わりに所定の信号が供給される場合については、複数の可能性が存在する。
・第1のバイナリ信号は、n者択k符号の符号語であるが、正にこの符号語に対して、適した第2のバイナリ信号が存在しない場合。
・第1のバイナリ信号が、n者択k符号の符号語ではない場合。

0012

n者択k符号の符号語の量が、第2の信号によって可能となる値組み合わせの量よりも多いケースも、これによってカバーされている。例えば、6者択3符号は、20通りの符号語を含み、この20通りの符号語を、変換によって4個のビットへと、ひいては16通りの可能な値へとマッピングすることもでき、なお、このことは、4つの符号語を未使用のままにし、これらの4つの符号語を上記の規則に従って所定の信号に変換することによって実施される。

0013

ここで、「符号語」という用語が、所定の符号によるビットの有効な割り当て意味することに留意すべきである。したがって、符号語は、符号の特性を満たすものである。このことは、それぞれ異なる符号のそれぞれ異なる符号語にも、相応に当てはまる

0014

以下では、時間領域において状態がどのように特定されるかについてさらに説明する。補足的に、これに関して米国特許第9805771号明細書を参照してもよい。検出されるべき変数を時間領域に変換することにより、個々の状態が時間的に順次に発生する。例えば0状態は、1状態よりも前に発生する(0状態および1状態という名称は、説明のために例示的に選択されたものである)。したがって、k個の0状態の到着後、n個の状態の特定を終了することができ、そして、n−k個の残りの状態に値1を対応付けることができる(1状態が特定されるまで待つ必要はない。なぜなら、n者択k符号に基づいて、k個の0状態と、(n−k)個の1状態が存在するからである)。

0015

1つの発展形態によれば、第1のバイナリ信号は、メモリのn個のメモリセルから読み出される。

0016

1つの発展形態によれば、メモリの1つのメモリセルは、2つ以上の状態をとることができる。

0017

1つの発展形態によれば、所定の信号は、以下の可能性、すなわち、
・所定のビットシーケンス
・有効性信号、とりわけ有効性ビットを有する所定のビットシーケンス、
・第2のバイナリ信号と同じ個数の場所を有する所定のビットシーケンス、
のうちの少なくとも1つを含む。

0018

ここで、有効性信号が、バイナリ信号またはアナログ信号であり得ること、または少なくとも1つのバイナリ信号および/または少なくとも1つのアナログ信号を含み得ることに留意すべきである。

0019

1つの発展形態によれば、
・第1のバイナリ信号は、n個のバイナリ値を有し、
・第2のバイナリ信号は、n以下の個数のバイナリ値を有する。

0020

1つの発展形態によれば、第2のバイナリ信号または所定の信号は、ラッチの配列に保存され、ラッチの個数は、第2のバイナリ信号のバイナリ値の個数に対応する。

0021

例えば、ラッチを凍結するための信号(ラッチのホールド信号)は、唯一このラッチのデータ入力部に印加された値からのみ、決定され得る。したがって、ラッチは、顕著な遅延なしに直接的に反応して、自身のデータ入力部に印加された信号を凍結することができる。

0022

1つの発展形態によれば、
・第1のバイナリ信号および第2のバイナリ信号は、それぞれn個のバイナリ値を有し、
・第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、第1のバイナリ信号が第2のバイナリ信号に変換され、なお、第1のバイナリ信号と第2のバイナリ信号とは、同一である。

0023

1つの発展形態によれば、
・1つのメモリの複数のメモリセルから、それぞれn個の状態が読み取られ、
・第1のバイナリ信号のk個の最速の状態、または(n−k)個の最速の状態が、時間領域において特定される。

0024

1つの発展形態によれば、最速の状態は、0状態である。

0025

これに代えて、それぞれの状態に物理的な規則が対応付けられていることに基づき、最速の状態を、1状態としてもよい。

0026

1つの発展形態によれば、最速の状態に属していない残りの状態が、相応にセットされる。

0027

最速の状態が0状態である場合には、k番目の0状態が特定された後、まだ対応付けが行われていない(n−k)個の状態を、1状態としてセットすることができる。

0028

1つの発展形態によれば、
メモリは、以下のメモリ、すなわち、
フローティングゲートセル
PCRAM、
RRAM、
MRAM、
MONOS型コンポーネント
ナノクリスタルセル、
・ROM、
のうちの少なくとも1つを含む。

0029

メモリから読み取られた第1のバイナリ信号を変換するための装置であって、当該装置は、処理ユニットを含み、処理ユニットは、
・第1のバイナリ信号がn者択k符号の符号語または所定の符号語である場合には、第1のバイナリ信号を第2のバイナリ信号に変換し、
・第1のバイナリ信号がn者択k符号の符号語または所定の符号語でない場合には、第1のバイナリ信号を所定の信号に変換する
ように構成されており、
・所定の信号は、第2のバイナリ信号とは異なる、
装置も提案される。

0030

1つの発展形態によれば、本方法は、メモリと、システムバスに結合された誤り処理と、の間に機能的に配置されている処理ユニットによって実行される。

0031

処理ユニットは、ソフトウェアハードウェア、または混合形式(ファームウェア)を含み得る。

0032

本装置は、1つのコンポーネントに構成されてもよいし、または複数のコンポーネントに分散されて構成されてもよい。処理ユニットは、誤り処理を含んでもよいし、または誤り処理とは別個に構成されてもよい。メモリは、本装置の一部として構成されてもよいし、または本装置とは別個に構成されてもよい。

0033

本明細書に記載される処理ユニットを、とりわけプロセッサユニットとして、かつ/または少なくとも部分的にハードワイヤードのまたは論理的な回路配置として構成することができ、これらのプロセッサユニットおよび/または回路配置は、例えば本方法が、本明細書に記載されているように実行可能となるように構成されている。上記の処理ユニットは、対応する所要周辺機器(メモリ、入出力インターフェース入出力機器など)を有する任意の種類のプロセッサまたは計算機もしくはコンピュータであり得るか、またはこれらを含み得る。

0034

方法に関する上記の説明は、装置に関しても相応に当てはまる。

0035

1つの発展形態によれば、装置は、ラッチの配列をさらに含み、
・第2のバイナリ信号または所定の信号は、ラッチの配列に保存され、ラッチの個数は、第2のバイナリ信号のバイナリ値の個数に対応する。

0036

本明細書に記載された装置を少なくとも1つ含む、システム提示される。

0037

さらに、本明細書に記載された方法のステップを実行するように構成されたプログラムコード部分を含む、デジタルコンピュータのメモリに直接的にロード可能な、コンピュータプログラム製品が提案される。

0038

コンピュータが本明細書に記載された方法のステップを実行するように構成された、コンピュータによって実行可能な命令を含む、コンピュータ可読記憶媒体も提示される。

0039

上述した特性、特徴、および利点、ならびにこれらを達成する手法は、実施例の以下の概略的な説明に関連してさらに説明され、これらの実施例は、図面に関連してより詳細に説明される。同一または同等の要素には、見やすくするために同じ参照符号が付されている場合がある。

図面の簡単な説明

0040

メモリセルのセル抵抗に関する2つの(度数分布を含む例示的な線図である。
20個のそれぞれ異なる状態が、6つのメモリセルCell0〜Cell5に基づいてどのように表されるかを説明する表である。
図1に基づく例示的な線図であり、ここでは図1とは異なり、合計6つのメモリセルの抵抗値Rcellが示されており、3つのメモリセルは、低抵抗状態(LRS)を有し、3つのメモリセルは、高抵抗状態(HRS)を有する。
時間領域への変換後の、図3Aに基づく例示的な線図である。
メモリセルからの状態「0」および「1」の時間的な測定を例示的に説明する線図である。
n者択k符号のk個の最速の状態(ビット)を検出するための例示的な回路配置を示す図である。
6者択3符号の3つの最速の0状態を決定するための、論理回路としての図5ブロック501の例示的な実装を示す図である。
いわゆる「事前論理」の例示的な実装を示す図である。
図7に示される事前論理に印加された入力信号と、この事前論理によって供給される出力信号と、の間の依存関係を説明する2つの概略線図である。
測定増幅器によって供給された値が2つの事前論理に供給される例を示す図である。
図7に示された事前論理に代わる実施形態を示す図である。
複数の異なるメモリに関する例示的なシステム実装を示す図である。
メモリセルの抵抗値Rcellの軸上に3つの異なる分布を有する例示的な線図であり、それぞれの分布は、個々のメモリセルの状態を表す。
6つのメモリセルの例示的な割り当てを示す図であり、それぞれのメモリセルは、状態A,BまたはCのうちの1つを有することができる。
それぞれ2つの同一の状態A,BおよびCを、どのようにして6つのメモリセルに分配することができるかの、26=64通りの可能な組み合わせを示す表である。

実施例

0041

MRAM、RRAM、またはPCRAMのような新しいメモリ技術を使用することによってコスト的な利点が得られ、CMOS製造プロセスに関する互換性が改善される。

0042

しかしながら、個々の状態の間の、例えば0状態と1状態との間の小さな読み出しウィンドウを用いて、何とか上手対処することが課題となっている。

0043

図1は、メモリセルのセル抵抗に関する2つの(度数)分布101および102を含む例示的な線図を示し、これら2つの(度数)分布101と102との間には、読み出しウィンドウ103が配置されている。分布101は、例えば高抵抗状態(HRS:“High Resistive State”)を示し、相応にして、分布102は、例えば低抵抗状態(LRS:“Low Resistive State”)を示す。例えば、HRS状態に論理「1」を対応付けることができ、LRS状態に論理「0」を対応付けることができる。読み出しウィンドウ103は、基準値Rrefを中心として配置されている。

0044

2つの分布101と102とを分離するために基準値Rrefを配置することは、分布101の状態と分布102の状態とを区別するための高信頼性および高堅牢性に鑑みて、問題である。その理由は、一方では、これらの分布の間にある利用可能な読み出しウィンドウを、区別のために論理1と論理0とに分割しなければならないからである。他方では、HRSとLSRとを一義的に区別することは、経年変化および/または温度影響によってメモリが自身の特性を変化させることにより、さらに困難になる。すなわち、これによって、例えば、読み出しウィンドウ103のサイズおよび/または位置が変化してしまう可能性がある。これによって、分布101と102とが近似してしまうか、またはそれどころか、重複してしまう可能性もある。

0045

この問題を軽減するために、相補的なメモリセルを使用することができる。例えば、2つ以上の相補的なメモリセルを使用することができる。相補的なメモリセルを使用する場合には、1つのデータビットが(少なくとも)2つの物理的なメモリセルによって表され、これらの(少なくとも)2つの物理的なメモリは、誤りのない場合に相補的な状態を有する。例えば、1つの論理データビットを表すために2つの相補的なメモリセルA1およびA2が使用される場合には、以下のことが当てはまり得る。
・相補的なメモリセルA1およびA2に関してA1=0かつA2=1が当てはまる場合には、論理値「0」が存在する。
・相補的なメモリセルA1およびA2に関してA1=1かつA2=0が当てはまる場合には、論理値「1」が存在する。

0046

したがって、誤りのない場合には、2つのメモリセルA1およびA2が常に相補的な値を有する。すなわち、メモリセルA1が値0をとる場合には、メモリセルA2が値1をとり、その逆もまた同様である。

0047

相補的なメモリセルを、例えば、任意のn者択k符号(k-out-of-n code)のために使用することができる。ここで説明する実施例は、6者択3符号(3-out-of-6 code)に基づく例示的な変換について記載したものである。6者択3符号の1つの符号語は、6つのビット(メモリセルの物理的な状態に対応する)を有し、そのうちの3つのビットは、常に値0または値1を有し、残りの3つのメモリセルは、これに対して相補的な値を有する。

0048

例えば、6つの物理的なメモリセルを設けることができ、これらの6つの物理的なメモリセルは、例えば4つのビットを符号化するために相補的なアプローチによって利用される。

0049

図2は、20個のそれぞれ異なる状態が、6つのメモリセルCell0〜Cell5に基づいてどのように表されるかを説明する表を示す。それぞれのメモリセルは、高抵抗状態(HRS)または低抵抗状態(LRS)をとることができる。それぞれの状態は、これら6つのメモリセルCell0〜Cell5の値割り当てに対応し、かつ6者択3符号の1つの符号語にも対応する。

0050

一般的に、n者択k符号の場合には、k個の第1の値と、(n−k)個の第2の値とをそれぞれ有する



通りの符号語が存在するということが当てはまる。



が当てはまり、したがって、6者択3符号の場合には、



が当てはまる。

0051

したがって、6者択3符号の場合には、合計20通りの符号語が存在し、この際、3つのビットが第1の値を有し、他の3つのビットが第2の値を有する。これらの符号語を、例えば24=16通りの状態をマッピングするため(すなわち、4つのビットを符号化するため)に利用することができ、このために、20通りの符号語のうちの4通りの符号語は、未使用のままにされる。

0052

図3Aは、図1に基づく例示的な線図を示し、ここでは図1とは異なり、合計6つのメモリセルの抵抗値Rcellが示されており、3つのメモリセルは、低抵抗状態(LRS)を有し、3つのメモリセルは、高抵抗状態(HRS)を有する。図1と同様に、横軸がそれぞれのセルの抵抗値Rcellを示す。

0053

図3Bは、図3Aに基づく例示的な線図を示し、ここでは図3Aとは異なり、時間領域への変換後であり、横軸が時間tcellを示す。したがって、メモリセルの個々の状態を、時間に依存して特定することができる。

0054

例えば、0状態(例えばLRS)は、1状態(例えばHRS)よりも高速に測定され得る。すなわち、上記の6者択3符号の例によって0状態が3回特定された場合、誤りのない場合には、3番目の0状態が特定されたときには既に、まだ特定されていない残りの3つの状態が1状態であるはずである、ということが確定する。したがって、既に早期の時点で、ただ3つの比較的高速な0状態が特定されるとすぐに符号語を特定することが可能となる。比較的緩慢な1状態が到着するのを待つ必要はない。

0055

ここでは例示的に、0状態が、平均して1状態よりも前に特定され得るということが前提となっていることに留意すべきである。基本的に、第1の状態を第2の状態よりも高速に特定することができれば十分である。

0056

3つの最速の0状態を特定するための例示的な実施形態は、例えば、米国特許第9805771号明細書に記載されている。同明細書には、論理によって決定されたホールド信号から開始して、どのようにして多数のラッチ(例えば、ラッチは、Dフリップフロップとして実装され得る。https://de.wikipedia.org/wiki/Latchを参照)をホールドするか、またはどのようにしてこれらのラッチの状態を凍結させるかも、詳細に記載されている。ラッチを凍結させるこのメカニズムを、本明細書の実装のためにも実現することができる。

0057

図4は、状態「0」および「1」の時間的な測定を例示的に説明する線図を示す。それぞれのメモリセル401〜406は、これら2つの状態のうちの一方を表す。図4に示される例では、メモリセルの以下の割り当てが、例示的に適用される。
・メモリセル401:状態「1」、
・メモリセル402:状態「0」、
・メモリセル403:状態「1」、
・メモリセル404:状態「0」、
・メモリセル405:状態「0」、
・メモリセル406:状態「1」。

0058

既に説明したように、0状態は、例えば分布102による低抵抗値(LRS)に対応し、1状態は、分布101による高抵抗値(HRS)に対応する。時間領域に変換することにより、LRS「0」を、HRS「1」よりも早期に特定することが可能となる。

0059

(値0を有する)0状態にあるメモリセルは、(値1を有する)1状態にあるメモリセルよりも低い抵抗値を有し、したがって、値0を有するメモリセルを通ってより大きな電流が流れることとなる。この電流が静電容量によって経時的に積分されると、電圧が生じる。この電圧は、時間の経過とともに急峻に上昇し、メモリセルが値1を有する場合であって、かつ相応にして高抵抗である場合(であって、ひいては、電圧が同じ場合に、流れる電流がより小さい場合)よりも、格段により早期に所定のしきい値に到達する。このことから、値0を有するメモリセルを、値1を有するメモリセルよりも時間的により早期に特定することが可能であるということが分かる。

0060

もちろん、1状態にあるメモリセルが、0状態にあるメモリセルよりも低い抵抗値を有するようにしてもよい。その場合には、1状態の方がより早期に到達し、相応にして説明が逆になるであろう。明確にするために、以下では、0状態にあるメモリセルの方がより低い抵抗値を有すると仮定する。

0061

図4で選択された表現は、この意味において徒競走アナロジーを使用しており、最低の抵抗値(ひいては、電圧(=経時的に積分された電流)の最大の勾配)を有するメモリセルが、一着としてゴール407に到達する。

0062

相応にして、時点t=t0(「スタート」)に、測定が開始され、時点t=t1(「ゴール」)には既に、最初の3つのメモリセル404,402,および405の0状態を特定することが可能である。他のメモリセル401,403,および406は、まだゴールに到着していない。すなわち、上述した積分による電圧しきい値に、まだ到達していない。

0063

測定時には、複数のメモリセルが、どのような時間的シーケンスでゴール(すなわち、電流の積分時のしきい値)に到着したかが判明している。すなわち、本実施例では、まず始めにメモリセル404、次にメモリセル402、そして最後にメモリセル405である。

0064

6者択3符号のこの例では、6つのメモリセルのうちの正確に3個が0状態を有し、残りの3つのメモリセルが1状態を有する。0状態は、1状態よりも早期に特定され得るので、3番目の(つまり最後の)0状態を特定することができたらすぐに、測定を終了することが可能である。このことは、0状態が実際に1状態よりも早期に特定され得るという前提のもとに当てはまる。

0065

したがって、ゴール407は、メモリセル401〜406の可能な状態を、2つの領域に、すなわち1状態のための領域408と、0状態のための領域409とに区分する。すなわち、1状態を有するメモリセルが所定の電圧しきい値に到達するまでには、格段により多くの時間が必要となろう。これらのメモリセル(図4の例では、メモリセル401,403,および406)は、既に3つの0状態を特定することができた時点t1では、まだゴール407に到着していない。この時点t1で、3番目の0状態を特定することができた。この時点t1は、測定を終了することができる時点であって、かつメモリセルに接続された測定増幅器によって状態を凍結することができる時点でもある。この例では、凍結後、3つのメモリセル404,402,および405の0状態が存在する。残りの3つのメモリセル401,403,および406の状態は、それぞれ1にセットされている。

0066

以上をまとめると、すなわち、最初の3つの状態「0」が存在するとすぐに、符号語を特定することが可能である。図4に示される例では、時間t1に、符号語101001(LSBは、メモリセル406に対応する)を特定することが可能である。

0067

以下では、複数の異なるn者択k符号を組み合わせて、これによって追加的な状態を作成することが提案され、これによって例えば、m個のビットによって表現することができる合計2m通りの状態を実現することができ、有利には、mがnより小さい、ことが当てはまる。

0068

第1の例
例えば、以下のn者択k符号を組み合わせることが提案される(n者択k符号のための表記として、



も使用される)。

0069

したがって、合計して
20+6+6=32=25
通りの符号語が得られ、これらの符号語を、m=5つのビットによって表現することが可能である。この場合には、複数の異なる符号の符号語を、互いに効率的に区別可能にする必要がある。すなわち、



が存在するかどうかを、効率的に特定可能にすべきである。したがって、換言すれば、m個のビットによって表現することができる2m通りの状態をできるだけ全て利用するために、複数の異なるn者択k符号(1つの符号につき、それぞれ異なるkの値が使用される)を組み合わせることが可能である。

0070

第2の例
別の例では、以下のn者択k符号が組み合わせられる。

0071

したがって、合計して
70+28+28+1+1=128=27
通りの符号語が得られ、これらの符号語を、m=7個のビットによって表現することが可能である。この例でも再び、n>m(8>7)が当てはまる。

0072

以下では、



が組み合わされる第1の例を仮定する。

0073

図5は、n者択k符号のk個の最速の状態(ビット)を検出するための例示的な回路配置を示す(ここでは、例えばk=3およびn=6が当てはまる)。

0074

ブロック501は、関連する論理回路を含み、これについては以下でより詳細に説明する。例えば、ブロック501には、k個の最速の0状態の識別を可能にする任意の論理回路を収容することができる。図6は、このような論理回路を用いて、k個の最速の0状態が発生した時点に、どのようにして全ての状態を凍結し、ひいては登録することができるかを説明している。

0075

測定増幅器SA0〜SA5は、メモリのメモリセルの状態S0〜S5を供給する。これらの状態は、(例えば、Dフリップフロップとして実現される)ラッチ505〜510を介してブロック501に供給される。ブロック501において、k個の最速の0状態が検出され、次いで、接続部502を介してラッチ505〜510の状態が凍結(「ラッチ」)される。

0076

ブロック501において、ラッチ505〜510に対するホールド信号(凍結信号)が形成され、これらのラッチ505〜510のホールド信号を入力するための入力部に供給される。例えば、ホールド信号が値1をとると、ラッチの状態が凍結される。

0077

すなわち、接続部502を介してブロック501の出力信号が0から1に切り替わるとすぐに、k個の最速の0状態が検出され、ラッチ505〜510は、各自が供給する出力信号がこれ以上変化しないようにホールドされる。すなわち、この「凍結」時点には、ラッチ505〜510の出力部にk個の最速の0状態が印加されている。ラッチ505〜510の出力部において、ビットB0〜B5の形態の状態をタップして、さらに処理および/または保存することができる。

0078

図6は、論理回路としてのブロック501の例示的な実装を示す。ここでは例示的に、6者択3符号の3つの最速の0状態が特定される。出力信号601は、これら3つの最速の0状態が特定されるとすぐに0から1に変化する。

0079

出力信号601は、ラッチ505〜510のホールド信号として使用され、メモリセルの6つの状態S0〜S5に基づいて決定される。この場合、それぞれの状態は、メモリセルのための信号として測定増幅器(センスアンプ)SA0〜SA5によって供給され、これらの測定増幅器SA0〜SA5は、例えば、初期時には値「1」をとる。したがって、状態S0〜S5は、6つのメモリセルの信号(0または1)に対応する。

0080

状態S0〜S5は、バイナリ値の形態で供給される。

0081

6者択3符号の場合には、3番目の0状態が到着した後、残りの状態は、値1を有していると結論付けることができる。上記の例によれば、図6回路は、3つの最速のビットを検出するための論理を示し、これら3つの最速のビットは、−上述したように−0状態である(すなわち、値0を有する)。出力信号601が値1を有する場合には、これにより、測定増幅器の出力部において値0が3回検出されたことが示される。

0082

このために図6の回路は、例示的にNORゲートを使用する。入力部には複数のNORゲートが設けられており、それぞれのNORゲートは、3つの入力部と1つの出力部とを有する。それぞれの符号語に関して、6つの状態S0〜S5のうちの3個は、常に値0を有しており、すなわち、可能な符号語は、20通りの組み合わせを供給し、この20通りの組み合わせでは、状態S0〜S5から選択された正確に3つの状態が0である。上記の組み合わせは、合計20個のNORゲート602〜605の入力部の割り当てに対応する(見やすくするために、20個のNORゲート全てが図示されているわけではなく、選択された4つのNORゲートだけが図示されている)。

0083

したがって、例えば、NORゲート602の入力部は、状態S0,S1,およびS2に接続されている。相応にして、NORゲート603の入力部は、状態S0,S1,およびS3に接続されている。最後に、NORゲート604の入力部は、状態S2,S4,およびS5に接続されている。NORゲート605の入力部は、状態S3,S4,およびS5に接続されている。

0084

したがって、これらのNORゲート602〜605の各々は、各自の全ての入力部が値0を有する場合にのみ、各自の出力部に値1が印加される。

0085

(それぞれ4つの入力部を有する)5つのNORゲート606〜607と、(5つの入力部を有する)1つのNANDゲート608と、を含む、後続の例示的な実装は、全てのNORゲート602〜605の出力部と、出力信号601とのOR結合に対応する。

0086

したがって、図6では例えば、NORゲート602〜605のうちの1つのNORゲートのそれぞれの出力部は、後続のNORゲート606〜607のうちの1つのNORゲートの入力部に接続されている。NORゲート606〜607の出力部は、NANDゲート608の入力部に接続されている。

0087

3つの最速のビットが検出された場合には、出力信号601は、値1を有する。3つの最速のビットがまだ検出されていない場合には、NORゲート602〜605の全ての出力信号は、値0を有し、NORゲート606〜607の出力部は、全て1であり、出力信号601は、値0を有する。しかしながら、6つの可能な状態S0〜S5うちの3個において値0が印加されるとすぐに、各自の入力部において正確にこの3通りの組み合わせをマッピングしている該当するNORゲート602〜605が、各自の出力部において0から1に切り替わり、これによって、該当するNORゲート606〜607の出力部も、1から0に切り替わり、これによって、NANDゲート608の出力信号601が、0から1に反転する。

0088

一般的に、k個の最速の0状態の識別は、第1のレベルにおいてn者択k通りの可能な組み合わせに対応する個数のNORゲートを有する回路を使用して、実施することが可能である。それぞれのNORゲートは、k個の入力部を有し、それぞれのNORゲートは、各自の入力部において、k個の0状態が発生し得るn者択n通りの可能な組み合わせのうちの1つをマッピングする。次いで、NORゲートの出力部は、出力信号に論理的にOR結合される。例えば、この論理的なOR結合は、図6に示されるようにNORゲートとNANDゲートとを2段階で使用することによって実現することができる。出力信号は、値1によって、k個の0状態が存在することを示す。出力信号が値0を有する場合には、少なくともk個の状態は、まだ発生していない。

0089

k1,k2などの、それぞれ異なる個数の0状態を特定するために、このような論理回路を複数個使用することができる。それぞれの論理回路の出力信号が値1を有するたびに、これらの0状態が登録される。このようにして、どのk1,k2などの個数の0状態が発生しているか、または発生したかを特定することができる。

0090

すなわち、上記の例によれば、3つの最速のビットと、(1つの)最速のビットと、5つの最速のビットとが検出される。このために、上述した図5および6の、それぞれ1つの回路配置を使用することができる。

0091

図5のラッチ505〜510の状態は、ブロック501の出力信号502が値1をとった後、凍結される。出力信号502は、時点tにラッチ505〜510の入力部に最速の3つのゼロが印加された後、時間遅延Δtを伴って値1をとる。

0092

組み合わせ回路が、例えば、図6のように実装される場合には、この遅延Δtは、論理ゲートゲート実行時間によって決定されている。

0093

ラッチ505〜510の3つの入力部に3つの最速のゼロが印加される時点tと比較して、ラッチ505〜510の入力部に印加される値の凍結は、時点t+Δtにおいてようやく実施される。

0094

ここで、時点t+Δtにラッチ505〜510の入力部の1つに別のゼロ、例えば4番目のゼロが印加されると、不利なことにこの4番目のゼロも、これらのラッチのうちの1つに保存される。これによって結果的に、6者択3符号の符号語が、誤って保存されなくなる。

0095

したがって、特定の条件下では、時間遅延Δtのせいで最初の3つのゼロと、最初の4つのゼロとを区別することが不可能となってしまう。

0096

以下に、区別可能性の改善を可能にする例を示す。

0097

図7は、測定増幅器SA0〜SA5の出力部に直接的に接続される回路701による、いわゆる「事前論理」の例示的な実装を示す。

0098

このために回路701は、とりわけ、この例では、自身の入力部にも6者択3符号の符号語が印加されている場合にのみ、自身の出力部において6者択3符号の符号語を供給するような、組み合わせ論理回路を含む。これに対して、回路701の入力部に6者択3符号の符号語が印加されていない場合には、回路701は、自身の出力部において、6者択3符号の符号語ではない所定の信号を(例えば、所定のビットシーケンスとして)に供給する。この所定の信号は、例えば、「000000」である。

0099

このアプローチは、3番目に最速の0値に引き続き、非常に短い遅延を伴ってさらなる0値が生じた場合であっても、回路701に基づいて最速の3つの0値を検出することが可能となるという利点を有する。回路701の入力部のうちの1つに4番目の0値が印加されると、回路701によって値0・・・0が出力されるのである。

0100

このアプローチは、回路701に基づいて最速の3つの0値を(ほぼ)遅延なしに検出することが可能となるという利点を有する。回路701の出力信号は、この例では、次の条件のうちの1つが当てはまる場合に「000000」となる。
・4つ以上の1値が存在する(3つ未満の0値が存在する)、
・4つ以上の0値が存在する(つまり、3つ未満の1値が存在する)。

0101

相応にして、後置接続されたラッチ710〜715は、回路701によって供給された信号に従って、各自の出力部においてビットB0〜B5を供給する。

0102

図8は、回路701の入力信号801と出力信号802との間の依存関係を説明する2つの概略線図を示す。出力信号802は、回路701の端子A0〜A5に印加され、入力信号801は、測定増幅器SA0〜SA5によって供給される。

0103

例示的に、測定増幅器SA0〜SA5は、t1〜t7の時間的シーケンスで以下の値を供給する。

0104

したがって、この例では初期時に決定論的に規定されている1値が、徐々に値0に反転する。期間803の間に、6者択3符号のある1つの符号語、すなわち値101100(A5・・・A0の順序で)が、出力信号として端子A0〜A5に印加される。他の全ての値に関して、出力信号は、000000である。回路701は、DNF論理(以下を参照)を有することができ、このDNF論理は、測定増幅器SA0〜SA5から到来した入力信号を、相応に端子A0〜A5に対応付けるものである。このために回路701は、複数の論理ゲートを有することができるか、または1つの対応表ルックアップテーブル)を有することができる。

0105

ラッチ710〜715を配置することにより、この例では、端子A0〜A5において例示的に1値として出力される3つの最速の0状態が、読み取りプロセスの間、ビットB0〜B5として永続的に供給されることが保証される。

0106

入力信号801は、読み取りアクセスされる、例えば6つのメモリセルを有するメモリ領域の入力信号であることに留意すべきである。例えば期間804を必要とする読み取りプロセスの後、ラッチ710〜715は、再びリセットされ、これによって、新しい読み取りプロセスを実行することが可能となる。

0107

相応にして、複数の事前論理回路を設けることができ、これら複数の事前論理回路は、同じ1つのメモリセルに対して並列に読み取りアクセスして、それぞれ異なる符号語を検出する。

0108

図12は、図3Aに基づいて、メモリセルの抵抗値Rcellの軸上に3つの異なる分布1201,1202,および1203を有する例示的な線図を示し、それぞれの分布は、個々のメモリセルの状態を表す。したがって、図12の例では、3つの可能な状態A,BおよびCが生じる。したがって、すなわち、ある1つのメモリセルの読み取りプロセスの後、このメモリセルが状態A,BまたはCにあるかどうかを特定することができる。したがって、例えば、6つのメモリセルが読み取られる場合には、任意のシーケンスの6つのこのような状態が生じる。

0109

すなわち、この限りにおいて図12は、図3Aとは異なり、メモリセル1つ当たり3つ以上の状態を区別することができるように拡張された形態を示している。

0110

相応にして、このアプローチを、メモリセル1つ当たり4つ以上の状態へと拡張することができる。

0111

図9は、測定増幅器SA0〜SA5によって供給されたそれぞれの値が、3つの状態A,BまたはCのうちの1つを有することができる例を示す。

0112

例示的に、6つのメモリセルのうちの2つずつが、それぞれ同じ状態A,BおよびCを有するような、1つの符号を想定するものとする。それぞれ2つの状態Aと、それぞれ2つの状態Bと、それぞれ2つの状態Cとを6つの場所に分配するための、合計90通りの可能性が存在する。

0113

すなわち、これらの90通りの可能性は、ここで例示的に使用されている、3種類の成分A,BおよびCを有する符号の、90通りの可能な符号語を表しており、この際、1つの6成分の符号語は、値Aを有する2つの成分と、値Bを有する2つの成分と、値Cを有する2つの成分と、を有する。この場合、A,BおよびCは、それぞれ3つの異なる値をとることができる。

0114

したがって、例えば6ビット値に対応する64通りのビット組み合わせを、90通りの符号語を有する符号語として符号化するために、複数の異なる可能性が存在する。

0115

したがって、90通りの符号語を、種々のやり方で、26=64通りの可能な(バイナリの)ビット組み合わせに対応付けることができる。

0116

図9では、測定増幅器SA0〜SA5によって供給された値が、2つの回路901および902に供給される。

0117

回路901は、2つの最速のセル(すなわち、最低のセル抵抗Rcellを有する状態Aを有するメモリセル)の位置を特定する事前論理であり、回路902は、4つの最速のセル(すなわち、状態Aを有するメモリセルおよび状態Bを有するメモリセルであり、状態Bは、上述したように、該当するセルが2番目に小さいセル抵抗Rcellを有することを特徴とする)の位置を特定する事前論理である。2つのメモリセルが残り、これら2つのメモリセルには、自動的に状態Cを割り振ることができる。図12の表現によれば、状態Cは、最高のセル抵抗Rcellを有する2つのメモリセルに対応する。

0118

回路901の下流にはラッチ903の配列が設けられており、このラッチ903は、2つの最速の0値を保存する。

0119

相応にして、回路902の下流にはラッチ904の配列が設けられており、このラッチ904は、最速の4つの0値を保存する。

0120

2つの個々の最速の0値は、残りの4つの値が論理1であることを前提としていることに留意すべきである。さらに、4つの0値が検出されたということは、まだ2つの1値が存在するということを意味する。このようにして、状態AとBとCとを、上述したように互いに区別することが可能である。

0121

論理回路905は、(ラッチ903の配列の出力部における)2つの最速の0値と、(ラッチ904の配列の出力部における)4つの最速の0値とを用いて、6つのメモリセルの割り当てを特定する。この割り当てを、論理回路905の出力部911〜916において、相応に直接的に出力することができるか、または別の符号化の形態で出力することができる。さらに、論理回路905は、出力部906を有し、この出力部906において、出力部911〜916に印加された値が有効であるか否かが示される。例えば、出力部911〜916の値が無効である場合には、出力部906は、値0を有することができる。相応にして、出力部911〜916の値が有効である場合には、出力部906は、値1を有する。

0122

以下の表は、測定増幅器SA0〜SA5によって供給された値に基づいて、配列903および904の出力部の値と、論理回路905の出力部の値とを例示的に示す。

0123

論理回路905の出力部の値は、時点t1〜t4では無効であり(このことは、「ドントケア」を表す「DC」によって示される)、時点t5から有効となる。したがって、出力部911〜916に有効な信号が印加されているどうか、またはいつ有効な信号が印加されたかと、相応にして、有効な信号をさらに処理することができるかどうか、またはいつさらに処理することができるかとを、出力部906を用いて判断することができる。

0124

ここでは、測定増幅器SA0によって供給された値が、最下位ビット(LSB)に対応することに留意すべきである。

0125

上記の表の第2列から、以下のような0値のシーケンスが得られる。
・時間t2では、ビット位置1、
・時間t3では、ビット位置0、
・時間t4では、ビット位置4、
・時間t5では、ビット位置2、
・時間t6では、ビット位置5、
・時間t7では、ビット位置3。

0126

時間t3から、ビット位置0および1における最初の2つの0値が識別されており、ラッチ903の配列の出力部に(2つの0値を有する)信号111100が印加される。

0127

時間t5から、ビット位置0,1,4,および2における最初の4つの0値が識別されており、ラッチ904の配列の出力部に(4つの0値を有する)信号101000が印加される。

0128

それと同時に、どの2つのビット位置が最も遅いビット位置であるか(この例では、時間t5においてまだ1値を有しているビット位置5および3)が一義的に特定されている。

0129

このようにして、論理回路905は、既に時点t5から、図13に示されているような信号CBCBAAを特定することが可能となる。

0130

例示的に、6つのビットの64通りの可能な割り当てを、図14に示されているような、合計90通りの可能な符号語(上記の説明を参照)のうちの64通りの符号語へとマッピングすることができる。残りの90−64=26通りの符号語は、ここでは使用されない。使用されるべきではない26通りの符号語は、任意に、または特定の規則に従って、選択され得る。

0131

すなわち、図14に示される表によれば、論理回路905の出力部において、ここでは上述した信号CBCBAAに対応するビット組み合わせ010001が供給される。

0132

図10は、図7に代わる実施形態を示し、この実施形態では、事前論理として、測定増幅器SA0〜SA5の出力部に直接的に接続される回路1001が設けられている。

0133

回路1001は、この例では、例えば6者択3符号の符号語を所定のビットシーケンス−この例では4つのビット−に変換するような、組み合わせ論理回路を含む。次いで、後置接続されたラッチ1010〜1013は、各自の出力部において、対応するビットB0〜B3を供給する。

0134

回路1001に印加された入力信号の、ビットB0〜B3への例示的な変換は、以下のように実施され得る。

0135

6者択3符号の20通りの符号語が存在する。そのうちの16通りの符号語だけに、それぞれ異なる4ビット値を対応付けることができる。6者択3符号の4通りの符号語が残り、この4通りの符号語に対しては、まだ使用されていない4ビット値が存在しない(上記の表の第17〜20行)。6者択3符号のこれらの4通りの符号語と、回路1001の入力部における他の全てのビット組み合わせとに関しては、変換により、出力信号としてビットシーケンス0000がもたらされる。

0136

任意選択的に、少なくとも1つの追加的なパリティビットが設けられるように、回路1001を拡張してもよい。例えば、1値の個数が奇数の場合にはパリティビット「0」を追加し、そうでない場合にはパリティビット「1」を追加することができる。

0137

ここで事前論理として設けられているそれぞれの回路を、事前論理によって実行されるべき変換が表または別の規則によって実施されるように、実装してもよい。論理回路は、ゲート(ANDゲートORゲート、NOTゲート)に基づいて選言標準形(DNF)を用いて変換規則を実現することにより、変換を実施してもよい(例えば、https://de.wikipedia.org/wiki/Disjunktive_Normalformを参照)。

0138

例えば上記の表からは、測定増幅器の出力部が、第2,4,6,8,10,12,14,または16行に示されている値をとる場合に、出力ビットB0(ここでは右端のLSB)が値1を有していることが分かる。相応にして、これらの行に示されている割り当ては、DNFに従って以下のようOR結合される。



なお、
・x0は、回路1001の、測定増幅器SA0に接続されている入力部に対応し、
・x1は、回路1001の、測定増幅器SA1に接続されている入力部に対応し、
・x2は、回路1001の、測定増幅器SA2に接続されている入力部に対応し、
・x3は、回路1001の、測定増幅器SA3に接続されている入力部に対応し、
・x4は、回路1001の、測定増幅器SA4に接続されている入力部に対応し、
・x5は、回路1001の、測定増幅器SA5に接続されている入力部に対応する。

0139

これを、残りのビットB1〜B3に対しても相応に実施することができる。すなわち、結果的に、ビットB0〜B3の値を入力値x0〜x5に基づいて定義する4つのブール方程式が得られる。これらの関係を、ゲート回路を用いて簡単に実装することができる。

0140

例示的なシステム実装およびその他の利点
図11は、多数のメモリセルを含むMRAM、PCRAMおよび/またはRRAM1110に関する例示的なシステム実装を示す。測定増幅器1111を介して、メモリセルに保存されている値が読み出され、ラッチ配列を有する上述した事前論理1112(例えば図7を参照)に基づいて、メモリセルが、論理(0または1)状態に対応付けられる。

0141

ラッチ配列を有する事前論理を用いて実装することによって、図5に示されているような、場合によっては遅延を伴う、追加的な後置接続された論理が必要とされなくなる。測定増幅器の出力部においてタップされるセル状態の、データビットへの変換は、変換されたビットがラッチに保存される前に直接的に実施される。これによって有利には、必要とされるラッチの個数と、ひいてはチップ上で必要とされる面積とが削減される。

0142

ラッチ配列を有する事前論理1112は、誤り処理1113を介してシステムバス1114に結合されている。

0143

誤り処理1113は、例えば誤り符号を使用することができる。誤り符号は、チェックビットを有する誤り検出符号であってもよく、このチェックビットは、n個のビットのそれぞれ異なるグループのビットから形成されている。好ましくは、チェックビットは、ビットグループ修正符号によって形成される。誤り処理1113は、上述したように誤り検出および/または誤り修正を含み得る。

0144

1つの選択肢は、n個のビットのグループのビットに対して誤り処理を実施し、バイト誤り訂正符号および/またはバイト誤り検出符号、例えば公知のリードソロモン符号を使用することである。

0145

さらなる選択肢は、ビットグループのビットに対して誤り処理を実施し、ビット誤り修正符号および/またはビット誤り検出符号を使用することである。

0146

さらに、マルチレベルメモリ1115を、測定増幅器1116を介して、ラッチ配列を有する事前論理1117に結合させることができ、このラッチ配列を有する事前論理1117は、誤り処理1118にビットを供給する。誤り処理1118自体は、システムバス1114に結合されている。

0147

測定増幅器は、それぞれn個のビットのグループで、メモリにアクセスすることができる。したがって、それぞれn個のメモリセルから読み取られるビットシーケンスを、n個のビットのグループとしてさらに処理することができる。誤りのない場合には、それぞれのビットシーケンスが、n者択k符号の1つの符号語を表す。例えばnは、6または8であり得る。

0148

本発明を、提示した少なくとも1つの実施例によって細部にわたり詳細に図示および説明したが、本発明は、そのような実施例に限定されているわけではなく、当業者は、本発明の保護範囲から逸脱することなく、そのような実施例から他の変形例を導き出すことが可能である。

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