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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 山岡雅史
出願日 2019年3月22日 (1年9ヶ月経過) 出願番号 2019-054140
公開日 2020年9月24日 (3ヶ月経過) 公開番号 2020-155184
状態 未査定
技術分野 不揮発性半導体メモリ 半導体メモリ
主要キーワード pチャネルMOS プレーンアドレス 選択プレー メモリインタフェースユニット ロジック制御回路 ドライバセット SDTMカード アドレス判定回路
関連する未来課題
重要な関連分野

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図面 (17)

課題

高速動作が可能な半導体記憶装置を提供する。

解決手段

実施形態の半導体記憶装置1は、複数のメモリセルを含むブロックBLK0と、複数のメモリセルを含むブロックBLK1と、ブロックBLK0またはブロックBLK1の第1メモリセルに、第1電圧SS印加した後に前記第1電圧より大きい第2電圧VREADを続けて印加し、前記第2電圧を印加した後に第3電圧VCGRVを印加するように構成される制御回路とを含み、前記制御回路は、前記第1メモリセルがブロックBLK0に含まれる場合、前記第1メモリセルがブロックBLK1に含まれる場合よりも、前記第2電圧を印加してからの時間が第1時間ΔT11だけ早いタイミングで、前記第1メモリセルに前記第3電圧を印加するように構成される。

概要

背景

概要

高速動作が可能な半導体記憶装置を提供する。実施形態の半導体記憶装置1は、複数のメモリセルを含むブロックBLK0と、複数のメモリセルを含むブロックBLK1と、ブロックBLK0またはブロックBLK1の第1メモリセルに、第1電圧SS印加した後に前記第1電圧より大きい第2電圧VREADを続けて印加し、前記第2電圧を印加した後に第3電圧VCGRVを印加するように構成される制御回路とを含み、前記制御回路は、前記第1メモリセルがブロックBLK0に含まれる場合、前記第1メモリセルがブロックBLK1に含まれる場合よりも、前記第2電圧を印加してからの時間が第1時間ΔT11だけ早いタイミングで、前記第1メモリセルに前記第3電圧を印加するように構成される。

目的

特開2013−232262号公報






高速動作が可能な半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数のメモリセルを含む第1グループと、複数のメモリセルを含む第2グループと、前記第1グループまたは前記第2グループの第1メモリセルに、第1電圧印加した後に前記第1電圧より大きい第2電圧を続けて印加し、前記第2電圧を印加した後に第3電圧を印加するように構成される制御回路とを具備し、前記制御回路は、前記第1メモリセルが前記第1グループに含まれる場合、前記第1メモリセルが前記第2グループに含まれる場合よりも、前記第2電圧を印加してからの時間が第1時間だけ早いタイミングで、前記第1メモリセルに前記第3電圧を印加するように構成され、前記第1グループおよび前記第2グループは、データの消去単位以上の単位である、半導体記憶装置

請求項2

前記第1グループおよび前記第2グループは、データの消去単位であり、前記半導体記憶装置は、前記第1グループおよび前記第2グループを含むメモリセルアレイを具備し、前記制御回路は、前記メモリセルアレイに対して第1方向側にある第1トランジスタと、前記メモリセルアレイに対して前記第1方向と反対側にある第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタのオンオフ切り替えるように構成される第1回路とを備え、前記制御回路は、前記第1メモリセルが前記第1グループに含まれる場合、前記第1トランジスタを介して前記第1メモリセルに前記第2電圧を印加し、前記第1メモリセルが前記第2グループに含まれる場合、前記第2トランジスタを介して前記第1メモリセルに前記第2電圧を印加するように構成され、前記第1回路は、前記第2トランジスタより前記第1トランジスタの近くにある請求項1に記載の半導体記憶装置。

請求項3

前記第1回路は、前記メモリセルアレイに対して前記第1方向側にある、請求項2に記載の半導体記憶装置。

請求項4

前記第1トランジスタと前記第2トランジスタは、同一の配線を介して前記第1回路に接続される、請求項2に記載の半導体記憶装置。

請求項5

前記制御回路は、第1トランジスタおよび第2トランジスタと、前記第1メモリセルが前記第1グループに含まれる場合、前記第1トランジスタを介して前記第1メモリセルに前記第2電圧を印加し、前記第1メモリセルが前記第2グループに含まれる場合、前記第2トランジスタを介して前記第1メモリセルに前記第2電圧を印加するように構成される、第2回路とを備え、前記第2回路は、前記第2トランジスタより前記第1トランジスタの近くにある、請求項1に記載の半導体記憶装置。

請求項6

前記第1トランジスタと前記第2トランジスタは、同一の配線を介して前記第2回路に接続される、請求項5に記載の半導体記憶装置。

請求項7

前記第1グループおよび前記第2グループは、データの消去単位である、請求項5に記載の半導体記憶装置。

請求項8

前記第1トランジスタは、前記第2トランジスタの第1方向側にあり、前記第2回路は、前記第1トランジスタの前記第1方向側にある、請求項7に記載の半導体記憶装置。

請求項9

前記第1グループおよび前記第2グループは、データの消去単位より大きい単位である、請求項5に記載の半導体記憶装置。

請求項10

前記制御回路は、前記第1メモリセルに、前記第2電圧を印加した後に前記第3電圧を続けて印加するように構成される、請求項1に記載の半導体記憶装置。

請求項11

前記第3電圧は前記第2電圧より低い、請求項10に記載の半導体記憶装置。

請求項12

前記第3電圧は前記第1電圧である、請求項1に記載の半導体記憶装置。

請求項13

前記制御回路は、前記第1メモリセルが前記第1グループに含まれる場合、前記第1メモリセルが前記第2グループに含まれる場合よりも、前記第2電圧を印加してからの時間が第2時間だけ早いタイミングで、前記半導体記憶装置がレディ状態であることを示す信号を出力するようにさらに構成される、請求項1に記載の半導体記憶装置。

請求項14

前記第2時間は、前記第1時間に等しい、請求項13に記載の半導体記憶装置。

請求項15

前記制御回路は、前記第1メモリセルが前記第1グループに含まれる場合、前記第1メモリセルが前記第2グループに含まれる場合よりも、前記第2電圧を印加してからの時間が第3時間だけ早いタイミングで、前記第1メモリセルに保持されるデータをセンスするようにさらに構成される、請求項1に記載の半導体記憶装置。

請求項16

前記第3時間は、前記第1時間に等しい、請求項15に記載の半導体記憶装置。

技術分野

0001

実施形態は、半導体記憶装置に関する。

背景技術

0002

半導体記憶装置としてNAND型フラッシュメモリが知られている。

先行技術

0003

特開2013−232262号公報

発明が解決しようとする課題

0004

高速動作が可能な半導体記憶装置を提供する。

課題を解決するための手段

0005

実施形態の半導体記憶装置は、複数のメモリセルを含む第1グループと、複数のメモリセルを含む第2グループと、前記第1グループまたは前記第2グループの第1メモリセルに、第1電圧印加した後に前記第1電圧より大きい第2電圧を続けて印加し、前記第2電圧を印加した後に第3電圧を印加するように構成される制御回路とを含み、前記制御回路は、前記第1メモリセルが前記第1グループに含まれる場合、前記第1メモリセルが前記第2グループに含まれる場合よりも、前記第2電圧を印加してからの時間が第1時間だけ早いタイミングで、前記第1メモリセルに前記第3電圧を印加するように構成され、前記第1グループおよび前記第2グループは、データの消去単位以上の単位である。

図面の簡単な説明

0006

第1実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
第1実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
第1実施形態に係る半導体記憶装置のプレーンの構成の一例を示すブロック図。
第1実施形態に係る半導体記憶装置のメモリセルアレイ回路構成の一例を示す図。
第1実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。
第1実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。
第1実施形態に係る半導体記憶装置のロウデコーダモジュールおよびドライバセットの構成の一例を示すブロック図。
第1実施形態に係る半導体記憶装置のロウデコーダモジュール中の転送スイッチ群の回路構成の一例を示す図。
第1実施形態に係る半導体記憶装置のロウデコーダモジュール中のブロックデコーダの回路構成の一例を示す図。
第1実施形態に係る半導体記憶装置のロウデコーダモジュールのレイアウトの一例を示す図。
第1実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート
第2実施形態に係る半導体記憶装置のロウデコーダモジュールの構成の一例を示すブロック図。
第2実施形態に係る半導体記憶装置のロウデコーダモジュールのレイアウトの一例を示す図。
第2実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。
第3実施形態に係る半導体記憶装置の複数のプレーンおよびドライバセットのレイアウトの一例を示す図。
第3実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。

実施例

0007

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能および構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

0008

<第1実施形態>
以下に、第1実施形態に係る半導体記憶装置1について説明する。

0009

[構成例]
(1)メモリシステム
図1は、第1実施形態に係る半導体記憶装置1を含むメモリシステム3の構成の一例を示すブロック図である。

0010

図1に示されるように、メモリシステム3は、半導体記憶装置1およびメモリコントローラ2を含み、ホスト装置4により制御される。メモリシステム3は、例えば、SSD(solid state drive)またはSDTMカード等である。

0011

半導体記憶装置1は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置4から命令受け取り、当該受け取った命令に基づいて半導体記憶装置1を制御する。

0012

メモリコントローラ2は、ホストインタフェースユニット21、CPU(central processing unit)22、RAM(random access memory)23、ROM(read only memory)24、およびメモリインタフェースユニット25を含む。メモリコントローラ2は、例えばSoC(System-on-a-chip)として構成される。

0013

ROM24はファームウェアプログラム)を格納する。RAM23は、当該ファームウェアを保持可能であり、CPU22の作業領域として使用される。RAM23はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ROM24に格納されていてRAM23上にロードされたファームウェアがCPU22により実行される。これにより、メモリコントローラ2は、後述する書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェースユニット21およびメモリインタフェースユニット25の機能の一部を実行する。

0014

ホストインタフェースユニット21は、バスを介してホスト装置4に接続され、メモリコントローラ2とホスト装置4との間の通信を司る。メモリインタフェースユニット25は、メモリバスを介して半導体記憶装置1に接続され、メモリコントローラ2と半導体記憶装置1との間の通信を司る。メモリバスは、例えば、チップイネーブル信号CEn、コマドラッチイネーブル信号LEアドレスラッチイネーブル信号ALEライトイネーブル信号WEn、リードイネーブル信号REn、ライトプロテクト信号WPn、レディビジー信号R/Bn、および信号DQ伝送する。

0015

(2)半導体記憶装置
図2は、第1実施形態に係る半導体記憶装置1の構成の一例を示すブロック図である。第1実施形態に係る半導体記憶装置1は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。

0016

図2に示されるように、半導体記憶装置1は、コア部11、入出力回路12、ロジック制御回路13、レジスタ14、シーケンサ15、電圧生成回路16、およびドライバセット17を含む。

0017

コア部11は、複数のプレーンPB(PB00、PB01、PB02、PB03、PB10、PB11、PB12、PB13、PB20、PB21、PB22、PB23、PB30、PB31、PB32、PB33)を含む。例えば、各プレーンは互いに同様の構成を有している。半導体記憶装置1では、書込みデータDATを各プレーンのメモリセルアレイに記憶させる書込み動作、読出しデータDATを各プレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。

0018

入出力回路12は、メモリコントローラ2との間で信号DQ0〜DQ7を送受信する。信号DQは、コマンドCMD、データDAT、およびアドレス情報DD等を含む。コマンドCMDは、例えば、ホスト装置4からの命令を実行するための命令を含む。データDATは、書込みデータDATまたは読出しデータDATを含む。アドレス情報ADDは、例えばカラムアドレスおよびブロックアドレスを含む。アドレス情報ADDはまた、例えばプレーンアドレスを含む。

0019

より具体的には、入出力回路12は、メモリコントローラ2から、書込みデータDAT、コマンドCMD、およびアドレス情報ADDを受信し、当該受信した書込みデータDATをコア部11に転送し、受信したアドレス情報ADDおよびコマンドCMDをレジスタ14に転送する。また、入出力回路12は、コア部11から読出しデータDATを受け取り、当該受け取った読出しデータDATを、メモリコントローラ2に送信する。

0020

ロジック制御回路13は、メモリコントローラ2から、例えば、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、およびライトプロテクト信号WPnを受信する。ロジック制御回路13は、受信される信号に基づいて、入出力回路12およびシーケンサ15を制御する。

0021

チップイネーブル信号CEnは、半導体記憶装置1をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号CLEは、半導体記憶装置1に入力される信号DQがコマンドCMDであることを入出力回路12に通知するために使用される信号である。アドレスラッチイネーブル信号ALEは、半導体記憶装置1に入力される信号DQがアドレス情報ADDであることを入出力回路12に通知するために使用される信号である。ライトイネーブル信号WEnおよびリードイネーブル信号REnはそれぞれ、例えば信号DQの入力および出力を入出力回路12に対して命令するために使用される信号である。ライトプロテクト信号WPnは、データの書込みおよび消去禁止を半導体記憶装置1に指示するために使用される信号である。

0022

また、ロジック制御回路13は、シーケンサ15による制御にしたがってレディ/ビジー信号R/Bnを生成し、生成したレディ/ビジー信号R/Bnをメモリコントローラ2に送信する。レディ/ビジー信号R/Bnは、半導体記憶装置1がメモリコントローラ2からの命令を受け付けレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。

0023

レジスタ14は、入出力回路12から転送されるコマンドCMDおよびアドレス情報ADDを保持する。レジスタ14は、例えば、当該コマンドCMDおよびアドレス情報ADDを、シーケンサ15に転送する。

0024

シーケンサ15は、レジスタ14に保持されるコマンドCMDに基づいて、半導体記憶装置1全体の動作を制御する。例えば、シーケンサ15は、レジスタ14に保持されるアドレス情報ADDに基づいて制御信号NTを生成し、当該生成した制御信号CNTをコア部11に出力する。制御信号CNTは、例えばブロックアドレスを含む。制御信号CNTにより、コア部11に含まれる複数のプレーンPBのうち対象のプレーンを制御することが可能となる。シーケンサ15は、電圧生成回路16、ドライバセット17、および上記対象のプレーンを制御して、上記対象のプレーンに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。

0025

電圧生成回路16は、シーケンサ15による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される電圧を生成し、当該生成した電圧をドライバセット17に供給する。

0026

ドライバセット17は、電圧生成回路16から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部11に転送する。

0027

(3)プレーン
図3は、第1実施形態に係る半導体記憶装置1のプレーンPBの構成の一例を示すブロック図である。図3では、プレーンPBの構成の一例として、上記複数のプレーンPBのうちプレーンPB00の構成の一例が示されている。上記複数のプレーンPBの各々は、例えば、図3に示されるプレーンPB00の構成と同様の構成を有する。

0028

図3に示されるように、プレーンPB00は、メモリセルアレイ111、ロウデコーダモジュール112、およびセンスアンプモジュール113を含む。

0029

メモリセルアレイ111は、複数のブロックBLK(BLK0、BLK1、…)を含む。ブロックBLKは、ワード線およびビット線に関連付けられた複数の不揮発性メモリセルトランジスタ(図示せず)を含み、例えばデータの消去単位となる。半導体記憶装置1では、例えばSLC(Single-Level Cell)方式またはMLC(Multi-Level Cell)方式を適用可能である。SLC方式では、各メモリセルトランジスタに1ビットデータが保持され、MLC方式では、各メモリセルトランジスタに2ビットデータが保持される。なお、3ビット以上のデータが各メモリセルトランジスタに保持されるようにしてもよい。

0030

各ブロックBLKは、複数のストリングユニットSU(SU0、SU1、…)を含む。各ストリングユニットSUは、複数のNANDストリングNSを含む。

0031

プレーンPB00の各ブロックBLKには、異なるブロックアドレスが割り当てられる。なお、プレーンPB00の或るブロックBLKに割り当てられるブロックアドレスが、プレーンPB00以外の他のプレーンPBのブロックBLKに割り当てられてもよい。同一のブロックアドレスが割り当てられる、異なるプレーンPBのブロックBLK同士は、プレーンアドレスに基づいて区別することが可能である。

0032

ロウデコーダモジュール112は、レジスタ14に保持されるアドレス情報ADD中のブロックアドレスを受け取り、受け取ったブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックBLK等を選択する。ロウデコーダモジュール112は、当該選択されたブロックBLKに、ドライバセット17から供給される電圧を転送可能である。

0033

センスアンプモジュール113は、レジスタ14に保持されるアドレス情報ADD中のカラムアドレスを受け取り、受け取ったカラムアドレスに基づいて、以下のようにメモリコントローラ2とメモリセルアレイ111との間でのデータDATの転送動作を実行する。すなわち、センスアンプモジュール113は、メモリセルアレイ111内のメモリセルトランジスタの閾値電圧センスして読出しデータDATを生成し、生成した読出しデータDATを、入出力回路12を介してメモリコントローラ2に出力する。また、センスアンプモジュール113は、メモリコントローラ2から入出力回路12を介して書込みデータDATを受け取り、受け取った書込みデータDATを、メモリセルアレイ111に転送する。

0034

(4)メモリセルアレイ
図4は、第1実施形態に係る半導体記憶装置1中のメモリセルアレイ111の回路構成の一例を示す図である。メモリセルアレイ111の回路構成の一例として、メモリセルアレイ111に含まれる複数のブロックBLKのうち1つのブロックBLKの回路構成の一例が示されている。例えば、メモリセルアレイ111に含まれる複数のブロックBLKの各々は、図4に示される回路構成を有する。

0035

図4では、一例として、ブロックBLKが4つのストリングユニットSU0〜SU3を含む場合が示されている。各ストリングユニットSUに含まれるNANDストリングNSの各々は、ビット線BL0〜BL(m−1)(mは1以上の整数)のうち対応するビット線BLに対応付けられ、例えばメモリセルトランジスタMT0〜MT95ならびに選択トランジスタST1およびST2を含む。各メモリセルトランジスタMTは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタST1およびST2の各々は、各種動作時における、当該選択トランジスタST1およびST2を含むNANDストリングNSの選択に使用される。

0036

各NANDストリングNSの選択トランジスタST1のドレインは、上記対応するビット線BLに接続される。選択トランジスタST1のソースと、選択トランジスタST2のドレインとの間に、メモリセルトランジスタMT0〜MT95が直列接続される。選択トランジスタST2のソースは、ソース線CELSRCに接続される。

0037

同一のブロックBLKに含まれる複数のNANDストリングNSのメモリセルトランジスタMTkの制御ゲートは、ワード線WLkに共通して接続される。ここで、図4の例では、kは0から95の整数のいずれかである。同一のストリングユニットSUjに含まれる複数のNANDストリングNSの選択トランジスタST1のゲート(制御ゲート)は、セレクトゲート線GDjに共通して接続される。ここで、jは0から3の整数のいずれかである。同一のブロックBLKに含まれる複数のNANDストリングNSの選択トランジスタST2のゲートは、セレクトゲート線SGSに共通して接続される。

0038

各ビット線BLは、各ストリングユニットSUに含まれる対応するNANDストリングNSの選択トランジスタST1のドレインに共通して接続される。ソース線CELSRCは、複数のストリングユニットSU間で共有される。

0039

1つのストリングユニットSU中の、或るワード線WLに共通して接続される複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、セルユニットCU内のメモリセルトランジスタMTの各々に保持される同位ビットの集合を、例えば「1ページ」と呼ぶ。

0040

以上でメモリセルアレイ111の回路構成について説明したが、メモリセルアレイ111の回路構成は上述したものに限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数を任意の個数に設計することが可能である。また、各NANDストリングNSが含むメモリセルトランジスタMTならびに選択トランジスタST1およびST2の各々を任意の個数に設計することが可能である。ワード線WLならびにセレクトゲート線SGDおよびSGSの本数はそれぞれ、NANDストリングNS中のメモリセルトランジスタMTならびに選択トランジスタST1およびST2の個数に基づいて変更される。

0041

(5)メモリセルトランジスタの閾値電圧分布
図5は、図3に示したメモリセルアレイ111中の各メモリセルトランジスタMTが2ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す図である。

0042

メモリセルトランジスタMTは、そのメモリセルトランジスタMTをオフ状態からオン状態切り替えることを可能とするゲート・ソース間電位差(以降、閾値電圧と称する)に基づいて、上記2ビットデータを保持する。上記書込み動作では、メモリセルトランジスタMTのこの閾値電圧の制御が行われる。図5は、メモリセルトランジスタMTに2ビットデータを保持させる場合の上記閾値電圧の制御の結果として形成される4つの閾値電圧分布を示している。図5に示す閾値電圧分布では、縦軸がメモリセルトランジスタMTの個数に対応し、横軸がメモリセルトランジスタMTの閾値電圧Vthに対応している。横軸では、一例として、メモリセルトランジスタMTのソースに電圧VSSが印加される場合に、そのメモリセルトランジスタMTをオフ状態からオン状態に切り替えることを可能とする、当該メモリセルトランジスタMTのゲートに印加する電圧が示されている。電圧VSSは、例えば基準電圧である。

0043

例えば、メモリセルトランジスタMTの閾値電圧がこの4つの閾値電圧分布のいずれに含まれるかに応じて、そのメモリセルトランジスタMTが“Er”ステート、“A”ステート、“B”ステート、および“C”ステートのいずれかに属するものとして区別する。メモリセルトランジスタMTの属するステートが“Er”ステート、“A”ステート、“B”ステート、“C”ステートとなる順に、そのメモリセルトランジスタMTの閾値電圧が高くなる。例えば、“Er”ステートに“11”(“上位ビット下位ビット”)データが割り当てられ、“A”ステートに“01”データが割り当てられ、“B”ステートに“00”データが割り当てられ、“C”ステートに“10”データが割り当てられる。メモリセルトランジスタMTの属するステートに割り当てられたデータが、そのメモリセルトランジスタMTに記憶されているデータである。

0044

メモリセルトランジスタMTが属するステートを書込み動作の際に判定するのに使用されるベリファイ電圧が設定される。ベリファイ電圧は、メモリセルトランジスタMTの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作において使用される。具体的には、“A”ステートに対応してベリファイ電圧AVが設定され、“B”ステートに対応してベリファイ電圧BVが設定され、“C”ステートに対応してベリファイ電圧CVが設定される。

0045

例えば、ベリファイ電圧AVが印加された場合、オン状態になるメモリセルトランジスタMTは“Er”ステートに属し、オフ状態になるメモリセルトランジスタMTは“A”ステート以上のいずれかのステートに属することが分かる。これにより、例えば“01”データの書込み動作の結果、書込み対象のメモリセルトランジスタMTの閾値電圧が“A”ステート以上の閾値電圧分布に含まれるようになったか否かを確認することが可能となる。その他のベリファイ電圧BVおよびCVについても同様である。

0046

また、メモリセルトランジスタMTが属するステートを読出し動作の際に判定するのに使用される読出し電圧が設定される。読出し電圧は、メモリセルトランジスタMTがどのステートに属するかを確認する読出し動作において使用される。具体的には、“A”ステートに対応して読出し電圧ARが設定され、“B”ステートに対応して読出し電圧BRが設定され、“C”ステートに対応して読出し電圧CRが設定される。

0047

例えば、読出し電圧ARが印加された場合、オン状態になるメモリセルトランジスタMTは“Er”ステートに属し、オフ状態になるメモリセルトランジスタMTは“A”ステート以上のいずれかのステートに属することが分かる。これにより、メモリセルトランジスタMTが“Er”ステートに属するのか“A”ステート以上に属するのかを判定することが可能となる。その他の読出し電圧BRおよびCRについても同様である。

0048

なお、上記ベリファイ電圧と読出し電圧との間には次の大小関係がある。すなわち、ベリファイ電圧AVは読出し電圧ARよりも高く、ベリファイ電圧BVは読出し電圧BRよりも高く、ベリファイ電圧CVは読出し電圧CRよりも高い。

0049

さらに、最も高い“C”ステートに属するメモリセルトランジスタMTの閾値電圧より常に高くなるように、読出しパス電圧VREADが設定される。読出しパス電圧VREADがゲートに印加されたメモリセルトランジスタMTは、記憶するデータにかかわらずオン状態になる。

0050

なお、以上で説明した1つのメモリセルトランジスタMTに記憶するデータのビット数と、上記閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

0051

(6)センスアンプモジュール
図6は、第1実施形態に係る半導体記憶装置1のセンスアンプモジュール113の構成の一例を示すブロック図である。以下の説明では、書込み対象または読出し対象のメモリセルトランジスタMTのことを、選択メモリセルトランジスタMTと称する。なお、以下で詳細に説明するセンスアンプモジュール113の構成は一例に過ぎず、センスアンプモジュール113としては種々の構成が適用可能である。

0052

図6に示されるように、センスアンプモジュール113は、例えばビット線BL毎に設けられるm個センスアンプユニットSAU0〜SAU(m−1)を含む。

0053

各センスアンプユニットSAUは、例えば、センスアンプ回路SA、ならびに、ラッチ回路ADL、BDL、CDL、およびXDLを含む。各センスアンプユニットSAUに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタMTが保持するデータのビット数に基づく。

0054

センスアンプ回路SAは、対応するビット線BLに接続される選択メモリセルトランジスタMTの閾値電圧をセンスする。

0055

センスアンプSAには、例えばシーケンサ15により制御信号BLCが供給される。センスアンプ回路SAでは、上記対応するビット線BLを、制御信号BLCに応じた電位にクランプすることが可能となる。

0056

センスアンプ回路SAは、上記読出し電圧が印加された選択メモリセルトランジスタMTがオフ状態であるかオン状態であるかに応じて、或るノード(図示せず)の電位を互いに異なる大きさに変化させることができるように構成される。当該ノードのことを、以降ではセンスノードと称する。センスアンプ回路SAには、当該センスノードの電位が選択メモリセルトランジスタMTの状態を判定できる程度に変化した後に、例えばシーケンサ15により制御信号STBが供給される。制御信号STBがアサートされるタイミングにおける上記センスノードの電位に応じて、“0”または“1”データが、例えばラッチ回路ADL、BDL、CDL、およびXDLのいずれかに転送される。

0057

ラッチ回路ADL、BDL、およびCDLは、読出しデータおよび書込みデータを一時的に保持する。

0058

これらのセンスアンプ回路SA、ラッチ回路ADL、BDL、およびCDLは、互いにデータを送受信可能なようにバスによって接続される。当該バスは、ラッチ回路XDLに接続される。

0059

ラッチ回路XDLは、対応するセンスアンプユニットSAUと入出力回路12との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ2等から受信したデータは、先ずラッチ回路XDLに保持され、その後、ラッチ回路ADL、BDL、およびCDL、あるいはセンスアンプ回路SAに転送される。逆もまた同じであり、ラッチ回路ADL、BDL、およびCDL、あるいはセンスアンプ回路SA中のデータは、ラッチ回路XDLに転送されて保持され、入出力回路12に転送された後に半導体記憶装置1の外部に出力される。

0060

(7)ロウデコーダモジュール
図7は、第1実施形態に係る半導体記憶装置1のロウデコーダモジュール112およびドライバセット17の構成の一例を示すブロック図である。図7では、一例として、メモリセルアレイ111が8つのブロックBLK0〜BLK7を含む場合が示されている。また、以下では、読出し動作を例に挙げて電圧の供給および転送の説明をする。

0061

ロウデコーダモジュール112は、ブロックBLK0〜BLK7の各々に、ワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSの、互いに異なる組を介して接続される。

0062

先ず、ドライバセット17の構成について説明する。

0063

電圧生成回路16が、例えば、読出し動作において使用される電圧である電圧VREADおよびVCGRV等を生成し、当該生成した電圧をドライバセット17に供給する。なお、電圧VCGRVは、上記読出し電圧の総称として用いている。ドライバセット17には、例えば、電圧生成回路16から供給されるこれらの電圧以外に、電圧VSS等も供給される。

0064

ドライバセット17は、例えば、CGドライバ17_0〜17_23、CGUドライバ17_24、UCGドライバ17_25、SGD_SELドライバ17_26、SGD_USELドライバ17_27、SGS_SELドライバ17_28、SGS_USELドライバ17_29、およびUSGドライバ17_30を含む。

0065

CGドライバ17_iは配線CGiに接続される。ここで、iは0から23の整数のいずれかである。CGUドライバ17_24は配線CGUに接続され、UCGドライバ17_25は配線UCGに接続される。

0066

CGドライバ17_0〜17_23は、例えば、選択ブロックBLKの96本のワード線WLのうち、選択ワード線WLを含む24本のワード線WLに印加される電圧を転送することを可能にする。CGUドライバ17_24は、例えば、選択ブロックBLKの96本のワード線WLのうち、上記24本のワード線WL以外の72本のワード線WLに印加される電圧を転送することを可能にする。UCGドライバ17_25は、例えば、非選択ブロックBLKのワード線WLに印加される電圧を転送することを可能にする。これらのドライバを介して、ドライバセット17に供給される電圧のうち、ワード線WLに印加される電圧が、各種配線CG0〜CG23、CGU、およびUCGに転送される。

0067

SGD_SELドライバ17_26は配線SGD_SELに接続される。SGD_USELドライバ17_27は配線SGD_USELに接続される。SGS_SELドライバ17_28は配線SGS_SELに接続される。SGS_USELドライバ17_29は配線SGS_USELに接続される。USGドライバ17_30は配線USGに接続される。

0068

SGD_SELドライバ17_26は、例えば、選択ブロックBLKのセレクトゲート線SGD0〜SGD3のうち、選択ストリングユニットSUに接続されるセレクトゲート線に印加される電圧を転送することを可能にする。SGD_USELドライバ17_27は、例えば、選択ブロックBLKのセレクトゲート線SGD0〜SGD3のうち、非選択ストリングユニットSUのセレクトゲート線に印加される電圧を転送することを可能にする。SGS_SELドライバ17_28は、例えば、選択ブロックBLKのセレクトゲート線SGSに印加される電圧を転送することを可能にする。SGS_USELドライバ17_29は、例えば、非選択ブロックBLKのセレクトゲート線SGSに印加される電圧を転送することを可能にする。USGドライバ17_30は、例えば、非選択ブロックBLKのセレクトゲート線SGD0〜SGD3に印加される電圧を転送することを可能にする。これらのドライバを介して、ドライバセット17に供給された電圧のうち、セレクトゲート線SGDおよびSGSに印加される電圧が、各種配線SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、およびUSGに転送される。

0069

次に、ロウデコーダモジュール112の構成について説明する。

0070

ロウデコーダモジュール112は、転送スイッチ群1120および1121、ブロックデコーダ群1122、ワード線選択回路1123、ならびにセレクトゲート線選択回路1124を含む。

0071

ワード線選択回路1123は、配線CG0〜CG23、CGU、およびUCGに接続される。また、ワード線選択回路1123は、配線群CGI0を介して転送スイッチ群1120に接続され、配線群CGI1を介して転送スイッチ群1121に接続される。配線群CGI0およびCGI1の各々は、例えば、96本の配線GWL0〜GWL95を含む。

0072

セレクトゲート線選択回路1124は、配線SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、およびUSGに接続される。また、セレクトゲート線選択回路1124は、配線群SGI0を介して転送スイッチ群1120に接続され、配線群SGI1を介して転送スイッチ群1121に接続される。配線群SGI0およびSGI1の各々は、例えば、4本の配線GSGD0〜GSGD3および1本の配線GSGSを含む。

0073

転送スイッチ群1120は、例えば、ブロックBLK0、BLK2、BLK4、およびBLK6の各々に接続される。当該接続では、転送スイッチ群1120と各ブロックBLKが、ワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSの、互いに異なる組を介して接続される。

0074

転送スイッチ群1121は、例えば、ブロックBLK1、BLK3、BLK5、およびBLK7の各々に接続される。当該接続では、転送スイッチ群1121と各ブロックBLKが、ワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSの、互いに異なる組を介して接続される。

0075

ここで、ブロックBLK0〜BLK8の各々は、転送スイッチ群1120または1121を介して配線群CGIと配線群SGIとの組のいずれに接続されるかにより分類される。このような配線群CGIと配線群SGIとの組は、「チャンクCNK(Chunk)」とも呼ばれる。例えば、配線群CGI0と配線群SGI0との組はチャンクCNK0に対応し、配線群CGI1と配線群SGI1との組はチャンクCNK1に対応するものとする。

0076

シーケンサ15は、例えば、選択ブロックBLKに接続されるチャンクCNKの配線群CGIおよびSGIに、配線CG0〜CG23、CGU、SGD_SEL、SGD_USEL、およびSGS_SELを電気的に接続することを可能とする。また、シーケンサ15は、例えば、選択ブロックBLKに接続されないチャンクCNKの配線群CGIおよびSGIに、配線UCG、SGS_USEL、およびUSGを電気的に接続することを可能とする。

0077

ブロックデコーダ群1122は、転送スイッチ群1120および1121に接続される。ブロックデコーダ群1122は、転送スイッチ群1120および転送スイッチ群1121に、ブロックBLKの選択に係る信号を出力する。

0078

図8は、第1実施形態に係る半導体記憶装置1のロウデコーダモジュール112中の転送スイッチ群1120および1121の回路構成の一例を示す図である。

0079

転送スイッチ群1120は、複数の転送トランジスタ群TTr0、TTr2、TTr4、およびTTr6を含む。転送トランジスタ群TTr0はブロックBLK0に対応し、転送トランジスタ群TTr2はブロックBLK2に対応し、転送トランジスタ群TTr4はブロックBLK4に対応し、転送トランジスタ群TTr6はブロックBLK6に対応するものとする。各転送トランジスタ群は、配線群CGI0およびSGI0と、当該転送トランジスタ群に対応するブロックBLKのワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSとを接続する。より具体的には以下の通りである。

0080

転送トランジスタ群TTr0は、トランジスタTTr0_W0〜TTr0_W95、TTr0_D0〜TTr0_D3、およびTTr0_S0を含む。転送トランジスタ群TTr2は、トランジスタTTr2_W0〜TTr2_W95、TTr2_D0〜TTr2_D3、およびTTr2_S0を含む。転送トランジスタ群TTr4およびTTr6も同様である。

0081

トランジスタTTr0_Wkの第1端子は、配線群CGI0中の配線GWLkに接続され、トランジスタTTr0_Wkの第2端子は、ブロックBLK0のワード線WLkに接続される。ここで、上述したように、kは0から95の整数のいずれかである。トランジスタTTr0_Djの第1端子は、配線群SGI0中の配線GSGDjに接続され、トランジスタTTr0_Djの第2端子は、ブロックBLK0のセレクトゲート線SGDjに接続される。ここで、上述したように、jは0から3の整数のいずれかである。トランジスタTTr0_S0の第1端子は、配線群SGI0中の配線GSGSに接続され、トランジスタTTr0_S0の第2端子は、ブロックBLK0のセレクトゲート線SGSに接続される。

0082

トランジスタTTr2_Wkの第1端子は、配線群CGI0中の配線GWLkに接続され、トランジスタTTr2_Wkの第2端子は、ブロックBLK2のワード線WLkに接続される。トランジスタTTr2_Djの第1端子は、配線群SGI0中の配線GSGDjに接続され、トランジスタTTr2_Djの第2端子は、ブロックBLK2のセレクトゲート線SGDjに接続される。トランジスタTTr2_S0の第1端子は、配線群SGI0中の配線GSGSに接続され、トランジスタTTr2_S0の第2端子は、ブロックBLK2のセレクトゲート線SGSに接続される。転送トランジスタ群TTr4およびTTr6についても同様である。

0083

転送スイッチ群1121は、複数の転送トランジスタ群TTr1、TTr3、TTr5、およびTTr7を含む。転送トランジスタ群TTr1はブロックBLK1に対応し、転送トランジスタ群TTr3はブロックBLK3に対応し、転送トランジスタ群TTr5はブロックBLK5に対応し、転送トランジスタ群TTr7はブロックBLK7に対応する。各転送トランジスタ群は、配線群CGI1およびSGI1と、当該転送トランジスタ群に対応するブロックBLKのワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSとを接続する。より具体的には以下の通りである。

0084

転送トランジスタ群TTr1は、トランジスタTTr1_W0〜TTr1_W95、TTr1_D0〜TTr1_D3、およびTTr1_S0を含む。転送トランジスタ群TTr3は、トランジスタTTr3_W0〜TTr3_W95、TTr3_D0〜TTr3_D3、およびTTr3_S0を含む。転送トランジスタ群TTr5およびTTr7も同様である。

0085

トランジスタTTr1_Wkの第1端子は、配線群CGI1中の配線GWLkに接続され、トランジスタTTr1_Wkの第2端子は、ブロックBLK1のワード線WLkに接続される。トランジスタTTr1_Djの第1端子は、配線群SGI1中の配線GSGDjに接続され、トランジスタTTr1_Djの第2端子は、ブロックBLK1のセレクトゲート線SGDjに接続される。トランジスタTTr1_S0の第1端子は、配線群SGI1中の配線GSGSに接続され、トランジスタTTr1_S0の第2端子は、ブロックBLK1のセレクトゲート線SGSに接続される。

0086

トランジスタTTr3_Wkの第1端子は、配線群CGI1中の配線GWLkに接続され、トランジスタTTr3_Wkの第2端子は、ブロックBLK3のワード線WLkに接続される。トランジスタTTr3_Djの第1端子は、配線群SGI1中の配線GSGDjに接続され、トランジスタTTr3_Djの第2端子は、ブロックBLK3のセレクトゲート線SGDjに接続される。トランジスタTTr3_S0の第1端子は、配線群SGI1中の配線GSGSに接続され、トランジスタTTr3_S0の第2端子は、ブロックBLK3のセレクトゲート線SGSに接続される。転送トランジスタTTr5およびTTr7についても同様である。

0087

ブロックデコーダ群1122は、例えば、4個のブロックデコーダ1122a、1122b、1122c、および1122dを含む。

0088

ブロックデコーダ1122aは配線BLKSELaに接続される。配線BLKSELaには、転送トランジスタ群TTr0の各トランジスタのゲート、および、転送トランジスタ群TTr1の各トランジスタのゲートが接続される。ここで、ブロックデコーダ1122aは、転送トランジスタ群TTr0が対応するブロックBLK0に、また、転送トランジスタ群TTr1が対応するブロックBLK1に対応するものとする。

0089

ブロックデコーダ1122bは配線BLKSELbに接続される。配線BLKSELbには、転送トランジスタ群TTr2の各トランジスタのゲート、および、転送トランジスタ群TTr3の各トランジスタのゲートが接続される。ここで、ブロックデコーダ1122bは、転送トランジスタ群TTr2が対応するブロックBLK2に、また、転送トランジスタ群TTr3が対応するブロックBLK3に対応するものとする。

0090

ブロックデコーダ1122cは配線BLKSELcに接続される。配線BLKSELcには、転送トランジスタ群TTr4の各トランジスタのゲート、および、転送トランジスタ群TTr5の各トランジスタのゲートが接続される。ここで、ブロックデコーダ1122cは、転送トランジスタ群TTr4が対応するブロックBLK4に、また、転送トランジスタ群TTr5が対応するブロックBLK5に対応するものとする。

0091

ブロックデコーダ1122dは配線BLKSELdに接続される。配線BLKSELdには、転送トランジスタ群TTr6の各トランジスタのゲート、および、転送トランジスタ群TTr7の各トランジスタのゲートが接続される。ここで、ブロックデコーダ1122dは、転送トランジスタ群TTr6が対応するブロックBLK6に、また、転送トランジスタ群TTr7が対応するブロックBLK7に対応するものとする。

0092

ブロックデコーダ1122a〜1122dの各々は、ブロックアドレスBLKADDをデコードする。ブロックデコーダ1122a〜1122dの各々は、当該デコードの結果に応じて、上記転送トランジスタ群TTrの各トランジスタのオン/オフ状態を制御する。或る転送トランジスタ群TTrの各トランジスタがオン状態にされた場合、当該転送トランジスタ群TTrに接続される配線GWL0〜GWL95、GSGD0〜GSGD3、およびGSGSと、当該転送トランジスタ群TTrに対応するブロックBLKのワード線WL0〜WL95、ならびに、セレクトゲート線SGD0〜SGD3およびSGSとが電気的に接続される。

0093

例えば、ブロックデコーダ1122aは、ブロックアドレスBLKADDが、ブロックデコーダ1122aに対応するブロックBLK0に割り当てられたブロックアドレスBLKADDである場合、すなわちブロックBLK0が選択ブロックBLKである場合、配線BLKSELaの電位を上昇させる。このとき、転送トランジスタ群TTr0の各トランジスタがオン状態になるとともに、転送トランジスタ群TTr1の各トランジスタもオン状態になる。これにより、チャンクCNK0を介した選択ブロックBLK0への電圧の転送と、チャンクCNK1を介した非選択ブロックBLK1への電圧の転送とが可能となる。この場合、他のブロックデコーダ1122b、1122c、および1122dは、配線BLKSELb、BLKSELc、およびBLKSELdの電位を上昇させない。このとき、転送トランジスタ群TTr2〜TTr7の各トランジスタはオフ状態を維持される。

0094

このように、ブロックデコーダ1122a〜1122dの各々が、ブロックアドレスBLKADDが、当該ブロックデコーダに対応するブロックBLKに割り当てられたブロックアドレスBLKADDである場合に、当該ブロックデコーダに接続される配線BLKSELの電位を上昇させる。これにより、ブロックデコーダ1122a〜1122dの各々に対応するブロックBLKへの上述した電気的な接続の制御が行われる。

0095

図9は、第1実施形態に係る半導体記憶装置1のロウデコーダモジュール112中のブロックデコーダ1122aの回路構成の一例を示す図である。上記ブロックデコーダ1122b、1122c、および1122dは、例えば、図9に示されるブロックデコーダ1122aの構成と同様の構成を有する。なお、以下で詳細に説明するブロックデコーダ1122aの構成は一例に過ぎず、ブロックデコーダ1122aとしては種々の構成が適用可能である。

0096

ブロックデコーダ1122aは、nチャネルMOSトランジスタTr1、Tr3、およびTr4、pチャネルMOSトランジスタTr2、インバータIV1およびIV2、ならびにアドレス判定回路ADを含む。

0097

トランジスタTr1の第1端子はノードN1に接続され、トランジスタTr1の第2端子はトランジスタTr2の第1端子に接続される。ノードN1には、電圧VRDECが印加される。電圧VRDECは、例えば書込み動作時にメモリセルトランジスタMTの制御ゲートに印加されるプログラム電圧よりも高い電圧である。トランジスタTr1のゲートは配線BLKSELaに接続される。トランジスタTr2の第2端子は配線BLKSELaに接続され、トランジスタTr2のゲートはノードN2に接続される。

0098

アドレス判定回路ADの入力端子には、レジスタ14に保持されるブロックアドレスBLKADDが入力され、アドレス判定回路ADの出力端子はインバータIV1の入力端子に接続される。インバータIV1の出力端子はノードN2に接続される。インバータIV2の入力端子はノードN2に接続され、インバータIV2の出力端子はトランジスタTr3の第1端子に接続される。トランジスタTr3の第2端子はトランジスタTr4の第1端子に接続される。トランジスタTr4の第2端子は配線BLKSELaに接続される。アドレス判定回路AD、インバータIV1およびIV2、トランジスタTr3のゲート、ならびに、トランジスタTr4のゲートには、電圧VDDXが印加される。電圧VDDXは、例えば電源電圧である。

0099

アドレス判定回路ADは、入力されたブロックアドレスBLKADDが、ブロックデコーダ1122aに対応するブロックBLK0またはBLK1に割り当てられたブロックアドレスBLKADDである場合に、ハイ(H)レベルの信号を出力端子上で出力する。一方、アドレス判定回路ADは、上記入力されたブロックアドレスBLKADDが他のブロックアドレスBLKADDである場合には、ロー(L)レベルの信号を出力端子上で出力する。

0100

アドレス判定回路ADの出力端子上でHレベルの信号が出力されると、トランジスタTr1およびTr2がオン状態となり、電圧VRDECに基づいて、上述したように配線BLKSELaの電位が上昇する。

0101

図10は、第1実施形態に係る半導体記憶装置1のロウデコーダモジュール112のレイアウトの一例を示す図である。図10に図示されるレイアウトは一例に過ぎず、ロウデコーダモジュール112のレイアウトは、図示されているものに限定されるものではない。

0102

先ず、半導体記憶装置1は、半導体基板を含む。ここで、当該半導体基板の面に平行な例えば互いに直交する2方向を第1方向D1および第2方向D2として定義し、当該半導体基板の面に例えば直交する方向を第3方向D3として定義する。以下の説明では、第3方向D3の方向を上向きとし、第3方向D3と反対方向を下向きとして説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。メモリセルアレイ111およびロウデコーダモジュール112は、上記半導体基板上に設けられる。

0103

メモリセルアレイ111、転送スイッチ群1120および1121、ならびにブロックデコーダ群1122は、例えば、第1方向D1に沿って、ブロックデコーダ群1122、転送スイッチ群1120、メモリセルアレイ111、転送スイッチ群1121の順で順次隣り合うように設けられる。

0104

メモリセルアレイ111のブロックBLK0〜BLK7は、例えば、第2方向D2に沿って、ブロックBLK0、ブロックBLK1、ブロックBLK2、・・・、ブロックBLK7の順で順次隣り合うように設けられる。

0105

転送スイッチ群1121の転送トランジスタ群TTr1、TTr3、TTr5、およびTTr7は、例えば、第2方向D2に沿って、転送トランジスタ群TTr1、転送トランジスタ群TTr3、転送トランジスタ群TTr5、転送トランジスタ群TTr7の順で順次隣り合うように設けられる。

0106

転送スイッチ群1120の転送トランジスタ群TTr0、TTr2、TTr4、およびTTr6は、例えば、第2方向D2に沿って、転送トランジスタ群TTr0、転送トランジスタ群TTr2、転送トランジスタ群TTr4、転送トランジスタ群TTr6の順で順次隣り合うように設けられる。

0107

ブロックデコーダ群1122のブロックデコーダ1122a〜1122dは、例えば、第2方向D2に沿って、ブロックデコーダ1122a、ブロックデコーダ1122b、ブロックデコーダ1122c、ブロックデコーダ1122dの順で順次隣り合うように設けられる。

0108

上記ノードN1に対応する配線が、例えば、第2方向D2に沿って、少なくともブロックデコーダ1122aの上方の領域からブロックデコーダ1122dの上方の領域に延びる。当該ノードN1に対応する配線は、例えばコンタクトプラグを介して、ブロックデコーダ1122a〜1122dの各々に接続される。

0109

配線BLKSELaが、例えば、第1方向D1に沿って、少なくともブロックデコーダ1122aの上方の領域から、転送トランジスタ群TTr0の上方の領域およびメモリセルアレイ111の上方の領域を介して、転送トランジスタ群TTr1の上方の領域に延びる。配線BLKSELaは、例えばコンタクトプラグを介して、ブロックデコーダ1122a、転送トランジスタ群TTr0、転送トランジスタ群TTr1の各々に接続される。

0110

配線BLKSELbが、例えば、第1方向D1に沿って、少なくともブロックデコーダ1122bの上方の領域から、転送トランジスタ群TTr2の上方の領域およびメモリセルアレイ111の上方の領域を介して、転送トランジスタ群TTr3の上方の領域に延びる。配線BLKSELbは、例えばコンタクトプラグを介して、ブロックデコーダ1122b、転送トランジスタ群TTr2、転送トランジスタ群TTr3の各々に接続される。

0111

配線BLKSELcが、例えば、第1方向D1に沿って、少なくともブロックデコーダ1122cの上方の領域から、転送トランジスタ群TTr4の上方の領域およびメモリセルアレイ111の上方の領域を介して、転送トランジスタ群TTr5の上方の領域に延びる。配線BLKSELcは、例えばコンタクトプラグを介して、ブロックデコーダ1122c、転送トランジスタ群TTr4、転送トランジスタ群TTr5の各々に接続される。

0112

配線BLKSELdが、例えば、第1方向D1に沿って、少なくともブロックデコーダ1122dの上方の領域から、転送トランジスタ群TTr6の上方の領域およびメモリセルアレイ111の上方の領域を介して、転送トランジスタ群TTr7の上方の領域に延びる。配線BLKSELdは、例えばコンタクトプラグを介して、ブロックデコーダ1122d、転送トランジスタ群TTr6、転送トランジスタ群TTr7の各々に接続される。

0113

ここで、例えば、配線BLKSELaのうちブロックデコーダ1122aに接続される部分と転送トランジスタ群TTr1に接続される部分との間の距離は、配線BLKSELaのうちブロックデコーダ1122aに接続される部分と転送トランジスタ群TTr0に接続される部分との間の距離よりも長い。このため、ノードN1に印加される電圧VRDECに基づいてブロックデコーダ1122aが配線BLKSELaの電位を上昇させるとき、例えばRC遅延が原因で、上記転送トランジスタ群TTr1に接続される部分の電位の上昇は、上記転送トランジスタ群TTr0に接続される部分の電位の上昇より遅い。

0114

以下では、配線BLKSELaのうち電位の上昇が比較的遅い部分(“Far”の符号とともに示されている)に接続される転送トランジスタ群TTr1に対応するブロックBLK1は、“配線BLKSELの遠端”側に対応するものとして説明する。一方、配線BLKSELaのうち電位の上昇が比較的速い部分(“Near”の符号とともに示されている)に接続される転送トランジスタ群TTr0に対応するブロックBLK0は、“配線BLKSELの近端”側に対応するものとして説明する。

0115

上記では、配線BLKSELaにおける電位の上昇について説明したが、配線BLKSELb、配線BLKSELc、および配線BLKSELdについても同様である。すなわち、ブロックBLK2、BLK4、およびBLK6は“配線BLKSELの近端”側に対応し、ブロックBLK3、BLK5、およびBLK7は“配線BLKSELの遠端”側に対応する。

0116

なお、上記図7から図10に関連する説明では、ロウデコーダモジュール112の構成の一例として、1つのブロックデコーダが、ブロックBLKに各々が対応する2つの転送トランジスタ群の各トランジスタのオン/オフ状態を制御する場合の例を示した。しかしながら、本実施形態はこれに限定されるものではない。例えば、ロウデコーダモジュール112は、例えば1つのブロックデコーダが、4、8、または16個の転送トランジスタ群の各トランジスタのオン/オフ状態を制御するような構成であってもよい。また、ブロックデコーダは、ブロックBLKに対応する転送トランジスタ群毎に用意されているものであってもよい。このように、ロウデコーダモジュール112の構成としては、上述したもの以外の種々の構成も適用可能である。

0117

[動作例]
図11は、第1実施形態に係る半導体記憶装置1における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図11では、プレーンPB00中のメモリセルアレイ111に対して読出し電圧VCGRVを用いた読出し動作が実行される場合の例が示されている。なお、図11では、半導体記憶装置1にMLC方式が適用され下位ページ読出しの読出し動作が行われる或る場合の例が示されている。この場合、読出し電圧VCGRVは、例えば、図5を参照して説明した読出し電圧BRと読み替えられる。図11では、図面の参照を容易にするため、ソース線CELSRCに印加される電圧については省略されている。また、以下で詳細に説明する読出し動作は一例に過ぎず、本実施形態に係る読出し動作はこれに限定されるものではない。

0118

以下の説明では、選択ブロックBLKのワード線WLのうち、選択メモリセルトランジスタMTに接続されるワード線を選択ワード線WL(sel)と称し、選択メモリセルトランジスタMTに接続されないワード線を非選択ワード線WL(usel)と称する。また、選択ブロックBLKのセレクトゲート線SGDのうち、選択されるストリングユニットSUのセレクトゲート線SGDを選択セレクトゲート線SGD(sel)と称し、非選択ストリングユニットSUのセレクトゲート線を非選択セレクトゲート線SGD(usel)と称する。

0119

図11では、図10を参照して説明した“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合の例が、“Far”の符号とともに破線で示されている。一方、図10を参照して説明した“配線BLKSELの近端”側に対応するブロックBLKが選択される場合の例が、“Near”の符号とともに実線で示されている。なお、配線BLKSELについては、選択ブロックBLKに係る配線BLKSELのうち、上述した、選択ブロックBLKに対応する転送トランジスタ群TTrに接続される部分の電位の変化が示されている。

0120

ワード線WL(sel)およびWL(usel)、ならびに、セレクトゲート線SGD(sel)、SGD(usel)、およびSGSに対する電圧の印加は、シーケンサ15による電圧生成回路16、ドライバセット17、およびロウデコーダモジュール112の制御により実行される。ソース線CELSRCに対する電圧の印加は、シーケンサ15による電圧生成回路16およびドライバセット17の制御により実行される。ビット線BLに対する電圧の印加は、シーケンサ15による電圧生成回路16、ドライバセット17、およびセンスアンプモジュール113の制御により実行される。制御信号STBはシーケンサ15により供給される。レディ/ビジー信号R/Bnは、シーケンサ15によるロジック制御回路13の制御により生成される。

0121

図11の例では、読出し動作の開始前は、ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)、SGD(usel)、およびSGS、ならびにビット線BLに印加される電圧は各々、VSSである。また、制御信号STBの電圧はLレベルであり、レディ/ビジー信号R/Bnは、半導体記憶装置1がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線CELSRCに印加される電圧はVSSである。

0122

先ず、上述した“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合について説明する。

0123

時刻t10において、配線BLKSELの電位が電圧VRDECに基づいて上昇され、選択ブロックBLKに接続される転送トランジスタ群TTrの各トランジスタがオン状態となる。これに応じて、ワード線WL(sel)およびWL(usel)に電圧VREADが印加され、セレクトゲート線SGD(sel)、SGD(usel)、およびSGSに電圧VSGが印加される。このとき、レディ/ビジー信号R/Bnは、半導体記憶装置1がビジー状態であることを示す。なお、選択ワード線WL(sel)への電圧VREADの印加、および、非選択セレクトゲート線SGD(usel)への電圧VSGの印加により、例えば、非選択ストリングユニットSUに含まれるメモリセルトランジスタMTのチャネル内の電荷放電される。

0124

次に、時刻t11fにおいて、選択ワード線WL(sel)に印加される電圧が電圧VCGRVに変更され、非選択セレクトゲート線SGD(usel)に印加される電圧が電圧VSSに変更される。また、時刻t11fにおいて、ビット線BLの充電が開始される。当該充電では、ビット線BLに電圧VBLが印加される。電圧VBLは、例えば、選択メモリセルトランジスタMTがオン状態のときに、対応するビット線BLに読出し電流を流すことを可能とする電圧である。なお、選択ワード線WL(sel)に印加される電圧を電圧VCGRVに変更するタイミング、非選択セレクトゲート線SGD(usel)に印加される電圧をVSSに変更するタイミング、および、ビット線BLを充電するタイミングは、必ずしも一致させる必要はない。

0125

ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)、SGD(usel)、およびSGS、ならびにビット線BLの各々の電位が安定した後、センスアンプ回路SAがセンスノードの電位を変化させる。その後、時刻t12fにおいて、制御信号STBがHレベルとなってアサートされる。これにより、センスアンプモジュール113中のラッチ回路に、読出し電圧VCGRVに基づく読出しデータが転送される。

0126

その後、時刻t13fにおいて、各配線が放電される。より具体的には、ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)およびSGS、ならびにビット線BLに印加される電圧が各々、電圧VSSとされる。このとき、レディ/ビジー信号R/Bnは、半導体記憶装置1がレディ状態であることを示す。

0127

次に、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合について説明する。

0128

時刻t10における種々の回路構成要素に印加される電圧の制御は、上述した、“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合と同様である。ただし、図11に示されるように、このときの、配線BLKSELについての電位の上昇は、“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合よりも速い。このため、選択ブロックBLKに接続される転送トランジスタ群TTrの各トランジスタがオン状態となるのも、“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合よりも早くなる。これに応じて、図11に示されるように、ワード線WL(sel)およびWL(usel)、ならびに、セレクトゲート線SGD(sel)、SGD(usel)、およびSGSの各々の電位の上昇も、“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合よりも速くなる。

0129

次に、時刻t11nにおいて、選択ワード線WL(sel)に印加される電圧が電圧VCGRVに変更され、非選択セレクトゲート線SGD(usel)に印加される電圧が電圧VSSに変更される。また、時刻t11nにおいて、ビット線BLの充電が開始される。当該充電では、ビット線BLに電圧VBLが印加される。例えば、時刻t11nは、選択ワード線WL(sel)の電位が、上述した“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合の選択ワード線WL(sel)の時刻t11fにおける電位と同等になる時刻である。なお、時刻t11nはこれに限定されるものではなく、時刻t11fより早いものであればよい。図11の例では、時刻t11nは、時刻t11fより時間ΔT11だけ早いものとする。なお、選択ワード線WL(sel)に印加される電圧を電圧VCGRVに変更するタイミング、非選択セレクトゲート線SGD(usel)に印加される電圧をVSSに変更するタイミング、および、ビット線BLを充電するタイミングは、必ずしも一致させる必要はない。

0130

ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)、SGD(usel)、およびSGS、ならびにビット線BLの各々の電位が安定した後、センスアンプ回路SAがセンスノードの電位を変化させる。その後、時刻t12nにおいて、制御信号STBがHレベルとなってアサートされる。これにより、センスアンプモジュール113中のラッチ回路に、読出し電圧VCGRVに基づく読出しデータが転送される。時刻t12nは、時刻t12fより時間ΔT12だけ早い。時間ΔT12は時間ΔT11と一致していてもよい。

0131

その後、時刻t13nにおいて、各配線が放電される。より具体的には、ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)およびSGS、ならびにビット線BLに印加される電圧が各々、電圧VSSとされる。このとき、レディ/ビジー信号R/Bnは、半導体記憶装置1がレディ状態であることを示す。時刻t13nは、時刻t13fより時間ΔT13だけ早い。時間ΔT13は、時間ΔT11および時間ΔT12のいずれかまたは両方に一致していてもよい。

0132

上記で詳細に説明した読出し動作は一例に過ぎない。読出し動作は、例えば、上述したように、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合に、“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合よりも、制御信号STBがHレベルにされるタイミング、および、各配線(例えばワード線WLならびにセレクトゲート線SGDおよびSGSの各々)に印加される電圧が変更されるタイミングが早いものであり、さらに、読出し動作終了時に、半導体記憶装置1がレディ状態であることをレディ/ビジー信号R/Bnが示すようになるタイミングが早いものであればよい。

0133

また、上記では、半導体記憶装置1にMLC方式が適用され下位ページ読出しの読出し動作が行われる或る場合の例を示したが、本実施形態は必ずしもこれらに限定されるものでもない。例えば、上位ページ読出しのように複数の読出し電圧が連続して印加される場合や、SLC方式等のような他の読出し方式により読出し動作が行われる場合にも、上述したような制御を行うことが可能である。

0134

さらに、上記では、読出し動作について詳細に説明を行ったが、例えば、ベリファイ動作、書込み動作、および消去動作についても、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合と“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合とで、上述したように各動作に係る制御のタイミングを変更することが可能である。

0135

例えば、図7を参照して説明した、CGドライバ17_0〜17_23、CGUドライバ17_24、SGD_SELドライバ17_26、SGD_USELドライバ17_27、SGS_SELドライバ17_28の各々では、シーケンサ15により供給される制御信号に基づいて、配線CG0〜CG23、CGU、SGD_SEL、SGD_USEL、およびSGS_SELの各々への電圧の転送が開始される。また、例えば、これらのドライバの各々では、同様にシーケンサ15により供給される制御信号に基づいて、配線CG0〜CG23、CGU、SGD_SEL、SGD_USEL、およびSGS_SELの各々が放電される。

0136

半導体記憶装置1では、例えばブロックアドレスBLKADDに基づいて、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合に、シーケンサ15がこれらのドライバにこれらの制御信号を供給するタイミングを早くする。このとき、配線CG0〜CG23、CGU、SGD_SEL、SGD_USEL、およびSGS_SELへの電圧の転送のタイミングや、これらの配線の放電のタイミングが早くなる。これに応じて、図11を参照して説明したように、ワード線WLならびにセレクトゲート線SGDおよびSGSの各々に印加される電圧が変更されるタイミングを早くすることが可能である。これにより、半導体記憶装置1がレディ状態であることをレディ/ビジー信号R/Bnが示すようになるタイミングも早くなる。また、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合には、シーケンサ15がセンスアンプモジュール113に制御信号STBを供給するタイミングも早くする。

0137

[効果]
半導体記憶装置1のロウデコーダモジュール112は、転送スイッチ群1120、転送スイッチ群1121、およびブロックデコーダ群1122を含む。図8から図10を参照して説明したように、ブロックデコーダ群1122のブロックデコーダ1122aは、転送スイッチ群1120の転送トランジスタ群TTr0と、転送スイッチ群1121の転送トランジスタ群TTr1とに、配線BLKSELaを介して接続される。電圧VRDECに基づいてブロックデコーダ1122aが配線BLKSELaの電位を上昇させることにより、転送トランジスタ群TTr0の各トランジスタ、および、転送トランジスタ群TTr1の各トランジスタがオン状態となる。これに応じて、転送トランジスタ群TTr0に対応するブロックBLK0と、転送トランジスタ群TTr1に対応するブロックBLK1とに、電圧生成回路16およびドライバセット17から供給される電圧を転送することが可能となる。

0138

ここで、図10を参照して説明したように、転送スイッチ群1120および1121は、第1方向D1に沿ってメモリセルアレイ111を挟むように設けられ、ブロックデコーダ群1122は、メモリセルアレイ111に対して転送スイッチ群1120側に設けられる。これにより、配線BLKSELaのうちブロックデコーダ1122aに接続される部分と転送トランジスタ群TTr1に接続される部分との間の距離は、配線BLKSELaのうちブロックデコーダ1122aに接続される部分と転送トランジスタ群TTr0に接続される部分との間の距離よりも長い。このため、上述したように電圧VRDECに基づいて配線BLKSELaの電位が上昇されるとき、例えばRC遅延が原因で、上記転送トランジスタ群TTr1に接続される部分の電位の上昇は、上記転送トランジスタ群TTr0に接続される部分の電位の上昇より遅い。このため、図11を参照して説明したように、上述した配線BLKSELaの電位の上昇に基づいてブロックBLK0およびBLK1へ転送される電圧は、転送トランジスタ群TTr1に対応するブロックBLK1へ転送される場合の方が、転送トランジスタ群TTr0に対応するブロックBLK0へ転送される場合より遅延して転送される。

0139

一般的に、半導体記憶装置により書込み動作、読出し動作、および消去動作等の或る動作を実行する際には、どのブロックBLKが選択されても問題なく動作可能なタイミングで、対応する配線に電圧が印加されるように、半導体記憶装置は設計される。したがって、例えば上述したような電圧の転送が比較的速いブロックBLKが選択されて読出し動作が実行される場合でも、電圧の転送が比較的遅いブロックBLKが選択されて読出し動作が実行される場合においてワード線WL、セレクトゲート線SGDおよびSGS、ならびにビット線BLの各々の電位が安定しているようなタイミングでセンスが行われ、その後、各配線が放電される。

0140

これに対して、第1実施形態に係る半導体記憶装置1では、図11を参照して説明したように、上述したような電圧の転送が比較的速いブロックBLKが選択されて読出し動作が実行される場合(“配線BLKSELの近端”側に対応するブロックBLKが選択される場合)には、制御信号STBがHレベルにされるタイミング、および、各配線(例えばワード線WLならびにセレクトゲート線SGDおよびSGSの各々)に印加される電圧が変更されるタイミングが早くされる。また、これにより、読出し動作終了時に、半導体記憶装置1がレディ状態であることをレディ/ビジー信号R/Bnが示すようになるタイミングも早くなる。半導体記憶装置1では、任意の書込み動作、読出し動作、および消去動作等の各種動作において、このような、“配線BLKSELの近端”側に対応するブロックBLKが選択される場合と“配線BLKSELの遠端”側に対応するブロックBLKが選択される場合とでのタイミング制御を実行することが可能である。

0141

このような制御を実行することにより、例えば、或る配線に電圧VREADを印加した後に続けてそれより低い電圧VCGRVを印加する場合等に、当該配線が不要に昇圧され過ぎてしまいその後印加される電圧VCGRVにより安定されるまでの時間が長くなってしまうことを抑制することができる。

0142

上述したような制御により、半導体記憶装置1では、より高速な動作が可能となる。第1実施形態に係る半導体記憶装置1のように高速動作が可能となったNAND型フラッシュメモリは、例えば、従来では他の種類のメモリが用いられていたような用途で使用されることも可能である。

0143

<第2実施形態>
以下に、第2実施形態に係る半導体記憶装置1について説明する。

0144

[構成例]
第2実施形態に係る半導体記憶装置1は、上記で第1実施形態に係る半導体記憶装置1について説明したのと同様の構成を有している。以下では、第2実施形態に係る半導体記憶装置1の後述する動作例に関連する構成について、より詳細に説明する。プレーンPB00の構成を例に挙げて説明するが、図2に示した複数のプレーンPBの各々が、例えば、以下で説明するのと同様の構成を有する。

0145

図12は、図7に示したロウデコーダモジュール112のより詳細な構成の一例を示すブロック図である。

0146

ワード線選択回路1123は、ワード線電圧転送回路11230および11231を含む。ワード線電圧転送回路11230は配線群CGI0に接続され、ワード線電圧転送回路11231は配線群CGI1に接続される。

0147

セレクトゲート線選択回路1124は、セレクトゲート線電圧転送回路11240および11241を含む。セレクトゲート線電圧転送回路11240は配線群SGI0に接続され、セレクトゲート線電圧転送回路11241は配線群SGI1に接続される。

0148

図13は、第2実施形態に係る半導体記憶装置1のロウデコーダモジュール112のレイアウトの一例を示す図である。図13に図示されるレイアウトも一例に過ぎず、ロウデコーダモジュール112のレイアウトは、図示されているものに限定されるものではない。

0149

図13では、図10に図示したレイアウトの他に、ワード線電圧転送回路11230および11231、セレクトゲート線電圧転送回路11240および11241、配線群CGI0中の或る配線、ならびに、配線群CGI1中の或る配線のレイアウトが図示されている。

0150

ワード線電圧転送回路11230およびセレクトゲート線電圧転送回路11240は、例えば、転送スイッチ群1120の第2方向D2側に設けられる。

0151

ワード線電圧転送回路11231およびセレクトゲート線電圧転送回路11241は、例えば、転送スイッチ群1121の第2方向D2側に設けられる。

0152

上述した配線群CGI0中の或る配線は、例えば、第2方向D2に沿って、少なくとも転送トランジスタ群TTr0の上方の領域からワード線電圧転送回路11230の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群TTr0、TTr2、TTr4、およびTTr6、ならびにワード線電圧転送回路11230の各々に接続される。配線群CGI0中の他の配線も同様である。

0153

配線群SGI0中の配線(図示せず)も同様に、例えば、第2方向D2に沿って、少なくとも転送トランジスタ群TTr0の上方の領域からセレクトゲート線電圧転送回路11240の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群TTr0、TTr2、TTr4、およびTTr6、ならびにセレクトゲート線電圧転送回路11240の各々に接続される。

0154

上述した配線群CGI1中の或る配線は、例えば、第2方向D2に沿って、少なくとも転送トランジスタ群TTr1の上方の領域からワード線電圧転送回路11231の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群TTr1、TTr3、TTr5、およびTTr7、ならびにワード線電圧転送回路11231の各々に接続される。配線群CGI1中の他の配線も同様である。

0155

配線群SGI1中の配線(図示せず)も同様に、例えば、第2方向D2に沿って、少なくとも転送トランジスタ群TTr1の上方の領域からセレクトゲート線電圧転送回路11241の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群TTr1、TTr3、TTr5、およびTTr7、ならびにセレクトゲート線電圧転送回路11241の各々に接続される。

0156

ここで、例えば、上述した配線群CGI0中の或る配線のうちワード線電圧転送回路11230に接続される部分と転送トランジスタ群TTr0に接続される部分との間の距離は、当該配線のうちワード線電圧転送回路11230に接続される部分と転送トランジスタ群TTr6に接続される部分との間の距離よりも長い。このため、ワード線電圧転送回路11230が、上述した配線群CGI0中の或る配線に電圧を印加するとき、例えばRC遅延が原因で、上記転送トランジスタ群TTr0に接続される部分の電位の上昇は、上記転送トランジスタ群TTr6に接続される部分の電位の上昇より遅い。

0157

以下では、上述した配線群CGI0中の或る配線のうち電位の上昇が比較的遅い部分(“Far”の符号とともに示されている)に接続される転送トランジスタ群TTr0に対応するブロックBLK0は、“配線群CGIの遠端”側に対応するものとして説明する。一方、上述した配線群CGI0中の或る配線のうち電位の上昇が比較的速い部分(“Near”の符号とともに示されている)に接続される転送トランジスタ群TTr6に対応するブロックBLK6は、“配線群CGIの近端”側に対応するものとして説明する。なお、上述した配線群CGI0中の或る配線に共通して接続される任意の2つのブロックBLKについて、このように、当該2つのブロックBLKのうちいずれが“配線群CGIの遠端”側に対応するか、いずれが“配線群CGIの近端”側に対応するかが定義される。

0158

上記では、上述した配線群CGI0中の或る配線における電位の上昇について説明したが、配線群CGI0中の他の配線、配線群CGI1中の配線、配線群SGI0中の配線、および配線群SGI1中の配線についても同様である。“配線群CGIの近端”側に対応するブロックBLKは“配線群SGIの近端”側にも同時に対応しており、“配線群CGIの遠端”側に対応するブロックBLKは“配線群SGIの遠端”側にも同時に対応する。

0159

[動作例]
図14は、第2実施形態に係る半導体記憶装置1における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図11に示したタイミングチャートと相違する点を中心に説明する。

0160

以下の説明では、配線群CGI0またはCGI1のうち、選択ブロックBLKの選択ワード線WL(sel)に接続される配線を配線GWL(sel)と称し、選択ブロックBLKの非選択ワード線WL(usel)に接続される配線を配線GWL(usel)と称する。

0161

図14では、図13を参照して説明した“配線群CGIの遠端”側に対応するブロックBLKが選択される場合の例が、“Far”の符号とともに破線で示されている。一方、図13を参照して説明した“配線群CGIの近端”側に対応するブロックBLKが選択される場合の例が、“Near”の符号とともに実線で示されている。図14では、参照のために、配線GWL(sel)およびGWL(usel)のうち、上述した、選択ブロックBLKに対応する転送トランジスタ群TTrに接続される部分の電位の変化も併せて示されている。なお、図14では、参照を容易にするために、配線GWL(sel)の当該部分と配線WL(sel)の間での電圧転送において生じうる遅延、および、配線GWL(usel)の当該部分と配線WL(usel)の間での電圧転送において生じうる遅延は示されていない。

0162

図14の例においても、図11の例と同様に、読出し動作の開始前は、ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)、SGD(usel)、およびSGS、ならびにビット線BLに印加される電圧は各々、VSSである。また、制御信号STBの電圧はLレベルであり、レディ/ビジー信号R/Bnは、半導体記憶装置1がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線CELSRCに印加される電圧はVSSである。

0163

図11の例と同様に、時刻t20において、配線BLKSELの電位が電圧VRDECに基づいて上昇され、選択ブロックBLKに接続される転送トランジスタ群TTrの各トランジスタがオン状態となる。これに応じて、ワード線WL(sel)およびWL(usel)に電圧VREADが印加され、セレクトゲート線SGD(sel)、SGD(usel)、およびSGSに電圧VSGが印加される。このとき、レディ/ビジー信号R/Bnは、半導体記憶装置1がビジー状態であることを示す。

0164

ここで、配線BLKSELについての電位の上昇は、例えば、“配線群CGIの遠端”側に対応するブロックBLKが選択される場合と“配線群CGIの近端”側に対応するブロックBLKが選択される場合とで同等である。これは、例えば、上述したように“配線群CGIの遠端”側に対応するか“配線群CGIの近端”側に対応するかが互いに定義される2つのブロックBLKは、図10を参照して説明した“配線BLKSELの遠端”側に同時に対応しているか、“配線BLKSELの近端”側に同時に対応しているためである。一方で、図14に示されるように、このときの、配線GWL(sel)およびGWL(usel)についての電位の上昇は、“配線群CGIの近端”側に対応するブロックBLKが選択される場合に、“配線群CGIの遠端”側に対応するブロックBLKが選択される場合よりも速い。

0165

図14の例では、このように、“配線群CGIの近端”側に対応するブロックBLKが選択される場合に、“配線群CGIの遠端”側に対応するブロックBLKが選択される場合よりも、配線GWL(sel)およびGWL(usel)のうち、上述した、選択ブロックBLKに対応する転送トランジスタ群TTrに接続される部分の電位の上昇が速いので、配線GWL(sel)およびGWL(usel)に電気的に接続されるワード線WL(sel)およびWL(usel)の電位の上昇も、図11の例と同様に速くなる。セレクトゲート線SGD(sel)、SGD(usel)、およびSGSの各々の電位の上昇も同様である。

0166

したがって、第2実施形態に係る半導体記憶装置1では、これ以降の動作については、図11を参照して説明したのと同様の動作を実行することが可能である。すなわち、第2実施形態に係る半導体記憶装置1においても、“配線群CGIの近端”側に対応するブロックBLKが選択される場合に、“配線群CGIの遠端”側に対応するブロックBLKが選択される場合よりも、制御信号STBがHレベルにされるタイミングを早くし、各配線(例えばワード線WLならびにセレクトゲート線SGDおよびSGSの各々)に印加される電圧が変更されるタイミングを早くし、さらに、読出し動作終了時に、半導体記憶装置1がレディ状態であることをレディ/ビジー信号R/Bnが示すようになるタイミングを早くすることが可能である。

0167

第2実施形態に係る半導体記憶装置1では、例えば、ブロックBLK0〜BLK7のうちのいくつかのブロックBLKまたはすべてのブロックBLKについて、上述した、“配線群CGIの遠端”側に対応するブロックBLKと“配線群CGIの近端”側に対応するブロックBLKとの間でのタイミング制御が、例えばブロックアドレスBLKADDに基づいて実行されるようにしてもよい。

0168

このように、第2実施形態に係る半導体記憶装置1においても、第1実施形態と同様に、より高速な動作が可能となる。

0169

<第3実施形態>
以下に、第3実施形態に係る半導体記憶装置1について説明する。

0170

[構成例]
第3実施形態に係る半導体記憶装置1は、上記で第2実施形態に係る半導体記憶装置1について説明したのと同様の構成を有している。以下では、第3実施形態に係る半導体記憶装置1の後述する動作例に関連する構成について、より詳細に説明する。

0171

半導体記憶装置1では、例えば、プレーンアドレスに基づいてプレーンPBが選択され、ブロックアドレスBLKADDに基づいて、当該選択されたプレーンPBのうち、読出し動作および書込み動作等の各種動作を実行する対象のブロックBLKが選択される。

0172

図15は、第3実施形態に係る半導体記憶装置1の複数のプレーンPBおよびドライバセット17のレイアウトの一例を示す図である。図15に図示されるレイアウトも一例に過ぎず、複数のプレーンPBおよびドライバセット17のレイアウトは、図示されているものに限定されるものではない。

0173

ドライバセット17は、例えば、上記複数のプレーンPBの第1方向D1側に設けられる。

0174

上記複数のプレーンPBのレイアウトについて説明する。

0175

プレーンPB00、PB10、PB20、およびPB30の組A、プレーンPB01、PB11、PB21、およびPB31の組B、プレーンPB02、PB12、PB22、およびPB32の組C、ならびにプレーンPB03、PB13、PB23、およびPB33の組Dは、例えば、第2方向D2に沿って、組A、組B、組C、組Dの順で設けられる。組Aと組Bとの間、および組Cと組Dとの間には、例えば、後述する配線CGN1またはCGN2のための間隔が設けられる。

0176

組Aの各プレーンPBは、例えば、第1方向D1に沿って、プレーンPB30、プレーンPB20、プレーンPB10、プレーンPB00の順で設けられる。組Bの各プレーンPBは、例えば、第1方向D1に沿って、プレーンPB31、プレーンPB21、プレーンPB11、プレーンPB01の順で設けられる。組Cの各プレーンPBは、例えば、第1方向D1に沿って、プレーンPB32、プレーンPB22、プレーンPB12、プレーンPB02の順で設けられる。組Dの各プレーンPBは、例えば、第1方向D1に沿って、プレーンPB33、プレーンPB23、プレーンPB13、プレーンPB03の順で設けられる。

0177

次に、上述した配線CG0〜CG23、CGU、UCG、SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、およびUSGのうちの或る配線のレイアウトについて説明する。なお、以下では、これらの配線からなる配線群を配線群CGNと称して説明する。

0178

図15に図示される配線CGN0〜CGN4は、配線群CGN中の或る配線に対応する。

0179

配線CGN0は、例えば、第2方向D2に沿って、少なくとも、ドライバセット17の上方の領域を延び、また、その両端はそれぞれ、上述した組Aと組Bとの間の間隔、および組Cと組Dとの間の間隔に対応する領域に達する。配線CGN0は、例えばコンタクトプラグを介して、ドライバセット17に接続される。

0180

配線CGN1は、例えば、組Aと組Bとの間を、第1方向D1に沿って、少なくとも、配線CGN0と第3方向D3で重なる領域に至るまで延びる。配線CGN1は、例えばコンタクトプラグを介して、配線CGN0に接続される。

0181

配線CGN2は、例えば、組Cと組Dとの間を、第1方向D1に沿って、少なくとも、配線CGN0と第3方向D3で重なる領域に至るまで延びる。配線CGN2は、例えばコンタクトプラグを介して、配線CGN0に接続される。

0182

配線CGN3は、例えば、第2方向D2に沿って、少なくとも、プレーンPB00内のワード線電圧転送回路11231の上方の領域から配線CGN1に第3方向D3で重なる領域まで延びる。配線CGN3は、例えばコンタクトプラグを介して、ワード線電圧転送回路11231および配線CGN1の各々に接続される。

0183

配線CGN4は、例えば、第2方向D2に沿って、少なくとも、プレーンPB00内のワード線電圧転送回路11230の上方の領域から配線CGN1に第3方向D3で重なる領域まで延びる。配線CGN4は、例えばコンタクトプラグを介して、ワード線電圧転送回路11230および配線CGN1の各々に接続される。

0184

配線CGN1は、配線CGN3およびCGN4を介して、あるいは、配線CGN3およびCGN4のように第2方向D2に延びる配線を介して、プレーンPB10、PB20、PB30、PB01、PB11、PB21、およびPB31にも同様に接続される。

0185

配線CGN1について説明したのと同様に、配線CGN2は、プレーンPB02、PB12、PB22、PB32、PB03、PB13、PB23、およびPB33に接続される。

0186

上記では、配線群CGN中の或る配線のレイアウトについて、配線CGN0〜CGN4を用いて説明したが、配線群CGN中の他の配線についても同様である。

0187

ここで、例えば、配線CGN1のうち配線CGN0に接続される部分とプレーンPB30に接続される部分との間の距離は、当該配線のうち配線CGN0に接続される部分とプレーンPB00に接続される部分との間の距離よりも長い。このため、ドライバセット17が、配線CGN0を介して配線CGN1に電圧を印加するとき、例えばRC遅延が原因で、上記プレーンPB30に接続される部分の電位の上昇は、上記プレーンPB00に接続される部分の電位の上昇より遅い。

0188

以下では、配線群CGN1のうち電位の上昇が比較的遅い部分(“Far”の符号とともに示されている)に接続されるプレーンPBは、“配線群CGNの遠端”側に対応するものとして説明する。一方、配線CGN1のうち電位の上昇が比較的速い部分(“Near”の符号とともに示されている)に接続されるプレーンPBは、“配線群CGNの近端”側に対応するものとして説明する。なお、配線CGN1に共通して接続される任意の2つのプレーンPBについて、このように、当該2つのプレーンPBのうちいずれが“配線群CGNの遠端”側に対応するか、いずれが“配線群CGNの近端”側に対応するかが定義され得る。同様に、配線CGN2に共通して接続される任意の2つのプレーンPBについて、このように、当該2つのプレーンPBのうちいずれが“配線群CGNの遠端”側に対応するか、いずれが“配線群CGNの近端”側に対応するかが定義され得る。

0189

上記では、上述した配線群CGN中の或る配線における電位の上昇について説明したが、配線群CGN中の他の配線についても同様である。

0190

[動作例]
図16は、第3実施形態に係る半導体記憶装置1における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。ここで、選択ブロックBLKは、選択プレーンPBのうちの選択されたブロックBLKを指すものとする。図11に示したタイミングチャートと相違する点を中心に説明する。

0191

以下の説明では、配線群CGNのうち、選択ブロックBLKの選択ワード線WL(sel)に接続される配線を配線CG(sel)と称し、選択ブロックBLKの非選択ワード線WL(usel)に接続される配線を配線CG(usel)と称する。

0192

図16では、図15を参照して説明した“配線群CGNの遠端”側に対応するプレーンPBが選択される場合の例が、“Far”の符号とともに破線で示されている。一方、図15を参照して説明した“配線群CGNの近端”側に対応するプレーンPBが選択される場合の例が、“Near”の符号とともに実線で示されている。図16では、参照のために、配線CG(sel)およびCG(usel)のうち、上述した、選択プレーンPBに接続される部分の電位の変化も併せて示されている。なお、図16では、参照を容易にするために、配線CG(sel)の当該部分と配線WL(sel)の間での電圧転送において生じうる遅延、および、配線CG(usel)の当該部分と配線WL(usel)の間での電圧転送において生じうる遅延は示されていない。

0193

図16の例においても、図11の例と同様に、読出し動作の開始前は、ワード線WL(sel)およびWL(usel)、セレクトゲート線SGD(sel)、SGD(usel)、およびSGS、ならびにビット線BLに印加される電圧は各々、VSSである。また、制御信号STBの電圧はLレベルであり、レディ/ビジー信号R/Bnは、半導体記憶装置1がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線CELSRCに印加される電圧はVSSである。

0194

図11の例と同様に、時刻t30において、配線BLKSELの電位が電圧VRDECに基づいて上昇され、選択ブロックBLKに接続される転送トランジスタ群TTrの各トランジスタがオン状態となる。これに応じて、ワード線WL(sel)およびWL(usel)に電圧VREADが印加され、セレクトゲート線SGD(sel)、SGD(usel)、およびSGSに電圧VSGが印加される。このとき、レディ/ビジー信号R/Bnは、半導体記憶装置1がビジー状態であることを示す。

0195

ここで、配線BLKSELについての電位の上昇は、例えば、“配線群CGNの遠端”側に対応するプレーンPBが選択される場合と“配線群CGNの近端”側に対応するプレーンPBが選択される場合とで同等である。一方で、図16に示されるように、このときの、配線CG(sel)およびCG(usel)についての電位の上昇は、“配線群CGNの近端”側に対応するプレーンPBが選択される場合に、“配線群CGNの遠端”側に対応するプレーンPBが選択される場合よりも速い。

0196

図16の例では、このように、“配線群CGNの近端”側に対応するプレーンPBが選択される場合に、“配線群CGNの遠端”側に対応するプレーンPBが選択される場合よりも、配線CG(sel)およびCG(usel)のうち、上述した、選択プレーンPBに接続される部分の電位の上昇が速いので、配線CG(sel)およびCG(usel)に電気的に接続されるワード線WL(sel)およびWL(usel)の電位の上昇も、図11の例と同様に速くなる。セレクトゲート線SGD(sel)、SGD(usel)、およびSGSの各々の電位の上昇も同様である。

0197

したがって、第3実施形態に係る半導体記憶装置1では、これ以降の動作については、図11を参照して説明したのと同様の動作を実行することが可能である。すなわち、第3実施形態に係る半導体記憶装置1においても、“配線群CGNの近端”側に対応するプレーンPBが選択される場合に、“配線群CGNの遠端”側に対応するプレーンPBが選択される場合よりも、制御信号STBがHレベルにされるタイミングを早くし、各配線(例えばワード線WLならびにセレクトゲート線SGDおよびSGSの各々)に印加される電圧が変更されるタイミングを早くし、さらに、読出し動作終了時に、半導体記憶装置1がレディ状態であることをレディ/ビジー信号R/Bnが示すようになるタイミングを早くすることが可能である。

0198

第3実施形態に係る半導体記憶装置1では、例えば、上述した複数のプレーンPBのうちのいくつかのプレーンPBまたはすべてのプレーンPBについて、上述した、“配線群CGNの遠端”側に対応するプレーンPBと“配線群CGNの近端”側に対応するプレーンPBとの間でのタイミング制御が、例えばプレーンアドレスに基づいて実行されるようにしてもよい。

0199

このように、第3実施形態に係る半導体記憶装置1においても、第1実施形態と同様に、より高速な動作が可能となる。

0200

<他の実施形態>
本明細書において、同一、一致、一定、および維持等の表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

0201

また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば0Vの電圧を印加または供給することを含んでいてもよい。

0202

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

0203

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0204

1…半導体記憶装置、11…コア部、111…メモリセルアレイ、112…ロウデコーダモジュール、1120,1121…転送スイッチ群、1122…ブロックデコーダ群、1122a〜1122d…ブロックデコーダ、1123…ワード線選択回路、11230,11231…ワード線電圧転送回路、1124…セレクトゲート線選択回路、11240,11241…セレクトゲート線電圧転送回路、113…センスアンプモジュール、12…入出力回路、13…ロジック制御回路、14…レジスタ、15…シーケンサ、16…電圧生成回路、17…ドライバセット、17_0〜17_23…CGドライバ、17_24…CGUドライバ、17_25…UCGドライバ、17_26…SGD_SELドライバ、17_27…SGD_USELドライバ、17_28…SGS_SELドライバ、17_29…SGS_USELドライバ、17_30…USGドライバ、PB…プレーン、BLK…ブロック、SU…ストリングユニット、NS…NANDストリング、CU…セルユニット、BL…ビット線、WL…ワード線、SGD,SGS…セレクトゲート線、CELSRC…ソース線、MT…メモリセルトランジスタ、ST…選択トランジスタ、SAU…センスアンプユニット、SA…センスアンプ回路、ADL,BDL,CDL,XDL…ラッチ回路、BLKSEL,CG,CGU,UCG,SGD_SEL,SGD_USEL,SGS_SEL,SGS_USEL,USG,GWL,GSGD,GSGS,CGN0〜CGN4…配線、CNK…チャンク、CGI,SGI,CGN…配線群、N…ノード、TTr0〜TTr7…転送トランジスタ群、TTr0_W,TTr0_D,TTr0_S,TTr1_W,TTr1_D,TTr1_S,TTr2_W,TTr2_D,TTr2_S,TTr3_W,TTr3_D,TTr3_S,Tr…トランジスタ、AD…アドレス判定回路、IV…インバータ、2…メモリコントローラ、21…ホストインタフェースユニット、22…CPU、23…RAM、24…ROM、25…メモリインタフェースユニット、3…メモリシステム、4…ホスト装置

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