図面 (/)

技術 グリッチ除去回路及び電子装置

出願人 ファナック株式会社
発明者 小松孝彰
出願日 2019年2月28日 (1年10ヶ月経過) 出願番号 2019-036357
公開日 2020年9月3日 (4ヶ月経過) 公開番号 2020-141296
状態 未査定
技術分野 パルスの操作 電子的スイッチ1 電源
主要キーワード クロック信号停止 グリッチノイズ パワーグッド信号 非同期リセット端子 Dフリップフロップ 後続回路 リセット解除状態 複数周期分
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年9月3日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

パワーオンリセット信号に含まれるグリッチノイズを除去できる技術を提供すること。

解決手段

グリッチ除去回路は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部と、第2クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第2グリッチ除去部と、を備え、前記第1グリッチ除去部は、前記第2グリッチ除去部の出力信号によって初期化されるよう構成され、前記第2グリッチ除去部は、前記第1グリッチ除去部の出力信号によって初期化されるよう構成される。

概要

背景

電気回路において、正常なパルス幅より細いひげ状のパルスノイズグリッチと呼ぶ。論理回路において、2つの入力信号近接した時間に変化すると、出力にグリッチが発生することがある。これは、2つの信号の信号遅延時間要因とする現象であり、レーシングと呼ばれる。

また、集積回路等において複数の出力端子が同時に同じ方向に変化するときに、近接する端子にグリッチが発生することがあり、これは同時スイッチングノイズと呼ばれる。別の例としては、並走する2つの信号がある場合、一方が変化した際に他方にグリッチが発生することがあり、これはクロストークと呼ばれる。このほかにも静電気放電放射電磁界等様々な原因でグリッチが発生し得る。

これらのグリッチは、次段以降の論理回路に悪影響を及ぼすことがある。そこで、複数のフリップフロップ(情報を保持する素子)を有し、クロック複数周期分原信号の値を確認してグリッチノイズを除去するグリッチ除去回路が提案されている(例えば、特許文献1参照)。

概要

パワーオンリセット信号に含まれるグリッチノイズを除去できる技術を提供すること。グリッチ除去回路は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部と、第2クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第2グリッチ除去部と、を備え、前記第1グリッチ除去部は、前記第2グリッチ除去部の出力信号によって初期化されるよう構成され、前記第2グリッチ除去部は、前記第1グリッチ除去部の出力信号によって初期化されるよう構成される。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部と、第2クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第2グリッチ除去部と、を備え、前記第1グリッチ除去部は、前記第2グリッチ除去部の出力信号によって初期化されるよう構成され、前記第2グリッチ除去部は、前記第1グリッチ除去部の出力信号によって初期化されるよう構成される、グリッチ除去回路。

請求項2

前記第1クロック信号と前記第2クロック信号とは、互いに異なるクロック発生源によって生成される、請求項1に記載のグリッチ除去回路。

請求項3

前記第1クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い前記第2クロック信号として、前記パワーオンリセット信号が解除される前に安定する信号を用いる、請求項1又は請求項2に記載のグリッチ除去回路。

請求項4

前記第1クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い前記第2クロック信号として、前記パワーグッド信号が解除される前に安定する信号を用いる、請求項1又は請求項2に記載のグリッチ除去回路。

請求項5

前記第1グリッチ除去部及び前記第2グリッチ除去部は、いずれも、1段以上の遅延素子と、前記1段以上の遅延素子の各段の出力及び現在の入力信号論理演算結果を出力する論理回路とを有する、請求項1から4のいずれかに記載のグリッチ除去回路。

請求項6

請求項1から5のいずれかに記載のグリッチ除去回路と、電源と、前記電源の電圧所定値以上となった後に、前記パワーグッド信号を出力するパワーグッド出力部と、前記パワーグッド信号が出力されてから一定時間が経過した後に前記パワーオンリセット信号を出力するパワーオンリセット出力部と、を備える電子装置

技術分野

0001

本発明は、グリッチ除去回路及び電子装置に関する。

背景技術

0002

電気回路において、正常なパルス幅より細いひげ状のパルスノイズグリッチと呼ぶ。論理回路において、2つの入力信号近接した時間に変化すると、出力にグリッチが発生することがある。これは、2つの信号の信号遅延時間要因とする現象であり、レーシングと呼ばれる。

0003

また、集積回路等において複数の出力端子が同時に同じ方向に変化するときに、近接する端子にグリッチが発生することがあり、これは同時スイッチングノイズと呼ばれる。別の例としては、並走する2つの信号がある場合、一方が変化した際に他方にグリッチが発生することがあり、これはクロストークと呼ばれる。このほかにも静電気放電放射電磁界等様々な原因でグリッチが発生し得る。

0004

これらのグリッチは、次段以降の論理回路に悪影響を及ぼすことがある。そこで、複数のフリップフロップ(情報を保持する素子)を有し、クロック複数周期分原信号の値を確認してグリッチノイズを除去するグリッチ除去回路が提案されている(例えば、特許文献1参照)。

先行技術

0005

特開2009−225153号公報

発明が解決しようとする課題

0006

一般的に、フリップフロップ等の情報を保持する素子を用いるデジタル回路は、起動時に初期化されるよう構成される。具体的には、デジタル回路は、電源電圧が安定したときに出力されるパワーオンリセット信号によって、通常、初期化される。しかしながら、フリップフロップを用いたグリッチ除去回路を初期化するパワーオンリセット信号にグリッチノイズが含まれる場合、グリッチ除去回路は正常に動作することができないおそれがある。このため、パワーオンリセット信号に含まれるグリッチノイズを除去することができる技術が望まれる。

課題を解決するための手段

0007

本開示の一態様に係るグリッチ除去回路は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部と、第2クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第2グリッチ除去回路と、を備え、前記第1グリッチ除去部は、前記第2グリッチ除去部の出力信号によって初期化されるよう構成され、前記第2グリッチ除去部は、前記第1グリッチ除去部の出力信号によって初期化されるよう構成される。

発明の効果

0008

本開示の一態様に係るグリッチ除去回路は、パワーオンリセット信号に含まれるグリッチノイズを除去することができる。

図面の簡単な説明

0009

本開示の第1実施形態に係るグリッチ除去回路を示す回路図である。
本開示の第2実施形態に係るグリッチ除去回路を示す回路図である。
図2のグリッチ除去回路に通常動作時の各部の信号レベルを付記した回路図である。
図3Aの次の信号レベルを示す回路図である。
図3Bの次の信号レベルを示す回路図である。
図3Cの次の信号レベルを示す回路図である。
図3Dの次の信号レベルを示す回路図である。
図3Eの次の信号レベルを示す回路図である。
図3Fの次の信号レベルを示す回路図である。
図3Gの次の信号レベルを示す回路図である。
図2のグリッチ除去回路の通常動作時の信号の経時変化を示すタイムチャートである。
図2のグリッチ除去回路の第1クロック信号停止時の各部の信号レベルを付記した回路図である。
図5Aの次の信号レベルを示す回路図である。
図5Bの次の信号レベルを示す回路図である。
図5Cの次の信号レベルを示す回路図である。
図5Dの次の信号レベルを示す回路図である。
図5Eの次の信号レベルを示す回路図である。
図5Fの次の信号レベルを示す回路図である。
図5Gの次の信号レベルを示す回路図である。
図2のグリッチ除去回路の第1クロック信号停止時の経時変化を示すタイムチャートである。
図2のグリッチ除去回路の第2クロック信号停止時の各部の信号レベルを付記した回路図である。
図7Aの次の信号レベルを示す回路図である。
図7Bの次の信号レベルを示す回路図である。
図7Cの次の信号レベルを示す回路図である。
図7Dの次の信号レベルを示す回路図である。
図7Eの次の信号レベルを示す回路図である。
図7Fの次の信号レベルを示す回路図である。
図7Gの次の信号レベルを示す回路図である。
図2のグリッチ除去回路の第2クロック信号停止時の信号の経時変化を示すタイムチャートである。
図2のグリッチ除去回路の第1クロック信号及び第2クロック信号停止時の各部の信号レベルを付記した回路図である。
図2のグリッチ除去回路の第1クロック信号及び第2クロック信号停止時の信号の経時変化を示すタイムチャートである。
本開示の一実施形態に係る電子装置を示す回路図である。

実施例

0010

以下、本開示の実施形態について図面を参照しながら説明する。図1は、本開示の第1実施形態に係るグリッチ除去回路1を示す回路図である。グリッチ除去回路1は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去する。なお、以下の説明では、「グリッチノイズ」は、単に「グリッチ」として説明されることがある。

0011

グリッチ除去回路1は、パワーグッド信号の原信号(グリッチノイズを含み得る信号)が入力される第1入力端子11と、パワーオンリセット信号の原信号(グリッチノイズを含み得る信号)が入力される第2入力端子12と、周期的な第1クロック信号が入力される第1クロック端子13と、周期的な第2クロック信号が入力される第2クロック端子14と、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部20と、第2クロック信号に合わせて動作し、パワーオンリセット信号の原信号からグリッチノイズを除去する第2グリッチ除去部30と、第1グリッチ除去部20がグリッチノイズを除去したパワーグッド信号の出力信号を出力する第1出力端子15と、第2グリッチ除去部30がグリッチノイズを除去したパワーオンリセット信号の出力信号を出力する第2出力端子16と、を備える。

0012

第1入力端子11、第2入力端子12、第1クロック端子13、第2クロック端子14、第1出力端子15、及び第2出力端子16は、グリッチ除去回路1と、外部の回路との境界概念的に示すものである。従って、第1入力端子11、第2入力端子12、第1クロック端子13、第2クロック端子14、第1出力端子15、及び第2出力端子16は、配線等を接続するための物理的な構造を有するものでなくてもよく、実際の回路上で物理的な位置を特定できるものでなくてもよい。

0013

第1グリッチ除去部20は、第1クロックの周期でn(nは正整数)回前から現在までのパワーグッド信号の原信号の値(信号レベル)を記憶し、過去n回の原信号の値に基づいて、グリッチによる短時間の値の変化を除去した出力信号を出力する公知のデジタル回路とすることができる。また、第1グリッチ除去部20は、第2グリッチ除去部30の出力信号がローレベルとなった場合に初期化されるよう構成される。具体的には、第1グリッチ除去部20は、第2グリッチ除去部30の出力信号(第2グリッチ除去部30によりグリッチが除去されたパワーオンリセット信号)がローレベルとなった場合に、記憶している過去n回の原信号の値が初期値に戻されるように、構成される。

0014

第2グリッチ除去部30は、第2クロックの周期でm回前から現在までのパワーオンリセット信号の原信号の値を記憶し、過去m(mは正整数)回の原信号の値に基づいて、グリッチによる短時間の値の変化を除去した出力信号を出力する公知のデジタル回路とすることができる。また、第2グリッチ除去部30は、第1グリッチ除去部20の出力信号がローレベルとなった場合に初期化されるよう構成される。具体的には、第2グリッチ除去部30は、第1グリッチ除去部20の出力信号(第1グリッチ除去部20によりグリッチが除去されたパワーグッド信号)がローレベルとなった場合に、記憶している過去m回の原信号の値が初期値に戻されるように、構成される。

0015

第1クロック端子13に入力される第1クロック信号及び第2クロック端子14に入力される第2クロック信号は、例えば水晶発振器等のクロック発生源から与えられる。第1クロック信号及び第2クロック信号は、単一のクロック発生源により生成された同じ信号であってもよいが、互いに異なるクロック発生源によって生成されることが好ましい。これによって、第1クロック信号及び第2クロック信号に同時に異常が起こる可能性を小さくすることができる。グリッチ除去回路1は、第1クロック信号及び第2クロック信号の一方が停止しても、他方が正常であれば、一定のグリッチノイズを除去することができる。このため、第1クロック信号と第2クロック信号の発生源が異なることによって、グリッチ除去回路1の機能が完全に喪失する危険性を極小化することができる。

0016

第1クロック信号は、パワーグッド信号の原信号が立ち上がる前に安定する信号であることが好ましい。これにより、パワーグッド信号が立ち上がる前に、第1グリッチ除去部20がローレベルを出力して第2グリッチ除去部30を初期化することができる。第2クロック信号は、パワーオンリセット信号の原信号が解除される(ローレベルからハイレベル遷移する)前に安定することが好ましい。これにより、パワーオンリセット信号の原信号が解除される前に第2グリッチ除去部30がローレベルを出力し、グリッチ除去回路1の第2出力端子16から出力されるパワーオンリセットの出力信号によって、後続のデジタル回路を適切に初期化することができる。また、第2クロック信号は、パワーグッド信号の原信号が解除される前に安定することが好ましい。これにより、パワーグッド信号の解除前に適切に第1グリッチ除去部20を初期化することができる。

0017

また、第1クロック信号及び第2クロック信号が、共にパワーグッド信号の原信号が立ち上がる前に安定する信号であれば、パワーグッド信号が立ち上がる前に、第1グリッチ除去部20がローレベルを出力して第2グリッチ除去部30を初期化するとともに、第2グリッチ除去部30がローレベルを出力して第1グリッチ除去部20をリセット初期化することができる。これによって、第1グリッチ除去部20によりパワーグッド信号の原信号から適切にグリッチノイズを除去できるとともに、第2グリッチ除去部30によりパワーオンリセット信号の原信号から適切にグリッチノイズを除去することができる。

0018

以上のように、本実施形態に係るグリッチ除去回路1は、パワーグッド信号の原信号からグリッチノイズを除去する第1グリッチ除去部20と、パワーオンリセット信号の原信号からグリッチノイズを除去する第2グリッチ除去部30とを備える。これによって、グリッチ除去回路1は、パワーグッド信号の原信号及びパワーオンリセット信号の原信号からそれぞれグリッチノイズを除去した2つの出力信号を出力することができる。

0019

また、グリッチ除去回路1は、第2グリッチ除去部30の出力信号がローレベルとなった場合に第1グリッチ除去部20が初期化され、第1グリッチ除去部20の出力信号がローレベルとなった場合に第2グリッチ除去部30が初期化される。これによって、グリッチ除去回路1では、パワーグッド信号の原信号又はパワーオンリセット信号の原信号がグリッチノイズを含む場合であっても、第1グリッチ除去部20及び第2グリッチ除去部30が誤って初期化されることが防止されるので、パワーグッド信号の原信号及びパワーオンリセット信号の原信号からそれぞれグリッチノイズだけを除去した正確なパワーグッド信号の出力信号及びパワーオンリセット信号の出力信号を出力することができる。

0020

続いて、本開示の第2実施形態について説明する。図2は、本開示の第2実施形態に係るグリッチ除去回路1Aを示す回路図である。

0021

グリッチ除去回路1Aは、パワーグッド信号の原信号が入力される第1入力端子11と、パワーオンリセット信号の原信号が入力される第2入力端子12と、周期的な第1クロック信号が入力される第1クロック端子13と、周期的な第2クロック信号が入力される第2クロック端子14と、第1クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第1グリッチ除去部20Aと、第2クロック信号に合わせて動作し、パワーオンリセット信号の原信号からグリッチノイズを除去する第2グリッチ除去部30Aと、第1グリッチ除去部20Aがグリッチノイズを除去したパワーグッド信号の出力信号を出力する第1出力端子15と、第2グリッチ除去部30Aがグリッチノイズを除去したパワーオンリセット信号の出力信号を出力する第2出力端子16と、を備える。

0022

第2実施形態に係るグリッチ除去回路1Aにおける第1入力端子11、第2入力端子12、第1クロック端子13、第2クロック端子14、第1出力端子15、及び第2出力端子16は、第1実施形態に係るグリッチ除去回路1の第1入力端子11、第2入力端子12、第1クロック端子13、第2クロック端子14、第1出力端子15、及び第2出力端子16と同様である。

0023

第1グリッチ除去部20Aは、n段(nは正整数)の第1遅延素子21と、n段の第1遅延素子21の各段の出力及び現在の入力信号(パワーグッド信号の現在の原信号)の論理和演算結果)を出力する第1論理回路22とを有する。

0024

n段の第1遅延素子21は、それぞれ、入力端子、出力端子、クロック端子及び非同期リセット端子を有するDフリップフロップによって構成することができる。

0025

n段の第1遅延素子21のうち、1段目の第1遅延素子21の入力端子は、第1入力端子11に接続される。また、1段目の第1遅延素子21の出力端子は、次段の第1遅延素子21の入力端子に接続される。次段の第1遅延素子21の出力端子は、次々段の第1遅延素子21の入力端子に接続される。このようにして、n段の第1遅延素子21は、第1入力端子11に対して直列に接続されて構成される。これにより、1段目の第1遅延素子21は、第1クロック信号の立ち上がり時にパワーグッド信号の原信号の出力レベル電圧によって示される真理値“1”又は“0”)をラッチする。また、2段目以降の第1遅延素子21は、第1クロック信号の立ち上がり時に前段の第1遅延素子21の出力レベルをラッチする。

0026

n段の第1遅延素子21のクロック端子は、それぞれ第1クロック端子13に接続される。つまり、n段の第1遅延素子21は、第1クロック端子13に入力される第1クロック信号に同期して動作する。また、n段の第1遅延素子21の非同期リセット端子は、それぞれ第2グリッチ除去部30Aの出力に接続される。つまり、n段の第1遅延素子21は、第2グリッチ除去部30Aの出力がローレベルになったときに初期化される。

0027

第1論理回路22は、第1入力端子11又はn段の第1遅延素子21の出力のいずれか1つでもハイレベル(真理値“1”)であれば、ハイレベルを出力し、第1入力端子11及びすべての第1遅延素子21の出力がローレベル(真理値“0”)である場合のみ、ローレベルを出力する。つまり、第1論理回路22の出力(第1グリッチ除去部20Aの出力)は、パワーグッド信号の原信号がハイレベルになるとすぐにハイレベルとなり、パワーグッド信号の原信号が第1クロック信号の周期において現在及び過去n回(合計n+1回)の原信号のレベルがローレベルとなったときに、ローレベルに遷移する。従って、第1グリッチ除去部20Aは、パワーグッド信号の原信号からn回以下の連続するローレベルの信号をグリッチノイズとして除去した出力信号を第1出力端子に出力する。

0028

第2グリッチ除去部30Aは、n段(nは正整数)の第2遅延素子31と、m段の第2遅延素子31の各段の出力及び現在の入力信号(パワーオンリセット信号の現在の原信号)の論理和(演算結果)を出力する第2論理回路32とを有する。

0029

m段の第2遅延素子31は、それぞれ、入力端子、出力端子、クロック端子及び非同期リセット端子を有するDフリップフロップによって構成することができる。

0030

m段の第2遅延素子31のうち、1段目の第2遅延素子31の入力端子は、第2入力端子12に接続される。また、1段目の第2遅延素子31の出力端子は、次段の第2遅延素子31の入力端子に接続される。次段の第2遅延素子31の出力端子は、次々段の第2遅延素子31の入力端子に接続される。このようにして、m段の第2遅延素子31は、第2入力端子12に対して直列に接続されて構成される。これにより、1段目の第2遅延素子31は、第2クロック信号の立ち上がり時にパワーオンリセット信号の原信号の値をラッチする。また、2段目以降の第2遅延素子31は、第2クロック信号の立ち上がり時に前段の第2遅延素子31の値をラッチする。

0031

m段の第2遅延素子31のクロック端子は、それぞれ第2クロック端子14に接続される。つまり、m段の第2遅延素子31は、第2クロック端子14に入力される第2クロック信号に同期して動作する。また、m段の第2遅延素子31の非同期リセット端子は、それぞれ第1グリッチ除去部20Aの出力に接続される。つまり、m段の第2遅延素子31は、第1グリッチ除去部20Aの出力がローレベルになったときに初期化される。

0032

第2論理回路32は、第2入力端子12又はm段の第2遅延素子31の出力のいずれか1つでもハイレベルであればハイレベルを出力し、第2入力端子12及びすべての第2遅延素子31の出力がローレベルである場合のみ、ローレベルを出力する。つまり、第2論理回路32の出力(第2グリッチ除去部30Aの出力)は、パワーオンリセット信号の原信号がハイレベルになるとすぐにハイレベルとなり、パワーオンリセット信号の原信号が第2クロック信号の周期において現在及び過去m回(合計m+1回)の原信号が続けてローレベルとなったときに、ローレベルに遷移する。従って、第2グリッチ除去部30Aは、パワーオンリセット信号の原信号からm回以下の連続するローレベルの信号をグリッチノイズとして除去した出力信号を第2出力端子16に出力する。

0033

グリッチ除去回路1Aの動作を具体的に説明する。図3A〜3Hに、通常動作時のグリッチ除去回路1Aの各部の信号レベルを時間を追って示す。

0034

グリッチ除去回路1Aの起動時、つまり電源電圧が立ち上がる前、もしくは電源電圧が立ち上がってから一定時間が経過する前の状態で、第1入力端子11に入力されるパワーグッド信号の及び第2入力端子12に入力されるパワーオンリセット信号はローレベル(=0)である。このとき、第1遅延素子21及び第2遅延素子31の信号レベルは、ハイレベル(=1)である可能性もローレベルである可能性もある。図3Aに示すように、n段の第1遅延素子21の中に1つでも出力(保持値)がハイレベルとなっている場合、第1論理回路22の出力がハイレベルとなるので、第1グリッチ除去部20Aの出力(第1出力端子15から出力される出力信号)はハイレベルとなる。同様に、m段の第2遅延素子31の中に1つでも出力がハイレベルとなっている場合、第2論理回路32の出力はハイレベルとなるので、第2グリッチ除去部30Aの出力(第2出力端子16から出力される出力信号)はハイレベルとなる。このとき、第1出力端子15と第2出力端子16はともにハイレベルであり、後続回路の状態は不定である。

0035

図3Aの状態から、第1クロック信号がn回立ち上がると、図3Bに示すように、n段の第1遅延素子21の出力はすべてローレベルになる。これにより、第1グリッチ除去部20Aの出力はローレベルとなる。すると、第1グリッチ除去部20Aの出力により第2グリッチ除去部30Aが初期化され、m段の第2遅延素子31の出力がすべてローレベルとなる。これにより、図3Cに示すように、第2グリッチ除去部30Aの出力もローレベルとなる。このとき、第1出力端子15と第2出力端子16はともにローレベルとなり、後続回路がリセット状態となる。

0036

その後、電源電圧が上昇、もしくは電源電圧上昇後一定時間が経過して、第1入力端子11に入力されるパワーグッド信号の原信号がハイレベルになると、図3Dに示すように、第1グリッチ除去部20Aの出力はハイレベルになる。このとき、第1出力端子15はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。パワーグッド信号がハイレベルになってから第1クロック信号がn回立ち上がると、図3Eに示すように、n段の第1遅延素子21の出力はすべてハイレベルになる。

0037

さらに一定の時間が経過すると、第2入力端子12に入力されるパワーオンリセット信号の原信号がハイレベルになる。これにより、図3Fに示すように、第2グリッチ除去部30Aの出力はハイレベルになる。このとき、第2出力端子16はハイレベルとなり、後続回路のリセットが解除される。パワーオンリセット信号がハイレベルになってから第2クロック信号がm回立ち上がると、m段の第2遅延素子31の出力はすべてハイレベルになる。これにより、図3Gに示すように、第2グリッチ除去部30Aの出力はハイレベルになる。

0038

図3Hに示すように、パワーグッド信号の原信号にグリッチノイズが含まれ、第1入力端子11の信号レベルが一時的にローレベルになったとしても、n段の第1遅延素子21のいずれかがハイレベルである場合、第1グリッチ除去部20Aの出力はハイレベルに保持される。同様に、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第2入力端子12の信号レベルが一時的にローレベルになったとしても、m段の第2遅延素子31のいずれかがハイレベルである場合、第2グリッチ除去部30Aの出力はハイレベルに保持される。したがって、第1入力端子11や第2入力端子12にグリッチノイズが乗っても第1出力端子15と第2出力端子16はハイレベルを保持し、後続回路は意図せず初期化されることなく正常に動作を継続できる。

0039

図4に、通常動作時のグリッチ除去回路1Aの入力信号及び出力信号の経時変化を例示する。図示するように、グリッチ除去回路1Aは、パワーグッド信号の原信号(Power-Good Noisy Signal)からグリッチノイズを除去した出力信号(Power-Good Clean Signal)を第1出力端子15から出力することができるとともに、パワーオンリセット信号の原信号(Power-On Reset Noisy Signal)からグリッチノイズを除去した出力信号(Power-On Reset Clean Signal)を第2出力端子16から出力することができる。

0040

続いて、第1クロック信号が停止し、第1クロック端子13に入力される信号がローレベルのままである場合(もしくはハイレベルのままである場合)について説明する。図5A〜5Hに、第1クロック信号が停止した場合のグリッチ除去回路1Aの各部の信号レベルを時間を追って示す。

0041

グリッチ除去回路1Aの起動時、第1遅延素子21及び第2遅延素子31の信号レベルは、不定である。図5Aに示すように、n段の第1遅延素子21の中に1つでも出力がハイレベルとなっている場合、第1グリッチ除去部20Aの出力はハイレベルとなる。同様に、m段の第2遅延素子31の中に1つでも出力がハイレベルとなっている場合、第2グリッチ除去部30Aの出力はハイレベルとなる。このとき、第1出力端子15と第2出力端子16はともにハイレベルであり、後続回路の状態は不定である。

0042

図5Aの状態から、第2クロック信号がm回立ち上がると、m段の第2遅延素子31の出力はすべてローレベルになる。これにより、図5Bに示すように、第2グリッチ除去部30Aの出力はローレベルとなる。すると、第2グリッチ除去部30Aの出力により第1グリッチ除去部20Aが初期化され、n段の第1遅延素子21の出力がすべてローレベルとなる。これにより、図5Cに示すように、第1グリッチ除去部20Aの出力もローレベルとなる。このとき、第1出力端子15と第2出力端子16はともにローレベルとなり、後続回路がリセット状態となる。

0043

その後、パワーグッド信号の原信号がハイレベルになると、図5Dに示すように、第1グリッチ除去部20Aの出力はハイレベルになる。このとき、第1出力端子15はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。さらに一定の時間が経過すると、第2入力端子12に入力されるパワーオンリセット信号の原信号がハイレベルになる。パワーオンリセット信号がハイレベルになってから第2クロック信号がm回立ち上がると、図5Fに示すように、m段の第2遅延素子31の出力がすべてハイレベルになり、第2グリッチ除去部30Aの出力はハイレベルになる。このとき、第2出力端子16はハイレベルとなり、後続回路のリセットが解除される。一方、n段の第1遅延素子21の出力は、第1クロック信号が入力されないので、すべてローレベルのままである。このため、第1グリッチ除去部20Aの出力は、パワーグッド信号の原信号と同じ値になる。

0044

図5Gに示すように、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第2入力端子12の信号レベルが一時的にローレベルになったとしても、m段の第2遅延素子31のいずれかがハイレベルである場合、第2グリッチ除去部30Aの出力はハイレベルに保持される。

0045

パワーグッド信号の原信号にグリッチノイズが含まれ、第1入力端子11の信号レベルが一時的にローレベルになった場合、第1グリッチ除去部20Aの出力は、ローレベルになる。これにより、図5Hに示すように、m段の第2遅延素子31が初期化され、第2グリッチ除去部30Aの出力は、第2入力端子12に入力されるパワーオンリセット信号の原信号の値と等しくなる。図5Hに示すように、m段の第2遅延素子31が初期化された時にパワーオンリセット信号の原信号がハイレベルであれば問題ないが、パワーオンリセット信号の原信号にも同じタイミングでグリッチノイズが含まれると、第2グリッチ除去部30Aの出力はローレベルとなり、第2グリッチ除去部30Aの出力はローレベルになる。このとき、第2出力端子16はローレベルとなり、後続回路がリセットされてしまう。つまり、グリッチ除去回路1Aは、第1クロック信号が停止している場合には、パワーグッド信号の原信号とパワーオンリセット信号の原信号とが同じタイミングでグリッチノイズを含むとパワーオンリセット信号の原信号からグリッチノイズを除去できない可能性がある。

0046

図6に、第1クロック信号停止時のグリッチ除去回路1Aの入力信号及び出力信号の経時変化を例示する。図示するように、第1クロック信号が停止していると、グリッチ除去回路1Aは、パワーグッド信号の原信号からグリッチノイズを除去することができず、パワーグッド信号の原信号がハイレベルである間だけ、パワーオンリセット信号の原信号からグリッチノイズを除去した出力信号を出力することができる。

0047

さらに、第1クロック信号は入力されているが、第2クロック信号が停止し、第2クロック端子14に入力される信号がローレベルのままである場合について説明する。図7A〜7Hに、第1クロック信号が停止した場合のグリッチ除去回路1Aの各部の信号レベルを時間を追って示す。

0048

グリッチ除去回路1Aの起動時、第1遅延素子21及び第2遅延素子31の信号レベルは、不定である。図7Aに示すように、n段の第1遅延素子21の中に1つでも出力がハイレベルとなっている場合、第1グリッチ除去部20Aの出力はハイレベルとなる。同様に、m段の第2遅延素子31の中に1つでも出力がハイレベルとなっている場合、第2グリッチ除去部30Aの出力はハイレベルとなる。このとき、第1出力端子15と第2出力端子16はともにハイレベルであり、後続回路の状態は不定である。

0049

図7Aの状態から、第1クロック信号がn回立ち上がると、図7Bに示すように、n段の第1遅延素子21の出力はすべてローレベルになる。これにより、第1グリッチ除去部20Aの出力はローレベルとなる。すると、第1グリッチ除去部20Aの出力により第2グリッチ除去部30Aが初期化され、m段の第2遅延素子31の出力がすべてローレベルとなる。これにより、図7Cに示すように、第2グリッチ除去部30Aの出力もローレベルとなる。このとき、第1出力端子15と第2出力端子16はともにローレベルとなり、後続回路がリセット状態となる。

0050

その後、電源電圧が上昇して、第1入力端子11に入力されるパワーグッド信号の原信号がハイレベルになると、図7Dに示すように、第1グリッチ除去部20Aの出力はハイレベルになる。このとき、第1出力端子15はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。パワーグッド信号ハイレベルになってから第1クロック信号がn回立ち上がると、図7Eに示すように、n段の第1遅延素子21の出力はすべてハイレベルになる。

0051

一方、第2クロックが入力されないので、図7Fに示すように、第2遅延素子31の出力はすべてローレベルのまま保持される。このため、第2グリッチ除去部30Aの出力はパワーオンリセット信号の原信号と等しい値となる。さらに一定の時間が経過すると、第2入力端子12に入力されるパワーオンリセット信号の原信号がハイレベルになる。このとき、第2グリッチ除去部30Aの出力がハイレベルとなり、第2出力端子16はハイレベルとなって、後続回路のリセットが解除される。

0052

パワーグッド信号の原信号にグリッチノイズが含まれ、第1入力端子11の信号レベルが一時的にローレベルになったとしても、図7Hに示すように、n段の第1遅延素子21のいずれかがハイレベルである場合、第1グリッチ除去部20Aの出力はハイレベルに保持される。一方、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第2入力端子12の信号レベルが一時的にローレベルになった場合、m段の第2遅延素子31がローレベルであるため、第2グリッチ除去部30Aの出力はローレベルとなってしまう。このとき、第2出力端子16はローレベルとなり、後続回路がリセットされてしまう。

0053

図8に、第2クロック信号停止時のグリッチ除去回路1Aの入力信号及び出力信号の経時変化を例示する。図示するように、第2クロック信号が停止していると、グリッチ除去回路1Aは、パワーオンリセット信号の原信号からグリッチノイズを除去することができない。また、グリッチ除去回路1Aは、第2クロック信号停止時には、パワーグッド信号の原信号及びパワーオンリセット信号の原信号が同時にグリッチノイズを含む場合に、パワーグッド信号の原信号からグリッチノイズを除去した出力信号を出力することができないおそれがある。

0054

続いて、第1クロック信号及び第2クロック信号がともに停止している場合について説明する。図9に、第1クロック信号及び第2クロック信号が停止した場合のグリッチ除去回路1Aの各部の信号レベルを示す。

0055

第1クロック信号及び第2クロック信号がともに停止している場合、n段の第1遅延素子21の出力及びm段の第2遅延素子31の出力が起動時の値から変化しない。つまり、第1クロック信号及び第2クロック信号がともに停止している場合n段の第1遅延素子21及びm段の第2遅延素子31の保持値はいずれも不定である。このため、グリッチ除去回路1Aは、図9に示すように、起動時にn段の第1遅延素子21のいずれか1つでもハイレベルとなっていれば、第1出力端子15の出力が常時ハイレベルとなる。また、グリッチ除去回路1Aは、起動時にm段の第2遅延素子31のいずれか1つでもハイレベルとなっていれば、第2出力端子16の出力が常時ハイレベルとなる。この場合、後続回路の状態は不定のままとなる。

0056

また、グリッチ除去回路1Aは、起動時にn段の第1遅延素子21のすべてがローレベルとなっていれば、第1出力端子15の出力信号の値がパワーグッド信号の原信号と同じ値となる。また、グリッチ除去回路1Aは、起動時にm段の第2遅延素子31がすべてローレベルとなっていれば、第2出力端子16の出力信号の値がパワーオンリセット信号の原信号と同じ値となる。この場合、後続回路は正常にリセット状態となったのちリセット解除される。

0057

図10に、第2クロック信号停止時のグリッチ除去回路1Aの入力信号及び出力信号の経時変化を例示する。図示するように、グリッチ除去回路1Aは、パワーグッド信号の原信号及びパワーオンリセット信号の原信号のいずれのグリッチノイズも除去することができないばかりか、出力信号が原信号の値にかかわらず常時ハイレベルとなってしまうおそれもある。このように、グリッチ除去回路1Aは第1クロック信号と第2クロック信号とが同時に停止すると完全に機能を喪失する。このため、第1クロック端子13に入力される第1クロック信号と第2クロック端子14に入力される第2クロック信号とは、異なるクロック発生源によって生成される信号であることが好ましい。

0058

さらに、本開示の一実施形態に係る電子装置について説明する。図11は、図1のグリッチ除去回路1を備える電子装置100の構成を示す回路図である。電子装置100は、電源101と、パワーグッド出力部102と、パワーオンリセット出力部103と、第1クロック発振器104と、第2クロック発振器105と、グリッチ除去回路1とを備える。

0059

電源101は、例えば交流次電源又は異なる電圧(例えば24V)の直流一次電源から所定電圧(5V、3.3V等)の直流電圧を生成する。電源101としては、公知の直流電源装置を用いることができる。

0060

パワーグッド出力部102は、電源投入直後ローレベルであり、電源101の出力電圧が所定の電圧以上となってから一定時間経過後にハイレベルになるパワーグッド信号を出力する。パワーグッド出力部102から出力されるパワーグッド信号は、グリッチ除去回路1の第1入力端子11に入力される。

0061

パワーオンリセット出力部103は、電源投入直後ローレベルであり、パワーグッド信号がハイレベルとなってから一定時間経過後にハイレベルになるパワーオンリセット信号を出力する。パワーオンリセット出力部103から出力されるパワーオンリセット信号は、グリッチ除去回路1の第2入力端子12に入力される。

0062

第1クロック発振器104は、周期的にハイレベルとローレベルとを交互に遷移する第1クロック信号を生成するクロック発生源である。第1クロック発振器104としては、例えば水晶発振器等を用いることができる。第1クロック発振器104が出力する第1クロック信号は、グリッチ除去回路1の第1クロック端子13に入力される。

0063

第2クロック発振器105は、周期的にハイレベルとローレベルとを交互に遷移する第2クロック信号を生成するクロック発生源である。第2クロック発振器105としては、第1クロック発振器104と同様に、例えば水晶発振器等を用いることができる。第2クロック発振器105は、第1クロック信号と第2クロック信号とが同時に停止する危険性を極小化するために、第1クロック発振器104とは独立して第2クロック信号を生成するものであることが好ましい。また、第2クロック発振器105が出力する第2クロック信号の周期は、第1クロック発振器104が出力する第1クロック信号の周期と同じであってもよく、異なっていてもよい。第2クロック発振器105が出力する第2クロック信号は、グリッチ除去回路1の第2クロック端子14に入力される。

0064

電子装置100は、グリッチ除去回路1によりグリッチノイズを除去したパワーグッド信号及びパワーオンリセット信号を出力することができるので、各種のデジタル回路を適切に初期化するために用いることができる。

0065

以上、本開示のグリッチ除去回路及び電子装置の好ましい各実施形態につき説明したが、本開示は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

0066

例えば、上記実施形態において、第1遅延素子21及び第2遅延素子31は、Dフリップフロップとして説明したが、これに限定されず、例えばJKフリップフロップ等であってもよい。

0067

また、上記実施形態において、パワーグッド信号を正論理とし、ローレベルが電源立ち上がり前、ハイレベルが電源立ち上がり後を表すものとしたが、パワーグッド信号は負論理であってもよい。この場合、論理回路22は論理積を出力するものとし、第1遅延素子21はハイレベルに初期化されるものとし、第1グリッチ除去部の出力を論理反転した信号を第2遅延素子31の非同期リセット端子に接続する。もしくは、第1入力端子11と第1出力端子15に論理反転を挿入する。

0068

また、上記実施形態において、パワーオンリセット信号を負論理とし、ローレベルがリセット状態、ハイレベルがリセット解除状態を表すものとしたが、パワーオンリセット信号は正論理であってもよい。この場合、論理回路32は論理積を出力するものとし、第2遅延素子31はハイレベルに初期化されるものとし、第2グリッチ除去部の出力を論理反転した信号を第1遅延素子21の非同期非同期リセット端子に接続する。もしくは、第2入力端子12と第2出力端子16に論理反転を挿入する。

0069

1,1Aグリッチ除去回路
11 第1入力端子
12 第2入力端子
13 第1クロック端子
14 第2クロック端子
15 第1出力端子
16 第2出力端子
20A 第1グリッチ除去部
30A 第2グリッチ除去部
100電子装置
101電源
102パワーグッド出力部
103パワーオンリセット出力部
104 第1クロック発振器
105 第2クロック発振器

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ