図面 (/)

この項目の情報は公開日時点(2020年8月31日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (6)

課題

回路面積の増大を抑えながら電流能力を高めることができるクランプ回路を提供する。

解決手段

クランプ回路は、ツェナダイオードと、前記ツェナダイオードに直列接続される第1プルダウン素子と、前記ツェナダイオードと前記第1プルダウン素子との接続ノード制御端子が接続される第1トランジスタと、前記第1トランジスタに直列接続されるプルアップ素子と、前記プルアップ素子と前記第1トランジスタとの接続ノードに制御端子が接続される第2トランジスタと、前記第2トランジスタに直列接続される第2プルダウン素子と、前記第2トランジスタと前記第2プルダウン素子との接続ノードに制御端子が接続される第3トランジスタと、を備える。前記ツェナダイオードのカソードと前記第3トランジスタの第1端子とが共通接続される。

概要

背景

ツェナダイオード電圧クランプするクランプ回路が種々の電子機器において広く利用されている(例えば特許文献1参照)。

概要

回路面積の増大を抑えながら電流能力を高めることができるクランプ回路を提供する。クランプ回路は、ツェナダイオードと、前記ツェナダイオードに直列接続される第1プルダウン素子と、前記ツェナダイオードと前記第1プルダウン素子との接続ノード制御端子が接続される第1トランジスタと、前記第1トランジスタに直列接続されるプルアップ素子と、前記プルアップ素子と前記第1トランジスタとの接続ノードに制御端子が接続される第2トランジスタと、前記第2トランジスタに直列接続される第2プルダウン素子と、前記第2トランジスタと前記第2プルダウン素子との接続ノードに制御端子が接続される第3トランジスタと、を備える。前記ツェナダイオードのカソードと前記第3トランジスタの第1端子とが共通接続される。

目的

本発明は、上記の状況に鑑み、回路面積の増大を抑えながら電流能力を高めることができるクランプ回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

ツェナダイオードと、前記ツェナダイオードに直列接続される第1プルダウン素子と、前記ツェナダイオードと前記第1プルダウン素子との接続ノードである第1接続ノードに制御端子が接続される第1トランジスタと、前記第1トランジスタに直列接続されるプルアップ素子と、前記プルアップ素子と前記第1トランジスタとの接続ノードである第2接続ノードに制御端子が接続される第2トランジスタと、前記第2トランジスタに直列接続される第2プルダウン素子と、前記第2トランジスタと前記第2プルダウン素子との接続ノードである第3接続ノードに制御端子が接続される第3トランジスタと、を備え、前記ツェナダイオードのカソードと前記第3トランジスタの第1端子とが共通接続される、クランプ回路

請求項2

前記第3トランジスタの前記制御端子と前記第1端子との間に設けられる位相補償回路を備える、請求項1に記載のクランプ回路。

請求項3

前記プルアップ素子の電流能力は前記第1トランジスタの電流能力より大きい、請求項1又は請求項2に記載のクランプ回路。

請求項4

請求項1〜3のいずれか一項に記載のクランプ回路を備える、半導体装置

請求項5

オン状態であるときに、前記ツェナダイオードの前記カソードと前記第3トランジスタの前記第1端子との接続ノードである第4接続ノードに電流を供給する第4トランジスタと、オン状態であるときに、前記第4接続ノードに電流を供給する第5トランジスタと、を備え、前記第3トランジスタの電流能力は、前記第4トランジスタの電流能力と前記第5トランジスタの電流能力との和より大きい、請求項4に記載の半導体装置。

請求項6

第6トランジスタと、エラーアンプと、第7トランジスタと、を備え、前記第5トランジスタの制御端子と前記第6トランジスタの制御端子とが共通接続され、前記第5トランジスタの第1端子と前記第6トランジスタの第1端子とに同一の電圧印加され、前記第7トランジスタが前記第5トランジスタの第2端子と前記第4接続ノードとの間に設けられ、前記第7トランジスタの制御端子に前記エラーアンプの出力信号が供給される、請求項5に記載の半導体装置。

請求項7

請求項4〜6のいずれか一項に記載の半導体装置を備える、電子機器

請求項8

バッテリと、前記バッテリから電源電圧の供給を受けて動作する請求項7に記載の電子機器と、を備える、車両。

技術分野

0001

本発明は、クランプ回路に関する。

背景技術

0002

ツェナダイオード電圧クランプするクランプ回路が種々の電子機器において広く利用されている(例えば特許文献1参照)。

先行技術

0003

特開2013−251671号公報

発明が解決しようとする課題

0004

しかしながら、クランプ回路の電流能力を高めるためにツェナダイオードを並列接続した場合、クランプ回路の回路面積が大きくなるという問題が生じる。

0005

本発明は、上記の状況に鑑み、回路面積の増大を抑えながら電流能力を高めることができるクランプ回路を提供することを目的とする。

課題を解決するための手段

0006

上記目的を達成するために、本発明に係るクランプ回路は、ツェナダイオードと、前記ツェナダイオードに直列接続される第1プルダウン素子と、前記ツェナダイオードと前記第1プルダウン素子との接続ノードである第1接続ノードに制御端子が接続される第1トランジスタと、前記第1トランジスタに直列接続されるプルアップ素子と、前記プルアップ素子と前記第1トランジスタとの接続ノードである第2接続ノードに制御端子が接続される第2トランジスタと、前記第2トランジスタに直列接続される第2プルダウン素子と、前記第2トランジスタと前記第2プルダウン素子との接続ノードである第3接続ノードに制御端子が接続される第3トランジスタと、を備え、前記ツェナダイオードのカソードと前記第3トランジスタの第1端子とが共通接続される構成(第1の構成)とする。

0007

また、上記第1の構成であるクランプ回路において、前記第3トランジスタの前記制御端子と前記第1端子との間に設けられる位相補償回路を備える構成(第2の構成)であってもよい。

0008

また、上記第1又は第2の構成であるクランプ回路において、前記プルアップ素子の電流能力は前記第1トランジスタの電流能力より大きい構成(第3の構成)であってもよい。

0009

また、本発明に係る半導体装置は、上記第1〜第3のいずれかの構成であるクランプ回路を備える構成(第4の構成)とする。

0010

また、上記第4の構成である半導体装置において、オン状態であるときに、前記ツェナダイオードの前記カソードと前記第3トランジスタの前記第1端子との接続ノードである第4接続ノードに電流を供給する第4トランジスタと、オン状態であるときに、前記第4接続ノードに電流を供給する第5トランジスタと、を備え、前記第3トランジスタの電流能力は、前記第4トランジスタの電流能力と前記第5トランジスタの電流能力との和より大きい構成(第5の構成)であってもよい。

0011

また、上記第5の構成である半導体装置において、第6トランジスタと、エラーアンプと、第7トランジスタと、を備え、前記第5トランジスタの制御端子と前記第6トランジスタの制御端子とが共通接続され、前記第5トランジスタの第1端子と前記第6トランジスタの第1端子とに同一の電圧が印加され、前記第7トランジスタが前記第5トランジスタの第2端子と前記第4接続ノードとの間に設けられ、前記第7トランジスタの制御端子に前記エラーアンプの出力信号が供給される構成(第6の構成)であってもよい。

0012

また、本発明に係る電子機器は、上記第4〜第6のいずれかの構成である半導体装置を備える構成(第7の構成)とする。

0013

また、本発明に係る車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第7の構成である電子機器と、を備える構成(第8の構成)とする。

発明の効果

0014

本発明に係るクランプ回路によれば、回路面積の増大を抑えながら電流能力を高めることができる。

図面の簡単な説明

0015

半導体装置の一構成例を示すブロック図
SEピンにおける電圧特性を示す図
クランプ回路の比較例を示す回路
クランプ回路の一構成例を示す回路図
車両の外観図

実施例

0016

<1.半導体装置>
図1は、半導体装置の一構成例を示すブロック図である。本構成例の半導体装置100は、車載用ハイサイドスイッチICであり、装置外部との電気的な接続を確立する手段として、複数の外部端子(INピン、GNDピン、OUTピン、SEピン、VBBピン)を備えている。INピンは、CMOSロジックICなどから制御信号外部入力受け付けるための入力端子である。GNDピンは、接地端子である。OUTピンは、負荷エンジン制御用ECU[electronic control unit]、エアコン、ボディ機器など)が外部接続される出力端子である。SEピンは、CMOSロジックICなどに出力電流に関する情報と自己診断信号とを外部出力するための出力端子である。VBBピンは、バッテリから電源電圧Vbb(例えば4.5V〜18V)の供給を受け付けるための電源端子である。なお、VBBピンは、大電流を流すために複数並列(例えば4ピン並列)に設けてもよい。

0017

また、本構成例の半導体装置100は、内部電源回路1と、定電圧生成回路2と、発振回路3と、チャージポンプ回路4と、ロジック回路5と、ゲート制御回路6と、クランプ回路7と、入力回路8と、基準生成回路9と、温度保護回路10と、減電圧保護回路11と、オープン保護回路12と、過電流保護回路13と、クランプ回路14と、NチャネルMOS電界効果トランジスタQ1、Q2、及びQ2’と、Pチャネル型MOS電界効果トランジスタQ3〜Q4と、エラーアンプA1と、抵抗R1、R2、及びRsと、ツェナダイオードZ1及びZ2と、を集積化して成る。

0018

内部電源回路1は、VBBピンとGNDピンとの間に接続されており、電源電圧Vbbから所定の内部電源電圧VREGを生成して半導体装置100の各部に供給する。なお、内部電源回路1は、イネーブル信号ENの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路1は、イネーブル信号ENがイネーブル時の論理レベル(例えばハイレベル)であるときに動作状態となり、イネーブル信号ENがディセーブル時の論理レベル(例えばローレベル)であるときに停止状態となる。

0019

定電圧生成回路2は、VBBピンとGNDピンとの間に接続されており、電源電圧Vbbに応じたハイ電圧VH(=電源電圧Vbb)と、ハイ電圧VHよりも定電圧REF(=例えば5V)だけ低いロー電圧VL(=Vbb−REF)とを生成して発振回路3及びチャージポンプ回路4に供給する。なお、定電圧生成回路2は、イネーブル信号EN及び異常保護信号S5aの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路2は、イネーブル信号ENがイネーブル時の論理レベル(例えばハイレベル)であるとき、若しくは、異常保護信号S5aが異常未検出時の論理レベル(例えばハイレベル)であるときに動作状態となり、イネーブル信号ENがディセーブル時の論理レベル(例えばローレベル)であるとき、若しくは、異常保護信号S5aが異常検出時の論理レベル(例えばローレベル)であるときに停止状態となる。

0020

発振回路3は、ハイ電圧VHとロー電圧VLの供給を受けて動作し、所定周波数クロック信号CLKを生成してチャージポンプ回路4に出力する。なお、クロック信号CLKは、ハイ電圧VHとロー電圧VLとの間でパルス駆動される矩形波信号である。

0021

チャージポンプ回路4は、ハイ電圧VHとロー電圧VLの供給を受けて動作し、クロック信号CLKを用いてフライングキャパシタを駆動することにより、電源電圧Vbbよりも高い昇圧電圧VCPを生成してゲート制御回路6及び過電流保護回路13に供給する。

0022

ロジック回路5は、内部電源電圧VREGの供給を受けて動作し、ゲート制御信号S5bを生成してゲート制御回路6に出力する。ゲート制御信号S5bは、トランジスタQ1、Q2、及びQ2’をオンさせるとき又は負荷のオープン異常が検出されているときにハイレベル(=VREG)となり、負荷のオープン異常が検出されていない状態でトランジスタQ1、Q2、及びQ2’をオフさせるときにローレベル(=GND)となる2値信号である。また、ロジック回路5は、温度保護信号S10、減電圧保護信号S11、オープン保護信号S12、及び、過電流保護信号S13をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路5は、半導体装置100に何らかの異常が検出されたときに、異常保護信号S5aを異常検出時の論理レベルとして定電圧生成回路2を停止させるとともに、検出された異常が負荷のオープン異常でなければゲート制御信号S5bをローレベルとしてトランジスタQ1、Q2、及びQ2’をいずれも強制的にオフさせ、検出された異常が負荷のオープン異常であればゲート制御信号S5bをハイレベルとする。また、ロジック回路5は、異常検出結果に応じてトランジスタQ3のゲート信号S5cを生成する機能も備えている。ゲート信号S5cは、異常検出時にローレベルになり、異常検出時でなければハイレベルになる。

0023

ゲート制御回路6は、昇圧電圧VCPの印加端とOUTピン(=出力電圧Voutの印加端)との間に接続されており、ゲート制御信号S5bの電流能力を高めたゲート電圧VGを生成してトランジスタQ1、Q2、及びQ2’のゲートに出力する。ゲート電圧VGは、ゲート制御信号S5bがハイレベルであるときにハイレベル(=VCP)となり、ゲート制御信号S5bがローレベルであるときにローレベル(=Vout)となる。なお、ゲート制御回路6は、過電流保護信号S13の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路6は、過電流保護信号S13が異常未検出時の論理レベル(例えばローレベル)であるときに動作状態となり、過電流保護信号S13が異常検出時の論理レベル(例えばハイレベル)であるときに停止状態となる。

0024

クランプ回路7は、VBBピンとトランジスタQ1、Q2、及びQ2’の各ゲートとの間に接続されている。OUTピンに誘導性負荷が接続されるアプリケーションでは、トランジスタQ1をオンからオフへ切り替える際、誘導性負荷の逆起電力によりOUTピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路7(いわゆるアクティブクランプ回路)が設けられている。なお、Vbb−(Vclp+Vgs)で表されるアクティブクランプ電圧は、例えば48Vに設定するとよい(ただし、Vbbは電源電圧、VclpはOUTピンの負側クランプ電圧、VgsはトランジスタQ1のゲート・ソース間電圧)。

0025

入力回路8は、INピンから制御信号の入力を受け付けてイネーブル信号ENを生成するシュミットトリガである。

0026

基準生成回路9は、内部電源電圧VREGの供給を受けて動作し、所定の基準電圧Vrefや基準電流Irefを生成して半導体装置100の各部に供給する。なお、例えば、基準電圧Vrefや基準電流Irefは、内部電源回路1において内部電源電圧VREGの目標値を設定したり、各種保護回路9〜13において異常検出用の閾値を設定したりするために用いられる。

0027

温度保護回路10は、内部電源電圧VREGの供給を受けて動作し、トランジスタQ1の異常発熱を検出する温度検出素子(不図示)を含み、その検出結果(=異常発熱が生じているか否か)に応じた温度保護信号S10を生成してロジック回路5に出力する。温度保護信号S10は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0028

減電圧保護回路11は、内部電源電圧VREGの供給を受けて動作し、電源電圧Vbbないしは内部電源電圧VREGの監視結果(=減電圧異常が生じているか否か)に応じた減電圧保護信号S11を生成してロジック回路5に出力する。減電圧保護信号S11は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0029

オープン保護回路12は、電源電圧Vbbと内部電源電圧VREGの供給を受けて動作し、出力電圧Voutの監視結果(=負荷のオープン異常が生じているか否か)に応じたオープン保護信号S12を生成してロジック回路5に出力する。なお、オープン保護信号S12は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0030

過電流保護回路13は、昇圧電圧VCPの印加端とOUTピン(=出力電圧Voutの印加端)との間に接続されており、抵抗Rsを流れる電流I2’に応じた過電流保護信号S13を生成してロジック回路5に出力する。過電流保護回路13は、抵抗Rsを流れる電流I2’が許容値を超えた場合に、過電流を検出する。過電流保護信号S13は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0031

クランプ回路14は、SEピンとGNDピンとの間に接続されており、SEピンに印加される電圧がクランプ電圧(例えば6V)を超えることを防止する。

0032

トランジスタQ1は、ドレインがVBBピンに接続されてソースがOUTピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流I1が流れる電流経路導通遮断するためのスイッチ素子(ハイサイドスイッチ)として機能する。なお、トランジスタQ1は、ゲート電圧VGがハイレベルであるときにオンし、ゲート電圧VGがローレベルであるときにオフする。

0033

なお、トランジスタQ1のオン抵抗が低いほど、OUTピンの地絡時(=接地端ないしはこれに準ずる低電位端への短絡時)に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタQ1のオン抵抗を下げるほど、温度保護回路10や過電流保護回路13の重要性が高くなる。

0034

トランジスタQ2は、ドレインがVBBピンに接続されてソースがトランジスタQ4を介してSEピンに接続されたトランジスタである。エラーアンプA1は、トランジスタQ1のソース電圧とトランジスタQ2のソース電圧との差に応じたエラー信号を生成し、トランジスタQ4のゲートに供給する。これにより、トランジスタQ1及びQ2のソースが同電位となり、トランジスタQ2は、出力電流I1に応じたミラー電流I2を生成する。トランジスタQ1とトランジスタQ2とのサイズ比は、m:1(ただしm>1、例えばm=1500)である。従って、ミラー電流I2は、出力電流I1を1/mに減じた大きさとなる。なお、トランジスタQ2は、トランジスタQ1と同じく、ゲート電圧VGがハイレベルであるときにオンし、ゲート電圧VGがローレベルであるときにオフする。トランジスタQ2’は、ドレインがVBBピンに接続されてソースが抵抗RsトランジスタQ4を介してOUTピンに接続されたトランジスタである。トランジスタQ2’は、出力電流I1に応じたミラー電流I2’を生成する。トランジスタQ1とトランジスタQ2’とのサイズ比は、m:n(ただしm>n、例えばm=1500、n=0.5)である。従って、ミラー電流I2’は、出力電流I1をn/mに減じた大きさとなる。なお、トランジスタQ2’は、トランジスタQ1及びQ2と同じく、ゲート電圧VGがハイレベルであるときにオンし、ゲート電圧VGがローレベルであるときにオフする。

0035

トランジスタQ3は、ソースがVBBピンに接続されてドレインがSEピンに接続されたトランジスタである。なお、トランジスタQ3は、異常検出時にゲート信号S5cがローレベルになってオンし、異常検出時でないときにゲート信号S5cがハイレベルになってオフする。すなわち、SEピンから外部出力される自己診断信号は、異常検出時(=トランジスタQ3がオンしているとき)にクランプ回路14のクランプ電圧VCになり、異常検出時でないときに(=トランジスタQ3がオフしているとき)にクランプ回路14のクランプ電圧VC未満になる。

0036

抵抗R1は、INピンと入力回路8の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。

0037

抵抗R2は、入力回路8の入力端とGNDピンとの間に接続されており、INピンがオープン状態であるときに入力回路8への入力論理ベルをローレベル(=ディセーブル時の論理レベル)に確定させるためのプルダウン抵抗として機能する。

0038

ツェナダイオードZ1は、トランジスタQ1、Q2、及びQ2’のゲートとOUTピンとの間で、カソードがトランジスタQ1、Q2、及びQ2’のゲート側となり、アノードがOUTピン側となる向きに接続されている。このように接続されたツェナダイオードZ1は、VBBピンにバッテリを接続してOUTピンに負荷を接続した正規接続状態において、トランジスタQ1及びQ2’のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子サージ電圧吸収素子)として機能する。

0039

ツェナダイオードZ2は、トランジスタQ1、Q2、及びQ2’のゲートとOUTピンとの間で、アノードがトランジスタQ1、Q2、及びQ2’のゲート側となり、カソードがOUTピン側となる向きに接続されている。このように接続されたツェナダイオードZ2は、VBBピンに負荷を接続してOUTピンにバッテリを接続した逆接続状態において、OUTピンからトランジスタQ1、Q2、及びQ2’のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。

0040

上記したように、半導体装置100は、CMOSロジック(ロジック回路5など)と、パワーMOSデバイス(トランジスタQ1など)と、を1チップ上に組み込んだモノリシックパワーICとして構成されている。上記1チップは、例えばN型シリコン基板などのN型基板である。N型基板の裏面は、VBBピンと電気的に接続されている。つまり、電源電圧VbbがN型基板の裏面に印加される。

0041

<2.SEピン>
外付け部品であるセンス抵抗RSENSE(図1において不図示)がSEピンに接続される。

0042

上述した通り、出力電流I1を1/mに減じた大きさのミラー電流I2がSEピンに流れる。そして、センス抵抗RSENSEに流れる電流ISENSEは、センス抵抗RSENSEによって電圧VSENSEに変換される。CMOSロジックICなどは電圧VSENSEを入力することで半導体装置100の出力電流I1を監視することができる。

0043

出力電流I1が増加するほど、ミラー電流I2も増加する。トランジスタQ3がオフ状態である場合、センス抵抗RSENSEの両端電位差である電圧VSENSEは、ミラー電流I2に比例する。ただし、電圧VSENSEがクランプ回路14のクランプ電圧VCに達すると、電圧VSENSEはクランプ回路14によってクランプされる。したがって、トランジスタQ3がオフ状態である場合、ミラー電流I2と電圧VSENSEとの関係は図2(a)に示すようになる。

0044

また上述した通り、SEピンから外部出力される自己診断信号(=電圧VSENSE)は、異常検出時(=トランジスタQ3がオンしているとき)にクランプ回路14のクランプ電圧VCになる。CMOSロジックICなどは、電圧VSENSEを入力することで、半導体装置100が異常状態であるか否かを把握することができる。

0045

なお、SEピンから外部出力される自己診断信号(=電圧VSENSE)は、異常検出時に確実にクランプ回路14のクランプ電圧VCになる必要がある。このために、トランジスタQ3は、最小電流IMIN(=クランプ回路14のクランプ電圧VC/センス抵抗RSENSEの抵抗値)以上の電流を流せるサイズに設計する。したがって、異常検出時に、ミラー電流I2及び電流IERR合計電流と電圧VSENSEとの関係は図2(b)に示すようになる。

0046

以上の通り、SEピンには、トランジスタQ2を流れるミラー電流I2、及び、異常検出時にトランジスタQ3を流れる電流IERRの2系統の電流が流れる。そして、異常検出時には、クランプ回路14に上記2系統の電流が流れる。

0047

クランプ回路14をツェナダイオードのみで構成する場合には、上記2系統の電流がクランプ回路14に流れてもツェナダイオードが破損しないように、多数のツェナダイオードを並列接続する必要がある(図3参照)。具体的には、ツェナダイオードの個数を、上記2系統の電流を1つのツェナダイオードの許容電流で除した値以上にする必要がある。多数のツェナダイオードでクランプ回路14を構成する場合、クランプ回路14の回路面積が大きくなり過ぎる。このため、多数のツェナダイオードでクランプ回路14を構成する場合には、クランプ回路14を半導体装置100の内部に設けずに、多数のツェナダイオードを外付け部品にする対応がとられる。

0048

図3に示すクランプ回路14と比較して、図4に示すクランプ回路14は、回路面積の増大を抑えながら電流能力を高めることができる。このため、図4に示すクランプ回路14は、何ら問題無く半導体装置100の内部に設けることができる。

0049

図4に示すクランプ回路14は、ツェナダイオードZ3と、抵抗R3及びR4と、Nチャネル型MOS電界効果トランジスタQ5、Q6、Q8、及びQ9と、Pチャネル型MOS電界効果トランジスタQ7と、コンデンサC1と、を備える。

0050

ツェナダイオードZ3のカソードは、SEピンに接続される。プルダウン素子である抵抗R3の一端は、ツェナダイオードZ3のアノードに接続される。抵抗R3の他端は、GNDピンに接続される。

0051

ツェナダイオードZ3と抵抗R3との接続ノードにトランジスタQ5のゲートが接続される。トランジスタQ5のドレインは、トランジスタQ6のソース及びゲートに接続される。トランジスタQ5のソースは、GNDピンに接続される。

0052

トランジスタQ6のソース及びゲートとトランジスタQ5のドレインとの接続ノードにトランジスタQ7のゲートに接続される。トランジスタQ6のドレイン及びトランジスタQ7のソースに内部電源電圧VREGが印加される。トランジスタQ6は、トランジスタQ7のゲートをプルアップするプルアップ素子である。

0053

トランジスタQ7のドレインは、トランジスタQ8のドレインに接続される。トランジスタQ8のソース及びゲートは、GNDピンに接続される。トランジスタQ7のドレインとトランジスタQ8のソース及びゲートとの接続ノードにトランジスタQ9のゲートに接続される。トランジスタQ8は、トランジスタQ9のゲートをプルダウンするプルダウン素子である。

0054

トランジスタQ9のドレインは、SEピンに接続される。トランジスタQ9のソースは、GNDピンに接続される。

0055

コンデンサC1及び抵抗R4によって位相補償回路が構成される。コンデンサC1の一端は、トランジスタQ9のゲートに接続される。コンデンサC1の他端は、抵抗R4の一端に接続される。抵抗R4の他端は、トランジスタQ9のドレインに接続される。上記の位相補償回路は、図4に示すクランプ回路14が発振することを防止している。位相補償回路の配置は、図4に示す構成に限定されないが、図4に示す構成のようにクランプ回路14において最も大きな電流が流れる素子図4ではトランジスタQ9)に位相補償回路を接続することが発振防止の効果を高める観点から望ましい。

0056

図4に示すクランプ回路14は、SEピンに印加される電圧VSENSEがクランプ電圧VCに達すると、ツェナダイオードZ3がオンになる。これにより、トランジスタQ5のゲート−ソース間電圧が閾値電圧以上になり、トランジスタQ5がオンになる。

0057

トランジスタQ5がオンになると、トランジスタQ7のゲート−ソース間電圧が閾値電圧以上になり、トランジスタQ7がオンになる。そして、トランジスタQ7がオンになると、トランジスタQ9のゲート−ソース間電圧が閾値電圧以上になり、トランジスタQ9がオンになる。これにより、トランジスタQ2を流れるミラー電流I2、及び、異常検出時にトランジスタQ3を流れる電流IERRの2系統の電流がトランジスタQ9に流れる。つまり、ツェナダイオードZ3に流れる電流を小さくすることができるので、多数のツェナダイオードを並列接続する必要がなくなる。したがって、図4に示すクランプ回路14は、回路面積の増大を抑えながら電流能力を高めることができる。

0058

図4に示すクランプ回路14のクランプ電圧VCは、トランジスタQ5のゲート−ソース間電圧とツェナダイオードZ3のツェナ電圧との和になる。トランジスタQ5には、トランジスタQ9に比べて格段に電流能力が小さいトランジスタを用いることができる。したがって、トランジスタQ5のゲート−ソース間電圧、ひいては図4に示すクランプ回路14のクランプ電圧VCの精度を高くすることができる。

0059

なお、トランジスタQ5の電流能力は、トランジスタQ6の電流能力より大きくする。SEピンに印加される電圧VSENSEがクランプ電圧VCに達するまで、トランジスタQ6がプルアップ素子として機能し、トランジスタQ7をオフにしておく必要があるためである。

0060

また、SEピンに印加される電圧VSENSEがクランプ電圧VCに達している状態で、トランジスタQ2を流れるミラー電流I2、及び、異常検出時にトランジスタQ3を流れる電流IERRの2系統の電流がトランジスタQ9で吸い込みきれないと、SEピンに印加される電圧VSENSEがクランプ電圧VCよりも上昇してしまう。このような不具合を防止するために、トランジスタQ9の電流能力は、トランジスタQ2の電流能力とトランジスタQ3の電流能力との和より大きくする。

0061

トランジスタQ5、トランジスタQ6、及びトランジスタQ8には、例えばデプレッション型トランジスタを用いるとよい。これにより、図4に示すクランプ回路14のクランプ電圧VCを5V〜7V程度に設定することができる。

0062

なお、図4に示すクランプ回路14の構成とは異なり、トランジスタQ6及びQ8の少なくとも一方を例えば抵抗に置換してもよい。

0063

<3.用途>
図5は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電源電圧Vbbの供給を受けて動作する種々の電子機器X11〜X18と、を搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。

0065

電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。

0066

電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

0067

電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコトロールユニットである。

0068

電子機器X15は、ドアロック防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

0069

電子機器X16は、ワイパー電動ドアミラーパワーウィンドウダンパーショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品メーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。

0070

電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。

0071

電子機器X18は、車載ブロアオイルポンプウォーターポンプバッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

0072

なお、先に説明した半導体装置100は、電子機器X11〜X18のいずれにも組み込むことが可能である。

0073

<4.その他>
なお、上記の実施形態では、車載用ハイサイドスイッチICを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用IPD[intelligent power device](車載用ローサイドスイッチICや車載用電源ICなど)を始めとして、ESD保護回路を備える半導体装置全般に広く適用することが可能である。

0074

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

0075

A1エラーアンプ
Q1、Q2Nチャネル型MOS電界効果トランジスタ
Q3、Q4 Pチャネル型MOS電界効果トランジスタ
14クランプ回路
100半導体装置
X 車両
X11〜X18 電子機器

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 三菱電機株式会社の「 半導体装置」が 公開されました。( 2020/09/24)

    【課題】短絡動作時に信号の送受信をせずともゲート電圧を抑制できるため、短絡から保護動作開始までの時間を短縮可能な半導体装置を提供する。【解決手段】半導体装置100は、ドリフト層6の表面に配設されたベー... 詳細

  • 株式会社ケーヒンの「 多チャンネル回路」が 公開されました。( 2020/09/24)

    【課題】コストアップや実装面積の増大を従来よりも抑制しつつチャンネル間クロストークを抑制する。【解決手段】多チャンネルの入力信号に所定の信号処理を施す多チャンネル回路であって、複数の入力端子と、入力端... 詳細

  • 東芝メモリ株式会社の「 半導体装置」が 公開されました。( 2020/09/24)

    【課題】高い電圧が印加される抵抗体の抵抗値の変動が抑制された半導体装置を提供する。【解決手段】半導体装置は、第1の電位に設定された第1導電型の第1半導体層10と、第1半導体層10に積層され、第2の電位... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ