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技術 半導体装置および半導体装置の製造方法

出願人 株式会社ジャパンディスプレイ
発明者 境武志
出願日 2019年2月13日 (1年9ヶ月経過) 出願番号 2019-023649
公開日 2020年8月31日 (2ヶ月経過) 公開番号 2020-136312
状態 未査定
技術分野 半導体の電極 薄膜トランジスタ
主要キーワード 最小口径 電気導電率 テーパー構造 最大口径 導電性半導体 フッ素樹脂基板 熱CVD法 アクリル基板
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年8月31日)のものです。
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図面 (20)

課題

製造コストが低く、簡単なプロセスにより、半導体配線との間に良好なコンタクトを形成し、コンタクト抵抗増大を抑制した半導体装置を提供すること。

解決手段

半導体装置は、凹部を有する第1半導体層と、前記第1半導体層の上方に配置され、前記凹部と重畳する領域に第1貫通孔を有する第1絶縁層と、前記凹部および前記第1貫通孔に配置される第1導電層と、を含む第1回路素子を有する。

概要

背景

近年、表示装置パーソナルコンピュータなどの駆動回路には微細スイッチング素子としてトランジスタダイオードなどの半導体装置が用いられている。特に、表示装置において半導体装置は、各画素階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動トランジスタにも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。駆動トランジスタとして使用される半導体装置は、高いオン電流が要求される。

上記のような表示装置において、従来からアモルファスシリコン低温ポリシリコン単結晶シリコンチャネルに用いた半導体装置が開発されている。アモルファスシリコンや低温ポリシリコンをチャネルに用いた半導体装置は、600℃以下のプロセスで形成することができるため、ガラス基板を用いて半導体装置を形成することができる。特に、アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ400℃以下のプロセスで形成することができるため、例えば第8世代(2160×2460mm)と呼ばれる大型のガラス基板を用いて形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動トランジスタに使用することはできない。

低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動トランジスタの半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造およびプロセスが複雑である。500℃以上のプロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、これらの半導体装置を選択トランジスタに用いた場合、印加した電圧を長時間保持することが難しかった。

そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている(例えば、特許文献1)。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、かつ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。

概要

製造コストが低く、簡単なプロセスにより、半導体配線との間に良好なコンタクトを形成し、コンタクト抵抗増大を抑制した半導体装置を提供すること。半導体装置は、凹部を有する第1半導体層と、前記第1半導体層の上方に配置され、前記凹部と重畳する領域に第1貫通孔を有する第1絶縁層と、前記凹部および前記第1貫通孔に配置される第1導電層と、を含む第1回路素子を有する。

目的

本発明に係る一実施形態は、上記実情に鑑み、製造コストが低く、簡単なプロセスにより、半導体と配線との間に良好なコンタクトを形成し、コンタクト抵抗の増大を抑制した半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

凹部を有する第1半導体層と、前記第1半導体層の上方に配置され、前記凹部と重畳する領域に第1貫通孔を有する第1絶縁層と、前記凹部および前記第1貫通孔に配置される第1導電層と、を含む第1回路素子を有する半導体装置

請求項2

前記第1導電層は、前記凹部の側面に接する、請求項1に記載の半導体装置。

請求項3

前記凹部の開口端部における最小口径は、前記第1貫通孔の最小口径より小さい、請求項2に記載の半導体装置。

請求項4

前記第1回路素子は、前記第1半導体層と前記第1導電層との間に配置される第2導電層をさらに含み、前記第2導電層は、前記凹部において開口を有する、請求項1乃至3の何れか1項に記載の半導体装置。

請求項5

前記第2導電層は、前記凹部の側面において分離されている、請求項4に記載の半導体装置。

請求項6

前記第2導電層は、さらに前記凹部の底面に配置されている、請求項4または5に記載の半導体装置。

請求項7

前記第2導電層の下方に配置される第2半導体層と、前記第2導電層の上方に配置され、前記第2導電層を介して前記第2半導体層に接続する第3導電層と、を含む第2回路素子をさらに有する、請求項4乃至6の何れか1項に記載の半導体装置。

請求項8

前記第2回路素子は、前記第2半導体層の上方に配置され、前記第1貫通孔と重畳する領域に第2貫通孔を有する第2絶縁層と、をさらに含む、請求項7に記載の半導体装置。

請求項9

前記第1導電層と前記第3導電層とは同一の材料である、請求項8に記載の半導体装置。

請求項10

前記第2半導体層は酸化物半導体を含み、前記第1半導体層と前記第2半導体層とは異なる材料である、請求項8または9に記載の半導体装置。

請求項11

前記第1回路素子は、前記第1半導体層と前記第1絶縁層との間に配置される第1ゲート電極と、前記第1半導体層と前記第1ゲート電極との間に配置される第1ゲート絶縁層と、をさらに含む請求項8乃至10の何れか1項に記載の半導体装置。

請求項12

前記第2回路素子は、前記第2半導体層と前記第2絶縁層との間に配置される第2ゲート電極と、前記第2半導体層と前記第2ゲート電極との間に配置される第2ゲート絶縁層と、をさらに含む請求項8乃至11の何れか1項に記載の半導体装置。

請求項13

前記第2半導体層は、前記第1絶縁層の上方に配置される請求項7乃至12の何れか1項に記載の半導体装置。

請求項14

前記第1導電層はTiを含み、前記第2導電層はTiNを含む、請求項4乃至13の何れか1項に記載の半導体装置。

請求項15

前記凹部は、第1半導体層を貫通する、請求項1乃至14の何れか1項に記載の半導体装置。

請求項16

前記第1回路素子は、前記第1半導体層の下方に配置され、前記凹部と重畳する保護層をさらに含む、請求項1乃至15の何れか1項に記載の半導体装置。

請求項17

基板上に凹部を有する第1半導体層を形成し、前記第1半導体層の上に第1絶縁層を形成し、前記第1絶縁層の前記凹部と重畳する領域に第1貫通孔を形成し、前記凹部および前記第1貫通孔に配置される第1導電層を形成すること、を含む半導体装置の製造方法。

請求項18

前記第1導電層を形成する前に、前記凹部において開口を有する第2導電層を形成すること、をさらに含む請求項17に記載の半導体装置の製造方法。

請求項19

前記第2導電層は、前記凹部の側面において不連続である、請求項18に記載の半導体装置の製造方法。

請求項20

前記第2導電層を、前記凹部の底面に形成する、請求項18または19に記載の半導体装置の製造方法。

請求項21

前記第1絶縁層を形成した後に、第2半導体層を形成し、前記第2導電層を形成した後に、前記第1導電層と共に、前記第2導電層を介して前記第2半導体層に接続する第3導電層を形成すること、をさらに含む請求項18乃至20の何れか1項に記載の半導体装置の製造方法。

請求項22

前記第2半導体層を形成した後に、第2絶縁層を形成し、前記第2導電層を形成する前に、前記第2絶縁層に前記第2半導体層を露出する第2貫通孔と、前記第1絶縁層および前記第2絶縁層に前記凹部と接続する第1貫通孔と前記第1貫通孔と接続する第3貫通孔と、を形成すること、をさらに含む請求項21に記載の半導体装置の製造方法。

請求項23

前記第2半導体層を酸化物半導体を含む材料を用いて形成し、前記第1半導体層と前記第2半導体層とを異なる材料を用いて形成する、請求項21または22に記載の半導体装置の製造方法。

請求項24

前記第1導電層をTiを含む材料を用いて形成し、前記第2導電層をTiNを含む材料を用いて形成する、請求項18乃至23の何れか1項に記載の半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置および半導体装置の製造方法に関する。特に、半導体装置に含まれる半導体層の構造に関する。

背景技術

0002

近年、表示装置パーソナルコンピュータなどの駆動回路には微細スイッチング素子としてトランジスタダイオードなどの半導体装置が用いられている。特に、表示装置において半導体装置は、各画素階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動トランジスタにも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。駆動トランジスタとして使用される半導体装置は、高いオン電流が要求される。

0003

上記のような表示装置において、従来からアモルファスシリコン低温ポリシリコン単結晶シリコンチャネルに用いた半導体装置が開発されている。アモルファスシリコンや低温ポリシリコンをチャネルに用いた半導体装置は、600℃以下のプロセスで形成することができるため、ガラス基板を用いて半導体装置を形成することができる。特に、アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ400℃以下のプロセスで形成することができるため、例えば第8世代(2160×2460mm)と呼ばれる大型のガラス基板を用いて形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動トランジスタに使用することはできない。

0004

低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動トランジスタの半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造およびプロセスが複雑である。500℃以上のプロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、これらの半導体装置を選択トランジスタに用いた場合、印加した電圧を長時間保持することが難しかった。

0005

そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている(例えば、特許文献1)。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、かつ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。

先行技術

0006

特開2009−111125号公報

発明が解決しようとする課題

0007

一方で、半導体に含まれる材料によっては、配線とのコンタクト抵抗が増大することが問題となる。本発明に係る一実施形態は、上記実情に鑑み、製造コストが低く、簡単なプロセスにより、半導体と配線との間に良好なコンタクトを形成し、コンタクト抵抗の増大を抑制した半導体装置を提供することを目的とする。

課題を解決するための手段

0008

本発明の一実施形態による半導体装置は、凹部を有する第1半導体層と、前記第1半導体層の上方に配置され、前記凹部と重畳する領域に第1貫通孔を有する第1絶縁層と、前記凹部および前記第1貫通孔に配置される第1導電層と、を含む第1回路素子を有する。

0009

本発明の一実施形態による半導体装置の製造方法は、基板上に凹部を有する第1半導体層を形成し、前記第1半導体層の上に第1絶縁層を形成し、前記第1絶縁層の前記凹部と重畳する領域に第1貫通孔を形成し、前記凹部および前記第1貫通孔に配置される第1導電層を形成すること、を含む。

図面の簡単な説明

0010

本発明の一実施形態に係る半導体装置の概要を示す平面図である。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。
本発明の一実施形態に係る半導体装置の拡大断面図である。
本発明の一実施形態に係る半導体装置の拡大断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物ドーピングする工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層に不純物をドーピングする工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、開口を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、バリアメタル層を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の製造方法において、ソース電極およびドレイン電極を形成する工程を示す断面図である。
本発明の一実施形態に係る半導体装置の拡大断面図である。
本発明の一実施形態に係る半導体装置の拡大断面図である。
本発明の一実施形態に係る半導体装置の拡大断面図である。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。
本発明の変形例に係る半導体装置の拡大断面図である。
本発明の変形例に係る半導体装置の拡大断面図である。
本発明の変形例に係る半導体装置の拡大断面図である。

実施例

0011

以下、図面を参照して、本発明のいくつかの実施形態について詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

0012

図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、図面の寸法比率は、説明の都合上、実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略する。

0013

本明細書において、ある一つの膜に対してエッチング光照射を行って複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。

0014

本明細書において、ある部材又は領域が、他の部材又は領域の「上(又は下)」にあるとする場合、特段の限定がない限り、これは他の部材又は領域の直上(又は直下)にある場合のみでなく、他の部材又は領域の上方(又は下方)にある場合を含み、すなわち、他の部材又は領域の上方(又は下方)において間に別の構成要素が含まれている場合も含む。

0015

本明細書において、「ある構造体が他の構造体から露出するという」という表現は、ある構造体の一部が他の構造体によって覆われていない態様を意味し、この他の構造体によって覆われていない部分は、さらに別の構造体によって覆われる態様も含む。

0016

〈実施形態1〉
図1図16を用いて、本発明の実施形態1に係る半導体装置10の概要について説明する。実施形態1の半導体装置10は、液晶表示装置(Liquid Crystal Display Device:LCD)、表示部に有機EL素子または量子ドット等の自発光素子(Organic Light−Emitting Diode:OLED)を利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や、選択トランジスタ、駆動トランジスタに用いられる。

0017

ただし、本発明に係る半導体装置は、表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ(Micro−Processing Unit:MPU)などの集積回路(IntegratedCircuit:IC)に用いられてもよい。

0018

[半導体装置10の構造]
図1は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図2は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図2は、図1におけるA−A’断面図である。図1および図2に示すように、半導体装置10は、第1トランジスタ素子100および第2トランジスタ素子200を有する。第1トランジスタ素子100および第2トランジスタ素子200はいずれも基板105上に配置された下地層110の上方に配置されている。

0019

[第1トランジスタ素子100の構造]
第1トランジスタ素子100は、第1半導体層120、第1ゲート絶縁層130、第1ゲート電極140、第1層間絶縁層150、第1ソース電極164、および第1ドレイン電極166を有する。第1半導体層120は下地層110の上方に配置されている。第1ゲート電極140は第1半導体層120の上方に配置されている。第1ゲート絶縁層130は第1半導体層120と第1ゲート電極140との間に配置されている。第1半導体層120は、チャネル領域122、ソース領域124、およびドレイン領域126を備える。チャネル領域122は、平面視において第1ゲート電極140と重畳する領域である。ソース領域124およびドレイン領域126は、平面視において第1ゲート電極140から露出された領域である。

0020

第1トランジスタ素子100は、第1半導体層120の上方に第1ゲート電極140が配置されたトップゲート型トランジスタである。第1半導体層120のソース領域124およびドレイン領域126における抵抗は、第1ゲート電極140に電位が供給されていない状態における第1半導体層120のチャネル領域122における抵抗よりも低い。換言すると、ソース領域124およびドレイン領域126の第1半導体層120の電気導電率は、第1ゲート電極140に電位が供給されていない状態におけるチャネル領域122の第1半導体層120の電気導電率よりも高い。なお、本実施形態では、第1半導体層120の材料は、低温ポリシリコンを含む。しかしながらこれに限定されず、第1半導体層120の材料は、酸化物半導体でなければよい。例えば、第1半導体層120の材料は、アモルファスシリコンや単結晶シリコンであってもよい。第1半導体層120のソース領域124およびドレイン領域126に含まれる不純物は、第1半導体層120のチャネル領域122に含まれる不純物よりも多い。また、第1半導体層120に含まれる不純物としては、ボロン(B)およびリン(P)など一般的な半導体製造工程で用いられる材料が用いられる。

0021

第1層間絶縁層150は第1ゲート電極140の上方に配置されている。第1層間絶縁層150は第1半導体層120および第1ゲート電極140を覆っている。第1層間絶縁層150の上方には、さらに第2ゲート絶縁層230および第2層間絶縁層250が配置されている。第2ゲート絶縁層230および第2層間絶縁層250は、第1半導体層120および第1ゲート電極140を覆っている。第1ゲート絶縁層130、第1層間絶縁層150、第2ゲート絶縁層230、および第2層間絶縁層250には、第1半導体層120のソース領域124に達する開口部154、および第1半導体層120のドレイン領域126に達する開口部156が設けられている。第1ゲート絶縁層130、第1層間絶縁層150、第2ゲート絶縁層230、および第2層間絶縁層250は、開口部154および開口部156において第1半導体層120のソース領域124およびドレイン領域126を露出している。すなわち、開口部154および開口部156は、第1ゲート絶縁層130、第1層間絶縁層150、第2ゲート絶縁層230、および第2層間絶縁層250を貫通している。

0022

第1ソース電極164および第1ドレイン電極166は第1層間絶縁層150の上方に配置されている。さらに、第1ソース電極164および第1ドレイン電極166は、第1層間絶縁層150、第1ゲート絶縁層130、第2層間絶縁層250、および第2ゲート絶縁層230の開口部154および開口部156に配置されている。第1ソース電極164は開口部154を介して第1半導体層120のソース領域124に接続されている。第1ドレイン電極166は開口部156を介して第1半導体層120のドレイン領域126に接続されている。

0023

図3に、第1ソース電極164と第1半導体層120のソース領域124との接続領域の拡大断面図を示す。なお、第1ドレイン電極166と第1半導体層120のドレイン領域126との接続領域も同様の構造であることからここでは省略する。図1から図3に示すように、第1半導体層120は、第1ソース電極164との接続部であるソース領域124に凹部125が設けられている。第1半導体層120は、第1ドレイン電極166との接続部であるドレイン領域126に凹部127が設けられている。開口部154は、第1半導体層120の凹部125と重畳する領域に配置されている。開口部156は、第1半導体層120の凹部127と重畳する領域に配置されている。すなわち、開口部154および開口部156は、底面において凹部125および凹部127と少なくとも一部接続されている。なお、凹部125および凹部127のパターンに関しては、後に詳しく説明する。

0024

第1ソース電極164および第1ドレイン電極166は、第1半導体層120の凹部125および凹部127に配置されている。第1ソース電極164は凹部125を介して第1半導体層120のソース領域124に接続されている。第1ドレイン電極166は凹部127を介して第1半導体層120のドレイン領域126に接続されている。第1半導体層120が、第1ソース電極164および第1ドレイン電極166との接続部において凹部125および凹部127を有することで接触面積が増加し、第1ソース電極164と第1半導体層のソース領域124および第1ドレイン電極166と第1半導体層のドレイン領域126の間により良好なコンタクトを形成することができる。また、第1半導体層120が凹部125および凹部127を有することで、第1半導体層120と第1ソース電極164および第1ドレイン電極166との物理的な接続強度を向上することができ、第1トランジスタ素子100の信頼性をさらに向上することができる。

0025

第1層間絶縁層150、第1ゲート絶縁層130、第2層間絶縁層250、第2ゲート絶縁層230、および第1半導体層120と、第1ソース電極164および第1ドレイン電極166と、の間にはバリアメタル層165およびバリアメタル層167が配置されている。バリアメタル層165は、開口部154に配置されている。バリアメタル層167は、開口部156に配置されている。すなわち、バリアメタル層165およびバリアメタル層167は、開口部154および開口部156の側面および底面に配置されている。バリアメタル層165およびバリアメタル層167は、開口部154および開口部156の底面の凹部125および凹部127において開口を有する。

0026

バリアメタル層165およびバリアメタル層167は、第1半導体層120の凹部125および凹部127の側面において分離されている。さらに、バリアメタル層165およびバリアメタル層167は、第1半導体層120の凹部125および凹部127の底面に配置されている。すなわち、バリアメタル層165は、開口部154の底面と凹部125の底面との間で不連続である。バリアメタル層167は、開口部156の底面と凹部127の底面との間で不連続である。本実施形態に係るバリアメタル層165およびバリアメタル層167は、第1半導体層120の凹部125および凹部127の側面には配置されない。しかしながらこれに限定されず、バリアメタル層165およびバリアメタル層167は、第1半導体層120の凹部125および凹部127の側面において部分的に配置されていてもよい。また、バリアメタル層165およびバリアメタル層167は、凹部125および凹部127の側面において分離されていればよく、凹部125および凹部127の底面には配置されなくてもよい。

0027

バリアメタル層165が凹部125の側面において分離されていることで、第1ソース電極164は凹部125の側面において第1半導体層120のソース領域124と接している。凹部125の側面において第1ソース電極164とソース領域124とが直接接することで、バリアメタル層165が介在することによる第1ソース電極164とソース領域124との間のコンタクト抵抗の増大を抑制することができる。同様に、バリアメタル層167が凹部127の側面において分離されていることで、第1ドレイン電極166は凹部127の側面において第1半導体層120のドレイン領域126と接している。凹部127の側面において第1ドレイン電極166とドレイン領域126とが直接接することで、バリアメタル層167が介在することによる第1ドレイン電極166とドレイン領域126との間のコンタクト抵抗の増大を抑制することができる。

0028

[凹部125および凹部127のパターン]
図4は、第1トランジスタ素子100における第1半導体層120の凹部125を示す拡大断面図である。図4は、図3におけるB−B’断面である。なお、第1半導体層120の凹部127も同様であることからここでは省略する。図3および図4を用いて、第1トランジスタ素子100における開口部154および第1半導体層120の凹部125の形状について説明する。凹部125および凹部127の開口端部における最小口径D1は、開口部154および開口部156の最小口径D2より小さい。本実施形態において、開口部154および開口部156はテーパー構造である。このため、開口部154および開口部156は側面に傾斜面を有し、底面(点線で示す領域)に最小口径D2を有する。すなわち、凹部125および凹部127の開口端部における最小口径D1は、開口部154および開口部156の底面における最小口径D2より小さい。本実施形態において、凹部125および凹部127は、開口端部と底面の段差が垂直に接続する構造である。このため、凹部125および凹部127は側面に垂直面を有し、開口端部から底面まで略同一の口径を有する。しかしながらこれに限定されず、凹部125および凹部127はテーパー構造であってもよい。

0029

凹部125および凹部127の開口端部における最小口径D1は、D2より小さく、より好ましくは、100nm以上最小口径D2未満である。凹部125および凹部127の開口端部における最小口径D1が100nm未満もしくは最小口径D2以上であると、後述するバリアメタル層165、167の形成の工程において、凹部125および凹部127の開口端部から側面、底面にバリアメタル層165、167が連続的に成膜されることや、後述する第1ソース電極164および第1ドレイン電極166の形成の工程において、第1ソース電極164および第1ドレイン電極166が凹部125および凹部127の中に配置されないことがある。

0030

凹部125および凹部127の第1半導体層120の膜厚方向における深さは、50nm未満であることが好ましい。凹部125および凹部127の第1半導体層120の膜厚方向における深さは、第1半導体層120の膜厚に対して20%以上100%未満、好ましくは50%以上100%未満、より好ましくは90%以上100%未満である。凹部125および凹部127の深さが10nm以下であると、後述するバリアメタル層165、167の形成の工程において、凹部125および凹部127の開口端部から側面、底面にバリアメタル層165、167が連続的に成膜されることがある。凹部125および凹部127の深さが50nm以上であると、凹部125および凹部127が第1半導体層120を貫通し、下地層110および基板105に達してしまうことがある。しかしながらこれに限定されず、凹部125および凹部127は、第1半導体層120を貫通し、下地層110に達してもよい。

0031

図4に示すように、凹部125および凹部127の開口端部における最大口径は、開口部154および開口部156の底面における最大口径より大きい。しかしながらこれに限定されず、凹部125および凹部127の開口端部における最大口径は、開口部154および開口部156の底面における最大口径より小さくてもよい。

0032

なお、本実施形態においては、凹部125および凹部127は、開口部154および開口部156の底面に1つずつ配置される。しかしながらこれに限定されず、凹部125および凹部127は、開口部154および開口部156の底面に複数配置されてもよい。また本実施形態において、凹部125および凹部127はライン形状で示した。しかしながらこれに限定されず、凹部125および凹部127は任意の形状を取ることができ、複数の凹部125および凹部127は一部接続していてもよい。

0033

[第2トランジスタ素子200の構造]
第2トランジスタ素子200は、第2半導体層220、第2ゲート絶縁層230、第2ゲート電極240、第2層間絶縁層250、第2ソース電極264、および第2ドレイン電極266を有する。第2半導体層220は下地層110の上方に配置されている。第2半導体層220は第1層間絶縁層150の上方に配置されている。第2ゲート電極240は第2半導体層220の上方に配置されている。第2ゲート絶縁層230は第2半導体層220と第2ゲート電極240との間に配置されている。第2半導体層220は、チャネル領域222、ソース領域224、およびドレイン領域226を備える。チャネル領域222は、平面視において第2ゲート電極240と重畳する領域である。ソース領域224およびドレイン領域226は、平面視において第2ゲート電極240から露出された領域である。

0034

第2トランジスタ素子200は、第2半導体層220の上方に第2ゲート電極240が配置されたトップゲート型トランジスタである。第2半導体層220のソース領域224およびドレイン領域226における抵抗は、第2ゲート電極240に電位が供給されていない状態における第2半導体層220のチャネル領域222における抵抗よりも低い。換言すると、ソース領域224およびドレイン領域226の第2半導体層220の電気導電率は、第2ゲート電極240に電位が供給されていない状態におけるチャネル領域222の第2半導体層220の電気導電率よりも高い。なお、本実施形態では、第2半導体層220の材料は、酸化物半導体を含む。第2半導体層220のソース領域224およびドレイン領域226に含まれる不純物は、第2半導体層220のチャネル領域222に含まれる不純物よりも多い。また、第2半導体層220に含まれる不純物としては、ボロン(B)、リン(P)、アルゴン(Ar)、および窒素(N2)など一般的な半導体製造工程で用いられる材料が用いられる。

0035

第2層間絶縁層250は第2ゲート電極240の上方に配置されている。第2層間絶縁層250は第2半導体層220および第2ゲート電極240を覆っている。第2ゲート絶縁層230、および第2層間絶縁層250には、第2半導体層220のソース領域224に達する開口部254、および第2半導体層220のドレイン領域226に達する開口部256が設けられている。すなわち、第2ゲート絶縁層230および第2層間絶縁層250は、開口部254および開口部256において第2半導体層220のソース領域224およびドレイン領域226を露出している。

0036

第2ソース電極264および第2ドレイン電極266は第2層間絶縁層250の上方に配置されている。第2ソース電極264および第2ドレイン電極266は、第2層間絶縁層250、および第2ゲート絶縁層230の開口部254および開口部256に配置されている。第2ソース電極264は開口部254を介して第2半導体層220のソース領域224に接続されている。第2ドレイン電極266は開口部256を介して第2半導体層220のドレイン領域226に接続されている。

0037

第2層間絶縁層250、第2ゲート絶縁層230、および第2半導体層220と、第2ソース電極264および第2ドレイン電極266と、の間にはバリアメタル層265およびバリアメタル層267が配置されている。バリアメタル層265は、開口部254に配置されている。バリアメタル層267は、開口部256に配置されている。すなわち、バリアメタル層265およびバリアメタル層267は、開口部254および開口部256の側面および底面に配置されている。

0038

バリアメタル層265が開口部254の底面に配置されていることで、第2ソース電極264は、開口部254の底面において第2半導体層220のソース領域224とバリアメタル層265を介して接続している。第2ソース電極264は、バリアメタル層265を介して第2半導体層220と接続することで、酸化物半導体を含む第2半導体層220と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。同様に、バリアメタル層267が開口部256の底面に配置されていることで、第2ドレイン電極266は、開口部256の底面において第2半導体層220のドレイン領域226とバリアメタル層267を介して接続している。第2ドレイン電極266は、バリアメタル層267を介して第2半導体層220と接続することで、酸化物半導体を含む第2半導体層220と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。

0039

[半導体装置10を構成する各部材の材質
基板105としては、ポリイミド基板が用いられる。基板105として、ポリイミド基板の他にもアクリル基板シロキサン基板、またはフッ素樹脂基板などの樹脂を含む絶縁基板が用いられてもよい。基板105の耐熱性を向上させるために、上記の基板に不純物が導入されてもよい。特に、半導体装置10がトップエミッション型ディスプレイである場合、基板105が透明である必要はないため、基板105の透明度が悪化する不純物が用いられてもよい。一方、基板105が可撓性を有する必要がない場合は、基板105としてガラス基板、石英基板、およびサファイア基板などの透光性を有する絶縁基板が用いられてもよい。半導体装置10が表示装置ではない集積回路の場合は、シリコン基板炭化シリコン基板化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板のように、透光性を有さない基板が用いられてもよい。

0040

下地層110としては、基板105と第1半導体層120との密着性が向上する、または基板105からの不純物が第1半導体層120に到達することを抑制する材料が用いられる。例えば、下地層110として、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)、窒化シリコン(SiNx)、酸化アルミニウム(AlOx)、酸化窒化アルミニウム(AlOxNy)、窒化酸化アルミニウム(AlNxOy)、窒化アルミニウム(AlNx)などが用いられる(x、yは任意の正の数値)。これらの膜を積層した構造が用いられてもよい。ここで、基板105と第1半導体層120との十分な密着性が確保される、または不純物が基板105から第1半導体層120に到達することによる影響がほとんどない場合は、下地層110が省略されてもよい。下地層110としては、上記の無機絶縁材料の他にTEOS層有機絶縁材料が用いられてもよい。

0041

ここで、SiOxNyおよびAlOxNyとは、酸素(O)よりも少ない量の窒素(N)を含有するシリコン化合物およびアルミニウム化合物である。SiNxOyおよびAlNxOyとは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。

0042

上記に例示した下地層110は、物理蒸着法(Physical Vapor Deposition:PVD法)で形成されてもよく、化学蒸着法(Chemical Vapor Deposition:CVD法)で形成されてもよい。PVD法としては、スパッタリング法真空蒸着法電子ビーム蒸着法、めっき法、および分子線エピタキシー法などが用いられる。CVD法としては、熱CVD法プラズマCVD法触媒CVD法(Cat(Catalytic)−CVD法又はホットワイヤCVD法)などが用いられる。TEOS層とはTEOS(Tetra Ethyl Ortho Silicate)を原料としたCVD層を指す。

0043

有機絶縁材料としては、ポリイミド樹脂アクリル樹脂エポキシ樹脂シリコーン樹脂フッ素樹脂シロキサン樹脂などが用いられる。下地層110は、単層であってもよく、上記の材料の積層であってもよい。例えば、下地層110は無機絶縁材料および有機絶縁材料の積層であってもよい。

0044

第1半導体層120としては、半導体の特性を有するシリコンが用いられる。例えば、第1半導体層120として、ポリシリコン多結晶シリコン)、アモルファスシリコン、単結晶シリコンが用いられてもよい。特に、第1半導体層120として、高温処理を必要としない低温ポリシリコンが用いられてもよい。

0045

酸化物半導体を含む第2半導体層220としては、半導体の特性を有する酸化金属が用いられる。例えば、第2半導体層220として、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、および酸素(O)を含む酸化物半導体が用いられてもよい。特に、第2半導体層220として、In:Ga:Zn:O=1:1:1:4の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるIn、Ga、Zn、およびOを含む酸化物半導体は、上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、上記の比率に対して、移動度を向上させるためにInの比率が大きい酸化物半導体が第2半導体層220として用いられてもよい。上記の比率に対して、光照射による影響を小さくするために、バンドギャップが大きくなるように、Gaの比率が大きい酸化物半導体が第2半導体層220として用いられてもよい。

0046

In、Ga、Zn、およびOを含む酸化物半導体に他の元素が添加されていてもよい。例えばAl、Snなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛(ZnO)、酸化ニッケル(NiO)、酸化スズ(SnO2)、酸化チタン(TiO2)、酸化バナジウム(VO2)、酸化インジウム(In2O3)、チタン酸ストロンチウム(SrTiO3)などが第2半導体層220として用いられてもよい。なお、第2半導体層220はアモルファスであってもよく、結晶性であってもよい。第2半導体層220はアモルファスと結晶混相であってもよい。

0047

第1ゲート絶縁層130、第2ゲート絶縁層230としては、SiNx、SiNxOy、SiOxNy、AlNx、AlNxOy、AlOxNyなどの無機絶縁材料が用いられる。第1ゲート絶縁層130、第2ゲート絶縁層230は下地層110と同様の方法で形成される。第1ゲート絶縁層130、第2ゲート絶縁層230は単層であってもよく、上記の材料の積層であってもよい。第1ゲート絶縁層130、第2ゲート絶縁層230は、下地層110と同じ材料であってもよく、異なる材料であってもよい。

0048

第1ゲート電極140、第2ゲート電極240としては、一般的な金属材料または導電性半導体材料が用いられる。例えば、第1ゲート電極140、第2ゲート電極240として、アルミニウム(Al)、チタン(Ti)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、亜鉛(Zn)、モリブデン(Mo)、インジウム(In)、スズ(Sn)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)、ビスマス(Bi)などが用いられる。第1ゲート電極140、第2ゲート電極240として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。第1ゲート電極140、第2ゲート電極240として、ITO(酸化インジウム・スズ)、IGO(酸化インジウム・ガリウム)、IZO(酸化インジウム・亜鉛)、GZO(ガリウムがドーパントとして添加された酸化亜鉛)等の導電性酸化物半導体が用いられてもよい。第1ゲート電極140、第2ゲート電極240は単層であってもよく、上記の材料の積層であってもよい。

0049

第1ゲート電極140、第2ゲート電極240として用いられる材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。第1ゲート電極140、第2ゲート電極240として、第1ゲート電極140、第2ゲート電極240に0Vが印加されたときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料が用いられることが好ましい。

0050

第1層間絶縁層150、第2層間絶縁層250としては、SiOx、SiOxNy、AlOx、AlOxNy、TEOS層などの無機絶縁材料が用いられる。第1層間絶縁層150、第2層間絶縁層250は下地層110と同様の方法で形成されてもよい。第1層間絶縁層150、第2層間絶縁層250は単層であってもよく、上記の材料の積層であってもよい。第1層間絶縁層150、第2層間絶縁層250は、第1層間絶縁層150、第2層間絶縁層250として用いられる材料の化学量論比に比べて酸素を多く含んでいてもよい。

0051

第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266としては、一般的な金属材料が用いられる。例えば、上記の電極として、Al、Ti、Cr、Co、Ni、Zn、Mo、In、Sn、Hf、Ta、W、Pt、Biなどが用いられてもよい。上記の電極は単層であってもよく、上記の材料の積層であってもよい。上記の電極として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。

0052

バリアメタル層165、167、265、および267として、第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266の材料の窒化物が用いられてもよい。例えば、第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266の材料としてTi−Al−Tiの積層が用いられる場合、バリアメタル層165、167、265、および267の材料としてTiNが用いられてもよい。バリアメタル層265および267の材料にTiNが用いられることで、第2ソース電極264および第2ドレイン電極266のTiが酸化物半導体を含む第2半導体層220と直接接することで起こり得る酸化膜形成などを抑制することができ、接触抵抗が増大することを抑制することができる。

0053

以上のように、本発明の実施形態1に係る半導体装置10によると、異なる半導体を用いた第1トランジスタ素子100と第2トランジスタ素子200とを簡単なプロセスにより形成することができるため、製造コストが低く、製造歩留まりが向上する半導体装置を提供することができる。これによって、例えば、オフ電流が低い酸化物半導体を用いた選択トランジスタと、移動度が高い低温ポリシリコンを用いた駆動トランジスタと、を混載する半導体装置を提供することができ、酸化物半導体と低温ポリシリコンの双方の特性をうまく利用することができる。

0054

第1半導体層120が、第1ソース電極164および第1ドレイン電極166との接続部において凹部125および凹部127を有することで接触面積が増加し、より良好なコンタクトを形成することができる。また、第1半導体層120が凹部125および凹部127を有することで、第1半導体層120と第1ソース電極164および第1ドレイン電極166との物理的な接続強度を向上することができ、第1トランジスタ素子100の信頼性をさらに向上することができる。

0055

第2半導体層220が、第2ソース電極264および第2ドレイン電極266との接続部においてバリアメタル層265およびバリアメタル層267を介して接続することで、酸化物半導体を含む第2半導体層220と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。

0056

[半導体装置10の製造方法]
図5図16を用いて、本発明の実施形態1に係る半導体装置10の製造方法について、断面図を参照しながら説明する。図5は、本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。図5に示すように、基板105上に下地層110を成膜する。

0057

図6は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。まず基板の略全面にアモルファスシリコン層を成膜し、レーザー照射によってアモルファス(非結晶)状態からポリ多結晶)状態にアニールする。その後、図6に示すように、フォトリソグラフィおよびエッチングによって凹部125および凹部127を含む第1半導体層120のパターンを形成する。

0058

図7は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。図7に示すように、第1半導体層120の上方に第1ゲート絶縁層130および第1ゲート電極140を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図7に示すような第1ゲート電極140のパターンを形成する。このとき第1半導体層120の凹部125および凹部127には、一時的に、第1ゲート絶縁層130が配置される。

0059

図8は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物をドーピングする工程を示す断面図である。図8に示すように、上方(基板105に対して第1ゲート電極140が形成された側)から不純物をドーピングする。平面視において第1ゲート電極140とオーバーラップしない領域では、不純物は第1ゲート絶縁層130を介して第1半導体層120に到達する。第1半導体層120にドーピングされた不純物はキャリアとして機能するため、不純物がドーピングされた領域の第1半導体層120の抵抗が下がる。

0060

一方、平面視において第1ゲート電極140とオーバーラップする領域では、不純物が第1ゲート電極140によってブロックされるため、第1半導体層120に到達しない。つまり、第1ゲート電極140を介した不純物のドーピングによって、第1半導体層120にチャネル領域122、ならびにチャネル領域122よりも低抵抗なソース領域124およびドレイン領域126が形成される。

0061

図9は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図9に示すように、第1ゲート電極140の上方に、第1ゲート電極140および第1半導体層120を覆う第1層間絶縁層150を成膜する。

0062

図10は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。図10に示すように、基板の略全面に第2半導体層220を含む酸化物半導体層を成膜し、フォトリソグラフィおよびエッチングによって第2半導体層220のパターンを形成する。

0063

図11は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。図11に示すように、第2半導体層220の上方に第2ゲート絶縁層230および第2ゲート電極240を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図11に示すような第2ゲート電極240のパターンを形成する。

0064

図12は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物をドーピングする工程を示す断面図である。図12に示すように、上方(基板105に対して第2ゲート電極240が形成された側)から不純物をドーピングする。平面視において第2ゲート電極240とオーバーラップしない領域では、不純物は第2ゲート絶縁層230を介して第2半導体層220に到達する。第2半導体層220に不純物がドーピングされると、不純物がドーピングされた領域の第2半導体層220の結晶構造が壊れ、抵抗が下がる。

0065

一方、平面視において第2ゲート電極240とオーバーラップする領域では、不純物が第2ゲート電極240によってブロックされるため、第2半導体層220に到達しない。つまり、第2ゲート電極240を介した不純物のドーピングによって、第2半導体層220にチャネル領域222、ならびにチャネル領域222よりも低抵抗なソース領域224およびドレイン領域226が形成される。

0066

図13は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図13に示すように、第2ゲート電極240の上方に、第2ゲート電極240および第2半導体層220を覆う第2層間絶縁層250を成膜する。

0067

図14は、本発明の一実施形態に係る半導体装置の製造方法において、開口部を形成する工程を示す断面図である。第1ゲート絶縁層130、第1層間絶縁層150、第2ゲート絶縁層230、および第2層間絶縁層250に対してフォトリソグラフィおよびエッチングを行うことで、開口部154、156、254、256、を形成する。なお、開口部154および156は第1ゲート絶縁層130、第1層間絶縁層150、第2ゲート絶縁層230、および第2層間絶縁層250に形成される。開口部254および256は第2ゲート絶縁層230および第2層間絶縁層250に形成される。また、このとき第1半導体層120の凹部125および凹部127内に一時的に配置されていた第1ゲート絶縁層130も、開口部154および156の第1ゲート絶縁層130とともにエッチングされる。

0068

開口部154は第1半導体層120のソース領域124を露出する。開口部156は第1半導体層120のドレイン領域126を露出する。開口部254は第2半導体層220のソース領域224を露出する。開口部256は第2半導体層220のドレイン領域226を露出する。

0069

図15は、本発明の一実施形態に係る半導体装置の製造方法において、開口部にバリアメタル層を形成する工程を示す断面図である。図15に示すように、基板の略全面にバリアメタル層165、167、265、267を含むバリアメタル層を成膜する。バリアメタル層165、167、265、267は、開口部154、156、254、256の側面および底面にも成膜する。バリアメタル層165、167は、開口部154および開口部156の底面の凹部125および凹部127において開口を有する。

0070

凹部125および凹部127の開口端部における最小口径D1が小さいことから、バリアメタル層165、167は、凹部125および凹部127の側面には成膜されない。バリアメタル層165、167は、凹部125および凹部127の底面には成膜される。すなわち、バリアメタル層165、167は、凹部125および凹部127の開口端部と底面の間で段切れする。ここで、段切れとはバリアメタル層165および167が凹部125および凹部127の段差に対して、その段差部で不連続である状態を示す。

0071

図16は、本発明の一実施形態に係る半導体装置の製造方法において、ソース電極およびドレイン電極を含む導電層を形成する工程を示す断面図である。図16に示すように、基板の略全面に第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266を含む導電層を成膜する。このとき第1半導体層120の凹部125および凹部127には、第1ソース電極164および第1ドレイン電極166が配置される。

0072

そして、図16に示す第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266を含む導電層ならびにバリアメタル層を、フォトリソグラフィおよびエッチングすることによって図1および図2に示す第1ソース電極164、第1ドレイン電極166、第2ソース電極264、および第2ドレイン電極266を形成する。上記に示す製造方法によって、本発明の実施形態1に係る半導体装置10を形成することができる。

0073

〈実施形態2〉
図17を用いて、本発明の実施形態2に係る半導体装置の概要について説明する。本実施形態に係る半導体装置10Aは、第1半導体層120aの凹部125aおよび凹部127aが、第1半導体層120aを貫通していることが、実施形態1に係る半導体装置10と相違する。なお、以下の実施形態で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0074

[半導体装置10Aの構造]
図17は、本発明の一実施形態に係る半導体装置の拡大断面図である。図17に、第1ソース電極164aと第1半導体層120aとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166aと第1半導体層120aとの接続領域も同様の構造であることからここでは省略する。

0075

図17に示すように、第1半導体層120aは、第1ソース電極164aとの接続部に凹部125aが設けられている。第1半導体層120aは、第1ドレイン電極166aとの接続部に凹部127aが設けられている。凹部125aおよび凹部127aは、第1半導体層120aを貫通し、下地層110aを露出している。凹部125aおよび凹部127aには、第1ソース電極164aおよび第1ドレイン電極166aが配置されている。凹部125aおよび凹部127aの底部には、バリアメタル層165aおよびバリアメタル層167aが配置されている。すなわち、第1ソース電極164aは凹部125aの側面において第1半導体層120aのソース領域124aと接している。第1ドレイン電極166aは凹部127aの側面において第1半導体層120aのドレイン領域126aと接している。

0076

以上のように、本発明の実施形態2に係る半導体装置10Aによると、第1半導体層120aの凹部125aおよび凹部127aが、第1半導体層120aを貫通していることで、第1半導体層120aと第1ソース電極164aおよび第1ドレイン電極166aとの接触面積が増加し、第1ソース電極164aと第1半導体層のソース領域124aおよび第1ドレイン電極166aと第1半導体層のドレイン領域126aの間により良好なコンタクトを形成することができる。また、第1半導体層120aの凹部125aおよび凹部127aが、第1半導体層120aを貫通していることで、第1半導体層120aと第1ソース電極164aおよび第1ドレイン電極166aとの物理的な接続強度をさらに向上することができ、第1トランジスタ素子100aの信頼性をさらに向上することができる。

0077

〈実施形態3〉
図18を用いて、本発明の実施形態3に係る半導体装置の概要について説明する。本実施形態に係る半導体装置10Bは、第1半導体層120bの凹部125bおよび凹部127bが、第1半導体層120bを貫通し、さらに下地層110bの凹部に接続していることが、実施形態1に係る半導体装置10と相違する。なお、以下の実施形態で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0078

[半導体装置10Bの構造]
図18は、本発明の一実施形態に係る半導体装置の拡大断面図である。図18に、第1ソース電極164bと第1半導体層120bとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166bと第1半導体層120bとの接続領域も同様の構造であることからここでは省略する。

0079

図18に示すように、第1半導体層120bは、第1ソース電極164bとの接続部に凹部125bが設けられている。第1半導体層120bは、第1ドレイン電極166bとの接続部に凹部127bが設けられている。凹部125bおよび凹部127bは、第1半導体層120bを貫通し、下地層110bの凹部に接続している。ここで第1半導体層120bの貫通孔と下地層110bの凹部とは一体であり、いずれも凹部125bおよび凹部127bに含む。凹部125bおよび凹部127bには、第1ソース電極164bおよび第1ドレイン電極166bが配置されている。凹部125bおよび凹部127bの底部には、バリアメタル層165bおよびバリアメタル層167bが配置されている。すなわち、第1ソース電極164bは凹部125bの側面において第1半導体層120bのソース領域124bと接している。第1ドレイン電極166bは凹部127bの側面において第1半導体層120bのドレイン領域126bと接している。

0080

以上のように、本発明の実施形態3に係る半導体装置10Bによると、第1半導体層120bの凹部125bおよび凹部127bが、第1半導体層120bを貫通していることで、第1半導体層120bと第1ソース電極164bおよび第1ドレイン電極166bとの接触面積が増加し、第1ソース電極164bと第1半導体層のソース領域124bおよび第1ドレイン電極166bと第1半導体層のドレイン領域126bの間により良好なコンタクトを形成することができる。また、第1半導体層120bの凹部125bおよび凹部127bが、第1半導体層120bを貫通し、さらに下地層110bと接続していることで、第1半導体層120bと第1ソース電極164bおよび第1ドレイン電極166bとの物理的な接続強度をさらに向上することができ、第1トランジスタ素子100bの信頼性をさらに向上することができる。

0081

〈実施形態4〉
図19を用いて、本発明の実施形態4に係る半導体装置の概要について説明する。本実施形態に係る半導体装置10Cは、第1半導体層120cの凹部125cおよび凹部127cに、第1ゲート絶縁層130cが配置されていることが、実施形態1に係る半導体装置10と相違する。なお、以下の実施形態で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0082

[半導体装置10Cの構造]
図19は、本発明の一実施形態に係る半導体装置の拡大断面図である。図19に、第1ソース電極164cと第1半導体層120cとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166cと第1半導体層120cとの接続領域も同様の構造であることからここでは省略する。

0083

図19に示すように、第1半導体層120cは、第1ソース電極164cとの接続部に凹部125cが設けられている。第1半導体層120cは、第1ドレイン電極166cとの接続部に凹部127cが設けられている。凹部125cおよび凹部127cには、第1ソース電極164cおよび第1ドレイン電極166cが配置されている。凹部125cおよび凹部127cにおいて、第1ソース電極164cおよび第1ドレイン電極166cの下方には、バリアメタル層165cおよびバリアメタル層167cが配置されている。凹部125cおよび凹部127cの底部には、第1ゲート絶縁層130cが配置されている。すなわち、第1ソース電極164cは凹部125cの側面において第1半導体層120cのソース領域124cと接している。第1ドレイン電極166cは凹部127cの側面において第1半導体層120cのドレイン領域126cと接している。

0084

以上のように、本発明の実施形態4に係る半導体装置10Cによると、第1半導体層120cが凹部125cおよび凹部127cを有することで、第1半導体層120cと第1ソース電極164cおよび第1ドレイン電極166cとの接触面積が増加し、第1ソース電極164cと第1半導体層のソース領域124cおよび第1ドレイン電極166cと第1半導体層のドレイン領域126cの間により良好なコンタクトを形成することができる。また、第1半導体層120cが凹部125cおよび凹部127cを有することで、第1半導体層120cと第1ソース電極164cおよび第1ドレイン電極166cとの物理的な接続強度を向上することができ、第1トランジスタ素子100cの信頼性を向上することができる。

0085

〈実施形態5〉
図20を用いて、本発明の実施形態5に係る半導体装置10Dの概要について説明する。本実施形態に係る半導体装置10Dは、下地層110dの性質が異なることが実施形態1に係る半導体装置10と相違する。なお、以下の実施形態で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0086

[半導体装置10Aの構造]
図20は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図20に示す半導体装置10Dは図2に示す半導体装置10に類似しているが、半導体装置10Dは、下地層110dの性質において半導体装置10とは相違する。本実施形態に係る半導体装置10Dの下地層110dは、第1ゲート絶縁層130dよりもエッチングレートが低い。下地層110dの材料は、第1ゲート絶縁層130dの材料と同じであってもよく、この場合、下地層110dの膜質は第1ゲート絶縁層130dの膜質より緻密であってもよい。このような構成を有することで、本実施形態に係る半導体装置の製造方法において開口部を形成する工程で、下地層110dが第1ゲート絶縁層130dのエッチングストッパとして機能することができる。特に凹部125dおよび凹部127dが第1半導体層120dを貫通している実施形態2および実施形態3の構成において、下地層110dが侵食されることを抑制することができる。

0087

〈実施形態6〉
図21を用いて、本発明の実施形態6に係る半導体装置10Eの概要について説明する。本実施形態に係る半導体装置10Eは、基板105eと下地層110eとの間に金属層109eをさらに含むことが実施形態1に係る半導体装置10と相違する。なお、以下の実施形態で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0088

[半導体装置10Eの構造]
図21は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図21に示す半導体装置10Eは図2に示す半導体装置10に類似しているが、半導体装置10Eは、基板105eと下地層110eとの間に金属層109eをさらに含むことにおいて半導体装置10とは相違する。このような構成を有することで、本実施形態に係る半導体装置の製造方法において開口部を形成する工程で、下地層110eの下方の金属層109eが第1ゲート絶縁層130eのエッチングストッパとして機能することができる。特に凹部125eおよび凹部127eが第1半導体層120eを貫通している実施形態2および実施形態3の構成において、下地層110eが侵食され、基板105eが露出することを抑制することができる。

0089

〈変形例1〉
図22を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置10Fは、第1半導体層120fの凹部125fおよび凹部127fが複数配置されていることが、実施形態1に係る半導体装置10と相違する。なお、以下の変形例1から変形例3で参照する図面において、実施形態1と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

0090

[半導体装置10Fの構造]
図22は、本発明の一変形例に係る半導体装置の拡大断面図である。図22に、第1ソース電極164fと第1半導体層120fとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166fと第1半導体層120fとの接続領域も同様の構造であることからここでは省略する。

0091

図22に示すように、第1半導体層120fのソース領域124fには、第1ソース電極164fとの接続部に複数の凹部125fが設けられている。第1半導体層120fのドレイン領域126fには、第1ドレイン電極166fとの接続部に複数の凹部127fが設けられている。複数の凹部125fおよび凹部127fはそれぞれ離間している。複数の凹部125fおよび凹部127fには、第1ソース電極164fおよび第1ドレイン電極166fが配置されている。凹部125fおよび凹部127fの開口端部における最小口径D1は、開口部154fおよび開口部156fの最小口径D2より小さい。このため、複数の凹部125fおよび凹部127fの底部には、バリアメタル層165fおよびバリアメタル層167fが配置されている。しかしながら、バリアメタル層165fおよびバリアメタル層167fは、複数の凹部125fおよび凹部127fの側面には配置されず、開口端部と底部で分離されている。したがって、第1ソース電極164fは複数の凹部125fの側面において第1半導体層120fのソース領域124fと接している。第1ドレイン電極166fは複数の凹部127fの側面において第1半導体層120fのドレイン領域126fと接している。

0092

以上のように、本発明の変形例に係る半導体装置10Fによると、第1半導体層120fの凹部125fおよび凹部127fが複数配置されることで、第1半導体層120fと第1ソース電極164fおよび第1ドレイン電極166fとの接触面積がさらに増加し、第1ソース電極164fと第1半導体層のソース領域124fおよび第1ドレイン電極166fと第1半導体層のドレイン領域126fの間により良好なコンタクトを形成することができる。また、第1半導体層120fの凹部125fおよび凹部127fが複数配置されることで、第1半導体層120fと第1ソース電極164fおよび第1ドレイン電極166fとの物理的な接続強度をさらに向上することができ、第1トランジスタ素子100fの信頼性をさらに向上することができる。

0093

〈変形例2〉
図23を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置10Gは、第1半導体層120gの凹部125gおよび凹部127gが複数配置され、それぞれ接続していることが、実施形態1に係る半導体装置10と相違する。

0094

[半導体装置10Gの構造]
図23は、本発明の一変形例に係る半導体装置の拡大断面図である。図23に、第1ソース電極164gと第1半導体層120gとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166gと第1半導体層120gとの接続領域も同様の構造であることからここでは省略する。

0095

図23に示すように、第1半導体層120gのソース領域124gには、第1ソース電極164gとの接続部に複数の凹部125gが設けられている。第1半導体層120gのドレイン領域126gには、第1ドレイン電極166gとの接続部に複数の凹部127gが設けられている。複数の凹部125gおよび凹部127gはそれぞれ接続している。複数の凹部125gおよび凹部127gには、第1ソース電極164gおよび第1ドレイン電極166gが配置されている。凹部125gおよび凹部127gの開口端部における最小口径D1は、開口部154gおよび開口部156gの最小口径D2より小さい。このため、複数の凹部125gおよび凹部127gの底部には、バリアメタル層165gおよびバリアメタル層167gが配置されている。しかしながら、バリアメタル層165gおよびバリアメタル層167gは、複数の凹部125gおよび凹部127gの側面には配置されず、開口端部と底部で分離されている。したがって、第1ソース電極164gは複数の凹部125gの側面において第1半導体層120gのソース領域124gと接している。第1ドレイン電極166gは複数の凹部127gの側面において第1半導体層120gのドレイン領域126gと接している。

0096

以上のように、本発明の変形例に係る半導体装置10Gによると、第1半導体層120gの凹部125gおよび凹部127gが複数配置され接続していることで、第1半導体層120gと第1ソース電極164gおよび第1ドレイン電極166gとの接触面積がさらに増加し、第1ソース電極164gと第1半導体層のソース領域124gおよび第1ドレイン電極166gと第1半導体層のドレイン領域126gの間により良好なコンタクトを形成することができる。また、第1半導体層120gの凹部125gおよび凹部127gが複数配置され接続していることで、第1半導体層120gと第1ソース電極164gおよび第1ドレイン電極166gとの物理的な接続強度をさらに向上することができ、第1トランジスタ素子100gの信頼性をさらに向上することができる。

0097

〈変形例3〉
図24を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置10Hは、第1半導体層120hの凹部125hおよび凹部127hが複数配置され、さらに形が異なることが、実施形態1に係る半導体装置10と相違する。

0098

[半導体装置10Hの構造]
図24は、本発明の一変形例に係る半導体装置の拡大断面図である。図24に、第1ソース電極164hと第1半導体層120hとの接続領域の拡大断面図を示す。なお、第1ドレイン電極166hと第1半導体層120hとの接続領域も同様の構造であることからここでは省略する。

0099

図24に示すように、第1半導体層120hのソース領域124hには、第1ソース電極164hとの接続部に複数の凹部125hが設けられている。第1半導体層120hのドレイン領域126hには、第1ドレイン電極166hとの接続部に複数の凹部127hが設けられている。複数の凹部125hおよび凹部127hはそれぞれ離間している。複数の凹部125hおよび凹部127hには、第1ソース電極164hおよび第1ドレイン電極166hが配置されている。凹部125hおよび凹部127hの開口端部における最小口径D1は、開口部154hおよび開口部156hの最小口径D2より小さい。このため、複数の凹部125hおよび凹部127hの底部には、バリアメタル層165hおよびバリアメタル層167hが配置されている。しかしながら、バリアメタル層165hおよびバリアメタル層167hは、複数の凹部125hおよび凹部127hの側面には配置されず、開口端部と底部で分離されている。したがって、第1ソース電極164hは複数の凹部125hの側面において第1半導体層120hのソース領域124hと接している。第1ドレイン電極166hは複数の凹部127hの側面において第1半導体層120hのドレイン領域126hと接している。

0100

以上のように、本発明の変形例に係る半導体装置10Hによると、第1半導体層120hの凹部125hおよび凹部127hが複数配置されることで、第1半導体層120hと第1ソース電極164hおよび第1ドレイン電極166hとの接触面積がさらに増加し、第1ソース電極164hと第1半導体層のソース領域124hおよび第1ドレイン電極166hと第1半導体層のドレイン領域126hの間により良好なコンタクトを形成することができる。また、第1半導体層120hの凹部125hおよび凹部127hが複数配置され接続していることで、第1半導体層120hと第1ソース電極164hおよび第1ドレイン電極166hとの物理的な接続強度をさらに向上することができ、第1トランジスタ素子100hの信頼性をさらに向上することができる。

0101

なお本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、各実施形態は適宜組み合わせることが可能である。

0102

10半導体装置、100 第1トランジスタ素子、105基板、109e金属層、110下地層、120半導体層、122チャネル領域、124ソース領域、125 凹部、126ドレイン領域、127 凹部、130 第1ゲート絶縁層、140 第1ゲート電極、150 第1層間絶縁層、154 開口部、156 開口部、164 第1ソース電極、165バリアメタル層、166 第1ドレイン電極、167 バリアメタル層、200 第2トランジスタ素子、220 第2半導体層、222 チャネル領域、224 ソース領域、226 ドレイン領域、230 第2ゲート絶縁層、240 第2ゲート電極、250 第2層間絶縁層、254 開口部、256 開口部、264 第2ソース電極、265 バリアメタル層、266 第2ドレイン電極、267 バリアメタル層

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