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図面 (10)

課題

ESD耐量の向上を図ることができる半導体装置を提供する。

解決手段

半導体装置は、N型基板と、前記N型基板を貫通する貫通導電部と、前記N型基板に設けられる保護対象回路と、前記N型基板に設けられるESD保護回路と、を備え、前記保護対象回路及び前記ESD保護回路は前記貫通導電部に共通接続される。

概要

背景

外部からの静電気によるESDから半導体装置内部回路を保護するためにESD保護回路が用いられる。なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。

概要

ESD耐量の向上をることができる半導体装置を提供する。半導体装置は、N型基板と、前記N型基板を貫通する貫通導電部と、前記N型基板に設けられる保護対象回路と、前記N型基板に設けられるESD保護回路と、を備え、前記保護対象回路及び前記ESD保護回路は前記貫通導電部に共通接続される。

目的

本発明は、上記の状況に鑑み、ESD耐量の向上を図ることができる半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

N型基板と、前記N型基板を貫通する貫通導電部と、前記N型基板に設けられる保護対象回路と、前記N型基板に設けられるESD保護回路と、を備え、前記保護対象回路及び前記ESD保護回路は前記貫通導電部に共通接続される、半導体装置

請求項2

前記貫通導電部は、前記N型基板の上面視において、前記ESD保護回路の外縁に沿って延びる延伸部を備える、請求項1に記載の半導体装置。

請求項3

前記延伸部は、前記N型基板の上面視において、前記ESD保護回路を囲む環状形状である、請求項2に記載の半導体装置。

請求項4

前記延伸部の幅は不均一である、請求項2又は請求項3に記載の半導体装置。

請求項5

前記N型基板の上面視において、前記保護対象回路の第1方向側端部は前記ESD保護回路の第1方向側端部よりも第1方向側に位置し、前記保護対象回路の第2方向側端部は前記ESD保護回路の第2方向側端部よりも第2方向側に位置し、前記第1方向と前記第2方向とは互いに逆方向である、請求項1〜4のいずれか一項に記載の半導体装置。

請求項6

前記ESD保護回路は、前記貫通導電部に印加される電圧閾値を超えるとクランプ電圧を発生させるクランプ部と、前記クランプ部が前記クランプ電圧を発生させているときにオンになる縦型電界効果トランジスタと、を備える、請求項1〜5のいずれか一項に記載の半導体装置。

請求項7

ゲート電圧を生成するゲート制御回路と、前記ゲート電圧に応じて電源負荷との間を導通遮断するNチャネル型のハイサイドスイッチと、を備える、請求項1〜請求項6のいずれか一項に記載の半導体装置。

請求項8

請求項7に記載の半導体装置を備える、電子機器

請求項9

バッテリと、前記バッテリから電源電圧の供給を受けて動作する請求項8に記載の電子機器と、を備える、車両。

技術分野

0001

本発明は、ESD[electro static discharge]保護回路を備える半導体装置に関する。

背景技術

0002

外部からの静電気によるESDから半導体装置の内部回路を保護するためにESD保護回路が用いられる。なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。

先行技術

0003

特開2011−9337号公報

発明が解決しようとする課題

0004

半導体装置の信頼性を高めるために、半導体装置のESD耐量を高めることが求められている。

0005

本発明は、上記の状況に鑑み、ESD耐量の向上を図ることができる半導体装置を提供することを目的とする。

課題を解決するための手段

0006

上記目的を達成するために、本発明に係る半導体装置は、N型基板と、前記N型基板を貫通する貫通導電部と、前記N型基板に設けられる保護対象回路と、前記N型基板に設けられるESD保護回路と、を備え、前記保護対象回路及び前記ESD保護回路は前記貫通導電部に共通接続される構成(第1の構成)とする。

0007

また、上記第1の構成である半導体装置において、前記貫通導電部は、前記N型基板の上面視において、前記ESD保護回路の外縁に沿って延びる延伸部を備える構成(第2の構成)であってもよい。

0008

また、上記第2の構成である半導体装置において、前記延伸部は、前記N型基板の上面視において、前記ESD保護回路を囲む環状形状である構成(第3の構成)であってもよい。

0009

また、上記第2又は第3の構成である半導体装置において、前記延伸部の幅は不均一である構成(第4の構成)であってもよい。

0010

また、上記第1〜第4いずれかの構成である半導体装置において、前記N型基板の上面視において、前記保護対象回路の第1方向側端部は前記ESD保護回路の第1方向側端部よりも第1方向側に位置し、前記保護対象回路の第2方向側端部は前記ESD保護回路の第2方向側端部よりも第2方向側に位置し、前記第1方向と前記第2方向とは互いに逆方向である構成(第5の構成)であってもよい。

0011

また、上記第1〜第5いずれかの構成である半導体装置において、前記貫通導電部に印加される電圧閾値を超えるとクランプ電圧を発生させるクランプ部と、前記クランプ部が前記クランプ電圧を発生させているときにオンになる縦型電界効果トランジスタと、を備える構成(第6の構成)であってもよい。

0012

また、上記第1〜第6いずれかの構成である半導体装置において、ゲート電圧を生成するゲート制御回路と、前記ゲート電圧に応じて電源負荷との間を導通遮断するNチャネル型のハイサイドスイッチと、を備える構成(第7の構成)であってもよい。

0013

また、本発明に係る電子機器は、上記第7の構成である半導体装置を備える構成(第8の構成)とする。

0014

また、本発明に係る車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第8の構成である電子機器と、を備える構成(第10の構成)とする。

発明の効果

0015

本発明に係る半導体装置によれば、ESD耐量の向上を図ることができる。

図面の簡単な説明

0016

半導体装置の一構成例を示すブロック図
ESD保護回路の一構成例を示す回路
ESD保護回路の他の構成例を示す回路図
ESD保護回路、貫通導電部、及び保護対象回路の第1配置例を示す図
ESD保護回路、貫通導電部、及び保護対象回路の第2配置例を示す図
ESD保護回路、貫通導電部、及び保護対象回路の第3配置例を示す図
ESD保護回路、貫通導電部、及び保護対象回路の第4配置例を示す図
ESD保護回路、貫通導電部、及び保護対象回路の第5配置例を示す図
車両の外観図

実施例

0017

<1.半導体装置>
図1は、半導体装置の一構成例を示すブロック図である。本構成例の半導体装置100は、車載用ハイサイドスイッチICであり、装置外部との電気的な接続を確立する手段として、複数の外部端子(INピンGNDピン、OUTピン、STピン、VBBピン)を備えている。INピンは、CMOSロジックICなどから制御信号外部入力受け付けるための入力端子である。GNDピンは、接地端子である。OUTピンは、負荷(エンジン制御用ECU[electronic control unit]、エアコン、ボディ機器など)が外部接続される出力端子である。STピンは、CMOSロジックICなどに自己診断信号外部出力するための出力端子である。VBBピンは、バッテリから電源電圧Vbb(例えば4.5V〜18V)の供給を受け付けるための電源端子である。なお、VBBピンは、大電流を流すために複数並列(例えば4ピン並列)に設けてもよい。

0018

また、本構成例の半導体装置100は、内部電源回路1と、定電圧生成回路2と、発振回路3と、チャージポンプ回路4と、ロジック回路5と、ゲート制御回路6と、クランプ回路7と、入力回路8と、基準生成回路9と、温度保護回路10と、減電圧保護回路11と、オープン保護回路12と、過電流保護回路13と、ESD保護回路14と、Nチャネル型MOS電界効果トランジスタN1〜N3と、抵抗R1及びR2と、センス抵抗Rsと、ツェナダイオードZ1及びZ2と、を集積化して成る。

0019

内部電源回路1は、VBBピンとGNDピンとの間に接続されており、電源電圧Vbbから所定の内部電源電圧VREGを生成して半導体装置100の各部に供給する。なお、内部電源回路1は、イネーブル信号ENの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路1は、イネーブル信号ENがイネーブル時の論理レベル(例えばハイレベル)であるときに動作状態となり、イネーブル信号ENがディセーブル時の論理レベル(例えばローレベル)であるときに停止状態となる。

0020

定電圧生成回路2は、VBBピンとGNDピンとの間に接続されており、電源電圧Vbbに応じたハイ電圧VH(=電源電圧Vbb)と、ハイ電圧VHよりも定電圧REF(=例えば5V)だけ低いロー電圧VL(=Vbb−REF)とを生成して発振回路3及びチャージポンプ回路4に供給する。なお、定電圧生成回路2は、イネーブル信号EN及び異常保護信号S5aの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路2は、イネーブル信号ENがイネーブル時の論理レベル(例えばハイレベル)であるとき、若しくは、異常保護信号S5aが異常未検出時の論理レベル(例えばハイレベル)であるときに動作状態となり、イネーブル信号ENがディセーブル時の論理レベル(例えばローレベル)であるとき、若しくは、異常保護信号S5aが異常検出時の論理レベル(例えばローレベル)であるときに停止状態となる。

0021

発振回路3は、ハイ電圧VHとロー電圧VLの供給を受けて動作し、所定周波数クロック信号CLKを生成してチャージポンプ回路4に出力する。なお、クロック信号CLKは、ハイ電圧VHとロー電圧VLとの間でパルス駆動される矩形波信号である。

0022

チャージポンプ回路4は、ハイ電圧VHとロー電圧VLの供給を受けて動作し、クロック信号CLKを用いてフライングキャパシタを駆動することにより、電源電圧Vbbよりも高い昇圧電圧VCPを生成してゲート制御回路6及び過電流保護回路13に供給する。

0023

ロジック回路5は、内部電源電圧VREGの供給を受けて動作し、ゲート制御信号S5bを生成してゲート制御回路6に出力する。ゲート制御信号S5は、トランジスタN1及びN2をオンさせるときにハイレベル(=VREG)となり、トランジスタN1及びN2をオフさせるときにローレベル(=GND)となる2値信号である。また、ロジック回路5は、温度保護信号S10、減電圧保護信号S11、オープン保護信号S12、及び、過電流保護信号S13をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路5は、半導体装置100に何らかの異常が検出されたときに、異常保護信号S5aを異常検出時の論理レベルとして定電圧生成回路2を停止させるとともに、ゲート制御信号S5bをローレベルとしてトランジスタN1及びN2をいずれも強制的にオフさせる。また、ロジック回路5は、異常検出結果に応じてトランジスタN3のゲート信号S5cを生成する機能も備えている。

0024

ゲート制御回路6は、昇圧電圧VCPの印加端とOUTピン(=出力電圧Voutの印加端)との間に接続されており、ゲート制御信号S5bの電流能力を高めたゲート電圧VGを生成してトランジスタN1及びN2のゲートに出力する。ゲート電圧VGは、ゲート制御信号S5bがハイレベルであるときにハイレベル(=VCP)となり、ゲート制御信号S5bがローレベルであるときにローレベル(=Vo)となる。なお、ゲート制御回路6は、過電流保護信号S13の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路6は、過電流保護信号S13が異常未検出時の論理レベル(例えばローレベル)であるときに動作状態となり、過電流保護信号S13が異常検出時の論理レベル(例えばハイレベル)であるときに停止状態となる。

0025

クランプ回路7は、VBBピンとトランジスタN1及びN2の両ゲートとの間に接続されている。OUTピンに誘導性負荷が接続されるアプリケーションでは、トランジスタN1をオンからオフへ切り替える際、誘導性負荷の逆起電力によりOUTピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路7(いわゆるアクティブクランプ回路)が設けられている。なお、Vbb−(Vclp+Vgs)で表されるアクティブクランプ電圧は、例えば48Vに設定するとよい(ただし、Vbbは電源電圧、VclpはOUTピンの負側クランプ電圧、VgsはトランジスタN1のゲート・ソース間電圧)。

0026

入力回路8は、INピンから制御信号の入力を受け付けてイネーブル信号ENを生成するシュミットトリガである。

0027

基準生成回路9は、内部電源電圧VREGの供給を受けて動作し、所定の基準電圧Vrefや基準電流Irefを生成して半導体装置100の各部に供給する。なお、例えば、基準電圧Vrefや基準電流Irefは、内部電源回路1において内部電源電圧VREGの目標値を設定したり、各種保護回路9〜13において異常検出用の閾値を設定したりするために用いられる。

0028

温度保護回路10は、内部電源電圧VREGの供給を受けて動作し、トランジスタN1の異常発熱を検出する温度検出素子(不図示)を含み、その検出結果(=異常発熱が生じているか否か)に応じた温度保護信号S10を生成してロジック回路5に出力する。温度保護信号S10は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0029

減電圧保護回路11は、内部電源電圧VREGの供給を受けて動作し、電源電圧Vbbないしは内部電源電圧VREGの監視結果(=減電圧異常が生じているか否か)に応じた減電圧保護信号S11を生成してロジック回路5に出力する。減電圧保護信号S11は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0030

オープン保護回路12は、電源電圧Vbbと内部電源電圧VREGの供給を受けて動作し、出力電圧Voutの監視結果(=負荷のオープン異常が生じているか否か)に応じたオープン保護信号S12を生成してロジック回路5に出力する。なお、オープン保護信号S12は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0031

過電流保護回路13は、昇圧電圧VCPの印加端とOUTピン(=出力電圧Voutの印加端)との間に接続されており、センス電圧Vsの監視結果(=過電流が生じているか否か)に応じた過電流保護信号S13を生成してロジック回路5に出力する。過電流保護信号S13は、例えば、異常未検出時にローレベル(=GND)となり、異常検出時にハイレベル(=VREG)となる2値信号である。

0032

ESD保護回路14は、外部からの静電気によるESDから内部電源回路1、定電圧生成回路2、入力回路8、及びオープン保護回路12等を保護する。内部電源回路1、定電圧生成回路2、入力回路8、及びオープン保護回路12等はいずれも電源電圧Vbbとグランド電圧が印加される回路である。

0033

トランジスタN1は、ドレインがVBBピンに接続されてソースがOUTピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流I1が流れる電流経路を導通/遮断するためのスイッチ素子(ハイサイドスイッチ)として機能する。なお、トランジスタN1は、ゲート電圧VGがハイレベルであるときにオンし、ゲート電圧VGがローレベルであるときにオフする。

0034

なお、トランジスタN1のオン抵抗が低いほど、OUTピンの地絡時(=接地端ないしはこれに準ずる低電位端への短絡時)に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタN1のオン抵抗を下げるほど、温度保護回路10や過電流保護回路13の重要性が高くなる。

0035

トランジスタN2は、トランジスタN1に対して並列接続されたミラートランジスタであり、出力電流I1に応じたミラー電流I2を生成する。トランジスタN1とトランジスタN2とのサイズ比は、m:1(ただしm>1、例えばm=1000)である。従って、ミラー電流I2は、出力電流I1を1/mに減じた大きさとなる。なお、トランジスタN2は、トランジスタN1と同じく、ゲート電圧VGがハイレベルであるときにオンし、ゲート電圧VGがローレベルであるときにオフする。

0036

トランジスタN3は、ドレインがSTピンに接続されてソースがGNDピンに接続されたオープンドレイン形式のトランジスタである。なお、トランジスタN3は、ゲート信号S5cがハイレベルであるときにオンし、ゲート信号S5cがローレベルであるときにオフする。すなわち、STピンから外部出力される自己診断信号は、ゲート信号S5cのハイレベルであるとき(=トランジスタN3がオンしているとき)にローレベルとなり、ゲート信号S5cがローレベルであるとき(=トランジスタN3がオフしているとき)にハイレベルとなる。

0037

抵抗R1は、INピンと入力回路8の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。

0038

抵抗R2は、入力回路8の入力端とGNDピンとの間に接続されており、INピンがオープン状態であるときに入力回路8への入力論理ベルをローレベル(=ディセーブル時の論理レベル)に確定させるためのプルダウン抵抗として機能する。

0039

センス抵抗Rsは、トランジスタN2のソースとOUTピンとの間に接続されており、ミラー電流I2に応じたセンス電圧Vs(=I2×Rs)を生成する電流検出素子として機能する。

0040

ツェナダイオードZ1は、トランジスタN1及びN2のゲートとOUTピンとの間で、カソードがトランジスタN1及びN2のゲート側となり、アノードがOUTピン側となる向きに接続されている。このように接続されたツェナダイオードZ1は、VBBピンにバッテリを接続してOUTピンに負荷を接続した正規接続状態において、トランジスタN1及びN2のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子サージ電圧吸収素子)として機能する。

0041

ツェナダイオードZ2は、トランジスタN1及びN2のゲートとOUTピンとの間で、アノードがトランジスタN1及びN2のゲート側となり、カソードがOUTピン側となる向きに接続されている。このように接続されたツェナダイオードZ2は、VBBピンに負荷を接続してOUTピンにバッテリを接続した逆接続状態において、OUTピンからトランジスタN1及びN2のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。

0042

上記したように、半導体装置100は、CMOSロジック(ロジック回路5など)と、パワーMOSデバイス(トランジスタN1など)と、を1チップ上に組み込んだモノリシックパワーICとして構成されている。上記1チップは、例えばN型シリコン基板などのN型基板である。N型基板の裏面は、VBBピンと電気的に接続されている。つまり、電源電圧VbbがN型基板の裏面に印加される。

0043

<2.ESD保護回路>
図2は、ESD保護回路14の一構成例を示す回路図である。図2に示すESD保護回路14は、複数のツェナダイオードの直列接続体であるクランプ部141と、ダイオード142と、抵抗143と、縦型電界効果トランジスタの一例であるVDMOS[vertical double-diffused metal-oxide semiconductor]144と、を備える。

0044

半導体装置100が備えるN型基板には、当該N型基板を貫通する貫通導電部15が形成されている。

0045

貫通導電部15の裏面側端部15Aには、電源電圧Vbbが印加される。貫通導電部15の裏面側端部15AはN型基板の裏面に位置している。

0046

貫通導電部15の表(オモテ)面側端部15Bには、クランプ部141のカソード及び保護対象回路16が接続される。より具体的には、貫通導電部15の表(オモテ)面側端部15Bには、N型基板の表(オモテ)面に設けられる金属配線を介して、クランプ部141のカソード及び保護対象回路16が接続される。貫通導電部15の表(オモテ)面側端部15BはN型基板の表(オモテ)面に位置している。

0047

VDMOS144のドレインはN型基板の裏面側に形成されており、VDMOS144のゲート及びソースはN型基板の表(オモテ)面側に形成されている。

0048

クランプ部141のアノードは、VDMOS144のゲート及び抵抗143の一端に接続される。抵抗143の他端、VDMOS144のソース、及び保護対象回路16には、グランド電圧が印加される。

0049

貫通導電部15に印加される電圧が閾値以下である場合、クランプ部141の各ツェナダイオードがオフになり、抵抗143によってVDMOS144のゲートがプルダウンされてVDMOS144がオフになる。

0050

一方、VBBピンにESDが印加され、貫通導電部15に印加される電圧が閾値を超えている場合、クランプ部141の各ツェナダイオードがオンになり、クランプ部141がクランプ電圧を発生させる。クランプ電圧は、クランプ部141の各ツェナダイオードのツェナ電圧の総和となる。クランプ部141がクランプ電圧を発生させているとき、クランプ部141を流れるツェナ電流がダイオード142及び抵抗143にも流れ、抵抗143の両端電位差によってVDMOS144がオンになる。VDMOS144は、オンになると、VBBピンから電流を引き抜く。このような動作により、ESD保護回路14は、ESDサージを吸収し、保護対象回路16をESDから保護する。

0051

さらに、図2に示すESD保護回路14では、ESD保護回路14と保護対象回路16とが貫通導電部15に共通接続される。このため、ESD保護回路14の電源電圧印加端14Aと保護対象回路16の電源電圧印加端16Aとの間に電位差が生じることを抑制することができる。したがって、ESD耐量の向上を図ることができる。

0052

図2に示すESD保護回路14とは異なり、ESD保護回路14の電源電圧印加端14Aに接続される第1貫通導電部と保護対象回路16の電源電圧印加端16Aに接続される第2貫通導電部とをそれぞれ別個に設ける構成にした場合、ESD保護回路14の電源電圧印加端14Aと保護対象回路16の電源電圧印加端16AとにN型基板の裏面から別々の電圧が供給される。このため、ESD保護回路14の電源電圧印加端14Aと保護対象回路16の電源電圧印加端16Aとの間に電位差が生じ易くなり、ESD耐量の向上を図ることができない。

0053

図3は、ESD保護回路14の他の構成例を示す図である。図3に示すESD保護回路14は、図2に示すESD保護回路14にクランプ部145を追加した構成である。クランプ部145は抵抗143に並列接続される。なお、図3においては、クランプ部145として、1つのツェナダイオードを図示しているが、このツェナダイオードは単なる例示に過ぎない。したがって、クランプ部145は例えば複数のツェナダイオードの直列接続体であってもよい。

0054

図3に示すESD保護回路14では、貫通導電部15に印加される電圧が閾値を超えている場合にクランプ部145によってVDMOS144のゲート−ソース間電圧がクランプされる。これにより、VDMOS144のゲート−ソース間電圧がVDMOS144のゲート−ソース間耐圧を超えないように、VDMOS144のゲート−ソース間電圧を制限することができる。

0055

図4図8はN型基板の部分上面図である。図4図8はそれぞれ、ESD保護回路14、貫通導電部15、及び保護対象回路16の第1〜第5配置例を示す図である。図4図8において図2と同一の部分には同一の符号を付す。また、図4図8において、太線アルミ配線などの金属配線を示している。

0056

図4図8に示す第1〜第5配置例では、N型基板の上面視において、保護対象回路16の第1方向側端部16BはESD保護回路14の第1方向側端部14Bよりも第1方向側に位置し、保護対象回路16の第2方向側端部16CはESD保護回路の第2方向側端部14Cよりも第2方向側に位置する。なお、図4図8に示す通り、第1方向と第2方向とは互いに逆方向である。これにより、貫通導電部15から保護対象回路16内の内部電源回路1までの金属配線の長さ、貫通導電部15から保護対象回路16内の定電圧生成回路2までの金属配線の長さ、貫通導電部15から保護対象回路16内の入力回路8までの金属配線の長さ、及び貫通導電部15から保護対象回路16内のオープン保護回路12までの金属配線の長さ間のバラツキを少なくすることができる。なお、ESD対策としては、保護対象回路16の電源電圧Vbb−GND間電圧を、ESDサージ印加によって生じるESD保護回路14のクランプ電圧以下にする必要がある。そのため、貫通導電部15のインピーダンスとESD保護回路14の電源電圧印加端14A−貫通導電部15間に設けられる金属配線のインピーダンスが低くなるように設計する。逆に、保護対象回路16に印加される電圧を抑える必要があるため、貫通導電部15−保護対象回路16の電源電圧印加端16A間に設けられる金属配線のインピーダンスは高いほど電圧降下が大きくなりESD対策の効果が高くなる。但し、通常動作(ESDサージ印加がないときの動作)の特性を考えると、インピーダンスは低減する方が良い。

0057

図5図8に示す第2〜第5配置例では、N型基板の上面視において、貫通導電部15は、ESD保護回路14の外縁に沿って延びる延伸部を備える。なお、本明細書では、延伸部とは、ESD保護回路14の外縁に沿って延びている方向における貫通導電部15の長さが貫通導電部15の最大幅の2倍以上である部分を意味している。また、本明細書では、貫通導電部15の幅とは、ESD保護回路14の外縁に沿って延びている方向の直交方向における貫通導電部15の長さを意味している。貫通導電部15が延伸部を備えることにより、効率良く(レイアウト上の無駄を少なくして)貫通導電部15のインピーダンスを低くすることができる。

0058

図7図8に示す第4〜第5配置例では、N型基板の上面視において、延伸部を環状形状にしている。これにより、より一層効率良く貫通導電部15のインピーダンスを低くすることができる。

0059

図8に示す第5配置例では、N型基板の上面視において、延伸部の幅を不均一にしている。これにより、ESD保護回路14及び保護対象回路16以外の回路(図8において不図示)の配置領域に干渉しない範囲で、N型基板の上面視における延伸部の面積を最大にすることが可能となる。したがって、ESD保護回路14及び保護対象回路16以外の回路(図8において不図示)の配置領域に干渉しない範囲で貫通導電部15のインピーダンスを最も低くすることがすることが可能となる。なお、延伸部の幅を不均一にしている場合であっても、設計上考慮すべき他の事項も存在するので、ESD保護回路14及び保護対象回路16以外の回路(図8において不図示)の配置領域に干渉しない範囲で貫通導電部15のインピーダンスを最も低くしなくてもよい。

0060

<3.用途>
図9は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電源電圧Vbbの供給を受けて動作する種々の電子機器X11〜X18と、を搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。

0062

電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。

0063

電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

0064

電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコトロールユニットである。

0065

電子機器X15は、ドアロック防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

0066

電子機器X16は、ワイパー電動ドアミラーパワーウィンドウダンパーショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品メーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。

0067

電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。

0068

電子機器X18は、車載ブロアオイルポンプウォーターポンプバッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

0069

なお、先に説明した半導体装置100は、電子機器X11〜X18のいずれにも組み込むことが可能である。

0070

<4.その他>
なお、上記の実施形態では、車載用ハイサイドスイッチICを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用IPD[intelligent power device](車載用ローサイドスイッチICや車載用電源ICなど)を始めとして、ESD保護回路を備える半導体装置全般に広く適用することが可能である。

0071

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

0072

1内部電源回路
2定電圧生成回路
12オープン保護回路
14ESD保護回路
15 貫通導電部
16保護対象回路
100半導体装置
X 車両
X11〜X18 電子機器

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