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技術 半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 塩野入豊三宅博之加藤清
出願日 2020年5月14日 (6ヶ月経過) 出願番号 2020-084961
公開日 2020年8月13日 (3ヶ月経過) 公開番号 2020-123753
状態 未査定
技術分野 薄膜トランジスタ アニール 不揮発性半導体メモリ 半導体メモリ
主要キーワード 分布則 適宜厚み 実効状態密度 テーパ形 測定用回路 KrFレーザ 昇温脱離ガス分析 ボルツマン分布
関連する未来課題
重要な関連分野

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図面 (20)

課題

消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。

解決手段

記憶素子として機能するトランジスタ蓄積された電荷を保持するためのスイッチング素子として、酸化物半導体膜活性層として用いたトランジスタを、記憶装置の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。

概要

背景

半導体記憶装置(以下、単に記憶装置とする)には、揮発性メモリ分類されるDRAM
、SRAM、不揮発性メモリに分類されるマスクROMEPROM、EEPROM、フ
ラッシュメモリ強誘電体メモリなどがあり、単結晶半導体基板を用いて形成されたこ
れらのメモリの多くは既に実用化されている。上記の半導体メモリの中でも、フラッシュ
メモリは、データの書き込みと消去を繰り返し行うことができ、電源の供給がなくてもデ
ータの保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に
強いため、主にUSBメモリメモリーカードなどの携帯型の記憶媒体に用いられ、市場
に広く出回っている。

フラッシュメモリには、複数のメモリセル直列に接続された構造を有するNAND型
、複数のメモリセルがマトリクス状に接続された構造を有するNOR型とがあるが、いず
れのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する
。そして、この記憶素子として機能するトランジスタは、フローティングゲートと呼ばれ
電荷蓄積するための電極を、ゲート電極と、活性層である半導体膜との間に有してお
り、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。

下記の特許文献1と特許文献2には、ガラス基板上に形成された、フローティングゲート
を有する薄膜トランジスタについて記載されている。

概要

消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。記憶素子として機能するトランジスタに蓄積された電荷を保持するためのスイッチング素子として、酸化物半導体膜を活性層として用いたトランジスタを、記憶装置の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。

目的

そのため、データの保持期間は現状5年から10年程度であると言わ
れており、より長い保持期間の確保が可能なフラッシュメモリの実現が望まれている

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

ゲート電極を形成し、前記ゲート電極上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、インジウムガリウム亜鉛とを含む酸化物半導体膜を形成し、前記酸化物半導体膜をエッチングして、島状の酸化物半導体膜を形成し、前記島状の酸化物半導体膜に、乾燥空気を含む第1の雰囲気において300℃以上850℃以下の第1の加熱処理を行い、前記島状の酸化物半導体膜上に、ソース電極及びドレイン電極を形成し、前記ソース電極及び前記ドレイン電極を形成後、N2Oガス、N2ガス、又はArガスを用いてプラズマ処理を行い、前記プラズマ処理後、前記酸化物半導体膜上、前記ソース電極及び前記ドレイン電極上に、酸素を含む絶縁膜を形成し、前記酸素を含む絶縁膜を形成後、乾燥空気を含む第2の雰囲気において200℃以上400℃以下の第2の加熱処理を行う、半導体装置作製方法

請求項2

請求項1において、前記第1の加熱処理により、前記島状の酸化物半導体膜中の水分又は水素が脱離する、半導体装置の作製方法。

請求項3

請求項1又は2において、前記第2の加熱処理により、前記島状の酸化物半導体膜に酸素が供給される、半導体装置の作製方法。

請求項4

請求項1乃至3のいずれか一において、前記第1の雰囲気及び前記第2の雰囲気は、水の含有量が20ppm以下である、半導体装置の作製方法。

技術分野

0001

不揮発性半導体記憶装置係り、データを保持するメモリセルの構成及び駆動方法に関す
る。

背景技術

0002

半導体記憶装置(以下、単に記憶装置とする)には、揮発性メモリ分類されるDRAM
、SRAM、不揮発性メモリに分類されるマスクROMEPROM、EEPROM、フ
ラッシュメモリ強誘電体メモリなどがあり、単結晶半導体基板を用いて形成されたこ
れらのメモリの多くは既に実用化されている。上記の半導体メモリの中でも、フラッシュ
メモリは、データの書き込みと消去を繰り返し行うことができ、電源の供給がなくてもデ
ータの保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に
強いため、主にUSBメモリメモリーカードなどの携帯型の記憶媒体に用いられ、市場
に広く出回っている。

0003

フラッシュメモリには、複数のメモリセルが直列に接続された構造を有するNAND型
、複数のメモリセルがマトリクス状に接続された構造を有するNOR型とがあるが、いず
れのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する
。そして、この記憶素子として機能するトランジスタは、フローティングゲートと呼ばれ
電荷蓄積するための電極を、ゲート電極と、活性層である半導体膜との間に有してお
り、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。

0004

下記の特許文献1と特許文献2には、ガラス基板上に形成された、フローティングゲート
を有する薄膜トランジスタについて記載されている。

先行技術

0005

特開平6−021478号公報
特開2005−322899号公報

発明が解決しようとする課題

0006

ところで、不揮発性メモリは、データの書き込み時に記憶素子に印加される電圧の絶対値
が、20V前後と、揮発性メモリに比べて一般的に大きい傾向にある。データの書き換え
を繰り返し行うことができるフラッシュメモリの場合は、データの書き込み時のみならず
、データの消去時にも、記憶素子として用いるトランジスタに大きい電圧を印加する必要
がある。よって、データの書き込み、消去などの、フラッシュメモリの動作時において消
費される電力は高く、そのことが、フラッシュメモリを記憶装置として用いる電子機器
低消費電力化を阻む一因となっている。特に、カメラ携帯電話などの携帯型の電子機
器にフラッシュメモリを用いる場合、消費電力の高さは、連続使用時間の短縮化というデ
リットに繋がる。

0007

また、フラッシュメモリは不揮発性メモリではあるが、微少な電荷のリークによりデータ
消失してしまう。そのため、データの保持期間は現状5年から10年程度であると言わ
れており、より長い保持期間の確保が可能なフラッシュメモリの実現が望まれている。

0008

さらに、フラッシュメモリは、データの書き込みと消去を繰り返し行うことが可能ではあ
るが、フローティングゲートに電荷を蓄積する際に、トンネル電流によりゲート絶縁膜
劣化しやすい。そのため、1つの記憶素子におけるデータの書き換え回数は数万から数十
万回程度が限度であり、より多くの書き換え回数に耐えうるようなフラッシュメモリの実
現が望まれている。

0009

上述の課題に鑑み、本発明は、消費電力を抑えることができる記憶装置、当該記憶装置を
用いた半導体装置の提供を目的の一つとする。また、本発明は、さらに長い期間において
データの保持が可能な記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つと
する。また、本発明は、データの書き換え回数を増やすことができる記憶装置、当該記憶
装置を用いた半導体装置の提供を目的の一つとする。

課題を解決するための手段

0010

本発明の一態様では、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート
電極が備えられたトランジスタを記憶素子として用い、不揮発性の記憶装置を構成する。
そして、上記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注
入するのではなく、記憶素子として用いるトランジスタの閾値電圧を制御するための第2
のゲート電極の電位を、オフ電流が極めて小さいトランジスタによって制御することで、
データの書き込みを行う。すなわち、本発明の一態様に係る記憶装置は、少なくとも、第
2のゲート電極によって閾値電圧が制御されるトランジスタと、該第2のゲート電極の電
位を保持するための容量素子と、当該容量素子の充放電を制御するためのスイッチング
子として用いるトランジスタとで、構成されることを特徴としている。

0011

記憶素子として用いるトランジスタの閾値電圧のシフト量は、第2のゲート電極の電位の
高さ、より具体的には、ソース電極と第2のゲート電極の電位差により制御される。そし
て、閾値電圧の高さの違い、或いは、閾値電圧の高さの違いによるソース電極とドレイン
電極間抵抗値の違いが、記憶素子が記憶しているデータの違いとなる。

0012

記憶素子として用いるトランジスタは、絶縁ゲート型電界効果トランジスタであれば良く
、具体的には、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲ
ト電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の
絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接す
るソース電極及びドレイン電極と、を有する。

0013

そして、スイッチング素子として用いるトランジスタは、シリコンよりもバンドギャップ
が広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む
ことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領
域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このよう
な半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップを有する
酸化物半導体炭化シリコン窒化ガリウムなどが挙げられる。

0014

なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られる高い移動
度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示
金属酸化物である。そして、電子供与体ドナー)となる水分または水素などの不純物
が低減されて高純度化された酸化物半導体(purified OS)は、i型(真性
導体)又はi型に限りなく近く、上記酸化物半導体を用いたトランジスタは、オフ電流が
著しく低いという特性を有する。具体的に、酸化物半導体に含まれる水分または水素など
の不純物を除去し、二次イオン質量分析法SIMS:Secondary Ion M
ass Spectrometry)による、酸化物半導体に含まれる水素濃度測定値
が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは
5×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、
ホール効果測定により測定できる酸化物半導体膜キャリア密度は、1×1014cm−
3未満、好ましくは1×1012cm−3未満、さらに好ましくは測定限界以下の1×1
011cm−3未満とする。即ち、酸化物半導体膜のキャリア密度は、限りなくゼロに近
い。また、バンドギャップは2eV以上、好ましくは2.5eV以上、より好ましくは3
eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸
化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。

0015

ここで、酸化物半導体膜中及び導電膜中の、水素濃度の分析について触れておく。酸化物
半導体膜中及び導電膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、
試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であ
ることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分
析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の
値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる
膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られ
る領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度
極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在す
る領域において、極大値を有する山型ピーク、極小値を有する谷型のピークが存在しな
い場合、変曲点の値を水素濃度として採用する。

0016

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が
多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいた
め、酸化物半導体自体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、窒
素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好まし
くは10ppb以下の空気)、または希ガスアルゴンヘリウムなど)の雰囲気下で加
熱処理を行う。上記加熱処理は、500℃以上850℃以下(若しくはガラス基板の歪点
以下)、好ましくは550℃以上750℃以下の温度範囲で行うのが望ましい。なお、こ
の加熱処理は、用いる基板耐熱温度を超えないものとする。水分または水素の加熱処理
による脱離の効果については、TDS(Thermal Desorption Spe
ctroscopy;昇温脱離ガス分析)により確認済みである。

0017

加熱処理は、炉での熱処理またはラピッドサーマルアニール法RTA法)を用いる。R
TA法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱
処理を行う方法がある。RTA法を用いると熱処理に要する時間を0.1時間よりも短く
することもできる。

0018

具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いた
トランジスタは、例えば、チャネル幅Wが1×106μmでチャネル長Lが10μmの素
子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの
範囲において、オフ電流(ゲート電極とソース電極間の電圧を0Vとしたときのドレイン
電流)が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下
という特性を得ることができる。よって、オフ電流をトランジスタのチャネル幅で除した
数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、保持
容量の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を
有するゲート絶縁膜の厚さが100nmのトランジスタを用いて、保持容量の単位時間あ
たりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタの
ソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μ
mという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様
に係る記憶装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタ
のオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好まし
くは1zA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活
性層として用いたトランジスタは、ゲート電極とソース電極間の電圧が0以下におけるオ
フ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

0019

また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほ
とんど現れない。これは、酸化物半導体中で電子供与体(ドナー)となる不純物を除去し
て、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェ
ルミ準位禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネル
ギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことにも起因する。ま
た、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要
因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入
れたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから
、オフ電流の温度依存性がみられないことを説明することができる。

0020

なお、酸化物半導体は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系酸化物
導体や、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体、In−Sn−Z
n−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn−O系
酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸化物半
導体や、二元系金属酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化
半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg
−O系酸化物半導体、In−Mg−O系酸化物半導体、In−Ga−O系酸化物半導体や
、In−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、In−Sn−Ga−Zn−O系
酸化物半導体とは、インジウム(In)、錫(Sn)、ガリウム(Ga)、亜鉛(Zn)
を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、
上記酸化物半導体は、珪素を含んでいてもよい。

0021

或いは、酸化物半導体は、化学式InMO3(ZnO)m(m>0)で表記することがで
きる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一又は複数の金属元素を示
す。

発明の効果

0022

上記オフ電流の低いトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッ
チング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。よっ
て、長期間に渡るデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置を提
供することができる。

0023

また、記憶素子へのデータの書き込み及び読み出しに必要な電圧は、スイッチング素子と
して機能するトランジスタの動作電圧によりほぼ決まる。よって、従来のフラッシュに比
べて動作電圧を格段に低くすることができ、消費電力を抑えられる記憶装置、当該記憶装
置を用いた半導体装置を提供することができる。

0024

また、トンネル電流によるゲート絶縁膜の劣化を、従来のフラッシュに比べて抑えること
ができるので、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用
いた半導体装置を提供することができる。

図面の簡単な説明

0025

メモリセルの構成を示す図。
(A)記憶素子の構成と、(B)その動作について説明する図。
メモリセルの構成を示す図。
メモリセルの構成を示す図。
セルアレイの構成を示す図。
セルアレイの構成を示す図。
記憶装置の駆動方法を示すタイミングチャート
記憶装置の構成を示す図。
読み出し回路の構成を示す図。
記憶装置の作製方法を示す、メモリセルの断面図。
メモリセルの上面図。
酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。
図12に示すA−A’上におけるエネルギーバンド図(模式図)。
(A)ゲート電極(GE)に正の電圧(VG>0)が印加された状態を示し、(B)ゲート電極(GE)に負の電圧(VG<0)が印加された状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
記憶媒体の構成を示す図。
電子機器の構成を示す図。
測定用回路の構成を示す図。
測定結果を示す図(経過時間Timeと、出力電位Voutとの関係を示す図)。
測定結果を示す図(ソース−ドレイン電圧Vと、オフ電流Iとの関係を示す図)。
記憶装置の駆動方法を示すタイミングチャート。

0026

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0027

なお、マイクロプロセッサ画像処理回路などの集積回路や、RFタグ、記憶媒体、半導
体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の
範疇に含まれる。また、半導体表示装置には、液晶表示装置有機発光素子(OLED)
に代表される発光素子を各画素に備えた発光装置電子ペーパーDMD(Digita
l Micromirror Device)、PDP(Plasma Display
Panel)、FED(Field Emission Display)など、半導
体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇
に含まれる。

0028

(実施の形態1)
図1(A)に、本発明の記憶装置の最小単位に当たるメモリセルの、回路図の一例を示す
図1(A)に示すメモリセル100は、記憶素子として機能するトランジスタ101と
、トランジスタ101の第2のゲート電極への電位の供給を制御することができる、スイ
ッチング素子として機能するトランジスタ102とを有する。また、メモリセル100は
、トランジスタ101の第2のゲート電極の電位を保持するための容量素子103が設け
られていても良い。

0029

なお、メモリセル100は、必要に応じて、ダイオード抵抗素子インダクタなどのそ
の他の回路素子を、さらに有していても良い。

0030

記憶素子として機能するトランジスタ101は、第1のゲート電極と、第2のゲート電極
と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極
と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する
第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。トラン
スタ101の第1のゲート電極、第2のゲート電極、ソース電極、ドレイン電極に与える
電位により、記憶装置の各種動作を制御することができる。

0031

スイッチング素子として機能するトランジスタ102は、シリコンよりもバンドギャップ
が広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む
ものである。このような半導体材料をトランジスタ102のチャネル形成領域に用いるこ
とで、オフ電流を十分低減することができるからである。

0032

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導
体、酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができ
る。この中でも酸化物半導体は、スパッタリング法湿式法印刷法など)により作製可
能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約
1500℃、窒化ガリウムのプロセス温度は約1100℃であるが、酸化物半導体の成膜
温度は、300〜500℃(ガラス転移温度以下、最大でも700℃程度)と低く、安価
入手しやすいガラス基板上への成膜が可能であり、また、1500℃〜2000℃もの
高温での熱処理に対する耐性を有さない半導体材料を用いた集積回路上に、酸化物半導体
による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能で
ある。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高
いというメリットを有する。また、トランジスタの性能(例えば電界効果移動度)を向上
させるために結晶性の酸化物半導体を得ようとする場合でも、450℃から800℃の熱
処理によって容易に結晶性の酸化物半導体を得ることができる。

0033

以下の説明では第2のトランジスタ102の半導体膜として、上記のような利点を有する
酸化物半導体を用いる場合を例に挙げている。

0034

なお、図1(A)では、メモリセル100がスイッチング素子として機能するトランジス
タ102を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低
1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル1
00がスイッチング素子として機能するトランジスタを複数有している場合、上記複数の
トランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と
並列が組み合わされて接続されていても良い。

0035

なお、トランジスタが直列に接続されている状態とは、第1のトランジスタのソース電極
とドレイン電極のいずれか一方のみが、第2のトランジスタのソース電極とドレイン電極
のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続
されている状態とは、第1のトランジスタのソース電極が第2のトランジスタのソース電
極に接続され、第1のトランジスタのドレイン電極が第2のトランジスタのドレイン電極
に接続されている状態を意味する。

0036

また、スイッチング素子として機能するトランジスタ102は、記憶素子として機能する
トランジスタ101とは異なり、活性層の片側にだけ存在するゲート電極を有していれば
良い。ただし、本発明はこの構成に限定されず、スイッチング素子として機能するトラン
ジスタも、記憶素子として機能するトランジスタと同様に、活性層を間に挟んで存在する
一対のゲート電極を有していても良い。

0037

また、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ
102が、上述したワイドギャップ半導体材料を活性層に有していれば良い。よって、記
憶素子として機能するトランジスタ101の活性層に、酸化物半導体膜が用いられていて
も良い。或いは、記憶素子として機能するトランジスタ101の活性層に、酸化物半導体
以外の、非晶質、微結晶多結晶、または単結晶の、シリコン、またはゲルマニウムなど
の半導体が用いられていても良い。ただし、メモリセル100内の全てのトランジスタの
活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。

0038

次いで、図1(A)に示したメモリセル100における、トランジスタ101、トランジ
スタ102、容量素子103の接続関係について説明する。

0039

トランジスタ102のゲート電極は、書き込み用ワード線WLに接続されている。そして
、トランジスタ102は、ソース電極とドレイン電極のうち、いずれか一方が入力用デー
タ線Dinに接続され、他方が、トランジスタ101の第2のゲート電極に接続されてい
る。また、トランジスタ101の第1のゲート電極は、読み出し用ワード線RLに接続さ
れている。そして、トランジスタ101は、ソース電極とドレイン電極のうち、いずれか
一方が出力用データ線Doutに接続され、他方がグラウンドなどの固定電位が与えられ
ている電源線に接続されている。

0040

また、容量素子103が有する一対の電極は、一方がトランジスタ101の第2のゲート
電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線に接続
されている。

0041

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線抵抗、ダイオード、トランジスタなどの回路素子を介し
間接的に接続している状態も、その範疇に含む。

0042

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一
の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0043

また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル
型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与え
られる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位
が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼
ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮
定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従
ってソース電極とドレイン電極の呼び方が入れ替わる。

0044

なお、図1(A)では、トランジスタ102がゲート電極を活性層の片側にのみ有してい
る場合を示している。トランジスタ102が、活性層を間に挟んで存在する一対のゲート
電極を有している場合は、一方のゲート電極が書き込み用ワード線WLに接続され、他方
のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が
他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位
が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えら
れていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ
102の閾値電圧を制御することができる。

0045

次いで、図1(B)に、図1(A)に示した回路構成を有するメモリセル100の、断面
図の一例を示す。図1(B)に示すメモリセルは、記憶素子として機能するトランジスタ
101と、スイッチング素子として機能するトランジスタ102とが、絶縁表面を有する
基板110上に形成されている。

0046

具体的に、トランジスタ101は、絶縁表面を有する基板110上に、第1のゲート電極
121と、第1のゲート電極121上の絶縁膜112と、絶縁膜112を間に挟んで第1
のゲート電極121と重なる、活性層として機能する酸化物半導体膜123と、酸化物半
導体膜123上のソース電極124、ドレイン電極125と、酸化物半導体膜123、ソ
ース電極124及びドレイン電極125上の絶縁膜116と、絶縁膜116上において酸
化物半導体膜123と重なっている第2のゲート電極126とを有している。また、第2
のゲート電極126上には絶縁膜117が形成されており、トランジスタ101は絶縁膜
117を構成要素に含んでいても良い。

0047

また、トランジスタ102は、絶縁表面を有する基板110上に、ゲート電極111と、
ゲート電極111上の絶縁膜112と、絶縁膜112を間に挟んでゲート電極111と重
なる、活性層として機能する酸化物半導体膜113と、酸化物半導体膜113上のソース
電極114、ドレイン電極115とを有している。酸化物半導体膜113、ソース電極1
14及びドレイン電極115上には絶縁膜116が形成されており、トランジスタ102
は絶縁膜116を構成要素に含んでいても良い。

0048

また、容量素子103は、トランジスタ101のソース電極124と、第2のゲート電極
126とが、絶縁膜116を間に挟んで重なり合っている領域に形成されている。

0049

次いで、図2を用いて、記憶素子として機能するトランジスタの動作について、トランジ
スタ101がnチャネル型であり、なおかつ2値のデータを扱う場合を例に挙げて説明す
る。なお、図2(A)には、トランジスタ101の回路図を示しており、第1のゲート電
極の電位をVcg、第2のゲート電極の電位をVbg、ソース電極の電位をVs、ドレイ
ン電極の電位をVdとして、トランジスタ101が有する各電極の電位を表記している。

0050

まず、データの書き込み時におけるトランジスタ101の動作について説明する。書き込
み時において、トランジスタ101は、第1のゲート電極とソース電極間に、閾値電圧V
th0と同じか、それよりも低い電圧が印加される。なお、閾値電圧Vth0は、第2の
ゲート電極の電位Vbgがグラウンドの電位Vgndに等しいときの、トランジスタ10
1の閾値電圧に相当する。具体的に、書き込み時における第1のゲート電極とソース電極
の電位の関係は、Vcg−Vs≦Vth0となる。よって、トランジスタ101は書き込
み時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。

0051

そして、データの書き込み時において、第2のゲート電極の電位Vbgは、書き込むデー
タの値に従ってその高さが制御される。2値のデータを扱う場合、第2のゲート電極には
高電位Vddか、もしくは低電位Vssの、いずれかが与えられる。各電位の関係は、
Vdd>Vss≧Vgndで表される。例えば、第2のゲート電極の電位Vbgが低電位
Vss=Vgndに設定された場合、トランジスタ101の閾値電圧はVth0のままで
ある。一方、第2のゲート電極の電位Vbgが高電位Vddに設定された場合、トランジ
スタ101の閾値電圧はマイナス側にシフトし、Vth1となる。

0052

なお、本実施の形態では、書き込み時において低電位Vss=Vgndである場合を例に
挙げて説明したが、低電位Vssは必ずしもグラウンドの電位Vgndと等しくある必要
はない。例えば、Vdd>Vss>Vgndとしてもよい。ただし、この場合、閾値電圧
のシフト量は、第2のゲート電極の電位Vbgが高電位Vddに設定された場合における
閾値電圧のシフト量よりも、小さいものとする。

0053

次いで、データの保持時におけるトランジスタ101の動作について説明する。保持時に
おいて、スイッチング素子として機能するトランジスタ102はオフである。上述したよ
うにトランジスタ102はオフ電流が著しく低いので、第2のゲート電極の電位Vbgは
、書き込み時において設定された高さを保持する。

0054

次いで、データの読み出し時におけるトランジスタ101の動作について説明する。読み
出し時において、トランジスタ101は、第1のゲート電極とソース電極間に、閾値電圧
Vth1よりも高くVth0よりも低い電圧が印加される。

0055

そして、直前に行われたデータの書き込み時において、トランジスタ101の閾値電圧が
Vth1に設定されている場合は、第1のゲート電極とソース電極間の電圧が閾値電圧V
th1よりも高くなることで、トランジスタ101がオンになり、ソース電極とドレイン
電極間の抵抗値が下がる。よって、ソース電極の電位Vsは、ドレイン電極に与えられる
。一方、直前に行われたデータの書き込み時において、トランジスタ101の閾値電圧が
Vth0に設定されている場合、第1のゲート電極とソース電極間の電圧が、閾値電圧V
th1よりも高くなっても、閾値電圧Vth0よりも低いと、トランジスタ101はオフ
のままである。よって、ソース電極とドレイン電極間の抵抗値が高く、ドレイン電極の電
位Vdはハイインピーダンスの状態のままである。

0056

従って、ドレイン電極の電位Vdは、直前に行われたデータの書き込み時において、第2
のゲート電極に与えられた電位の高さに連動している。図2(B)に、読み出し時におけ
る、第1のゲート電極の電位Vcgと、トランジスタ101のドレイン電流Idの関係を
示す。線130は、閾値電圧がVth1に設定されている場合の、電位Vcgとドレイン
電流Idの関係を示しており、線131は、閾値電圧がVth0に設定されている場合の
、電位Vcgとドレイン電流Idの関係を示している。図2(B)に示すように、第1の
ゲート電極とソース電極間の電圧が、閾値電圧Vth1よりも高く、閾値電圧Vth0よ
りも低い電位Vreadに設定されると、線130と線131から、閾値電圧がVth1
の場合に得られるドレイン電流Id1が、閾値電圧がVth0の場合に得られるドレイン
電流Id0よりも高くなる。よって、ドレイン電流Idもしくはドレイン電極の電位Vd
の値を読み取ることで、書き込まれたデータの値を把握することができる。

0057

なお、本実施の形態では、読み出し時において第1のゲート電極とソース電極間の電圧が
、閾値電圧Vth1よりも高く、閾値電圧Vth0よりも低い場合について説明したが、
本発明はこの構成に限定されない。読み出し時における第1のゲート電極とソース電極間
の電圧は、必ずしも閾値電圧Vth0以下である必要はない。例えば、直前に行われたデ
ータの書き込み時において、トランジスタ101の閾値電圧がVth1に設定されている
場合、読み出し時において、第1のゲート電極とソース電極間の電圧が閾値電圧Vth0
より高いと、トランジスタ101がオンになり、ソース電極とドレイン電極間の抵抗値が
下がる。このときの、ソース電極とドレイン電極間の抵抗値をRds0とする。一方、直
前に行われたデータの書き込み時において、トランジスタ101の閾値電圧がVth0に
設定されている場合、読み出し時において、第1のゲート電極とソース電極間の電圧が閾
値電圧Vth0より高いと、トランジスタ101はオンになり、ソース電極とドレイン電
極間の抵抗値が下がる。このときの、ソース電極とドレイン電極間の抵抗値をRds1と
する。そして、少なくとも、閾値電圧がVth1に設定されている場合に、トランジスタ
101を飽和領域で動作させることで、読み出し時におけるトランジスタ101が、Vt
h1及びVth0のいずれの閾値電圧設定時においてオンの状態であっても、ソース電極
とドレイン電極間の抵抗値をRds0<Rds1として差を持たせることができる。具体
的には、第1のゲート電極とソース電極間の電圧をVgs、ソース電極とドレイン電極間
の電圧Vdsとすると、|Vds|>|Vgs−Vth0|を満たす範囲において、トラ
ンジスタ101を動作させればよい。ソース電極とドレイン電極間の抵抗値をRds0<
Rds1として差を持たせることで、読み出し時における第1のゲート電極とソース電極
間の電圧が、閾値電圧Vth0より高くあっても、ドレイン電極の電位Vdを、直前に行
われたデータの書き込み時において第2のゲート電極に与えられた電位の高さに連動させ
ることが可能である。例えば、図2(B)に示すように、第1のゲート電極とソース電極
間の電圧が、閾値電圧Vth0よりも高い電位Vread’に設定されると、線130と
線131から、閾値電圧がVth1の場合に得られるドレイン電流Id1’が、閾値電圧
がVth0の場合に得られるドレイン電流Id0’よりも高くなる。よって、ドレイン電
流Idもしくはドレイン電極の電位Vdの値を読み取ることで、書き込まれたデータの値
を把握することができる。

0058

次いで、データの消去時におけるトランジスタ101の動作について説明する。消去時に
おいて、トランジスタ101は、データの書き込み時と同様に、第1のゲート電極とソー
ス電極間に、閾値電圧Vth1と同じか、それよりも低い電圧が印加される。具体的に、
消去時における第1のゲート電極とソース電極の電位の関係は、Vcg−Vs≦Vth1
となる。よって、トランジスタ101は消去時においてオフであり、ドレイン電極はハイ
インピーダンスの状態にある。そして、データの消去時において、第2のゲート電極の電
位Vbgは、グラウンドなどの固定電位に設定され、トランジスタ101の閾値電圧はV
th0に設定される。

0059

なお、本実施の形態では、書き込んだデータを消去する記憶装置の駆動方法について説明
したが、本発明はこの構成に限定されない。本発明の一態様に係る記憶装置は、従来のフ
ラッシュメモリとは異なり、消去動作を必要としない点が、利点の一つでもある。よって
、例えば、先に書き込んだデータに上書きするように、別のデータを書き込むことも可能
である。

0060

なお、一般的なフラッシュメモリの場合、データの書き込み時において、電荷を蓄積する
フローティングゲートが、絶縁膜で覆われた絶縁状態にある。よって、フローティングゲ
ートに、トンネル効果を利用して電荷を蓄積させるためには、20V程度の高い電圧を記
憶素子に印加する必要がある。しかし、本発明の一態様では、高純度化された酸化物半導
体膜をトランジスタの活性層として用いたトランジスタにより、データの書き込み及び読
み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数V程度であり、
消費電力を格段に小さく抑えることができる。なお、フラッシュメモリの記憶素子として
用いられているトランジスタと、本発明の一態様に係る記憶装置の記憶素子として用いら
れているトランジスタとは、構造や駆動方法が異なるため、記憶素子の各電極に与えられ
る電位から、動作時の消費電力の違いを正確に把握することは難しい。しかし、例えば、
データの書き込み時についてのみに着目して消費電力を比較してみると、本発明の一態様
に係る記憶装置では、第2のゲート電極とソース電極間に印加される電圧が5Vあれば十
分データの書き込みが可能である。一方、通常のフラッシュメモリでは、フローティング
ゲートに電荷を蓄積させてデータの書き込みを行うために、ゲート電極とソース電極間に
、少なくとも16V程度の電圧が必要となる。トランジスタにおいて消費される電力は、
トランジスタのゲート電圧二乗を、トランジスタの負荷抵抗で割ったものに相当するこ
とから、本発明の一態様に係る記憶装置の消費電力は、通常のフラッシュメモリの消費電
力の約10%程度であることがわかる。したがって、書き込み時における消費電力の比較
から、動作時の消費電力が大幅に削減できることがわかる。

0061

なお、一般的なフラッシュメモリを用いた半導体装置では、フラッシュメモリの動作時に
必要な電圧(動作電圧)が大きいので、通常、昇圧回路などを用いてフラッシュメモリに
与える電圧を昇圧している。しかし、本発明の一態様に係る記憶装置では、記憶装置の動
作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体装
置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ、
その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができる
。また、記憶装置の動作電圧を小さく抑えられることで、動作電圧の大きさをカバーする
ための冗長回路設計が不要となるため、半導体装置に用いられている集積回路の集積度
を高めることができ、半導体装置を高機能化させることが出来る。

0062

また、本実施の形態では、2値のデジタルデータを扱う場合の駆動方法について説明した
が、本発明の記憶装置では、3値以上の多値のデータを扱うことも可能である。3値以上
の多値のデータを扱う場合は、データの書き込み時において、第2のゲート電極の電位V
bgの高さを、3つ以上選択できるようにする。閾値電圧の値は、第2のゲート電極の電
位Vbgにより制御されるので、上記構成により、設定された第2のゲート電極の電位V
bgの高さに従って、閾値電圧の高さを3段階以上に設定できる。そして、閾値電圧の高
さの違いによりドレイン電流に生じる差、或いは、閾値電圧の高さの違いによりソース電
極とドレイン電極間の抵抗値に生じる差を用いて、多値のデータの読み出しを行なうこと
ができる。さらに別の方法として、閾値電圧の高さの各段階に応じて、予め各段階よりも
やや高めの電圧を準備しておき、その準備した電圧を第1のゲート電極に印加し、閾値
圧の高さの段階分だけ読み出しを行う。例えば、4値のデータを読み出す場合、4段階の
閾値電圧(Vth0、Vth1、Vth2、Vth3)の各段階よりやや高めの4つの電
圧(Vread0、Vread1、Vread2、Vread3)を予め準備しておき、
4つの電圧を用いて4回の読み出しを行うことで、4値のデータを読み出すことができる
。上記構成によって、面積を抑えつつ、記憶装置の記憶容量を増やすことができる。

0063

なお、3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて各値どうし
の閾値電圧の差が小さくなるため、微少なオフ電流が存在すると、第2のゲート電極の電
位が変化し、データの正確さを維持するのが難しく、保持期間がさらに短くなる傾向にあ
る。しかし、本発明の一態様では、高純度化された酸化物半導体膜を用いることでオフ電
流が著しく低減されたトランジスタをスイッチング素子として用いるので、シリコンを用
いたトランジスタよりも、オフ電流を防ぐ効果がより高い。従って、多値化に伴う保持期
間の短縮化を抑えることができる。

0064

また、図1(B)では、スイッチング素子として機能するトランジスタ102が、ゲート
電極111上に酸化物半導体膜113を有するボトムゲート型である場合を例示している
が、トランジスタ102はボトムゲート型に限定されない。トランジスタ102は、酸化
物半導体膜を活性層として用いていれば良く、例えば、酸化物半導体膜上にゲート電極を
有するトップゲート型であっても良い。また、トランジスタ102は、ソース電極114
とドレイン電極115が酸化物半導体膜113上に形成されているトップコンタクト型
限定されず、ソース電極114とドレイン電極115上に酸化物半導体膜113が形成さ
れているボトムコンタクト型であっても良い。また、トランジスタ102は、ソース電極
114とドレイン電極115間において絶縁膜116に重なる酸化物半導体膜113の膜
厚が、他の部分よりも薄くなっているチャネルエッチ型であるが、本発明はこの構成に限
定されない。ソース電極114とドレイン電極115の形成のためのエッチング時のプラ
ズマによるダメージやエッチングによる膜減りなどを防ぐために、ソース電極114とド
レイン電極115間において酸化物半導体膜113上にチャネル保護膜を有する、チャ
ル保護型であっても良い。

0065

図3(A)に、図1(A)に示した回路構成を有するメモリセル100の、断面図の一例
を示す。図3(A)に示すメモリセルは、記憶素子として機能するチャネル保護型のトラ
ンジスタ101と、スイッチング素子として機能するチャネル保護型のトランジスタ10
2とが、絶縁表面を有する基板140上に形成されている。

0066

具体的に、トランジスタ101は、絶縁表面を有する基板140上に、第1のゲート電極
151と、第1のゲート電極151上の絶縁膜142と、絶縁膜142を間に挟んで第1
のゲート電極151と重なる、活性層として機能する酸化物半導体膜153と、酸化物半
導体膜153上においてゲート電極151と重なるチャネル保護膜157と、酸化物半導
体膜153上のソース電極154、ドレイン電極155と、酸化物半導体膜153、チャ
ネル保護膜157、ソース電極154及びドレイン電極155上の絶縁膜146と、絶縁
膜146上において酸化物半導体膜153と重なっている第2のゲート電極156とを有
している。また、第2のゲート電極156上には絶縁膜147が形成されており、トラン
ジスタ101は絶縁膜147を構成要素に含んでいても良い。

0067

また、トランジスタ102は、絶縁表面を有する基板140上に、ゲート電極141と、
ゲート電極141上の絶縁膜142と、絶縁膜142を間に挟んでゲート電極141と重
なる、活性層として機能する酸化物半導体膜143と、酸化物半導体膜143上のチャネ
ル保護膜148と、酸化物半導体膜143上のソース電極144及びドレイン電極145
とを有している。酸化物半導体膜143、チャネル保護膜148、ソース電極144及び
ドレイン電極145上には絶縁膜146が形成されており、トランジスタ102は絶縁膜
146を構成要素に含んでいても良い。

0068

また、容量素子103は、トランジスタ101のソース電極154と、第2のゲート電極
156とが、絶縁膜146を間に挟んで重なりあっている領域に形成されている。

0069

チャネル保護膜157、チャネル保護膜148は、プラズマCVD法熱CVD法などの
化学気相成長法やスパッタリング法を用いて形成することができる。また、チャネル保護
膜157、チャネル保護膜148には、酸素を含む無機材料酸化珪素酸化窒化珪素
窒化酸化珪素など)を用いることが望ましい。酸素を含む無機材料をチャネル保護膜15
7、チャネル保護膜148に用いることで、酸化物半導体膜153、酸化物半導体膜14
3中の水分または水素を低減させるための加熱処理により酸素欠損が発生していたとして
も、酸化物半導体膜153、酸化物半導体膜143の少なくともチャネル保護膜157、
チャネル保護膜148とそれぞれ接する領域に酸素を供給し、ドナーとなる酸素欠損を低
減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領
域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタの電
気特性のばらつきを軽減し、電気特性の向上を実現することができる。

0070

なお、チャネル形成領域とは、半導体膜のうち、ゲート絶縁膜を間に挟んでゲート電極と
重なる領域に相当する。記憶素子として用いるトランジスタの場合は、半導体膜のうち、
ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んで、第1のゲート電極
または第2のゲート電極と重なる領域に相当する。

0071

次いで、図3(B)に、図1(A)に示した回路構成を有するメモリセル100の、断面
図の一例を示す。図3(B)に示すメモリセルは、記憶素子として機能するボトムコン
クト型のトランジスタ101と、スイッチング素子として機能するボトムコンタクト型の
トランジスタ102とが、絶縁表面を有する基板160上に形成されている。

0072

具体的に、トランジスタ101は、絶縁表面を有する基板160上に、第1のゲート電極
171と、第1のゲート電極171上の絶縁膜162と、絶縁膜162上のソース電極1
74及びドレイン電極175と、絶縁膜162を間に挟んで第1のゲート電極171と重
なっており、ソース電極174及びドレイン電極175と接している、活性層として機能
する酸化物半導体膜173と、酸化物半導体膜173、ソース電極174及びドレイン電
極175上の絶縁膜166と、絶縁膜166上において酸化物半導体膜173と重なって
いる第2のゲート電極176とを有している。また、第2のゲート電極176上には絶縁
膜167が形成されており、トランジスタ101は絶縁膜167を構成要素に含んでいて
も良い。

0073

また、トランジスタ102は、絶縁表面を有する基板160上に、ゲート電極161と、
ゲート電極161上の絶縁膜162と、絶縁膜162上のソース電極164及びドレイン
電極165と、絶縁膜162を間に挟んでゲート電極161と重なっており、ソース電極
164及びドレイン電極165と接している、活性層として機能する酸化物半導体膜16
3と、を有している。酸化物半導体膜163、ソース電極164及びドレイン電極165
上には絶縁膜166が形成されており、トランジスタ102は絶縁膜166を構成要素に
含んでいても良い。

0074

また、容量素子103は、トランジスタ101のソース電極174と、第2のゲート電極
176とが、絶縁膜166を間に挟んで重なりあっている領域に形成されている。

0075

また、図1(A)、図3(A)、図3(B)では、記憶素子として機能するトランジスタ
101の活性層に、酸化物半導体膜が用いられている場合を例示しているが、上述したよ
うに、トランジスタ101の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、
または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。

0076

図4(A)に、記憶素子として機能するトランジスタ101の活性層に、シリコンを含む
半導体膜を用いた場合の、メモリセル100の断面図を、一例として示す。図4(A)に
示すメモリセルは、記憶素子として機能するトランジスタ101と、スイッチング素子と
して機能するトランジスタ102とが、絶縁表面を有する基板200上に形成されている

0077

具体的に、トランジスタ102は、絶縁表面を有する基板200上に、ゲート電極211
と、ゲート電極211上の絶縁膜230と、絶縁膜230を間に挟んでゲート電極211
と重なる、活性層として機能する酸化物半導体膜213と、酸化物半導体膜213上のソ
ース電極214及びドレイン電極215とを有している。酸化物半導体膜213、ソース
電極214及びドレイン電極215上には絶縁膜231が形成されており、トランジスタ
102は絶縁膜231を構成要素に含んでいても良い。

0078

また、トランジスタ101は、絶縁表面を有する基板200上に形成された絶縁膜231
上に、第1のゲート電極221と、第1のゲート電極221上の絶縁膜212と、絶縁膜
212を間に挟んで第1のゲート電極221と重なる、シリコンを用いた活性層として機
能する半導体膜223と、半導体膜223上のソース電極224、ドレイン電極225と
、半導体膜223、ソース電極224及びドレイン電極225上の絶縁膜216と、絶縁
膜216上において半導体膜223と重なっている第2のゲート電極226とを有してい
る。また、第2のゲート電極226上には絶縁膜217が形成されており、トランジスタ
101は絶縁膜217を構成要素に含んでいても良い。

0079

また、容量素子103は、トランジスタ101のドレイン電極225と、第2のゲート電
極226とが、絶縁膜216を間に挟んで重なりあっている領域に形成されている。

0080

次いで、図4(B)に、記憶素子として機能するトランジスタ101の活性層に、シリコ
ンを含む半導体膜を用いた場合の、メモリセル100の断面図を、一例として示す。図4
(B)に示すメモリセルは、記憶素子として機能するトランジスタ101と、スイッチン
グ素子として機能するトランジスタ102とが、絶縁表面を有する基板270上に形成さ
れている。

0081

具体的に、トランジスタ102は、基板270上に形成された絶縁膜247上に、ゲート
電極241と、ゲート電極241上の絶縁膜260と、絶縁膜260を間に挟んでゲート
電極241と重なる、活性層として機能する酸化物半導体膜243と、酸化物半導体膜2
43上のソース電極244またはドレイン電極245とを有している。酸化物半導体膜2
43、ソース電極244及びドレイン電極245上には絶縁膜261が形成されており、
トランジスタ102は絶縁膜261を構成要素に含んでいても良い。

0082

また、トランジスタ101は、基板270上に、第1のゲート電極251と、第1のゲー
ト電極251上の絶縁膜242と、絶縁膜242を間に挟んで第1のゲート電極251と
重なる、シリコンを用いた活性層として機能する半導体膜253と、半導体膜253上の
ソース電極254、ドレイン電極255と、半導体膜253、ソース電極254及びドレ
イン電極255上の絶縁膜246と、絶縁膜246上において半導体膜253と重なって
いる第2のゲート電極256とを有している。また、第2のゲート電極256上には絶縁
膜247が形成されており、トランジスタ101は絶縁膜247を構成要素に含んでいて
も良い。

0083

また、容量素子103は、トランジスタ101のドレイン電極255と、第2のゲート電
極256とが、絶縁膜246を間に挟んで重なりあっている領域に形成されている。

0084

なお、図4(A)と図4(B)に示したトランジスタ101は、ともにボトムゲート型で
ある場合を例示しているが、トップゲート型であっても良いし、ボトムコンタクト型であ
っても良い。そして、トランジスタ101は、チャネルエッチ型であるが、チャネル保護
型であっても良い。また、図4(A)と図4(B)に示したトランジスタ102は、とも
にボトムゲート型である場合を例示しているが、トップゲート型であっても良いし、ボト
ムコタクト型であっても良い。そして、トランジスタ102は、チャネルエッチ型であ
るが、チャネル保護型であっても良い。

0085

(実施の形態2)
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例に
ついて説明する。

0086

図5に、複数のメモリセル300がマトリクス状に接続された、NOR型の記憶装置のセ
ルアレイの回路図を、一例として示す。図5に示す記憶装置が有する各メモリセル300
の構成については、実施の形態1において、メモリセル100の構成について説明した内
容を参酌することができる。

0087

具体的に、メモリセル300は、記憶素子として機能するトランジスタ301と、トラン
ジスタ301の第2のゲート電極への電位の供給を制御することができる、スイッチング
素子として機能するトランジスタ302とを有する。また、メモリセル300は、トラン
ジスタ301の第2のゲート電極の電位を保持するための容量素子303が設けられてい
ても良い。メモリセル300は、必要に応じて、ダイオード、抵抗素子、インダクタなど
のその他の回路素子を、さらに有していても良い。

0088

図5に示すセルアレイでは、複数の入力用データ線Din、複数の出力用データ線Dou
t、複数の書き込み用ワード線WL、複数の読み出し用ワード線RLなどの各種配線が設
けられており、セルアレイの駆動回路からの信号または電源電位が、これら配線を介して
各メモリセル300に供給される。よって、上記配線の数は、メモリセル300の数及び
配置によって決めることができる。

0089

具体的に、図5に示すセルアレイの場合、3行×3列のメモリセルがマトリクス状に接続
されており、少なくとも、入力用データ線Din1〜Din3、出力用データ線Dout
1〜Dout3、書き込み用ワード線WL1〜WL3、読み出し用ワード線RL1〜RL
3が、セルアレイ内に配置されている場合を例示している。

0090

そして、上記配線と、メモリセル300内の回路素子との接続構造について、入力用デー
タ線Din1、出力用データ線Dout1、書き込み用ワード線WL1、読み出し用ワー
ド線RL1に接続されているメモリセル300のひとつを例に挙げ、説明する。トランジ
スタ302のゲート電極は、書き込み用ワード線WL1に接続されている。そして、トラ
ンジスタ302は、ソース電極とドレイン電極のうち、いずれか一方が入力用データ線D
in1に接続され、他方が、トランジスタ301の第2のゲート電極に接続されている。
また、トランジスタ301の第1のゲート電極は、読み出し用ワード線RL1に接続され
ている。そして、トランジスタ301は、ソース電極とドレイン電極のうち、いずれか一
方が出力用データ線Dout1に接続され、他方がグラウンドなどの固定電位が与えられ
ている電源線304に接続されている。

0091

また、容量素子303が有する一対の電極は、一方がトランジスタ301の第2のゲート
電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線304
に接続されている。

0092

また、図6に、複数のメモリセル300が直列に接続された、NAND型の記憶装置のセ
ルアレイの回路図を、一例として示す。図6に示す記憶装置が有する各メモリセルの構成
は、図5と同じであり、実施の形態1において、メモリセル100の構成について説明し
た内容を参酌することができる。

0093

図6に示すセルアレイの場合、3つのメモリセルが直列に接続されたセルアレイを3列分
配置した場合を例示している。具体的には、3×3のメモリセルを備えるセルアレイで、
入力用データ線Din1〜Din3、出力用データ線Dout1〜Dout3、書き込み
ワード線WL1〜WL3、読み出し用ワード線RL1〜RL3、選択信号線SEL1〜
SEL2、電源線304が、セルアレイ内に配置されている場合を例示している。セル
レイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセルに供給さ
れる。よって、上記配線の数は、メモリセル300の数によって決めることができる。

0094

次いで、上記配線と、メモリセル300内の回路素子との接続構造について説明する。例
えば、入力用データ線Din1、出力用データ線Dout1、書き込み用ワード線WL1
、読み出し用ワード線RL1に接続されているメモリセル300に着目すると、トランジ
スタ302のゲート電極は、書き込み用ワード線WL1に接続されている。そして、トラ
ンジスタ302は、ソース電極とドレイン電極のうち、いずれか一方が入力用データ線D
in1に接続され、他方が、トランジスタ301の第2のゲート電極に接続されている。
また、トランジスタ301の第1のゲート電極は、読み出し用ワード線RL1に接続され
ている。そして、トランジスタ301は、出力用データ線Dout1とグラウンドなどの
固定電位が与えられている電源線304の間において、隣接するメモリセルどうしで直列
に接続されている。

0095

また、容量素子303が有する一対の電極は、一方がトランジスタ301の第2のゲート
電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線304
に接続されている。

0096

次いで、図6に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作につい
て、図21を用いて説明する。図21は、各配線に入力される信号の電位の時間変化を示
すタイミングチャートであり、トランジスタ301及びトランジスタ302がnチャネル
型であり、なおかつ2値のデータを扱う場合を例示している。

0097

まず、データの書き込み時における記憶装置の動作について説明する。書き込み時におい
て、書き込み用ワード線WL1にパルスを有する信号が入力されると、当該パルスの電位
、具体的にはハイレベルの電位が、トランジスタ302のゲート電極に与えられる。そし
て、書き込み用ワード線WL1にゲート電極が接続されているトランジスタ302は、全
てオンになる。一方、読み出し用ワード線RL1にはローレベルの電位が入力されること
で、トランジスタ301の第1のゲート電極にはローレベルの電位が与えられる。そして
、読み出し用ワード線RL1に第1のゲート電極が接続されているトランジスタ301は
、全てオフになる。

0098

そして、入力用データ線Din1〜Din3に、順に、データを情報として含む信号が入
力される。図21では、入力用データ線Din1と入力用データ線Din3にはハイレベ
ルの電位を有する信号を入力し、入力用データ線Din2にはローレベルの電位を有する
信号が入力されている場合を例示している。入力用データ線Din1〜Din3に入力さ
れる信号の電位のレベルは、データの内容によって当然異なる。

0099

入力用データ線Din1〜Din3に入力されている電位は、オンのトランジスタ302
を介して、トランジスタ301が有する第2のゲート電極に与えられる。そして、第2の
ゲート電極の電位に従って、トランジスタ301の閾値電圧のシフト量が決まる。具体的
には、入力用データ線Din1と入力用データ線Din3にはハイレベルの電位を有する
信号が入力されているので、入力用データ線Din1に接続されているメモリセル300
と、入力用データ線Din3に接続されているメモリセル300において、トランジスタ
301の第2のゲート電極の電位は、ハイレベルとなっている。つまり、当該メモリセル
300において、記憶素子として機能するトランジスタ301は、図2における線130
に従って動作する。一方、入力用データ線Din2にはローレベルの電位を有する信号が
入力されているので、入力用データ線Din2に接続されているメモリセル300におい
て、トランジスタ301の第2のゲート電極の電位は、ローレベルとなっている。つまり
、当該メモリセル300において、記憶素子として機能するトランジスタ301は、図2
における線131に従って動作する。

0100

書き込み用ワード線WL1への、パルスを有する信号の入力が終了すると、書き込み用
ード線WL1にゲート電極が接続されているトランジスタ302が、全てオフになる。そ
して、書き込み用ワード線WL2、書き込み用ワード線WL3に、パルスを有する信号が
順に入力され、書き込み用ワード線WL2を有するメモリセル、書き込み用ワード線WL
3を有するメモリセルにおいて、上述した動作が同様に繰り返される。

0101

次いで、データの保持時における記憶装置の動作について説明する。保持時において、全
ての書き込み用ワード線WL1〜WL3には、トランジスタ302がオフとなるレベルの
電位、具体的にはローレベルの電位が与えられる。トランジスタ302は、上述したよう
にオフ電流が著しく低いので、第2のゲート電極の電位は、書き込み時において設定され
たレベルを保持する。また、全ての読み出し用ワード線RL1〜RL3には、ローレベル
の電位が与えられている。

0102

図21のタイミングチャートではデータを保持する動作を説明するために保持期間を設け
ている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。

0103

次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時にお
いて、全ての書き込み用ワード線WL1〜WL3には、保持時と同様に、トランジスタ3
02がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。

0104

NAND型の記憶装置は、出力用データ線とグラウンドなどの固定電位が与えられている
電源線の間において、隣接するメモリセルどうしが直列に接続されている。とあるメモリ
セルのデータを読み出したい場合、当該メモリセルと同一の出力用データ線に接続されて
いるメモリセルを制御することで、当該メモリセルが接続された出力用データ線が、グラ
ウンドなどの固定電位が与えられている電源線と導通するか否かで、記憶されている2値
を区別することができる。

0105

具体的には、入力用データ線Din1、出力用データ線Dout1、書き込み用ワード線
WL1、読み出し用ワード線RL1に接続されているメモリセル300に着目し、当該メ
モリセル300に記憶されたハイレベルのデータを読み出す場合について考える。当該メ
モリセル300が接続されている出力用データ線Dout1を選択するために、SEL1
およびSEL2をハイレベルの電位にし、SEL1に接続されたトランジスタ320およ
びSEL2に接続されたトランジスタ321をオンする。そして、当該メモリセル300
内のトランジスタ301の第1のゲート電極に接続された読み出し用ワード線RL1はロ
ーレベルにする。さらに、読み出し用ワード線RL2〜RL3にハイレベルの電位を与え
て、読み出し用ワード線RL2〜RL3に接続された各トランジスタ301をオンする。
当該メモリセル300のトランジスタ301は、第2のゲート電極にハイレベルのデータ
が書き込まれている。つまり、図2において示した、記憶素子として機能するトランジス
タ301の動作に従い、閾値電圧はマイナス側にシフトし、Vth1となっている。よっ
て、トランジスタ301はオンとなっている。したがって、出力用データ線Dout1に
接続されたトランジスタは全てオンとなり、出力用データ線Dout1はグラウンドが与
えられている電源線と導通し、グラウンドとおおよそ同じ電位になる。

0106

続いて、入力用データ線Din2、出力用データ線Dout2、書き込み用ワード線WL
1、読み出し用ワード線RL1に接続されているメモリセル300に着目し、当該メモリ
セル300に記憶されたローレベルのデータを読み出す場合を考える。出力用データ線D
out2を選択するために、SEL1およびSEL2をハイレベルの電位にし、SEL1
に接続されたトランジスタ320およびSEL2に接続されたトランジスタ321をオン
する。そして、当該メモリセル300内のトランジスタ301の第1のゲート電極に接続
された読み出し用ワード線RL1はローレベルにする。さらに、読み出し用ワード線RL
2〜RL3にハイレベルの電位を与えて、読み出し用ワード線RL2〜RL3に接続され
た各トランジスタ301をオンする。当該メモリセル300のトランジスタ301は、第
2のゲート電極にローレベルのデータが書き込まれている。つまり、図2において示した
、記憶素子として機能するトランジスタ301の動作に従い、閾値電圧はシフトせず、V
th0となっている。よって、トランジスタ301はオフとなっている。したがって、出
力用データ線Dout2はグラウンドが与えられている電源線とは導通せずに、ハイイン
ピーダンス状態となる。

0107

なお、各出力用データ線Doutの先には読み出し回路が接続されており、読み出し回路
出力信号がメモリの実際の出力となる。

0108

なお、本実施の形態においては、データの読み出し時において出力用データ線を選択する
に当たり、SEL1およびSEL2の二つの選択信号線とそれぞれの信号線にゲート電極
が接続されたトランジスタを用いた場合を例示している。データの読み出し時における出
力用データ線の選択は、出力用データ線とそれにつながる読み出し回路との導通、非導通
を選択出来ればよいので、少なくとも一つの選択信号線とその選択信号線に接続されたト
ランジスタがあればよい。

0109

本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセルにおいて
順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたア
ドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。

0110

また、図6に示したセルアレイの場合、各メモリセルに、入力用データ線Din、出力用
データ線Dout、書き込み用ワード線WL、読み出し用ワード線RLの4つの配線が接
続されている場合を例示しているが、本発明の記憶装置において、各メモリセルに接続さ
れている配線の数はこれに限定されない。トランジスタ301のスイッチングを制御する
ための信号、トランジスタ302のスイッチングを制御するための信号、トランジスタ3
01が有する第2のゲート電極に電位を供給するための信号を、メモリセル300に供給
することができ、なおかつ、トランジスタ301のドレイン電流、またはソース電極とド
レイン電極間の抵抗値が、情報として含まれる電位を、駆動回路に送ることができるよう
に、配線の数及び接続構造を、適宜決めれば良い。

0111

なお、図21に示したタイミングチャートにおいて、出力用データ線Dout1、Dou
t2およびDout3の斜線部はデータが不確定な状態を表している。また、各信号の立
上がりは垂直に立ち上げ、各信号の立ち下がりは垂直に立ち下げているが、実際の各信
号は信号線の負荷ノイズ等の影響を受けるため各信号の波形が鈍ることは当業者であれ
ば容易に理解される。

0112

次いで、図5に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作につい
て、図7を用いて説明する。図7は、各配線に入力される信号の電位の時間変化を示すタ
イミンチャートであり、トランジスタ301及びトランジスタ302がnチャネル型で
あり、なおかつ2値のデータを扱う場合を例示している。

0113

まず、データの書き込み時における記憶装置の動作について説明する。書き込み時におい
て、書き込み用ワード線WL1に、パルスを有する信号が入力されると、当該パルスの電
位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード
線WL1にゲート電極が接続されているトランジスタ302が、全てオンになる。一方、
読み出し用ワード線RL1には、記憶素子として機能するトランジスタの動作について示
した図2のVth1よりも低い電位を有する信号が入力されており、読み出し用ワード線
RL1に第1のゲート電極が接続されているトランジスタ301は、全てオフを維持する

0114

そして、入力用データ線Din1〜Din3に、順に、データを情報として含む信号が入
力される。図7では、入力用データ線Din1〜Din3の全てに、ハイレベルの電位を
有する信号が入力されている場合を例示しているが、入力用データ線Din1〜Din3
に入力される信号の電位のレベルは、データの内容によって当然異なる。また、2値のデ
ータを扱う場合は、入力用データ線Din1〜Din3に入力される信号の電位が電源電
圧に相当する電位(例えばVddとVss)の2値であれば良いが、3値以上の多値のデ
ータを扱う場合は、その扱うデータに用いられている基数に合わせて、電位のレベルの数
を決めればよい。

0115

入力用データ線Din1〜Din3に入力されている電位は、オンのトランジスタ302
を介して、トランジスタ301が有する第2のゲート電極に与えられる。そして、第2の
ゲート電極の電位に従って、トランジスタ301の閾値電圧のシフト量が決まる。

0116

書き込み用ワード線WL1への、パルスを有する信号の入力が終了すると、書き込み用ワ
ード線WL1にゲート電極が接続されているトランジスタ302が、全てオフになる。そ
して、書き込み用ワード線WL2、書き込み用ワード線WL3に、パルスを有する信号が
順に入力され、書き込み用ワード線WL2を有するメモリセル、書き込み用ワード線WL
3を有するメモリセルにおいて、上述した動作が同様に繰り返される。

0117

次いで、データの保持時における記憶装置の動作について説明する。保持時において、全
ての書き込み用ワード線WL1〜WL3には、トランジスタ302がオフとなるレベルの
電位、具体的にはローレベルの電位が与えられる。トランジスタ302は、上述したよう
にオフ電流が著しく低いので、第2のゲート電極の電位は、書き込み時において設定され
たレベルを保持する。また、全ての読み出し用ワード線RL1〜RL3には、トランジス
タ301がオフとなるレベルの電位、具体的には記憶素子として機能するトランジスタの
動作について示した図2のVth1よりも低い電位が与えられる。

0118

図7のタイミングチャートではデータを保持する動作を説明するために保持期間を設けて
いる。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。

0119

次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時にお
いて、全ての書き込み用ワード線WL1〜WL3には、保持時と同様に、トランジスタ3
02がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。

0120

一方、読み出し時において、読み出し用ワード線RL1〜RL3には、パルスを有する信
号が順に入力される。具体的には、まず、読み出し用ワード線RL1に、パルスを有する
信号が入力されると、当該パルスの電位、具体的には、記憶素子として機能するトランジ
スタの動作について示した図2のVth1よりも高くVth0よりも低い電位、あるいは
、Vth0よりも高い電位が、トランジスタ301の第1のゲート電極に与えられる。ト
ランジスタ301では、第1のゲート電極に記憶素子として機能するトランジスタの動作
について示した図2のVth1よりも高くVth0よりも低い電位、あるいは、Vth0
よりも高い電位が与えられると、直前の書き込み時において設定された閾値電圧に従って
、そのドレイン電流、またはソース電極とドレイン電極間の抵抗値が定まる。

0121

そして、トランジスタ301のドレイン電流、またはソース電極とドレイン電極間の抵抗
値が、情報として含まれる電位、すなわちトランジスタ301が有するソース電極とドレ
イン電極のうち、出力用データ線Dout1〜Dout3に接続されている方の電極の電
位が、出力用データ線Dout1〜Dout3を介して駆動回路に供給される。

0122

なお、出力用データ線Dout1〜Dout3に供給される電位は、メモリセルに書き込
まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセ
ルに同じ値のデータが記憶されているならば、当該メモリセルに接続された全ての出力用
データ線には、同じレベルの電位が供給されているはずである。しかし、実際には、トラ
ンジスタ301またはトランジスタ302の特性が、メモリセル間においてばらついてい
る場合があるため、読み出されるはずのデータが全て同じ値であっても、出力用データ線
に供給される電位にばらつきが生じ、その分布に幅を有することがある。よって、出力用
データ線Dout1〜Dout3に供給される電位に多少のばらつきが生じていても、上
記電位から、読み出されたデータを情報として含み、なおかつ、所望の仕様に合わせて振
幅、波形が処理された信号を形成することができる読み出し回路を、駆動回路として記憶
装置に設ける。

0123

図9に、読み出し回路の一例を回路図で示す。図9に示す読み出し回路は、出力用データ
線Dout1〜Dout3の電位の、読み出し回路への入力を制御するためのスイッチン
グ素子として機能するトランジスタ310_1〜310_3と、抵抗として機能するトラ
ンジスタ311_1〜311_3とを有する。また、図9に示す読み出し回路は、オペア
ンプ312_1〜312_3を有している。

0124

具体的に、トランジスタ311_1〜311_3は、それぞれ、そのゲート電極とドレイ
ン電極が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電
位Vddが与えられている。また、トランジスタ311_1〜311_3は、ソース電極
が、オペアンプ312_1〜312_3の非反転入力端子(+)に接続されている。よっ
て、トランジスタ311_1〜311_3は、電源電位Vddが与えられているノード
、オペアンプ312_1〜312_3の非反転入力端子(+)との間に接続された、抵抗
として機能する。なお、図9では、ゲート電極とドレイン電極が接続されたトランジスタ
を抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代
替が可能である。

0125

また、スイッチング素子として機能するトランジスタ310_1〜310_3は、ゲート
電極がビット線BL1〜BL3にそれぞれ接続されている。そして、ビット線BL1〜B
L3の電位に従って、出力用データ線Dout1〜Dout3と、トランジスタ311_
1〜311_3のソース電極との間の接続が制御される。

0126

例えば、トランジスタ310_1がオンになると、メモリセル300内のトランジスタ3
01と、読み出し回路内のトランジスタ311_1とが、直列に接続されるので、当該接
続のノードにおける電位Vdataが、オペアンプ312_1〜312_3の非反転入力
端子(+)に与えられることになる。そして、電位Vdataの高さは、トランジスタ3
01のソース電極とドレイン電極間の抵抗値と、トランジスタ311_1のソース電極と
ドレイン電極間の抵抗値の比に従って決まるので、電位Vdataのレベルには、読み出
されたデータの値が反映されている。

0127

一方、オペアンプ312_1〜312_3の反転入力端子(−)には、基準電位Vref
が与えられている。そして、非反転入力端子(+)に与えられる電位Vdataが、基準
電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせ
ることができ、それにより、間接的にデータを情報として含む信号を得ることができる。

0128

なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のば
らつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布に幅
を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取
るために、ノードの電位Vdataのばらつきを考慮して定める。

0129

また、図9では、データの読み出しに用いるオペアンプは、各出力用データ線に1つ用い
ているが、オペアンプの数はこれに限定されない。n値(nは2以上の自然数)のデータ
を扱う場合は、各出力用データ線に用いるオペアンプの数を、(n−1)とする。

0130

次いで、データの消去時における記憶装置の動作について説明する。消去時では、データ
の書き込み時と同様に、書き込み用ワード線WL1に、パルスを有する信号が入力される
と、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで
、書き込み用ワード線WL1にゲート電極が接続されているトランジスタ302は、全て
オンになる。一方、読み出し用ワード線RL1には、記憶素子として機能するトランジス
タの動作について示した図2のVth1よりも低い電位を有する信号が入力されており、
読み出し用ワード線RL1に第1のゲート電極が接続されているトランジスタ301は、
全てオフを維持する。

0131

そして、入力用データ線Din1〜Din3に、グラウンドなどの固定電位が与えられる
図7では、入力用データ線Din1〜Din3の全てに、ローレベルの電位を有する信
号が入力されている場合を例示している。入力用データ線Din1〜Din3に入力され
ているローレベルの固定電位は、オンのトランジスタ302を介して、トランジスタ30
1が有する第2のゲート電極に与えられる。そして、第2のゲート電極の電位に従って、
トランジスタ301の閾値電圧の値はリセットされる。

0132

書き込み用ワード線WL1への、パルスを有する信号の入力が終了すると、書き込み用ワ
ード線WL1にゲート電極が接続されているトランジスタ302が、全てオフになる。そ
して、書き込み用ワード線WL2、書き込み用ワード線WL3に、パルスを有する信号が
順に入力され、書き込み用ワード線WL2を有するメモリセル、書き込み用ワード線WL
3を有するメモリセルにおいて、上述した動作が同様に繰り返される。

0133

図7のタイミングチャートではデータを消去する動作を説明するために消去期間を設けて
いる。しかし、実際のメモリの動作においては消去期間を設けなくとも良く、この場合、
先に書き込んだデータに上書きするように、別のデータを書き込むようにすれば良い。消
去期間を設けなくても良いことが、本発明の一態様に係る記憶装置の利点の一つである。

0134

また、本実施の形態では、書き込み、保持、読み出し、消去の動作を、複数のメモリセル
において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定
されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。

0135

また、図5に示したセルアレイの場合、各メモリセルに、入力用データ線Din、出力用
データ線Dout、書き込み用ワード線WL、読み出し用ワード線RLの4つの配線が接
続されている場合を例示しているが、本発明の記憶装置において、各メモリセルに接続さ
れている配線の数はこれに限定されない。トランジスタ301のスイッチングを制御する
ための信号、トランジスタ302のスイッチングを制御するための信号、トランジスタ3
01が有する第2のゲート電極に電位を供給するための信号を、メモリセル300に供給
することができ、なおかつ、トランジスタ301のドレイン電流、またはソース電極とド
レイン電極間の抵抗値が、情報として含まれる電位を、駆動回路に送ることができるよう
に、配線の数及び接続構造を、適宜決めれば良い。

0136

次いで、図5に示すセルアレイを用いた記憶装置を例に挙げ、本発明の一態様に係る記憶
装置の、駆動回路の構成について説明する。

0137

図8に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。なお、
図8に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロ
ックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つ
の回路が複数の機能に係わることもあり得る。

0138

図8に示す記憶装置は、複数のメモリセルがマトリクス状に接続されたセルアレイ500
と、セルアレイ500の駆動を制御する駆動回路501とを有している。そして、駆動回
路501は、セルアレイ500から読み出されたデータを情報として含む信号を生成する
読み出し回路502と、セルアレイ500が有するメモリセルを、行ごとに選択するワー
ド線駆動回路503と、選択されたメモリセルにおけるデータの書き込みまたは消去を制
御するデータ線駆動回路504と、読み出し回路502、ワード線駆動回路503、デー
タ線駆動回路504の動作を選択する制御回路505とを有している。また、ワード線駆
動回路503は、ワード線用デコーダ506を有する。また、データ線駆動回路504は
、データ線用デコーダ508と、データ線用セレクタ509とを有する。

0139

なお、本発明の一態様に係る記憶装置は、少なくともセルアレイ500をその構成に含ん
でいればよい。本発明の一態様に係る記憶装置は、セルアレイと、セルアレイに駆動回路
の一部または全てが接続された状態にあるメモリモジュールとを、その範疇に含む。メモ
リモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なお
かつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。

0140

また、上記駆動回路501の全てまたは一部は、セルアレイ500と共に、一の基板上に
形成されていても良いし、セルアレイ500とは異なる基板に形成されていても良い。駆
動回路501の全てまたは一部と、セルアレイ500とが異なる基板に形成されている場
合、FPC(Flexible PrintedCircuit)などを介してセルア
レイ500と駆動回路501の全てまたは一部とを接続することができる。この場合、駆
動回路501の一部がFPCにCOF(Chip On Film)法を用いて接続され
ていても良い。また、COG(Chip On Glass)法を用いて、駆動回路50
1の全てまたは一部がセルアレイ500に接続されていても良い。

0141

セルアレイ500と、駆動回路501とを、共に一つの基板上に形成することで、記憶装
置に接続する外部回路の部品点数が減るので、組立工程や検査工程の削減によるコストダ
ウンを図ることができる。また、記憶装置と外部回路の接続部における、接点の数を減ら
すことができるので、接続不良に起因する歩留まり低下を防ぎ、接続箇所における機械
強度の低さによる信頼性の低下を防ぐことができる。また、ワード線駆動回路503、デ
ータ線用セレクタ509などの、駆動周波数が他の回路よりも比較的低い回路だけを、セ
ルアレイ500と共に一つの基板上に形成することも可能である。このように、部分的に
駆動回路501をセルアレイ500と共に一つの基板上に形成することで、上述した接続
不良に起因する歩留まりの低下や、接続箇所における機械的強度の低さなどの回避、組立
工程や検査工程の削減によるコストダウン、といったメリットをある程度享受できる。さ
らに、セルアレイ500、駆動回路501を全て一基板上に形成する場合に比べて、駆動
周波数が高い回路の性能をより高めることができる。

0142

記憶装置にアドレス(Ax、Ay)を情報として含む信号ADが入力されると、制御回路
505は、アドレスの列方向に関する情報であるアドレスAxをデータ線駆動回路504
送り、アドレスの行方向に関する情報であるアドレスAyをワード線駆動回路503に
送る。また、制御回路505は、記憶装置に入力されたデータを情報として含む信号DA
TAを、データ線駆動回路504に送る。

0143

データの書き込みを行なうか、読み出しを行なうか、消去を行うかの、動作の選択は、制
御回路505に供給されるRE(Read enable)、WE(Write ena
ble)、EE(Erase enable)などの信号によって選択される。なお、記
憶装置に複数のセルアレイ500が設けられている場合、制御回路505に、セルアレイ
を選択するための信号CE(Chip enable)が入力されていても良い。

0144

信号WEによって書き込みの動作が選択されると、制御回路505からの指示に従って、
ワード線駆動回路503が有するワード線用デコーダ506により、アドレスAyに対応
する書き込み用ワード線WLに、パルスを有する信号が入力される。一方、信号WEによ
って書き込みの動作が選択されると、制御回路505からの指示に従って、データ線駆動
回路504では、データ線用デコーダ508からデータ線用セレクタ509の動作を制御
する信号が、データ線用セレクタ509に与えられる。データ線用セレクタ509では、
データ線用デコーダ508からの信号に従って、データを情報として含む信号DATAを
サンプリングし、アドレスAxに対応する入力用データ線Dinにサンプリングした信号
を入力する。

0145

信号REによって読み出しの動作が選択されると、制御回路505からの指示に従って、
ワード線駆動回路503が有するワード線用デコーダ506により、アドレスAyに対応
する読み出し用ワード線RLに、パルスを有する信号が入力される。一方、信号REによ
って読み出しの動作が選択されると、制御回路505からの指示に従って、読み出し回路
502では、アドレスAxに対応するビット線BLの電位を制御することで、トランジス
タ310_1〜310_3のうちアドレスAxに対応するトランジスタを、オンにする。
そして、該当するアドレスAxに対応する出力用データ線Doutの電位から、アドレス
のメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成
する。

0146

信号EEによって消去の動作が選択されると、制御回路505からの指示に従って、ワー
ド線駆動回路503が有するワード線用デコーダ506により、該当するアドレスAyの
書き込み用ワード線WLに、パルスを有する信号が入力される。一方、信号EEによって
消去の動作が選択されると、制御回路505からの指示に従って、データ線駆動回路50
4では、データ線用デコーダ508からデータ線用セレクタ509の動作を制御する信号
が、データ線用セレクタ509に与えられる。データ線用セレクタ509では、データ線
用デコーダ508からの信号に従って、データを消去するための信号を、該当するアド
スAxの入力用データ線Dinに入力する。

0147

なお、図8に示す記憶装置では、ワード線駆動回路503により、書き込み用ワード線W
Lへの信号の入力と、読み出し用ワード線RLへの信号の入力とを、両方制御しているが
、本発明はこの構成に限定されない。書き込み用ワード線WLへの信号の入力を制御する
駆動回路と、読み出し用ワード線RLへの信号の入力を制御する駆動回路とを、それぞれ
記憶装置に設けるようにしても良い。

0148

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

0149

(実施の形態3)
チャネルエッチ構造のボトムゲート型のトランジスタを例に挙げ、本発明の一態様に係る
記憶装置の作製方法について説明する。なお、本実施の形態では、記憶素子として機能す
るトランジスタと、スイッチング素子として機能するトランジスタとが、共に酸化物半導
体膜を活性層として用いる場合を例に挙げて、説明する。

0150

図10(A)に示すように、基板400上にゲート電極401、ゲート電極402を形成
する。

0151

絶縁表面を有する基板400として使用することができる基板に大きな制限はないが、少
なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば
フュージョン法フロート法で作製されるガラス基板を用いることができる。ガラス
板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いる
と良い。また、ガラス基板には、例えば、アルミノシリケートガラスアルミノホウケイ
酸ガラスバリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に
酸化ホウ素と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な耐
熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を用いること
が好ましい。

0152

なお、上記のガラス基板に代えて、セラミック基板石英基板サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。ステ
レス合金などの金属基板の表面に絶縁膜を設けた基板を用いても良い。

0153

また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低
い傾向にあるが、後の作製工程における処理温度に耐え得るのであれば、基板400とし
て用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート(P
ET)に代表されるポリエステルポリエーテルスルホン(PES)、ポリエチレンナフ
タレート(PEN)、ポリカーボネート(PC)、ポリエーテルエーテルケトン(PEE
K)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PA
R)、ポリブチレンテレフタレート(PBT)、ポリイミドアクリロニトリルブタジエ
スチレン樹脂ポリ塩化ビニルポリプロピレンポリ酢酸ビニルアクリル樹脂など
が挙げられる。

0154

基板400と、ゲート電極401及びゲート電極402との間に、下地膜となる絶縁膜を
形成しておいても良い。下地膜として、例えば、酸化珪素膜酸化窒化珪素膜窒化珪素
膜、窒化酸化珪素膜窒化アルミニウム膜、または窒化酸化アルミニウム膜のいずれか1
つを単層で、或いは複数を積層させて用いることができる。特に、下地膜に、バリア性
高い絶縁膜、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化
アルミニウム膜などを用いることで、水分または水素などの雰囲気中の不純物、或いは基
板400内に含まれるアルカリ金属重金属などの不純物が、酸化物半導体膜内、ゲート
絶縁膜内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐこ
とができる。

0155

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質をいう。

0156

ゲート電極401、ゲート電極402の材料は、モリブデンチタンクロムタンタル
タングステンネオジムスカンジウム等の金属材料、これら金属材料を主成分とする
合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることが
できる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金
属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性
腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点
金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、
スカンジウム等を用いることができる。

0157

例えば、二層積層構造を有するゲート電極401、ゲート電極402として、アルミ
ウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した
二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、
窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。3層の積層構
造を有するゲート電極401、ゲート電極402としては、アルミニウム膜、アルミニウ
ムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの
合金膜を中間層とし、タングステン膜窒化タングステン膜、窒化チタン膜またはチタン
膜を上下層として積層した構造とすることが好ましい。

0158

また、ゲート電極401、ゲート電極402に酸化インジウム膜酸化インジウム酸化ス
ズ合金膜、酸化インジウム酸化亜鉛合金膜、酸化亜鉛膜、酸化亜鉛アルミニウム膜、酸窒
亜鉛アルミニウム膜、または酸化亜鉛ガリウム膜等の透光性を有する酸化物導電膜を用
いることで、画素部の開口率を向上させることができる。

0159

ゲート電極401、ゲート電極402の膜厚は、10nm〜400nm、好ましくは10
0nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパ
タ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工(パターニング)することで、ゲート電極401、ゲート電極402
を形成する。なお、形成されたゲート電極の端部がテーパ形状であると、上に積層するゲ
ート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。

0160

次いで、ゲート電極401、ゲート電極402上に、ゲート絶縁膜403を形成する。ゲ
ート絶縁膜403は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム
膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タ
タル膜を単層で又は積層させて形成することができる。ゲート絶縁膜403は、水分や
、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜
を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、
スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。

0161

不純物を除去することによりi型化又は実質的にi型化された酸化物半導体(高純度化さ
れた酸化物半導体)は界面準位界面電荷に対して極めて敏感であるため、高純度化され
た酸化物半導体とゲート絶縁膜403との界面は重要である。そのため高純度化された酸
化物半導体に接するゲート絶縁膜(GI)は、高品質化が要求される。

0162

例えば、μ波(2.45GHz)を用いた高密度プラズマCVDは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすること
ができるからである。

0163

もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁膜の膜質、ゲート絶縁膜と酸化物半導体との界面特性が改善される絶
縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿
論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成で
きるものであれば良い。

0164

バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜403を形成しても良い。この
場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導
体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高
い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含ま
れるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜403内、
或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる
。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接する
のを防ぐことができる。

0165

例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm
以下の窒化珪素膜(SiNy(y>0))を形成し、第1のゲート絶縁膜上に第2のゲー
ト絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜(SiOx(x>0))を積
層して、膜厚100nmのゲート絶縁膜403としても良い。ゲート絶縁膜403の膜厚
は、トランジスタに要求される特性によって適宜設定すればよく、350nm乃至400
nm程度でもよい。

0166

本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法
で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜40
3を形成する。

0167

なお、ゲート絶縁膜403に水素、水酸基及び水分がなるべく含まれないようにするため
には、成膜の前処理として、スパッタリング装置予備加熱室でゲート電極401、ゲー
ト電極402が形成された基板400を予備加熱し、基板400に吸着した水分または水
素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、10
0℃以上400℃以下、好ましくは150℃以上300℃以下である。なお、予備加熱室
に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略するこ
ともできる。

0168

次いで、ゲート絶縁膜403上に膜厚2nm以上200nm以下、好ましくは膜厚3nm
以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下の酸化物半導体膜40
4を形成する。酸化物半導体膜404は、酸化物半導体をターゲットとして用い、スパッ
タ法により成膜する。また、酸化物半導体膜404は、希ガス(例えばアルゴン)雰囲気
下、酸素雰囲気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッ
タ法により形成することができる。

0169

なお、酸化物半導体膜404をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁膜403の表面に付着している塵埃
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アル
ン雰囲気下で基板側にRF電源を用いて電圧を印加して基板にプラズマを形成して表面を
改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい
。また、アルゴン雰囲気に酸素、水素、亜酸化窒素などを加えた雰囲気で行ってもよい。
また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

0170

酸化物半導体膜404には、上述したような酸化物半導体を用いることができる。

0171

本実施の形態では、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸
化物半導体ターゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Z
n−O系非単結晶膜を、酸化物半導体膜404として用いる。上記ターゲットとして、例
えば、各金属の原子比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1
:1、またはIn:Ga:Zn=1:1:2の組成比を有する酸化物半導体ターゲット
用いることができる。また、スパッタリング法を用いる場合、SiO2を2重量%以上1
0重量%以下含むターゲットを用いて成膜を行ってもよい。また、In、Ga、及びZn
を含む酸化物半導体ターゲットの充填率は90%以上100%以下、好ましくは95%以
上99.9%以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成
膜した酸化物半導体膜は緻密な膜となる。

0172

減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板400上
に酸化物半導体膜404を成膜する。成膜時に、基板温度を100℃以上600℃以下、
好ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することに
より、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、ス
パッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタン
サブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポン
プにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成
膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭
素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。

0173

成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa
直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生するパーティクルと呼ば
れる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましく
は5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚みは
異なり、材料に応じて適宜厚みを選択すればよい。

0174

なお、酸化物半導体膜404に水素、水酸基及び水分がなるべく含まれないようにするた
めに、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜403まで
が形成された基板400を予備加熱し、基板400に吸着した水分または水素などの不純
物を脱離し排気することが好ましい。なお、予備加熱の温度としては、100℃以上40
0℃以下、好ましくは150℃以上300℃以下である。なお、予備加熱室に設ける排気
手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
またこの予備加熱は、絶縁膜411の成膜前に、ソース電極407及びドレイン電極40
8、ソース電極409及びドレイン電極410まで形成した基板400にも同様に行って
もよい。

0175

スパッタリング法にはスパッタ用電源高周波電源を用いるRFスパッタリング法と、D
Cスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリン
グ法もある。RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DCスパッ
タリング法は主に金属膜を成膜する場合に用いられる。

0176

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。

0177

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECR
パッタリング法を用いるスパッタ装置がある。

0178

また、スパッタリング法を用いる成膜方法として、成膜中ターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。

0179

ゲート絶縁膜403及び酸化物半導体膜404を大気に触れさせることなく連続的に形成
してもよい。大気に触れさせることなく連続成膜することで、界面が、水やハイドロカー
ボンなどの、大気成分や大気中に浮遊する不純物元素汚染されることなく各積層界面を
形成することができるので、トランジスタ特性のばらつきを低減することができる。

0180

次いで、図10(B)に示すように、酸化物半導体膜404をエッチングなどにより所望
の形状に加工(パターニング)し、ゲート電極401、ゲート電極402と重なる位置に
おいて、ゲート絶縁膜403上に島状の酸化物半導体膜405、酸化物半導体膜406を
、それぞれ形成する。

0181

島状の酸化物半導体膜405、酸化物半導体膜406を形成するためのレジストマスクを
インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフ
ォトマスクを使用しないため、製造コストを低減できる。

0182

また、ゲート絶縁膜403にコンタクトホールを形成する場合、その工程は島状の酸化物
半導体膜405、酸化物半導体膜406の形成時に行うことができる。

0183

なお、島状の酸化物半導体膜405、酸化物半導体膜406を形成するためのエッチング
は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライ
ッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素(
Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素(CCl4)な
ど)が好ましい。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)
六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など
)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(
Ar)などの希ガスを添加したガス、などを用いることができる。

0184

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。

0185

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液など
を用いることができる。また、ITO−07N(関東化学社製)を用いてもよい。また、
ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去
される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用
してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料
回収して再利用することにより、資源を有効活用低コスト化を図ることができる。

0186

なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜405、
酸化物半導体膜406及びゲート絶縁膜403の表面に付着しているレジスト残渣などを
除去することが好ましい。

0187

次いで、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以
下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰
囲気下において、酸化物半導体膜405、酸化物半導体膜406に加熱処理を施す。酸化
物半導体膜405、酸化物半導体膜406に加熱処理を施すことで、酸化物半導体膜40
5、酸化物半導体膜406中の水分または水素を脱離させることができる。具体的には、
300℃以上850℃以下(若しくはガラス基板の歪点以下の温度)、好ましくは550
℃以上750℃以下で加熱処理を行えば良い。例えば、600℃、3分間以上6分間以下
程度で行えばよい。RTA法を用いれば、短時間に脱水化または脱水素化が行えるため、
ガラス基板の歪点を超える温度でも処理することができる。或いは、基板温度が450℃
に達した状態で、1時間程度、加熱処理を行うようにしても良い。

0188

本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導体膜405、酸
化物半導体膜406に対して、窒素雰囲気下において、基板温度が600℃に達した状態
で6分間、加熱処理を行う。上記加熱処理の後は、水分または水素の再混入を防ぐために
、酸化物半導体膜405、酸化物半導体膜406を大気に触れさせないようにする。

0189

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal An
neal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルライ
ドランプ、キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧
水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置
である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。

0190

例えば、加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を移
動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すGRTAを行ってもよい。GRTAを用いると短時間での高温加熱処理が可能となる。

0191

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上
、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ま
しくは0.1ppm以下)とすることが好ましい。

0192

水分または水素などの不純物が酸化物半導体に添加されていると、85℃、2×106V
/cm、12時間のゲートバイアス熱ストレス試験BT試験)において、不純物と酸
化物半導体の主成分との結合手が、強電界(B:バイアス)と高温(T:温度)により切
断され、生成された不対結合手が閾値電圧(Vth)のドリフトを誘発することとなる。
しかし、上述したように、ゲート絶縁膜と酸化物半導体膜との界面特性を良好にし、なお
かつ、酸化物半導体膜中の不純物、特に水分または水素等を極力除去することにより、B
試験に対しても安定なトランジスタが得られる。

0193

以上の工程により酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。
それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加
熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成す
ることができる。このため、大面積基板を用いてトランジスタを作製することができるた
め、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物
半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高
いトランジスタを作製することができる。

0194

なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、そ
上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくともチャ
ネル形成領域で各結晶のab面が一致するか、a軸、或いは、b軸が全てにおいて一致し
、かつ、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ま
しい。なお、酸化物半導体膜の下地表面凹凸がある場合、板状結晶は多結晶体となる。

0195

次いで、図10(C)に示すように、ゲート絶縁膜403、酸化物半導体膜405、酸化
物半導体膜406上に、ソース電極及びドレイン電極(これと同じ層で形成される配線を
含む)となる導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜
405上にソース電極407及びドレイン電極408、酸化物半導体膜406上にソース
電極409及びドレイン電極410を、それぞれ形成する。導電膜をスパッタ法や真空
着法で形成すればよい。ソース電極及びドレイン電極(これと同じ層で形成される配線を
含む)となる導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ば
れた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜
等が挙げられる。また、Al、Cuなどの金属膜の下側もしくは上側にCr、Ta、Ti
、Mo、Wなどの高融点金属膜を積層させた構成としても良い。また、Si、Ti、Ta
、W、Mo、Cr、Nd、Sc、YなどAl膜に生ずるヒロックウィスカーの発生を防
止する元素が添加されているAl材料を用いることで耐熱性を向上させることが可能とな
る。

0196

また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti
膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する
3層構造などが挙げられる。

0197

また、ソース電極及びドレイン電極(これと同じ層で形成される配線を含む)となる導電
膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化イン
ジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸
スズ合金(In2O3—SnO2、ITOと略記する)、酸化インジウム酸化亜鉛合金
(In2O3—ZnO)または前記金属酸化物材料にシリコン若しくは酸化シリコンを含
ませたものを用いることができる。

0198

導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせるこ
とが好ましい。

0199

そして、導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極4
07及びドレイン電極408と、ソース電極409及びドレイン電極410とを形成した
後、レジストマスクを除去する。

0200

フォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線KrFレーザ
やArFレーザ光を用いる。酸化物半導体膜405、酸化物半導体膜406上で隣り合う
ソース電極の下端部とドレイン電極の下端部との間隔幅によって後に形成されるトランジ
スタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合
には、フォトリソグラフィ工程でのレジストマスク形成時に、数nm〜数10nmと極め
波長が短い超紫外線(Extreme Ultraviolet)を用いて露光を行う
。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトラ
ンジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。

0201

なお、導電膜のエッチングの際に、酸化物半導体膜405、酸化物半導体膜406がなる
べく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。

0202

本実施の形態では、導電膜にチタン膜を用い、アンモニア過酸化水素水を含む溶液(ア
ンモニア過水)を用いて、導電膜をウェットエッチングすることで、ソース電極407及
びドレイン電極408と、ソース電極409及びドレイン電極410とを形成する。アン
モニア過水を含む溶液は、具体的には、31重量%の過酸化水素水と、28重量%のアン
モニア水と水とを、体積比5:2:2で混合した水溶液を用いる。或いは、塩素(Cl2
)、塩化硼素(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良
い。

0203

上記パターニングによりソース電極407及びドレイン電極408と、ソース電極409
及びドレイン電極410とを形成する際に、島状の酸化物半導体膜405、酸化物半導体
膜406の露出した部分が一部エッチングされることで、溝部(凹部)が形成されること
もある。また、ソース電極407及びドレイン電極408と、ソース電極409及びドレ
イン電極410とを形成するためのレジストマスクを、インクジェット法で形成してもよ
い。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製
造コストを低減できる。

0204

また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジ
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

0205

次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

0206

なお、プラズマ処理を行った後、図10(D)に示すように、ソース電極407及びドレ
イン電極408と、ソース電極409及びドレイン電極410と、酸化物半導体膜405
と、酸化物半導体膜406とを覆うように、絶縁膜411を形成する。絶縁膜411は、
水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良い
し、積層された複数の絶縁膜で構成されていても良い。絶縁膜411に水素が含まれると
、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、
酸化物半導体膜のバックチャネル部が低抵抗化(n型化)してしまい、寄生チャネルが形
成されるおそれがある。よって、絶縁膜411はできるだけ水素を含まない膜になるよう
に、成膜方法に水素を用いないことが重要である。上記絶縁膜411には、バリア性の高
い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化
酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることがで
きる。複数の積層された絶縁膜を用いる場合、上記バリア性の高い絶縁膜よりも、窒素の
含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、酸化物半導体膜405、酸
化物半導体膜406に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟
んで、ソース電極407及びドレイン電極408、ソース電極409及びドレイン電極4
10、及び酸化物半導体膜405、酸化物半導体膜406と重なるように、バリア性の高
い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜405及び
酸化物半導体膜406内、ゲート絶縁膜403内、或いは、酸化物半導体膜405及び酸
化物半導体膜406と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜405、酸化物半導体膜406に接
するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで
、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜405、酸化物半導体膜40
6に接するのを防ぐことができる。

0207

本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜411を
形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では
100℃とする。

0208

なお、絶縁膜411を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素
、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10
ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好
ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行う。本実施の
形態では、例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。或いは、ソース
電極407及びドレイン電極408と、ソース電極409及びドレイン電極410とを形
成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA
処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体
膜405及び酸化物半導体膜406に酸素欠損が発生していたとしても、ソース電極40
7とドレイン電極408の間に設けられた酸化物半導体膜405の露出領域と、酸素を含
む絶縁膜411とが接して設けられた後、または、ソース電極409とドレイン電極41
0の間に設けられた酸化物半導体膜406の露出領域と、酸素を含む絶縁膜411とが接
して設けられた後に、加熱処理が施されることによって、酸化物半導体膜405、酸化物
半導体膜406に酸素が供与される。そのため、酸化物半導体膜405、酸化物半導体膜
406の絶縁膜411と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を
低減し、化学量論的組成比を満たす構成とすることが可能である。その結果、酸化物半導
体膜405及び酸化物半導体膜406をi型化または実質的にi型化にすることができ、
トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。こ
の加熱処理を行うタイミングは、絶縁膜411の形成後であれば特に限定されない。他の
工程における加熱処理、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させる
ための加熱処理が、上記加熱処理を兼ねるようにすることで、工程数を増やすことなく、
酸化物半導体膜405及び酸化物半導体膜406をi型化または実質的にi型化にするこ
とができる。

0209

図11(A)に、図10(D)に示す工程まで終了した後の、記憶装置の上面図を示す。
なお、図11(A)の破線A1−A2における断面図が、図10(D)に相当する。

0210

次いで、絶縁膜411に、エッチング等によりコンタクトホール412を形成し、ドレイ
ン電極408の一部を露出させる。そして、図10(E)に示すように、絶縁膜411上
に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜406と重
なる位置にバックゲート電極413を形成した後、バックゲート電極413を覆うように
絶縁膜414を形成する。バックゲート電極413は、コンタクトホール412において
ドレイン電極408に接続されている。バックゲート電極413は、ゲート電極401、
ゲート電極402、或いはソース電極407及びドレイン電極408、ソース電極409
及びドレイン電極410と同様の材料、構造を用いて形成することが可能である。

0211

バックゲート電極413の膜厚は、10nm〜400nm、好ましくは100nm〜20
0nmとする。本実施の形態では、チタン膜、アルミニウム膜、チタン膜が積層された構
造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成
し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工(パターニン
グ)することで、バックゲート電極413を形成する。

0212

絶縁膜414は、雰囲気中の水分、水素などがトランジスタの特性に影響を与えるのを防
ぐことができる、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶
縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミ
ニウム膜などを、プラズマCVD法又はスパッタリング法等により単層で又は積層させて
形成することができる。バリア性の効果を得るには、絶縁膜414は、例えば厚さ15n
m〜400nmの膜厚で形成することが好ましい。

0213

本実施の形態では、プラズマCVD法により300nmの絶縁膜を形成する。成膜条件は
シランガスの流量を4sccmとし、一酸化二窒素(N2O)の流量を800sccm
とし、基板温度を400℃とする。

0214

以上の工程により、スイッチング素子として機能するトランジスタ420と、記憶素子と
して機能するトランジスタ421と、容量素子430が形成される。図11(B)に、図
10(E)に示すメモリセルの上面図を示す。図10(E)は、図11(B)の破線A1
−A2における断面図に相当する。

0215

トランジスタ420は、絶縁表面を有する基板400上に形成されたゲート電極401と
、ゲート電極401上のゲート絶縁膜403と、ゲート絶縁膜403上においてゲート電
極401と重なっている酸化物半導体膜405と、酸化物半導体膜405上に形成された
一対のソース電極407またはドレイン電極408とを有する。さらに、トランジスタ4
20は、酸化物半導体膜405上に形成された絶縁膜411を、その構成要素に含めても
良い。図10(E)に示すトランジスタ420は、ソース電極407とドレイン電極40
8の間において、酸化物半導体膜405の一部がエッチングされたチャネルエッチ構造で
ある。

0216

なお、トランジスタ420はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極401を有することで、チャネル形成
領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

0217

また、トランジスタ421は、絶縁表面を有する基板400上に形成されたゲート電極4
02と、ゲート電極402上のゲート絶縁膜403と、ゲート絶縁膜403上においてゲ
ート電極402と重なっている酸化物半導体膜406と、酸化物半導体膜406上に形成
された一対のソース電極409またはドレイン電極410と、酸化物半導体膜406、ソ
ース電極409、ドレイン電極410上に形成された絶縁膜411と、絶縁膜411上に
おいて、酸化物半導体膜406及びゲート電極402と重なっているバックゲート電極4
13と、を有する。さらに、トランジスタ421は、バックゲート電極413上に形成さ
れた絶縁膜414を、その構成要素に含めても良い。図10(E)に示すトランジスタ4
21は、ソース電極409とドレイン電極410の間において、酸化物半導体膜406の
一部がエッチングされたチャネルエッチ構造である。

0218

なお、トランジスタ421はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極402を有することで、チャネル形成
領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

0219

また、容量素子430は、トランジスタ421のソース電極409と、バックゲート電極
413とが、絶縁膜411を間に挟んで重なりあっている領域に形成されている。

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