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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 加藤清小山潤
出願日 2020年4月16日 (7ヶ月経過) 出願番号 2020-073242
公開日 2020年8月13日 (3ヶ月経過) 公開番号 2020-123738
状態 未査定
技術分野 半導体メモリ パルス発生器 薄膜トランジスタ
主要キーワード 耐圧材料 二乗和平方根 温度動作 立ち下げ期間 立ち上げ期間 非半導体基板 非動作期間 上げ期間
関連する未来課題
重要な関連分野

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図面 (20)

課題

新規不揮発性ラッチ回路及びそれを用いた半導体装置を提供する。

解決手段

第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有している。

概要

背景

電源を切っても記憶が消えない「不揮発」という性質論理回路取り入れ不揮発性
ジックを集積した集積回路が提案されている。例えば、不揮発性ロジックとして強誘電体
素子を用いた不揮発性のラッチ回路が提案されている(特許文献1)。

概要

新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有している。

目的

本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランジスタと、第2のトランジスタと、を有し、前記第1のトランジスタのチャネルは、多結晶シリコン領域に形成され、前記第2のトランジスタのチャネルは、酸化物半導体層に形成され、前記第1のトランジスタは、前記多結晶シリコン領域の上方にゲート電極が配置されており、前記第2のトランジスタは、前記酸化物半導体層の下方にゲート電極が配置されており、第1の絶縁膜は、前記第1のトランジスタのゲート電極の上方に配置されており、前記第1の絶縁膜と接するように、前記第2のトランジスタのゲート電極が配置されており、前記酸化物半導体層の上方に、第2の絶縁膜が配置されている、半導体装置であって、前記第1のトランジスタのソース又はドレインは、第1の導電層電気的に接続され、前記第1の導電層は、第2の導電層と電気的に接続され、前記第2の導電層は、前記第2のトランジスタのソース又はドレインと電気的に接続され、前記第1の導電層は、前記第2のトランジスタのゲート電極と同層に配置されており、前記第2の導電層は、前記第2の絶縁膜上に配置されている、半導体装置。

技術分野

0001

開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性論理回路
びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導
体装置に関する。

背景技術

0002

電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロ
ジックを集積した集積回路が提案されている。例えば、不揮発性ロジックとして強誘電体
素子を用いた不揮発性のラッチ回路が提案されている(特許文献1)。

先行技術

0003

国際公開第2003/044953号

発明が解決しようとする課題

0004

しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数信頼性や低電圧
化に課題がある。また、強誘電体素子は、素子に印加される電界によって分極し、この分
極が残ることで情報を記憶する。しかし、この残留分極が小さいと、電荷量のばらつきの
影響が大きくなったり、高精度の読み出し回路が必要になったりする。

0005

このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供することを課題の一とする。

課題を解決するための手段

0006

本発明の一形態は、第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素
子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッ
チ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不
揮発性のラッチ回路が構成されるものである。データ保持部は、チャネル形成領域を構成
する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用い
ている。

0007

またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有して
いる。上記トランジスタを用いて、ラッチ部に保持されているデータをデータ保持部が有
する容量に書き込むことができる。また、上記トランジスタを用いて、データ保持部が有
する容量に書き込んだデータを保持することができる。また、上記トランジスタを用いて
、データ保持部の容量に保持されているデータをラッチ部に読み出すことができる。

0008

すなわち、本発明の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部と
を有している。データ保持部は、トランジスタと、容量とを有し、トランジスタのチャ
ル形成領域は、酸化物半導体層を有し、トランジスタのソース電極及びドレイン電極の一
方は、容量の一方の電極に電気的に接続され、トランジスタのソース電極及びドレイン
極の他方は、ラッチ部に電気的に接続されることにより不揮発性のラッチ回路が構成され
るものである。

0009

上記において、ラッチ部は、第1の素子と、第2の素子とを有し、第1の素子の出力は第
2の素子の入力に電気的に接続され、第2の素子の出力は第1の素子の入力に電気的に接
続されるループ構造を有している。また、第1の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第1の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第1の素子としてインバータを用い、第2の素子とし
てインバータを用いることができる。また例えば、第1の素子としてNANDを用い、第
2の素子としてクロックドインバータを用いることができる。

0010

上記において、トランジスタのソース電極及びドレイン電極の他方は、ラッチ部の第1の
素子の入力に電気的に接続されている。またトランジスタのソース電極及びドレイン電極
の他方は、入力信号が与えられる配線に電気的に接続されている。

0011

上記において、トランジスタは、ラッチ部に保持されているデータを、データ保持部の容
量に書き込む機能を有している。また、トランジスタは、データ保持部の容量に書き込ん
だデータを保持させる機能を有している。また、トランジスタは、データ保持部の容量に
保持されているデータをラッチ部に読み出す機能を有している。

0012

本発明の別の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し
、データ保持部は、第1のトランジスタと、第2のトランジスタと、第1の容量と、第2
の容量とを有している。第1、第2のトランジスタのチャネル形成領域は、酸化物半導体
層を有している。第1のトランジスタのソース電極及びドレイン電極の一方は、第1の容
量の一方の電極に電気的に接続され、第1のトランジスタのソース電極及びドレイン電極
の他方は、ラッチ部に電気的に接続されている。第2のトランジスタのソース電極及びド
レイン電極の一方は、第2の容量の一方の電極に電気的に接続され、第2のトランジスタ
のソース電極及びドレイン電極の他方は、ラッチ部に電気的に接続されている。これによ
り不揮発性のラッチ回路が構成されるものである。

0013

上記において、ラッチ部は、第1の素子と、第2の素子とを有し、第1の素子の出力は第
2の素子の入力に電気的に接続され、第2の素子の出力は第1の素子の入力に電気的に接
続されるループ構造を有している。また、第1の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第1の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第1の素子としてインバータを用い、第2の素子とし
てインバータを用いることができる。また例えば、第1の素子としてNANDを用い、第
2の素子としてクロックドインバータを用いることができる。

0014

上記において、第1のトランジスタのソース電極及びドレイン電極の他方は、ラッチ部の
第1の素子の入力に電気的に接続されている。また第1のトランジスタのソース電極及び
ドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。上記にお
いて、第2のトランジスタのソース電極及びドレイン電極の他方は、ラッチ部の第1の素
子の出力に電気的に接続されている。また第2のトランジスタのソース電極及びドレイン
電極の他方は、出力信号が与えられる配線に電気的に接続されている。

0015

上記において、第1、第2のトランジスタは、ラッチ部に保持されているデータを、デー
タ保持部の第1、第2の容量に書き込む機能を有している。また、第1、第2のトラン
スタは、データ保持部の第1、第2の容量に書き込んだデータを保持させる機能を有して
いる。また、第1、第2のトランジスタは、データ保持部の第1、第2の容量に保持され
ているデータをラッチ部に読み出す機能を有している。

0016

上記において、酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に
用いたトランジスタは、例えば、チャネル幅Wが1×104μmでチャネル長(L)が3
μmの素子であっても、室温でのオフ電流が1×10−13A以下、サブスレッショルド
スイング値(S値)が0.1V/dec.程度(ゲート絶縁膜厚100nm)の特性が得
られる。また、上記トランジスタは、ノーマリーオフ(nチャネル型の場合、しきい値電
圧が正の値となること)のトランジスタ特性を有している。

0017

従って、ゲートソース電極間電圧がほぼ0の状態におけるオフ電流、すなわちリーク
電流が、シリコンを用いたトランジスタに比べて著しく小さい。例えば、上記のW=1×
104μmのトランジスタにおいてはチャネル幅1μmあたりに換算した室温でのリーク
電流は10aA以下(以後、本明細書では、室温での単位チャネルリーク電流が10a
A/μm以下、と表現する)となる。

0018

そのため、チャネル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子
として用いることで、ラッチ回路への電源電圧の供給が停止された後も、データ保持部の
容量に蓄積された電荷をそのまま保持し続けることができる。すなわち、データ保持部に
書き込んだデータをそのまま保持し続けることができる。

0019

例えば、シリコンをチャネル形成領域に用いたトランジスタを有するDRAMよりもリフ
レッシュタイムリテンションを遙かに長時間とすることが可能であり、不揮発性メモリ
と同程度のレベルメモリ有性(データ保持性)を有することができる。また、ラッチ
回路への電源電圧の供給が再び開始された後には、上記トランジスタを用いることでデー
タ保持部に保持されたデータをラッチ部に読み出すことができる。これにより、電源電圧
の供給の停止前の論理状態に復元することができる。

0020

また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、チャネル形成領域に酸化物半導体層を用いたトランジスタのVG−
ID特性は−25℃〜150℃の範囲において、オン電流、移動度、S値の温度依存性
少ないというデータが得られている。また、オフ電流は上記温度範囲において、1×10
−13A以下と極めて小さいデータが得られている。これは、酸化物半導体として、水素
濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、i型化または実質的
にi型化されたものを用いていることが一つの要因と考えられる。

0021

なお、本明細書では、キャリア濃度が1×1011/cm3未満の酸化物半導体を「真性
」あるいは「i型」、それ以上であるが、1×1012/cm3未満のものを、「実質的
に真性」あるいは「実質的にi型」と呼ぶ。

0022

このように、本発明の一形態は、温度動作範囲が広く高温でも安定に動作し、電源を切っ
ても記憶している論理状態が消えない不揮発性のラッチ回路を提供するものである。

0023

上記において、不揮発性のラッチ回路を用いることで、さまざまな論理回路を提供するこ
とができる。また、上記論理回路を用いたさまざまな半導体装置を提供することができる
。例えば、論理回路が有する複数のブロック回路のうち、使用しない一又は複数のブロ
ク回路への電源電圧の供給を停止することができる。上記不揮発性のラッチ回路を用いる
ことで、ブロック回路への電源電圧の供給を停止した後も、ブロック回路の論理状態を記
憶しつづけることができる。また、ブロック回路への電源電圧の供給が再び開始された後
に、記憶している論理状態を読み出すことができる。これにより、電源電圧の供給の停止
前の論理状態に復元することができる。

0024

上記において、酸化物半導体層として、四元金属酸化物であるIn−Sn−Ga−Zn
−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、
In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−A
l−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al
−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属
酸化物であるIn−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成する
ことができる。また、上記酸化物半導体にSiO2を含ませたものを用いても良い。

0025

なお、本明細書では、例えば、In−Sn−Ga−Zn−O系酸化物半導体とは、少なく
ともIn、Sn、Ga、Znを含む酸化物半導体という意味であり、それぞれの金属元素
組成比に制限はなく、また、In、Sn、Ga、Zn以外の金属元素が含まれていても
よい。

0026

また、酸化物半導体層として、InMO3(ZnO)m(m>0)で表記される材料を含
薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた
一または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、Gaおよ
びMn、GaおよびCoなどを適用することができる。

0027

上記において、酸化物半導体層の水素濃度は5×1019/cm3以下、望ましくは5×
1018/cm3以下、より望ましくは5×1017/cm3以下、より望ましくは1×
1016/cm3未満とすることができる。また、酸化物半導体層のキャリア濃度は1×
1014/cm3未満、望ましくは1×1012/cm3未満、より望ましくは1×10
11/cm3未満とすることができる。このような、i型、あるいは、実質的にi型の酸
化物半導体を用いたトランジスタのオフ電流は1×10−17A以下、好ましくは、1×
10−18Aとすることができる。

0028

上記において、酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし
トップゲート型であっても良い。また、ボトムコンタクト型であっても良いし、トップ
コンタクト型であっても良い。ボトムゲート型トランジスタは、少なくとも絶縁表面上の
ゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重
なるチャネル形成領域となる酸化物半導体層とを有する。

0029

トップゲート型トランジスタは、少なくとも絶縁表面上のチャネル形成領域となる酸化物
半導体層と、酸化物半導体層上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体
層と重なるゲート電極とを有する。ボトムコンタクト型トランジスタは、ソース電極及び
ドレイン電極上にチャネル形成領域となる酸化物半導体層を有する。トップコンタクト型
トランジスタは、チャネル形成領域となる酸化物半導体層上にソース電極及びドレイン電
極を有する。

0030

なお、本明細書において「上」や「下」などの用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及
する場合を除き、その上下を入れ替えたものも含む。

0031

また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、そ
の逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線
」が一体となって形成されている場合などをも含む。

0032

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

0033

また、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0034

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子インダクタキャパシタ、その他の各種機
能を有する素子などが含まれる。

0035

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板
いうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設け
られた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体層
は、シリコン半導体層に限定されない。

0036

また、「SOI基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラ
ス基板や石英基板サファイア基板金属基板などの非半導体基板をも含む。つまり、導
体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「SOI基板」に含
まれる。

0037

さらに、本明細書において、「半導体基板」は、半導体材料のみからなる基板を指すに留
まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「
SOI基板」も広く「半導体基板」に含まれる。

発明の効果

0038

本発明の一形態によれば、チャネル形成領域を構成する半導体材料として酸化物半導体を
用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作
範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮
発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ
回路を実現することができる。データの書き込みをトランジスタのスイッチングによって
行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタ
しきい値電圧程度であり、低い電圧での動作が可能である。またデータ保持部の容量に
蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場
合と比較して、データとして保持する電荷量のばらつきを小さく抑えることができ、また
データの読み出しを容易に行うことができる。

0039

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源
オフにすることで消費電力を低減することができる。また、電源をオフにしても論理
態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時
のシステム終了を高速に、かつ低電力で行うことが可能である。

図面の簡単な説明

0040

不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の一部の構成の一例を示す図。
不揮発性のラッチ回路が有する素子の断面の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
酸化物半導体を用いたトランジスタの断面構成の一例を示す図。
図7のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電圧(VG>0)が与えられた状態を示し、(B)ゲート(GE1)に負の電圧(VG<0)が与えられた状態示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
シリコン(Si)において、ホットキャリア注入に要するエネルギーを示す図。
In−Ga−Zn−O系の酸化物半導体(IGZO)において、ホットキャリア注入に要するエネルギーを示す図。
炭化シリコン(4H−SiC)において、ホットキャリア注入に要するエネルギーを示す図。
短チャネル効果に関するデバイスシミュレーションの結果を示す図。
短チャネル効果に関するデバイスシミュレーションの結果を示す図。
不揮発性のラッチ回路が有する素子の断面の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路の構成と動作の一例を示す図。
不揮発性のラッチ回路の動作の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の動作の一例を示す図。
不揮発性のラッチ回路の動作の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路を用いた半導体装置を含む電子機器の一例を示す図。

実施例

0041

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくそ
の形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからであ
る。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるも
のではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号
は異なる図面間でも共通して用いる。

0042

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。

0043

なお、本明細書にて用いる第1、第2、第3といった序数を用いた用語は、構成要素を識
別するために便宜上付したものであり、その数を限定するものではない。

0044

(実施の形態1)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮
発性のラッチ回路が有する素子の構成、作製方法等について、図1図2図3図4
図6図7乃至図10図11乃至図15を参照して説明する。

0045

<不揮発性のラッチ回路の構成、動作>
図1は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを有する
不揮発性のラッチ回路400の構成を示している。

0046

図1に示す不揮発性のラッチ回路400は、第1の素子(D1)412の出力が第2の素
子(D2)413の入力に電気的に接続され、第2の素子(D2)413の出力が第1の
素子(D1)412の入力に電気的に接続されるループ構造を有するラッチ部411と、
ラッチ部のデータを保持するデータ保持部401とを有している。

0047

第1の素子(D1)412の入力は、ラッチ回路の入力信号が与えられる配線414に電
気的に接続されている。第1の素子(D1)412の出力は、ラッチ回路の出力信号が与
えられる配線415に電気的に接続されている。

0048

第1の素子(D1)412の入力が複数ある場合は、そのうちの一をラッチ回路の入力信
号が与えられる配線414に電気的に接続することができる。第2の素子(D2)413
の入力が複数ある場合は、そのうちの一を第1の素子(D1)412の出力に電気的に接
続することができる。

0049

第1の素子(D1)412は、入力された信号を反転したものが出力となる素子を用いる
ことができる。例えば、第1の素子(D1)412には、インバータ、NAND(ナンド
)、NORノア)、クロックドインバータ等を用いることができる。また、第2の素子
(D2)413は、入力された信号を反転したものが出力となる素子を用いることができ
る。例えば、第2の素子(D2)413には、インバータ、NAND(ナンド)、NOR
(ノア)、クロックドインバータ等を用いることができる。

0050

データ保持部401は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ402をスイッチング素子として用いている。またこのトランジスタ4
02のソース電極又はドレイン電極に電気的に接続された容量404を有している。すな
わち、このトランジスタ402のソース電極及びドレイン電極の一方に容量404の電極
の一方が電気的に接続されている。トランジスタ402のソース電極及びドレイン電極の
他方は、第1の素子の入力やラッチ回路の入力信号が与えられる配線に電気的に接続され
ている。容量404の電極の他方には電位Vcが与えられる。

0051

またデータ保持部401は、図1に示す構成に代えて、図2(A)、図2(B)に示す構
成とすることができる。

0052

図2(A)に示すデータ保持部401は、トランジスタ402が第1のゲート電極と第2
のゲート電極を有している。第2のゲート電極は、チャネル形成領域を構成する酸化物半
導体層を間にして第1のゲート電極と反対側に設けられている。第1のゲート電極は制御
信号が与えられる配線に電気的に接続されている。第2のゲート電極は、所定の電位が与
えられる配線に電気的に接続されている。例えば第2のゲート電極は、負の電位或いは接
地電位(GND)が与えられる配線に電気的に接続されている。

0053

また図2(A)に示すデータ保持部401は、トランジスタ402のソース電極及びドレ
イン電極の一方に容量404の電極の一方が電気的に接続されている。トランジスタ40
2のソース電極及びドレイン電極の他方は、第1の素子の入力やラッチ回路の入力信号が
与えられる配線に電気的に接続されている。容量404の電極の他方には電位Vcが与え
られる。

0054

図2(A)に示すデータ保持部401を用いた不揮発性のラッチ回路では、図1に示す不
揮発性のラッチ回路が有する効果に加えて、トランジスタ402の電気的特性(例えば、
しきい値電圧)の調節が容易になるという効果が得られる。例えば、トランジスタ402
の第2のゲート電極に負電位を与えることで、トランジスタ402を容易にノーマリーオ
フとすることができる。

0055

図2(B)に示すデータ保持部401は、トランジスタ402が第1のゲート電極と第2
のゲート電極を有している。第2のゲート電極は、チャネル形成領域を構成する酸化物半
導体層を間にして第1のゲート電極と反対側に設けられている。第2のゲート電極は、第
1のゲート電極に電気的に接続されている。また図2(B)に示すデータ保持部401は
、トランジスタ402のソース電極及びドレイン電極の一方に容量404の電極の一方が
電気的に接続されている。トランジスタ402のソース電極及びドレイン電極の他方は、
第1の素子の入力やラッチ回路の入力信号が与えられる配線に電気的に接続されている。
容量404の電極の他方には電位Vcが与えられる。図2(B)に示すデータ保持部40
1を用いた不揮発性のラッチ回路では、図1に示す不揮発性のラッチ回路が有する効果に
加えて、トランジスタ402の電流量の増加という効果が得られる。

0056

図1図2に示す構成を有する不揮発性のラッチ回路では、次のように、情報の書き込み
、保持、読み出しが可能である。なお、以下では、図1の構成を元に説明するが、他の構
成の場合も同様である。

0057

この酸化物半導体を用いたトランジスタ402は、ラッチ部411に保持されているデー
タを、データ保持部401の容量404に書き込む機能を有している。また、トランジス
タ402は、データ保持部401の容量404に書き込んだデータを保持させる機能を有
している。また、トランジスタ402は、データ保持部401の容量404に保持されて
いるデータをラッチ部411に読み出す機能を有している。

0058

ラッチ部411に保持されているデータの、データ保持部401への書き込み、保持、デ
ータ保持部401からラッチ部411へのデータの読み出し、データ保持部401のデー
タの書き換えの動作について説明する。まず、トランジスタ402のゲート電極にトラン
ジスタ402がオン状態となる電位を供給し、トランジスタ402をオン状態とする。こ
れにより、ラッチ部に保持されているデータ、すなわちラッチ部に保持されている第1の
素子(D1)412の入力の電位が容量404の一方の電極に与えられる。その結果、容
量404の一方の電極には、ラッチ部に保持されている第1の素子(D1)412の入力
の電位に応じた電荷が蓄積される(書き込み)。

0059

その後、トランジスタ402のゲート電極の電位をトランジスタ402がオフ状態となる
電位として、トランジスタ402をオフ状態とすることにより、容量404の一方の電極
に蓄積された電荷が保持される(保持)。また、第1の素子(D1)412の入力の電位
フローティング状態とした後に、トランジスタ402のゲート電極にトランジスタ40
2がオン状態となる電位を供給し、トランジスタ402をオン状態とすることにより、容
量404の一方の電極と第1の素子(D1)412の入力とで電荷が分配される。その結
果、第1の素子(D1)412の入力には、容量404の一方の電極の電位に蓄積された
電荷に応じた電位が与えられる。そして、データをラッチ部に保持する。その結果、デー
タの読み出しを行うことができる(読み出し)。データの書き換えは、上記データの書き
込みおよび保持と同様に行うことができる。

0060

トランジスタ402が有する酸化物半導体層は、四元系金属酸化物であるIn−Sn−G
a−Zn−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn
−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、
Sn−Al−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O
系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一
元系金属酸化物であるIn−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて
形成することができる。また、上記酸化物半導体にSiO2を含ませたものを用いても良
い。

0061

また、酸化物半導体層として、InMO3(ZnO)m(m>0)で表記される材料を含
む薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた
一または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、Gaおよ
びMn、GaおよびCoなどを適用することができる。

0062

酸化物半導体層は水素などの不純物が十分に除去され、酸素が供給され、高純度化されて
いるものであることが望ましい。具体的には、二次イオン質量分析法SIMS:Sec
ondary Ion Mass Spectroscopy)で測定した酸化物半導体
層の水素濃度が5×1019/cm3以下、望ましくは5×1018/cm3以下、より
望ましくは5×1017/cm3以下、より望ましくは1×1016/cm3未満となる
ようにする。

0063

また、酸化物半導体層のキャリア濃度は1×1014/cm3未満、望ましくは1×10
12/cm3未満、より望ましくは1×1011/cm3未満とすることができる。また
、水素濃度が十分に低減されて酸素が供給され、高純度化された酸化物半導体層では、一
般的なシリコンウェハ(リンボロンなどの不純物元素が微量に添加されたシリコンウェ
ハ)におけるキャリア濃度(1×1014/cm3程度)と比較して、十分に低いキャリ
ア濃度の値(例えば、1×1012/cm3未満、望ましくは、1×1011/cm3未
満)をとる。

0064

このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、i
型化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特
性のトランジスタ402を得ることができる。例えば、チャネル幅Wが1×104μmで
チャネル長Lが3μmの素子であっても、ドレイン電極に印加するドレイン電圧VDが+
1Vまたは+10Vの場合であって、ゲート電極に印加するゲート電圧VGが−5Vから
−20Vの範囲では、室温でのオフ電流が1×10−13A以下である。また、上記トラ
ンジスタは、ノーマリーオフのトランジスタ特性を有している。従って、ゲートとソース
電極間の電圧がほぼ0の状態におけるオフ電流、すなわちリーク電流が、シリコンを用い
たトランジスタに比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は10
aA/μm以下となる。

0065

また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ402のVG−ID特性は−25℃〜150℃の範囲
において、オン電流、移動度、S値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、1×10−13A以下(測定限界以下)と極め
て小さいデータが得られている。これは、酸化物半導体として、水素濃度が十分に低減さ
れて高純度化され、キャリア濃度が十分に低い、i型化または実質的にi型化されたもの
を用いていることが一つの要因と考えられる。

0066

このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、i
型化または実質的にi型化された酸化物半導体を用いたトランジスタ402をスイッチン
グ素子として用いることで、ラッチ回路400への電源電圧の供給が停止された後も、デ
ータ保持部401の容量404に蓄積された電荷を極めて長時間にわたって保持し続ける
ことができる。すなわち、データ保持部401に書き込んだデータを極めて長時間にわた
って保持し続けることができる。

0067

例えば、シリコンをチャネル形成領域に用いたトランジスタを有するDRAMよりもリフ
レッシュタイム、リテンションを遙かに長時間とすることが可能であり、不揮発性メモリ
と同程度のレベルのメモリ保有性(データ保持性)を有することができる。また、データ
保持部401に保持されたデータを読み出すことにより、電源電圧の供給の停止前の論理
状態に復元することができる。このように、水素濃度が十分に低減されて高純度化され、
キャリア濃度が十分に低い、i型化または実質的にi型化された酸化物半導体を用いたト
ランジスタ402をスイッチング素子として用いることで、温度動作範囲が広く高温でも
安定に動作し、電源を切っても記憶している論理状態が消えない新規な不揮発性のラッチ
回路を実現することができる。

0068

<不揮発性のラッチ回路が有する素子の構成>
不揮発性のラッチ回路400が有する素子のうち、酸化物半導体を用いたトランジスタ4
02以外の素子は、半導体材料として酸化物半導体以外の材料を用いることができる。酸
化物半導体以外の材料としては、単結晶シリコン結晶性シリコンなどを用いることがで
きる。例えば、トランジスタ402以外の素子は、半導体材料を含む基板に設けることが
できる。半導体材料を含む基板としては、シリコンウェハ、SOI(Silicon o
n Insulator)基板、絶縁表面上のシリコン膜などを用いることができる。酸
化物半導体以外の材料を用いることにより、高速動作が可能となる。例えば、ラッチ部が
有する第1の素子(D1)412、第2の素子(D2)413を、酸化物半導体以外の材
料を用いたトランジスタで形成することができる。

0069

図3は、上記不揮発性のラッチ回路が有する素子の構成の一例を示す断面図である。図3
(A)は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸
化物半導体を用いたトランジスタ402を有するものである。酸化物半導体以外の材料を
用いたトランジスタ160は、ラッチ部が有する第1の素子(D1)412、第2の素子
(D2)413を構成するトランジスタ、として用いることができる。上記不揮発性のラ
ッチ回路が有する他の素子についても、トランジスタ160と同様又は類似の構成とする
ことができる。

0070

また、上記不揮発性のラッチ回路が有する容量404などの素子は、トランジスタ402
又はトランジスタ160を構成する導電膜半導体膜、或いは絶縁膜等を利用して形成す
ることができる。なお、トランジスタ160およびトランジスタ402は、いずれもn型
トランジスタとして説明するが、p型トランジスタを採用しても良い。トランジスタ16
0は、p型とすることが容易である。また、図3(B)は、トランジスタ402と下部の
電極(または配線)との接続関係図3(A)とは異なる場合の一例である。以下では、
主として図3(A)の構成に関して説明する。

0071

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート
電極110aと、不純物領域114と電気的に接続するソース電極またはドレイン電極1
30a、および、ソース電極またはドレイン電極130bを有する(図3(A)参照)。

0072

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、平面で見てサイドウォール絶縁層118と重ならない領域には、高
濃度不純物領域120を有し、高濃度不純物領域120と接する金属化合物領域124を
有する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106
が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁
層128が設けられている。

0073

ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、層
絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域12
4と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、ソース
電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域1
20および不純物領域114と電気的に接続されている。

0074

トランジスタ402は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する(図3(A)参照)。

0075

また、トランジスタ402の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。

0076

また、電極150d、電極150eの形成と同時に、ゲート絶縁層138、保護絶縁層1
44、層間絶縁層146に設けられた開口を通じて、電極136a、電極136b、電極
136cに接する電極150a、電極150b、電極150cが形成されている。なおト
ランジスタ402としてボトムゲート型のトランジスタの例を示したが、これに限定され
ない。トップゲート型のトランジスタであっても良い。

0077

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、酸素が供給され、
高純度化されたものであることが望ましい。具体的には、二次イオン質量分析法(SIM
S:Secondary Ion Mass Spectroscopy)で測定した酸
化物半導体層140の水素濃度が5×1019/cm3以下、望ましくは5×1018/
cm3以下、より望ましくは5×1017/cm3以下、より望ましくは1×1016/
cm3未満となるようにする。

0078

なお、水素濃度が十分に低減され、酸素が供給され、高純度化された酸化物半導体層14
0では、一般的なシリコンウェハ(リンやボロンなどの不純物元素が微量に添加されたシ
リコンウェハ)におけるキャリア濃度(1×1014/cm3程度)と比較して、十分に
低いキャリア濃度の値(例えば、1×1012/cm3未満、望ましくは、1×1011
/cm3未満)をとる。

0079

このように、i型化または実質的にi型化された酸化物半導体を用いることで、極めて優
れたオフ電流特性のトランジスタ402を得ることができる。例えば、ドレイン電圧VD
が+1Vまたは+10Vの場合であって、ゲート電圧VGが−5Vから−20Vの範囲で
は、室温でのオフ電流は1×10−13A以下である。また、上記トランジスタは、ノー
マリーオフのトランジスタ特性を有している。従って、ゲートとソース電極間の電圧がほ
ぼ0の状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに
比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は10aA/μm以下と
なる。

0080

また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ402のVG−ID特性は−25℃〜150℃の範囲
において、オン電流、移動度、S値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、1×10−13Aと極めて小さいデータが得ら
れている。これは、酸化物半導体として、水素濃度が十分に低減されて高純度化され、キ
リア濃度が十分に低い、i型化または実質的にi型化されたものを用いていることが一
つの要因と考えられる。

0081

このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用し
、トランジスタ402のオフ電流を低減することにより、新たな構成の半導体装置を実現
することができる。

0082

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0083

つまり、トランジスタ402のソース電極またはドレイン電極142aは、電極130c
、電極136c、電極150c、電極154c、電極150dを介して、他の要素(酸化
物半導体以外の材料を用いたトランジスタなど)と電気的に接続されている(図3(A)
参照)。さらに、トランジスタ402のソース電極またはドレイン電極142bは、電極
150e、電極154dを介して、他の要素に電気的に接続されている。なお、接続に係
る電極(電極130c、電極136c、電極150c、電極154c、電極150d等)
の構成は、上記に限定されず、適宜追加、省略等が可能である。

0084

図3(B)には、トランジスタ402のソース電極またはドレイン電極142aが、図3
(A)とは異なる接続関係を有する場合を示す。具体的には、ソース電極またはドレイン
電極142aは、電極130c、電極136c、電極150c、電極154c、電極15
0dを介して、電極110bと電気的に接続されている。ここで、電極110bは、ゲー
ト電極110aと同様にして形成されたものである。電極110bは、トランジスタの構
成要素であっても良いし、配線等の一部であっても良い。なお、接続に係る電極(電極1
30c、電極136c、電極150c、電極154c、電極150d等)の構成は、上記
に限定されず、適宜追加、省略等が可能である。

0085

上記では、代表的な接続関係に係る二つの例を示したが、開示する発明の一態様はこれに
限定されない。例えば、図3(A)に示す構成と、図3(B)に示す構成とを併せて含ん
でいても良い。また、トランジスタ160のゲート電極110aと、トランジスタ402
のソース電極またはドレイン電極142aとが電気的に接続されていても良い。

0086

<不揮発性のラッチ回路が有する素子の作製方法>
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下
では、はじめにトランジスタ160の作製方法について図4を参照して説明し、その後、
トランジスタ402の作製方法について図5または図6を参照して説明する。以下に示す
作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる。なお
図4では、図3(A)におけるA1−A2に相当する断面のみを示す。また、図5また
図6では、図3(A)におけるA1−A2およびB1−B2に相当する断面を示す。

0087

<下部トランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図4(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。

0088

なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板
をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体
層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁
基板上に半導体層が設けられた構成のものが含まれるものとする。

0089

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図4(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなど材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ウム、ガリウムなどを用いることができる。

0090

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図4(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液は、被エッチング材料に応じて適宜選択することができる。

0091

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図4(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0092

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0093

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス、酸素、酸化窒素アンモニア窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100n
m以下とすることができる。

0094

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電性を付与する不純物元素を含む多結晶シリコ
ンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定
されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用
いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形
成する場合の一例について示すものとする。

0095

その後、上記絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層1
08a、ゲート電極110aを形成する(図4(C)参照)。

0096

次に、ゲート電極110aを覆う絶縁層112を形成する(図4(C)参照)。そして、
半導体領域104にリン(P)又はヒ素(As)などを添加して、浅い接合深さの不純物
領域114を形成する(図4(C)参照)。なお、ここではn型トランジスタを形成する
ためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)
やアルミニウム(Al)などの不純物元素を添加すればよい。

0097

なお、不純物領域114の形成により、半導体領域104のゲート絶縁層108a下部に
は、チャネル形成領域116が形成される(図4(C)参照)。ここで、添加する不純物
の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その
濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に不純物領
域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁層11
2を形成する工程としても良い。

0098

次に、サイドウォール絶縁層118を形成する(図4(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110aの上面と、不純物領域
114の上面を露出させると良い。

0099

次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、当該絶縁層が不純物領域114と接する領域に、リン
(P)やヒ素(As)などを添加して、高濃度不純物領域120を形成する。その後、上
記絶縁層を除去し、ゲート電極110a、サイドウォール絶縁層118、高濃度不純物
域120等を覆うように金属層122を形成する(図4(E)参照)。

0100

当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜
法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体
材料と反応して低抵抗金属化合物となる金属材料を用いて形成することが望ましい。こ
のような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバ
ルト、白金等がある。

0101

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図4(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0102

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0103

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図4(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などに
よって平坦化しておくことが望ましい。

0104

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図4(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。

0105

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極130a、ソース電極
またはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0106

ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bとして
用いることができる材料について特に限定はなく、各種導電材料を用いることができる。
例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネ
ジムスカンジウムなどの導電性材料を用いることができる。また、ここでは、金属化
合物領域124と接触するソース電極またはドレイン電極130aやソース電極またはド
レイン電極130bのみを示しているが、この工程において、図3における電極130c
などをあわせて形成することができる。

0107

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、金属化
合物領域の表面に形成されうる酸化膜還元し、金属化合物領域との接触抵抗を低減させ
る機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制す
バリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、
メッキ法により銅膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デ
アルダマシン法を適用してもよい。

0108

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0109

<上部トランジスタの作製方法>
次に、図5および図6を用いて、層間絶縁層128上にトランジスタ402を作製する工
程について説明する。なお、図5および図6は、層間絶縁層128上の各種電極や、トラ
ンジスタ402などの作製工程を示すものであるから、トランジスタ402の下部に存在
するトランジスタ160等については省略している。

0110

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図5(A)参照)。そ
して、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。そして、当
該開口に埋め込むように導電層134を形成する(図5(B)参照)。その後、エッチ
グ処理やCMPといった方法を用いて上記導電層134の一部を除去し、絶縁層132を
露出させて、電極136a、電極136b、電極136c、ゲート電極136dを形成す
る(図5(C)参照)。

0111

絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。

0112

絶縁層132の開口は、マスクを用いたエッチングなどの方法で形成することができる。
当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である
。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが
微細加工の観点からは、ドライエッチングを用いることが好適である。

0113

導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導
電層の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル
、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これ
らの合金化合物(例えば窒化物)などが挙げられる(図5(B)参照)。

0114

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下
部電極(ここではソース電極またはドレイン電極130a、ソース電極またはドレイン電
極130b、電極130cなど)の表面に形成されうる酸化膜を還元し、下部電極との接
触抵抗を低減させる機能を有する。

0115

また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備
える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅
膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法
などを適用してもよい。

0116

導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層1
34の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極1
36c、ゲート電極136dを形成することができる(図5(C)参照)。なお、上記導
電層134の一部を除去して電極136a、電極136b、電極136c、ゲート電極1
36dを形成する際には、表面が平坦になるように加工することが望ましい。このように
、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136dの表
面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層な
どを形成することが可能となる。

0117

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図5(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。
なお、ゲート絶縁層138は、単層構造としても良いし、積層構造としても良い。

0118

例えば、原料ガスとして、シラン(SiH4)、酸素、窒素を用いたプラズマCVD法
より、酸化窒化シリコンでなるゲート絶縁層138を形成することができる。ゲート絶縁
層138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすること
ができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート
絶縁層と、第1のゲート絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層
の積層とすると好適である。

0119

なお、ゲート絶縁層138に水素や水などが含まれると、水素の酸化物半導体層への侵入
や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪
化するおそれがある。よって、ゲート絶縁層138は、できるだけ水素や水を含まないよ
うに形成することが望ましい。

0120

例えば、スパッタリング法などを用いる場合には、処理室内の水分を除去した状態でゲー
ト絶縁層138を形成することが望ましい。また、処理室内の水分を除去するためには、
クライオポンプイオンポンプ、チタンサブリメーションポンプなどの、吸着型真空
ンプを用いることが望ましい。ターボポンプコールドトラップを加えたものを用いても
よい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されて
いるため、ゲート絶縁層138に含まれる不純物の濃度を低減することができる。

0121

また、ゲート絶縁層138を形成する際には、水素や水などの不純物が、数ppm以下(
望ましくは数ppb以下)にまで低減された高純度ガスを用いることが望ましい。

0122

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0123

例えば、μ波(周波数2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁
耐圧の高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸
化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特
性を良好なものとすることができるからである。

0124

もちろん、ゲート絶縁層138として良質な絶縁層を形成できるものであれば、高純度化
された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法な
ど他の方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導
体層との界面特性改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層
138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良
好な界面を形成できるものを形成すれば良い。

0125

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層140を形成
する(図5(E)参照)。

0126

上記酸化物半導体層としては、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や
、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−A
l−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn
−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−
O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属酸化物で
あるIn−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することがで
きる。また、上記酸化物半導体にSiO2を含ませたものを用いても良い。

0127

また、酸化物半導体層として、InMO3(ZnO)m(m>0)で表記される材料を含
む薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた
一または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、Gaおよ
びMn、GaおよびCoなどを適用することができる。

0128

本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の金属酸化物ターゲッ
トを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。な
お、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制すること
ができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用いて
酸化物半導体層を形成しても良い。

0129

酸化物半導体層をスパッタリング法で作製するための金属酸化物ターゲットとしては、例
えば、In2O3:Ga2O3:ZnO=1:1:1[mol比]などの組成比を有する
金属酸化物ターゲットを用いることができる。その他に、In2O3:Ga2O3:Zn
O=1:1:2[mol比]、またはIn2O3:Ga2O3:ZnO=1:1:4[m
ol比]の組成比を有する金属酸化物ターゲットなどを用いても良い。金属酸化物ターゲ
ットの充填率は90%以上100%以下、好ましくは95%以上(例えば99.9%)で
ある。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が
形成される。

0130

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物が、数ppm以下(望ましく
は数ppb以下)にまで除去された高純度ガスを用いるのが好適である。

0131

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をタ
ゲットとして酸化物半導体層を形成する。

0132

処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができ
る。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室においては、例えば、水素原子、水(H2
O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気され
るため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。

0133

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、ごみ
が軽減でき、膜厚分布も小さくなるため、好ましい。酸化物半導体層の厚さは、2nm以
上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半
導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すれば
よい。

0134

なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入し
プラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴ
ミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、ス
パッタターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させるこ
とによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法と
しては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを
生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用
いても良い。

0135

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エ
ッチング時間、温度等)を適宜設定する。

0136

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化
素(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗
炭素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン
(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(H
e)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0137

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0138

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(アンモニア、水、過酸化水素水混合液)などを用いることができる。ま
た、ITO07N(関東化学社製)などのエッチング液を用いてもよい。

0139

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上800℃以下、好ましくは400℃以上700℃以下、より好ましくは45
0℃以上700℃以下、より好ましくは550℃以上700℃以下とすることができる。

0140

第1の熱処理の温度を350℃以上とすることにより酸化物半導体層の脱水化または脱水
素化が行え、酸化物半導体層中の水素濃度を低減することができる。また第1の熱処理の
温度を450℃以上とすることにより、酸化物半導体層中の水素濃度をさらに低減するこ
とができる。また第1の熱処理の温度を550℃以上とすることにより、酸化物半導体層
中の水素濃度をさらに低減することができる。例えば、抵抗発熱体などを用いた電気炉
基板を導入し、酸化物半導体層140に対して窒素雰囲気下450℃において1時間の熱
処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混
入が行われないようにする。

0141

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。

0142

LRTA装置は、ハロゲンランプメタルハライドランプキセノンアークランプ、カー
ボンアークランプ高圧ナトリウムランプ高圧水銀ランプなどのランプから発する光(
電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを
用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のよ
うな、熱処理によって被処理物と反応しない不活性気体が用いられる。

0143

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス雰囲気
に基板を投入し、数分間加熱した後、当該不活性ガス雰囲気から基板を取り出すGRTA
処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また
、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能とな
る。例えば、ガラス基板など、比較的耐熱性が低い基板を含むSOI基板を用いる場合、
耐熱温度(歪み点)を超える温度では基板のシュリンクが問題となるが、短時間の熱処理
の場合にはこれは問題とならない。

0144

なお、第1の熱処理を行う不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、
ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気
を適用するのが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン
、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99
.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm
以下)とする。

0145

なお、処理中に、不活性ガス雰囲気を、酸素を含む雰囲気に切り替えても良い。例えば、
第1の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることがで
きる。例えば、加熱処理時(恒温時)の雰囲気は、窒素、または希ガス(ヘリウム、ネオ
ン、アルゴン等)などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切り替える
ことができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合し
た気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、
水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純度を、6
N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純
物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素を含
む雰囲気において第1の熱処理を行うことで、酸素欠損に起因する欠陥を低減することが
できる。

0146

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0147

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に微結晶(粒径1nm以
上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる
場合もある。

0148

また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の金属酸化物ターゲットを用いて酸
化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒
配向した微結晶領域を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。

0149

例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように
配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導
体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶領
域は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。

0150

なお、上述の微結晶領域を有する酸化物半導体層は、GRTA処理による酸化物半導体層
表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である

0151

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0152

なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。

0153

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図5(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0154

導電層は、スパッタリング法をはじめとするPVD(Physical Vapor D
eposition)法や、プラズマCVD法などのCVD(Chemical Vap
or Deposition)法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
から選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン
マグネシウムジルコニウムベリリウムイットリウムのいずれか一または複数から
選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数
組み合わせた材料を用いてもよい。

0155

また、導電層は、酸化物導電膜を用いて形成してもよい。酸化物導電膜としては、酸化イ
ンジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム
酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化インジウム
酸化亜鉛合金(In2O3—ZnO)、または、これらの金属酸化物材料にシリコン若し
くは酸化シリコンを含有させたものを用いることができる。

0156

この場合、酸化物半導体層140に用いる材料と比較して、導電率が高いまたは抵抗率
低い材料を酸化物導電膜に用いることが好ましい。酸化物導電膜の導電率は、キャリア
度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度は、水素濃度を増
やすことで増やすことができる。また、酸化物導電膜のキャリア濃度は、酸素欠損を増や
すことで増やすことができる。

0157

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。こ
こでは、チタン膜とアルミニウム膜とチタン膜の3層構造を適用することとする。

0158

なお、酸化物半導体層140と導電層との間には、酸化物導電体層を形成してもよい。酸
化物導電体層と導電層は、連続して形成すること(連続成膜)が可能である。このような
酸化物導電層を設けることで、ソース領域またはドレイン領域低抵抗化を図ることがで
きるため、トランジスタの高速動作が実現される。

0159

次に、導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソー
ス電極またはドレイン電極142bを形成する(図5(F)参照)。エッチングに用いる
マスク形成時の露光には、紫外線KrFレーザ光やArFレーザ光を用いるのが好適で
ある。

0160

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満となるような露光を行う場合には、数nm〜数10nm
と極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマス
ク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、
後に形成されるトランジスタのチャネル長(L)が25nm未満となるような設計をする
ことが可能であり、即ちチャネル長(L)を10nm以上1000nm以下とすることも
可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消
費電力が大きくならずに済む。

0161

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0162

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに変形させることができるため、異なる
パターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調
マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形
成することができる。よって、露光マスク数を削減することができ、対応するフォトリソ
グラフィ工程も削減できるため、工程の簡略化が図れる。

0163

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。

0164

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図5(G)参照)。

0165

保護絶縁層144は、スパッタリング法など、保護絶縁層144に水、水素等の不純物を
混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1
nm以上とする。保護絶縁層144に用いることができる材料としては、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどがある。また、その構造は、単
層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温
度は、室温以上300℃以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴ
ン)雰囲気、酸素雰囲気、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とす
るのが好適である。

0166

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネル側が
低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層14
4はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要で
ある。

0167

また、処理室内の水分を除去しつつ保護絶縁層144を形成することが好ましい。酸化物
半導体層140および保護絶縁層144に水素、水酸基を含む化合物または水分が含まれ
ないようにするためである。

0168

処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ま
しい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであって
もよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2O)
など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層1
44に含まれる不純物の濃度を低減できる。

0169

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基を含む
化合物または水素化物などの不純物が、1ppm以下(望ましくは1ppb以下)にまで
除去された高純度ガスを用いることが好ましい。

0170

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。

0171

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して行ってもよいし、室温から、100℃以上
200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして
行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減
圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第
2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0172

次に、保護絶縁層144上に、層間絶縁層146を形成する(図6(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0173

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図6(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。

0174

エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、
微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形
成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成
に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、
化合物(例えば窒化物)などが挙げられる。

0175

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、層間絶
縁層146との界面の酸化膜を還元し、下部電極(ここでは、電極136a、電極136
b、電極136c、ソース電極またはドレイン電極142a、ソース電極またはドレイン
電極142b)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化
チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタ
ンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0176

導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148
の一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極1
50c、電極150d、電極150eを形成する(図6(C)参照)。なお、上記導電層
148の一部を除去して電極150a、電極150b、電極150c、電極150d、電
極150eを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、
電極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。

0177

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図6(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0178

上述のような方法でトランジスタ402を作製した場合、酸化物半導体層140の水素濃
度は5×1019/cm3以下となり、また、トランジスタ402の室温におけるオフ電
流は1×10−13A以下となる。また、酸化物半導体層のキャリア濃度は1×1014
/cm3未満となる。このような、水素濃度が十分に低減され、酸素が供給され、高純度
化された酸化物半導体層140を適用することで、優れた特性のトランジスタ402を得
ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ160を有
し、上部に酸化物半導体を用いたトランジスタ402を有するため、両者の特性を併せ持
つ優れた特性の不揮発性のラッチ回路及びそれを用いた半導体装置を作製することができ
る。

0179

なお、酸化物半導体層140への酸素の供給は、水素濃度を低減した直後に行う場合は、
酸化物半導体層に水素や水などが混入するおそれがないため、極めて良好な特性の酸化物
半導体層を実現することができるという点で好適である。もちろん、良好な特性の酸化物
半導体層を実現できるのであれば、水素濃度の低減処理と、酸素の供給処理は、連続的に
行われる必要はない。例えば、これらの処理の間に別の処理を含んでいても良い。また、
これらの処理を、同時に行っても良い。

0180

なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化シリコン(例えば、
4H−SiC)がある。酸化物半導体と4H−SiCはいくつかの共通点を有している。
キャリア密度はその一例である。フェルミディラック分布に従えば、酸化物半導体の少
数キャリアは1×10−7/cm3程度と見積もられるが、これは、4H−SiCにおけ
る6.7×10−11/cm3と同様、極めて低い値である。シリコンの真性キャリア密
度(1.4×1010/cm3程度)と比較すれば、その程度が並はずれていることが良
く理解できる。

0181

また、酸化物半導体のエネルギーバンドギャップは3.0〜3.5eVであり、4H−S
iCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化シリコンとは共通している。

0182

一方で、酸化物半導体と炭化シリコンとの間には極めて大きな相違点が存在する。それは
プロセス温度である。炭化シリコンを用いる半導体プロセスは一般に1500℃〜20
00℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困
難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうた
めである。他方、酸化物半導体は、300〜500℃(ガラス転位温度以下、最大でも7
00℃程度)の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を
形成した上で、酸化物半導体による半導体素子を形成することが可能となる。

0183

また、炭化シリコンの場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが
可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化シリコ
ンと比較してエネルギーコストを十分に低くすることができるという利点を有する。

0184

なお、酸化物半導体において、DOS(density of state)等の物性研
究は多くなされているが、これらの研究は、局在準位そのものを十分に減らすという思想
を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導
中より除去することで、高純度化した酸化物半導体を作製する。これは、局在準位その
ものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れ
工業製品の製造を可能とするものである。

0185

さらに、酸素欠乏により発生する金属の不対結合手に対して酸素を供給し、酸素欠陥によ
る局在準位を減少させることにより、いっそう高純度化された(i型の)酸化物半導体と
することが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成
し、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能で
ある。

0186

酸化物半導体の欠陥は、過剰な水素による伝導帯下0.1〜0.2eVの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであると
考えられる。

0187

また、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりi型化を実現する。この点、シリコンなどのように不
純物を添加してのi型化ではなく、従来にない技術思想を含むものといえる。

0188

また上記では、不揮発性のラッチ回路400が有する素子のうち、酸化物半導体を用いた
トランジスタ402以外の素子は、半導体材料として酸化物半導体以外の材料を用いる例
を示したが、開示する発明はこれに限定されるものではない。不揮発性のラッチ回路40
0が有する素子のうち、トランジスタ402以外の素子において、半導体材料として酸化
物半導体を用いることも可能である。

0189

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図7乃至図10を用いて
説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、その
すべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察
に過ぎず、発明の有効性に影響を与えるものではないことを付記する。

0190

図7は、酸化物半導体を用いたトランジスタ(薄膜トランジスタ)の断面図である。ゲー
ト電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(OS)が設けられ
、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソース電極(S)お
よびドレイン電極(D)を覆うように絶縁層が設けられている。

0191

図8には、図7のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
8中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。ドレイン電極に正の電圧(VD>0)を印加した上で、破線はゲート電
極に電圧を印加しない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。

0192

図9には、図7におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図9(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図9(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0193

図10は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係
を示す。常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する
。一方、従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャ
プ中央に位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。な
お、酸化物半導体において水素の一部はドナーとなりn型化する要因の一つであることが
知られている。

0194

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または実質的に真性としたものであ
る。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除
去することにより、高純度化されたi型半導体真性半導体)またはそれに近づけること
を特徴としている。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同
程度とすることができる。

0195

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3e
Vと言われている。ソース電極およびドレイン電極を構成するチタン(Ti)の仕事関数
は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面
において、電子に対してショットキー型障壁は形成されない。

0196

このとき電子は、図9(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0197

また、図9(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールの数は実質的にゼロであるため、電流は限りなくゼロに近い値とな
る。

0198

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)または実質的に真性となるため、ゲート絶縁層との界
面特性が重要となる。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成で
きるものが要求される。具体的には、例えば、VHF帯マイクロ波帯電源周波数で生
成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング法で作
製される絶縁層などを用いることが好ましい。

0199

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長
(L)が3μmの場合には、1×10−13A以下のオフ電流、0.1V/dec.のサ
ブスレッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得
る。

0200

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0201

<酸化物半導体を用いたトランジスタのホットキャリア劣化耐性
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図11乃至
図13を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定
しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあ
くまでも一考察に過ぎないことを付記する。

0202

ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入(CHE注入)
とドレインアバランシェホットキャリア注入(DAHC注入)がある。なお、以下では簡
単のため、電子のみを考慮する。

0203

CHE注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するよう
になった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与
は、電子が低電界で加速されることによって行われる。

0204

DAHC注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲー
ト絶縁層などに注入される現象を言う。DAHC注入とCHE注入との相違は、衝突イオ
ン化によるアバランシェ降伏を伴うか否かにある。なお、DAHC注入では、半導体のバ
ンドギャップ以上の運動エネルギーを持つ電子が必要となる。

0205

図11および図12に、シリコン(Si)とIn−Ga−Zn−O系の酸化物半導体(I
GZO)のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す
図11および図12においては、左がCHE注入、右がDAHC注入を表す。

0206

シリコンでは、CHE注入よりもDAHC注入による劣化が深刻となる。これは、シリコ
ン中において衝突せずに加速されるキャリア(例えば電子)はごく僅かであるのに対して
、シリコンはバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因してい
る。アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子(すなわちゲート絶縁
層に注入される電子)の数が急増し、劣化の原因となるのである。

0207

In−Ga−Zn−O系の酸化物半導体では、CHE注入に必要なエネルギーはシリコン
の場合と大きく異ならず、やはりその確率は低いものである。一方で、DAHC注入に必
要なエネルギーは、シリコンよりもバンドギャップが広いことから、その分だけ増加し、
アバランシェ降伏自体が起こりにくい。つまり、CHE注入もDAHC注入もその確率は
いずれも低く、シリコンと比較してホットキャリア劣化は起こりにくい。

0208

ところで、In−Ga−Zn−O系の酸化物半導体のバンドギャップは高耐圧材料として
注目される炭化シリコン(SiC)と同程度である。図13に、4H−SiCについての
各種ホットキャリア注入に必要なエネルギーを示す。CHE注入に関しては、In−Ga
−Zn−O系の酸化物半導体の方が若干そのしきいが高く、有利といえる。

0209

以上、In−Ga−Zn−O系の酸化物半導体はシリコンと比較してホットキャリア劣化
への耐性やソース−ドレイン破壊への耐性が非常に高いということが分かる。また、炭化
シリコンと比較しても遜色のない耐圧が得られるといえる。

0210

<酸化物半導体を用いたトランジスタにおける短チャネル効果>
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図14及び図
15を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定し
ており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあく
までも一考察に過ぎないことを付記する。

0211

短チャネル効果とは、トランジスタの微細化(チャネル長(L)の縮小)に伴って顕在
する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶこ
とに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値
の増大、漏れ電流の増大などがある。

0212

ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構
造に関して検証した。具体的には、キャリア濃度および酸化物半導体層の厚さを異ならせ
た4種類のモデルを用意して、チャネル長(L)としきい値電圧(Vth)の関係を確認
した。モデルとしては、ボトムゲート構造のトランジスタを採用し、酸化物半導体のキャ
リア濃度を1.7×10−8/cm3、または1.0×1015/cm3のいずれかとし
、酸化物半導体層の厚さを1μm、または30nmのいずれかとした。なお、酸化物半導
体としてIn−Ga−Zn−O系の酸化物半導体を、ゲート絶縁層として100nmの厚
さの酸化窒化シリコン膜を採用した。酸化物半導体のバンドギャップを3.15eV、電
親和力を4.3eV、比誘電率を15、電子移動度を10cm2/Vsと仮定した。酸
窒化シリコン膜の比誘電率を4.0と仮定した。計算にはシルバコ社製デバイスシミ
レーションソフト「Atlas」を使用した。

0213

なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。計算結
果を図14および図15に示す。図14は、キャリア濃度が1.7×10−8/cm3の
場合、図15は、キャリア濃度が1.0×1015/cm3の場合である。図14および
図15には、チャネル長(L)が10μmのトランジスタを基準とし、チャネル長(L)
を10μmから1μmまで変化させたときのしきい値電圧(Vth)の変化量(ΔVth
)を示している。図14に示すとおり、酸化物半導体のキャリア濃度が1.7×10−8
/cm3であり、酸化物半導体層の厚さが1μmの場合は、しきい値電圧の変化量(ΔV
th)は−3.6Vであった。また、図14に示すとおり、酸化物半導体のキャリア濃度
が1.7×10−8/cm3であり、酸化物半導体層の厚さが30nmの場合は、しきい
値電圧の変化量(ΔVth)は−0.2Vであった。また、図15に示すとおり、酸化物
半導体のキャリア濃度が1.0×1015/cm3であり、酸化物半導体層の厚さが1μ
mの場合は、しきい値電圧の変化量(ΔVth)は−3.6Vであった。また、図15
示すとおり、酸化物半導体のキャリア濃度が1.0×1015/cm3であり、酸化物半
導体層の厚さが30nmの場合は、しきい値電圧の変化量(ΔVth)は−0.2Vであ
った。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層の厚さ
を薄くすることで、短チャネル効果を抑制できることを示すものといえる。例えば、チャ
ネル長(L)が1μm程度の場合、キャリア濃度が十分に高い酸化物半導体層であっても
、その厚さを30nm程度とすれば、短チャネル効果を十分に抑制することができること
が理解される。

0214

本実施の形態に係る酸化物半導体をチャネル形成領域を構成する半導体材料として用いた
トランジスタを、データ保持部のスイッチング素子として不揮発性のラッチ回路に用いる
ことで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状
態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部
を内蔵したラッチ回路を実現することができる。

0215

データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換
回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低
い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データとして
保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容易に行
うことができる。

0216

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0217

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0218

(実施の形態2)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路が有する素子の構
成、作製方法等について、図16図17図18を参照して説明する。本実施の形態に
おいて、不揮発性のラッチ回路の構成は図1と同様である。

0219

図16は、不揮発性のラッチ回路が有する素子の構成の一例を示す断面図である。図16
は、不揮発性のラッチ回路が有する素子のうち、上部の酸化物半導体を用いたトランジス
タ402の構成が図3とは異なる場合の一例である。すなわち図16は、上部の酸化物半
導体を用いたトランジスタ402の構成をトップゲート型のトランジスタとした場合の一
例である。それ以外の構成(下部のトランジスタの構成等)は図3と同様である。

0220

<不揮発性のラッチ回路が有する素子の構成>
図16は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸
化物半導体を用いたトランジスタ402を有するものである。酸化物半導体以外の材料を
用いたトランジスタ160は、ラッチ部が有する第1の素子(D1)412、第2の素子
(D2)413を構成するトランジスタ、として用いることができる。酸化物半導体以外
の材料を用いることにより、高速動作が可能となる。上記不揮発性のラッチ回路が有する
他の素子についても、トランジスタ160と同様又は類似の構成とすることができる。

0221

また、上記不揮発性のラッチ回路が有する容量404などの素子は、トランジスタ402
又はトランジスタ160を構成する導電膜、半導体膜、絶縁膜等を利用して形成すること
ができる。なお、トランジスタ160およびトランジスタ402は、いずれもn型トラン
ジスタとして説明するが、p型トランジスタを採用しても良い。トランジスタ160は、
p型とすることが容易である。

0222

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度不
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート
電極110aと、不純物領域114と電気的に接続するソース電極またはドレイン電極1
30a、および、ソース電極またはドレイン電極130bを有する。

0223

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、平面で見てサイドウォール絶縁層118と重ならない領域には、高
濃度不純物領域120を有し、高濃度不純物領域120と接する金属化合物領域124を
有する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106
が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁
層128が設けられている。

0224

ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、層
間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域12
4と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、ソース
電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域1
20および不純物領域114と電気的に接続されている。

0225

トランジスタ402は、絶縁層168上に設けられた酸化物半導体層140と、酸化物半
導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース電極
またはドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体
層140、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電
極142bを覆うように設けられたゲート絶縁層166と、ゲート絶縁層166上の、酸
化物半導体層140と重畳する領域に設けられたゲート電極178と、を有する(図16
参照)。

0226

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、酸素が供給され、
高純度化されたものであることが望ましい。具体的には、二次イオン質量分析法(SIM
S:Secondary Ion Mass Spectroscopy)で測定した酸
化物半導体層140の水素濃度は5×1019/cm3以下、望ましくは5×1018/
cm3以下、より望ましくは5×1017/cm3以下、より望ましくは1×1016/
cm3未満となるようにする。

0227

なお、水素濃度が十分に低減され、酸素が供給され、高純度化された酸化物半導体層14
0では、一般的なシリコンウェハ(リンやボロンなどの不純物元素が微量に添加されたシ
リコンウェハ)におけるキャリア濃度(1×1014/cm3程度)と比較して、十分に
小さいキャリア濃度の値(例えば、1×1012/cm3未満、望ましくは、1×101
1/cm3未満)をとる。

0228

このように、i型化または実質的にi型化された酸化物半導体を用いることで、極めて優
れたオフ電流特性のトランジスタ402を得ることができる。例えば、ドレイン電圧VD
が+1Vまたは+10Vの場合であって、ゲート電圧VGが−5Vから−20Vの範囲で
は、室温でのオフ電流は1×10−13A以下である。また、上記トランジスタは、ノー
マリーオフのトランジスタ特性を有している。従って、ゲートとソース電極間の電圧がほ
ぼ0の状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに
比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は10aA/μm以下と
なる。

0229

また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ402のVG−ID特性は−25℃〜150℃の範囲
において、オン電流、移動度、S値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、1×10−13A以下と極めて小さいデータが
得られている。これは、酸化物半導体として、水素濃度が十分に低減されて高純度化され
、キャリア濃度が十分に低い、i型化または実質的にi型化されたものを用いていること
が一つの要因と考えられる。

0230

このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用し
、トランジスタ402のオフ電流を低減することにより、新たな構成の半導体装置を実現
することができる。

0231

また、トランジスタ402上には、層間絶縁層170および層間絶縁層172が設けられ
ている。ここで、ゲート絶縁層166、層間絶縁層170、および層間絶縁層172には
、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bにま
で達する開口が設けられており、当該開口を通じて、電極154d、電極154eが、そ
れぞれ、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142
bに接して形成されている。また、電極154d、電極154eと同様に、ゲート絶縁層
166、層間絶縁層170、および層間絶縁層172に設けられた開口を通じて、電極1
36a、電極136b、電極136cに接する電極154a、電極154b、電極154
cが形成されている。

0232

また、層間絶縁層172上には絶縁層156が設けられており、当該絶縁層156に埋め
込まれるように、電極158a、電極158b、電極158c、電極158dが設けられ
ている。ここで、電極158aは電極154aと接しており、電極158bは電極154
bと接しており、電極158cは電極154cおよび電極154dと接しており、電極1
58dは電極154eと接している。

0233

つまり、トランジスタ402のソース電極またはドレイン電極142aは、電極130c
、電極136c、電極154c、電極158c、電極154dを介して、他の要素(酸化
物半導体以外の材料を用いたトランジスタなど)と電気的に接続されている(図16参照
)。さらに、トランジスタ402のソース電極またはドレイン電極142bは、電極15
4e、電極158dを介して、他の要素に電気的に接続されている。なお、接続に係る電
極(電極130c、電極136c、電極154c、電極158c、電極154d等)の構
成は、上記に限定されず、適宜追加、省略等が可能である。

0234

<不揮発性のラッチ回路が有する素子の作製方法>
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下
に示す作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる
。なおトランジスタ160の作製方法については図4と同様であるので説明を省略する。
トランジスタ402の作製方法について図17または図18を参照して説明する。

0235

<上部トランジスタの作製方法>
次に、図17または図18を用いて、層間絶縁層128上にトランジスタ402を作製す
る工程について説明する。なお、図17または図18は、層間絶縁層128上の各種電極
や、トランジスタ402などの作製工程を示すものであるから、トランジスタ402の下
部に存在するトランジスタ160等については省略している。

0236

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する。そして、絶縁層132
に対し、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130
b、および、電極130cにまで達する開口を形成する。そして、当該開口に埋め込むよ
うに導電層を形成する。その後、エッチング処理やCMPといった方法を用いて上記導電
層の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極13
6cを形成する(図17(A)参照)。

0237

絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。

0238

絶縁層132の開口は、マスクを用いたエッチングなどの方法で形成することができる。
当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である
。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが
、微細加工の観点からは、ドライエッチングを用いることが好適である。

0239

導電層の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層の
形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タン
グステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合
金、化合物(例えば窒化物)などが挙げられる。

0240

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下
部電極(ここではソース電極またはドレイン電極130a、ソース電極またはドレイン電
極130b、電極130cなど)の表面に形成されうる酸化膜を還元し、下部電極との接
触抵抗を低減させる機能を有する。

0241

また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備
える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅
膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法
などを適用してもよい。

0242

上記電極136a、電極136b、電極136cを形成する際には、CMPなどを用いて
、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極1
36a、電極136b、電極136cの表面を平坦化することにより、後の工程において
、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0243

次に、絶縁層132、電極136a、電極136b、電極136cを覆うように、絶縁層
168を形成する。そして、絶縁層168上に酸化物半導体層を形成し、マスクを用いた
エッチングなどの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層1
40を形成する(図17(B)参照)。

0244

絶縁層168は下地として機能するものであり、CVD法やスパッタリング法等を用いて
形成することができる。また、絶縁層168は、酸化シリコン、窒化シリコン、酸化窒化
シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを
含むように形成するのが好適である。なお、絶縁層168は、単層構造としても良いし、
積層構造としても良い。絶縁層168の厚さは特に限定されないが、例えば、10nm以
上500nm以下とすることができる。ここで、絶縁層168は必須の構成要素ではない
から、絶縁層168を設けない構成とすることも可能である。

0245

なお、絶縁層168に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水
素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化する
おそれがある。よって、絶縁層168は、できるだけ水素や水を含まないように形成する
ことが望ましい。

0246

例えば、スパッタリング法などを用いる場合には、処理室内の水分を除去した状態で絶縁
層168を形成することが望ましい。また、処理室内の水分を除去するためには、クラ
ポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを
用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いてもよい。
クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているた
め、絶縁層168に含まれる不純物の濃度を低減することができる。

0247

また、絶縁層168を形成する際には、水素や水などの不純物が、数ppm以下、(望ま
しくは、10ppb以下)にまで低減された高純度ガスを用いることが望ましい。

0248

上記酸化物半導体層としては、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や
、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−A
l−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn
−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−
O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属酸化物で
あるIn−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することがで
きる。また、上記酸化物半導体にSiO2を含ませたものを用いても良い。

0249

また、酸化物半導体層として、InMO3(ZnO)m(m>0)で表記される材料を含
む薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた
一または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、Gaおよ
びMn、GaおよびCoなどを適用することができる。

0250

本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の金属酸化物ターゲッ
トを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。な
お、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制すること
ができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用いて
酸化物半導体層を形成しても良い。

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