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技術 デジタル−アナログ変換装置、撮像装置、及び、電子機器

出願人 ソニーセミコンダクタソリューションズ株式会社
発明者 須藤浩希
出願日 2019年1月25日 (2年2ヶ月経過) 出願番号 2019-010918
公開日 2020年8月6日 (7ヶ月経過) 公開番号 2020-120307
状態 未査定
技術分野 光信号から電気信号への変換 アナログ←→デジタル変換
主要キーワード ゲイン電流 オフセット電流源 ウェアラブルデバイス 電流変動分 日照度 軸回転運動 車載通信ネットワーク ウェアラブル装置
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重要な関連分野

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図面 (17)

課題

アナログゲイン変更時のデジタルアナログ変換装置出力電圧初期電圧を一定に保つことができるデジタル−アナログ変換装置を提供する。

解決手段

本開示のデジタル−アナログ変換装置は、デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。

概要

背景

撮像装置では、画素画素回路)から出力されるアナログ画素信号デジタル信号に変換するアナログ−デジタル変換器として、例えば、シングルスロープ型アナログ−デジタル変換器が用いられている。シングルスロープ型アナログ−デジタル変換器では、時間経過に応じてレベル電圧)が単調減少する、所謂、ランプ(RAMP)波の参照信号が、アナログ−デジタル変換の際の基準信号として用いられる。そして、ランプ波の参照信号を生成する参照信号生成部として、デジタルアナログ変換装置(DAC;Digital Analog Converter)が用いられている(例えば、特許文献1参照)。特許文献1には、電流制御型のデジタル−アナログ変換装置が記載されている。

概要

アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧初期電圧を一定に保つことができるデジタル−アナログ変換装置を提供する。本開示のデジタル−アナログ変換装置は、デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。

目的

そこで、本開示は、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるデジタル−アナログ変換装置、当該デジタル−アナログ変換装置を備えた撮像装置、及び、当該撮像装置を有する電子機器を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、デジタルアナログ変換装置

請求項2

アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流電圧変換した電圧信号をアナログ信号として出力する、請求項1に記載のデジタル−アナログ変換装置。

請求項3

アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、請求項2に記載のデジタル−アナログ変換装置。

請求項4

初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、請求項3に記載のデジタル−アナログ変換装置。

請求項5

初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、請求項3に記載のデジタル−アナログ変換装置。

請求項6

光電変換素子を含む画素回路を有する画素アレイ部、画素アレイ部の各画素回路から出力されるアナログ画素信号デジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、ランプ波参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、参照信号生成部は、デジタル−アナログ変換装置から成り、デジタル−アナログ変換装置は、デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、撮像装置

請求項7

アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、請求項6に記載の撮像装置。

請求項8

アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、請求項7に記載の撮像装置。

請求項9

初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、請求項8に記載の撮像装置。

請求項10

初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、請求項8に記載の撮像装置。

請求項11

アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を2入力とするコンパレータを有し、コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、請求項6に記載の撮像装置。

請求項12

アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、請求項11に記載の撮像装置。

請求項13

画素アレイ部の各画素回路が形成された第1半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第2半導体チップの少なくとも2つの半導体チップが積層された積層型半導体チップ構造を有する、請求項12に記載の撮像装置。

請求項14

光電変換素子を含む画素回路を有する画素アレイ部、画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、参照信号生成部は、デジタル−アナログ変換装置から成り、デジタル−アナログ変換装置は、デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、撮像装置を有する電子機器

技術分野

0001

本開示は、デジタルアナログ変換装置撮像装置、及び、電子機器に関する。

背景技術

0002

撮像装置では、画素画素回路)から出力されるアナログ画素信号デジタル信号に変換するアナログ−デジタル変換器として、例えば、シングルスロープ型アナログ−デジタル変換器が用いられている。シングルスロープ型アナログ−デジタル変換器では、時間経過に応じてレベル電圧)が単調減少する、所謂、ランプ(RAMP)波の参照信号が、アナログ−デジタル変換の際の基準信号として用いられる。そして、ランプ波の参照信号を生成する参照信号生成部として、デジタル−アナログ変換装置(DAC;Digital Analog Converter)が用いられている(例えば、特許文献1参照)。特許文献1には、電流制御型のデジタル−アナログ変換装置が記載されている。

先行技術

0003

特開2007−59991号公報

発明が解決しようとする課題

0004

特許文献1に記載のデジタル−アナログ変換装置では、アナログゲイン(アナログ−デジタル変換を行うときのゲイン)の変更時に、回路中のゲイン電流Igainが変わる。これに伴い、ゲイン電流Igainをカレントミラーにより受けた後段アンプ出力電流も同様に変化する。この結果、デジタル−アナログ変換装置の出力ノードでの出力電圧DC電位が変動するため、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができない。

0005

そこで、本開示は、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるデジタル−アナログ変換装置、当該デジタル−アナログ変換装置を備えた撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。

課題を解決するための手段

0006

上記の目的を達成するための本開示のデジタル−アナログ変換装置(以下、「DA変換装置」と記述する場合がある)は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。

0007

上記の目的を達成するための本開示の撮像装置は、
光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成る。
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。

図面の簡単な説明

0008

図1は、本開示の撮像装置の一例であるCMOSイメージセンサの基本的な構成の概略を示すブロック図である。
図2は、画素回路の回路構成の一例を示す回路図である。
図3は、CMOSイメージセンサに搭載される列並列アナログ−デジタル変換部の構成の一例を示すブロック図である。
図4は、CMOSイメージセンサの平置型チップ構造の概略を示す平面図である。
図5は、CMOSイメージセンサの積層型半導体チップ構造の概略を示す分解斜視図である。
図6は、従来例に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
図7は、アナログゲインの変更時におけるランプ波出力電圧のDC電位の変動についての説明図である。
図8Aは、両側オートゼロタイプのコンパレータを示す回路図であり、図8Bは、片側オートゼロタイプのコンパレータを示す回路図である。
図9は、コンパレータのダイナミックレンジについての説明図である。
図10は、本開示の実施例1に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
図11は、本開示の実施例1に係るデジタル−アナログ変換装置の出力電圧を示す波形図である。
図12は、本開示の実施例2に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
図13は、本開示に係る技術の適用例を示す図である。
図14は、本開示の電子機器の一例である撮像ステムの構成例の概略を示すブロック図である。
図15は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
図16は、移動体制御システムにおける撮像部及び車外情報検出部の設置位置の設置位置の例を示す図である。

実施例

0009

以下、本開示に係る技術を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
1.本開示のデジタル−アナログ変換装置、撮像装置、及び、電子機器、全般に関する説明
2.本開示の撮像装置
2−1.CMOSイメージセンサの構成例
2−2.画素回路の構成例
2−3.アナログ−デジタル変換部の構成例
2−4.半導体チップ構造
2−4−1.平置型の半導体チップ構造
2−4−2.積層型の半導体チップ構造
3.本開示のデジタル−アナログ変換装置
3−1.従来例
3−2.実施例1(オフセット電流源回路を用いる例)
3−3.実施例2(補正用電流増幅回路を用いる例)
4.変形例
5.応用例
6.本開示に係る技術の適用例
6−1.本開示の電子機器(撮像装置の例)
6−2.移動体への応用例
7.本開示がとることができる構成

0010

<本開示のDA変換装置、撮像装置、及び、電子機器、全般に関する説明>
本開示のDA変換装置、撮像装置、及び、電子機器にあっては、アナログ信号出力部について、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する構成とすることができる。

0011

また、上述した好ましい構成を含む本開示のDA変換装置、撮像装置、及び、電子機器にあっては、アナログゲイン調整部について、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する構成とすることができる。

0012

また、上述した好ましい構成を含む本開示のDA変換装置、撮像装置、及び、電子機器にあっては、初期電位制御部について、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する構成とすることができる。

0013

また、上述した好ましい構成を含む本開示のDA変換装置、撮像装置、及び、電子機器にあっては、初期電位制御部について、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する構成とすることができる。

0014

また、上述した好ましい構成を含む本開示の撮像装置、及び、電子機器にあっては、アナログ−デジタル変換器について、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を2入力とするコンパレータを有する構成とすることができる。そして、コンパレータについて、アナログ画素信号の入力側のみで初期化動作が行われる構成とすることができる。また、アナログ−デジタル変換器について、画素アレイ部の各画素回路のそれぞれに対応して設けられている構成とすることが好ましい。

0015

また、上述した好ましい構成を含む本開示の撮像装置、及び、電子機器にあっては、画素アレイ部の各画素回路が形成された第1半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第2半導体チップの少なくとも2つの半導体チップが積層された積層型の半導体チップ構造を有する構成とすることができる。

0016

<本開示の撮像装置>
先ず、本開示に係る技術が適用されるDA変換装置を備える撮像装置(即ち、本開示の撮像装置)の基本的な構成について説明する。ここでは、撮像装置として、X−Yアドレス方式の撮像装置の一種であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。CMOSイメージセンサは、CMOSプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。

0017

[CMOSイメージセンサの構成例]
図1は、本開示の撮像装置の一例であるCMOSイメージセンサの基本的な構成の概略を示すブロック図である。

0018

本例に係るCMOSイメージセンサ1は、画素アレイ部11及び当該画素アレイ部11の周辺回路部を有する構成となっている。画素アレイ部11は、受光部(光電変換部)を含む画素回路(画素)2が行方向及び列方向に、即ち、行列状に2次元配置されて成る。ここで、行方向とは、画素行の画素回路2の配列方向(所謂、水平方向)を言い、列方向とは、画素列の画素回路2の配列方向(所謂、垂直方向)を言う。画素回路2は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。

0019

画素アレイ部11の周辺回路部は、例えば、行選択部12、定電流源部13、アナログ−デジタル変換部14、参照信号生成部15、水平転送走査部16、信号処理部17、及び、タイミング制御部18等によって構成されている。そして、参照信号生成部15として、本開示に係る技術が適用されるDA変換装置(即ち、本開示のDA変換装置)が用いられる。

0020

画素アレイ部11において、行列状の画素配列に対し、画素行毎に画素制御線311〜31m(以下、総称して「画素制御線31」と記述する場合がある)が行方向に沿って配線されている。また、画素列毎垂直信号線321〜32n(以下、総称して「垂直信号線32」と記述する場合がある)が列方向に沿って配線されている。画素制御線31は、画素回路2から信号を読み出す際の駆動を行うための駆動信号伝送する。図1では、画素制御線31について1本の配線として図示しているが、1本に限られるものではない。画素制御線31の一端は、行選択部12の各行に対応した出力端に接続されている。

0021

以下に、画素アレイ部11の周辺回路部の各構成要素、即ち、行選択部12、定電流源部13、アナログ−デジタル変換部14、参照信号生成部15、水平転送走査部16、信号処理部17、及び、タイミング制御部18について説明する。

0022

行選択部12は、シフトレジスタアドレスデコーダなどによって構成され、画素アレイ部11の各画素回路2の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部12は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。

0023

読出し走査系は、画素回路2から画素信号を読み出すために、画素アレイ部11の画素回路2を行単位で順に選択走査する。画素回路2から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピード時間分だけ先行して掃出し走査を行う。

0024

この掃出し走査系による掃出し走査により、読出し行の画素回路2の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す(リセットする)ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。

0025

定電流源部13は、画素列毎に垂直信号線321〜32nの各々に接続された、例えばMOSトランジスタから成る複数の電流源Iを備えており、行選択部12によって選択走査された画素行の各画素回路2に対し、垂直信号線321〜32nの各々を通してバイアス電流を供給する。

0026

アナログ−デジタル変換部14は、画素アレイ部11の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部14は、画素列毎に垂直信号線321〜32nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ−デジタル変換部である。

0027

列並列アナログ−デジタル変換部14におけるアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。

0028

参照信号生成部15は、後述する本開示のDA変換装置から成り、時間経過に応じてレベル(電圧)が単調減少するランプ(RAMP)波の参照信号を生成する。参照信号生成部15で生成されたランプ波の参照信号は、アナログ−デジタル変換部14に供給され、アナログ−デジタル変換の際の基準信号として用いられる。

0029

水平転送走査部16は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11の各画素回路(画素)2の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部16による制御の下に、アナログ−デジタル変換部14でデジタル信号に変換された画素信号が画素列単位水平転送線19に読み出される。

0030

信号処理部17は、水平転送線19を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、2次元の画像データを生成する。例えば、信号処理部17は、縦線欠陥点欠陥補正、又は、信号のクランプを行ったり、パラレルシリアル変換圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理を行ったりする。信号処理部17は、生成した画像データを、本CMOSイメージセンサ1の出力信号として後段の装置に出力する。

0031

タイミング制御部18は、各種のタイミング信号クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部12、定電流源部13、アナログ−デジタル変換部14、参照信号生成部15、水平転送走査部16、及び、信号処理部17等の駆動制御を行う。

0032

[画素回路の構成例]
図2は、画素回路2の構成の一例を示す回路図である。画素回路2は、受光素子である光電変換素子として、例えば、フォトダイオード21を有している。画素回路2は、フォトダイオード21に加えて、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25を有する構成となっている。

0033

転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25の4つのトランジスタとしては、例えばNチャネルMOS型電界効果トランジスタ(Field Effect Transistor;FET)を用いている。但し、ここで例示した4つのトランジスタ22〜25の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

0034

この画素回路2に対して、先述した画素制御線31として、複数の画素制御線が同一画素行の各画素回路2に対して共通に配線されている。これら複数の画素制御線は、行選択部12の各画素行に対応した出力端に画素行単位で接続されている。行選択部12は、複数の画素制御線に対して転送信号TRG、リセット信号RST、及び、選択信号SELを適宜出力する。

0035

フォトダイオード21は、アノード電極低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換してその光電荷を蓄積する。フォトダイオード21のカソード電極は、転送トランジスタ22を介して増幅トランジスタ24のゲート電気的に接続されている。ここで、増幅トランジスタ24のゲートが電気的に繋がった領域は、フローティングディフュージョン浮遊拡散領域不純物拡散領域FDである。フローティングディフュージョンFDは、電荷を電圧に変換する電荷電圧変換部である。

0036

転送トランジスタ22のゲートには、高レベル(例えば、VDDレベル)がアクティブとなる転送信号TRGが行選択部12から与えられる。転送トランジスタ22は、転送信号TRGに応答して導通状態となることで、フォトダイオード21で光電変換され、当該フォトダイオード21に蓄積された光電荷をフローティングディフュージョンFDに転送する。

0037

リセットトランジスタ23は、高電位側電源電圧VDDノードとフローティングディフュージョンFDとの間に接続されている。リセットトランジスタ23のゲートには、高レベルがアクティブとなるリセット信号RSTが行選択部12から与えられる。リセットトランジスタ23は、リセット信号RSTに応答して導通状態となり、フローティングディフュージョンFDの電荷を電圧VDDのノードに捨てることによってフローティングディフュージョンFDをリセットする。

0038

増幅トランジスタ24は、ゲートがフローティングディフュージョンFDに、ドレインが高電位側電源電圧VDDのノードにそれぞれ接続されている。増幅トランジスタ24は、フォトダイオード21での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ24は、ソースが選択トランジスタ25を介して垂直信号線32に接続される。そして、増幅トランジスタ24と、垂直信号線32の一端に接続される電流源Iとは、フローティングディフュージョンFDの電圧を垂直信号線32の電位に変換するソースフォロワを構成している。

0039

選択トランジスタ25は、ドレインが増幅トランジスタ24のソースに接続され、ソースが垂直信号線32に接続されている。選択トランジスタ25のゲートには、高レベルがアクティブとなる選択信号SELが行選択部12から与えられる。選択トランジスタ25は、選択信号SELに応答して導通状態となることで、画素回路2を選択状態として増幅トランジスタ24から出力される信号を垂直信号線32に伝達する。

0040

尚、上記の回路例では、画素回路2として、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25から成る、即ち4つのトランジスタ(Tr)から成る4Tr構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ25を省略し、増幅トランジスタ24に選択トランジスタ25の機能を持たせる3Tr構成とすることもできるし、必要に応じて、トランジスタの数を増やした5Tr以上の構成とすることもできる。

0041

[アナログ−デジタル変換部の構成例]
次に、列並列アナログ−デジタル変換部14の構成例について説明する。列並列アナログ−デジタル変換部14の構成の一例を図3に示す。本開示のCMOSイメージセンサ1におけるアナログ−デジタル変換部14は、画素アレイ部11の各画素回路2のそれぞれに対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、n列目のシングルスロープ型アナログ−デジタル変換器140を例に挙げて説明する。

0042

シングルスロープ型アナログ−デジタル変換器140は、コンパレータ141、カウンタ回路142、及び、ラッチ回路143を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器140では、参照信号生成部19で生成されるランプ波の参照信号が用いられる。具体的には、画素列毎に設けられたコンパレータ141に基準信号として与えられる。

0043

コンパレータ141は、画素回路2から読み出されるアナログの画素信号を比較入力とし、参照信号生成部19で生成されるランプ波の参照信号を基準入力とし、両信号を比較する。そして、コンパレータ141は、例えば、参照信号が画素信号よりも大きいときに出力が第1の状態(例えば、高レベル)になり、参照信号が画素信号以下のときに出力が第2の状態(例えば、低レベル)になる。これにより、コンパレータ141は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。

0044

カウンタ回路142には、コンパレータ141に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部18からクロック信号CLKが与えられる。そして、カウンタ回路142は、クロック信号CLKに同期してカウント動作を行うことによって、コンパレータ141の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路142のカウント結果カウント値)が、アナログの画素信号をデジタル化したデジタル値となる。

0045

ラッチ回路143は、カウンタ回路142のカウント結果であるデジタル値を保持(ラッチ)する。また、ラッチ回路143は、信号レベルの画素信号に対応するD相のカウント値と、リセットレベルの画素信号に対応するP相のカウント値との差分をとることにより、ノイズ除去処理の一例である、CDS(Correlated Double Sampling:相関二重サンプリング)処理を行う。そして、水平転送走査部16による駆動の下に、ラッチしたデジタル値を水平転送線19に出力する。

0046

上述したように、シングルスロープ型アナログ−デジタル変換器140の集合から成る列並列アナログ−デジタル変換部14では、参照信号生成部15で生成される、線形に変化するアナログ値の参照信号と、画素回路2から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。

0047

尚、上記の例では、列並列アナログ−デジタル変換部14として、画素列に対して1対1の関係でアナログ−デジタル変換器140が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ−デジタル変換器140が配置されて成る構成とすることも可能である。

0048

[半導体チップ構造]
上記の構成のCMOSイメージセンサ1の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面(正面)とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。

0049

以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。

0050

(平置型の半導体チップ構造)
図4は、CMOSイメージセンサ1の平置型のチップ構造の概略を示す平面図である。図4に示すように、平置型の半導体チップ構造、所謂、平置構造は、画素回路2が行列状に配置されて成る画素アレイ部11と同じ半導体基板41上に、画素アレイ部11の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部11と同じ半導体基板41上に、行選択部12、定電流源部13、アナログ−デジタル変換部14、参照信号生成部15、水平転送走査部16、信号処理部17、及び、タイミング制御部18等が形成されている。

0051

(積層型の半導体チップ構造)
図5は、CMOSイメージセンサ1の積層型の半導体チップ構造の概略を示す分解斜視図である。図5に示すように、積層型の半導体チップ構造、所謂、積層構造は、第1半導体チップ42及び第2半導体チップ43の少なくとも2つの半導体チップが積層された構造となっている。

0052

この積層型の半導体チップ構造において、1層目の第1半導体チップ42は、光電変換素子(例えば、フォトダイオード21)を含む画素回路2が行列状に2次元配置されて成る画素アレイ部11が形成された画素チップである。2層目の第2半導体チップ43は、画素アレイ部11の行列状に2次元配置された画素回路2のそれぞれに対応して配置されたアナログ−デジタル変換器(ADC)140の集合から成るアナログ−デジタル変換部14を含む回路部が形成された回路チップである。

0053

1層目の第1半導体チップ42の各画素回路2と、2層目の第2半導体チップ43の各アナログ−デジタル変換器140とは、Cu−Cu接続(カッパー−カッパー接続)等の接続部(図示せず)を通して電気的に接続される。

0054

この積層型の半導体チップ構造によれば、1層目の第1半導体チップ42には画素回路2の作製に適したプロセスを適用でき、2層目の第2半導体チップ43には回路部分の作製に適したプロセスを適用できる。これにより、CMOSイメージセンサ1の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。

0055

<本開示のデジタル−アナログ変換装置>
CMOSイメージセンサ1において、参照信号生成部15として用いられる本開示のデジタル−アナログ変換装置は、電流制御型のデジタル−アナログ変換装置である。本開示のデジタル−アナログ変換装置について説明する前に、電流制御型のデジタル−アナログ変換装置の従来例について説明する。

0056

[従来例]
図6は、従来例に係るデジタル−アナログ変換装置50Aの構成の一例を示す回路図である。

0057

従来例に係るデジタル−アナログ変換装置50Aは、グランド基準型DA変換装置として構成されており、アナログ信号出力部51、アナログゲイン調整部52、カウンタデコーダ53、及び、ゲインデコーダ54を有する構成となっている。

0058

(アナログ信号出力部)
アナログ信号出力部51は、カウンタデコーダ53でデコードされるデジタル入力信号DIの値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する。また、アナログ信号出力部51は、アナログゲイン調整部52から供給されるゲイン制御信号であるバイアス電圧Vbiasに応じてアナログ信号のゲインを調整する。

0059

アナログ信号出力部51は、次のような回路構成となっている。すなわち、アナログ信号出力部51は、差動トランジスタ、及び、この差動トランジスタの電流源トランジスタを含み、電流源トランジスタのゲートに共通のバイアス電圧が供給される複数の基本電流源セル5111〜511nを有する構成となっている。

0060

グランド基準型DA変換装置50Aの場合、複数の基本電流源セル5111〜511nは、PチャネルMOSトランジスタによって形成される。アナログ信号出力部51は、複数の基本電流源セル5111〜511nの他、選択出力線512、非選択出力線513、及び、終端抵抗514を有している。

0061

アナログ信号出力部51の複数の基本電流源セル5111〜511nはそれぞれ、共通した構成を有する。すなわち、各基本電流源セル5111〜511nは、電流源トランジスタを形成するPチャネルMOSトランジスタPT11、及び、ソース同士が接続されて差動トランジスタを形成するPチャネルMOSトランジスタPT12,PT13から成る構成となっている。

0062

基本電流源セル5111〜511nにおいて、PチャネルMOSトランジスタPT11のソースが電源電圧VDDの電源線L1に接続され、ドレインがPチャネルMOSトランジスタPT12,PT13の各ソースに接続されている。

0063

PチャネルMOSトランジスタPT12のドレインには、非選択出力線513の一端が接続されている。非選択出力線513の他端は、GND電位接地線L2に接続されている。尚、GND電位の接地線L2は、1Ω程度の抵抗値R0の寄生配線抵抗515を持っている。

0064

PチャネルMOSトランジスタPT13のドレインには、選択出力線512の一端が接続されている。選択出力線512の他端は、終端抵抗514の一端に接続されている。終端抵抗514の他端は、接地線L2に接続されている。終端抵抗514は、100Ω程度の抵抗値R1を有しており、電流−電圧変換を行う。

0065

複数の基本電流源セル5111〜511nにおいて、PチャネルMOSトランジスタPT11のゲートが、アナログゲイン調整部52から供給されるゲイン制御信号であるバイアス電圧Vbiasの供給線L3に共通に接続されている。そして、PチャネルMOSトランジスタPT12のゲートがデジタル信号Qinの入力端となり、PチャネルMOSトランジスタPT13のゲートがデジタル信号Qinと逆相の信号xQinの入力端となっている。

0066

複数の基本電流源セル5111〜511nにおいて、差動トランジスタの一方のPチャネルMOSトランジスタPT13のドレインが選択出力線512に共通に接続され、他方のPチャネルMOSトランジスタPT12のドレインが非選択出力線513に共通に接続されている。そして、選択出力線512と終端抵抗514との接続ノードが出力ノードND51となり、当該出力ノードND51から、アナログ信号出力部51の出力信号であるアナログ信号が導出される。すなわち、出力ノードND51は、アナログ信号出力部51の出力ノードであり、デジタル−アナログ変換装置50Aの出力ノードである。

0067

アナログ信号出力部51において、複数の基本電流源セル5111〜511nは、カウンタデコーダ53のデコード情報に応じて、差動トランジスタの一方のPチャネルMOSトランジスタPT13が選択される。これにより、選択された基本電流源セルの電流出力が加算されてランプ出力電流Irampとして選択出力線512に流れる。そして、このランプ出力電流Irampが終端抵抗514で電圧信号に変換されて、出力ノードND51からアナログ信号として出力される。

0068

また、複数の基本電流源セル5111〜511nは、カウンタデコーダ53のデコード情報に応じて、他方のPチャネルMOSトランジスタPT13が選択される。この場合、選択された基本電流源セルの電流出力が加算されてランプ非出力電流Iramp_minusとして非選択出力線513を介して接地線L2に流される。

0069

上述したように、アナログ信号出力部51では、カウンタデコーダ53でデコードされるデジタル入力信号DIの値に応じたランプ出力電流Irampが生成される。そして、デジタル入力信号DIの値に応じて、選択される基本電流源セルの数を徐々に減らし、そのときのランプ出力電流Irampを電流−電圧変換することで、ランプ波の電圧信号が生成され、ランプ波のアナログ信号として出力される。

0070

(アナログゲイン調整部)
アナログゲイン調整部52は、ゲインデコーダ54でデコードされるデジタルゲイン制御信号DGIの値に応じたゲイン制御信号であるバイアス電圧Vbiasを生成する。そして、アナログゲイン調整部52は、生成したバイアス電圧Vbiasをアナログ信号出力部51にゲインを調整するための信号として出力する。

0071

アナログゲイン調整部52は、差動トランジスタ、及び、この差動トランジスタの電流源トランジスタを含み、電流源トランジスタのゲートに共通の基準電流に応じたバイアス電圧が供給される複数の基本電流源セル5211〜521nを有する構成となっている。グランド基準型DA変換装置50Aの場合、複数の基本電流源セル5211〜521nは、NチャネルMOSトランジスタによって形成される。

0072

アナログゲイン調整部52は、複数の基本電流源セル5211〜521nの他に、選択線522、非選択線523、NチャネルMOSトランジスタDN21、及び、PチャネルMOSトランジスタDP21を有している。NチャネルMOSトランジスタDN21及びPチャネルMOSトランジスタDP21は、ゲートとドレインが共通に接続されたダイオード接続構成となっている。

0073

アナログゲイン調整部52の複数の基本電流源セル5211〜521nはそれぞれ、共通した構成を有している。すなわち、各基本電流源セル5211〜521nは、電流源トランジスタを形成するNチャネルMOSトランジスタNT21、及び、ソース同士が接続されて差動トランジスタを形成するNチャネルMOSトランジスタNT22,NT33から成る構成となっている。

0074

基本電流源セル5211〜521nにおいて、NチャネルMOSトランジスタNT21のソースがGND電位の接地線L2に接続され、ドレインがNチャネルMOSトランジスタNT22,NT23の各ソースに接続されている。

0075

NチャネルMOSトランジスタNT22のドレインには、非選択線523の一端が接続されている。非選択線523の他端は、電源電圧VDDの電源ラインL1に接続されている。NチャネルMOSトランジスタNT23のドレインには、選択線522の一端が接続されている。

0076

選択線522の他端は、PチャネルMOSトランジスタDP21のドレイン及びゲートに接続され、その接続ノードがアナログ信号出力部51の複数の基本電流源セル5111〜511nの電流源トランジスタのゲートに接続されている。すなわち、アナログゲイン調整部52のPチャネルMOSトランジスタDP21と、アナログ信号出力部51の複数の基本電流源セル5111〜511nの電流源トランジスタを形成するPチャネルMOSトランジスタPT21とにより、カレントミラー回路が形成されている。

0077

複数の基本電流源セル5211〜521nにおいて、NチャネルMOSトランジスタNT21のゲートは、ダイオード接続構成のNチャネルMOSトランジスタDN21のゲートに共通に接続されている。

0078

NチャネルMOSトランジスタDN21は、ソースが接地線L2に接続され、ドレイン及びゲートが基準電流Irefの供給ラインに接続され、その接続点(ゲート)が、複数の基本電流源セル5211〜521nの各NチャネルMOSトランジスタNT21のゲートに接続されている。

0079

そして、NチャネルMOSトランジスタDN21は、基準電流Irefを電圧に変換し、基準電圧Vrefとして、複数の基本電流源セル5211〜521nの各NチャネルMOSトランジスタNT21のゲートに与える。

0080

NチャネルMOSトランジスタNT22のゲートが信号Ginの供給ラインに接続され、NチャネルMOSトランジスタNT23のゲートが信号Ginと逆相の信号xGinの供給ラインに接続されている。

0081

複数の基本電流源セル5211〜521nにおいて、差動トランジスタの一方のNチャネルMOSトランジスタNT23のドレインが選択線522に共通に接続され、他方のNチャネルMOSトランジスタNT22のドレインが非選択線523に共通に接続されている。

0082

複数の基本電流源セル5211〜521nにおいて、ゲインデコーダ54のデコード情報に応じて、差動トランジスタの一方のNチャネルMOSトランジスタNT23が選択される。これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainとして選択線522に流れる。そして、このゲイン電流IgainがPチャネルMOSトランジスタDP21で電圧信号に変換されてアナログ信号出力部51に出力される。

0083

また、複数の基本電流源セル5211〜521nにおいて、ゲインデコーダ54のデコード情報に応じて、他方のNチャネルMOSトランジスタNT22が選択される。この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線523に流れる。

0084

上述したように、アナログゲイン調整部52では、ゲインデコーダ54でデコードされるデジタルゲイン制御信号DGIの値に応じたゲイン電流Igain及び非選択側電流Igain_minusが生成される。そして、ゲイン電流Igainに基づくバイアス電圧Vbiasが生成され、当該バイアス電圧Vbiasが、アナログ信号出力部51に対して、ゲインを調整するためのゲイン制御信号として出力される。アナログゲイン調整部52は、ゲイン電流Igainによってデジタル−アナログ変換装置50Aの出力電圧の傾きを変えることができる。

0085

上記の構成の従来例に係るデジタル−アナログ変換装置50Aでは、アナログ−デジタル変換部14のアナログゲインの変更時に、回路中のゲイン電流Igainが変わる。例えば、0dBのゲイン電流Igainを2Iとしたとき、6dBのゲイン電流IgainがIとなる。これに伴い、ゲイン電流Igainをカレントミラーにより受けた後段のアナログ信号出力部51のランプ出力電流Irampも同様に2I(0dB)からI(6dB)に変化する。この結果、デジタル−アナログ変換装置50Aの出力ノードND51でのデジタル−アナログ変換装置50Aの出力電圧は、図7に示すように、0dBと6dBでDC電位が変動するため、アナログゲイン変更時のデジタル−アナログ変換装置50Aの出力電圧を一定に保つことができない。また、半導体チップ外部から供給される電源電圧の公差により、デジタル−アナログ変換装置50Aの出力電圧のDC電位に個体差が生じる。

0086

ここで、そもそもアナログゲインの変更時に、デジタル−アナログ変換装置50Aの出力電圧を一定に保つ必要がある状況について説明する。

0087

先ず、画素回路2から出力される画素信号VSL、及び、参照信号生成部15から供給されるランプ波の参照信号RAMPを2入力とする、アナログ−デジタル変換器140のコンパレータ141(図3参照)について説明する。コンパレータ141には、両側オートゼロタイプのコンパレータと、片側オートゼロタイプのコンパレータとがある。

0088

(両側オートゼロタイプのコンパレータ)
両側オートゼロタイプのコンパレータの回路図を図8Aに示す。両側オートゼロタイプのコンパレータは、差動アンプ60、第1の容量素子C31、第2の容量素子C32第1のスイッチトランジスタNT33、及び、第2のスイッチトランジスタNT34を有する構成となっている。ここでは、第1のスイッチトランジスタNT33及び第2のスイッチトランジスタNT34として、例えば、NチャネルMOSトランジスタを用いている。

0089

差動アンプ60は、第1の差動トランジスタNT31、第2の差動トランジスタNT32、電流源トランジスタNT35、第1の負荷トランジスタPT31、及び、第2の負荷トランジスタPT32から構成されている。ここでは、第1の差動トランジスタNT31及び第2の差動トランジスタNT32としてNチャネルMOSトランジスタを用い、第1の負荷トランジスタPT31及び第2の負荷トランジスタPT32としてPチャネルMOSトランジスタを用いている。

0090

差動アンプ60において、第1の差動トランジスタNT31及び第2の差動トランジスタNT32は、ソースが共通に接続されて差動動作をなす差動対を構成している。電流源トランジスタNT35は、第1の差動トランジスタNT31及び第2の差動トランジスタNT32のソース共通接続ノードとグランドGNDとの間に接続されている。第1の負荷トランジスタPT31は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、第1の差動トランジスタNT31に対して直列に接続されている。すなわち、第1の負荷トランジスタPT31及び第1の差動トランジスタNT31の各ドレインが共通に接続されている。

0091

第2の負荷トランジスタPT32は、第2の差動トランジスタNT32に対して直列に接続されている。すなわち、第2の負荷トランジスタPT32及び第2の差動トランジスタNT32の各ドレインが共通に接続されている。そして、第1の負荷トランジスタPT31及び第2の負荷トランジスタPT32は、ゲートが共通に接続されることで、カレントミラー回路を形成している。

0092

また、第2の差動トランジスタNT32のドレインと第2の負荷トランジスタPT32のドレインとが接続されたノードが、差動アンプ60の出力ノードNとなっており、当該出力ノードNから出力信号OUTが導出される。第1の負荷トランジスタPT31及び第2の負荷トランジスタPT32の各ソースは、電源電圧VDDの電源線に接続されている。

0093

第1の容量素子C31は、ランプ波の参照信号RAMPの入力端子と第1の差動トランジスタNT31のゲートとの間に接続されている。そして、参照信号RAMPは、第1の容量素子C31を介して差動アンプ60の一方の入力となる。第2の容量素子C32は、画素信号VSLの入力端子と第2の差動トランジスタNT32のゲートとの間に接続されている。そして、画素信号VSLは、第2の容量素子C32を介して差動アンプ60の他方の入力となる。

0094

第1のスイッチトランジスタNT33は、第1の差動トランジスタNT31のゲートとドレインとの間に接続されている。第2のスイッチトランジスタNT34は、第2の差動トランジスタNT32のゲートとドレインとの間に接続されている。そして、第1のスイッチトランジスタNT33及び第2のスイッチトランジスタNT34は、オートゼロ信号AZによってオン導通)/オフ(非導通)制御が行われる。

0095

すなわち、オートゼロ信号AZによる第1のスイッチトランジスタNT33及び第2のスイッチトランジスタNT34の制御によって、差動アンプ60の初期化動作であるオートゼロ動作が行われる。このように、本回路例のコンパレータでは、差動アンプ60のオートゼロ動作が、ランプ波の参照信号RAMPの入力側、及び、画素信号VSLの入力側の両側で行われる。

0096

(片側オートゼロタイプのコンパレータ)
片側オートゼロタイプのコンパレータの回路図を図8Bに示す。片側オートゼロタイプのコンパレータは、図8Aに示す両側オートゼロタイプのコンパレータにおいて、ランプ波の参照信号RAMPの入力側の第1の容量素子C31及び第1のスイッチトランジスタNT33が省略されており、それ以外の構成は、両側オートゼロタイプの場合と同じである。これにより、本回路例のコンパレータでは、差動アンプ60のオートゼロ動作が、画素信号VSLの入力側のみの片側で行われる。コンパレータの回路動作上、片側オートゼロでも問題ない。

0097

回路面積的に、容量素子が占める割合は大きい。従って、片側オートゼロタイプのコンパレータの場合、両側オートゼロタイプのコンパレータに比べて、第1の容量素子C31を削減している分だけ回路面積の縮小化を図ることができる。特に、図5に示す積層型の半導体チップ構造の場合、画素回路2に対応して、コンパレータ141を含むアナログ−デジタル変換器140が多数配置される。従って、コンパレータ141として、片側オートゼロタイプのコンパレータを用いることで、アナログ−デジタル変換器140の回路規模を縮小化できる効果は大きい。

0098

ところで、両側オートゼロタイプのコンパレータの場合、通常は、コンパレータのオートゼロ動作により、コンパレータの入力から見たランプ波の参照信号RAMPの電位は、参照信号RAMP自身のDC電位によらず一定となるために、特に問題にならない。しかし、参照信号RAMPの入力側に容量素子のない片側オートゼロタイプのコンパレータの場合、オートゼロ動作時の参照信号RAMPの電位が重要になる。

0099

例えば、片側オートゼロタイプのコンパレータにおいて、電流源トランジスタNT35のオーバードライブ電圧Vovを0.2V、差動トランジスタNT31,NT32のゲート−ソース間電圧Vgsを0.6Vとすると、本コンパレータが飽和領域で動するための差動入力下限は、0.8V(=0.2V+0.6V)となる。

0100

また、例えば、電源電圧VDDを2.9V、負荷トランジスタPT31,PT32のゲート−ソース間電圧Vgsを0.6Vとすると、本コンパレータが飽和領域で動するための差動入力上限は、2.7V(=2.9V−0.6V−0.2V+0.6V)となる。コンパレータのダイナミックレンジについての説明図を図9に示す。

0101

片側オートゼロタイプのコンパレータの場合、参照信号RAMPのDC電位が、図9のコンパレータのダイナミックレンジ内に収まっている必要があるが、アナログゲイン変更時のデジタル−アナログ変換装置50Aの出力電圧が一定でない場合、特に、高ゲインのときに下限範囲外に入ってしまう可能性がある。これが、従来例に係るデジタル−アナログ変換装置50Aを使用する場合の課題であり、アナログゲイン変更時に、デジタル−アナログ変換装置50Aの出力電圧(即ち、ランプ波の参照信号の電圧)を一定に保つ必要がある理由である。

0102

上記の課題を解消するためになされたのが本開示に係る技術である。アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つようにするために、本開示の実施形態では、アナログ信号出力部51の出力ノードND51に接続され、アナログ信号の初期電位を制御する初期電位制御部を備える。そして、初期電位制御部は、アナログゲイン調整部52によって調整されるゲインによらず、アナログ信号の初期電位が一定電位になるように制御する。

0103

そして、本実施形態に係るデジタル−アナログ変換装置を、先述した撮像装置(具体的には、CMOSイメージセンサ1)におけるアナログ−デジタル変換部14のアナログ−デジタル変換器140として用いることができる。これにより、アナログ−デジタル変換器140のコンパレータ141が片側オートゼロタイプのコンパレータであっても、アナログゲインを上げてもコンパレータのダイナミックレンジ内で動作させることができるため、高品位撮像画像を得ることができる。

0104

以下に、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つようにするための本実施形態に係るデジタル−アナログ変換装置の具体的な実施例について説明する。

0105

[実施例1]
図10は、本開示の実施例1に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。

0106

実施例1に係るデジタル−アナログ変換装置50Bは、アナログ信号出力部51、アナログゲイン調整部52、カウンタデコーダ53、及び、ゲインデコーダ54の他に、初期電位制御部の一例であるオフセット電流源回路55、及び、マニュアルオフセットデコーダ56を有する構成となっている。アナログ信号出力部51及びアナログゲイン調整部52については、図6に示す従来例に係るデジタル−アナログ変換装置50Aの場合と同じである。

0107

初期電位制御部の一例であるオフセット電流源回路55は、信号線S1を介してアナログ信号出力部51の出力ノードND51に接続されており、アナログゲイン調整部52によって調整されるゲインによらず、出力ノードND51から出力されるアナログ信号の初期電位が一定電位になるように制御する。

0108

オフセット電流源回路55は、複数の電流源トランジスタCT31、及び、同数のスイッチトランジスタST31を有する構成となっている。複数の電流源トランジスタCT31及びスイッチトランジスタST31は、PチャネルMOSトランジスタから成り、電源電圧VDDの電源線L1とアナログ信号出力部51の出力ノードND51との間に直列に接続されている。

0109

オフセット電流源回路55は更に、PチャネルMOSトランジスタDP31、及び、NチャネルMOSトランジスタDN31を有している。PチャネルMOSトランジスタDP31は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、複数の電流源トランジスタCT31とゲートが共通に接続されることで、カレントミラー回路を形成している。NチャネルMOSトランジスタDN31は、PチャネルMOSトランジスタDP31に対して直列に接続され、アナログゲイン調整部52の基準電流Irefをゲート入力としている。

0110

上記の構成のオフセット電流源回路55は、アナログゲインの設定に基づいて外部から与えられ、マニュアルオフセットデコーダ56でデコードされるオフセット設定値に応じて、複数のスイッチトランジスタST31をオン/オフ制御する。これにより、選択されたスイッチトランジスタST31を通して、電流源トランジスタCT31から出力ノードND51に電流が流し込まれ、終端抵抗514に供給される。

0111

初期電位制御部の一例であるオフセット電流源回路55によれば、アナログゲインの変更によって、アナログ信号出力部51のランプ出力電流Irampが変動する場合に、補正電流相当のオフセット電流をマニュアル的に出力ノードND51を通して終端抵抗514に流し込むことにより、図11に示すようなデジタル−アナログ変換装置50Bの出力電圧を得ることができる。これにより、アナログゲインを変化させても、デジタル−アナログ変換装置50Bの出力電圧の初期電圧を一定に保つことができる。図11において、R0は、寄生配線抵抗515の抵抗値であり、R1は、終端抵抗514の抵抗値である。

0112

上述した実施例1に係るデジタル−アナログ変換装置50Bによれば、オフセット電流源回路55の作用により、アナログゲイン変更時のデジタル−アナログ変換装置50Bの出力電圧の初期電圧を一定に保つことができる。

0113

[実施例2]
図12は、本開示の実施例2に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。

0114

実施例2に係るデジタル−アナログ変換装置50Cは、アナログ信号出力部51、アナログゲイン調整部52、カウンタデコーダ53、及び、ゲインデコーダ54の他に、初期電位制御部の一例である補正用電流増幅回路57を有する構成となっている。アナログ信号出力部51及びアナログゲイン調整部52については、図6に示す従来例に係るデジタル−アナログ変換装置50Aの場合と同じである。

0115

補正用電流増幅回路57は、信号線L4を介してアナログゲイン調整部52に接続されるとともに、信号線S2を介してアナログ信号出力部51の出力ノードND51に接続されている。補正用電流増幅回路57は、アナログゲイン調整部52の非選択側電流Igain_minusを、信号線L4を通して入力し、当該非選択側電流Igain_minusに基づいて、アナログゲイン調整部52でゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Icorctを生成する。

0116

補正用電流増幅回路57は、生成した補正電流Icorctを、信号線S2を通してアナログ信号出力部51の出力ノードND51に供給する。これにより、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Icorctは、アナログ信号出力部51のランプ出力電流Irampに加算される。その結果、アナログ信号出力部51及び補正用電流増幅回路57での消費電流の合計はゲイン設定によらず一定に保たれる。従って、デジタル−アナログ変換装置50C全体での電流はゲイン設定によらず一定に保たれる。

0117

また、補正電流Icorctは、出力ノードND51に供給されることで、ランプ出力電流Irampに加算されて、抵抗値R1の終端抵抗514に流れ込む。これにより、0dBでは、ゲイン電流Igainを2Iとしたとき、補正電流Icorctが0となり、終端抵抗514に流れる電流は2Iとなり、6dBでは、ゲイン電流IgainをIとしたとき、補正電流IcorctがIとなり、終端抵抗514に流れる電流は2Iとなる。このことは、アナログゲインを変更しても、補正用電流増幅回路57の作用により、終端抵抗514に流れる電流は変わらないことを意味する。その結果、アナログゲイン変更時のデジタル−アナログ変換装置50Cの出力電圧の初期電圧を一定に保つことができる。

0118

補正用電流増幅回路57は、IV変換回路としてPチャネルMOSトランジスタDP41、電流源としてのPチャネルMOSトランジスタPT41、及び、出力用のPチャネルMOSトランジスタPT42を有する構成となっている。

0119

PチャネルMOSトランジスタDP41は、ダイオード接続され、アナログゲイン調整部52のPチャネルMOSトランジスタDP21と同等の機能を有する。PチャネルMOSトランジスタPT41は、アナログ信号出力部51の基本電流源セル5111〜511nの電流源としてのPチャネルMOSトランジスタPT11と同等の機能を有する。また、PチャネルMOSトランジスタPT42は、アナログ信号出力部51の基本電流源セル5111〜511nの差動トランジスタのPチャネルMOSトランジスタPT12又はPT13と同等の機能を有する。

0120

補正用電流増幅回路57において、PチャネルMOSトランジスタPT41,PT42の並列数はアナログ信号出力部51の基本電流源セル5111〜511nの数nと同様に設定される。

0121

PチャネルMOSトランジスタDP41は、ドレイン及びゲートが信号線L5に接続され、ソースが電源電圧VDDの電源線L1に接続されている。PチャネルMOSトランジスタDP41のゲートには、信号線L5を通してバイアス電圧Vbisa2が与えられる。

0122

n個のPチャネルMOSトランジスタPT41は、ソースが電源電圧VDDの電源線L1に接続され、ドレインがPチャネルMOSトランジスタPT41のソースにそれぞれ接続されている。n個のPチャネルMOSトランジスタPT41のゲートにも、PチャネルMOSトランジスタDP41と同様に、バイアス電圧Vbisa2が与えられる。

0123

n個のPチャネルMOSトランジスタPT42は、ゲートがグランド電位に保持され、オン状態に保持されている。そして、n個のPチャネルMOSトランジスタPT42のドレインは、アナログ信号出力部51の出力ノードND51に補正電流Icorctを供給するための信号線S2に接続されている。換言すれば、補正電流Icorctの信号線S2は、n個のPチャネルMOSトランジスタPT42のドレインと、アナログ信号出力部51の出力ノードND51との間に配線されている。

0124

補正用電流増幅回路57において、ダイオード接続されたPチャネルMOSトランジスタDP41とn個のPチャネルMOSトランジスタPT41によってカレントミラー回路が形成されている。補正用電流増幅回路57は、アナログゲイン調整部52のPチャネルMOSトランジスタDP21、及び、アナログ信号出力部51の基本電流源セル5111〜511nの電流源としてのPチャネルMOSトランジスタPT11によって形成されるカレントミラー回路の電流ミラー比と同じ比率電流増幅を行う。

0125

上述した実施例2に係るデジタル−アナログ変換装置50Cによれば、補正用電流増幅回路57により、アナログゲイン変更時のデジタル−アナログ変換装置50Cの出力電圧の初期電圧を一定に保つことができる。また、実施例1に比べて、オフセット電流値マニュアル調整が不要であるため、ユーザの使い勝手の向上を図ることができる。また、実施例1に比べて、非選択側電流Igain_minusとオフセット電流の重畳がなくなるため、低消費電力化を図ることができるとともに、レイアウト省面積化が可能になる。

0126

<変形例>
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したデジタル−アナログ変換装置及び撮像装置の構成、構造は例示であり、適宜、変更することができる。

0127

<応用例>
以上説明した本開示の撮像装置は、例えば図13に示すように、可視光赤外光紫外光X線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。

0128

デジタルカメラや、カメラ機能付き携帯機器等の、鑑賞の用に供される画像を撮影する装置
自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ走行車両道路監視する監視カメラ車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫エアーコンディショナ等の家電に供される装置
内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療ヘルスケアの用に供される装置
防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
作物の状態を監視するためのカメラ等の、農業の用に供される装置

0129

<本開示に係る技術の適用例>
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。

0130

[本開示の電子機器]
ここでは、デジタルスチルカメラビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。

0131

(撮像システム)
図14は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。図14に示すように、本例に係る撮像システム100は、レンズ群等を含む撮像光学系101、撮像部102、DSP(Digital Signal Processor)回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108がバスライン109を介して相互に接続された構成となっている。

0132

撮像光学系101は、被写体からの入射光像光)を取り込んで撮像部102の撮像面上に結像する。撮像部102は、光学系101によって撮像面上に結像された入射光の光量を画素単位電気信号に変換して画素信号として出力する。DSP回路103は、一般的なカメラ信号処理、例えば、ホワイトバランス処理デモザイク処理ガンマ補正処理などを行う。

0133

フレームメモリ104は、DSP回路103での信号処理の過程で適宜データの格納に用いられる。表示装置105は、液晶表示装置有機EL(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部102で撮像された動画または静止画を表示する。記録装置106は、撮像部102で撮像された動画または静止画を、可搬型半導体メモリや、光ディスク、HDD(Hard Disk Drive)等の記録媒体に記録する。

0134

操作系107は、ユーザによる操作の下に、本撮像装置100が持つ様々な機能について操作指令を発する。電源系108は、DSP回路103、フレームメモリ104、表示装置105、記録装置106、及び、操作系107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

0135

上記の構成の撮像システム100において、撮像部102として、本開示に係る技術が適用されるデジタル−アナログ変換装置を搭載した撮像装置(本開示の撮像装置)を用いることができる。本開示に係る技術が適用されるデジタル−アナログ変換装置によれば、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるため、高品位の撮像画像を得ることができる。

0136

[移動体への応用例]
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車ハイブリッド電気自動車自動二輪車自転車パーソナルモビリティ飛行機ドローン船舶ロボット建設機械農業機械トラクター)などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。

0137

図15は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム7000の概略的な構成例を示すブロック図である。車両制御システム7000は、通信ネットワーク7010を介して接続された複数の電子制御ユニットを備える。図15に示した例では、車両制御システム7000は、駆動系制御ユニット7100、ボディ制御ユニット7200、バッテリ制御ユニット7300、車外情報検出ユニット7400、車内情報検出ユニット7500、及び統合制御ユニット7600を備える。これらの複数の制御ユニットを接続する通信ネットワーク7010は、例えば、CAN(Controller Area Network)、LIN(Local Interconnect Network)、LAN(Local Area Network)又はFlexRay(登録商標)等の任意の規格準拠した車載通信ネットワークであってよい。

0138

各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク7010を介して他の制御ユニットとの間で通信を行うためのネットワークI/Fを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信I/Fを備える。図15では、統合制御ユニット7600の機能構成として、マイクロコンピュータ7610、汎用通信I/F7620、専用通信I/F7630、測位部7640、ビーコン受信部7650、車内機器I/F7660、音声画像出力部7670、車載ネットワークI/F7680及び記憶部7690が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信I/F及び記憶部等を備える。

0139

駆動系制御ユニット7100は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット7100は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット7100は、ABS(Antilock Brake System)又はESC(Electronic Stability Control)等の制御装置としての機能を有してもよい。

0140

駆動系制御ユニット7100には、車両状態検出部7110が接続される。車両状態検出部7110には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダル操作量ブレーキペダルの操作量、ステアリングホイール操舵角エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット7100は、車両状態検出部7110から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。

0141

ボディ系制御ユニット7200は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット7200は、キーレスエントリシステムスマートキーシステムパワーウィンドウ装置、あるいは、ヘッドランプバックランプブレーキランプウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット7200には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット7200は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

0142

バッテリ制御ユニット7300は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池7310を制御する。例えば、バッテリ制御ユニット7300には、二次電池7310を備えたバッテリ装置から、バッテリ温度バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット7300は、これらの信号を用いて演算処理を行い、二次電池7310の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。

0143

車外情報検出ユニット7400は、車両制御システム7000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット7400には、撮像部7410及び車外情報検出部7420のうちの少なくとも一方が接続される。撮像部7410には、ToF(Time Of Flight)カメラ、ステレオカメラ単眼カメラ赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部7420には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム7000を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。

0144

環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサレーダ装置及びLIDAR(Light Detection and Ranging、Laser Imaging Detection and Ranging)装置のうちの少なくとも一つであってよい。これらの撮像部7410及び車外情報検出部7420は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。

0145

ここで、図16は、撮像部7410及び車外情報検出部7420の設置位置の例を示す。撮像部7910,7912,7914,7916,7918は、例えば、車両7900のフロントノーズサイドミラーリアバンパバックドア及び車室内フロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部7910及び車室内のフロントガラスの上部に備えられる撮像部7918は、主として車両7900の前方の画像を取得する。サイドミラーに備えられる撮像部7912,7914は、主として車両7900の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部7916は、主として車両7900の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部7918は、主として先行車両又は、歩行者、障害物、信号機交通標識又は車線等の検出に用いられる。

0146

尚、図16には、それぞれの撮像部7910,7912,7914,7916の撮影範囲の一例が示されている。撮像範囲aは、フロントノーズに設けられた撮像部7910の撮像範囲を示し、撮像範囲b,cは、それぞれサイドミラーに設けられた撮像部7912,7914の撮像範囲を示し、撮像範囲dは、リアバンパ又はバックドアに設けられた撮像部7916の撮像範囲を示す。例えば、撮像部7910,7912,7914,7916で撮像された画像データが重ね合わせられることにより、車両7900を上方から見た俯瞰画像が得られる。

0147

車両7900のフロントリアサイドコーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部7920,7922,7924,7926,7928,7930は、例えば超音波センサ又はレーダ装置であってよい。車両7900のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部7920,7926,7930は、例えばLIDAR装置であってよい。これらの車外情報検出部7920〜7930は、主として先行車両、歩行者又は障害物等の検出に用いられる。

0148

図15に戻って説明を続ける。車外情報検出ユニット7400は、撮像部7410に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット7400は、接続されている車外情報検出部7420から検出情報を受信する。車外情報検出部7420が超音波センサ、レーダ装置又はLIDAR装置である場合には、車外情報検出ユニット7400は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット7400は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット7400は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット7400は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。

0149

また、車外情報検出ユニット7400は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット7400は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部7410により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット7400は、異なる撮像部7410により撮像された画像データを用いて、視点変換処理を行ってもよい。

0150

車内情報検出ユニット7500は、車内の情報を検出する。車内情報検出ユニット7500には、例えば、運転者の状態を検出する運転者状態検出部7510が接続される。運転者状態検出部7510は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット7500は、運転者状態検出部7510から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット7500は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。

0151

統合制御ユニット7600は、各種プログラムにしたがって車両制御システム7000内の動作全般を制御する。統合制御ユニット7600には、入力部7800が接続されている。入力部7800は、例えば、タッチパネル、ボタンマイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット7600には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部7800は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム7000の操作に対応した携帯電話又はPDA(Personal Digital Assistant)等の外部接続機器であってもよい。入力部7800は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置動きを検出することで得られたデータが入力されてもよい。さらに、入力部7800は、例えば、上記の入力部7800を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット7600に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部7800を操作することにより、車両制御システム7000に対して各種のデータを入力したり処理動作を指示したりする。

0152

記憶部7690は、マイクロコンピュータにより実行される各種プログラムを記憶するROM(Read Only Memory)、及び各種パラメータ、演算結果又はセンサ値等を記憶するRAM(Random Access Memory)を含んでいてもよい。また、記憶部7690は、HDD(Hard Disc Drive)等の磁気記憶デバイス半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。

0153

汎用通信I/F7620は、外部環境7750に存在する様々な機器との間の通信を仲介する汎用的な通信I/Fである。汎用通信I/F7620は、GSM(登録商標)(Global System of Mobile communications)、WiMAX、LTE(Long Term Evolution)若しくはLTE−A(LTE−Advanced)などのセルラー通信プロトコル、又は無線LAN(Wi−Fi(登録商標)ともいう)、Bluetooth(登録商標)などのその他の無線通信プロトコル実装してよい。汎用通信I/F7620は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク(例えば、インターネットクラウドネットワーク又は事業者固有のネットワーク)上に存在する機器(例えば、アプリケーションサーバ又は制御サーバ)へ接続してもよい。また、汎用通信I/F7620は、例えばP2P(Peer To Peer)技術を用いて、車両の近傍に存在する端末(例えば、運転者、歩行者若しくは店舗の端末、又はMTC(Machine Type Communication)端末)と接続してもよい。

0154

専用通信I/F7630は、車両における使用を目的として策定された通信プロトコルサポートする通信I/Fである。専用通信I/F7630は、例えば、下位レイヤIEEE802.11pと上位レイヤのIEEE1609との組合せであるWAVE(Wireless Access in Vehicle Environment)、DSRC(Dedicated Short Range Communications)、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信I/F7630は、典型的には、車車間(Vehicle to Vehicle)通信、路車間(Vehicle to Infrastructure)通信、車両と家との間(Vehicle to Home)の通信及び歩車間(Vehicle to Pedestrian)通信のうちの1つ以上を含む概念であるV2X通信を遂行する。

0155

測位部7640は、例えば、GNSS(Global Navigation Satellite System)衛星からのGNSS信号(例えば、GPS(Global Positioning System)衛星からのGPS信号)を受信して測位を実行し、車両の緯度経度及び高度を含む位置情報を生成する。尚、測位部7640は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、PHS若しくはスマートフォンといった端末から位置情報を取得してもよい。

0156

ビーコン受信部7650は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部7650の機能は、上述した専用通信I/F7630に含まれてもよい。

0157

車内機器I/F7660は、マイクロコンピュータ7610と車内に存在する様々な車内機器7760との間の接続を仲介する通信インタフェースである。車内機器I/F7660は、無線LAN、Bluetooth(登録商標)、NFC(Near Field Communication)又はWUSB(Wireless USB)といった無線通信プロトコルを用いて無線接続確立してもよい。また、車内機器I/F7660は、図示しない接続端子(及び、必要であればケーブル)を介して、USB(Universal Serial Bus)、HDMI(登録商標)(High-Definition Multimedia Interface)、又はMHL(Mobile High-definition Link)等の有線接続を確立してもよい。車内機器7760は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも1つを含んでいてもよい。また、車内機器7760は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器I/F7660は、これらの車内機器7760との間で、制御信号又はデータ信号を交換する。

0158

車載ネットワークI/F7680は、マイクロコンピュータ7610と通信ネットワーク7010との間の通信を仲介するインタフェースである。車載ネットワークI/F7680は、通信ネットワーク7010によりサポートされる所定のプロトコルに則して、信号等を送受信する。

0159

統合制御ユニット7600のマイクロコンピュータ7610は、汎用通信I/F7620、専用通信I/F7630、測位部7640、ビーコン受信部7650、車内機器I/F7660及び車載ネットワークI/F7680のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム7000を制御する。例えば、マイクロコンピュータ7610は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット7100に対して制御指令を出力してもよい。例えば、マイクロコンピュータ7610は、車両の衝突回避あるいは衝撃緩和車間距離に基づく追従走行車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ7610は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。

0160

マイクロコンピュータ7610は、汎用通信I/F7620、専用通信I/F7630、測位部7640、ビーコン受信部7650、車内機器I/F7660及び車載ネットワークI/F7680のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺構造物人物等の物体との間の3次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ7610は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプ点灯させたりするための信号であってよい。

0161

音声画像出力部7670は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図15の例では、出力装置として、オーディオスピーカ7710、表示部7720及びインストルメントパネル7730が例示されている。表示部7720は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部7720は、AR(Augmented Reality)表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイスプロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ7610が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキストイメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。

0162

尚、図15に示した例において、通信ネットワーク7010を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム7000が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク7010を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク7010を介して相互に検出情報を送受信してもよい。

0163

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部7910,7912,7914,7916,7918や車外情報検出部7920,7922,7924,7926,7928,7930に適用され得る。そして、本開示に係る技術が適用されるデジタル−アナログ変換装置を搭載した撮像装置を、撮像部や車外情報検出部として用いることで、例えば、撮像対象の情報として、高品位の撮像画像を取得可能な車両制御システムを構築できる。

0164

<本開示がとることができる構成>
尚、本開示は、以下のような構成をとることもできる。

0165

≪A.デジタル−アナログ変換装置≫
[A−1]デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
デジタル−アナログ変換装置。
[A−2]アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記[A−1]に記載のデジタル−アナログ変換装置。
[A−3]アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記[A−2]に記載のデジタル−アナログ変換装置。
[A−4]初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[A−3]に記載のデジタル−アナログ変換装置。
[A−5]初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[A−3]に記載のデジタル−アナログ変換装置。

0166

≪B.撮像装置≫
[B−1]光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置。
[B−2]アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記[B−1]に記載の撮像装置。
[B−3]アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記[B−2]に記載の撮像装置。
[B−4]初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[B−3]に記載の撮像装置。
[B−5]初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[B−3]に記載の撮像装置。
[B−6]アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を2入力とするコンパレータを有し、
コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、
上記[B−1]乃至上記[B−5]のいずれかに記載の撮像装置。
[B−7]アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、
上記[B−6]に記載の撮像装置。
[B−8]画素アレイ部の各画素回路が形成された第1半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第2半導体チップの少なくとも2つの半導体チップが積層された積層型の半導体チップ構造を有する、
上記[B−7]に記載の撮像装置。

0167

≪C.電子機器≫
[C−1]光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置を有する電子機器。
[C−2]アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記[C−1]に記載の電子機器。
[C−3]アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記[C−2]に記載の電子機器。
[C−4]初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[C−3]に記載の電子機器。
[C−5]初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記[C−3]に記載の電子機器。
[C−6]アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を2入力とするコンパレータを有し、
コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、
上記[C−1]乃至上記[C−5]のいずれかに記載の電子機器。
[C−7]アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、
上記[C−6]に記載の電子機器。
[C−8]画素アレイ部の各画素回路が形成された第1半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第2半導体チップの少なくとも2つの半導体チップが積層された積層型の半導体チップ構造を有する、
上記[C−7]に記載の電子機器。

0168

1・・・CMOSイメージセンサ、2・・・画素、11・・・画素アレイ部、12・・・行選択部、13・・・定電流源部、14・・・アナログ−デジタル変換部、15・・・参照信号生成部、16・・・水平転送走査部、17・・・信号処理部、18・・・タイミング制御部、19・・・水平転送線、21・・・フォトダイオード(受光部)、22・・・転送トランジスタ、23・・・リセットトランジスタ、24・・・増幅トランジスタ、25・・・選択トランジスタ、31(311〜31m)・・・画素制御線、32(321〜32n)・・・垂直信号線、41・・・半導体チップ、42・・・第1半導体チップ、43・・・第2半導体チップ、50A・・・従来例に係るデジタル−アナログ変換装置、50B・・・実施例1に係るデジタル−アナログ変換装置、50C・・・実施例2に係るデジタル−アナログ変換装置、51・・・アナログ信号出力部、52・・・アナログゲイン調整部、53・・・カウンタデコーダ、54・・・ゲインデコーダ、55・・・オフセット電流源回路、56・・・マニュアルオフセットデコーダ、57・・・補正用電流増幅回路、140・・・シングルスロープ型アナログ−デジタル変換器、141・・・コンパレータ、142・・・カウンタ回路、143・・・ラッチ回路

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