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課題

用いられるSRAMの消費電力を低減することとともに、回路に負担をかけないバックアップリカバリー動作を行う演算処理装置、その駆動方法及びアーキテクチャを提供する。

解決手段

データをバックアップするための容量素子111、112が設けられたインバータ105、106を有するメモリセルMCを複数有する記憶装置100aにおいて、容量素子からインバータにデータが戻された後に、ある部分に含まれるすべてのメモリセルのデータが書き換えられなかった場合には、その部分のデータをインバータから容量素子へ移動させないで、インバータの電源遮断し、その部分に含まれる少なくとも1つのメモリセルのデータが書き換えられた場合には、インバータから容量素子へデータを移動させた後で、インバータの電源を遮断する。

効果

このように選択的にバックアップをおこなうことで消費電力を低減できる。

概要

背景

演算処理装置中央演算処理装置(CPU)等)では、多くの場合、ストアドプログラム
方式と呼ばれるアーキテクチャが採用されている。ストアドプログラム方式の演算処理
置では、命令とその実行に必要なデータが記憶装置半導体記憶装置等)に格納されてお
り、命令とデータが記憶装置から順次読み込まれ、命令が実行される。

記憶装置には、データや命令を記憶するための主記憶装置高速でデータの書き込みと読
み出しができるキャッシュメモリがある。キャッシュメモリは、演算処理装置の演算装置
演算部とも言える)または制御装置(制御部とも言える)と、主記憶装置の間に介在し
、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、
演算処理装置に設けられている。通常は、キャッシュメモリとしてはSRAM(Stat
ic Random Access Memory)などが用いられる。

演算処理装置内に設けられるキャッシュメモリの容量は年々増加する傾向にある。これに
伴い、演算処理装置の全消費電力のうちキャッシュメモリの消費電力の占める割合が飛躍
的に大きくなっているため、キャッシュメモリの消費電力を低減する様々な方法が提案さ
れている。

例えば、キャッシュメモリをいくつかのブロックに分割し、過去の履歴情報などから使用
頻度の少ないブロック(あるいはライン)を低い電圧で動作させる方法などが提案されて
いる。また、アクセスされる見込みの少ないキャッシュラインへの電源供給を停止すると
いった方法も提案されている。

また、キャッシュメモリには、演算がほとんどおこなわれていない場合にも、データ等を
待機させておくことが求められるが、そのような場合には、データを消費電力の少ない他
の記憶装置に退避させて、キャッシュメモリの電源供給を停止することにより、消費電力
を低減できる。データの退避先としては、高速応答性を確保するため演算処理装置内に設
けることが望まれる。

例えば、特許文献1では、SRAMなどの揮発性メモリと、揮発性メモリよりもデータの
保持特性に優れるバックアップメモリとを併用するキャッシュメモリにおいて、電源供給
を停止する前に、揮発性メモリのデータをバックアップメモリに退避(バックアップ)さ
せ、電源供給再開後に揮発性メモリにデータを戻す(リカバリーする)構成について記載
されている。

概要

用いられるSRAMの消費電力を低減することとともに、回路に負担をかけないバックアップ、リカバリー動作を行う演算処理装置、その駆動方法及びアーキテクチャを提供する。データをバックアップするための容量素子111、112が設けられたインバータ105、106を有するメモリセルMCを複数有する記憶装置100aにおいて、容量素子からインバータにデータが戻された後に、ある部分に含まれるすべてのメモリセルのデータが書き換えられなかった場合には、その部分のデータをインバータから容量素子へ移動させないで、インバータの電源遮断し、その部分に含まれる少なくとも1つのメモリセルのデータが書き換えられた場合には、インバータから容量素子へデータを移動させた後で、インバータの電源を遮断する。このように選択的にバックアップをおこなうことで消費電力を低減できる。

目的

米国特許出願公開第2013/0232365号明細書






消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供する

効果

実績

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請求項1

それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個インバータと、トランジスタと、容量素子と、を有し、前記偶数個のインバータのいずれか1つの出力が、前記トランジスタを介して前記容量素子に入力される構成となっているメモリセルマトリクス状に設けられたメモリセルアレイを有する演算処理装置において、前記容量素子から前記偶数個のインバータへデータを移動させる第1の過程と、前記第1の過程の後に、前記メモリセルへの電源の供給を遮断する過程と、を有し、前記第1の過程の後に、前記メモリセルアレイの第1の領域のいずれか1つのメモリセルが書き換えられた場合には、前記偶数個のインバータから前記容量素子へデータを移動させる第2の過程の後で、前記メモリセルへの電源の供給を遮断し、前記第1の過程の後に、前記第1の領域のいずれのメモリセルも書き換えられなかった場合には、前記第2の過程をおこなわずに、前記メモリセルへの電源の供給を遮断し、前記メモリセルアレイの前記第1の領域を特定する信号と、前記メモリセルアレイへのデータの書き込みを指示する信号が同時に入力されたことにより、前記第1の領域のいずれか1つのメモリセルが書き換えられたことを判断する演算処理装置の駆動方法

請求項2

請求項1において、前記第1の過程および前記第2の過程は、前記トランジスタのゲート電位を変動させることによりおこなわれる演算処理装置の駆動方法。

請求項3

請求項1または請求項2において、前記トランジスタが酸化物半導体を有し、前記酸化物半導体中チャネル形成領域を有する演算処理装置の駆動方法。

請求項4

請求項1乃至請求項3のいずれか1項において、前記メモリセルの前記トランジスタが膜状の半導体を有し、前記膜状の半導体中にチャネル形成領域を有する演算処理装置の駆動方法。

技術分野

0001

1つの実施形態は、演算処理装置に関する。

背景技術

0002

演算処理装置(中央演算処理装置(CPU)等)では、多くの場合、ストアドプログラム
方式と呼ばれるアーキテクチャが採用されている。ストアドプログラム方式の演算処理
置では、命令とその実行に必要なデータが記憶装置半導体記憶装置等)に格納されてお
り、命令とデータが記憶装置から順次読み込まれ、命令が実行される。

0003

記憶装置には、データや命令を記憶するための主記憶装置高速でデータの書き込みと読
み出しができるキャッシュメモリがある。キャッシュメモリは、演算処理装置の演算装置
演算部とも言える)または制御装置(制御部とも言える)と、主記憶装置の間に介在し
、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、
演算処理装置に設けられている。通常は、キャッシュメモリとしてはSRAM(Stat
ic Random Access Memory)などが用いられる。

0004

演算処理装置内に設けられるキャッシュメモリの容量は年々増加する傾向にある。これに
伴い、演算処理装置の全消費電力のうちキャッシュメモリの消費電力の占める割合が飛躍
的に大きくなっているため、キャッシュメモリの消費電力を低減する様々な方法が提案さ
れている。

0005

例えば、キャッシュメモリをいくつかのブロックに分割し、過去の履歴情報などから使用
頻度の少ないブロック(あるいはライン)を低い電圧で動作させる方法などが提案されて
いる。また、アクセスされる見込みの少ないキャッシュラインへの電源供給を停止すると
いった方法も提案されている。

0006

また、キャッシュメモリには、演算がほとんどおこなわれていない場合にも、データ等を
待機させておくことが求められるが、そのような場合には、データを消費電力の少ない他
の記憶装置に退避させて、キャッシュメモリの電源供給を停止することにより、消費電力
を低減できる。データの退避先としては、高速応答性を確保するため演算処理装置内に設
けることが望まれる。

0007

例えば、特許文献1では、SRAMなどの揮発性メモリと、揮発性メモリよりもデータの
保持特性に優れるバックアップメモリとを併用するキャッシュメモリにおいて、電源供給
を停止する前に、揮発性メモリのデータをバックアップメモリに退避(バックアップ)さ
せ、電源供給再開後に揮発性メモリにデータを戻す(リカバリーする)構成について記載
されている。

先行技術

0008

米国特許出願公開第2013/0232365号明細書

発明が解決しようとする課題

0009

消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置(あるいは電子装置)やその駆動方法、アー
テクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つである。

課題を解決するための手段

0010

例えば、それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個
インバータと、トランジスタと、容量素子と、を有し、偶数個のインバータのいずれか1
つの出力が、トランジスタを介して容量素子に入力される構成となっているメモリセル
マトリクス状に設けられたメモリセルアレイと、容量素子から偶数個のインバータへのデ
ータの移動である第1の処理、および、偶数個のインバータから容量素子へのデータの移
動である第2の処理をおこなわせるバックアップ・リカバリー・ドライバとを有し、バッ
アップ・リカバリー・ドライバは、第1の処理の後、メモリセルアレイの第1の領域の
メモリセルのいずれもが書き換えられなかった場合には、第2の処理をおこなわずに、メ
モリセルアレイ電源遮断し、バックアップ・リカバリー・ドライバは、第1の処理の
後、メモリセルアレイの第1の領域の少なくとも1つのメモリセルが書き換えられた場合
には、第2の処理をおこなった後に、メモリセルアレイの電源を遮断することを特徴とす
る演算処理装置である。バックアップ・リカバリー・ドライバには、メモリセルアレイの
第1の領域を特定する信号と、メモリセルアレイへのデータの書き込みを指示する信号が
入力されてもよい。バックアップ・リカバリー・ドライバは、メモリセルのトランジスタ
ゲートに接続する複数の配線に接続し、第1の処理および第2の処理は、複数の配線の
電位を変動させることによりおこなわれてもよい。メモリセルのトランジスタが酸化物
導体を有し、酸化物半導体中チャネル形成領域を有してもよい。メモリセルのトラン
スタが膜状の半導体を有し、膜状の半導体中にチャネル形成領域を有してもよい。バック
アップ・リカバリー・ドライバはSRフリップフロップとAOIゲートを有し、SRフリ
ップフロップの出力がAOIゲートに入力され、AOIゲートの出力が、バックアップ・
リカバリー・ドライバの出力を決定する構成でもよい。

0011

または、それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個の
インバータと、トランジスタと、容量素子と、を有し、偶数個のインバータのいずれか1
つの出力が、トランジスタを介して容量素子に入力される構成となっているメモリセルが
マトリクス状に設けられたメモリセルアレイを有する演算処理装置において、容量素子か
ら偶数個のインバータへデータを移動させる第1の過程と、第1の過程の後に、メモリ
ルへの電源の供給を遮断する過程と、を有し、第1の過程の後に、第1の領域のいずれか
1つのメモリセルが書き換えられた場合には、偶数個のインバータから容量素子へデータ
を移動させる第2の過程の後で、メモリセルへの電源の供給を遮断し、第1の過程の後に
、第1の領域のいずれのメモリセルも書き換えられなかった場合には、第2の過程をおこ
なわずに、メモリセルへの電源の供給を遮断することを特徴とする演算処理装置の駆動方
法である。メモリセルアレイの第1の領域を特定する信号と、メモリセルアレイへのデー
タの書き込みを指示する信号が同時に入力されたことにより、第1の領域のいずれか1つ
のメモリセルが書き換えられたことを判断する構成でもよい。第1の過程および第2の過
程は、トランジスタのゲートの電位を変動させることによりおこなわれてもよい。その他
のこともクレームされる。

発明の効果

0012

消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置(あるいは電子装置)やその駆動方法、アー
キテクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つを達成できる。

図面の簡単な説明

0013

記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の動作例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の構成例を説明する図。
記憶装置の断面構造の例を説明する図。
記憶装置の断面構造の例を説明する図。
酸化物半導体の構造の例を説明する図。
酸化物半導体の構造の例を説明する図。
演算処理装置を備えた電子機器を説明する図。

実施例

0014

以下では、実施の形態について図面を用いて詳細に説明する。但し、以下の説明に限定さ
れず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る
ことは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈
されるものではない。また、以下の一以上の実施の形態は、他の一以上の実施の形態と適
宜組み合わせて実施することができる。

0015

なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、信号のハイやローという表現は、回路構成によって逆転する場合もある。

0016

(実施の形態1)
本実施の形態では、図1乃至図16および図18乃至図20を用いて記憶装置の構成例を
説明すると共に、当該記憶装置の駆動方法の例を、図17を用いて説明する。本実施の形
態で説明する記憶装置は、例えば、演算処理装置のキャッシュメモリとして使用できるが
、他の装置でもよい。例えば、磁気記憶装置のためのキャッシュメモリとして使用しても
よいし、フラッシュメモリのキャッシュメモリとして使用してもよい。または、磁気記憶
素子と、フラッシュメモリのような半導体記憶素子とを組み合わせて実現した記憶装置の
ためのキャッシュメモリとして使用してもよい。

0017

図1(A)には、記憶装置100aの構成を示す。記憶装置100aはビット線ドライバ
101、ワード線ドライバ102、バックアップ・リカバリー・ドライバ103、メモリ
セルアレイ104aを有する。

0018

ビット線ドライバ101には複数のビット線BLa(BLa(1)、BLa(2)、・・
、BLa(n)等)およびビット線BLb(BLb(1)、BLb(2)、・・、BLb
(n)等)が接続し、ビット線ドライバ101はビット線BLa、ビット線BLbに信号
を出力する。ワード線ドライバ102には複数のワード線WL(WL(1)、WL(2)
、WL(3)等)が接続し、ワード線ドライバ102はワード線WLに信号を出力する。
バックアップ・リカバリー・ドライバ103には複数の制御線CL(CL(1)、CL(
2)、CL(3)等)が接続し、バックアップ・リカバリー・ドライバ103は制御線C
Lに信号を出力する。

0019

メモリセルアレイ104aには、メモリセルMC(MC(1,1)、MC(2,1)、M
C(3,1)、・・、MC(1,2)、MC(2,2)、MC(3,2)、・・、MC(
1,n)、MC(2,n)、MC(3,n)等)がマトリクス状に配置されている。それ
ぞれのメモリセルMCは、ビット線BLa、ビット線BLb、ワード線WL、制御線CL
と接続する。

0020

メモリセルMC(3,2)は、例えば、図1(B)に示すような接続関係および回路構成
である。すなわち、メモリセルMC(3,2)は、ビット線BLa(2)、ビット線BL
b(2)、ワード線WL(3)、制御線CL(3)に接続する。メモリセルMC(3,2
)は、インバータ105、インバータ106、アクセストランジスタ107、アクセスト
ランジスタ108、トランジスタ109、トランジスタ110、容量素子111、容量素
子112を有する。他のメモリセルMCも同様な構成である。

0021

ここで、インバータ105、インバータ106、アクセストランジスタ107、アクセス
トランジスタ108より構成される回路は通常のSRAMのメモリセルで用いられる構成
である。なお、これ以外のSRAMのメモリセルで用いられる回路構成であってもよい。
また、SRAMに限らず、偶数個のインバータからなるループを有するメモリセルでもよ
い。また、インバータ間にトランジスタ等のスイッチを有してもよい。トランジスタ11
0と容量素子112はなくてもよい。

0022

メモリセルMC(3,2)は、通常のSRAMのメモリセルに容量素子111、容量素子
112を付加し、容量素子111、容量素子112とインバータ105、インバータ10
6との接続を、オフ抵抗が十分に高いトランジスタ109、トランジスタ110で制御す
ることで、容量素子111、容量素子112に蓄積された電荷の保持、あるいは放出をお
こなう。トランジスタ109、トランジスタ110のゲートは制御線CLに接続しており
、制御線CLの電位によって、トランジスタ109、トランジスタ110をオンあるいは
オフとできる。

0023

例えば、インバータ105とインバータ106がある状態となっている場合、トランジス
タ109をオンとすれば、容量素子111のトランジスタ109側の電極の電位は、イン
バータ106の出力電位に近づく。トランジスタ109のオン抵抗が小さいほど、また、
容量素子111の容量が小さいほど、より早く出力電位に近づく。このようにして、イン
バータ106の出力電位をコピーできる。

0024

その後、トランジスタ109をオフとすれば、容量素子111のトランジスタ109側の
電極の電位はしばらく保持される。例えば、インバータ106の電源を切断する等の処理
をおこなうとインバータ106の出力の電位が変動するので、容量素子111のトランジ
スタ109側の電極の電位も、それに応じて変動するが、トランジスタ109のオフ抵抗
が大きいほど、また、容量素子111の容量が大きいほど、変動に要する時間が長くなる

0025

トランジスタ109、トランジスタ110は特許文献1に記載されているような各種の酸
化物半導体を用いたトランジスタでもよいが、それらに限られない。シリコンその他の材
料を用いてもよい。用いられうる材料は、容量素子111、容量素子112の容量や、ト
ランジスタ109、トランジスタ110のオン抵抗、オフ抵抗あるいはそれらの比率や、
記憶装置の各種の動作において許容あるいは制限される各種の時間で決定できる。膜状の
半導体にチャネル形成領域を有する構成とするとオフ抵抗を高めることができ、一方で、
オン抵抗はそれほど上昇しないので好適である。

0026

一般に、移動度の低い半導体材料であると、オン抵抗は高くなるが、オフ抵抗も同様に高
くなるので、より長時間の電荷の維持が可能である。一方、オン抵抗に対するオフ抵抗の
比率が一定の値以上であれば、保持時間を、後述するバックアップやリカバリーに要する
時間に対して十分に大きくすることができる。

0027

ところで、すべてのメモリセルMCのバックアップが必要というわけではない。例えば、
リカバリーしてから、メモリセルMCのデータが書き換えられていない(以下、クリーン
状態、ともいう)場合には、容量素子111および容量素子112には、前回、バックア
ップしたデータが保存されていると考えられる。

0028

一方、リカバリー後にデータが一度でも書き換えられた(以下、ダーティー状態、ともい
う)場合には、容量素子111および容量素子112に保存されているデータが、前回、
バックアップしたデータと同じでない可能性があると考えられる。なお、ダーティー状態
であっても、結果的に以前と同じデータであることもある。

0029

例えば、ある行(ライン)のすべてのメモリセルMCにおいて、リカバリーしてから、全
くデータが書き換えられていないのであれば、その行のすべてのメモリセルMCの容量素
子111、容量素子112には、前回にバックアップしたときのデータが保持されている
ので、その行のデータのバックアップ処理は不要である。したがって、その行に対応する
制御線CLに信号を供給する必要はない。

0030

制御線CLは全体としては大きな容量を有するので、すべての制御線CLの電位を上昇さ
せたり下降させたりするには、多量の電荷を移動させる必要があり、消費電力が大きくな
る。また、その時間が短ければ瞬間的に大きな電流が流れることとなる。

0031

このような大電流は演算処理装置の電源に大きな負担をかけるため、電圧の降下等をもた
らすことがある。このことはバックアップの失敗の要因ともなりえる。また、配線に過大
な電流が流れることによる変形や破断等の要因ともなる。

0032

したがって、バックアップをメモリセルアレイ104全体でおこなうのではなく、必要な
行や部分に対してのみおこなうことは、消費電力の低減とともに、瞬間的な大電流を避け
るうえで効果的である。このようなバックアップの方法を選択的バックアップという。

0033

選択的バックアップでは、バックアップの際に、バックアップ・リカバリー・ドライバ1
03が、前回のリカバリー以降におけるメモリセルアレイ104aの書き換え状況を元に
、それに応じた信号を複数の制御線CLに供給することで、必要な行や部分に対してのみ
選択的にバックアップをおこなう。

0034

本実施の形態の記憶装置の他の例を図2に示す。図2に示す記憶装置100bは制御線C
Lが3行ごとに独立して制御される構成となっている。すなわち、第1行乃至第3行のメ
モリセルMCは、制御線CL(1)乃至制御線CL(3)に、第4行乃至第6行のメモリ
セルMCは、制御線CL(4)乃至制御線CL(6)に接続するが、制御線CL(1)乃
至制御線CL(3)には同じ信号が供給される。また、制御線CL(4)乃至制御線CL
(6)にも同じ信号が供給される。変形例として、図3に示す記憶装置100cのように
バックアップ・リカバリー・ドライバ103と制御線CLの間にバッファー113を設け
てもよい。

0035

記憶装置100bあるいは記憶装置100cの場合には、バックアップ・リカバリー・ド
ライバ103は、リカバリー後、第1行乃至第3行のすべてのメモリセルMCにおいて、
データが書き換えられなかった場合には、バックアップの際に、制御線CL(1)乃至制
御線CL(3)に信号を供給しない。したがって、第1行乃至第3行のメモリセルMCに
おいてはバックアップがおこなわれない。逆に、リカバリー後、第1行乃至第3行のメモ
リセルMCの一つでも、データが書き換えられた場合には、バックアップ・リカバリー・
ドライバ103は、バックアップの際に制御線CL(1)乃至制御線CL(3)に信号を
供給し、バックアップがおこなわれる。

0036

なお、集積度を高めるために、1つの制御線CLが隣接する2つの行のメモリセルMCに
よって共有されてもよい。例えば、図4に示すように、第1行と第2行の間に制御線CL
(1/2)が設けられてもよい。このような構成を用いた記憶装置100dでは、メモリ
セルアレイ104bは、図5のような構成となる。

0037

なお、複数の制御線CLの出力を制御できるバックアップ・リカバリー・ドライバ103
の配置例は、以上に限られず、例えば、図6(A)に示す記憶装置100eのようにワー
ド線ドライバ102内部に設けられていてもよいし、図6(B)に示す記憶装置100f
のようにワード線ドライバ102の外側に設けられていてもよいし、あるいは、図示しな
いが、ワード線ドライバとメモリセルアレイの間に設けられていてもよいし、メモリセル
アレイ内部に設けられていてもよい。

0038

図7(A)は、以上に示される記憶装置100a乃至記憶装置100fあるいはそれらの
変形例等(以下、記憶装置100とする)の(一部あるいは全部の)信号の経路の例を示
す図である。ビット線ドライバ101は、プリチャージイコライズ回路114、センス
アンプ115、書き込み回路116、カラムデコーダ117を有する。ワード線ドライバ
102はバッファー回路118、ロウデコーダ119を有する。記憶装置100は、その
他にコントロールロジック回路120、データ出力回路121を有する。なお、メモリセ
ルアレイ104には、上記に示したメモリセルアレイ104a、メモリセルアレイ104
bあるいはその変形例等を用いることができる。

0039

記憶装置100には、書き込みデータWDATA、アドレスデータADDR、チップイネ
ーブル信号CE、グローバル書き込みイネーブル信号GW、バイ書き込みイネーブル
号BW等が入力される。このうち、チップイネーブル信号CE、グローバル書き込みイネ
ーブル信号GW、バイト書き込みイネーブル信号BWはコントロールロジック回路120
に入力される。コントロールロジック回路120が処理する信号は、これらに限定される
ものではなく、必要に応じて、他の制御信号を入力してもよい。また、書き込みデータW
DATAは書き込み回路116に入力される。アドレスデータADDRはカラムデコーダ
117とロウデコーダ119に入力される。さらに、バックアップ・リカバリー・ドライ
バ103にはバックアップ・リカバリー信号BRSが入力される。バックアップ・リカバ
リー信号BRSは複数の経路から入力されることもある。なお、それら以外にも、クロ
ク信号CLKやその他の信号が入力されることがある。また、上記の信号すべてが必要と
いうわけではない。

0040

コントロールロジック回路120は、チップイネーブル信号CE、グローバル書き込みイ
ネーブル信号GW、バイト書き込みイネーブル信号BWを処理して、カラムデコーダ11
7とロウデコーダ119を制御する信号を出力し、この信号はカラムデコーダ117とロ
ウデコーダ119に入力される。これらの信号および書き込みデータWDATA、アド
スデータADDRをもとに、ビット線ドライバ101から、ビット線BLa、ビット線B
Lbに、また、ワード線ドライバ102からワード線WL信号が供給される。また、バッ
クアップ・リカバリー信号BRSをもとに、バックアップ・リカバリー・ドライバ103
から制御線CLに信号が供給される。センスアンプ115から出力された信号はデータ出
力回路121を経て記憶装置100から出力される。

0041

図7(B)は、上記に示される記憶装置100の(一部あるいは全部の)電源の配線の例
を示す図である。記憶装置100には、電位VDDH、電位VDDD、電位VDDM、電
位VSSM(<電位VDDM)、電位VSSS(<電位VDDD)が供給される。

0042

なお、一例では、電位VDDH>電位VDDD>電位VDDM>電位VSSM>電位VS
SSである。このとき、インバータ106から出力される電位は電位VSSM以上である
一方、トランジスタ109をオフとするための制御線CLの電位はVSSS程度であり、
電位VSSMが電位VSSSと同じ場合よりも、トランジスタ109のオフ抵抗を高める
ことができる。

0043

ビット線ドライバ101、ワード線ドライバ102、コントロールロジック回路120、
データ出力回路121には、電位VDDDと電位VSSSが、また、バックアップ・リカ
バリー・ドライバ103には、電位VDDHと電位VSSSが、メモリセルアレイ104
には、電位VDDMと電位VSSMが供給される。

0044

また、電位VDDDを供給する端子と、ビット線ドライバ101、ワード線ドライバ10
2、コントロールロジック回路120、データ出力回路121の間、電位VDDMを供給
する端子とメモリセルアレイ104の間、電位VDDHを供給する端子とバックアップ・
リカバリー・ドライバ103の間には、それぞれ、パワーゲーティングスイッチ122、
パワーゲーティングスイッチ123、パワーゲーティングスイッチ124が設けられ、メ
モリセルアレイ104からデータを読み出す、あるいは、メモリセルアレイ104にデー
タを書き込む必要がない時間帯(メモリセルアレイに外部からアクセスされない時間帯)
にはこれらのスイッチの一部あるいは全部をオフとすることで消費電力を減らせる。

0045

図9は、パワーゲーティングスイッチ122、パワーゲーティングスイッチ123、パワ
ゲーティングスイッチ124を、p型トランジスタのパワーゲーティングトランジスタ
125、パワーゲーティングトランジスタ126、パワーゲーティングトランジスタ12
7を用いて構成した例である。パワーゲーティングトランジスタ125とパワーゲーティ
ングトランジスタ127のゲートにはパワーゲーティング信号PG_Pが、パワーゲーテ
ィングトランジスタ126のゲートにはパワーゲーティング信号PG_Mが与えられ、パ
ワーゲーティングトランジスタ125、パワーゲーティングトランジスタ126、パワー
ゲーティングトランジスタ127がオンオフする。

0046

なお、以下の説明では、パワーゲーティングトランジスタ125、パワーゲーティングト
ランジスタ126、パワーゲーティングトランジスタ127のオフ抵抗が十分に大きいた
め、これらの1つあるいは複数をオフとすることにより、対応する1つあるいは複数の回
路の電位は実質的にVSSSあるいはVSSMになるとする。

0047

なお、パワーゲーティングスイッチ122、パワーゲーティングスイッチ123、パワー
ゲーティングスイッチ124のそれぞれは、独立に制御できる複数のスイッチを有しても
よい。例えば、メモリセルアレイ104を複数の部分に分割し、それぞれへの電源供給を
制御するために複数のパワーゲーティングスイッチ123を設けてもよい。

0048

なお、パワーゲーティングスイッチ122、パワーゲーティングスイッチ124は設けず
図8(A)のように、パワーゲーティングスイッチ123aのみを設けてもよい。ある
いは、図8(B)のように、電位VSSMを供給する端子とメモリセルアレイ104の間
にのみパワーゲーティングスイッチ123bを設けてもよい。

0049

演算処理装置は、複数のメモリセルアレイを有することがある。図10に示す記憶装置1
00gは、4つのメモリセルアレイ(メモリセルアレイ104A乃至メモリセルアレイ1
04D)と、それらに付随するビット線ドライバ101A乃至ビット線ドライバ101D
、ワード線ドライバ102A乃至ワード線ドライバ102D、バックアップ・リカバリー
・ドライバ103A乃至バックアップ・リカバリー・ドライバ103D等を有する。なお
、メモリセルアレイの数は4に限られず、2以上であればよい。

0050

これらには、上記に説明したビット線ドライバ101、ワード線ドライバ102、バック
アップ・リカバリー・ドライバ103、メモリセルアレイ104あるいはそれらを変形し
たものを適用できる。その他にも、メモリセルアレイの動作に必要な回路、それに付随す
る回路の動作に必要な回路等もあるが、それらは図示されていない。それらについては、
図7(A)を参照できる。

0051

4つのメモリセルアレイとそれらに付随する回路には、パワーゲーティングスイッチ12
2A乃至パワーゲーティングスイッチ122D、パワーゲーティングスイッチ123A乃
至パワーゲーティングスイッチ123D、パワーゲーティングスイッチ124A乃至パワ
ーゲーティングスイッチ124Dが設けられており、例えば、パワーゲーティングスイッ
チ122A乃至パワーゲーティングスイッチ122Dは、それぞれ、ビット線ドライバ1
01A乃至ビット線ドライバ101D、ワード線ドライバ102A乃至ワード線ドライバ
102Dの電源供給を制御でき、パワーゲーティングスイッチ123A乃至パワーゲーテ
ィングスイッチ123Dは、メモリセルアレイ104A乃至メモリセルアレイ104Dの
電源供給を制御でき、パワーゲーティングスイッチ124A乃至パワーゲーティングスイ
ッチ124Dは、バックアップ・リカバリー・ドライバ103A乃至バックアップ・リカ
バリー・ドライバ103Dの電源供給を制御できる。

0052

なお、記憶装置100gには、電位VDDH、電位VDDD、電位VDDM以外に、より
低い電位VSSS、電位VSSMも供給されるものとするが、図10には示されていない
。記憶装置100gに供給される電位は図7(B)を参照すればよい。

0053

例えば、記憶装置100gでは、メモリセルアレイ104A乃至メモリセルアレイ104
Dのバックアップを行うに際して、これらのメモリセルアレイのうち、リカバリー以後に
データが書き換えられたメモリセルを有するメモリセルアレイ(ダーティーなメモリセル
アレイ)のみをバックアップしてもよい。

0054

一般に、キャッシュメモリは、時間的、空間的局所性が顕著であるため、時間を限定すれ
ば、データの書き換えられる部分は限定される。また、書き換える部分を特定の領域に偏
らせてもよい。

0055

したがって、メモリセルアレイ104A乃至メモリセルアレイ104Dのうち、リカバリ
ー後に、1つのメモリセルアレイのみが書き換えられ(ダーティー)、他の3つのメモリ
セルアレイは全く書き換えられない(クリーン)、という事態出現する頻度は極めて大
きい。特に下層のキャッシュメモリ(L2、L3等)では、このような傾向が顕著である
。この場合、ダーティーなメモリセルアレイが1つだけであれば、そのメモリセルアレイ
のみバックアップをおこなえばよく、すべてのメモリセルアレイをバックアップする場合
に比較して、制御線CLの駆動に必要な電力をほぼ4分の1にできる。

0056

一方、L1キャッシュメモリやレジスタ等では、全領域にわたって頻繁に書き換えられる
可能性があるが、行レベルでは、書き換えられないものも多い。したがって、このような
場合には、行ごとにバックアップするか否かを判断するとよい。

0057

バックアップ・リカバリー・ドライバ103の詳細について説明する。上記のようにバッ
クアップ・リカバリー・ドライバ103は、1つまたは複数の行ごと、あるいは、より大
きな単位(サブアレイあるいはメモリセルアレイ)で、それぞれがクリーンであるかダー
ティーであるかに基づいて、バックアップをおこなうか否かを判断する。この処理は、回
路的(ハードウェア的)に実行されてもよいし、ソフトウェアで実行されてもよい。

0058

図11(A)に示されるバックアップ・リカバリー・ドライバ103aには、信号SIG
1と、選択的にバックアップをおこなう行や部分等の場所を特定することのできる信号X
A(1)乃至信号XA(n)が、直接、あるいは間接に入力される。信号XA(1)乃至
信号XA(n)や信号SIG1は、メモリ等他の回路に入力され、適切に処理されたもの
が、バックアップ・リカバリー・ドライバ103aに入力される構成でもよい。

0059

信号XAとしては、例えば、ワード線の出力電位や後述するロウアドレス信号RA、サブ
アレイ選択信号SEL等を用いることができる。信号SIG1は、バックアップとリカバ
リーおよびデータの書き換えに関する情報を有する信号で、複数の経路から入力されるこ
ともある。例えば、ライトイネーブル信号WEやバックアップ・リカバリー信号BRS等
が含まれる。

0060

なお、信号XAに、データの書き換えに関する情報が含まれていてもよい。例えば、読み
出しの際と、書き込みの際とで、異なるワード線に信号が送られる構造のSRAMセル
あれば、書き込みの際のみに信号が送られるワード線の信号をXAとして用いてもよい。
この場合、信号SIG1には、データの書き換えに関する情報が含まれなくてもよい。

0061

バックアップ・リカバリー・ドライバ103aは、これらの信号を内部あるいは外部に記
憶し、制御線CL(1)乃至制御線CL(n)のうちバックアップが必要なものに、バッ
クアップのための電位を供給する。

0062

図11(A)に示されるバックアップ・リカバリー・ドライバ103aでは、1つの信号
XAに対して出力が1つであるが、例えば、図11(B)に示されるバックアップ・リカ
バリー・ドライバ103bのように複数の信号XAに対して出力が1つでもよい。バック
アップ・リカバリー・ドライバ103bでは、3つの信号XA(例えば、信号XA(1)
乃至信号XA(3))につき、1つの出力が得られ、これは3つに分割され、制御線CL
(1)乃至制御線CL(3)に供給される。

0063

図12(A)に示されるバックアップ・リカバリー・ドライバ103cは、内部にメモリ
を有し、第1行乃至第n行のダーティー・イネーブル信号DE(1)乃至ダーティー・イ
ネーブル信号DE(n)が入力される。ダーティー・イネーブル信号DEとは、当該行(
あるいはより大きな単位)内のメモリセルMCで、リカバリー後にデータが書き換えられ
た場合(同じデータが上書きされる場合も含む)、すなわち、ダーティーとなった場合に
ハイとなる信号である。ダーティー・イネーブル信号DEはリカバリー後に複数回ハイと
なることがある。

0064

バックアップ・リカバリー・ドライバ103cには、信号SIG2も入力される。信号S
IG2はバックアップ・リカバリー・ドライバ103cの動作に関連する信号で、複数の
経路から入力されることもある。一例として、バックアップ・リカバリー信号BRS等を
含む。

0065

バックアップ・リカバリー・ドライバ103cは、ダーティー・イネーブル信号DE(1
)乃至ダーティー・イネーブル信号DE(n)を記憶し、信号SIG2にしたがって、制
御線CL(1)乃至制御線CL(n)にバックアップに必要な電位を供給する。具体的に
は、リカバリー後、ダーティー・イネーブル信号DEが一度でもハイとなった行(あるい
はより大きな単位)には、バックアップの際に、制御線CLに、トランジスタ109ある
いはトランジスタ110がオンとなるような電位を供給する。

0066

バックアップ後、次にリカバリーされ、通常の駆動状態となるまでの間にバックアップ・
リカバリー・ドライバ103cに記憶されたダーティー・イネーブル信号DE(1)乃至
ダーティー・イネーブル信号DE(n)に基づくデータは消去リセット)される。

0067

図12(B)に示されるバックアップ・リカバリー・ドライバ103dは、外部のメモリ
150にダーティー・イネーブル信号DE(1)乃至ダーティー・イネーブル信号DE(
n)に基づくデータを記憶し、これと信号SIG2をもとに制御線CL(1)乃至制御線
CL(n)にバックアップに必要な電位を供給する。メモリ150は、例えば、メモリセ
ルアレイ104の一部でもよい。

0068

バックアップ後、次にリカバリーされ、通常の駆動状態となるまでの間にメモリ150に
記憶されたダーティー・イネーブル信号DE(1)乃至ダーティー・イネーブル信号DE
(n)は消去される。

0069

例えば、メモリ150が、メモリセルアレイ104内の1つのカラムに設けられたビット
群で、このビット群のデータがバックアップされない構造となっていれば、他のメモリセ
ルMCのバックアップ後に、メモリセルアレイ104の電源が遮断された際に自動的にデ
ータは消去される。

0070

リカバリーの際には、何らかのデータ(例えば、データ”0”)が自動的に書き込まれる
ような設定とし、ダーティー・イネーブル信号DEが入力される際には異なるデータ(例
えば、データ”1”)が自動的に書き込まれ、保持されるような設定とすればよい。

0071

バックアップ・リカバリー・ドライバ103cの一例として、図13(A)にバックアッ
プ・リカバリー・ドライバ103eを示す。バックアップ・リカバリー・ドライバ103
eは行(あるいはより大きな単位)ごとに設けられたバックアップ・リカバリー出力回路
151(1)乃至バックアップ・リカバリー出力回路151(n)を有する。

0072

バックアップ・リカバリー出力回路151(1)乃至バックアップ・リカバリー出力回路
151(n)には、それぞれ、ダーティー・イネーブル信号DE(1)乃至ダーティー・
イネーブル信号DE(n)が入力され、これは、バックアップ・リカバリー出力回路15
1(1)乃至バックアップ・リカバリー出力回路151(n)内部に記憶される。

0073

また、バックアップ・リカバリー出力回路151(1)乃至バックアップ・リカバリー出
力回路151(n)には、それぞれ、バックアップ・イネーブル信号BKE、リカバリー
・イネーブル信号RCEが入力される。バックアップ・イネーブル信号BKEとリカバリ
ー・イネーブル信号RCEはバックアップ・リカバリー信号BRSを構成する(一部ある
いは全部の)信号である。

0074

バックアップ・リカバリー出力回路151(1)乃至バックアップ・リカバリー出力回路
151(n)は、それぞれ、制御線CL(1)乃至制御線CL(n)に接続される。

0075

なお、図13(B)に示すバックアップ・リカバリー・ドライバ103fのように、例え
ば、バックアップ・リカバリー出力回路151と制御線CLの間に昇圧回路152あるい
はその他の回路を有してもよい。

0076

バックアップ・リカバリー出力回路151の例を図14(A)に示す。バックアップ・リ
カバリー出力回路151はSRフリップフロップ153、ANDゲート154、NORゲ
ート155、直列された奇数個のインバータ156を有する。ANDゲート154とNO
Rゲート155はAOI(AND−OR−INVERT)ゲートを構成する。

0077

SRフリップフロップ153の端子Sにはダーティー・イネーブル信号DEが、端子Rに
はリカバリー・イネーブル信号RCEが入力される。回路特性上、ダーティー・イネーブ
ル信号DEとリカバリー・イネーブル信号RCEが同時にハイとなることはない。また、
バックアップ・イネーブル信号BKEとリカバリー・イネーブル信号RCEが同時にハイ
となることもない。

0078

後者の特徴に着目すれば、NORゲート155の代わりにXORゲートやXNORゲート
を用いてもよい。なお、XORゲートを使用する場合には、インバータ156は0または
偶数個となる(図15(A)参照)。

0079

また、ANDゲート154は、一般的に、図15(B)に示されるようにNANDゲート
162とインバータ163を直列に接続するものであり、NANDゲート162の出力信
号はインバータ163の出力信号反転したものである。これらをXORゲートの入力信
号に用いてもよい。

0080

図15(B)に示すように、XORゲート161は、P型トランジスタ164a、N型
ランジスタ164b、P型トランジスタ164c、N型トランジスタ164dを有する。
図15(B)のXORゲート161では、リカバリー・イネーブル信号RCEとANDゲ
ート154の出力信号に加えて、ANDゲート154の出力信号の反転信号が入力される
ので、通常のXORゲートで必要とされるインバータが不要である。

0081

図14(A)では、バックアップ・イネーブル信号BKEとSRフリップフロップ153
の出力がともにハイのとき、ANDゲート154がハイを出力する。しかし、同様な機能
はANDゲート以外でも実現できる。

0082

例えば、SRフリップフロップ153が、ダーティーな状態の際にはローを、クリーンな
場合にはハイを出力するように設定し、SRフリップフロップ153の出力と、バックア
ップ・イネーブル信号BKEの反転信号(すなわち、通常はハイであるが、バックアップ
の際にはローとなる信号)をNORゲートに入力する構成でもよい。

0083

また、図14(A)では、NORゲート155により、リカバリー・イネーブル信号RC
E、あるいは、ANDゲート154の出力のいずれかがハイとなるときに、NORゲート
155の出力がローとなる。しかしながら、同様な機能はNORゲート以外でも実現でき
る。例えば、上記のようにNORゲートの代わりにXORゲートを用いることもできる。

0084

このように、バックアップ・リカバリー出力回路151をより一般化して表現すれば、S
フリップフロップ153(あるいはそれと同等な機能を有する回路)の出力と、バック
アップ・イネーブル信号BKEあるいはその反転信号が入力される第1の回路と、第1の
回路の出力とリカバリー・イネーブル信号RCEあるいはその反転信号が入力される第2
の回路とを有し、第1の回路および第2の回路はOR論理NOR論理、AND論理、N
AND論理、XNOR論理あるいはXOR論理のいずれか少なくとも1つを実現できる回
路である。

0085

また、バックアップ・リカバリー出力回路151は、以下の表1に示される真理値表ある
いはその派生物(Derivative、後述する)を満たす三入力の論理回路を有する
回路でもよい。

0086

表中、SR−FFとは図14(A)のSRフリップフロップ153の出力信号であり、こ
こでは、ダーティーな場合を”1”、クリーンな場合を”0”とする。また、BKEはバ
ックアップ・イネーブル信号BKEであり、ここでは、バックアップ処理をおこなうとき
を”1”、その他の場合を”0”とする。また、RCEはリカバリー・イネーブル信号R
CEであり、ここでは、リカバリー処理をおこなうときを”1”、その他の場合を”0”
とする。

0087

0088

表1においてOUT_AおよびOUT_Bは、三入力の論理回路の出力信号であり、OU
T_BはOUT_Aの反転信号である。OUT_AおよびOUT_Bのいずれか一方が出
力されればよい。なお、表中、”any”は、”1”でも”0”でもよいことを意味する
。上記のように、バックアップ・イネーブル信号BKEとリカバリー・イネーブル信号R
CEが同時にハイとなることがないので、このような組み合わせが現実的な意味を持たな
いためである。

0089

例えば、図14(A)のAOIゲートはこの論理式のOUT_Bを満たす。AOIゲート
はバックアップ・イネーブル信号BKEとリカバリー・イネーブル信号RCEがともに”
1”のときにOUT_Bは”0”である。しかし、上述のとおり、このときのOUT_B
は”1”でも”0”でもよい。したがって、OUT_Bが得られる論理ゲートはAOIゲ
ートに限定されない。

0090

また、論理ゲートに限定されず、マルチプレクサにより、表1の真理値表およびその派生
物を実現させることもできる。

0091

図16(A)のマルチプレクサ165aは、複数のスイッチを有し、スイッチの組み合わ
せによりOUT_Aが”0”(電位VSSS)か”1”(電位VDDH)となる。なお、
上記のように、リカバリー・イネーブル信号RCEが”1”であればOUT_Aが”1”
であること、および、バックアップ・イネーブル信号BKEが”0”であればOUT_A
が”0”であるから、通常の三入力マルチプレクサに比べて構造が簡略化できる。また、
表1のOUT_Bを出力するには、図16(B)に示すマルチプレクサ165bのような
回路構成とすればよい。

0092

表1のSR−FFの”0”と”1”を、以下の表2のように入れ替えてもよい。

0093

0094

同様に、独立に、BKEの”0”と”1”を入れ替えても、RCEの”0”と”1”を入
替えてもよい。このように”0”と”1”を入れ替えたものを派生物と呼ぶ。SR−F
FとBKEとRCEの”0”と”1”を独立に入れ替えることにより、表1と表2以外に
6種類の派生物がある。

0095

SRフリップフロップ153の回路構成例は図14(B)に示される。SRフリップフロ
ップ153は、インバータ157a、インバータ157b、NANDゲート158a、N
ANDゲート158bを有する。インバータ157aには、ダーティー・イネーブル信号
DEが、インバータ157bにはリカバリー・イネーブル信号RCEが入力される。また
、NANDゲート158bの出力がNANDゲート158aに、また、NANDゲート1
58aの出力がNANDゲート158bに入力される。

0096

なお、ダーティー・イネーブル信号DEやリカバリー・イネーブル信号RCEの定義によ
っては、インバータ157a、インバータ157bのいずれか一方、あるいは双方が不要
な場合もある。例えば、ダーティーな状態を表すダーティー・イネーブル信号DEがロー
である場合には、インバータ157aは不要である。

0097

後述するようにダーティー・イネーブル信号DEはANDゲートの出力として得られる場
合があるが、ANDゲートはNANDゲートとインバータの直列接続で構成されることが
多い。したがって、インバータ157aの出力信号とANDゲート中のNANDゲートの
出力信号は同じであるので、この場合もインバータ157aは不要である。

0098

図14(B)に示されるSRフリップフロップ153では、ダーティー・イネーブル信号
DEが一度でもハイとなると端子Qの電位はハイを維持する。2回目にダーティー・イネ
ーブル信号DEがハイとなっても同じである。ただし、リカバリー・イネーブル信号RC
Eがハイとなると端子Qの電位はローに転換し、その状態を維持する。

0099

なお、SRフリップフロップ153において、ダーティー・イネーブル信号DEとリカバ
リー・イネーブル信号RCEが入力する端子を入れ替えると、リカバリー・イネーブル
号RCEがハイとなると端子Qの電位はハイに、ダーティー・イネーブル信号DEがハイ
となると端子Qの電位はローになる。

0100

図17(A)および図17(B)を用いて、バックアップ・リカバリー出力回路151お
よびそれに関連する回路の動作例を説明する。

0101

まず、リカバリーの動作について図17(A)を用いて説明する。最初、パワーゲーティ
ング信号PG_M、パワーゲーティング信号PG_Pはともにハイの状態である。このと
き、図9に示すパワーゲーティングトランジスタ125乃至パワーゲーティングトランジ
スタ127はいずれもオフである(期間SD)。

0102

次に、パワーゲーティング信号PG_Pがローとなり、パワーゲーティングトランジスタ
125とパワーゲーティングトランジスタ127がオンとなり、ビット線ドライバ101
、ワード線ドライバ102、バックアップ・リカバリー・ドライバ103(バックアップ
・リカバリー出力回路151を含む)に電源が供給される(期間PP_ON)。

0103

さらに、リカバリー・イネーブル信号RCEがハイとなる(期間RC)。図14(A)の
AOIゲートは、リカバリー・イネーブル信号RCEがハイであれば、ANDゲート15
4の出力に関わらずローを出力するため、リカバリー・イネーブル信号RCEがハイであ
る期間には、制御線CLの電位はハイとなる。

0104

この結果、メモリセルMC内のトランジスタ109、トランジスタ110がオンとなり、
容量素子111、容量素子112に蓄積されていた電荷が、インバータ105、インバー
タ106の入力端子に移動する。

0105

なお、同時に、リカバリー・イネーブル信号RCEがハイで、ダーティー・イネーブル信
号DEがローであるので、SRフリップフロップ153の端子Qの電位はローを出力し、
その状態を維持する。すなわち、リカバリー・イネーブル信号RCEは、SRフリップフ
ロップ153のリセットもおこなう。

0106

その後、パワーゲーティング信号PG_Mがローとなり、パワーゲーティングトランジス
タ126がオンとなる(期間PM_ON)。メモリセルアレイ104(すなわち、インバ
ータ105、インバータ106)に電源が供給され、インバータ105、インバータ10
6は、それぞれ、容量素子111、容量素子112に蓄積されていた電位に応じた電位を
出力する。その後、リカバリー・イネーブル信号RCEがローとなり、通常の駆動状態と
なる。

0107

通常の駆動状態において、メモリセルMCのデータが書き換えられた場合(ダーティーな
場合)には、ダーティー・イネーブル信号DEがハイとなる。このとき、バックアップ・
イネーブル信号BKEとリカバリー・イネーブル信号RCEはいずれもローであるので、
SRフリップフロップ153の端子Qの電位はハイに転換し、その状態を維持する。ただ
し、図14(A)のAOIゲートの出力はバックアップ・イネーブル信号BKEあるいは
リカバリー・イネーブル信号RCEがローである限り、ハイを維持するので、制御線CL
の電位はローを維持する。

0108

メモリセルMCのデータが書き換えられなかった場合(クリーンな場合)には、ダーティ
ー・イネーブル信号DEがハイとなることはなく、SRフリップフロップ153の端子Q
の電位はローを維持する。また、図14(A)のAOIゲートの出力はハイを維持し、制
御線CLの電位はローのままである。

0109

次に、図17(B)を用いてバックアップの際の動作について説明する。バックアップの
際には、バックアップ・イネーブル信号BKEがハイとなる(期間BK)。

0110

したがって、SRフリップフロップ153の端子Qの電位がハイの場合(ダーティーな場
合)には、図14(A)のAOIゲートはローを出力し、制御線CLの電位はハイとなる
。この結果、制御線CLに接続するトランジスタ109、トランジスタ110はオンとな
り、インバータ105、インバータ106のデータが容量素子111、容量素子112に
コピーされる。

0111

一方、SRフリップフロップ153の端子Qの電位がローの場合には、バックアップ・イ
ネーブル信号BKEがハイとなっても、図14(A)のAOIゲートの出力はハイを維持
するので、制御線CLの電位はローを維持する。すなわち、この場合には、バックアップ
処理はおこなわれない。

0112

バックアップ・イネーブル信号BKEがローとなってしばらくしてから(期間SPの後)
、パワーゲーティング信号PG_M、パワーゲーティング信号PG_Pをハイとする(期
間SD)。その際には、図17(B)に示すように、パワーゲーティング信号PG_Mを
ハイとして、しばらくしてから、パワーゲーティング信号PG_Pをハイとしてもよいし
、パワーゲーティング信号PG_Mとパワーゲーティング信号PG_Pをほぼ同時にハイ
としてもよい。なお、パワーゲーティング信号PG_Mのみをハイとして、パワーゲーテ
ィング信号PG_Pはローのままでもよい。

0113

ダーティー・イネーブル信号DEは、少なくともライトイネーブル信号WEと、ダーティ
ーかクリーンかを判断する対象領域を特定することのできる信号により作成できる。後者
の例としては、ロウアドレス信号RA、サブアレイ選択信号SEL(これらはアドレスデ
ータADDRに含まれる)等を挙げることができる。

0114

例えば、図14(C)に示すように、ANDゲート159aに、サブアレイ選択信号SE
Lとライトイネーブル信号WEを入力して得られるダーティー・イネーブル信号DEは、
特定のサブアレイのメモリセルMCが書き換えられる際にハイとなる。特定のサブアレイ
へのアクセスがあっても、読み出しだけの場合には、ライトイネーブル信号WEがハイと
ならないので、ダーティー・イネーブル信号DEはローのままである。

0115

例えば、図14(D)に示すように、ANDゲート159bに、第k行のロウアドレス信
号RA(k)とサブアレイ選択信号SELとライトイネーブル信号WEを入力して得られ
るダーティー・イネーブル信号DE(k)は、特定のサブアレイの第k行のメモリセルM
Cが書き換えられる際にハイとなる。なお、サブアレイを特定する必要がなければサブア
レイ選択信号SELを入力しなくてもよい。

0116

例えば、図14(E)に示すように、第i行のロウアドレス信号RA(i)、第j行のロ
アドレス信号RA(j)、第k行のロウアドレス信号RA(k)をORゲート160に
入力して得られた出力と、サブアレイ選択信号SELと、ライトイネーブル信号WEと、
をANDゲート159cに入力して得られるダーティー・イネーブル信号DE(i,j,
k)は、特定のサブアレイの第i行、第j行、第k行のいずれかのメモリセルMCが書き
換えられる際にハイとなる。なお、サブアレイを特定する必要がなければサブアレイ選択
信号SELを入力しなくてもよい。第i行、第j行、第k行は連続していてもよいし、連
続していなくてもよい。

0117

図14(E)の回路では、3行単位でのダーティー・イネーブル信号DEを出力するが、
同様にして、8行単位、16行単位でのダーティー・イネーブル信号DEを出力できる。

0118

例えば、1行ごとにダーティーか否かを判断して、選択的にバックアップをおこなうと、
効率的にバックアップをおこなうことができる。ただし、この場合には、バックアップ・
リカバリー出力回路151をすべての行に設ける必要があり、そのための回路や面積がよ
り多く必要とされる。

0119

逆に、例えば、図10に示すようにメモリセルアレイ単位でダーティーか否かを判断して
、バックアップをおこなうと、ほとんどの行がクリーンな場合にも同時にバックアップす
ることとなる。

0120

このように、どの程度の細かさ(粒度)で選択的にバックアップをおこなうかは、許容さ
れる回路構成や面積、求められる消費電力等を考慮して決定される。例えば、キャッシュ
メモリのうち、L1には、1行ごとの選択的バックアップをおこなう構成とし、L2には
4行ごとの選択的バックアップをおこなう構成とし、L3には16行ごとの選択的バック
アップをおこなう構成というように、下層ほど、選択的バックアップをおこなう単位を大
きくしてもよい。

0121

図18に、図14(A)で示したバックアップ・リカバリー出力回路151を複数有する
バックアップ・リカバリー・ドライバ103eの例を示す。バックアップ・リカバリー・
ドライバ103eでは、例えば、1行ごとのダーティー・イネーブル信号DE(ダーティ
ー・イネーブル信号DE(1)乃至ダーティー・イネーブル信号DE(n))が入力され
る。

0122

なお、図18に示すバックアップ・リカバリー・ドライバ103eに、3行ごとのダーテ
ィー・イネーブル信号DE(ダーティー・イネーブル信号DE(1,2,3)、ダーティ
ー・イネーブル信号DE(4,5,6))を入力する場合は、図19のようになる。なお
、バッファー113は必ずしも必要ではない。

0123

なお、SRフリップフロップ153あるいはそれと同等な機能を有する回路は図14(B
)に示されるものに限られない。その他の回路構成を適宜変更することにより、Dラッチ
Dフリップフロップ、SR−NORラッチ等を用いてもよい。

0124

例えば、図20(A)に示されるようなフリップフロップ171でもよい。フリップフロ
ップ171は、インバータ172aとインバータ172bで形成されるループの状態を、
N型トランジスタ173aとP型トランジスタ173bをオンにするか、N型トランジス
タ173cとP型トランジスタ173dをオンにするか、によって変更できるものである

0125

なお、フリップフロップ171には、ダーティー・イネーブル信号DEの反転信号である
反転ダーティー・イネーブル信号DEbも入力されるが、これは、ダーティー・イネーブ
ル信号DEをインバータで反転することでも得られる。しかし、図20(B)に示すよう
に、ダーティー・イネーブル信号DEを作成する中間段階でも得ることができる。

0126

図14(C)乃至図14(E)に関連して説明したように、ダーティー・イネーブル信号
DEは、例えば、ライトイネーブル信号WEとアドレス情報を含む信号(例えば、ロウ
ドレス信号RA等)をANDゲートに入力して得られる。図20(B)に示すように、一
般にANDゲート175はNANDゲート176の出力をインバータ177で反転して得
られるので、NANDゲート176の出力が、反転ダーティー・イネーブル信号DEbで
ある。

0127

例えば、リカバリー・イネーブル信号RCEがローであると、N型トランジスタ173a
のゲートの電位はロー、P型トランジスタ173bのゲートの電位は(リカバリー・イネ
ーブル信号RCEが、インバータ174で反転されて)ハイであるため、N型トランジス
タ173aとP型トランジスタ173bはオフである。

0128

同様に、ダーティー・イネーブル信号DEがロー(反転ダーティー・イネーブル信号DE
bはハイ)であると、N型トランジスタ173cのゲートの電位はロー、P型トランジス
タ173dのゲートの電位は、ハイであるため、N型トランジスタ173cとP型トラン
ジスタ173dはオフである。

0129

次に、リカバリー・イネーブル信号RCEがハイになると、N型トランジスタ173aの
ゲートの電位はハイ、P型トランジスタ173bのゲートの電位はローとなるため、N型
トランジスタ173aとP型トランジスタ173bはオンとなり、端子Qから電位VSS
S(ロー)が出力されるようになる(リセット)。これは、リカバリー・イネーブル信号
RCEがローとなった後も持続する。

0130

一方、ダーティー・イネーブル信号DEがハイ(反転ダーティー・イネーブル信号DEb
はロー)となると、N型トランジスタ173cのゲートの電位はハイ、P型トランジスタ
173dのゲートの電位は、ローとなるため、N型トランジスタ173cとP型トランジ
スタ173dはオンとなり、端子Qから電位VDDH(ハイ)が出力されるようになる(
セット)。これは、ダーティー・イネーブル信号DEがローとなった後も、また、その後
さらに、ダーティー・イネーブル信号DEがハイとなることがあっても持続する。

0131

このように、フリップフロップ171の動作はSRフリップフロップ153と同様である
ので、図14(A)のAOIゲートに、フリップフロップ171の端子Qの出力を入力し
てもよい。

0132

なお、インバータ172aとインバータ172bで形成されるループに、電源供給が再開
されると、必ず、あるいは、高い確率で、端子Qの出力がローとなるように、インバータ
172aとインバータ172b中のトランジスタの大きさ等を設計してもよい。

0133

この場合、上記の期間PP_ONの状態で、端子Qの電位が自動的に、必ず、あるいは、
高い確率でローとなるので、リカバリー・イネーブル信号RCEを入力することや、N型
トランジスタ173aとP型トランジスタ173b、インバータ174は不要となる(図
20(C)参照)。

0134

例えば、インバータ172aのN型トランジスタのチャネル幅チャネル長比をP型トラ
ンジスタの移動度の差を考慮した実効的なチャネル幅/チャネル長比よりも大きくするこ
とや、インバータ172bのN型トランジスタのチャネル幅/チャネル長比をP型トラン
ジスタの移動度の差を考慮した実効的なチャネル幅/チャネル長比よりも小さくすること
等により実現できる。

0135

以上の説明から明らかなように、SRフリップフロップ153あるいはそれに相当する回
路は、ある端子に第1の信号が入力された場合には、第1の信号に応じた信号を、第1の
信号が終了した後も出力し続け、他の端子から第2の信号が入力された場合には、第2の
信号に応じた信号を、第2の信号が終了した後も出力し続ける性質を有するものであれば
よい。

0136

そのためには、何らかの回路素子の出力が、別の同種あるいは異種の回路素子に入力され
る構成となっているとよい。例えば、図14(B)の場合の回路素子はNANDゲート1
58a、NANDゲート158bであり、図20(A)の場合の回路素子はインバータ1
72a、インバータ172bである。一般的に表現すれば、回路素子は、P型トランジス
タのドレインとN型トランジスタのドレインが接続され、その接続部分から信号が出力さ
れる。

0137

以上の例では、制御線CLはワード線WLと平行に設けられているが、ビット線BLaと
平行に設けられてもよい。例えば、図10に示されるようにメモリセルアレイ単位で選択
的にバックアップをおこなう場合には、制御線CLがワード線WLと平行でなくてもよい
。その場合、バックアップ・リカバリー・ドライバは、間にメモリセルアレイを挟んで、
ビット線ドライバと向き合うように配置されてもよいし、ビット線ドライバの内部に設け
られていてもよいし、ビット線ドライバの外側に設けられていてもよいし、ビット線ドラ
イバとメモリセルアレイの間に設けられていてもよいし、メモリセルアレイ内部に設けら
れていてもよい。また、以上の例では、メモリセルとして、図1(B)に示される回路構
成のものを用いたが、これに限られず、何らかの手段で電源供給がない状態でもデータを
保持できる部分をメモリセル内に有し、電源供給が絶たれる前にデータをその部分にバッ
クアップし、電源供給が再開された後で、バックアップしたデータを元にデータを回復
きる構成のものであればよい。

0138

(実施の形態2)
本実施の形態では、実施の形態1で説明した記憶装置100(あるいは記憶装置100a
乃至記憶装置100g)を、酸化物半導体を用いたトランジスタ(OSトランジスタ)と
単結晶シリコンを用いたトランジスタ(Siトランジスタ)を含む半導体装置で作製する
場合の具体的なデバイス構造について説明する。

0139

<デバイス構造>
図21(A)は、OSトランジスタとSiトランジスタを含む半導体装置のデバイス構造
の一例を示す断面図である。図21(A)には、このような半導体装置として記憶装置1
00を示している。なお、図21(A)は、記憶装置100を特定の面で切った断面図で
はなく、記憶装置100の積層構造を説明するための図面である。図21(A)には、代
表的に、記憶装置100のメモリセルアレイ104(あるいはメモリセルMC)を構成す
るインバータ106、トランジスタ109、容量素子111を示している。トランジスタ
202及びトランジスタ203は、インバータ106を構成するSiトランジスタである
。トランジスタ202はpチャネル型であり、トランジスタ203はnチャネル型である
インバータ106上に、トランジスタ109および容量素子111が積層されている。

0140

半導体基板を用いて記憶装置100が作製される。半導体基板として、バルク状の単結晶
シリコンウェハ201が用いられている。なお、記憶装置100の基板は、バルク状の単
結晶シリコンウェハに限定されるものではなく、様々な半導体基板を用いることができる
。例えば、単結晶シリコン層を有するSOI型半導体基板を用いてもよい。

0141

トランジスタ202、トランジスタ203は、単結晶シリコンウェハ201に、CMOS
プロセスを用いて作製することができる。絶縁層210は、これらトランジスタを電気
に分離するための絶縁物である。トランジスタ202、トランジスタ203を覆って、絶
縁層211が形成されている。絶縁層211上には、導電体231乃至導電体233が形
成されている。絶縁層211に設けられた開口に、導電体221乃至導電体224が形成
されている。導電体221乃至導電体224、導電体231乃至導電体233により、図
示のようにトランジスタ202のドレインとトランジスタ203のドレインを接続してイ
ンバータ106を構成している。

0142

トランジスタ202、トランジスタ203上には、配線工程(BEOL:back en
d of line)により、1層または2層以上の配線層が形成される。ここでは、絶
縁層212乃至絶縁層214および導電体241乃至導電体245、導電体251乃至導
電体256、導電体261乃至導電体265により3層の配線層が形成されている。

0143

この配線層を覆って絶縁層276が形成される。絶縁層276上に、トランジスタ109
および容量素子111が形成されている。

0144

トランジスタ109は、酸化物半導体層271、導電体281、導電体282、導電体2
91を有する。酸化物半導体層271にチャネル形成領域が存在する。導電体291はゲ
ト電極を構成し、導電体281、282は、それぞれ、ソース電極ドレイン電極を構
成する。導電体282は、導電体251乃至導電体256により、インバータ106に接
続されている。

0145

なお、導電体282は、図示されていないインバータ105の入力端子(すなわち、イン
バータ105を構成するトランジスタのゲート電極)にも接続する。

0146

容量素子111は、MIM型の容量素子であり、電極として導電体281および導電体2
92を有し、誘電体絶縁膜)として、絶縁層277を有する。絶縁層277は、トラン
ジスタ109のゲート絶縁層を構成する絶縁物でもある。

0147

トランジスタ109および容量素子111を覆って、絶縁層278が形成されている。絶
縁層278上には、導電体296、導電体297が形成されている。導電体296、導電
体297は、それぞれ、トランジスタ109、容量素子111に接続されており、これら
の素子を配線層に設けられた配線に接続するため電極(配線)として設けられている。例
えば図示のように、導電体296は、導電体262乃至導電体265、導電体284によ
り、導電体261に接続されている。導電体297は、導電体242乃至導電体245、
導電体283により、導電体241に接続されている。

0148

半導体装置を構成する膜(絶縁膜、半導体膜酸化物半導体膜金属酸化物膜導電膜
)は、スパッタリング法化学気相堆積CVD)法、真空蒸着法パルスレーザー堆積
PLD)法を用いて形成することができる。あるいは、塗布法印刷法で形成すること
ができる。CVD法としては、プラズマ化学気相堆積(PECVD)法や、熱CVD法
用いられる。熱CVD法の例として、MOCVD有機金属化学堆積)法やALD(原子
成膜)法を使ってもよい。

0149

熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガス酸化剤を同時にチャ
ンバー内に送り基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱CVD法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。

0150

記憶装置100の絶縁層は、単層の絶縁膜で、または2層以上の絶縁膜で形成することが
できる。このような絶縁膜としては、酸化アルミニウム酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン窒化酸化シリコン窒化シリコン酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム、酸化ハフ
ウムおよび酸化タンタル等でなる膜があげられる。

0151

なお、本明細書において、酸化窒化物とは、窒素よりも酸素含有量が多い化合物をいい
窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

0152

記憶装置100の導電体は、単層の導電膜で、または2層以上の導電膜で形成することが
できる。このような導電膜としては、アルミニウムクロム、銅、銀、金、白金タン
ル、ニッケルチタンモリブデンタングステンハフニウムバナジウムニオブ
マンガンマグネシウムジルコニウムベリリウム等の金属膜を用いることができる。
また、これら金属を成分とする合金膜および化合物膜リン等の不純物元素を含有させた
多結晶シリコン膜等を用いることができる。

0153

<トランジスタの他の構成例>
半導体装置を構成するSiトランジスタや、OSトランジスタの構造は、図21(A)に
限定されるのもではない。例えば、OSトランジスタに、バックゲートを設けてもよい。

0154

また、OSトランジスタを図21(B)に示すような構造とすることができる。図21
B)の例では、トランジスタ109には、さらに酸化物半導体層273が設けられている
図21(B)のトランジスタ109も、酸化物半導体層271にチャネルが形成される

0155

図21(B)のトランジスタ109を作製するには、導電体281、導電体282を形成
した後、酸化物半導体層273を構成する酸化物半導体膜、絶縁層277を構成する絶縁
膜、および導電体291を構成する導電膜を積層する。そして、この導電膜をエッチング
するためのレジストマスクを用いて、この積層膜をエッチングすることで、酸化物半導体
層273、導電体291が形成される。この場合、容量素子111においては、絶縁層2
77は、導電体292に覆われていない領域が除去されている。

0156

例えば、図21(A)のトランジスタ109において、酸化物半導体層271を構成元素
の異なる酸化物で2層の酸化物半導体膜から形成する。この場合、下層は、In−Zn系
酸化物膜とし、上層をIn−Ga−Zn系酸化物膜とする。あるいは、下層および上層と
も、In−Ga−Zn系酸化物膜で形成することができる。

0157

例えば、酸化物半導体層271を、2層構造のIn−Ga−Zn系酸化物膜とする場合、
一方を、原子数比がIn:Ga:Zn=1:1:1、5:5:6、または3:1:2の酸
化物膜で形成し、他方をIn:Ga:Zn=1:3:2、1:3:4、1:3:6、1:
6:4、または1:9:6の酸化物膜で形成することができる。

0158

また、図21(B)において、酸化物半導体層271を2層構造とし、酸化物半導体層2
73を単層構造とし、3層の酸化物半導体膜からトランジスタ109を形成してもよい。
この場合も、3層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成して
もよいし、3層を同じ構成元素の酸化物半導体膜で形成してもよい。

0159

例えば、In−Ga−Zn系酸化物膜で酸化物半導体層271および酸化物半導体層27
3を形成する場合、酸化物半導体層271の下層と酸化物半導体層273は、原子数比が
In:Ga:Zn=1:3:2、1:3:4、1:3:6、1:6:4、または1:9:
6の酸化物膜で形成し、酸化物半導体層271の上層は、原子数比がIn:Ga:Zn=
1:1:1、5:5:6、または3:1:2の酸化物膜で形成することができる。

0160

図22に、SiトランジスタおよびOSトランジスタの他の構成例を示す。

0161

図22は、Siトランジスタ、OSトランジスタの構成の一例を示す断面図である。図2
2において、A1−A2に、チャネル長方向ソースからドレインにかけての方向)にお
けるSiトランジスタであるトランジスタ202及びOSトランジスタであるトランジス
タ109の断面図を示し、A3−A4に、チャネル幅方向(チャネル長方向に直角な方向
)における同断面図を示す。ただし、レイアウトにおいてトランジスタ202のチャネル
長方向とトランジスタ109のチャネル長方向とが、必ずしも一致していなくともよい。
図22は、断面構造を説明するための図である。また、図22では、酸化物半導体膜にチ
ネル形成領域を有するOSトランジスタであるトランジスタ109が、単結晶のシリコ
ンのチャネル形成領域を有するトランジスタ202上に形成されている場合を例示してい
る。図22では、単結晶シリコン基板を基板300として用いる場合を例示している。な
お、基板300に、複数の導電型の異なる層もしくはウェルが積層する構造が設けられて
もよい。

0162

また、トランジスタ202は、素子分離法により、他の半導体素子と電気的に分離されて
いる。素子分離法として、トレンチ分離法(STI法:Shallow Trench
Isolation)等を用いることができる。図22では、トレンチ分離法を用いてト
ランジスタ202を電気的に分離する場合を例示している。エッチング等により基板30
0に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物
をエッチング等により部分的に除去することで形成される素子分離領域301により、ト
ランジスタ202を素子分離させる場合を例示している。

0163

また、トレンチ以外の領域に存在する基板300の凸部には、トランジスタ202の不純
物領域302及び不純物領域303と、不純物領域302及び不純物領域303に挟まれ
たチャネル形成領域304とが存在する。さらに、トランジスタ202は、チャネル形成
領域304を覆う絶縁層305と、絶縁層305を間に挟んでチャネル形成領域304と
重なるゲート電極306とを有する。

0164

トランジスタ202では、チャネル形成領域304における凸部の側部及び上部と、ゲー
ト電極306とが絶縁層305を間に挟んで重なることで、チャネル形成領域304の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ202の
基板上における専有面積を小さく抑えつつ、トランジスタ202におけるキャリアの移動
量を増加させることができる。その結果、トランジスタ202は、オン電流が大きくなる
。特に、チャネル形成領域304における凸部のチャネル幅方向の長さ(チャネル幅)を
W、チャネル形成領域304における凸部の厚さをTとすると、チャネル幅Wに対する厚
さTの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため
、トランジスタ202のオン電流をより大きくすることができる。

0165

なお、バルクの半導体基板を用いたトランジスタ202の場合、アスペクト比は0.5以
上であることが望ましく、1以上であることがより望ましい。

0166

トランジスタ202上には、絶縁層311が設けられている。絶縁層311には開口部が
形成されている。そして、上記開口部には、不純物領域302、不純物領域303にそれ
ぞれ電気的に接続されている導電体312、導電体313と、ゲート電極306に電気的
に接続されている導電体314とが、形成されている。導電体312は、絶縁層311上
に形成された導電体316に電気的に接続されており、導電体313は、絶縁層311上
に形成された導電体317に電気的に接続されており、導電体314は、絶縁層311上
に形成された導電体318に電気的に接続されている。

0167

導電体316乃至導電体318上には、絶縁層320が設けられている。絶縁層320上
には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層321が設けられて
いる。絶縁層321上には絶縁層322が設けられており、絶縁層322上には、トラン
ジスタ109が設けられている。

0168

絶縁層321は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である
程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を
示す絶縁層321として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム酸化ハフニウム
酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を
示す絶縁層321として、例えば、窒化シリコン、窒化酸化シリコン等を用いることがで
きる。

0169

トランジスタ109は、酸化物半導体層330、酸化物半導体層330に接する導電体3
32及び導電体333、酸化物半導体層330を覆っている絶縁層331、並びに、絶縁
層331を間に挟んで酸化物半導体層330と重なるゲート電極334を有する。導電体
332及び導電体333は、ソース電極またはドレイン電極として機能する。導電体33
3は、絶縁層320乃至絶縁層322に設けられた開口において導電体318に接続され
ている。

0170

図示されていないが、トランジスタ109上に、絶縁層が設けられてもよい。絶縁層には
開口部が設けられ、上記開口部においてゲート電極334に接する導電体が、絶縁層上に
設けられてもよい。

0171

なお、図22において、トランジスタ109は、ゲート電極334を酸化物半導体層33
0の片側において少なくとも有していればよいが、絶縁層322を間に挟んで酸化物半導
体層330と重なるゲート電極を、さらに有していてもよい。

0172

トランジスタ109が、一対のゲート電極を有している場合、一方のゲート電極にはオン
状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が
独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さ
の電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が
与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トラン
ジスタの閾値電圧を制御することができる。

0173

また、図22では、トランジスタ109が、一のゲート電極334に対応した一のチャネ
ル形成領域を有する、シングルチャネル構造である場合を例示している。トランジスタ1
09に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導
体層に複数のチャネル形成領域を有する、マルチチャネル構造とすることができる。

0174

図22には、トランジスタ109は、酸化物半導体層330が、酸化物半導体層330a
乃至酸化物半導体層330cでなる3層構造の例を示している。特に、酸化物半導体層3
30aおよび酸化物半導体層330bの側面を酸化物半導体層330cが覆うような構造
である。ただし、酸化物半導体層330a乃至酸化物半導体層330cのいずれか一つあ
るいは二つがなくてもよい。例えば、トランジスタ109が有する酸化物半導体層330
が、単層の金属酸化物膜で構成されていてもよい。

0175

(実施の形態3)
本実施の形態では、OSトランジスタに用いられる酸化物半導体について説明する。

0176

OSトランジスタのチャネル形成領域は、高純度化された酸化物半導体(purifie
d OS)で形成することが好ましい。高純度化OSとは、電子供与体ドナー)となる
水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のこ
とをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質
的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密
度が、1×1017/cm3未満であることをいう。キャリア密度は、1×1015/c
m3未満が好ましく、1×1013/cm3未満がより好ましい。

0177

高純度化OSでチャネル形成領域を形成することで、室温におけるOSトランジスタの規
格化されたオフ電流を数yA/μm乃至数zA/μm程度に低くすることができる。

0178

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準
位はトラップとなり、OSトランジスタの電気特性劣化させることがある。酸化物半導
体中や、他の層との界面において不純物濃度を低減させることが好ましい。

0179

酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度ま
で高純度化するとよい。以下に列記する不純物濃度は、SIMS(Secondary
Ion Mass Spectrometry)分析により得られた値であり、酸化物半
導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化O
Sとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることと
する。

0180

例えば、シリコンの場合は、その濃度は、1×1019atoms/cm3未満、好まし
くは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/
cm3未満とする。

0181

例えば、水素の場合は、2×1020atoms/cm3以下、好ましくは5×1019
atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに
好ましくは5×1018atoms/cm3以下とする。

0182

例えば、窒素の場合は、5×1019atoms/cm3未満、好ましくは5×1018
atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに
好ましくは5×1017atoms/cm3以下とする。

0183

また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下さ
せることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度
は、1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3
未満、さらに好ましくは1×1018atoms/cm3未満とする。例えば、炭素濃度
は、1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3
未満、さらに好ましくは1×1018atoms/cm3未満とする。

0184

OSトランジスタの酸化物半導体として、酸化インジウム酸化スズ酸化亜鉛、In−
Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−
Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(
GZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn
−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−
Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−P
r−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu
−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−
Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Z
n系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga
−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、
In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al
−Zn系酸化物を用いることができる。

0185

例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であ
り、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含ん
でいてもよい。必要とする電気的特性電界効果移動度しきい値電圧等)に応じて、適
切な組成の酸化物半導体を形成すればよい。

0186

例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=1:3:2、In:Ga:
Zn=3:1:2、あるいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Z
n系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物
半導体の原子数比は、誤差として±20%の変動を含む。

0187

例えば、In−Ga−Zn系酸化物をスパッタリング法で形成する場合、その成膜用ター
ゲットとしては、原子数比がIn:Ga:Zn=1:1:1、5:5:6、4:2:3、
3:1:2、1:1:2、2:1:3、1:3:2、1:3:4、1:4:4、1:6:
4または3:1:4で示されるIn−Ga−Zn系酸化物のターゲットを用いることが好
ましい。このようなターゲットを用いてIn−Ga−Zn系酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填
率(相対密度)は90%以上が好ましく、95%以上がより好ましい。充填率の高いター
ゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。

0188

例えば、In−Zn系酸化物の成膜用ターゲットとしては、原子数比で、In:Zn=5
0:1乃至1:2(モル数比換算するとIn2O3:ZnO=25:1乃至1:4)の
In−Zn系酸化物のターゲットを用いることが好ましい。この原子比は、In:Zn=
1.5:1乃至15:1(モル数比に換算するとIn2O3:ZnO=3:4乃至15:
2)がより好ましい。例えば、In−Zn系酸化物の成膜用ターゲットは、原子数比がI
n:Zn:O=X:Y:Zのとき、Z>1.5X+Yとするとよい。Znの比率Zをこの
ような範囲に収めることで、In−Zn系酸化物膜の移動度を向上することができる。

0189

<酸化物半導体膜の構造>
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従っ
て、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以
上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

0190

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体
微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

0191

<CAAC−OS膜>
まずは、CAAC−OS膜について説明する。

0192

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

0193

CAAC−OS膜を透過型電子顕微鏡TEM:Transmission Elect
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界グレインバウンダリーともいう)を確認することができない。そのため、CAA
C−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0194

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう)または上面の凹凸
反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

0195

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

0196

図23(A)は、CAAC−OS膜の断面TEM像である。また、図23(B)は、図2
3(A)をさらに拡大した断面TEM像であり、理解を容易にするために原子配列を強調
表示している。

0197

図23(C)は、図23(A)のA−O−A’間において、丸で囲んだ領域(直径約4n
m)の局所的なフーリエ変換像である。図23(C)より、各領域においてc軸配向性
確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグレ
インであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.6
°、30.9°のように少しずつ連続的に変化していることがわかる。同様に、O−A’
間では、c軸の角度が−18.3°、−17.6°、−11.3°と少しずつ連続的に変
化していることがわかる。

0198

なお、CAAC−OS膜に対し、電子回折を行うと、配向性を示すスポット輝点)が観
測される。例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電
子線を用いる電子回折(ナノビーム電子回折ともいう)を行うと、スポットが観測される
図24(A)参照)。

0199

断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有して
いることがわかる。

0200

なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体
内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10n
m未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただ
し、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2
以上または1000μm2以上となる結晶領域が観察される場合がある。

0201

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

0202

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0203

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。

0204

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

0205

また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。
例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたCAAC−OS膜は、不純物が
添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成される
こともある。

0206

なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0207

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属アルゴン二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップキャリア発生源となる場合がある。

0208

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

0209

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー
マリーオンともいう)になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を
用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。な
お、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間
が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、
欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場
合がある。

0210

また、CAAC−OS膜を用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0211

<微結晶酸化物半導体膜>
次に、微結晶酸化物半導体膜について説明する。

0212

微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下
、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm
以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocryst
al)を有する酸化物半導体膜を、nc−OS(nanocrystalline Ox
ide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、TE
Mによる観察像では、結晶粒界を明確に確認できない場合がある。

0213

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装
置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示
すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径
例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう)を行うと
ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を
行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと
、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−
OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測さ
れる場合がある(図24(B)参照)。

0214

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。

0215

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。

0216

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

0217

ところで、CAAC−OS膜であったとしても、部分的にnc−OS膜などと同様の回折
パターンが観測される場合がある。したがって、CAAC−OS膜の良否は、一定の範囲
におけるCAAC−OS膜の回折パターンが観測される領域の割合(CAAC化率ともい
う)で表すことができる場合がある。例えば、良質なCAAC−OS膜であれば、CAA
C化率は、50%以上、好ましくは80%以上、さらに好ましくは90%以上、さらに好
ましくは95%以上となる。CAAC−OS膜と異なる回折パターンが観測される領域の
割合を非CAAC化率と表記する。

0218

一例として、成膜直後(”as−sputtered”と表記)、または酸素を含む雰囲
気における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキ
ンしながら透過電子回折パターンを取得した。ここでは、5nm/秒の速度で60秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画
に変換することで、CAAC化率を導出した。なお、電子線としては、プローブ径が1n
mのナノビームを用いた。なお、同様の測定は6試料に対して行った。そしてCAAC化
率の算出には、6試料における平均値を用いた。

0219

成膜直後のCAAC−OS膜のCAAC化率は75.7%(非CAAC化率は24.3%
)であった。また、450℃加熱処理後のCAAC−OS膜のCAAC化率は85.3%
(非CAAC化率は14.7%)であった。成膜直後と比べて、450℃加熱処理後のC
AAC化率が高いことがわかる。即ち、高い温度(例えば400℃以上)における加熱処
理によって、非CAAC化率が低くなる(CAAC化率が高くなる)ことがわかる。また
、500℃未満の加熱処理においても高いCAAC化率を有するCAAC−OS膜が得ら
れることがわかる。

0220

ここで、CAAC−OS膜と異なる回折パターンのほとんどはnc−OS膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される。

0221

図24(C)および図24(D)は、成膜直後(as−sputtered)および45
0℃加熱処理後のCAAC−OS膜の平面TEM像である。図24(C)と図24(D)
とを比較することにより、450℃加熱処理後のCAAC−OS膜は、膜質がより均質
あることがわかる。即ち、高い温度における加熱処理によって、CAAC−OS膜の膜質
が向上することがわかる。

0222

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

0223

(実施の形態4)
上記で説明した記憶装置を有する演算処理装置は、様々な半導体装置、電子機器に用いる
ことが可能である。電子機器として、例えば、パーソナルコンピュータ記録媒体を備え
画像再生装置(DVD等の記録媒体の画像データを読み出し、その画像を表示するディ
スプレイを有する装置)に用いることができる。その他に、携帯電話携帯型を含むゲー
ム機、携帯情報端末電子書籍ビデオカメラデジタルスチルカメラゴーグル型ディ
スプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム音響再生装置(カ
オーディオデジタルオーディオプレイヤー等)、複写機ファクシミリプリンタ
プリンタ複合機等が挙げられる。これら電子機器の具体例を図25(A)乃至図25(F
)に示す。

0224

図25(A)は携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機400
は、筐体401、筐体402、表示部403、表示部404、マイクロホン405、スピ
ーカ406、操作キー407、およびスタイラス408等を有する。

0225

図25(B)は携帯情報端末の構成の一例を示す外観図である。携帯情報端末410は、
筐体411、筐体412、表示部413、表示部414、接続部415、および操作キー
416等を有する。表示部413は筐体411に設けられ、表示部414は筐体412に
設けられている。接続部415により筐体411と筐体412は接続されており、筐体4
11と筐体412の間の角度は、接続部415により変更可能となっている。そのため、
表示部413における映像切り替えを、接続部415における筐体411と筐体412
との間の角度に従って、切り替える構成としてもよい。また、表示部413および/また
は表示部414としてタッチパネル付の表示装置を使用してもよい。

0226

図25(C)はノート型パーソナルコンピュータの構成の一例を示す外観図である。パー
ナルコピュータ420は、筐体421、表示部422、キーボード423、およびポ
インティングデバイス424等を有する。

0227

図25(D)は、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫43
0は、筐体431、冷蔵室用扉432、および冷凍室用扉433等を有する。

0228

図25(E)は、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ440は
、筐体441、筐体442、表示部443、操作キー444、レンズ445、および接続
部446等を有する。操作キー444およびレンズ445は筐体441に設けられており
、表示部443は筐体442に設けられている。そして、筐体441と筐体442は、接
続部446により接続されており、筐体441と筐体442の間の角度は、接続部446
により変えることが可能な構造となっている。筐体441に対する筐体442の角度によ
って、表示部443に表示される画像の向きの変更や、画像の表示/非表示の切り替えを
行うことができる。

0229

図25(F)は、自動車の構成の一例を示す外観図である。自動車450は、車体451
車輪452、ダッシュボード453、およびライト454等を有する。

0230

また、上記の実施の形態で説明した記憶装置は、様々な演算処理装置(例えば、CPU、
マイクロコントローラFPGAなどのプログラマブルデバイスRFIDタグ)のキャ
ッシュメモリ、メインメモリストレージに用いることができる。

0231

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0232

100記憶装置
100a 記憶装置
100b 記憶装置
100c 記憶装置
100d 記憶装置
100e 記憶装置
100f 記憶装置
100g 記憶装置
101ビット線ドライバ
101A ビット線ドライバ
101B ビット線ドライバ
101C ビット線ドライバ
101D ビット線ドライバ
102ワード線ドライバ
102A ワード線ドライバ
102B ワード線ドライバ
102C ワード線ドライバ
102D ワード線ドライバ
103バックアップ・リカバリー・ドライバ
103A バックアップ・リカバリー・ドライバ
103B バックアップ・リカバリー・ドライバ
103C バックアップ・リカバリー・ドライバ
103D バックアップ・リカバリー・ドライバ
103a バックアップ・リカバリー・ドライバ
103b バックアップ・リカバリー・ドライバ
103c バックアップ・リカバリー・ドライバ
103d バックアップ・リカバリー・ドライバ
103e バックアップ・リカバリー・ドライバ
103f バックアップ・リカバリー・ドライバ
104メモリセルアレイ
104a メモリセルアレイ
104b メモリセルアレイ
104A メモリセルアレイ
104B メモリセルアレイ
104C メモリセルアレイ
104D メモリセルアレイ
105インバータ
106 インバータ
107アクセストランジスタ
108 アクセストランジスタ
109トランジスタ
110 トランジスタ
111容量素子
112 容量素子
113バッファー
114プリチャージ・イコライズ回路
115センスアンプ
116書き込み回路
117カラムデコーダ
118バッファー回路
119ロウデコーダ
120コントロールロジック回路
121データ出力回路
122パワーゲーティングスイッチ
122A パワーゲーティングスイッチ
122B パワーゲーティングスイッチ
122C パワーゲーティングスイッチ
122D パワーゲーティングスイッチ
123 パワーゲーティングスイッチ
123a パワーゲーティングスイッチ
123b パワーゲーティングスイッチ
123A パワーゲーティングスイッチ
123B パワーゲーティングスイッチ
123C パワーゲーティングスイッチ
123D パワーゲーティングスイッチ
124 パワーゲーティングスイッチ
124A パワーゲーティングスイッチ
124B パワーゲーティングスイッチ
124C パワーゲーティングスイッチ
124D パワーゲーティングスイッチ
125パワーゲーティングトランジスタ
126 パワーゲーティングトランジスタ
127 パワーゲーティングトランジスタ
150メモリ
151 バックアップ・リカバリー出力回路
152昇圧回路
153SRフリップフロップ
154ANDゲート
155NORゲート
156 インバータ
157a インバータ
157b インバータ
158aNANDゲート
158b NANDゲート
159a ANDゲート
159b ANDゲート
159c ANDゲート
160ORゲート
161XORゲート
162 NANDゲート
163 インバータ
164aP型トランジスタ
164bN型トランジスタ
164c P型トランジスタ
164d N型トランジスタ
165aマルチプレクサ
165b マルチプレクサ
171フリップフロップ
172a インバータ
172b インバータ
173a N型トランジスタ
173b P型トランジスタ
173c N型トランジスタ
173d P型トランジスタ
174 インバータ
175 ANDゲート
176 NANDゲート
177 インバータ
201単結晶シリコンウェハ
202 トランジスタ
203 トランジスタ
210絶縁層
211 絶縁層
212 絶縁層
213 絶縁層
214 絶縁層
221導電体
222 導電体
223 導電体
224 導電体
231 導電体
232 導電体
233 導電体
241 導電体
242 導電体
243 導電体
244 導電体
245 導電体
251 導電体
252 導電体
253 導電体
254 導電体
255 導電体
256 導電体
261 導電体
262 導電体
263 導電体
264 導電体
265 導電体
271酸化物半導体層
273 酸化物半導体層
276 絶縁層
277 絶縁層
278 絶縁層
281 導電体
282 導電体
283 導電体
284 導電体
291 導電体
292 導電体
296 導電体
297 導電体
300基板
301素子分離領域
302不純物領域
303 不純物領域
304チャネル形成領域
305 絶縁層
306ゲート電極
311 絶縁層
312 導電体
313 導電体
314 導電体
316 導電体
317 導電体
318 導電体
320 絶縁層
321 絶縁層
322 絶縁層
330 酸化物半導体層
330a 酸化物半導体層
330b 酸化物半導体層
330c 酸化物半導体層
331 絶縁層
332 導電体
333 導電体
334 ゲート電極
400携帯型ゲーム機
401筐体
402 筐体
403 表示部
404 表示部
405マイクロホン
406スピーカ
407操作キー
408スタイラス
410携帯情報端末
411 筐体
412 筐体
413 表示部
414 表示部
415 接続部
416 操作キー
420パーソナルコンピュータ
421 筐体
422 表示部
423キーボード
424ポインティングデバイス
430電気冷凍冷蔵庫
431 筐体
432冷蔵室用扉
433冷凍室用扉
440ビデオカメラ
441 筐体
442 筐体
443 表示部
444 操作キー
445レンズ
446 接続部
450自動車
451 車体
452車輪
453ダッシュボード
454ライト
ADDRアドレスデータ
BKEバックアップ・イネーブル信号
BLaビット線
BLb ビット線
BRS バックアップ・リカバリー信号
BWバイト書き込みイネーブル信号
CEチップイネーブル信号
CL制御線
CLKクロック信号
DEダーティー・イネーブル信号
DEb反転ダーティー・イネーブル信号
GWグローバル書き込みイネーブル信号
MCメモリセル
PG_M パワーゲーティング信号
PG_P パワーゲーティング信号
RAロウアドレス信号
RCE リカバリー・イネーブル信号
SELサブアレイ選択信号
SIG1 信号
SIG2 信号
WDATA 書き込みデータ
WEライトイネーブル信号
WLワード線
XA 信号

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