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図面 (17)

課題

不揮発性メモリアレイのために、対象メモリセルの繰り返されるアクセス動作中に、非対象メモリセルディスターブを防ぐための方法、システムおよびデバイスを提供する。

解決手段

複数のメモリセルは、共通の導線電子通信してもよく、各メモリセルは、電気的に非線形選択コンポーネントを有してもよい。対象メモリセルのアクセス動作(例えば、読み出しまたは書き込み動作)に続いて、非対象メモリセルは、共通の導線に放電電圧415を印加することによって放電されてもよい。放電電圧415は、例えば、アクセス電圧405とは逆の極性を有してもよい。他の例においては、非対象メモリセルを放電するために、遅延アクセス試行の間に開始されてもよい。

概要

背景

以下の記述は、概して、メモリデバイスに関し、より詳細には、不揮発性メモリアレイを動作させることに関する。

メモリデバイスは、コンピュータ無線通信デバイスカメラデジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“1”または論理“0”によってしばしば示される2つの状態を有する。他のシステムにおいては、三以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み出すか、または検知してもよい。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムしてもよい。

メモリデバイスの様々なタイプが存在し、磁気ハードディスクランダムアクセスメモリ(RAM)、ダイナミックRAMDRAM)、同期式ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、リードオンリーメモリ(ROM)、フラッシュメモリ相変化メモリPCM)他を含む。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ(例えば、FeRAM)は、外部電源がなくても長期間、格納された論理状態を維持することができる。揮発性メモリデバイス(例えば、DRAM)は、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。メモリデバイスを改良することは、他のメトリクスの中でもとりわけ、メモリセル密度を高めること、読み出し/書き込み速度を高めること、信頼性を高めること、データ保持力を高めること、電力消費を低減すること、または、製造コストを低減することを含んでもよい。

あるメモリアーキテクチャにおいては、複数のメモリセルは、共通の導線導電線)で電子通信してもよい。メモリセルのうちの1つを読み出すこと、または書き込むことは、他の、非対象メモリセルに影響を及ぼすことがある。例えば、メモリセルのうちの1つを読み出す、または書き込むために、共通の導線に繰り返し通電することは、非対象メモリセルに格納された論理値ディスターブし、または破損することがある。これは、性能を低下させることがあり、メモリアレイの動作を脅かすことさえある。

概要

不揮発性メモリアレイのために、対象メモリセルの繰り返されるアクセス動作中に、非対象メモリセルのディスターブを防ぐための方法、システムおよびデバイスを提供する。複数のメモリセルは、共通の導線と電子通信してもよく、各メモリセルは、電気的に非線形選択コンポーネントを有してもよい。対象メモリセルのアクセス動作(例えば、読み出しまたは書き込み動作)に続いて、非対象メモリセルは、共通の導線に放電電圧415を印加することによって放電されてもよい。放電電圧415は、例えば、アクセス電圧405とは逆の極性を有してもよい。他の例においては、非対象メモリセルを放電するために、遅延アクセス試行の間に開始されてもよい。

目的

電極は、メモリセル100の素子またはコンポーネントの間で導電性経路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の強誘電体メモリセルを含むメモリアレイのうちの第1の強誘電体メモリセルに対して第1のアクセス動作を実施することと、前記第1のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始することと、前記タイマが閾値を超えることに少なくとも部分的に基づいて、前記メモリアレイのうちの第2の強誘電体メモリセルに対して第2のアクセス動作を実施することであって、前記閾値は、前記第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、ことと、を含む方法。

請求項2

前記タイマの前記閾値は、前記第1のアクセス動作中に前記第1の強誘電体メモリセルに印加される電圧に少なくとも部分的に基づいている、請求項1に記載の方法。

請求項3

前記第1の強誘電体メモリセルは電極を備え、前記第1の強誘電体メモリセルの前記放電速度は前記電極の放電速度に少なくとも部分的に基づいている、請求項1に記載の方法。

請求項4

前記第2のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットすることをさらに含む、請求項1に記載の方法。

請求項5

前記第1の強誘電体メモリセルは、前記メモリアレイのうちの前記第2の強誘電体メモリセルと電子通信し、前記第2の強誘電体メモリセルの電荷は、前記第1の強誘電体メモリセルに対する前記第1のアクセス動作に少なくとも部分的に基づいており、前記閾値は、前記第2の強誘電体メモリセルを放電する時間に少なくとも部分的に基づいている、請求項1に記載の方法。

請求項6

前記タイマが前記閾値を超える前に、第3の強誘電体メモリセルにアクセスすることをさらに含み、前記第3の強誘電体メモリセルは前記第1の強誘電体メモリセルから分離されている、請求項1に記載の方法。

請求項7

前記タイマはカウントダウンタイマを含み、前記第2のアクセス動作を実施することは、前記タイマの終了に少なくとも部分的に基づいて前記第2のアクセス動作を実施することを含む、請求項1に記載の方法。

請求項8

前記第2の強誘電体メモリセルの電荷は、前記第1のアクセス動作を実施することに少なくとも部分的に基づいて増加し、前記第2の強誘電体メモリセルの前記電荷は、前記タイマの終了時に閾値未満である、請求項1に記載の方法。

請求項9

第1のメモリセルと、前記メモリセルに結合され且つ前記メモリセルに電圧を印加するように構成されたバイアスコンポーネントと、前記バイアスコンポーネントに結合され且つ前記バイアスコンポーネントによる前記メモリセルへの電圧の印加を検出するように構成されたモニタコンポーネントと、を備える装置。

請求項10

前記モニタコンポーネントはカウンタを備え、前記モニタコンポーネントは、前記第1のメモリセルへの電圧の印加を検出したことに少なくとも部分的に基づいて、前記カウンタの値をインクリメントするように構成されている、請求項9に記載の装置。

請求項11

前記モニタコンポーネントはタイマを備え、前記モニタコンポーネントは、前記第1のメモリセルへの電圧の印加を検出したことに少なくとも部分的に基づいて、前記タイマをアクティブにするように構成されている、請求項9に記載の装置。

請求項12

前記バイアスコンポーネントは、前記タイマの状態に少なくとも部分的に基づいて、前記第1のメモリセルに他の電圧を印加するように構成されている、請求項11に記載の装置。

請求項13

前記タイマの前記状態は、前記タイマが閾値を超えたことに少なくとも部分的に基づいており、前記閾値は前記第1のメモリセルの放電速度に少なくとも部分的に基づいている、請求項12に記載の装置。

請求項14

前記第1のメモリセルは第2のメモリセルと電子通信しており、前記タイマが前記閾値を超えたことに少なくとも部分的に基づいて、前記第2のメモリセルに第2の電圧が印加される、請求項13に記載の装置。

請求項15

前記タイマが前記閾値を超える前に、第3のメモリセルに電圧を印加することを更に含み、前記第3のメモリセルは前記第1のメモリセルから分離されている、請求項14に記載の装置。

請求項16

前記第1のメモリセルに結合された第1の導電線を更に備え、前記バイアスコンポーネントは、前記第1の導電線を用いて前記メモリセルに前記電圧を印加するように構成されている、請求項9に記載の装置。

請求項17

第2の導電線と、前記第1のメモリセル及び前記第2の導電線に結合された選択コンポーネントであって、前記第1のメモリセルを前記第2の導電線から電子的に分離するように構成された選択コンポーネントと、を更に備える、請求項16に記載の装置。

請求項18

複数の強誘電体メモリセルを含むメモリアレイのうちの第1の強誘電体メモリセルと、前記メモリアレイのうちの第2の強誘電体メモリセルと、タイマと、コントローラと、を備える装置であって、前記コントローラは、前記第1の強誘電体メモリセルに対して第1のアクセス動作を実施し、前記第1のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマを開始し、前記タイマが閾値を超えたことに少なくとも部分的に基づいて、前記第2の強誘電体メモリセルに対して第2のアクセス動作を実施する、ように動作可能であり、前記閾値は、前記第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、装置。

請求項19

前記コントローラは、前記第2のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットするように更に動作可能である、請求項18に記載の装置。

請求項20

前記コントローラは、前記タイマが前記閾値を超える前に第3の強誘電体メモリセルにアクセスするように更に動作可能であり、前記第3の強誘電体メモリセルは、前記第1の強誘電体メモリセルから分離されている、請求項18に記載の装置。

請求項21

前記タイマはカウントダウンタイマを含み、前記コントローラは、前記タイマの終了に少なくとも部分的に基づいて前記第2のアクセス動作を実施するように動作可能である、請求項18に記載の装置。

請求項22

複数の強誘電体メモリセルを含むメモリアレイのうちの第1の強誘電体メモリセルに対して第1のアクセス動作を実施する手段と、前記第1のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始する手段と、前記タイマが閾値を超えたことに少なくとも部分的に基づいて、前記メモリアレイのうちの第2の強誘電体メモリアレイに対して第2のアクセス動作を実施する手段であって、前記閾値は前記第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、手段と、を備える装置。

請求項23

前記第2のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットする手段を更に備える、請求項22に記載の装置。

請求項24

前記タイマが前記閾値を超える前に第3の強誘電体メモリセルにアクセスする手段を更に備え、前記第3の強誘電体メモリセルは前記第1の強誘電体メモリセルから分離されている、請求項22に記載の装置。

技術分野

0001

クロスリファレンス
本特許出願は、各々がこの譲受人に割り当てられた、2016年6月29日に出願された“Writing to Cross−Point Non−Volatile Memory”と題された、Wangらによる米国特許出願整理番号15/197,416に対する優先権を享受する権利を主張する“Writing to Cross−Point Non−Volatile Memory”と題された、2017年6月2日に出願されたPCT/US2017/035762に対する優先権を享受する権利を主張し、その各々は、その全体において参照によって本明細書に明確に組み入れられる。

背景技術

0002

以下の記述は、概して、メモリデバイスに関し、より詳細には、不揮発性メモリアレイを動作させることに関する。

0003

メモリデバイスは、コンピュータ無線通信デバイスカメラデジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“1”または論理“0”によってしばしば示される2つの状態を有する。他のシステムにおいては、三以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み出すか、または検知してもよい。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムしてもよい。

0004

メモリデバイスの様々なタイプが存在し、磁気ハードディスクランダムアクセスメモリ(RAM)、ダイナミックRAMDRAM)、同期式ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、リードオンリーメモリ(ROM)、フラッシュメモリ相変化メモリPCM)他を含む。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ(例えば、FeRAM)は、外部電源がなくても長期間、格納された論理状態を維持することができる。揮発性メモリデバイス(例えば、DRAM)は、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。メモリデバイスを改良することは、他のメトリクスの中でもとりわけ、メモリセル密度を高めること、読み出し/書き込み速度を高めること、信頼性を高めること、データ保持力を高めること、電力消費を低減すること、または、製造コストを低減することを含んでもよい。

0005

あるメモリアーキテクチャにおいては、複数のメモリセルは、共通の導線導電線)で電子通信してもよい。メモリセルのうちの1つを読み出すこと、または書き込むことは、他の、非対象メモリセルに影響を及ぼすことがある。例えば、メモリセルのうちの1つを読み出す、または書き込むために、共通の導線に繰り返し通電することは、非対象メモリセルに格納された論理値ディスターブし、または破損することがある。これは、性能を低下させることがあり、メモリアレイの動作を脅かすことさえある。

0006

本発明の方法は、上述した点に鑑み、複数の強誘電体メモリセルを含むメモリアレイのうちの第1の強誘電体メモリセルに対して第1のアクセス動作を実施することと、前記第1のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始することと、前記タイマが閾値を超えることに少なくとも部分的に基づいて、前記メモリアレイのうちの第2の強誘電体メモリセルに対して第2のアクセス動作を実施することであって、前記閾値は、前記第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、ことと、を含むことを特徴とする。

図面の簡単な説明

0007

本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態による、非対象メモリセルの放電サポートするメモリアレイの一例を図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイと電圧プロットの一例を図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートする強誘電体メモリセルに対するヒステリシスプロットの例を図示する。
本開示の様々な実施形態による、非対象メモリセルの充電および放電の例を図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを含むシステムを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを含むシステムを図示する。
本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。
本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。
本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。
本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。
本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

実施例

0008

メモリセルのアクセス動作(例えば、読み出し、または書き込み動作)に続いて、非対象メモリセルは、その後のアクセス動作の前に放電されることがある。複数のメモリセルは、共通の導線で電子通信してもよい。導線は、対象のメモリセルのアクセス動作を実施するために、通電され(例えば、電圧を印加され)てもよい。しかしながら、その導線に接続されている他の非対象メモリセルは、それに応じて電荷蓄積を経験することがある。導線が繰り返し通電される場合、電荷の蓄積は、非対象メモリセルの格納された論理値をディスターブ、または破損する点にまで増加させることがある。すなわち、ある場合には、電荷の蓄積の結果として、非対象メモリセルの格納された状態を改変するほどに十分に大きな電圧が生じる。この影響を補償するために、非対象メモリセルは、その後のアクセスの試行遅延させること、または、アクセス電圧とは逆の極性を有する放電電圧を導線に印加することを含む多数の技術を用いて放電されることがある。

0009

例示として、いくつかのメモリアーキテクチャは、共通の導線に接続された複数のメモリセルを有してもよい。メモリセルは、2つのこのような共通の導線の交点に存在してもよく、各メモリセルは、そのそれぞれの2つの導線をアクティブ化する(アクティブにする)ことによってアクセスされてもよい。このようなメモリアレイは、クロスポイントアレイ、またはクロスポイントアーキテクチャと呼ばれることがある。メモリセルは、二端子選択コンポーネントを含んでもよく、選択コンポーネントは、2つの導線の間のメモリセルと一体化されてもよい。

0010

これらの種類のアーキテクチャにおいては、同一の導線に繰り返しアクセスすることは、その導線と電子通信する1つ以上のメモリセルをディスターブすることがある。メモリセルは、その双方の導線が通電されると、アクセスされてもよい。このようなメモリセルが、対象メモリセルであってもよい。しかしながら、導線に電圧を印加することは、その導線に共通に接続された他のセル、すなわち、アクセス動作についての非対象メモリセルに影響を及ぼすことがある。例えば、電荷が非対象メモリセル内に蓄積して非ゼロ電圧を生成する。時間がたつと、非対象メモリセルは放電することがあるものの、対象メモリセルに繰り返しアクセスしようとすると、その電荷を増加させることがある。この充電がメモリセル内に電圧を生成することがあり、それが、非対象メモリセルでの格納された論理状態をディスターブする(すなわち、変化させる)のに十分な大きさであり得る。

0011

本明細書に開示されるように、共通の導線に繰り返し通電することによる非対象メモリセルのディスターブを回避するための方法が提示される。メモリセルは、選択コンポーネントと各々電子通信してもよく、これは、非対象メモリセルにおけるバイアスを抑制することがある。アクセス動作に続いて、放電電圧とも本明細書で呼ばれる、後続電圧パルスは、アクセス動作中に用いられる、一方、または双方の導線に印加されてもよい。放電電圧は、アクセス動作中にそれぞれの導線に印加される極性とは逆の極性を有してもよい。このような放電電圧は、非対象メモリセル内に格納された電荷を減少させることがあり、これは、メモリセルディスターブを防ぎながら、繰り返されるアクセスの試行を可能とすることがある。選択コンポーネントと結合されたこのような技術がセルディスターブを防ぐので、それによって、非対象メモリセルのリフレッシュ、またはライトバック動作に対する必要性を除去することがある。

0012

別の実施形態においては、非対象メモリセルを放電するために、アクセスの試行の間に遅延が設けられてもよい。例えば、後続のアクセス動作は、タイマが終了するまで、禁止されてもよい(すなわち、許可されなくてもよい)。ある場合には、タイマが無効にされて、放電電圧がアクセス動作に続いて印加されてもよい。

0013

上記で紹介された特徴および技術は、メモリアレイの文脈で以下にさらに記述される。その後、対象メモリセルにアクセスした後に非対象メモリセルを放電するための具体例が記述される。本開示のこれらの特徴および他の特徴は、不揮発性メモリセルの読み出し、または書き込みに関連する装置図、システム図およびフローチャートによってさらに図示され、それらを参照して記述される。

0014

図1は、本開示の様々な実施形態による、メモリアレイ100の一例を図示する。メモリアレイ100は、電子メモリ装置と呼ばれることもある。メモリアレイ100は、様々な状態を格納するためにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0および論理1として示される2つの状態を格納するようにプログラム可能であってもよい。ある場合には、メモリセル105は、三以上の論理状態を格納するように構成される。メモリセル105は、キャパシタにプログラム可能な状態を表す電荷を格納してもよい。例えば、充電されたキャパシタおよび充電されていないキャパシタは、それぞれ2つの論理状態を表してもよい。DRAMアーキテクチャは、このような設計を通常利用してもよく、使用されるキャパシタは、絶縁体として、線形または常誘電性電気分極特性を有する誘電体材料を含んでもよい。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するキャパシタを含んでもよい。強誘電体キャパシタの電荷の様々なレベルは、異なる論理状態を表してもよい。強誘電体材料は、非線形分極特性を有し、強誘電体メモリセル105の幾つかの詳細および利点は、以下に論じられる。

0015

メモリアレイ100は、三次元(3D)メモリアレイであってもよく、これは、二次元(2D)メモリアレイが互いの上に形成されるものである。これは、2Dアレイと比較すると、単一のダイまたは基板上に形成され得るメモリセルの数を増加させることができ、ひいては、製造コストを低減させるか、またはメモリアレイの性能を向上させるか、またはその双方が可能である。図1に図示された例によれば、メモリアレイ100は、メモリセル105の2つのレベルを含み、これにより、三次元メモリアレイと考えられてもよい。しかしながら、レベルの数は2に限定されない。各レベルが配列されるか配置されて、メモリセル105が各レベルで相互にほぼ整列されて、メモリセル積層145を形成するようにしてもよい。

0016

メモリセル105の各行は、アクセス線110に接続され、メモリセル105の各列は、ビット線115に接続される。アクセス線110は、また、ワード線110としても知られることがあり、ビット線115は、また、デジット線115として知られることもある。ワード線およびビット線、またはそれらの類似物に対する参照は、理解や動作を損なわずに交換可能である。ワード線110およびビット線115は、アレイを形成するために、相互に実質的に垂直であってもよい。図1に図示されるように、メモリセル積層145内の2つのメモリセル105は、デジット線115などの共通の導線(導電線)を共有してもよい。すなわち、デジット線115は、上部メモリセル105の下部電極および下部メモリセル105の上部電極と電子通信してもよい。他の構成が可能であってもよく、例えば、第3の層が下部層とワード線110を共有してもよい。一般的に、1つのメモリセル105は、ワード線110およびビット線115などの2つの導線の交点に配置されてもよい。この交点は、メモリセルのアドレスとして参照されてもよい。対象メモリセル105は、通電されたワード線110とビット線115との交点に配置されたメモリセル105であってもよい。すなわち、ワード線110およびビット線115は、その交点でメモリセル105を読み出す、または書き込むために通電されてもよい。同一のワード線110またはビット線115と電子通信する(例えば、接続される)他のメモリセル105は、非対象メモリセル105と呼ばれることがある。

0017

上記で論じられたように、電極は、メモリセル105とワード線110またはビット線115とに結合されてもよい。電極という用語は、電気的な導体を称することがあり、ある場合には、メモリセル105に対する電気的な接点として使用されることがある。電極は、メモリセル100の素子またはコンポーネントの間で導電性経路を提供するトレースワイヤ、導線、導電性層などを含んでもよい。

0018

読み出しおよび書き込みなどの動作は、ワード線110およびビット線115をアクティブ化、または選択することによってメモリセル105で実施されてもよく、これは、それぞれの線に電圧または電流を印加することを含んでもよい。ワード線110およびデジット線115は、例えば、銅(Cu)、アルミニウム(Al)、金(Au)、タングステン(W)、チタン(Ti)などの金属、金属合金炭素、導線性を有するようにドープされた半導体、または他の導電性材料合金もしくは化合物などの導電性材料で製造される。対象メモリセル105にアクセスすることは、非対象メモリセル105に影響を及ぼすことがある。例えば、非ゼロ電圧が、非対象メモリセル105の1つ以上の電極に生じることがある。同一のワード線110またはビット線115に繰り返し通電することによって、この影響は、非対象メモリセル105の格納された論理値を破損し得るほどに悪化させることがある。本明細書に開示された方法は、非対象メモリセル105のこのような破損を防止することができる。例えば、放電パルスが、アクセス動作の後でワード線110またはビット線115に印加されてもよく、このとき、放電電圧は、アクセス電圧の極性とは逆の極性を有する。他の場合には、非対象メモリセル105に前のアクセス動作からの放電をさせることを可能とするために、その後のアクセス動作の前に遅延が設けられてもよい。

0019

メモリセル105にアクセスすることは、行デコーダ120および列デコーダ130を通じて制御されてもよい。例えば、行デコーダ120は、メモリコントローラ140から行アドレスを受信し、受信された行アドレスに基づいて、適切なワード線110をアクティブ化してもよい。同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なビット線115をアクティブ化する。このように、ワード線110およびビット線115をアクティブ化することによって、メモリセル105はアクセスされてもよい。

0020

アクセスすると、メモリセル105の格納された状態を決定するために、メモリセル105がセンスコンポーネント125によって読み出されるか、または検知されてもよい。例えば、メモリセル105にアクセスした後、メモリセル105の強誘電体キャパシタは、対応するデジット線115で放電させてもよい。強誘電体キャパシタを放電させることは、強誘電体キャパシタをバイアスすること、または電圧を印加することの結果であり得る。放電は、デジット線115の電圧に変化を引き起こすことがあり、センスコンポーネント125は、メモリセル105の格納された状態を決定するために、基準電圧(図示せず)と比較してもよい。例えば、デジット線115が基準電圧よりも高い電圧を有する場合には、センスコンポーネント125は、メモリセル105に格納された状態が論理1であることを決定してもよく、逆の場合でもよい。センスコンポーネント125は、信号における差を検出して増幅するために、様々なトランジスタまたは増幅器を含んでもよく、これは、ラッチと呼ばれることがある。メモリセル105の検出された論理状態は、その後、入力/出力135として、列デコーダ130を通じて出力されてもよい。ある場合には、センスコンポーネント125は、列デコーダ130または行デコーダ120の一部であってもよい。または、センスコンポーネント125は、列デコーダ130もしくは行デコーダ120と接続されるか、または電子通信してもよい。

0021

メモリセル105は、関係するワード線110およびビット線115を同様にアクティブ化することによって、設定、または書き込まれてもよい—すなわち、論理値は、メモリセル105に格納されてもよい。列デコーダ130または行デコーダ120は、メモリセル105に書き込むために、データ、例えば、入力/出力135を受け取ってもよい。強誘電体メモリセル105は、強誘電体キャパシタに電圧を印加することによって書き込まれてもよい。しかしながら、対象メモリセル105を読み出すこと、または書き込むことは、非対象メモリセル105の論理状態を破損することがある。このプロセスは、以下により詳細に論じられる。

0022

DRAMを含むいくつかのメモリアーキテクチャは,外部電源によって周期的にリフレッシュされない限りは、時間の経過とともに、格納された状態を失うことがある。例えば、充電されたキャパシタは、漏洩電流を通じて、時間の経過とともに放電され、その結果、格納された情報を失うことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、例えば、DRAMアレイに対して、毎秒10回のリフレッシュ動作であり、その結果、顕著な電力消費につながることがある。ますます大容量のメモリアレイになると、特に、バッテリなどの有限電源に依存するモバイルデバイスに対しては、電力消費の増大は、メモリアレイの展開または動作を抑制するかもしれない(例えば、電力供給、熱生成、材料の制限など)。以下に論じられるように、強誘電体メモリセル105は、他のメモリアーキテクチャと比較して、性能の改良をもたらし得る有益な特性を有することがある。

0023

メモリコントローラ140は、例えば、行デコーダ120、列デコーダ130およびセンスコンポーネント125などの様々なコンポーネントを通じて、メモリセル105の動作(例えば、読み出し、書き込み、書き換え、リフレッシュ、放電など)を制御してもよい。ある場合には、行デコーダ120、列デコーダ130およびセンスコンポーネント125のうちの1つ以上は、メモリコントローラ140と同一場所に配置されてもよい。メモリコントローラ140は、所望のワード線110およびデジット線115をアクティブ化するために、行アドレス信号と列アドレス信号とを生成してもよい。メモリコントローラ140は、また、メモリアレイ100の動作中に用いられる様々な電圧差または電流を生成し、制御してもよい。例えば、1つ以上のメモリセル105にアクセスした後に、メモリコントローラ140がワード線110またはビット線115に放電電圧を印加してもよい。一般的に、本明細書で論じられる印加される電圧または電流の振幅、形状、または期間は、調整または変更してもよく、メモリアレイ100を動作させるうえで論じられる、様々な動作に対して異なってもよい。さらに、メモリアレイ100内の1つ、複数またはすべてのメモリセル105は、同時にアクセスされてもよい。例えば、メモリアレイ100の複数またはすべてのセルは、すべてのメモリセル105、またはメモリセル105のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされてもよい。

0024

図2は、本開示の様々な実施形態による、メモリアレイ200の一例と、不揮発性メモリセルの読み出しおよび書き込みならびに非対象メモリセルの放電をサポートする電圧プロット201の一例とを図示する。メモリアレイ200は、図1を参照したメモリアレイ100の一例であってもよい。メモリアレイ200は、メモリセル105−a、メモリセル105−b、ワード線110−aおよびビット線115−aを含み、これらは、図1を参照して記述されたような、メモリセル105、ワード線110およびビット線115の例であってもよい。メモリセル105−aは、電極205、電極205−a、および、強誘電体材料であってもよいメモリ素子220を含む。メモリセル105−bは、電極205−bを含む。メモリセル105−aの電極205−aおよびメモリセル105−bの電極205−bは、中間電極205−aおよび205−bとも呼ばれることがある。メモリアレイ200は、また、底部電極210および選択コンポーネント215を含む。ある場合には、3Dメモリアレイは、複数のメモリアレイ200を互いに積み重ねることによって形成されてもよい。ある例においては、2つの積層されたアレイは、図1を参照して記述されたように、各レベルがワード線110またはビット線115を共有できるように、共通の導線を有してもよい。メモリセル105−aは、対象メモリセルであってもよい。メモリセル105−aにアクセスすることは、非対象メモリセル105−bの論理状態を破損することがある。なぜなら、メモリセル105−aおよび105−bは、ワード線110−aを通じて電子通信しているからである。

0025

メモリアレイ200は、クロスポイントアーキテクチャと呼ばれることがある。それは、ピラー構造とも呼ばれることがある。例えば、図2に図示されるように、ピラーは、第1の導線(ワード線110−a)および第2の導線(ビット線115−a)と接触してもよく、このピラーは、第1の電極(底部電極210)、選択コンポーネント215および強誘電体メモリセル105−aを含み、この強誘電体メモリセル105−aは、第2の電極(電極205−a)、強誘電体メモリ素子220および第3の電極(電極205)を含む。ある場合には、電極205−aは、中間電極と呼ばれることがある。

0026

このようなピラー構造は、他のメモリアーキテクチャに比べると、より低い製造コストで比較的高密度のデータストレージを提供することができる。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較すると、縮小した面積で、結果としてメモリセル密度を増加させたメモリセルを有することができる。例えば、そのアーキテクチャは、Fが最小のフィーチャ寸法である場合において、三端子選択を有するものなどといった、6F2のメモリセル面積を持つ他のアーキテクチャと比較して、4F2のメモリセル面積を有することがある。例えば、DRAMは、各メモリセルに対する選択コンポーネントとして、三端子デバイスであるトランジスタを使用してもよく、ピラー構造と比較するとより大きいメモリセル面積を有することがある。

0027

ある場合には、対象メモリセル105−aに繰り返しアクセスすること(例えば、メモリセル105−aを読み出す、または書き込むこと)は、メモリセル105−bなどの非対象メモリセルに格納された論理状態をディスターブすることがある。このようなディスターブを防止するために、様々な放電電圧がメモリセル105−aにアクセスした後に印加されてもよいし、または、後のアクセス動作が再度実施される前に十分な時間が経過してもよい。

0028

電圧プロット201は、対象メモリセル105のアクセス動作中に印加される電圧を時間の関数として図示するものである。メモリセル105−aなどのメモリセルにアクセスする前に、ワード線110−aとデジット線115−aの双方は、抑止電圧240、—すなわち、メモリセル105−aの放電を防止する電圧—、で維持されてもよい。例えば、ワード線110−aおよびデジット線115−aの双方は、仮想接地に対して等価である抑止電圧240で維持されてもよい。メモリセル105−aにアクセスするために、ワード線110−aおよびデジット線115−aの双方は、それらに電圧を印加することによって通電されてもよい。すなわち、ビット線アクセス電圧225は、ワード線アクセス電圧230と同時に印加されてもよい。ワード線110−aおよびデジット線115−aに印加される電圧は、逆の極性を有するため、加算的であってもよく、対象メモリセル105−aに結果として印加される電圧は、セルアクセス電圧235である。すなわち、プロット201においては、ビット線アクセス電圧225は、正の極性を有し、ワード線アクセス電圧230は、負の極性を有し、メモリセル105−aにおける正味の合計は、セルアクセス電圧235である。

0029

ある例においては、抑止電圧240は、中間電圧、例えば、中間バイアス電圧であってもよい。すなわち、仮想接地に相対的な正のビット線アクセス電圧225および負のワード線アクセス電圧230を印加する代わりに、中間電圧に相対的なビット線アクセス電圧225および負のワード線アクセス電圧230が印加されてもよい。例えば、メモリアレイは、正の電圧源のみを利用して動作してもよく、中間電圧の大きさは、正の電圧源の大きさと仮想接地との間にある。いくつかの例においては、ビット線アクセス電圧225およびワード線アクセス電圧230の両者は、メモリセル105−aのアクセス動作の前に、中間電圧で維持される。また、アクセス動作中に、ビット線アクセス電圧225が(例えば、正の電源側まで)増加してもよく、同時にワード線アクセス電圧230が(例えば、仮想接地まで)減少してもよく、メモリセル105−aにまたがって正味の電圧を発生させる。

0030

ある場合には、選択コンポーネント215は、メモリセル105と導線との間、例えば、メモリセル105−aとワード線110−aまたはビット線115−aのうちの少なくとも1つとの間で、直列に接続されてもよい。例えば、図2に図示されるように、選択コンポーネント215は、電極205−aと底部電極210との間に配置されてもよく、このようにして、選択コンポーネント215は、メモリセル105−aとワード線110−aとの間に直列に配置される。他の構成も可能である。例えば、選択コンポーネントは、メモリセル105−aとビット線115−aとの間に直列に配置されてもよい。選択コンポーネントは、特定のメモリセル105−aを選択するのに役立ってもよく、または、選択されるメモリセル105−aに隣接している非選択メモリセル105−aを通じて迷走電流が流れるのを防止するのに役立ってもよい。それは、また、メモリセル105−bなどの非対象メモリセルにおけるバイアスを減少させてもよい。例えば、閾値電圧が満たされたか、または超えられたときに電流が選択コンポーネント215を通って流れるような閾値電圧を、選択コンポーネント215が有してもよい。選択コンポーネント215は、ダイオードなどの他の種類の二端子選択デバイスの中でもとりわけ、金属・絶縁体・金属(MIM)接合オボニック閾値スイッチ(OTS)または金属・半導体・金属(MSM)スイッチなどの、電気的に非線形のコンポーネント(例えば、非オーム接触コンポーネント)であってもよい。ある場合には、選択コンポーネント215は、カルコゲナイド膜、例えば、セレン(Se)、ヒ素(As)およびゲルマニウム(Ge)の合金である。

0031

選択コンポーネント215は、中間電極205−aによってメモリ素子220から分離されてもよい。このように、中間電極205−aは、電気的に浮遊してもよく、—これはすなわち、電気的な接地、または、電気的に接地されることが可能なコンポーネントに直接接続されなくてもよいから、電荷が蓄積することがある。このように、電荷は、中間電極205−a内、または、選択コンポーネント215もしくはメモリセル220と中間電極205−aとの界面に蓄積することがある。例えば、メモリセル105−aのアクセス動作中に、ワード線アクセス電圧230を印加することによって、非対象メモリセル105—bの中間電極205−b内で電荷が増大することがある。その結果として、非ゼロ電圧が生成することがある。ワード線110−aに繰り返し通電することが電圧を増加させ続けることがあり、これは、非対象メモリセル105−bの論理状態をディスターブすることがある。以下に記述されるように、放電電圧が、それぞれのビット線アクセス電圧225またはワード線アクセス電圧230とは逆の極性を有する場合、メモリセル105−aにアクセスした後で、放電電圧がワード線110−a、デジット線115−a、またはその双方に印加されてもよい。

0032

メモリアレイ200は、材料形成および除去の様々な組み合わせによって製造されてもよい。例えば、ワード線110−a、底部電極210、選択コンポーネント215、電極205−a、メモリ素子220および電極205に対応する材料の層が堆積されてもよい。材料が選択的に除去されて、その結果、図2に図示されたピラー構造などの所望のフィーチャを生成してもよい。例えば、フィーチャは、フォトレジストパターン化するためにフォトリソグラフィーを用いて画定されてもよく、その後に、材料が、エッチングなどの技術によって除去されてもよい。ビット線115−aは、例えば、図2に図示されたライン構造を形成するために、材料の層を堆積して、選択的にエッチングすることによって形成されてもよい。ある場合には、電気的に絶縁性の領域または層は、形成、または堆積されてもよい。電気的に絶縁性の領域は、シリコン酸化物シリコン窒化物または他の電気的に絶縁性の材料などの酸化物または窒化物材料を含んでもよい。

0033

様々な技術が、メモリアレイ200の材料またはコンポーネントを形成するために用いられてもよい。これらは、他の薄膜成長技術の中でもとりわけ、例えば、化学蒸着CVD)、有機金属化学蒸着MOCVD)、物理蒸着PVD)、スパッタ堆積原子層堆積(ALD)または分子ビームエピタキシ(MBE)を含んでもよい。材料は、多数の技術を用いて除去されてもよく、これらは、例えば、化学エッチング(“ウェットエッチング”とも呼ばれる)、プラズマエッチング(“ドライエッチング”とも呼ばれる)または化学機械平坦化を含んでもよい。

0034

図3は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリセルについての非線形の電気的特性の例を、ヒステリシス曲線300−aおよび300−bを用いて図示する。ヒステリシス曲線300−aおよび300−bは、電圧差Vの関数として、強誘電体キャパシタ(例えば、図2のメモリセル105−a)に格納された電荷Qを図示する。ヒステリシス曲線300−aおよび300−bは、それぞれ、対象および非対象メモリセルに対する強誘電体メモリセル書き込みプロセスの一例を図示する。例えば、対象および非対象メモリセル105は、相互に電子通信してもよく、双方は、例えば、図2に図示されるように、選択コンポーネントを有してもよい。ヒステリシス曲線300−bに図示されるように、非対象メモリセル105の格納された論理値は、対象メモリセル105のアクセスの繰り返しによってディスターブされ得ない。ある場合には、共通の導線は、複数のメモリセル105と電子通信してもよく、導線が各アクセス動作のために通電される場合、対象メモリセル105が、一回以上のアクセス動作に対して異なる対象メモリセル105であってもよい。

0035

強誘電体材料は、自発分極によって特徴づけられ、すなわち、電界がなくても非ゼロ電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム(BaTiO3)、チタン酸鉛(PbTiO3)、チタン酸ジルコン酸鉛PZT)およびタンタル酸ストロンチウムビスマス(SBT)を含む。本明細書に記述された強誘電体キャパシタ(例えば、図2を参照すると、電極205、強誘電性メモリ素子220および電極205−a)は、これらの、または他の強誘電体材料を含んでもよい。強誘電体キャパシタ内の電気分極は、強誘電体材料表面に正味の電荷を生じさせ、キャパシタ端子を通じて逆の電荷を引き付ける。したがって、電荷は、強誘電体材料とキャパシタ端子との界面に格納される。電気分極は、比較的長時間、無期限であっても、外部から印加される電界がなくても維持されることができるため、電荷の漏れは、例えば、DRAMアレイで使用されるキャパシタと比較すると、顕著に減少し得る。これは、上述されたように、いくつかのDRAMアーキテクチャについて、リフレッシュ動作を実施する必要性を減少させることがある。

0036

ヒステリシス曲線300は、キャパシタの単一の端子を考えると理解されることがある。例示として、強誘電体材料が負の分極を有する場合には、正の電荷がその端子に集まるだろう。同様に、強誘電体材料が正の分極を有する場合には、負の電荷がその端子に集まるだろう。さらに、ヒステリシス曲線300における電圧は、キャパシタにおける電圧差を表し、方向性を有することを理解されたい。例えば、問題の端子(例えば、図2におけるビット線115−a)に正の電圧を印加し、第2の端子(例えば、図2におけるワード線110−a)に負の電圧を印加することによって、正の電圧が実現されてもよい。逆に、問題の端子に負の電圧を印加して、第2の端子に正の電圧を印加することによって、負の電圧が印加されてもよい。同様に、2つの正の電圧、2つの負の電圧、または正の電圧と負の電圧との任意の組み合わせが、ヒステリシス曲線300に図示された電圧差を生成するために、適切な導線に印加されてもよい。

0037

ヒステリシス曲線300−aに図示されるように、強誘電体材料は、ゼロの電圧差で正または負の分極を維持することがあり、その結果、2つの可能性のある充電された状態を生じる。それは、電荷状態305と電荷状態310である。図3の例によれば、電荷状態305は論理0を表し、電荷状態310は論理1を表す。いくつかの例においては、それぞれの電荷状態の論理値は、理解や動作を損なわずに逆にされ得る。

0038

電圧を印加することにより強誘電体材料の電気分極を制御し、それによって、キャパシタ端子における電荷を制御することよって、メモリセルに論理0または1が書き込まれることがある。例えば、キャパシタに正味の正の電圧315を印加することは、結果として、電荷状態305−aに到達するまでの電荷の蓄積を生じる。いくつかの例においては、図2を参照して論じられたように、ビット線に正の電圧を印加し、かつ、ワード線に負の電圧を印加することによって、または、ビット線に正味の電圧と等しい電圧を印加し、かつ、ワード線の電圧を仮想接地に駆動することによって、正味の正の電圧315が得られてもよい。電圧315を除去すると、電荷状態305−aは、ゼロ電圧において電荷状態305に到達するまで、経路320に従う。同様に、電荷状態310は、正味の負の電圧325を印加することによって書き込まれ、結果として電荷状態310−aを生じる。負の電圧325を除去した後、電荷状態310−aは、ゼロ電圧において電荷状態310に到達するまで、経路330に従う。電荷状態305および310は、また、残留分極(Pr)値、すなわち、外部バイアス(例えば、電圧)を除去しても保持する分極(または、電荷)とも呼ばれることがある。抗電圧は、電荷(または分極)がゼロである電圧である。

0039

強誘電体キャパシタの格納された状態を読み出すか、または検知するために、電圧がキャパシタに印加されてもよい。それに応じて、格納された電荷Qは変化し、その変化の程度は、初期の電荷状態に依存する、すなわち、最終的に格納される電荷(Q)は、電荷状態305−bまたは310−bのどちらが最初に格納されていたかに依存する。

0040

ある場合には、読み出し動作の後は、ライトバック動作が続くことがあり、この場合、元々格納された論理値がメモリセル105に書き込まれる。すなわち、読み出し動作は、対象メモリセル105の元々格納された論理値を破壊することがある。例えば、読み出しプロセスは、正の電圧を使用してもよく、例えば、電圧315は、メモリセル105に印加されてもよいが、他の電圧が使用されてもよい。論理1が元々格納されていた場合、読み出し電圧は、結果として、電荷状態310を生じさせ、その後、例えば、電荷状態305−aに到達するまでヒステリシス曲線300−aに従うが、正確なセンシングスキームによっては他の位置も可能であり得る。読み出し電圧が除去された後、電荷状態は、そのもとの状態である電荷状態310に戻りえず、むしろ、それは、異なる経路、例えば、経路320に従い、電荷状態305で落ち着くことがある。換言すると、論理1の読み出し動作は、結果として、メモリセルに論理0を書き込むことになる。したがって、ライトバック動作は、メモリセルに元々格納されていた論理値を戻すために実施されてもよい。例えば、電圧325などの負の電圧が、元の論理値1をライトバックするために印加されてもよい。

0041

ライトバック動作は、論理0を読み出した後に実施されなくてもよい。例えば、読み出し電圧は、電荷状態305を電荷状態305−aにすることがあり、読み出し電圧を除去した後、電荷状態は、電荷状態305に戻ることがある。すなわち、それは、もともと格納されていた論理値に戻ることがある。

0042

ヒステリシス曲線300−bは、非対象メモリセル105と電子通信する対象メモリセル105のアクセス動作に応じた、非対象メモリセル105の分極の一例を図示する。非対象メモリセル105は、例えば、図2を参照して論じられたように、選択コンポーネント215を有してもよい。曲線335(破線)は、比較のために、ヒステリシス曲線300−aの例の複写したものである。曲線340および345(実線)は、対象メモリセル105のアクセス動作中の、非対象メモリセル105の応答の一例を図示する。曲線340は、格納された電荷状態305−b(例えば、論理0)に対する応答の一例であってもよく、曲線345は、格納された電荷状態310−b(例えば、論理1)に対する応答の一例であってもよい。

0043

選択コンポーネント215が非対象メモリセル105と関連付けられていない場合、曲線340および345は、曲線335よりも顕著に下方に伸びることがある。換言すると、対象メモリセル105のアクセス動作は、選択コンポーネント215なしで、非対象メモリセル105の電荷状態により大きい影響を有することがある。少数の、または単一のアクセス動作でさえも、格納された論理状態を変化させることがあり、または破損することさえもあり、これは、非対象メモリセル105の破損された論理状態をもとの状態に戻すための、その後のライトバック動作を必要とすることがある。対照的に、選択コンポーネント215があると、非対象メモリセル105の電荷状態は、曲線340および345によって図示されるように、格納された電荷状態305−bおよび310−bからわずかに逸れることがある。小さな逸脱であるため、電荷状態は、元の、またはほぼ元の電荷状態305−bまたは310−bに戻り得る。

0044

図4は、本開示の様々な実施形態による、非対象メモリセル105と電子通信する対象メモリセル105のアクセス動作に応じた、非対象メモリセル105の充電および放電のプロットの例を図示する。プロット400、401および402は、アクセスおよび放電電圧の例を図示する。図4は、アクセス電圧405、405−aおよび405−b、電圧410、410−aおよび410−bならびに放電電圧415を含む。アクセス電圧405は、対象メモリセル105にアクセスするために、複数のメモリセル105と電子通信する導線に印加されてもよい。電圧410は、非対象メモリセル105の強誘電体キャパシタにおける電圧を表してもよい。例えば、電圧410は、図2を参照して論じられたように、メモリセル105の中間電極内の電荷の蓄積の結果であってもよい。アクセス電圧405に続いて、放電電圧415が、同一の導線に印加されてもよく、これが非対象メモリセル105の中間電極を放電して、その論理状態の破損を防止してもよい。

0045

アクセス電圧405は、対象メモリセル105のアクセス動作中に印加される2つのアクセス電圧のうちの一方であってもよく、第2の電圧は、対象メモリセル105と電子通信する第2の共通の線に印加される。プロット400、401および402は、また、第2の導線と、その非対象メモリセル105を同様に表してもよい。

0046

プロット400は、共通の導線に複数回印加されるアクセス電圧405に応じた、非対象メモリセル105の電圧410の一例を図示する。プロット400に図示されるように、アクセス電圧405は、結果として、電圧410の増加を生じることがある。アクセス電圧405がゼロのとき、電圧410は減少する。電圧410がゼロ電圧に戻る前に、アクセス電圧405が再度印加される場合、電圧410は、増加し続け得る。アクセス電圧405のさらなる印加によって、電圧410は、アクセス電圧405よりも増加し得る。すなわち、電圧410は、読み出しまたは書き込み動作中に用いられる電圧よりも大きくなることがあり、これが非対象メモリセル105を破損することがある。

0047

プロット401は、アクセス電圧405−aに応じた、非対象メモリセル105の電圧410−aの一例を図示する。アクセス動作の間、すなわち、電圧405−aの印加の間の経過時間は、プロット400におけるものよりも大きい。長時間分離されることによって、電圧410−aは、電圧405−aの印加に続いて、ゼロに減少し得る。例えば、電圧405−aの印加によって非対象メモリセル105に蓄積された電荷は、消散することがあり、したがって、電圧410−aは減少し得る。これは、非対象メモリセル105の格納された論理状態の破損を引き起こす大きさにまで電圧410−aが増加することを防ぐことができる。

0048

ある場合には、タイマがアクセス動作間に用いられてもよい。例えば、メモリアレイ100は、複数のメモリセル105を含んでもよく、電圧405−aが、メモリアレイ100の第1の強誘電体メモリセル105(例えば、対象メモリセル)に対する第1のアクセス動作を実施するために印加されてもよい。タイマは、第1のアクセス動作を実施するのに応じて、またはその後に開始されてもよく、閾値をタイマが越えるのに基づいて、第2のアクセス動作が、メモリアレイの少なくとも第2の強誘電体メモリセル105に対して実施されてもよい。ある場合には、閾値は、第1の強誘電体メモリセル105の放電速度、例えば、その中間電極の放電速度に基づく。放電速度は、アクセス動作中に印加されるバイアスに基づいてもよい。

0049

いくつかの例においては、メモリアレイ100は、メモリバンク、メモリセルの行、メモリセルの列、または行および列の任意の組み合わせであってもよい。第1および第2のメモリセルは相互に電子通信してもよく、ある場合には、同一のメモリセルであってもよい。

0050

いくつかの例においては、第2の強誘電体メモリセル105(非対象メモリセル)の電荷は、第1の強誘電体メモリセル105(対象メモリセル)に対する第1のアクセス動作に基づいてもよく、タイマ閾値は、第2の強誘電体メモリセル105を放電するための時間に基づいてもよい。

0051

いくつかの例においては、タイマはカウントアップタイマであってもよく、第2のアクセス動作は、閾値をカウントアップタイマが越えるのに基づいて実施されてもよい。あるいは、タイマは、カウントダウンタイマであってもよく、第2のアクセス動作は、タイマの終了、すなわちゼロに到達するのに基づいて実施されてもよい。いくつかの例においては、タイマは第2のアクセス動作を実施するのに基づいてリセットされてもよく、すなわち、それは、リセットされて、第2のアクセス動作の後、再度開始されてもよい。

0052

ある場合においては、第3の強誘電体メモリセル105は、タイマが閾値を超える前にアクセスされてもよい。例えば、第3の強誘電体メモリセル105は、第1の強誘電体メモリセル105と電子通信しなくてもよく、したがって、第1のアクセス動作によって影響を及ぼされない。第3のメモリセル105は、例えば、メモリアレイのうち、第1または第2のメモリセル105とは異なる行または列にあってもよい。

0053

プロット402は、アクセス電圧405−bおよび放電電圧415に応じた、非対象メモリセル105の電圧410−bの一例を図示する。例えば、その論理状態をディスターブすることを防ぐため、非対象メモリセル105の中間電極を放電するために、放電電圧415が、アクセス電圧405−bの後に印加されてもよい。放電電圧415は、対象メモリセル105と電子通信する非対象メモリセル105をディスターブすることなく、対象メモリセル105のアクセス動作が繰り返されることを可能にし得る。

0054

プロット402を参照して論じられたように、電圧410−bは、アクセス電圧405−bが印加された後、減少を開始する。しかしながら、放電電圧415を印加することは、電圧410−bがより迅速に減少するように、非対象メモリセル105を積極的に放電させてもよい。これは、プロット401における受動的な放電と比較すると、より迅速にその後のアクセス動作(例えば、電圧405−bの再度の印加)を実施することを可能にする。換言すると、放電電圧415は、非対象メモリセル105の格納された論理値を破損することなく、対象メモリセル105の連続的なアクセスを可能とすることができる。図示されたように、放電電圧415は、アクセス電圧405−bとは逆の極性を有するが、アクセス電圧405−bと比較して異なる電圧の振幅(大きさ)または期間を有してもよい。

0055

アクセス電圧405−bは、アクセス動作中に強誘電体メモリセル105に印加されてもよい。(例えば、強誘電体メモリセル105と電子通信する第2の導線に印加される第2のアクセス電圧405−bと組み合わせた)合計のアクセス電圧の振幅は、選択コンポーネント215の閾値電圧よりも大きくてもよい。放電電圧415が、アクセス動作に続いて強誘電体メモリセル105に印加されてもよく、この放電電圧415の極性は、アクセス電圧405−bの極性とは逆である。放電電圧415の振幅は、選択コンポーネント215の閾値電圧よりも小さくてもよい。すなわち、放電動作中にメモリセルに印加される電圧は、選択コンポーネント215の閾値電圧よりも小さくてもよい。いくつかの例においては、第1の放電電圧の振幅は、アクセス電圧の振幅の1/2以下であってもよい。他の例においては、第1の放電電圧の振幅は、アクセス電圧の1/2よりも大きくてもよいが、アクセス電圧の期間よりも短い期間を有してもよい。ある場合には、選択コンポーネント215は、金属・半導体スイッチ、金属・半導体・金属スイッチ、カルコゲナイド材料、または類似の電気的に非線形のデバイスもしくはコンポーネントであってもよい。

0056

図5A図5B図5Cおよび図5Dは、本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。電圧プロット500−511は、非対象メモリセルの論理状態の破損を防止するために、メモリセルのアクセス動作(例えば、読み出し、または書き込み)の後に続く放電動作の例を図示する。各電圧プロット500−511は、ビット線115およびワード線110についての印加される電圧を、時間の関数として図示し、同様に、それぞれのビット線115およびワード線110の交点に配置されたメモリセル105に印加される、結果として生じる正味の電圧も図示する。ワード線110、ビット線115およびメモリセル105は、図1および図2を参照して論じられたように、メモリアレイの一部であってもよい。電圧プロット500−511は、ビット線アクセス電圧520、ワード線アクセス電圧525およびセルアクセス電圧515を含み、これらはそれぞれ、図2を参照して論じられた、ビット線アクセス電圧225、ワード線アクセス電圧230およびセルアクセス電圧235の例であってもよい。ビット線115にビット線アクセス電圧520を印加し、ワード線110にワード線アクセス電圧525を印加することは、結果として、セルアクセス電圧515を生じさせ得る。電圧プロット500−511は、ビット線放電電圧535、ワード線放電電圧540および(複数の)セル放電電圧530を含んでもよい。図5Cおよび図5Dのプロット506−511のある場合には、電圧プロットは、セルライトバック電圧545、ビット線ライトバック電圧550およびワード線ライトバック電圧555を含み、論理状態は、上記で論じられたように、読み出し動作後にメモリセルにライトバックされる。

0057

一例においては、メモリアレイのメモリセルは、選択コンポーネント215と電子通信してもよく、選択コンポーネントは、電気的に非線形のコンポーネントであってもよい。第1の電圧が、強誘電体メモリセルと電子通信する第1の導線に印加されてもよく、この第1の電圧は、アクセス動作中に印加され、第2の電圧が、選択コンポーネントと電子通信する第2の導線に印加されてもよく、この第2の電圧は、第1の電圧とは逆の極性を有し、アクセス動作中に印加される。ある場合には、第1および第2の電圧は、同一の振幅を有してもよいが、他の振幅も可能である。例えば、ビット線アクセス電圧520は、ビット線115に印加されてもよく、ワード線アクセス電圧525は、ワード線110に印加されてもよい。ビット線アクセス電圧520およびワード線アクセス電圧525は、同時に印加されてもよく、結果として、セルアクセス電圧515を生じ得る。すなわち、結果として生じるセルアクセス電圧515は、アクセス動作中の、強誘電体メモリセル105および選択コンポーネント215における電圧であり得、ビット線アクセス電圧520とワード線アクセス電圧525との差であり得る。

0058

放電電圧は、対象メモリセルのアクセス動作に続いて、ビット線115またはワード線110または双方に印加されてもよい。これは、非対象メモリセル105を放電し、それらの格納されたデータの破損を防止し得る。例えば、第3の電圧は、アクセス動作に続く放電動作中に第1の導線に印加されてもよく、この第3の電圧は、第1の電圧とは逆の極性を有し、選択コンポーネント215の閾値電圧に基づく振幅を有してもよい。例えば、ビット線放電電圧535は、アクセス動作後にビット線に印加されてもよい。いくつかの例においては、第3の電圧の振幅は、第1の電圧の振幅以下であってもよい。他の場合において、この振幅は、例えば、より短期間印加されるときには、より大きくてもよい。ある場合には、第1の電圧が第1の期間印加されてもよく、第3の電圧が、第1の期間以下の第2の期間印加されてもよい。図示されるように、ビット線放電電圧535は、ビット線アクセス電圧520とは逆の極性を有する。放電動作中に、強誘電体メモリセル105および選択コンポーネント215における電圧は、第3の電圧と等しくてもよく、これは、選択コンポーネント215の閾値電圧未満であり得る。

0059

第4の電圧は、放電動作中に第2の導線に印加されてもよく、この第4の電圧は、第2の電圧とは逆の極性を有し、選択コンポーネント215の閾値電圧に基づくことがある振幅を有する。すなわち、ワード線放電電圧540は、ワード線110に印加されてもよく、このワード線放電電圧540は、ワード線アクセス電圧525とは逆の極性を有する。ある場合には、ワード線放電電圧540は、ビット線放電電圧535の後に印加されてもよいが、その印加は逆にされてもよい。ある場合には、第4の電圧の振幅は、第3の電圧の振幅と等しくてもよいが、それらはある場合には異なってもよい。

0060

電圧振幅およびタイミングの様々な組み合わせが、放電動作のために用いられてもよく、これらは電圧プロット500−511に図示され、以下により詳細に論じられる。非対象メモリセル105を放電することは、放電電圧の振幅と、合計期間とに基づいてもよい。ある場合には、アクセス動作中の強誘電体メモリセル105および選択コンポーネント215における電圧(例えば、セルアクセス電圧515)は、選択コンポーネント215の閾値電圧よりも大きくてもよい。放電動作中、強誘電体メモリセル105および選択コンポーネント215における電圧(例えば、セル放電電圧530)は、選択コンポーネントの閾値電圧よりも小さくてもよい。ある場合には、放電電圧は、電圧プロット500に図示されるように、分離された時間に各導線に印加されてもよい。他の場合には、ビット線放電電圧535およびワード線放電電圧540は、同時に印加されてもよいが、それらの電圧の振幅は、セル放電電圧530が選択コンポーネント215の閾値電圧未満であるように(例えば、電圧プロット501に図示されるように)、低くなりえる。換言すると、セル放電電圧530は、ビット線放電電圧535とワード線放電電圧540との差であってもよく、閾値電圧未満であってもよい。本明細書で論じられる異なる電圧の振幅は、例えば、図6で以下に記述されるように、電圧レギュレータの出力であってもよい。

0061

図5A図5Dは、特定のアクセスおよび放電動作の例を提示する。図5Aは、論理0の読み出し、または書き込み動作に続く放電動作に対する電圧プロット500−502の例を図示する。例えば、図3を参照して論じられたように、論理0は、メモリセルに正の電圧を印加することによって書き込まれてもよい。さらに、メモリセルが読み出されるとき、正の電圧が印加されてもよい。論理0が元々格納されていた場合には、ライトバック動作は、図3を参照して論じられたように、必要とされなくてもよい。

0062

論理0の読み出し、または書き込み動作の各場合においては、正のセルアクセス電圧が、メモリセルに印加される。例えば、セルアクセス電圧515、515−aおよび515−bは、正であって、各々は、それぞれのビット線アクセス電圧520、520−a、520−bと、ワード線アクセス電圧525、525−a、525−bとの合計である。ビット線アクセス電圧520、520−aおよび520−bは、正の極性を有し、ワード線アクセス電圧525、525−aおよび525−bは負の極性を有する。すべての極性は、理解や動作を損なわずに逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧520、520−aおよび520−bとワード線アクセス電圧525、525−aおよび525−bは、異なる振幅を有してもよい。

0063

電圧プロット500は、論理0の読み出しまたは書き込み動作に続く第1の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧535が、印加されてもよく、このビット線放電電圧535は、ビット線アクセス電圧520とほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ビット線放電電圧535に続いて、ワード線放電電圧540が印加されてもよく、このワード線放電電圧540は、ワード線アクセス電圧525とほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、アクセスおよび放電電圧のそれぞれの振幅は、異なってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535およびワード線放電電圧540は、異なる振幅を有してもよい。さらに、電圧の期間は、互いに異なっていてもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧540が、ビット線放電電圧535の前に印加されてもよい。

0064

電圧プロット501は、アクセス動作に続く放電電圧の同時の印加を図示する。これは、例えば、放電動作の合計期間を減少させることができる。例えば、ビット線放電電圧535−aは、ビット線アクセス電圧520−a未満の電圧振幅を有してもよく、ビット線アクセス電圧520−aとは逆の極性を有してもよい。ワード線放電電圧540−aは、ワード線アクセス電圧525−a未満の電圧振幅を有してもよく、ワード線アクセス電圧525−aと比較して逆の極性を有してもよい。放電電圧はほぼ同時に印加されるので、セル放電電圧530−aは、ビット線放電電圧535−aとワード線放電電圧540−aとの合計であり、ここで、セル放電電圧530−aは、選択コンポーネント215の閾値電圧未満である。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−aおよびワード線放電電圧540−aは、異なる振幅を有してもよい。同様に、それらの期間は、ビット線アクセス電圧520−aおよびワード線アクセス電圧525−aと比較で異なってもよい。

0065

ある場合には、電圧プロット502に図示されるように、より短い放電パルスが用いられてもよい。アクセス動作後に、ビット線放電電圧535−bが印加されてもよく、このビット線放電電圧535−bは、ビット線アクセス電圧520—bとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、この振幅は異なってもよい。ビット線放電電圧535−bは、ビット線アクセス電圧520—b未満の期間に印加されてもよい。ビット線放電電圧535−bのほぼ直後に、ワード線放電電圧540—bが印加されてもよく、このワード線放電電圧540—bは、ワード線アクセス電圧525—bとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、この振幅は異なってもよい。セル放電電圧530−bは、ビット線放電電圧535−bとワード線放電電圧540—bとの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−bおよびワード線放電電圧540—bが異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆であってもよく、ワード線放電電圧540—bがビット線放電電圧535−bの前に印加されてもよい。

0066

図5Bは、論理1の書き込み動作に続く放電動作に対する電圧プロット503−505の例を図示する。例えば、図3を参照して論じられたように、論理1は、メモリセルに負の電圧を印加することによって書き込まれてもよい。電圧プロット503−505に図示されるように、論理1の各書き込み動作は、メモリセルに負のセルアクセス電圧を印加する。

0067

例えば、セルアクセス電圧515−c、515−dおよび515−eは負であり、各々は、それぞれのビット線アクセス電圧520−c、520−d、520−eとワード線アクセス電圧525−c、525−d、525−eとの合計である。ビット線アクセス電圧520−c、520−d、520−eは負の極性を有し、ワード線アクセス電圧525−c、525−d、525−eは正の極性を有する。すべての極性は、理解や動作を損なわずに逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧520−c、520−d、520−eおよびワード線アクセス電圧525−c、525−d、525−eは、異なる振幅を有してもよい。

0068

電圧プロット503は、論理1の書き込み動作に続く第1の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧535−cが印加されてもよく、ビット線放電電圧535−cは、ビット線アクセス電圧520−cとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、振幅は異なってもよい。ビット線放電電圧535−cに続いて、ワード線放電電圧540−cが印加されてもよく、ワード線放電電圧540−cは、ワード線アクセス電圧525−cとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、振幅は異なってもよい。このように、ほぼ等しい振幅で図示されているが、ビット線放電電圧535−cおよびワード線放電電圧540−cは異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧540−cが、ビット線放電電圧535−cの前に印加されてもよい。さらに、電圧の相対的な持続期間は相互に異なってもよい。

0069

電圧プロット504は、論理1の書き込み動作に続く第2の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧535−dおよびワード線放電電圧540−dの双方が同時に印加されてもよい。例えば、ビット線放電電圧535−dは、ビット線アクセス電圧520−d未満の電圧振幅と逆の極性を有してもよい。ワード線放電電圧540−dは、ワード線アクセス電圧525−d未満の電圧振幅と逆の極性を有してもよい。放電電圧はほぼ同時に印加されるので、セル放電電圧530ーdは、ビット線放電電圧535−dとワード線放電電圧540ーdとの合計である。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−dおよびワード線放電電圧540−dは異なる振幅を有してもよい。さらに、アクセス電圧および放電電圧の持続期間は相互に異なってもよい。

0070

電圧プロット505は、論理1の書き込み動作に続く、より短い放電電圧での第3の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧535−eが印加されてもよく、ビット線放電電圧535−eは、ビット線アクセス電圧520−eとほぼ等しいが逆の極性を持つ振幅電圧を有してもよい。他の振幅も可能であってもよい。ビット線放電電圧535−eは、ビット線アクセス電圧520−e未満の期間、印加されてもよい。ビット線放電電圧535−eのほぼ直後に、ワード線放電電圧540−eが印加されてもよく、このワード線放電電圧540−eは、ワード線アクセス電圧525−eとほぼ等しいが逆の極性を持つ振幅電圧を有してもよい。ある場合においては、振幅は異なってもよい。したがって、セル放電電圧530−eは、ビット線放電電圧535−eとワード線放電電圧540−eとの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−eおよびワード線放電電圧540−eは異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧540−eがビット線放電電圧535−eの前に印加されてもよい。

0071

図5Cおよび図5Dは、論理1の読み出し動作に続く放電動作に対する電圧プロット506−511の例を図示する。図3を参照して論じられたように、論理1の読み出しに続いて、メモリセルに論理1の値を戻すために、ライトバック動作が実施されてもよい。

0072

電圧プロット506は、可能性のあるライトバック動作を図示する。例えば、セルアクセス電圧515−fのように、正の電圧が、センス動作中にメモリセルに印加されてもよい。論理1が元々格納されていた場合、メモリセルに戻す必要があることもある。したがって、セルライトバック電圧545が、論理1を書き込むためにメモリセルに印加されてもよい。例えば、セルライトバック電圧545は、電圧プロット506に図示されるように負であってもよい。ある場合には、すべての電圧極性は、理解や動作を損なわずに逆にされ得る。

0073

各電圧プロット506−511においては、正のセルアクセス電圧がメモリセルに印加され、ライトバック電圧がその後印加される。例えば、セルアクセス電圧515−f、515−g、515−h、515−i、515−jおよび515−kは正であり、各々は、それぞれ、ビット線アクセス電圧520−f、520−g、520−h、520−i、520−j、520—kと、ワード線アクセス電圧525−f、525−g、525−h、525−i、525−j、525−kとの合計である。ビット線アクセス電圧520−f、520−g、520−h、520−i、520−j、520—kは正の極性を有し、ワード線アクセス電圧525−f、525−g、525−h、525−i、525−j、525−kは負の極性を有する。セルライトバック電圧545、545−a、545−b、545−c、545−d、545−eは負であり、各々は、それぞれ、ビット線ライトバック電圧550、550−a、550−b、550−c、550−d、550−eと、ワード線ライトバック電圧555、555−a、555−b、555−c、555−d、555−eとの合計である。ビット線ライトバック電圧550、550−a、550−b、550−c、550−d、550−eは負の極性を有し、ワード線ライトバック電圧555、555−a、555−b、555−c、555−d、555−eは正の極性を有する。すべての極性は理解や動作を損なうことなく逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧520−f、520−g、520−h、520−i、520−j、520—kと、ワード線アクセス電圧525−f、525−g、525−h、525−i、525−j、525−kは、異なる振幅を有してもよい。さらに、ビット線ライトバック電圧550、550−a、550−b、550−c、550−d、550−eと、ワード線ライトバック電圧555、555−a、555−b、555−c、555−d、555−eは同様に、異なる振幅を有してもよい。さらに、電圧の相対的な持続期間は、相互に異なってもよい。

0074

電圧プロット506を参照すると、セルライトバック電圧545はセルアクセス電圧515−fとは逆であるため、ライトバック動作は、非対象メモリセルを効率的に放電することができる。例えば、ビット線ライトバック電圧550は、ビット線アクセス電圧520−fと逆の極性を有し、ワード線ライトバック電圧555は、ワード線アクセス電圧525−fと逆の極性を有する。ライトバック動作は、メモリセルに論理値をプログラムするため、ビット線ライトバック電圧550およびワード線ライトバック電圧555は同時に印加される。ほぼ等しい振幅で図示されているが、ビット線ライトバック電圧550およびワード線ライトバック電圧555は異なる振幅を有してもよい。

0075

しかしながら、ある場合には、放電動作は、電圧プロット507−511に図示されるように、ライトバック動作の後に続いてもよい。電圧プロット507は、ライトバック動作に続く放電動作のこのような一例を図示する。例えば、ライトバック動作に続いて、ワード線放電電圧540−gが印加されてもよく、それはワード線ライトバック電圧555−aとは逆の極性を有する。したがって、セル放電電圧530—gは、ワード線放電電圧540−gと等しくてもよい。ほぼ等しい振幅で図示されているが、ワード線ライトバック電圧555−aおよびワード線放電電圧540−gは異なる振幅を有してもよい。

0076

他の場合には、デジット線ではなく、ビット線が放電されてもよい。例えば、ライトバック動作に続いて、電圧がビット線に印加されてもよく、その電圧は、ビット線ライトバック電圧550−aとは逆の極性を有する。結果として、セル放電電圧530−gは、電圧プロット507に図示されるのとは逆の極性を有するだろう。

0077

他の場合には、2つの放電電圧が印加されてもよい。電圧プロット508は、ライトバック動作に続くこのような放電動作を図示する。放電電圧は、同時に各導線に印加されてもよい。例えば、ビット線放電電圧535−hが印加されてもよく、その極性は、ビット線ライトバック電圧550−bとは逆であり、その振幅は、ビット線ライトバック電圧550−bより小さい。ワード線放電電圧540−gが同時に印加されてもよく、その極性は、ワード線ライトバック電圧555−bとは逆であり、その振幅は、ワード線ライトバック電圧55−bより小さい。したがって、セル放電電圧530−hは、ビット線放電電圧535−hおよびワード線放電電圧540−hの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−hおよびワード線放電電圧540−hは、異なる振幅を有してもよい。

0078

電圧プロット509は、ライトバック動作に続くさらなる放電動作の例を図示する。放電電圧は、他方のほぼ直後に、各導線に印加されてもよい。例えば、ビット線放電電圧535−iが印加されてもよく、その極性は、ビット線ライトバック電圧550−cとは逆である。ビット線放電電圧535−iに続いて、ワード線放電電圧540−iが印加されてもよく、その極性は、ワード線ライトバック電圧555−cの逆である。したがって、セル放電電圧530−iは、ビット線放電電圧535−iとワード線放電電圧540−iとの結果であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−iおよびワード線放電電圧540−iは異なる振幅を有してもよい。ある場合には、ビット線放電電圧535−iおよびワード線放電電圧540−iの印加は逆にされてもよい。

0079

図5Dの電圧プロット510は、ライトバック動作に続いて、単一の導線に印加される2つの放電電圧での放電動作の一例を図示する。例えば、ビット線放電電圧535−jおよびビット線放電電圧535−kが印加されてもよい。ビット線放電電圧535−jの極性は、ビット線ライトバック電圧550−dの逆であってもよい。ビット線放電電圧535−kは、その後印加されてもよく、その極性は、ビット線放電電圧535−jの逆である。したがって、セル放電電圧530ーjは、ビット線放電電圧535−jと535−kとによるものであってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧535−jおよびビット線放電電圧535−kは、異なる振幅を有してもよい。

0080

同様の動作は、電圧プロット511に図示されるように、ワード線に適用されてもよい。ライトバック動作に続いて、2つの放電電圧がワード線110に印加されてもよい。例えば、ワード線放電電圧540−jおよびワード線放電電圧540−kが印加されてもよい。ワード線放電電圧540−jの極性は、ワード線ライトバック電圧555−eの逆であってもよい。ワード線放電電圧540−kが、その後印加されてもよく、その極性はワード線放電電圧540−jの逆である。したがって、セル放電電圧530−kは、ワード線放電電圧540−jおよび540−kによるものであってもよい。ほぼ等しい振幅で図示されているが、ワード線放電電圧540−jおよびワード線放電電圧540−kは、異なる振幅を有してもよい。

0081

図5Aから図5Dを参照して記述されたように、放電電圧530から540は、仮想接地に対して、正の極性か負の極性のいずれかで印加されるものとして、該して論じられているが、いくつかの例においては、放電電圧530から540は、中間電圧に対して印加される。すなわち、ビット線およびワード線は、メモリセルにアクセスする前に、中間電圧に(例えば、正の電源側と仮想接地との間に)維持されてもよい。また、アクセス動作中に、ビット線およびワード線に印加される電圧は、異なる方向に駆動されてもよい(例えば、ビット線電圧は、中間電圧より大きい電圧に駆動されてもよく、ワード線電圧は、中間電圧未満の電圧に駆動されて、メモリセルに結果として生じる正味の電圧が、電源側の電圧と等価であるようにしてもよい)。例えば、図5Aを参照して論じられたように、放電電圧を仮想接地に駆動することによってビット線放電電圧535がビット線に印加されてもよく、その後、中間電圧を(例えば、電源側まで)増加させることによってワード線放電電圧540がワード線に印加されてもよい。したがって、メモリアレイは、正の電圧源のみで動作し得、メモリセルに印加される正味の放電電圧530の大きさは、図5Aから図5Dの前述の議論と同一のままであり得る。

0082

図6は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするシステムを図示する。システム600は、メモリアレイ100−aを含み、これは、図1および図2を参照すると、メモリアレイ100または200の一例であってもよい。システム600は、メモリコントローラ140−aを含み、これは、図1を参照すると、メモリコントローラ140の一例であってもよい。システム600は、カウンタ605、タイマ610および電圧レギュレータ615を含む。ある場合には、システム600は、カウンタ605またはタイマ610のうちの1つだけを含んでもよい。いくつかの例においては、メモリコントローラ140−a、カウンタ605、タイマ610、電圧レギュレータ615およびメモリアレイ100−aのうちの1つ以上が、ともに同じ場所に配置されてもよい。いくつかの例においては、メモリアレイ100−aはメモリバンクであってもよく、これはメモリアレイの複数行または列を含んでもよい。

0083

メモリアレイ100−aは、強誘電体メモリセル105を含んでもよい。ある場合には、メモリセル105は、図2を参照して論じられたように、ピラー構造を有してもよい。選択コンポーネント215は各メモリセル105と電子通信してもよく、第1の導線と第2の導線との間に配置されてもよい。メモリコントローラ140−aは、第1の導線および第2の導線と電子通信してもよく、メモリコントローラ140−aは、図5Aから図5Dを参照して記述されたように、導線にアクセス電圧および放電電圧を印加してもよい。例えば、アクセス動作中、メモリコントローラ140−aは、第1の導線に第1の電圧を、第2の導線に第2の電圧を印加してもよい。第2の電圧は、第1の電圧とは逆の極性を有してもよく、アクセス動作中の強誘電体メモリセル105および選択コンポーネント215における電圧は、第1の電圧と第2の電圧との間の差であってもよい。メモリコントローラ140−aは、また、アクセス動作に続く放電動作中に第1の導線に第3の電圧を印加してもよく、この第3の電圧は、第1の電圧とは逆の極性を有し、選択コンポーネント215の閾値電圧に少なくとも部分的に基づく振幅を有してもよい。例えば、第3の電圧は、選択コンポーネント215の閾値電圧未満であってもよい。

0084

いくつかの例においては、メモリコントローラ140−aは、放電動作中に第2の導線に第4の電圧を印加してもよく、この第4の電圧は、第2の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に少なくとも部分的に基づく振幅を有してもよい。例えば、第4の電圧は、選択コンポーネント215の閾値電圧未満であってもよい。

0085

他の例においては、放電動作は、数回のアクセス動作後に適用されてもよい。例えば、アクセス電圧は、アクセス動作中に強誘電体メモリセル105に印加されてもよく、このアクセス電圧の大きさは、選択コンポーネント215の閾値電圧より大きく、そして、カウンタは、アクセス電圧の印加に基づいてインクリメントされてもよい。放電電圧は、カウンタが閾値を超えるのに基づいて、強誘電体メモリセル105に印加されてもよく、この放電電圧の極性は、アクセス電圧の極性とは逆であり、放電電圧の振幅は、選択コンポーネント215の閾値電圧未満であってもよい。ある場合には、閾値は、強誘電体メモリセルのアクセスの試行の速度を含む。

0086

ある場合には、メモリアレイ100−aは、複数のメモリセル105を含んでもよく、これは、強誘電体メモリセル105を含んでもよく、強誘電体メモリセル105に放電電圧を印加することは、メモリアレイ100−aの複数のメモリセル105に放電電圧を印加することを含んでもよい。ある場合には、放電電圧は、メモリアレイ100−aの複数のメモリセル105のサブセットに印加されてもよい。

0087

他の場合には、強誘電体メモリセル105および選択コンポーネント215は、第1の導線および第2の導線と電子通信してもよく、強誘電体メモリセルにアクセス電圧を印加することは、第1の導線に第1の電圧を印加することと、第2の導線に第2の電圧を印加することとを含み、アクセス電圧は、第1の電圧と第2の電圧との間の電圧差を含む。強誘電体メモリセルに放電電圧を印加することは、第1の導線に第3の電圧を印加することを含んでもよく、この第3の電圧は、第1の電圧とは逆の極性を有し、この強誘電体メモリセル105および選択コンポーネント215における電圧は、第3の電圧を含む。いくつかの例においては、強誘電体メモリセルに放電電圧を印加することは、第1の導線に第3の電圧が印加された後で、第2の導線に第4の電圧を印加することを含み、この第4の電圧は第2の電圧とは逆の極性を有し、強誘電体メモリセル105および選択コンポーネント215における電圧は、第4の電圧を含む。他の例においては、強誘電体メモリセルに放電電圧を印加することは、第3の電圧と同時に、第2の導線に第4の電圧を印加することを含み、この第4の電圧は、第2の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第4の電圧と第3の電圧との間の差を含む。メモリコントローラ140−aが、アクセス電圧および放電電圧のうちのいくつか、または全てを印加してもよい。

0088

上述されたように、放電動作は、数回のアクセス動作の後に適用されてもよい。例えば、メモリコントローラ140−aは、アクセス動作中の第1の電圧または第2の電圧の印加に基づいて、カウンタ605をインクリメントしてもよい。カウンタ605が閾値を超える場合、メモリコントローラ140−aは、放電動作中に第1の導線に第3の電圧を印加してもよい。メモリコントローラ140−aは、第3の電圧の印加に基づいてカウンタをリセットしてもよく、例えば、放電動作の後にカウンタをリセットしてもよい。

0089

他の例においては、放電動作はタイマが終了した後に適用されてもよい。例えば、メモリコントローラ140−aは、第1のメモリセル105のアクセス動作中に、第1の電圧または第2の電圧の印加に基づいて、タイマ610を開始してもよい。メモリコントローラ140−aは、タイマ610が終了するまでは、第1のメモリセル105と電子通信する、如何なるメモリセル105にもアクセスし得ない。他の場合には、メモリコントローラ140−aは、タイマ610が終了する前に、アクセス動作を実施してもよい。このような場合には、メモリコントローラ140−aは、1つ以上の導線に放電電圧を印加してもよい。

0090

いくつかの例においては、例えば、図5Aから図5Dを参照して論じられたように、アクセス動作および放電動作中に印加される電圧は異なってもよい。電圧レギュレータ615は、異なる電圧を提供してもよい。例えば、第3の電圧(例えば、放電電圧)の振幅は、電圧レギュレータ615の出力に基づいてもよく、メモリコントローラ140−aは、放電動作中に、第1または第2の導線に第3の電圧を印加してもよく、この第3の電圧の振幅は、第1の電圧の振幅未満である。

0091

図7は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイ100−bのブロック図700を図示する。メモリアレイ100−bは、電子メモリ装置と呼ばれてもよく、メモリコントローラ140−bおよびメモリセル105−cを含んでもよく、これらは、図1図2および図6を参照して記述されたメモリコントローラ140およびメモリセル105の例であってもよい。メモリコントローラ140−bは、カウンタ605−aおよびタイマ610−aを含み、これらは、図6を参照すると、カウンタ605およびタイマ610の例であってもよい。メモリコントローラ140−bは、また、バイアシングコンポーネント710およびタイミングコンポーネント715も含み、図1図2図4図5Aから図5Dおよび図6に記述されるようにメモリアレイ100−bを動作させてもよい。メモリコントローラ140−bは、ワード線110−b、ビット線115−bおよびセンスコンポーネント125−aと電子通信してもよく、これらは、図1図2図3および図5A図5Dを参照して記述されたように、ワード線110、ビット線115およびセンスコンポーネント125の例であってもよい。メモリアレイ100−bは、また、ラッチ725を含んでもよい。メモリアレイ100−bのコンポーネントは、相互に電子通信してもよく、図1図2図3図4図5A図5Dおよび図6を参照して記述された機能を実施してもよい。ある場合には、センスコンポーネント125−aおよびラッチ725は、メモリコントローラ140−bのコンポーネントであってもよい。

0092

メモリコントローラ140−bは、そのノードに電圧または電流を印加することによって、ワード線110−bまたはビット線115−bをアクティブ化するように構成されてもよい。例えば、バイアシングコンポーネント710は、上述されたように、メモリセル105−cを読み出すか、または書き込むために、メモリセル105−cを動作させるための電圧を印加するように構成されてもよい。バイアシングコンポーネント710は、また、上述されたように、ワード線110−bおよびデジット線115−bにライトバック電圧または放電電圧を印加してもよい。ある場合には、メモリコントローラ140−bは、図1を参照して記述されたように、行デコーダ、または列デコーダまたはその双方を含んでもよい。これは、メモリコントローラ140−bが、1つ以上のメモリセル105−eにアクセスすることと、ワード線110−bまたはビット線115−bと電子通信する1つ以上の非対象メモリセル105を放電することとを可能にすることができる。バイアシングコンポーネント710は、異なる電圧振幅を生成するために、様々な電圧レギュレータを含んでもよい。バイアシングコンポーネント710は、また、センスコンポーネント125−aを動作させるための電圧を提供してもよい。

0093

ある場合には、メモリコントローラ140−bは、タイミングコンポーネント715を用いて、その動作を実施してもよい。例えば、タイミングコンポーネント715は、本明細書に論じられるように、読み出し、書き込み、ライトバックおよび放電などのメモリ機能を実施するためのスイッチングおよび電圧印加のためのタイミングを含む、様々なワード線またはビット線選択のタイミングを制御してもよい。ある場合には、タイミングコンポーネント715は、バイアシングコンポーネント710の動作を制御してもよい。

0094

センスコンポーネント125−aは、メモリセル105−cに格納された論理状態を判断するために、電圧または電流センス増幅器を含んでもよい。論理状態を判断すると、センスコンポーネント125−aは、その後に、ラッチ725に出力を格納してもよく、それは、メモリアレイ100−bを使用している電子デバイスの動作に従って用いられてもよい。センスコンポーネント125−aの出力に基づいて、メモリコントローラ140−bは、ライトバック動作が必要とされるか否かを決定してもよい。

0095

いくつかの例においては、メモリアレイ100−bは、選択コンポーネントと電子通信する強誘電体メモリセル(例えば、メモリセル105−c)と電子通信する第1の導線(例えば、ワード線110−b)に第1の電圧を印加するための手段を含んでもよく、この第1の電圧は、アクセス動作中に印加されてもよい。メモリアレイ100−bは、また、選択コンポーネントと電子通信する第2の導線(例えば、ビット線115−b)に第2の電圧を印加するための手段を含んでもよく、この第2の電圧は、アクセス動作中に印加され、アクセス動作中の強誘電体メモリセル(例えば、メモリセル105−c)および選択コンポーネントにおける電圧は、第1の電圧と第2の電圧との差を含む。

0096

メモリアレイ100−bは、また、アクセス動作に続く放電動作中に、第1の導線に第3の電圧を印加するための手段を含んでもよく、この第3の電圧は、選択コンポーネントの閾値電圧に少なくとも部分的に基づくことがある振幅を有してもよい。メモリアレイ100−bは、また、放電動作中に、第2の導線に第4の電圧を印加するための手段を含んでもよく、この第4の電圧は、第2の電圧とは逆の極性を有し、第4の電圧の振幅は、選択コンポーネントの閾値電圧に少なくとも部分的に基づく。メモリアレイ100−bは、また、アクセス動作中に第1の電圧または第2の電圧を印加することに少なくとも部分的に基づいて、カウンタ(例えば、カウンタ605−a)をインクリメントするための手段を含んでもよい。メモリアレイ100−bは、また、放電動作中に、第1の導線に第3の電圧を印加するための手段を含んでもよく、この第3の電圧の振幅は、第1の電圧の振幅未満であり、第3の電圧の振幅は、電圧レギュレータの出力に少なくとも部分的に基づく。

0097

いくつかの例においては、メモリアレイ100−bは、アクセス動作中に選択コンポーネントと電子通信する強誘電体メモリセルにアクセス電圧を印加するための手段を含んでもよく、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。メモリアレイ100−bは、また、アクセス動作に続いて、強誘電体メモリセルに第1の放電電圧を印加するための手段を含んでもよく、この第1の放電電圧の極性は、アクセス電圧の極性とは逆であり、第1の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

0098

いくつかの例においては、メモリアレイ100−bは、複数の強誘電体メモリセルを含むメモリアレイの第1の強誘電体メモリセルに対する第1のアクセス動作を実施するための手段を含んでもよい。メモリアレイ100−bは、また、第1のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマを開始するための手段を含んでもよい。メモリアレイ100−bは、また、タイマが閾値を超えるのに少なくとも部分的に基づいて、メモリアレイの第2の強誘電体メモリセルに対する第2のアクセス動作を実施するための手段を含んでもよく、この閾値は、第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づく。

0099

いくつかの例においては、メモリアレイ100−bは、選択コンポーネントと電子通信する強誘電体メモリセルにアクセス電圧をアクセス動作中に印加するための手段を含んでもよく、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。メモリアレイ100−bは、また、アクセス電圧の印加に少なくとも部分的に基づいて、カウンタをインクリメントするための手段を含んでもよい。メモリアレイ100−bは、また、カウンタが閾値を超えるのに少なくとも部分的に基づいて、強誘電体メモリセルに放電電圧を印加するための手段を含んでもよく、この放電電圧の極性は、アクセス電圧の極性とは逆であり、放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

0100

図8は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするシステム800の図を図示する。システム800は、デバイス805を含んでもよく、これは、様々なコンポーネントを接続、または物理的に支持するためのプリント回路基板であってもよいし、このプリント回路基板を含んでもよい。デバイス805は、メモリアレイ100−cを含んでもよく、これは、図1図6および図7に記述されるメモリアレイ100の一例であってもよい。メモリアレイ100−cは、メモリコントローラ140−cと(複数の)メモリセル105−dとを含んでもよく、これらは、図1図6および図7を参照して記述されたメモリコントローラ140と、図1図2図4図5A図5D図6および図7を参照して記述されたメモリセル105の例であってもよい。デバイス805は、また、プロセッサ810、BIOSコンポーネント815、(複数の)周辺コンポーネント820および入力/出力制御コンポーネント825を含んでもよい。デバイス805のコンポーネントは、バス830を介して相互に電子通信してもよい。

0101

プロセッサ810は、メモリコントローラ140−cを通じて、メモリアレイ100−cを動作させるように構成されてもよい。ある場合には、プロセッサ810は、図1図6および図7を参照して記述されたようなメモリコントローラ140の機能を実施する。他の場合には、メモリコントローラ140ーcは、プロセッサ810に一体化されてもよい。プロセッサ810は、汎用プロセッサデジタル信号プロセッサ(DSP)、特定用途向け集積回路ASIC)、フィールドプログラマブルゲートアレイFPGA)または他のプログラマブル論理デバイスディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネントであってもよく、これらの種類のコンポーネントの組み合わせであってもよく、プロセッサ810は、メモリセルアクセス動作に続いて、1つ以上の導線に放電電圧を印加することを含む、本明細書に記述された様々な機能を実施してもよい。プロセッサ810は、例えば、様々な機能またはタスクをデバイス805に実施させるために、メモリアレイ100−cに格納されたコンピュータ可読命令を実行するように構成されてもよい。

0102

BIOSコンポーネント815は、ファームウェアとして動作するベーシック入力/出力システム(BIOS)を含むソフトウェアコンポーネントであってもよく、これは、システム800の様々なハードウェアコンポーネントを初期化し、実行することができる。BIOSコンポーネント815は、また、プロセッサ810と、様々なコンポーネント、例えば、周辺コンポーネント820、入力/出力制御コンポーネント825などとの間でのデータの流れを管理してもよい。BIOSコンポーネント815は、リードオンリーメモリ(ROM)、フラッシュメモリ、または任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含んでもよい。

0103

(複数の)周辺コンポーネント820は、入力もしくは出力デバイス、または、このようなデバイスに対するインタフェースの如何なるものであってもよく、これはデバイス805に統合される。例は、ディスクコントローラサウンドコントローラグラフィクスコントローライーサネットコントローラモデムユニバーサルシリアルバス(USB)コントローラシリアルもしくはパラレルポート、または、周辺コンポーネント相互接続PCIスロットアクセラレーテッドグラフィクスポート(AGP)スロットなどの周辺カードスロットを含んでもよい。

0104

入力/出力制御コンポーネント825は、プロセッサ801と、(複数の)周辺コンポーネント820、入力デバイス835、または出力デバイス840との間のデータ通信を管理してもよい。入力/出力制御コンポーネント825は、また、デバイス805に統合されていない周辺機器を管理してもよい。ある場合には、入力/出力制御コンポーネント825は、外部周辺機器に対する物理的接続またはポートを表してもよい。

0105

入力835は、デバイス805に対して外部のデバイスまたは信号であって、デバイス805またはそのコンポーネントに対する入力を提供するものを表してもよい。これは、ユーザインタフェースまたは他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含んでもよい。ある場合には、入力835は、(複数の)周辺コンポーネント820を介してデバイス805とインタフェースをとる周辺機器であってもよく、または入力/出力制御コンポーネント825によって管理されてもよい。

0106

出力840は、デバイス805に対して外部のデバイスまたは信号であって、デバイス805またはそのコンポーネントのうちの任意のものから出力を受信するように構成されたものを表してもよい。出力840の例は、ディスプレイオーディオスピーカープリンティングデバイス、別のプロセッサまたはプリント回路基板などに送信されるデータまたは信号を含んでもよい。ある場合には、出力840は、(複数の)周辺コンポーネント820を介してデバイス805とインタフェース接続する周辺機器であってもよく、または入力/出力制御コンポーネント825によって管理されてもよい。

0107

メモリコントローラ140−c、デバイス805およびメモリアレイ100−bのコンポーネントは、その機能を実行するように設計された回路で構成されてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ抵抗器、増幅器、または他のアクティブもしくは非アクティブな素子、を含んでもよい。

0108

図9Aは、本開示の様々な実施形態による、非対象メモリセルを放電する方法900−aを図示するフローチャートを図示する。方法900−aの動作は、図1から図8を参照して記述されたように、メモリアレイ100によって実施されてもよい。例えば、方法900−aの動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。いくつかの例においては、メモリコントローラ140は、以下に記述される機能を実施するために、メモリアレイ100の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ140は、専用ハードウェアを用いて、以下に記述される機能を実施してもよい。

0109

ブロック905において、方法は、強誘電体メモリセルと電子通信する第1の導線に第1の電圧を印加することを含んでもよく、この第1の電圧は、図1図6を参照して記述されたように、アクセス動作中に印加される。ある場合には、強誘電体メモリセルは、選択コンポーネントと電子通信してもよく、これは、電気的に非線形のコンポーネントであってもよい。ある例においては、ブロック905の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0110

ブロック910において、方法は、選択コンポーネントと電子通信する第2の導線に第2の電圧を印加することを含んでもよく、図1図6を参照して記述されたように、第2の電圧は、第1の電圧とは逆の極性を有していてアクセス動作中に印加され、強誘電体メモリセルおよび選択コンポーネントにおけるアクセス動作中の電圧は、第1の電圧と第2の電圧との差を含む。アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、選択コンポーネントの閾値電圧より大きくてもよい。いくつかの例においては、第2の電圧は、第1の電圧の振幅と等しい。ある例においては、ブロック910の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0111

ブロック915において、方法は、アクセス動作に続いて、放電動作中に第1の導線に第3の電圧を印加することを含んでもよく、図1図6を参照して記述されたように、第3の電圧は、第1の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。いくつかの例においては、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第3の電圧を含み、選択コンポーネントの閾値電圧未満であってもよい。いくつかの例においては、第3の電圧の振幅は、第1の電圧の振幅以下である。ある場合には、第3の電圧は、第1の電圧の印加される期間以下の期間、印加されてもよい。いくつかの例においては、第2の電圧は、第1の電圧の振幅と等しい。ある場合には、第1の電圧、第2の電圧および第3の電圧は、仮想接地に対して印加され、これらは、メモリアレイの強誘電体メモリセルが放電することを防ぐための抑止電圧として用いられる。ある例においては、ブロック915の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0112

方法は、また、放電動作中に第2の導線に第4の電圧を印加することも含んでもよく、この第4の電圧は、第2の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。ある場合には、第4の電圧は、第3の電圧の後に印加されてもよい。他の場合には、第4の電圧は、第3の電圧と同時に印加されてもよく、ここで、強誘電体メモリセルおよび選択コンポーネントにおける放電動作中の電圧は、第3の電圧と第4の電圧との差である。いくつかの例においては、第4の電圧の振幅は、第2の電圧の振幅以下であってもよい。いくつかの例においては、第4の電圧の振幅は、第3の電圧の振幅と等しくてもよい。

0113

図9Bは、本開示の様々な実施形態による、非対象メモリセルを放電する方法900−bを図示するフローチャートを図示する。方法900−bの動作は、図1図8を参照して記述されたように、メモリアレイ100によって実施されてもよい。例えば、方法900−bの動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。いくつかの例においては、メモリコントローラ140は、以下に記述される機能を実施するために、メモリアレイ100の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ140は、専用ハードウェアを用いて、以下に記述される機能を実施してもよい。

0114

ブロック920において、方法は、強誘電体メモリセルと電子通信する第1の導線に第1の電圧を印加することを含んでもよく、この第1の電圧は、図1図6を参照して記述されたように、アクセス動作中に印加され、相対電圧よりも大きい。ある場合には、強誘電体性メモリセルは、選択コンポーネントと電子通信してもよく、これは、電気的に非線形のコンポーネントであってもよい。ある例においては、ブロック920の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0115

ブロック925において、方法は、選択コンポーネントと電子通信する第2の導線に第2の電圧を印加することを含んでもよく、図1図6を参照して記述されたように、第2の電圧は、アクセス動作中に印加され、相対電圧未満であり、アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第1の電圧と第2の電圧との差を含む。アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、選択コンポーネントの閾値電圧より大きくてもよい。いくつかの例においては、第2の電圧は第1の電圧の振幅と等しい。ある例においては、ブロック925の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0116

ブロック930において、方法は、アクセス動作に続いて、放電動作中に第1の導線に第3の電圧を印加することを含んでもよく、図1図6を参照して記述されたように、第3の電圧は、相対電圧未満であり、選択コンポーネントの閾値電圧に基づく振幅を有する。いくつかの例においては、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第3の電圧を含み、選択コンポーネントの閾値電圧未満であってもよい。いくつかの例においては、第3の電圧の振幅は、第1の電圧の振幅以下である。ある場合には、第3の電圧は、第1の電圧の印加される期間以下の期間、印加されてもよい。ある場合には、相対電圧は、中間バイアス電圧であり、メモリアレイの強誘電体メモリセルが放電することを防ぐための抑止電圧として用いられる。ある例においては、ブロック930の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0117

方法は、また、放電動作中に第2の導線に第4の電圧を印加することを含んでもよく、この第4の電圧は、第2の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。ある場合には、第4の電圧は、第3の電圧の後に印加されてもよい。他の場合には、第4の電圧は、第3の電圧と同時に印加されてもよく、ここで、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第3の電圧と第4の電圧との差である。いくつかの例においては、第4の電圧の振幅は、第2の電圧の振幅以下であってもよい。第4の電圧の振幅は、ある例においては、第3の電圧の振幅と等しくてもよい。

0118

図10は、本開示の様々な実施形態による、非対象メモリセルを放電する方法1000を図示するフローチャートを図示する。方法1000の動作は、図1図8を参照して記述されたように、メモリアレイ100によって実施されてもよい。例えば、方法1000の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。いくつかの例においては、メモリコントローラ140は、以下に記述される機能を実施するために、メモリアレイ100の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ140は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。

0119

ブロック1005において、方法は、アクセス動作中に強誘電体メモリセルにアクセス電圧を印加することを含んでもよく、このアクセス電圧の振幅は、図1図6を参照して記述されたように、メモリセルと電子通信する選択コンポーネントの閾値電圧より大きい。アクセス動作は、強誘電体メモリセルを読み出すこと、または強誘電体メモリセルに書き込むことを含んでもよい。ある場合には、選択コンポーネントは、金属・半導体スイッチ、金属・半導体・金属スイッチまたはカルコゲナイド材料であってもよい。ある例においては、ブロック1005の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0120

ブロック1010において、方法は、アクセス動作に続いて、強誘電体メモリセルに第1の放電電圧を印加することを含んでもよく、図1図6を参照して記述されたように、第1の放電電圧の極性は、アクセス電圧の極性とは逆であり、第1の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。ある場合には、第1の放電電圧は、アクセス電圧の振幅未満であってもよい。例えば、第1の放電電圧の振幅は、アクセス電圧の振幅の1/2以下であってもよい。ある例においては、図1図6図7および図8を参照して記述されたように、ブロック1010の動作は、メモリコントローラ140によって実施されてもよい。

0121

方法は、第1の放電電圧に続いて、強誘電体メモリセルに第2の放電電圧を印加することを含んでもよく、この第2の放電電圧の極性は、アクセス電圧の極性とは逆であり、第2の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

0122

図11は、本開示の様々な実施形態による、非対象メモリセルを放電する方法1100を図示するフローチャートを図示する。方法1100の動作は、図1図8を参照して記述されたように、メモリアレイ100によって実施されてもよい。例えば、方法1100の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。いくつかの例においては、メモリコントローラ140は、以下に記述される機能を実施するために、メモリアレイ100の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ140は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。方法のいくつかの例においては、メモリアレイはメモリバンクであってもよい。

0123

ブロック1105において、方法は、図1図6を参照して記述されたように、メモリアレイの第1の強誘電体メモリセルに対する第1のアクセス動作を実施することを含んでもよい。ある例においては、ブロック1105の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0124

ブロック1110において、図6および図7を参照して記述されたように、方法は、第1のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマを開始することを含んでもよい。ある例においては、ブロック1110の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよいし、図6を参照して記述されたように、タイマ610を用いて実施されてもよい。

0125

ブロック1115において、方法は、タイマが閾値を超えるのに少なくとも部分的に基づいて、メモリアレイの第2の強誘電体メモリセルに対して第2のアクセス動作を実施することを含んでもよく、この閾値は、図4および図6を参照して記述されたように、第1の強誘電体メモリセルの放電速度に少なくとも部分的に基づく。ある例においては、ブロック1115の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0126

方法は、第2のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマをリセットすることをさらに含んでもよい。ある場合には、第1の強誘電体メモリセルは、メモリアレイの第2の強誘電体メモリセルと電子通信し、この第2の強誘電体メモリセルの電荷は、第1の強誘電体メモリセルの第1のアクセス動作に基づいてもよく、閾値は、第2の強誘電体メモリセルを放電するための時間に基づいてもよい。いくつかの例においては、方法は、タイマが閾値を超える前に、第3の強誘電体メモリセルにアクセスすることを含んでもよく、この第3の強誘電体メモリセルは、第1の強誘電体メモリセルから絶縁されている(例えば、電子通信していない)。

0127

いくつかの例においては、タイマはカウントアップタイマであってもよい。他の例においては、タイマはカウントダウンタイマであってもよく、第2のアクセス動作は、タイマの終了に基づいて実施されてもよい。

0128

図12は、本開示の様々な実施形態による、非対象メモリセルを放電する方法1200を図示するフローチャートを図示する。方法1200の動作は、図1図8を参照して記述されたように、メモリアレイ100によって実施されてもよい。例えば、方法1200の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。いくつかの例においては、メモリコントローラ140は、以下に記述される機能を実施するために、メモリアレイ100の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ140は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。メモリアレイは、ある場合には、メモリバンクであってもよい。いくつかの例においては、強誘電体メモリセルは、選択コンポーネントと電子通信してもよい。

0129

ブロック1205において、方法は、アクセス動作中に強誘電体メモリセルにアクセス電圧を印加することを含んでもよく、図1図6を参照して記述されたように、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。ある例においては、ブロック1205の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0130

ブロック1210において、方法は、図6を参照して記述されたように、アクセス電圧を印加することに少なくとも部分的に基づいて、カウンタをインクリメントすることを含んでもよい。ある例においては、ブロック1210の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよく、または、図6および図7を参照して記述されたように、カウンタ605によって実施されてもよい。

0131

ブロック1215において、方法は、カウンタが閾値を超えるのに少なくとも部分的に基づいて、強誘電体メモリセルに放電電圧を印加することを含んでもよく、図1図6を参照して記述されたように、この放電電圧の極性は、アクセス電圧の極性とは逆であり、この放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。いくつかの例においては、閾値は、強誘電体メモリセルのアクセスの試行の速度を含む。ある例においては、ブロック1215の動作は、図1図6図7および図8を参照して記述されたように、メモリコントローラ140によって実施されてもよい。

0132

いくつかの例においては、メモリアレイは、複数のメモリセルを含み、複数のメモリセルは、強誘電体メモリセルを含み、この強誘電体メモリセルに放電電圧を印加することは、メモリアレイの複数のメモリセルに放電電圧を印加することを含んでもよい。ある場合には、放電電圧は、メモリアレイの複数のメモリセルのサブセットに印加されてもよい。

0133

いくつかの例においては、強誘電体メモリセルおよび選択コンポーネントは、第1の導線および第2の導線と電子通信してもよく、ここで、強誘電体メモリセルにアクセス電圧を印加することは、第1の導線に第1の電圧を印加することと、第2の導線に第2の電圧を印加することとを含み、このアクセス電圧は、第1の電圧と第2の電圧との電圧差を含む。強誘電体メモリセルに放電電圧を印加することは、第1の導線に第3の電圧を印加することを含んでもよく、この第3の電圧は、第1の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は第3の電圧である。

0134

ある場合には、強誘電体メモリセルに放電電圧を印加することは、第3の電圧が第1の導線に印加された後に、第2の導線に第4の電圧を印加することを含み、この第4の電圧は、第2の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第4の電圧である。他の場合には、強誘電体メモリセルに放電電圧を印加することは、第3の電圧と同時に、第2の導線に第4の電圧を印加することを含み、この第4の電圧は、第2の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第4の電圧と第3の電圧との差である。

0135

したがって、方法900、1000、1100および1200は、対象メモリセルのアクセス動作中に、非対象メモリセルの放電を提供して、その論理値の破損を防止してもよい。方法900−1200は、選択コンポーネントと電子通信する強誘電体メモリセルを含むメモリアレイを動作させる方法であってもよく、または、複数の強誘電体メモリセルを動作させる方法であってもよい。方法900、1000、1100および1200は、可能性のある実施例を記述しているものであり、動作およびステップは、他の実施例が可能であるように、再配置されてもよいし、または改変されてもよいことに留意されたい。いくつかの例においては、方法900、1000、1100および1200のうちの2つ以上からの態様は、組み合わせられてもよい。

0136

本明細書の記述は、実施例を提供するものであり、特許請求の範囲に記載された射程適用性または実施例を限定するものではない。変更は、本開示の範囲から逸脱することなく、論じられた機能および構成要素の配置において行われてもよい。様々な実施例は、適宜、様々な手順またはコンポーネントを省略、置換、または追加してもよい。また、いくつかの実施例に関して記述された特徴は、他の実施例で組み合わせられてもよい。

0137

添付の図面と組み合わせて、本明細書で説明された記述は、例示的構成を記述し、実装され得るか、または特許請求の範囲の射程内にあるすべての実施例を表すものではない。本明細書で用いられるように“実施例”“例示的”および“実施形態”という用語は、“一実施例、例または例示として機能すること”を意味し、“他の例に対して望ましい”または“ 有利”であることは意味しない。詳細な記述は、記述された技術の理解を提供する目的で、具体的詳細を含む。しかしながら、これらの技術は、これらの具体的詳細がなくても実施されてもよい。いくつかの例においては、既知の構造およびデバイスは、記述された実施例の概念不明瞭にすることを回避するために、ブロック図の形態で図示される。

0138

添付の図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有し得る。さらに、同一の種類の様々なコンポーネントは、参照ラベルにダッシュと、類似のコンポーネント間で区別する第2のラベルとを付加することによって区別され得る。第1の参照ラベルが本明細書で用いられるとき、その記述は、第2の参照ラベルに関係なく、同一の第1の参照ラベルを有する類似のコンポーネントのうちのいずれにも適用可能である。

0139

本明細書で用いられる、“実質的に”という用語は、改変された特徴が、絶対的である必要はないが、その特徴の利点を達成するために十分に近いこと(例えば、実質的にその用語によって修飾された動詞、または形容詞)を意味する。

0140

本明細書で用いられる、“電極”という用語は、電気的な導体を称することがあり、ある場合には、メモリセルまたはメモリアレイの他のコンポーネントに対する電気的接点として使用されてもよい。電極は、メモリアレイ100の素子またはコンポーネント間に導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含んでもよい。

0141

“フォトリソグラフィー”という用語は、本明細書で用いられるように、フォトレジスト材料を用いてパターン化し、電磁気放射を用いて、このような材料を暴露するプロセスを称することがある。例えば、フォトレジスト材料は、例えば、ベース材料上のフォトレジストをスピンコーティングすることによって、ベース材料上に形成されてもよい。パターンは、フォトレジストを放射に暴露することによって、フォトレジスト内に形成されてもよい。パターンは、例えば、放射がフォトレジストを暴露する場所を空間的に画定するフォトマスクによって画定されてもよい。暴露されたフォトレジスト領域は、例えば、その後、化学処理によって除去されて、そのあとに所望のパターンを残すようにしてもよい。ある場合には、暴露された領域が、そのまま残り、暴露されていない領域が、除去されることがある。

0142

本明細書に記述される情報および信号は、様々な異なる科学技術および技術のうちの任意の技術を用いて表されてもよい。例えば、上記の記述を通して参照され得るデータ、命令、コマンド、情報、信号、ビットシンボルおよびチップは、電圧、電流、電磁波、磁界もしくは磁粉光場もしくは光学粒子、またはその任意の組み合わせによって表されてもよい。いくつかの図面は、単一信号として信号を図示していることがあるが、しかしながら、信号は信号のバスを表してもよく、バスは様々なビット幅を有してもよいことが、当業者には理解されるだろう。

0143

“電子通信”という用語は、コンポーネント間の電子の流れを支持するコンポーネント間の関係を称する。これは、コンポーネント間の直接的な接続を含んでもよく、または中間コンポーネントを含んでもよい。電子通信しているコンポーネントは、(例えば、通電された回路において)電子もしくは信号をアクティブに交換することであってもよく、または、(例えば、通電されていない回路において)電子もしくは信号をアクティブに交換することではないが、通電された回路によって電子もしくは信号を交換するように構成され、動作可能であってもよい。例示として、スイッチ(例えば、トランジスタ)を介して、物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開か閉か)とは関係なく電子通信している。

0144

メモリアレイ100を含む本明細書で論じられたデバイスは、シリコン(Si)、ゲルマニウム、シリコン・ゲルマニウム合金ヒ化ガリウムGaAs)、窒化ガリウム(GaN)などの半導体基板上に形成されてもよい。ある場合には、基板は、半導体ウェーハである。他の場合には、基板は、シリコン・オングラス(SOG)もしくはシリコン・オン・サファイア(SOP)などのシリコン・オン・インシュレータSOI)基板、または別の基板上の半導体材料エピタキシャル層であってもよい。基板、または基板のサブ領域導電性は、リンホウ素、またはヒ素を含むがそれらに限定はされない、様々な化学種を用いたドーピングを通じて制御されてもよい。ドーピングは、基板の初期の形成中または成長中に、イオン注入または任意の他のドーピング手段によって実施されてもよい。メモリアレイまたは回路を含む基板の一部または断片は、ダイと呼ばれることがある。

0145

カルコゲナイド材料は、元素S、SeおよびTeのうちの少なくとも1つを含む材料または合金であってもよい。本明細書で論じられる相変化材料は、カルコゲナイド材料であってもよい。カルコゲナイド材料は、S、Se、Te、Ge、As、Al、Sb、Au、インジウム(In)、ガリウム(Ga)、錫(Sn)、ビスマス(Bi)、パラジウム(Pd)、コバルト(Co)、酸素(O)、銀(Ag)、ニッケル(Ni)、プラチナ(Pt)の合金を含んでもよい。例示的なカルコゲナイド材料および合金は、Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、または、Ge-Te-Sn-Ptを含んでもよいが、そのいずれにも限定はされない。本明細書で用いられるように、ハイフンでつなげられた化学組成は、特定の化合物または合金に含まれる元素を示すものであり、示された元素を含むすべての化学量論を表すことが意図される。例えば、Ge-Teは、GexTeyを含んでもよく、ここで、xおよびyは、任意の正の整数であってもよい。

0146

本明細書の開示と関連して記述された様々な例示的ブロック、コンポーネントおよびモジュールは、汎用プロセッサ、DSP、ASIC、FPGAまたは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書で記述された機能を実施するように設計されたその任意の組み合わせで実装されるか、または実施されてもよい。汎用プロセッサは、マイクロプロセッサでもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと併用された1つ以上のマイクロプロセッサ、または任意の他のこのような構成)として実装されてもよい。

0147

本明細書で記述された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組み合わせで実装されてもよい。プロセッサによって実行されるソフトウェアで実装される場合、その機能は、コンピュータ可読媒体における1つ以上の命令またはコードとして格納されるか、または伝送されてもよい。他の実施例および実装は、本開示および添付の特許請求の範囲内である。例えば、ソフトウェアの性質によっては、上述された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組み合わせを用いて実装されることができる。機能を実装する特徴は、また、様々な位置に物理的に配置されてもよく、異なる物理的位置で機能の一部が実装されるように分散されることを含む。また、特許請求の範囲を含む本明細書で用いられるように、項目の羅列(例えば、“少なくとも1つ”または“1つ以上”などのによって前置きされた項目の羅列)において用いられるような“または(or)”は、包括的な羅列を示し、例えば、A,BまたはCのうちの少なくとも1つの記載は、AまたはBまたはCまたはABまたはACまたはBCまたはABC(すなわち、AおよびBおよびC)を意味する。

0148

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を円滑にする任意の媒体を含む、非一時的コンピュータ記憶媒体通信媒体との双方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスされることができる利用可能な任意の媒体であってもよい。例示として、限定するわけではなく、非一時的コンピュータ可読媒体は、RAM、ROM、電子消去可能なプログラマブルリードオンリーメモリ(EEPROM)、コンパクトディスク(CD)ROMまたは他の光学ディスク記憶媒体、磁気ディスク記憶媒体もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態で所望のプログラムコード手段を伝送もしくは格納するために用いられることができ、かつ、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされることができる任意の他の非一時的媒体を含むことができる。

0149

また、どのような接続も、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアがウェブサイトサーバ、もしくは他のリモートソースから、同軸ケーブル光ファイバケーブルツイストペアケーブルデジタル加入者線(DSL)、もしくは赤外線ラジオ波マイクロ波などの無線技術を用いて伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタル加入者線(DSL)または赤外線、ラジオ波およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で用いられるように、ディスクは、CD、レーザディスク光ディスクデジタルバータイルディスク(DVD)、フロッピーディスクブルーレイディスクを含み、通常、ディスク(disk)はデータを磁気的に再生するが、ディスク(disc)はレーザ光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。

0150

本明細書の記述は、当業者が本開示を製造または使用することが可能となるために提供される。本開示に対する様々な改変は、当業者に容易に明らかであろうし、本明細書に定義される一般的な原則は、本開示の範囲から逸脱することなく、他の変形に適用されてもよい。したがって、本開示は、本明細書に記述された実施例および設計に限定されるものではなく、本明細書に開示された原則および新規の特徴と矛盾しない最も広い範囲と一致するべきである。

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