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技術 PLLシンセサイザ回路

出願人 株式会社デンソー
発明者 薄衣辰徳山浦新司村田知生
出願日 2018年11月7日 (2年3ヶ月経過) 出願番号 2018-209687
公開日 2020年5月21日 (9ヶ月経過) 公開番号 2020-077960
状態 未査定
技術分野 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 降圧率 PチャネルMOS デジタルコントローラ チャープ帯域 周波数変調制御 電源出力電圧 ディスチャージ電流 BiCMOS
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年5月21日)のものです。
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図面 (11)

課題

回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジ拡張できるPLLシンセサイザ回路を提供する。

解決手段

PLLシンセサイザ回路1において、PLL回路部5のチャージポンプ8は、位相比較器7より入力される、基準周波数クロック信号フィードバッククロック信号位相差に応じた充放電電流を発生する。電源回路4はチャージポンプに供給する電源電圧可変に構成され、VCO10は、充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器11は、VCOより出力される発振信号の周波数を小数点以下も含む分周比分周した信号をフィードバッククロック信号として位相比較器に入力する。コントローラ3は電源回路に電圧を制御する制御コードを入力すると共に、分周器に分周比を設定する制御コードを入力する。

概要

背景

一般に、PLL回路において出力信号周波数を変化させる場合は、電圧制御発振器VCOを制御する中心電圧から20%〜30%の範囲で制御している。周波数を変化させるダイナミックレンジを広くするには、制御電圧をより広いレンジで変化させる必要があり、そのため、回路を例えばBiCMOSプロセス等による高耐圧のトランジスタで構成し、電源電圧をより高くすることが行われている。

概要

回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジを拡張できるPLLシンセサイザ回路を提供する。PLLシンセサイザ回路1において、PLL回路部5のチャージポンプ8は、位相比較器7より入力される、基準周波数クロック信号フィードバッククロック信号位相差に応じた充放電電流を発生する。電源回路4はチャージポンプに供給する電源電圧可変に構成され、VCO10は、充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器11は、VCOより出力される発振信号の周波数を小数点以下も含む分周比分周した信号をフィードバッククロック信号として位相比較器に入力する。コントローラ3は電源回路に電圧を制御する制御コードを入力すると共に、分周器に分周比を設定する制御コードを入力する。

目的

本発明は上記事情に鑑みてなされたものであり、その目的は、回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジを拡張できるPLLシンセサイザ回路を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

基準周波数の信号の位相負帰還信号の位相を比較し、その差に応じた位相差信号を出力する位相比較器(7)と、前記位相差信号を入力として、当該位相差信号に応じた充放電電流を発生させるチャージポンプ(8)と、このチャージポンプに電源を供給するもので、前記電源の電圧可変である電源回路(4,32)と、前記充放電電流を直流コントロール信号に変換するフィルタ(9)と、発振信号周波数を前記コントロール信号に応じて変化させる電圧制御発振器(10)と、前記発振信号の周波数を小数点以下も含む分周比についても分周可能であり、分周した信号を前記負帰還信号として前記位相比較器に入力する分周器(11)と、前記電源回路に電圧を制御する電圧制御信号を入力すると共に、前記分周器に分周比を設定する分周比設定信号を入力する制御回路(2,3)とを備え、前記制御回路は、前記発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させるように前記分周器に分周比を設定する際には、前記電源回路の出力電圧を上昇させるPLLシンセサイザ回路

請求項2

前記チャージポンプの電流出力端子オフセット電流を供給する定電流源(22)を備える請求項1記載のPLLシンセサイザ回路。

請求項3

前記電源回路は、降圧型レギュレータ(32)で構成される請求項1又は2記載のPLLシンセサイザ回路。

請求項4

前記制御回路は、前記発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させた状態で、前記周波数を繰り返し変化させる際には、その周波数変化に同期させて、前記電圧制御信号を間欠的に変化させる請求項1から3の何れか一項に記載のPLLシンセサイザ回路。

技術分野

0001

本発明は、「1」より小さい分周比も設定可能であるフラクショナル型のPLLシンセサイザ回路に関する。

背景技術

0002

一般に、PLL回路において出力信号周波数を変化させる場合は、電圧制御発振器VCOを制御する中心電圧から20%〜30%の範囲で制御している。周波数を変化させるダイナミックレンジを広くするには、制御電圧をより広いレンジで変化させる必要があり、そのため、回路を例えばBiCMOSプロセス等による高耐圧のトランジスタで構成し、電源電圧をより高くすることが行われている。

先行技術

0003

特開2007−318290号公報

発明が解決しようとする課題

0004

ところで、レーダシステムでは、距離分解能を向上させるため、レーダ波の周波数を線形変調するチャープ帯域幅を広げたいという要求がある。PLL回路をレーダシステムに適用した場合、チャープ帯域幅を広げることはVCOのダイナミックレンジを拡げることに等しい。この場合、単純に変調感度を高くして対応すると位相雑音特性劣化する。帯域幅の確保と雑音特性劣化防止とを考慮すると、VCOの制御電圧を0Vから極力電源電圧に近いレベルの範囲まで設定する必要が生じる。

0005

一般的なPLL回路では、VCOの制御電圧をチャージポンプにより生成しているが、電源電圧が低圧化すればVCOのダイナミックレンジを縮小することに繋がる。また、製品市場に対して安価に且つ大量に供給するためには、低電圧トランジスタを用いるCMOSの微細プロセスで構成することが要求される。そのため、VCOのダイナミックレンジの拡張と、回路素子の耐圧確保との両立が困難になるという問題がある。

0006

本発明は上記事情に鑑みてなされたものであり、その目的は、回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジを拡張できるPLLシンセサイザ回路を提供することにある。

課題を解決するための手段

0007

請求項1記載のPLLシンセサイザ回路によれば、チャージポンプは、位相比較器より入力される、基準周波数の信号の位相負帰還信号の位相との差に基づく位相差信号に応じた充放電電流を発生する。電源回路は、チャージポンプに供給する電源電圧可変に構成される。電圧制御発振器は、前記充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器は、電圧制御発振器より出力される発振信号の周波数を小数点以下も含む分周比についても分周可能に構成され、分周した信号を負帰還信号として位相比較器に入力する。

0008

制御回路は、電源回路に電圧を制御する電圧制御信号を入力すると共に、分周器に分周比を設定する分周比設定信号を入力する。そして制御回路は、発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させるように分周器に分周比を設定する際に、電源回路の出力電圧を上昇させる。すなわち、チャージポンプの電源電圧は、電圧制御発振器より出力される信号の発振周波数の変化範囲を拡大させる期間のみ上昇する。したがって、チャージポンプを構成する素子に掛かる電圧ストレスを極力軽減した状態で、発振信号の周波数を変化させるダイナミックレンジを拡張できる。

0009

請求項2記載のPLLシンセサイザ回路によれば、チャージポンプの電流出力端子オフセット電流を供給する定電流源を備える。これにより、チャージポンプを構成するトランジスタの飽和特性を調整し、充放電する電荷量の特性が線形性を示す部分をより広く利用することができる。したがって、周波数変化のダイナミックレンジを更に拡張できる。

図面の簡単な説明

0010

第1実施形態であり、PLLシンセサイザ回路の構成を示す機能ブロック
チャージポンプの回路図
VCO制御電圧と発振周波数との関係を示す図
VCO制御電圧とVCO制御量との関係を示す図
PLLシンセサイザ回路の動作を示すタイミングチャート
第2実施形態であり、PLLシンセサイザ回路の動作を示すタイミングチャート
第3実施形態であり、PLLシンセサイザ回路の構成を示す機能ブロック図
位相差チャージ電荷量との関係を示す図
VCO制御電圧とVCO制御量との関係を示す図
第4実施形態であり、PLLシンセサイザ回路の構成を示す機能ブロック図

実施例

0011

(第1実施形態)
図1に示すように、本実施形態のPLLシンセサイザ回路1は、CPU2,デジタルコントローラ3,電源回路4及びPLL回路部5を備えている。PLL回路部5は、基準発振器6より入力される基準クロック信号の周波数を所定の分周比で分周した発振信号を送信クロックとして出力する。その分周比には、小数点以下の値も含む。つまり、PLL回路部5はフラクショナル型である。

0012

PLL回路部5は一般的な構成であり、位相比較器7,チャージポンプ8,フィルタ9,電圧制御発振器;VCO10,分周器11及び分周比設定ロジック12を備えている。位相比較器7は、基準クロック信号の位相と分周器11より入力されるフィードバッククロック信号の位相とを比較し、両者の位相差に応じた充放電電流を発生させる。フィルタ9は、前記充放電電流を積分した直流電圧信号をコントロール信号としてVCO10に入力する。VCO10は、前記コントロール信号に応じた周波数の発振信号を、送信クロック信号として出力する。

0013

分周比設定ロジック12には、CPU2からデジタルコントローラ3を介して周波数変調制御コードが入力される。分周比設定ロジック12は、図示しないMASH(Multi-Stage Noise Sharping)を内蔵しており、前記周波数変調制御コードに応じた分周比を分周器11に設定する。分周器11は、入力される送信クロック信号の周波数を設定された分周比で分周したフィードバッククロック信号を位相比較器7に入力する。フィードバッククロック信号は負帰還信号に相当する。電源回路4は、チャージポンプ8に電源を供給するもので、例えばスイッチング電源回路で構成される。そして、電源回路4は、デジタルコントローラ3を介して入力される電源出力電圧制御コードに応じて上記電源の電圧が可変となっている。

0014

図2に示すように、チャージポンプ8は、2組の差動対13及び14と、電源と差動対13との間に接続されるPチャネルMOSFET15と、差動対14とグランドとの間に接続されるNチャネルMOSFET16とを備えている。オペアンプ17はボルテージフォロワを構成しており、その入力端子はチャージポンプ8の電流出力端子CPOUTに接続され、出力端子は差動対13及び14の一方の共通接続点に接続されている。ゲート信号UP,UPBにより差動対13のFET13Uをオンすることでフィルタ9に充電電流が流れ、ゲート信号DN,DNBにより差動対14のFET14Dをオンすることでフィルタ9より放電電流が流れる。

0015

次に、本実施形態の作用について説明する。PLLシンセサイザ回路1をレーダーシステムに適用する場合、図3に示すように、PLLシンセサイザ回路1より出力される発振信号の周波数の変化範囲であるチャープ帯域幅を、従来よりも拡げたいという要求がある。それに対応して、VCO10の制御電圧を変化させる範囲も広げる必要がある。その場合、図4にも示すように、チャージポンプ8に供給する電源電圧をより高くすれば良い。但し、MOSFETの特性によって、電源電圧より閾値電圧Vt低い間の領域では、充電電流,放電電流の線形性が劣化する。この非線形性は、FET15,16の特性に応じて決まる。しかしながら、電源電圧を高くすることで、チャージポンプ8を構成する回路素子にはより高い電圧ストレスがかかることになり、それが素子の劣化要因となる。

0016

ここで、従来のチャープ帯域幅を「設定1」,従来よりも拡げたチャープ帯域幅を「設定2」と称する。本実施形態では、デジタルコントローラ3により電源回路4を制御することで、「設定1」の場合は電源電圧を従来と同じく例えば1.1V程度に設定する。そして、「設定2」の場合にだけ電源電圧を従来よりも高くするように、例えば1.8V程度に設定する。

0017

図5では、「設定2」に対応して電源電圧を高くする区間を「オーバードライブ区間」としている。また、「電圧設定コード」,「周波数設定コード」は、CPU2がコントローラ3に入力するコードであり、「電源出力電圧制御コード」,「周波数変調制御コード」は、コントローラ3がCPU2からの対応する設定コードの入力を受けて電源回路4,分周比設定ロジック12にそれぞれ入力するコードである。そして、実際に「設定1」,「設定2」に応じて発振周波数及び電源電圧を制御する期間は、コントローラ3が変調イネーブル信号アクティブレベルハイにするが、変調イネーブル信号については図1では省略している。

0018

以上のように本実施形態によれば、PLLシンセサイザ回路1のチャージポンプ8は、位相比較器7より入力される、基準周波数のクロック信号の位相とフィードバッククロック信号の位相との差に基づく位相差信号に応じた充放電電流を発生する。電源回路4は、チャージポンプ8に供給する電源の電圧が可変に構成され、VCO10は、充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器11は、VCO10より出力される発振信号の周波数を小数点以下も含む分周比についても分周可能に構成され、分周した信号をフィードバッククロック信号として位相比較器7に入力する。

0019

CPU2及びコントローラ3は、電源回路4に電圧を制御する電源出力電圧制御コードを入力すると共に、分周器11に分周比を設定する周波数変調制御コードを入力する。そして、発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させるように分周器11に分周比を設定する際に電源回路4の出力電圧を上昇させる。これにより、チャージポンプ8の電源電圧は、VCO10より出力される信号の発振周波数の変化範囲を拡大させる期間のみ上昇するので、チャージポンプ8を構成する素子に掛かる電圧ストレスを極力軽減した状態で、発振信号の周波数を変化させるダイナミックレンジを拡張できる。すなわち、ミッションプロファイルを考慮してPLLシンセサイザ回路1を動作させることができる。

0020

(第2実施形態)
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図6に示すように、第2実施形態では、コントローラ3が「設定2」の電圧制御コードを受けた場合に、電源出力電圧制御コードの出力パターンが第1実施形態と相違している。すなわち、オーバードライブ区間は、第1実施形態のように「設定2」で固定するのではなく、発振信号の周波数を変化させる区間だけ「設定2」として、それらの間となる区間は「設定1」とするように交互に切り替える。

0021

以上のように第2実施形態によれば、コントローラ3は、VCO10が出力する発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させた状態で周波数を繰り返し変化させる際には、その周波数変化に同期させて、電源出力電圧制御コードを間欠的に変化させる。これにより、チャージポンプ8を構成する素子に掛かる電圧ストレスを一層軽減できる。

0022

(第3実施形態)
図7に示すように、第3実施形態のPLLシンセサイザ回路21は、第1実施形態の構成に定電流源22を追加したものである。定電流源22は、電源回路4より電源電圧の供給を受けて、チャージポンプ8の電流出力端子に定電流をオフセット電流として供給する。図8に示すように、MOSFETの飽和特性により、チャージ電荷量が線形に変化しない不感帯が存在する。これに対してオフセット電流を供給することで、不感帯が発生する領域をシフトさせることができ、使用する領域についてチャージ電荷量の線形性を確保できる。そしてこれにより、図9太線で示すように、チャージ/ディスチャージ電流のダイナミックレンジを線形性が良好な状態で拡大できる。

0023

以上のように第3実施形態によれば、チャージポンプ8の電流出力端子にオフセット電流を供給する定電流源22を備えることで、チャージポンプ8を構成するトランジスタの飽和特性を調整し、充放電する電荷量の特性が線形性を示す部分をより広く利用することができる。したがって、周波数変化のダイナミックレンジを更に拡張できる。

0024

(第4実施形態)
図10に示すように、第3実施形態のPLLシンセサイザ回路31は、第1実施形態の電源回路4をLDO(Low Drop Out)32,すなわち降圧型シリーズレギュレータに置き換えた構成である。このように構成した場合も、「設定1」ではLDO32が出力する電源電圧の降圧率を高くし、「設定2」では降圧率を低くすることで第1実施形態等と同様の効果が得られる。

0025

(その他の実施形態)
各実施形態を、適宜組み合わせて実施しても良い。
コントローラ3が出力する電源出力電圧制御コードと、周波数変調制御コードとを共通の信号にしても良い。
電源電圧等の具体数値は、個別の設計に応じて適宜変更すれば良い。
レーダーシステム以外のシステム等に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

0026

図面中、1はPLLシンセサイザ回路、2はCPU、3はデジタルコントローラ、4は電源回路、5はPLL回路部、7は位相比較器、8はチャージポンプ、9はフィルタ、10はVCO、11は分周器、12は分周比設定ロジックを示す。

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