技術 ＰＬＬシンセサイザ回路

0001

本発明は、「１」より小さい分周比も設定可能であるフラクショナル型のＰＬＬシンセサイザ回路に関する。

0002

一般に、ＰＬＬ回路において出力信号の周波数を変化させる場合は、電圧制御発振器，ＶＣＯを制御する中心電圧から２０％〜３０％の範囲で制御している。周波数を変化させるダイナミックレンジを広くするには、制御電圧をより広いレンジで変化させる必要があり、そのため、回路を例えばＢｉＣＭＯＳプロセス等による高耐圧のトランジスタで構成し、電源電圧をより高くすることが行われている。

0003

特開２００７−３１８２９０号公報

0004

ところで、レーダシステムでは、距離分解能を向上させるため、レーダ波の周波数を線形に変調するチャープ帯域幅を広げたいという要求がある。ＰＬＬ回路をレーダシステムに適用した場合、チャープ帯域幅を広げることはＶＣＯのダイナミックレンジを拡げることに等しい。この場合、単純に変調感度を高くして対応すると位相雑音特性が劣化する。帯域幅の確保と雑音特性の劣化防止とを考慮すると、ＶＣＯの制御電圧を０Ｖから極力電源電圧に近いレベルの範囲まで設定する必要が生じる。

0005

一般的なＰＬＬ回路では、ＶＣＯの制御電圧をチャージポンプにより生成しているが、電源電圧が低圧化すればＶＣＯのダイナミックレンジを縮小することに繋がる。また、製品を市場に対して安価に且つ大量に供給するためには、低電圧トランジスタを用いるＣＭＯＳの微細プロセスで構成することが要求される。そのため、ＶＣＯのダイナミックレンジの拡張と、回路素子の耐圧確保との両立が困難になるという問題がある。

0006

本発明は上記事情に鑑みてなされたものであり、その目的は、回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジを拡張できるＰＬＬシンセサイザ回路を提供することにある。

0007

請求項１記載のＰＬＬシンセサイザ回路によれば、チャージポンプは、位相比較器より入力される、基準周波数の信号の位相と負帰還信号の位相との差に基づく位相差信号に応じた充放電電流を発生する。電源回路は、チャージポンプに供給する電源の電圧が可変に構成される。電圧制御発振器は、前記充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器は、電圧制御発振器より出力される発振信号の周波数を小数点以下も含む分周比についても分周可能に構成され、分周した信号を負帰還信号として位相比較器に入力する。

0008

制御回路は、電源回路に電圧を制御する電圧制御信号を入力すると共に、分周器に分周比を設定する分周比設定信号を入力する。そして制御回路は、発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させるように分周器に分周比を設定する際に、電源回路の出力電圧を上昇させる。すなわち、チャージポンプの電源電圧は、電圧制御発振器より出力される信号の発振周波数の変化範囲を拡大させる期間のみ上昇する。したがって、チャージポンプを構成する素子に掛かる電圧ストレスを極力軽減した状態で、発振信号の周波数を変化させるダイナミックレンジを拡張できる。

0009

請求項２記載のＰＬＬシンセサイザ回路によれば、チャージポンプの電流出力端子にオフセット電流を供給する定電流源を備える。これにより、チャージポンプを構成するトランジスタの飽和特性を調整し、充放電する電荷量の特性が線形性を示す部分をより広く利用することができる。したがって、周波数変化のダイナミックレンジを更に拡張できる。

0010

第１実施形態であり、ＰＬＬシンセサイザ回路の構成を示す機能ブロック図
チャージポンプの回路図
ＶＣＯ制御電圧と発振周波数との関係を示す図
ＶＣＯ制御電圧とＶＣＯ制御量との関係を示す図
ＰＬＬシンセサイザ回路の動作を示すタイミングチャート
第２実施形態であり、ＰＬＬシンセサイザ回路の動作を示すタイミングチャート
第３実施形態であり、ＰＬＬシンセサイザ回路の構成を示す機能ブロック図
位相差とチャージ電荷量との関係を示す図
ＶＣＯ制御電圧とＶＣＯ制御量との関係を示す図
第４実施形態であり、ＰＬＬシンセサイザ回路の構成を示す機能ブロック図

0011

（第１実施形態）
図１に示すように、本実施形態のＰＬＬシンセサイザ回路１は、ＣＰＵ２，デジタルコントローラ３，電源回路４及びＰＬＬ回路部５を備えている。ＰＬＬ回路部５は、基準発振器６より入力される基準クロック信号の周波数を所定の分周比で分周した発振信号を送信クロックとして出力する。その分周比には、小数点以下の値も含む。つまり、ＰＬＬ回路部５はフラクショナル型である。

0012

ＰＬＬ回路部５は一般的な構成であり、位相比較器７，チャージポンプ８，フィルタ９，電圧制御発振器；ＶＣＯ１０，分周器１１及び分周比設定ロジック１２を備えている。位相比較器７は、基準クロック信号の位相と分周器１１より入力されるフィードバッククロック信号の位相とを比較し、両者の位相差に応じた充放電電流を発生させる。フィルタ９は、前記充放電電流を積分した直流の電圧信号をコントロール信号としてＶＣＯ１０に入力する。ＶＣＯ１０は、前記コントロール信号に応じた周波数の発振信号を、送信クロック信号として出力する。

0013

分周比設定ロジック１２には、ＣＰＵ２からデジタルコントローラ３を介して周波数変調制御コードが入力される。分周比設定ロジック１２は、図示しないＭＡＳＨ（Multi-Stage Noise Sharping）を内蔵しており、前記周波数変調制御コードに応じた分周比を分周器１１に設定する。分周器１１は、入力される送信クロック信号の周波数を設定された分周比で分周したフィードバッククロック信号を位相比較器７に入力する。フィードバッククロック信号は負帰還信号に相当する。電源回路４は、チャージポンプ８に電源を供給するもので、例えばスイッチング電源回路で構成される。そして、電源回路４は、デジタルコントローラ３を介して入力される電源出力電圧制御コードに応じて上記電源の電圧が可変となっている。

0014

図２に示すように、チャージポンプ８は、２組の差動対１３及び１４と、電源と差動対１３との間に接続されるＰチャネルＭＯＳＦＥＴ１５と、差動対１４とグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ１６とを備えている。オペアンプ１７はボルテージフォロワを構成しており、その入力端子はチャージポンプ８の電流出力端子ＣＰＯＵＴに接続され、出力端子は差動対１３及び１４の一方の共通接続点に接続されている。ゲート信号ＵＰ，ＵＰＢにより差動対１３のＦＥＴ１３Ｕをオンすることでフィルタ９に充電電流が流れ、ゲート信号ＤＮ，ＤＮＢにより差動対１４のＦＥＴ１４Ｄをオンすることでフィルタ９より放電電流が流れる。

0015

次に、本実施形態の作用について説明する。ＰＬＬシンセサイザ回路１をレーダーシステムに適用する場合、図３に示すように、ＰＬＬシンセサイザ回路１より出力される発振信号の周波数の変化範囲であるチャープ帯域幅を、従来よりも拡げたいという要求がある。それに対応して、ＶＣＯ１０の制御電圧を変化させる範囲も広げる必要がある。その場合、図４にも示すように、チャージポンプ８に供給する電源電圧をより高くすれば良い。但し、ＭＯＳＦＥＴの特性によって、電源電圧より閾値電圧Ｖｔ低い間の領域では、充電電流，放電電流の線形性が劣化する。この非線形性は、ＦＥＴ１５，１６の特性に応じて決まる。しかしながら、電源電圧を高くすることで、チャージポンプ８を構成する回路素子にはより高い電圧ストレスがかかることになり、それが素子の劣化要因となる。

0016

ここで、従来のチャープ帯域幅を「設定１」，従来よりも拡げたチャープ帯域幅を「設定２」と称する。本実施形態では、デジタルコントローラ３により電源回路４を制御することで、「設定１」の場合は電源電圧を従来と同じく例えば１．１Ｖ程度に設定する。そして、「設定２」の場合にだけ電源電圧を従来よりも高くするように、例えば１．８Ｖ程度に設定する。

0017

図５では、「設定２」に対応して電源電圧を高くする区間を「オーバードライブ区間」としている。また、「電圧設定コード」，「周波数設定コード」は、ＣＰＵ２がコントローラ３に入力するコードであり、「電源出力電圧制御コード」，「周波数変調制御コード」は、コントローラ３がＣＰＵ２からの対応する設定コードの入力を受けて電源回路４，分周比設定ロジック１２にそれぞれ入力するコードである。そして、実際に「設定１」，「設定２」に応じて発振周波数及び電源電圧を制御する期間は、コントローラ３が変調イネーブル信号をアクティブレベル；ハイにするが、変調イネーブル信号については図１では省略している。

0018

以上のように本実施形態によれば、ＰＬＬシンセサイザ回路１のチャージポンプ８は、位相比較器７より入力される、基準周波数のクロック信号の位相とフィードバッククロック信号の位相との差に基づく位相差信号に応じた充放電電流を発生する。電源回路４は、チャージポンプ８に供給する電源の電圧が可変に構成され、ＶＣＯ１０は、充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器１１は、ＶＣＯ１０より出力される発振信号の周波数を小数点以下も含む分周比についても分周可能に構成され、分周した信号をフィードバッククロック信号として位相比較器７に入力する。

0019

ＣＰＵ２及びコントローラ３は、電源回路４に電圧を制御する電源出力電圧制御コードを入力すると共に、分周器１１に分周比を設定する周波数変調制御コードを入力する。そして、発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させるように分周器１１に分周比を設定する際に電源回路４の出力電圧を上昇させる。これにより、チャージポンプ８の電源電圧は、ＶＣＯ１０より出力される信号の発振周波数の変化範囲を拡大させる期間のみ上昇するので、チャージポンプ８を構成する素子に掛かる電圧ストレスを極力軽減した状態で、発振信号の周波数を変化させるダイナミックレンジを拡張できる。すなわち、ミッションプロファイルを考慮してＰＬＬシンセサイザ回路１を動作させることができる。

0020

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示すように、第２実施形態では、コントローラ３が「設定２」の電圧制御コードを受けた場合に、電源出力電圧制御コードの出力パターンが第１実施形態と相違している。すなわち、オーバードライブ区間は、第１実施形態のように「設定２」で固定するのではなく、発振信号の周波数を変化させる区間だけ「設定２」として、それらの間となる区間は「設定１」とするように交互に切り替える。

0021

以上のように第２実施形態によれば、コントローラ３は、ＶＣＯ１０が出力する発振信号の周波数を変化させる範囲を通常の範囲よりも拡大させた状態で周波数を繰り返し変化させる際には、その周波数変化に同期させて、電源出力電圧制御コードを間欠的に変化させる。これにより、チャージポンプ８を構成する素子に掛かる電圧ストレスを一層軽減できる。

0022

（第３実施形態）
図７に示すように、第３実施形態のＰＬＬシンセサイザ回路２１は、第１実施形態の構成に定電流源２２を追加したものである。定電流源２２は、電源回路４より電源電圧の供給を受けて、チャージポンプ８の電流出力端子に定電流をオフセット電流として供給する。図８に示すように、ＭＯＳＦＥＴの飽和特性により、チャージ電荷量が線形に変化しない不感帯が存在する。これに対してオフセット電流を供給することで、不感帯が発生する領域をシフトさせることができ、使用する領域についてチャージ電荷量の線形性を確保できる。そしてこれにより、図９に太線で示すように、チャージ／ディスチャージ電流のダイナミックレンジを線形性が良好な状態で拡大できる。

0023

以上のように第３実施形態によれば、チャージポンプ８の電流出力端子にオフセット電流を供給する定電流源２２を備えることで、チャージポンプ８を構成するトランジスタの飽和特性を調整し、充放電する電荷量の特性が線形性を示す部分をより広く利用することができる。したがって、周波数変化のダイナミックレンジを更に拡張できる。

0024

（第４実施形態）
図１０に示すように、第３実施形態のＰＬＬシンセサイザ回路３１は、第１実施形態の電源回路４をＬＤＯ（Low Drop Out）３２，すなわち降圧型のシリーズレギュレータに置き換えた構成である。このように構成した場合も、「設定１」ではＬＤＯ３２が出力する電源電圧の降圧率を高くし、「設定２」では降圧率を低くすることで第１実施形態等と同様の効果が得られる。

0025

（その他の実施形態）
各実施形態を、適宜組み合わせて実施しても良い。
コントローラ３が出力する電源出力電圧制御コードと、周波数変調制御コードとを共通の信号にしても良い。
電源電圧等の具体数値は、個別の設計に応じて適宜変更すれば良い。
レーダーシステム以外のシステム等に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

0026

図面中、１はＰＬＬシンセサイザ回路、２はＣＰＵ、３はデジタルコントローラ、４は電源回路、５はＰＬＬ回路部、７は位相比較器、８はチャージポンプ、９はフィルタ、１０はＶＣＯ、１１は分周器、１２は分周比設定ロジックを示す。